JP3042478B2 - 出力バッファ回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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Description
【０００１】
【発明の属する技術分野】本発明は、出力バッファ回路
に関し、特に半導体集積回路に内蔵される出力バッファ
回路において消費電力の低減を実現するものに関する。
に関し、特に半導体集積回路に内蔵される出力バッファ
回路において消費電力の低減を実現するものに関する。
【０００２】
【従来の技術】従来より、無線機器に用いる論理ＩＣ
（Integrated Circuit）では、出力バッファから出力さ
れる電圧中のノイズを如何に低減するかが課題となって
いる。このような出力バッファとして、例えば、特開平
５−２４３９５７号公報に開示されているものがある。
（Integrated Circuit）では、出力バッファから出力さ
れる電圧中のノイズを如何に低減するかが課題となって
いる。このような出力バッファとして、例えば、特開平
５−２４３９５７号公報に開示されているものがある。
【０００３】図１０は、上記従来例の出力バッファの回
路構成を示す図である。この出力バッファにおいて、入
力端子８８から入力される入力信号のレベルが“Ｌ”で
定常状態にあるときは、積分回路８７の出力信号のレベ
ルは、“Ｌ”となっている。一方、出力端子８３から出
力される出力信号のレベルは、“Ｌ”である。このと
き、コンパレータ８６の出力信号のレベルは“Ｈ”、Ｎ
ＯＴゲート８０の出力信号のレベルは“Ｈ”である。従
って、ＯＲ回路によって構成される制御回路８４、ＡＮ
Ｄ回路によって構成される制御回路４５の出力信号のレ
ベルは、いずれも“Ｈ”となる。このため、ｐチャネル
ＭＯＳトランジスタ８１はオフ、ｎチャネルＭＯＳトラ
ンジスタ８２はオフとなり、出力端子８３からは出力さ
れる出力信号のレベルは、“Ｌ”となる。
路構成を示す図である。この出力バッファにおいて、入
力端子８８から入力される入力信号のレベルが“Ｌ”で
定常状態にあるときは、積分回路８７の出力信号のレベ
ルは、“Ｌ”となっている。一方、出力端子８３から出
力される出力信号のレベルは、“Ｌ”である。このと
き、コンパレータ８６の出力信号のレベルは“Ｈ”、Ｎ
ＯＴゲート８０の出力信号のレベルは“Ｈ”である。従
って、ＯＲ回路によって構成される制御回路８４、ＡＮ
Ｄ回路によって構成される制御回路４５の出力信号のレ
ベルは、いずれも“Ｈ”となる。このため、ｐチャネル
ＭＯＳトランジスタ８１はオフ、ｎチャネルＭＯＳトラ
ンジスタ８２はオフとなり、出力端子８３からは出力さ
れる出力信号のレベルは、“Ｌ”となる。
【０００４】次に、入力信号のレベルが“Ｌ”から
“Ｈ”に変化すると、積分回路８７は、その時定数に従
って、出力信号のレベルを“Ｌ”から“Ｈ”に徐々に変
化させる。積分回路８７の出力信号のレベルが、出力端
子８３から出力される出力信号のレベルよりも高くなる
と、コンパレータ８６の出力信号のレベルが“Ｌ”とな
り、ｐチャネルＭＯＳトランジスタ８１をオンさせ、ｎ
チャネルＭＯＳトランジスタ８２をオフさせる。これに
より、出力端子８３から出力される出力信号のレベルが
上昇する。
“Ｈ”に変化すると、積分回路８７は、その時定数に従
って、出力信号のレベルを“Ｌ”から“Ｈ”に徐々に変
化させる。積分回路８７の出力信号のレベルが、出力端
子８３から出力される出力信号のレベルよりも高くなる
と、コンパレータ８６の出力信号のレベルが“Ｌ”とな
り、ｐチャネルＭＯＳトランジスタ８１をオンさせ、ｎ
チャネルＭＯＳトランジスタ８２をオフさせる。これに
より、出力端子８３から出力される出力信号のレベルが
上昇する。
【０００５】そして、出力端子８３から出力される出力
信号のレベルが積分回路８７の出力信号のレベルよりも
高くなると、コンパレータ８６の出力信号のレベルが
“Ｈ”となり、ｐチャネルＭＯＳトランジスタ８１をオ
フさせる。これにより、出力端子８３から出力される出
力信号の電圧の上昇が中断する。
信号のレベルが積分回路８７の出力信号のレベルよりも
高くなると、コンパレータ８６の出力信号のレベルが
“Ｈ”となり、ｐチャネルＭＯＳトランジスタ８１をオ
フさせる。これにより、出力端子８３から出力される出
力信号の電圧の上昇が中断する。
【０００６】さらに、積分回路８７の出力信号のレベル
が上昇し、再び出力端子８３から出力される出力信号の
レベルよりも高くなると、コンパレータ８６の出力信号
のレベルが“Ｌ”となり、出力端子８３から出力される
出力信号のレベルが上昇する。すなわち、この従来例の
出力バッファでは、出力端子８３から出力される出力信
号のレベルが積分回路８７の出力信号に追随することに
よって、入力信号中のノイズによる出力信号の急峻な上
昇を抑え、出力信号中のノイズ成分を低減させるもので
ある。
が上昇し、再び出力端子８３から出力される出力信号の
レベルよりも高くなると、コンパレータ８６の出力信号
のレベルが“Ｌ”となり、出力端子８３から出力される
出力信号のレベルが上昇する。すなわち、この従来例の
出力バッファでは、出力端子８３から出力される出力信
号のレベルが積分回路８７の出力信号に追随することに
よって、入力信号中のノイズによる出力信号の急峻な上
昇を抑え、出力信号中のノイズ成分を低減させるもので
ある。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来例の出力バッファでは、出力電圧中のノイズの低減の
みを考慮して設計され、ｐチャネルＭＯＳトランジスタ
８１及びｎチャネルＭＯＳトランジスタ８２からなるＣ
ＭＯＳの貫通電流による電力消費を抑えることは考慮さ
れていなかった。すなわち、上記従来例の出力バッファ
では、電圧の変化速度が遅く、これによりかなりの貫通
電流が流れるため電力消費が大きくなるという問題点が
あった。
来例の出力バッファでは、出力電圧中のノイズの低減の
みを考慮して設計され、ｐチャネルＭＯＳトランジスタ
８１及びｎチャネルＭＯＳトランジスタ８２からなるＣ
ＭＯＳの貫通電流による電力消費を抑えることは考慮さ
れていなかった。すなわち、上記従来例の出力バッファ
では、電圧の変化速度が遅く、これによりかなりの貫通
電流が流れるため電力消費が大きくなるという問題点が
あった。
【０００８】本発明は、上記従来例の問題点を解消する
ためになされたものであり、出力電圧中のノイズを抑え
ることができると共に、消費電力が小さい出力バッファ
を提供することを目的とする。
ためになされたものであり、出力電圧中のノイズを抑え
ることができると共に、消費電力が小さい出力バッファ
を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の出力バッファ回路は、外部から信号電圧を
入力する入力端子と、電流路の一端に第１の電圧が印加
されている第１のトランジスタと、前記第１のトランジ
スタの電流路の他端に電流路の一端が接続され、他端に
第２の電圧が印加されている第２のトランジスタと、前
記第１、第２のトランジスタによって分圧された前記第
１、第２のトランジスタ間の電圧を前記入力端子から入
力された信号電圧と比較する第１の比較回路と、前記第
１、第２のトランジスタによって分圧された前記第１、
第２のトランジスタ間の電圧と基準電圧とを比較する第
２の比較回路と、前記第１、第２の比較回路の比較結果
に基づいて、前記第１、第２のトランジスタの制御端子
に制御信号を出力する制御回路と、前記第１、第２のト
ランジスタによって分圧された前記第１、第２のトラン
ジスタ間の電圧を外部に出力する出力端子と、を備える
ことを特徴とする。
め、本発明の出力バッファ回路は、外部から信号電圧を
入力する入力端子と、電流路の一端に第１の電圧が印加
されている第１のトランジスタと、前記第１のトランジ
スタの電流路の他端に電流路の一端が接続され、他端に
第２の電圧が印加されている第２のトランジスタと、前
記第１、第２のトランジスタによって分圧された前記第
１、第２のトランジスタ間の電圧を前記入力端子から入
力された信号電圧と比較する第１の比較回路と、前記第
１、第２のトランジスタによって分圧された前記第１、
第２のトランジスタ間の電圧と基準電圧とを比較する第
２の比較回路と、前記第１、第２の比較回路の比較結果
に基づいて、前記第１、第２のトランジスタの制御端子
に制御信号を出力する制御回路と、前記第１、第２のト
ランジスタによって分圧された前記第１、第２のトラン
ジスタ間の電圧を外部に出力する出力端子と、を備える
ことを特徴とする。
【００１０】上記の出力バッファ回路では、前記制御回
路が前記第１、第２のトランジスタの制御端子に出力す
る制御信号を制御し、信号電圧の変化時における出力電
圧の変化を緩やかなものとすれば、入力された信号電圧
中に含まれるノイズの影響を抑制することができる。一
方、ノイズを抑えるのに十分な時間を経過した後は、前
記出力端子から出力される電圧を前記信号電圧とほぼ同
様に変化させれば、前記第１、第２のトランジスタ間に
電流が流れる時間を比較的短くすることができ、電力消
費を抑えることができる。
路が前記第１、第２のトランジスタの制御端子に出力す
る制御信号を制御し、信号電圧の変化時における出力電
圧の変化を緩やかなものとすれば、入力された信号電圧
中に含まれるノイズの影響を抑制することができる。一
方、ノイズを抑えるのに十分な時間を経過した後は、前
記出力端子から出力される電圧を前記信号電圧とほぼ同
様に変化させれば、前記第１、第２のトランジスタ間に
電流が流れる時間を比較的短くすることができ、電力消
費を抑えることができる。
【００１１】なお、前記制御回路による制御信号は、前
記基準電圧によって変えることができる。このため、前
記基準電圧の設定によってノイズの抑制と電力消費の低
減とのいずれを主流として回路を設計するかを容易に行
うことができる。
記基準電圧によって変えることができる。このため、前
記基準電圧の設定によってノイズの抑制と電力消費の低
減とのいずれを主流として回路を設計するかを容易に行
うことができる。
【００１２】上記の出力バッファ回路において、前記第
１の比較回路により前記入力端子から入力された信号電
圧が前記第１、第２のトランジスタ間の電圧よりも高く
なったと比較された場合には、前記制御回路は、前記第
２の比較回路により前記第１、第２のトランジスタ間の
電圧が前記基準電圧よりも低いと比較されているとき、
前記第１、第２のトランジスタ間の電圧が前記信号電圧
の上昇よりも緩やかに上昇するように、前記第１、第２
のトランジスタの制御端子に入力する制御信号を制御
し、前記第２の比較回路により前記第１、第２のトラン
ジスタ間の電圧が前記基準電圧よりも高いと比較されて
いるとき、前記第１、第２のトランジスタ間の電圧が、
前記第２の比較回路が基準電圧よりも低いと比較してい
るときよりも速い速度で上昇するように、前記第１、第
２のトランジスタの制御端子に入力する制御信号を制御
することができる。
１の比較回路により前記入力端子から入力された信号電
圧が前記第１、第２のトランジスタ間の電圧よりも高く
なったと比較された場合には、前記制御回路は、前記第
２の比較回路により前記第１、第２のトランジスタ間の
電圧が前記基準電圧よりも低いと比較されているとき、
前記第１、第２のトランジスタ間の電圧が前記信号電圧
の上昇よりも緩やかに上昇するように、前記第１、第２
のトランジスタの制御端子に入力する制御信号を制御
し、前記第２の比較回路により前記第１、第２のトラン
ジスタ間の電圧が前記基準電圧よりも高いと比較されて
いるとき、前記第１、第２のトランジスタ間の電圧が、
前記第２の比較回路が基準電圧よりも低いと比較してい
るときよりも速い速度で上昇するように、前記第１、第
２のトランジスタの制御端子に入力する制御信号を制御
することができる。
【００１３】また、前記第１の比較回路により前記入力
端子から入力された信号電圧が前記第１、第２のトラン
ジスタ間の電圧よりも低くなったと比較された場合に
は、前記制御回路は、前記第２の比較回路により前記第
１、第２のトランジスタ間の電圧が前記基準電圧よりも
高いと比較されているとき、前記第１、第２のトランジ
スタ間の電圧が前記信号電圧の下降よりも緩やかに下降
するように、前記第１、第２のトランジスタの制御端子
に入力する制御信号を制御し、前記第２の比較回路によ
り前記第１、第２のトランジスタ間の電圧が前記基準電
圧よりも低いと比較されているとき、前記第１、第２の
トランジスタ間の電圧が、前記第２の比較回路が基準電
圧よりも低いと比較しているときよりも速い速度で下降
するように、前記第１、第２のトランジスタの制御端子
に入力する制御信号を制御することができる。
端子から入力された信号電圧が前記第１、第２のトラン
ジスタ間の電圧よりも低くなったと比較された場合に
は、前記制御回路は、前記第２の比較回路により前記第
１、第２のトランジスタ間の電圧が前記基準電圧よりも
高いと比較されているとき、前記第１、第２のトランジ
スタ間の電圧が前記信号電圧の下降よりも緩やかに下降
するように、前記第１、第２のトランジスタの制御端子
に入力する制御信号を制御し、前記第２の比較回路によ
り前記第１、第２のトランジスタ間の電圧が前記基準電
圧よりも低いと比較されているとき、前記第１、第２の
トランジスタ間の電圧が、前記第２の比較回路が基準電
圧よりも低いと比較しているときよりも速い速度で下降
するように、前記第１、第２のトランジスタの制御端子
に入力する制御信号を制御することができる。
【００１４】なお、第２の比較回路を２つのコンパレー
タによって構成し、それぞれ異なる値を有する基準電圧
と比較することによって電圧の上昇時と下降時との両方
に対応することが可能な出力バッファ回路を構成するこ
とができる。
タによって構成し、それぞれ異なる値を有する基準電圧
と比較することによって電圧の上昇時と下降時との両方
に対応することが可能な出力バッファ回路を構成するこ
とができる。
【００１５】上記の出力バッファ回路は、前記入力端子
から入力された信号電圧の変化を遅延させて、前記第１
の比較回路に供給する遅延回路をさらに備えるものとす
ることができる。
から入力された信号電圧の変化を遅延させて、前記第１
の比較回路に供給する遅延回路をさらに備えるものとす
ることができる。
【００１６】上記の出力バッファ回路は、前記第１、第
２のトランジスタは、それぞれＭＯＳトランジスタによ
って構成されている場合に適用することを好適とする。
２のトランジスタは、それぞれＭＯＳトランジスタによ
って構成されている場合に適用することを好適とする。
【００１７】前記第１、第２のトランジスタがＭＯＳト
ランジスタによって構成される場合として、一方がｐチ
ャネルのＭＯＳトランジスタ、他方がｎチャネルのＭＯ
ＳトランジスタとなるＣＭＯＳ構造となる場合がある。
このようなＣＭＯＳ構造では、両ＭＯＳトランジスタ間
の電圧変化による貫通電流によって電力が消費される。
そこで、本発明の出力バッファ回路では、電圧変化の時
間を短くすることができるので、貫通電流を低減するこ
とができ、電力消費を抑えることができる。
ランジスタによって構成される場合として、一方がｐチ
ャネルのＭＯＳトランジスタ、他方がｎチャネルのＭＯ
ＳトランジスタとなるＣＭＯＳ構造となる場合がある。
このようなＣＭＯＳ構造では、両ＭＯＳトランジスタ間
の電圧変化による貫通電流によって電力が消費される。
そこで、本発明の出力バッファ回路では、電圧変化の時
間を短くすることができるので、貫通電流を低減するこ
とができ、電力消費を抑えることができる。
【００１８】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。
明の実施の形態について説明する。
【００１９】図１は、この実施の形態にかかる出力バッ
ファ回路が適用されるＩＣを用いたシステムの構成を示
す図である。図示するように、このシステムは、プリン
ト基板（図示せず）上に搭載される出力側ＩＣ１と入力
側ＩＣ２とから構成される。出力側ＩＣ１は、内部回路
３と、出力バッファ４と、出力端子５とから構成されて
いる。入力側ＩＣ２は、内部回路６と、入力バッファ７
と、入力端子８とから構成されている。出力端子５と入
力端子８とは、プリント基板上の配線９により接続され
ている。
ファ回路が適用されるＩＣを用いたシステムの構成を示
す図である。図示するように、このシステムは、プリン
ト基板（図示せず）上に搭載される出力側ＩＣ１と入力
側ＩＣ２とから構成される。出力側ＩＣ１は、内部回路
３と、出力バッファ４と、出力端子５とから構成されて
いる。入力側ＩＣ２は、内部回路６と、入力バッファ７
と、入力端子８とから構成されている。出力端子５と入
力端子８とは、プリント基板上の配線９により接続され
ている。
【００２０】このシステムにおいては、出力側ＩＣ１の
内部回路３で処理された信号は、出力バッファ４を介し
て出力端子５から出力される。入力側ＩＣ２では、出力
端子５から出力された信号が配線９を介して入力端子６
より入力する。入力端子６に入力した信号は、入力バッ
ファ７を介して内部回路８に入力し、内部回路８内で所
定の処理が行われる。
内部回路３で処理された信号は、出力バッファ４を介し
て出力端子５から出力される。入力側ＩＣ２では、出力
端子５から出力された信号が配線９を介して入力端子６
より入力する。入力端子６に入力した信号は、入力バッ
ファ７を介して内部回路８に入力し、内部回路８内で所
定の処理が行われる。
【００２１】図２は、図１の出力側ＩＣ１に設けられて
いる出力バッファ４の構成を示すブロック図である。図
示するように、出力バッファ４は、ＮＯＴゲート４０
と、ｐチャネルＭＯＳトランジスタ（以下ｐ−ＭＯＳと
いう）４１と、ｎチャネルＭＯＳトランジスタ（以下、
ｎ−ＭＯＳという）４２と、出力端子４３と、制御回路
４４、４５と、コンパレータ４６と、積分回路４７と、
入力端子４８と、中間電圧判断回路５１と、コンパレー
タ５２、５３と、基準電圧入力端子５４、５５とから構
成されている。
いる出力バッファ４の構成を示すブロック図である。図
示するように、出力バッファ４は、ＮＯＴゲート４０
と、ｐチャネルＭＯＳトランジスタ（以下ｐ−ＭＯＳと
いう）４１と、ｎチャネルＭＯＳトランジスタ（以下、
ｎ−ＭＯＳという）４２と、出力端子４３と、制御回路
４４、４５と、コンパレータ４６と、積分回路４７と、
入力端子４８と、中間電圧判断回路５１と、コンパレー
タ５２、５３と、基準電圧入力端子５４、５５とから構
成されている。
【００２２】ＮＯＴゲート４０は、入力端子４８から入
力された信号が所定のレベル以下である場合に“Ｈ”レ
ベルの信号を、入力端子４８から入力された信号が所定
のレベル以上である場合に“Ｌ”レベルの信号を制御回
路４４、４５にそれぞれ供給する。
力された信号が所定のレベル以下である場合に“Ｈ”レ
ベルの信号を、入力端子４８から入力された信号が所定
のレベル以上である場合に“Ｌ”レベルの信号を制御回
路４４、４５にそれぞれ供給する。
【００２３】ｐ−ＭＯＳ４１とｎ−ＭＯＳ４２とは、Ｃ
ＭＯＳ構造によって出力バッファ４の出力段を構成して
いる。ｐ−ＭＯＳ４１のソースとｎ−ＭＯＳ４２のドレ
インとが接続され、ｐ−ＭＯＳ４１とｎ−ＭＯＳ４２と
で分圧された電圧が出力端子４３から取り出される。ま
た、ｐ−ＭＯＳ４１のドレインは電源電圧ＶＣＣが印加
され、ｎ−ＭＯＳ４２のソースは接地され、０（Ｖ）が
印加されている。
ＭＯＳ構造によって出力バッファ４の出力段を構成して
いる。ｐ−ＭＯＳ４１のソースとｎ−ＭＯＳ４２のドレ
インとが接続され、ｐ−ＭＯＳ４１とｎ−ＭＯＳ４２と
で分圧された電圧が出力端子４３から取り出される。ま
た、ｐ−ＭＯＳ４１のドレインは電源電圧ＶＣＣが印加
され、ｎ−ＭＯＳ４２のソースは接地され、０（Ｖ）が
印加されている。
【００２４】ｐ−ＭＯＳ４１は、ゲートに“Ｌ”（ロー
レベル）の電圧が印加されることによりオンされ、ドレ
イン−ソース間が低抵抗化する。ｎ−ＭＯＳ４２は、ゲ
ートに“Ｈ”（ハイレベル）の電圧が印加されることに
よりオンされ、ドレイン−ソース間が低抵抗化する。す
なわち、ｎ−ＭＯＳ４２のゲートに印加される電圧のレ
ベルが“Ｈ”で、ｐ−ＭＯＳ４１のゲートに印加される
電圧のレベルが“Ｌ”に変化したとき、出力端子４３か
ら出力される電圧のレベルは、“Ｌ”から“Ｈ”に変化
する。ｐ−ＭＯＳ４１のゲートに印加される電圧のレベ
ルが“Ｈ”で、ｎ−ＭＯＳ４２のゲートに印加される電
圧のレベルが“Ｈ”に変化したとき、出力端子４３から
出力される電圧のレベルは、“Ｈ”から“Ｌ”に変化す
る。このように出力電圧のレベルが変化するまでの間、
出力電圧は中間レベルとなり、ＣＭＯＳの貫通電流（ｐ
−ＭＯＳ４１とｎ−ＭＯＳ４２との間に流れる電流をい
う）が流れる。
レベル）の電圧が印加されることによりオンされ、ドレ
イン−ソース間が低抵抗化する。ｎ−ＭＯＳ４２は、ゲ
ートに“Ｈ”（ハイレベル）の電圧が印加されることに
よりオンされ、ドレイン−ソース間が低抵抗化する。す
なわち、ｎ−ＭＯＳ４２のゲートに印加される電圧のレ
ベルが“Ｈ”で、ｐ−ＭＯＳ４１のゲートに印加される
電圧のレベルが“Ｌ”に変化したとき、出力端子４３か
ら出力される電圧のレベルは、“Ｌ”から“Ｈ”に変化
する。ｐ−ＭＯＳ４１のゲートに印加される電圧のレベ
ルが“Ｈ”で、ｎ−ＭＯＳ４２のゲートに印加される電
圧のレベルが“Ｈ”に変化したとき、出力端子４３から
出力される電圧のレベルは、“Ｈ”から“Ｌ”に変化す
る。このように出力電圧のレベルが変化するまでの間、
出力電圧は中間レベルとなり、ＣＭＯＳの貫通電流（ｐ
−ＭＯＳ４１とｎ−ＭＯＳ４２との間に流れる電流をい
う）が流れる。
【００２５】制御回路４４は、ＮＯＲゲート４４ａとＮ
ＯＴゲート４４ｂとからなるＡＮＤ回路によって構成さ
れ、入力論理に従って、ｐ−ＭＯＳ４１のゲートに印加
する電圧のレベルを制御する。制御回路４４の入力論理
と出力論理との関係を表す真理値表を、表１に示す。
ＯＴゲート４４ｂとからなるＡＮＤ回路によって構成さ
れ、入力論理に従って、ｐ−ＭＯＳ４１のゲートに印加
する電圧のレベルを制御する。制御回路４４の入力論理
と出力論理との関係を表す真理値表を、表１に示す。
【表１】
【００２６】制御回路４５は、ＮＯＲゲート４５ａとＮ
ＯＴゲート４５ｂとからなるＯＲ回路によって構成さ
れ、入力論理に従って、ｎ−ＭＯＳ４２のゲートに印加
する電圧のレベルを制御する。制御回路４５の入力論理
と出力論理との関係を表す真理値表を、表２に示す。
ＯＴゲート４５ｂとからなるＯＲ回路によって構成さ
れ、入力論理に従って、ｎ−ＭＯＳ４２のゲートに印加
する電圧のレベルを制御する。制御回路４５の入力論理
と出力論理との関係を表す真理値表を、表２に示す。
【表２】
【００２７】積分回路４７は、ＮＯＴ回路４７ａ、４７
ｂ、抵抗４７ｃ及びキャパシタ４７ｄとから構成され、
入力端子４８からの入力信号の波形をＮＯＴ回路４７
ａ、４７ｂによって整形し、抵抗４７ｂ及びキャパシタ
４７ｄによって積分することによって、入力信号中に含
まれるノイズ成分を低減させる。
ｂ、抵抗４７ｃ及びキャパシタ４７ｄとから構成され、
入力端子４８からの入力信号の波形をＮＯＴ回路４７
ａ、４７ｂによって整形し、抵抗４７ｂ及びキャパシタ
４７ｄによって積分することによって、入力信号中に含
まれるノイズ成分を低減させる。
【００２８】コンパレータ４６は、出力端子４３から出
力される出力電圧と積分回路４７の出力電圧とを比較
し、出力端子４３から出力される出力電圧の方が高いと
きに、“Ｈ”（ハイレベル）の信号を出力する。
力される出力電圧と積分回路４７の出力電圧とを比較
し、出力端子４３から出力される出力電圧の方が高いと
きに、“Ｈ”（ハイレベル）の信号を出力する。
【００２９】コンパレータ５２は、出力端子４３から出
力される出力電圧を基準電圧入力端子５４から入力され
た基準電圧Ｖref1と比較し、出力端子４３から出力され
る出力電圧の方が高いときに、“Ｈ”（ハイレベル）の
信号を出力する。基準電圧入力端子５４から入力される
基準電圧Ｖref1は、ＣＭＯＳにおける“Ｌ”（ローレベ
ル）の最大値である。
力される出力電圧を基準電圧入力端子５４から入力され
た基準電圧Ｖref1と比較し、出力端子４３から出力され
る出力電圧の方が高いときに、“Ｈ”（ハイレベル）の
信号を出力する。基準電圧入力端子５４から入力される
基準電圧Ｖref1は、ＣＭＯＳにおける“Ｌ”（ローレベ
ル）の最大値である。
【００３０】コンパレータ５３は、出力端子４３から出
力される出力電圧を基準電圧入力端子５５から入力され
た基準電圧Ｖref2と比較し、出力端子４３から出力され
る出力電圧の方が高いときに、“Ｈ”（ハイレベル）の
信号を出力する。基準電圧入力端子５４から入力される
基準電圧Ｖref2は、ＣＭＯＳにおける“Ｈ”（ハイレベ
ル）の最小値である。
力される出力電圧を基準電圧入力端子５５から入力され
た基準電圧Ｖref2と比較し、出力端子４３から出力され
る出力電圧の方が高いときに、“Ｈ”（ハイレベル）の
信号を出力する。基準電圧入力端子５４から入力される
基準電圧Ｖref2は、ＣＭＯＳにおける“Ｈ”（ハイレベ
ル）の最小値である。
【００３１】中間電圧判断回路５１は、コンパレータ５
２の出力信号とコンパレータ５３の出力信号の反転論理
とのＮＡＮＤをとるＮＡＮＤゲート５１ａと、ＮＡＮＤ
ゲート５１ａの出力信号とコンパレータ４６の出力信号
とのＮＡＮＤをとるＮＡＮＤゲート５１ｂと、ＮＡＮＤ
ゲート５１ｂの出力信号を反転するＮＯＴゲート５１ｃ
と、ＮＡＮＤゲート５１ａの出力信号の反転論理とコン
パレータ４６の出力信号のＮＯＲをとるＮＯＲゲート５
１ｄと、ＮＯＲゲート５１ｄの出力信号を反転するＮＯ
Ｔゲート５１ｅとから構成される。
２の出力信号とコンパレータ５３の出力信号の反転論理
とのＮＡＮＤをとるＮＡＮＤゲート５１ａと、ＮＡＮＤ
ゲート５１ａの出力信号とコンパレータ４６の出力信号
とのＮＡＮＤをとるＮＡＮＤゲート５１ｂと、ＮＡＮＤ
ゲート５１ｂの出力信号を反転するＮＯＴゲート５１ｃ
と、ＮＡＮＤゲート５１ａの出力信号の反転論理とコン
パレータ４６の出力信号のＮＯＲをとるＮＯＲゲート５
１ｄと、ＮＯＲゲート５１ｄの出力信号を反転するＮＯ
Ｔゲート５１ｅとから構成される。
【００３２】中間電圧判断回路５１の入力論理と出力論
理との関係を表す真理値表を、表３に示す。
理との関係を表す真理値表を、表３に示す。
【表３】 中間電圧判断回路５１は、この真理値表が示すＮＯＴゲ
ート５１ｃ、５１ｅの出力論理によりそれぞれ制御回路
４４、４５を制御する。
ート５１ｃ、５１ｅの出力論理によりそれぞれ制御回路
４４、４５を制御する。
【００３３】以下、この実施の形態の出力バッファ４に
おける動作について説明する。初期状態においては、入
力端子４８から入力される入力電圧のレベルは、“Ｌ”
であり、出力端子４３から出力される出力電圧のレベル
は、“Ｌ”であるとする。この状態が定常状態であり、
この状態で十分に時間が経っていると、積分回路７の出
力電圧のレベルも“Ｌ”となる。従って、コンパレータ
４６の出力信号のレベルは、“Ｈ”となり、コンパレー
タ５２、５３の出力信号のレベルもいずれとも“Ｌ”と
なる。従って、表３の真理値表に示したように、中間電
圧判断回路４９から制御回路４４、４５への供給される
信号のレベルは、いずれも“Ｈ”となる。一方、この場
合、ＮＯＴゲート４０から制御回路４４、４５に供給さ
れる信号のレベルは、“Ｈ”となっている。従って、上
記の表１及び表２の真理値表に示したように、制御回路
４４、４５の出力信号のレベルはいずれも“Ｈ”とな
り、ｐ−ＭＯＳ４１はオン、ｎ−ＭＯＳ４２はオフとな
る。
おける動作について説明する。初期状態においては、入
力端子４８から入力される入力電圧のレベルは、“Ｌ”
であり、出力端子４３から出力される出力電圧のレベル
は、“Ｌ”であるとする。この状態が定常状態であり、
この状態で十分に時間が経っていると、積分回路７の出
力電圧のレベルも“Ｌ”となる。従って、コンパレータ
４６の出力信号のレベルは、“Ｈ”となり、コンパレー
タ５２、５３の出力信号のレベルもいずれとも“Ｌ”と
なる。従って、表３の真理値表に示したように、中間電
圧判断回路４９から制御回路４４、４５への供給される
信号のレベルは、いずれも“Ｈ”となる。一方、この場
合、ＮＯＴゲート４０から制御回路４４、４５に供給さ
れる信号のレベルは、“Ｈ”となっている。従って、上
記の表１及び表２の真理値表に示したように、制御回路
４４、４５の出力信号のレベルはいずれも“Ｈ”とな
り、ｐ−ＭＯＳ４１はオン、ｎ−ＭＯＳ４２はオフとな
る。
【００３４】次に、この状態から入力端子４３からの入
力電圧のレベルが“Ｈ”に変化した場合の動作を図４の
フローチャートを参照して説明する。入力端子４３から
入力される入力電圧のレベルが“Ｈ”に変化すると、Ｎ
ＯＴゲート４０からの出力信号のレベルが“Ｌ”になる
（ステップＳ１１）。すると、表２の真理値表に示した
ように、制御回路４５から出力される信号のレベルは
“Ｌ”となり、ｎ−ＭＯＳ４２がオフされる（ステップ
Ｓ１２）。
力電圧のレベルが“Ｈ”に変化した場合の動作を図４の
フローチャートを参照して説明する。入力端子４３から
入力される入力電圧のレベルが“Ｈ”に変化すると、Ｎ
ＯＴゲート４０からの出力信号のレベルが“Ｌ”になる
（ステップＳ１１）。すると、表２の真理値表に示した
ように、制御回路４５から出力される信号のレベルは
“Ｌ”となり、ｎ−ＭＯＳ４２がオフされる（ステップ
Ｓ１２）。
【００３５】一方、積分回路４７は、“Ｈ”にレベルが
変化した入力端子４３からの入力電圧を遅延させ、出力
レベルを緩やかに上昇させる。この間、コンパレータ４
６は、積分回路４７の出力電圧を出力端子４３からの出
力電圧と比較しており（ステップＳ１３）、積分回路４
７の出力電圧が出力端子４３からの出力電圧よりも高く
なったときに、“Ｈ”から“Ｌ”へ出力レベルを変化さ
せる。その結果、表３の真理値表に示したように、ＮＯ
Ｔゲート５１ｃの出力信号のレベルは“Ｌ”となる。ま
た、このときＮＯＴゲート４０の出力信号のレベルも
“Ｌ”なので、表１の真理値表に示したように、制御回
路４４の出力信号のレベルは“Ｌ”となる。これによ
り、ｐ−ＭＯＳ４１がオンされ、出力端子４３からの出
力電圧が上昇し始める（ステップＳ１４）。
変化した入力端子４３からの入力電圧を遅延させ、出力
レベルを緩やかに上昇させる。この間、コンパレータ４
６は、積分回路４７の出力電圧を出力端子４３からの出
力電圧と比較しており（ステップＳ１３）、積分回路４
７の出力電圧が出力端子４３からの出力電圧よりも高く
なったときに、“Ｈ”から“Ｌ”へ出力レベルを変化さ
せる。その結果、表３の真理値表に示したように、ＮＯ
Ｔゲート５１ｃの出力信号のレベルは“Ｌ”となる。ま
た、このときＮＯＴゲート４０の出力信号のレベルも
“Ｌ”なので、表１の真理値表に示したように、制御回
路４４の出力信号のレベルは“Ｌ”となる。これによ
り、ｐ−ＭＯＳ４１がオンされ、出力端子４３からの出
力電圧が上昇し始める（ステップＳ１４）。
【００３６】出力端子４３からの出力電圧の上昇は、コ
ンパレータ５２、５３によって監視され、出力端子４３
からの出力電圧は、それぞれ基準電圧Ｖref1、Ｖref2と
比較されている（ステップＳ１５）。ここで、出力端子
４３からの出力電圧が基準電圧Ｖref1を越えるまで、コ
ンパレータ５２の出力信号のレベルは“Ｌ”のままであ
る。
ンパレータ５２、５３によって監視され、出力端子４３
からの出力電圧は、それぞれ基準電圧Ｖref1、Ｖref2と
比較されている（ステップＳ１５）。ここで、出力端子
４３からの出力電圧が基準電圧Ｖref1を越えるまで、コ
ンパレータ５２の出力信号のレベルは“Ｌ”のままであ
る。
【００３７】この間も、積分回路４７の出力電圧は、出
力端子４３からの出力電圧よりも緩やかに上昇してい
る。コンパレータ４６は、積分回路４７の出力電圧を出
力端子４３からの出力電圧と比較しており（ステップＳ
１６）、積分回路４７の出力電圧が出力端子４３からの
出力電圧よりも低くなったときに、“Ｈ”から“Ｌ”へ
出力のレベルを変化させる。その結果、図３の真理値表
に示したように、ＮＯＴゲート５１ｃの出力信号のレベ
ルは“Ｈ”となり、表１の真理値表に示したように、制
御回路４４の出力信号のレベルは“Ｈ”となる。これに
より、ｐ−ＭＯＳ４１がオフされ、出力端子４３からの
出力電圧の上昇が停止する（ステップＳ１７）。
力端子４３からの出力電圧よりも緩やかに上昇してい
る。コンパレータ４６は、積分回路４７の出力電圧を出
力端子４３からの出力電圧と比較しており（ステップＳ
１６）、積分回路４７の出力電圧が出力端子４３からの
出力電圧よりも低くなったときに、“Ｈ”から“Ｌ”へ
出力のレベルを変化させる。その結果、図３の真理値表
に示したように、ＮＯＴゲート５１ｃの出力信号のレベ
ルは“Ｈ”となり、表１の真理値表に示したように、制
御回路４４の出力信号のレベルは“Ｈ”となる。これに
より、ｐ−ＭＯＳ４１がオフされ、出力端子４３からの
出力電圧の上昇が停止する（ステップＳ１７）。
【００３８】出力端子４３からの出力電圧の上昇が停止
した後も、積分回路４７の出力電圧は緩やかに上昇を続
けている。そして、積分回路４７の出力電圧が出力端子
４３からの出力電圧よりも高くなると（ステップＳ１
３）、コンパレータ４６の出力信号のレベルは“Ｌ”に
変化し、制御回路４４の出力信号のレベルが“Ｌ”とな
ってｐ−ＭＯＳ４１がオンされる。これにより、出力端
子４３からの出力電圧が再び上昇し始める（ステップＳ
１４）。以下、出力端子４３からの出力電圧は、基準電
圧Ｖref1を越えるまで、このような電圧の上昇／停止を
繰り返し、緩やかに上昇する。
した後も、積分回路４７の出力電圧は緩やかに上昇を続
けている。そして、積分回路４７の出力電圧が出力端子
４３からの出力電圧よりも高くなると（ステップＳ１
３）、コンパレータ４６の出力信号のレベルは“Ｌ”に
変化し、制御回路４４の出力信号のレベルが“Ｌ”とな
ってｐ−ＭＯＳ４１がオンされる。これにより、出力端
子４３からの出力電圧が再び上昇し始める（ステップＳ
１４）。以下、出力端子４３からの出力電圧は、基準電
圧Ｖref1を越えるまで、このような電圧の上昇／停止を
繰り返し、緩やかに上昇する。
【００３９】出力端子４３からの出力電圧が基準電圧Ｖ
ref1を越えると（ステップＳ１５）、コンパレータ５２
の出力信号のレベルは“Ｈ”となる。これにより、表
１、表３の真理値表に示したように、制御回路４４の出
力信号のレベルが“Ｈ”となり、ｐ−ＭＯＳ４１がオン
する。このとき、表３の真理値表に示したように、コン
パレータ４６の出力信号のレベルに関わらず、中間電圧
判断回路５１の出力信号の状態が維持されるので、出力
端子４３からの出力電圧は、停止することなく急速に上
昇する（ステップＳ１４）。
ref1を越えると（ステップＳ１５）、コンパレータ５２
の出力信号のレベルは“Ｈ”となる。これにより、表
１、表３の真理値表に示したように、制御回路４４の出
力信号のレベルが“Ｈ”となり、ｐ−ＭＯＳ４１がオン
する。このとき、表３の真理値表に示したように、コン
パレータ４６の出力信号のレベルに関わらず、中間電圧
判断回路５１の出力信号の状態が維持されるので、出力
端子４３からの出力電圧は、停止することなく急速に上
昇する（ステップＳ１４）。
【００４０】さらに、出力端子４３からの出力電圧が基
準電圧Ｖref2を越えると（ステップＳ１５）、入力端子
４８からの入力信号のレベルも基準電圧Ｖref2を越えて
いるので、ＮＯＴ回路４０の出力信号のレベルは“Ｌ”
となる。また、このとき、表３の真理表に示すように、
中間電圧判断回路５１のＮＯＴゲート５１ｃの出力信号
のレベルは、コンパレータ４６の比較結果に従って、
“Ｌ”と“Ｈ”とが変化する。すなわち、積分回路４７
の出力電圧が出力端子４３からの出力電圧よりも低いと
（ステップＳ１６）、出力端子４３からの出力電圧は上
昇を停止し（ステップＳ１７）、積分回路４７の出力電
圧が出力端子４３からの出力電圧よりも高いと（ステッ
プＳ１３）、出力端子４３からの出力電圧は上昇する
（ステップＳ１４）。このようにして、出力端子４３か
らの出力電圧は、上昇／停止を繰り返し、電源電圧ＶＣ
Ｃまで緩やかに上昇する。
準電圧Ｖref2を越えると（ステップＳ１５）、入力端子
４８からの入力信号のレベルも基準電圧Ｖref2を越えて
いるので、ＮＯＴ回路４０の出力信号のレベルは“Ｌ”
となる。また、このとき、表３の真理表に示すように、
中間電圧判断回路５１のＮＯＴゲート５１ｃの出力信号
のレベルは、コンパレータ４６の比較結果に従って、
“Ｌ”と“Ｈ”とが変化する。すなわち、積分回路４７
の出力電圧が出力端子４３からの出力電圧よりも低いと
（ステップＳ１６）、出力端子４３からの出力電圧は上
昇を停止し（ステップＳ１７）、積分回路４７の出力電
圧が出力端子４３からの出力電圧よりも高いと（ステッ
プＳ１３）、出力端子４３からの出力電圧は上昇する
（ステップＳ１４）。このようにして、出力端子４３か
らの出力電圧は、上昇／停止を繰り返し、電源電圧ＶＣ
Ｃまで緩やかに上昇する。
【００４１】次に、この状態から入力端子４３からの入
力電圧のレベルが“Ｈ”に変化した場合の動作を図５の
フローチャートを参照して説明する。入力端子４３から
入力される入力電圧のレベルが“Ｈ”に変化すると、Ｎ
ＯＴゲート４０からの出力信号のレベルが“Ｈ”になる
（ステップＳ２１）。すると、表１の真理値表に示した
ように、制御回路４４から出力される信号のレベルは
“Ｈ”となり、ｎ−ＭＯＳ４２がオフされる（ステップ
Ｓ２２）。
力電圧のレベルが“Ｈ”に変化した場合の動作を図５の
フローチャートを参照して説明する。入力端子４３から
入力される入力電圧のレベルが“Ｈ”に変化すると、Ｎ
ＯＴゲート４０からの出力信号のレベルが“Ｈ”になる
（ステップＳ２１）。すると、表１の真理値表に示した
ように、制御回路４４から出力される信号のレベルは
“Ｈ”となり、ｎ−ＭＯＳ４２がオフされる（ステップ
Ｓ２２）。
【００４２】一方、積分回路４７は、“Ｌ”にレベルが
変化した入力端子４３からの入力電圧を遅延させ、出力
レベルを緩やかに下降させる。この間、コンパレータ４
６は、積分回路４７の出力電圧を出力端子４３からの出
力電圧と比較しており（ステップＳ２３）、積分回路４
７の出力電圧が出力端子４３からの出力電圧よりも高く
なったときに、“Ｈ”から“Ｌ”へ出力レベルを変化さ
せる。その結果、表３の真理値表に示したように、ＮＯ
Ｔゲート５１ｅの出力信号のレベルは“Ｈ”となる。ま
た、このときＮＯＴゲート４０の出力信号のレベルも
“Ｈ”なので、表１の真理値表に示したように、制御回
路４４の出力信号のレベルは“Ｈ”となる。これによ
り、ｎ−ＭＯＳ４２がオンされ、出力端子４３からの出
力電圧が下降し始める（ステップＳ２４）。
変化した入力端子４３からの入力電圧を遅延させ、出力
レベルを緩やかに下降させる。この間、コンパレータ４
６は、積分回路４７の出力電圧を出力端子４３からの出
力電圧と比較しており（ステップＳ２３）、積分回路４
７の出力電圧が出力端子４３からの出力電圧よりも高く
なったときに、“Ｈ”から“Ｌ”へ出力レベルを変化さ
せる。その結果、表３の真理値表に示したように、ＮＯ
Ｔゲート５１ｅの出力信号のレベルは“Ｈ”となる。ま
た、このときＮＯＴゲート４０の出力信号のレベルも
“Ｈ”なので、表１の真理値表に示したように、制御回
路４４の出力信号のレベルは“Ｈ”となる。これによ
り、ｎ−ＭＯＳ４２がオンされ、出力端子４３からの出
力電圧が下降し始める（ステップＳ２４）。
【００４３】出力端子４３からの出力電圧の上昇は、コ
ンパレータ５２、５３によって監視され、出力端子４３
からの出力電圧は、それぞれ基準電圧Ｖref1、Ｖref2と
比較されている（ステップＳ２５）。ここで、出力端子
４３からの出力電圧が基準電圧Ｖref2より低くなるま
で、コンパレータ５３の出力信号のレベルは“Ｈ”のま
まである。
ンパレータ５２、５３によって監視され、出力端子４３
からの出力電圧は、それぞれ基準電圧Ｖref1、Ｖref2と
比較されている（ステップＳ２５）。ここで、出力端子
４３からの出力電圧が基準電圧Ｖref2より低くなるま
で、コンパレータ５３の出力信号のレベルは“Ｈ”のま
まである。
【００４４】この間も、積分回路４７の出力電圧は、出
力端子４３からの出力電圧よりも緩やかに下降してい
る。コンパレータ４６は、積分回路４７の出力電圧を出
力端子４３からの出力電圧と比較しており（ステップＳ
２６）、積分回路４７の出力電圧が出力端子４３からの
出力電圧よりも低くなったときに、“Ｈ”から“Ｌ”へ
出力のレベルを変化させる。その結果、図３の真理値表
に示したように、ＮＯＴゲート５１ｅの出力信号のレベ
ルは“Ｌ”となり、表１の真理値表に示したように、制
御回路４４の出力信号のレベルは“Ｌ”となる。これに
より、ｎ−ＭＯＳ４２がオフされ、出力端子４３からの
出力電圧の下降が停止する（ステップＳ２７）。
力端子４３からの出力電圧よりも緩やかに下降してい
る。コンパレータ４６は、積分回路４７の出力電圧を出
力端子４３からの出力電圧と比較しており（ステップＳ
２６）、積分回路４７の出力電圧が出力端子４３からの
出力電圧よりも低くなったときに、“Ｈ”から“Ｌ”へ
出力のレベルを変化させる。その結果、図３の真理値表
に示したように、ＮＯＴゲート５１ｅの出力信号のレベ
ルは“Ｌ”となり、表１の真理値表に示したように、制
御回路４４の出力信号のレベルは“Ｌ”となる。これに
より、ｎ−ＭＯＳ４２がオフされ、出力端子４３からの
出力電圧の下降が停止する（ステップＳ２７）。
【００４５】出力端子４３からの出力電圧の下降が停止
した後も、積分回路４７の出力電圧は緩やかに下降を続
けている。そして、積分回路４７の出力電圧が出力端子
４３からの出力電圧よりも高くなると（ステップＳ２
３）、コンパレータ４６の出力信号のレベルは“Ｌ”に
変化し、制御回路４５の出力信号のレベルが“Ｈ”とな
ってｎ−ＭＯＳ４２がオンされる。これにより、出力端
子４３からの出力電圧が再び下降し始める（ステップＳ
２４）。以下、出力端子４３からの出力電圧は、基準電
圧Ｖref2を下回るまで、このような電圧の上昇／停止を
繰り返し、緩やかに下降する。
した後も、積分回路４７の出力電圧は緩やかに下降を続
けている。そして、積分回路４７の出力電圧が出力端子
４３からの出力電圧よりも高くなると（ステップＳ２
３）、コンパレータ４６の出力信号のレベルは“Ｌ”に
変化し、制御回路４５の出力信号のレベルが“Ｈ”とな
ってｎ−ＭＯＳ４２がオンされる。これにより、出力端
子４３からの出力電圧が再び下降し始める（ステップＳ
２４）。以下、出力端子４３からの出力電圧は、基準電
圧Ｖref2を下回るまで、このような電圧の上昇／停止を
繰り返し、緩やかに下降する。
【００４６】出力端子４３からの出力電圧が基準電圧Ｖ
ref2より低くなると（ステップＳ２５）、コンパレータ
５３の出力信号のレベルは“Ｌ”となる。これにより、
表１、表３の真理値表に示したように、制御回路４５の
出力信号のレベルが“Ｈ”となり、ｎ−ＭＯＳ４２がオ
ンする。このとき、表３の真理値表に示したように、コ
ンパレータ４６の出力信号のレベルに関わらず、中間電
圧判断回路５１の出力信号の状態が維持されるので、出
力端子４３からの出力電圧は、停止することなく急速に
下降する（ステップＳ２４）。
ref2より低くなると（ステップＳ２５）、コンパレータ
５３の出力信号のレベルは“Ｌ”となる。これにより、
表１、表３の真理値表に示したように、制御回路４５の
出力信号のレベルが“Ｈ”となり、ｎ−ＭＯＳ４２がオ
ンする。このとき、表３の真理値表に示したように、コ
ンパレータ４６の出力信号のレベルに関わらず、中間電
圧判断回路５１の出力信号の状態が維持されるので、出
力端子４３からの出力電圧は、停止することなく急速に
下降する（ステップＳ２４）。
【００４７】さらに、出力端子４３からの出力電圧が基
準電圧Ｖref1を下回ると（ステップＳ２５）、表３の真
理表に示すように、中間電圧判断回路５１のＮＯＴゲー
ト５１ｅの出力信号のレベルは、コンパレータ４６の比
較結果に従って、“Ｌ”と“Ｈ”とが変化する。すなわ
ち、積分回路４７の出力電圧が出力端子４３からの出力
電圧よりも低いと（ステップＳ２６）、出力端子４３か
らの出力電圧は下降を停止し（ステップＳ２７）、積分
回路４７の出力電圧が出力端子４３からの出力電圧より
も高いと（ステップＳ２３）、出力端子４３からの出力
電圧は下降する（ステップＳ２４）。このようにして、
出力端子４３からの出力電圧は、上昇／停止を繰り返
し、電源電圧ＶＣＣまで緩やかに上昇する。
準電圧Ｖref1を下回ると（ステップＳ２５）、表３の真
理表に示すように、中間電圧判断回路５１のＮＯＴゲー
ト５１ｅの出力信号のレベルは、コンパレータ４６の比
較結果に従って、“Ｌ”と“Ｈ”とが変化する。すなわ
ち、積分回路４７の出力電圧が出力端子４３からの出力
電圧よりも低いと（ステップＳ２６）、出力端子４３か
らの出力電圧は下降を停止し（ステップＳ２７）、積分
回路４７の出力電圧が出力端子４３からの出力電圧より
も高いと（ステップＳ２３）、出力端子４３からの出力
電圧は下降する（ステップＳ２４）。このようにして、
出力端子４３からの出力電圧は、上昇／停止を繰り返
し、電源電圧ＶＣＣまで緩やかに上昇する。
【００４８】以下、この実施の形態の出力バッファ４に
おける入力電圧と出力電圧との関係を、図５の入力波形
図及び図６の出力波形図を参照して説明する。入力端子
４８から入力された入力電圧が、タイミングｔ１〜ｔ２
までの間、０から電源電圧ＶＣＣまで立ち上がると、出
力端子４３から出力される出力電圧は、基準電圧Ｖref1
まで緩やかに上昇した後、基準電圧Ｖref2まで急速に上
昇し、さらに電源電圧ＶＣＣまで緩やかに上昇する。一
方、入力端子４８から入力された入力電圧が、タイミン
グｔ３〜ｔ４までの間、電源電圧ＶＣＣから０まで経ち
下がると、出力端子４３から出力される出力電圧は、基
準電圧Ｖref2まで緩やかに下降した後、基準電圧Ｖref1
まで急速に下降し、さらに０まで緩やかに下降する。
おける入力電圧と出力電圧との関係を、図５の入力波形
図及び図６の出力波形図を参照して説明する。入力端子
４８から入力された入力電圧が、タイミングｔ１〜ｔ２
までの間、０から電源電圧ＶＣＣまで立ち上がると、出
力端子４３から出力される出力電圧は、基準電圧Ｖref1
まで緩やかに上昇した後、基準電圧Ｖref2まで急速に上
昇し、さらに電源電圧ＶＣＣまで緩やかに上昇する。一
方、入力端子４８から入力された入力電圧が、タイミン
グｔ３〜ｔ４までの間、電源電圧ＶＣＣから０まで経ち
下がると、出力端子４３から出力される出力電圧は、基
準電圧Ｖref2まで緩やかに下降した後、基準電圧Ｖref1
まで急速に下降し、さらに０まで緩やかに下降する。
【００４９】ここで、ノイズ成分の入力について考える
と、ノイズ成分には急峻性がある。すなわち、入力電圧
が低い（例えば、０（Ｖ））のときに入力したノイズ成
分は、急速に立ち上がるが、これに対して出力電圧は緩
やかにしか上昇しない。このノイズ成分はすぐに消え、
入力電圧はすぐにまた低くなるので、出力電圧にはこの
ノイズ成分の影響がほとんど表れない。一方、入力電圧
が高い（例えば、ＶＣＣ）のときに入力したノイズ成分
は、急速に立ち下がるが、これに対して出力電圧は緩や
かにしか下降しない。このノイズ成分はすぐに消え、入
力電圧はすぐにまた高くなるので、出力電圧にはこのノ
イズ成分の影響がほとんど表れない。
と、ノイズ成分には急峻性がある。すなわち、入力電圧
が低い（例えば、０（Ｖ））のときに入力したノイズ成
分は、急速に立ち上がるが、これに対して出力電圧は緩
やかにしか上昇しない。このノイズ成分はすぐに消え、
入力電圧はすぐにまた低くなるので、出力電圧にはこの
ノイズ成分の影響がほとんど表れない。一方、入力電圧
が高い（例えば、ＶＣＣ）のときに入力したノイズ成分
は、急速に立ち下がるが、これに対して出力電圧は緩や
かにしか下降しない。このノイズ成分はすぐに消え、入
力電圧はすぐにまた高くなるので、出力電圧にはこのノ
イズ成分の影響がほとんど表れない。
【００５０】一方、入力端子４８からの入力電圧の本来
的な上昇に対しては、基準電圧Ｖref1からＶref2まで出
力端子４３から出力される出力電圧は急速に上昇する。
また、入力端子４８からの入力電圧の本来的な下降に対
しては、基準電圧Ｖref1からＶref2まで出力端子４３か
ら出力される出力電圧は急速に下降する。このため、入
力電圧の変化に対して、出力電圧が変化するまでの時間
を短く抑えることができる。
的な上昇に対しては、基準電圧Ｖref1からＶref2まで出
力端子４３から出力される出力電圧は急速に上昇する。
また、入力端子４８からの入力電圧の本来的な下降に対
しては、基準電圧Ｖref1からＶref2まで出力端子４３か
ら出力される出力電圧は急速に下降する。このため、入
力電圧の変化に対して、出力電圧が変化するまでの時間
を短く抑えることができる。
【００５１】以上説明したように、この実施の形態の出
力バッファ４では、基準電圧Ｖref1とＶref2との間にお
いて出力電圧は急速に変化するので、ＣＭＯＳの貫通電
流が流れる時間を短くすることができる。このため、Ｃ
ＭＯＳによる電力消費を低く抑えることができる。しか
も、このために必要となる回路は、２個のコンパレータ
と数個の論理回路で実現できるため、ＩＣチップ内に内
蔵するための回路構成も簡単で済む。
力バッファ４では、基準電圧Ｖref1とＶref2との間にお
いて出力電圧は急速に変化するので、ＣＭＯＳの貫通電
流が流れる時間を短くすることができる。このため、Ｃ
ＭＯＳによる電力消費を低く抑えることができる。しか
も、このために必要となる回路は、２個のコンパレータ
と数個の論理回路で実現できるため、ＩＣチップ内に内
蔵するための回路構成も簡単で済む。
【００５２】さらに、入力電圧の立ち上がりまたは立ち
下がりに対する出力電圧の当所の上昇または下降が緩や
かなので、出力電圧にノイズ成分の影響がほとんど表れ
ない。さらに、基準電圧Ｖref1、Ｖref2を適当な電圧に
調整することにより、電圧の変化速度を調整することが
でき、電力消費の低減とノイズの低減とのいずれに主流
をおくかの設計が容易になる。
下がりに対する出力電圧の当所の上昇または下降が緩や
かなので、出力電圧にノイズ成分の影響がほとんど表れ
ない。さらに、基準電圧Ｖref1、Ｖref2を適当な電圧に
調整することにより、電圧の変化速度を調整することが
でき、電力消費の低減とノイズの低減とのいずれに主流
をおくかの設計が容易になる。
【００５３】上記の実施の形態では、出力バッファ４の
出力段は、ｐ−ＭＯＳ４１とｎ−ＭＯＳ４２とのＣＭＯ
Ｓ構造によって構成されていた。しかしながら、出力バ
ッファの出力段は、図６に示すようにｐ−ＭＯＳ４１を
ｎ−ＭＯＳ４１’に替えた構成、図７に示すようにｎ−
ＭＯＳ４２をｐ−ＭＯＳ４２’に替えた構成、図８に示
すようにｐ−ＭＯＳ４１をｎ−ＭＯＳ４１’に、ｎ−Ｍ
ＯＳ４２をｐ−ＭＯＳ４２’に替えた構成のいずれにも
することができる。ここで、ｐ−ＭＯＳ４１をｎ−ＭＯ
Ｓ４１’に替えた場合は、制御回路４４’はＮＯＴゲー
トを有さないＮＯＲゲート４４ａによってのみ構成さ
れ、ｎ−ＭＯＳ４２をｐ−ＭＯＳ４２’に替えた場合
は、制御回路４５’はＮＯＴゲートを有さないＮＡＮＤ
ゲート４５ａによってのみ構成される。このような構成
の出力バッファも上記の出力バッファ４と同様に動作す
ることができる。
出力段は、ｐ−ＭＯＳ４１とｎ−ＭＯＳ４２とのＣＭＯ
Ｓ構造によって構成されていた。しかしながら、出力バ
ッファの出力段は、図６に示すようにｐ−ＭＯＳ４１を
ｎ−ＭＯＳ４１’に替えた構成、図７に示すようにｎ−
ＭＯＳ４２をｐ−ＭＯＳ４２’に替えた構成、図８に示
すようにｐ−ＭＯＳ４１をｎ−ＭＯＳ４１’に、ｎ−Ｍ
ＯＳ４２をｐ−ＭＯＳ４２’に替えた構成のいずれにも
することができる。ここで、ｐ−ＭＯＳ４１をｎ−ＭＯ
Ｓ４１’に替えた場合は、制御回路４４’はＮＯＴゲー
トを有さないＮＯＲゲート４４ａによってのみ構成さ
れ、ｎ−ＭＯＳ４２をｐ−ＭＯＳ４２’に替えた場合
は、制御回路４５’はＮＯＴゲートを有さないＮＡＮＤ
ゲート４５ａによってのみ構成される。このような構成
の出力バッファも上記の出力バッファ４と同様に動作す
ることができる。
【００５４】上記の実施の形態では、入力端子４８から
入力された入力信号を積分回路４７によって積分し、こ
の積分回路４７の出力信号と出力端子４３から出力され
るこの出力バッファの出力信号とをコンパレータ４６に
よって比較するタイプの出力バッファ回路４に本発明を
適用した場合について説明した。しかしながら、本発明
はこれに限られない。本発明は、出力電圧の変化時の中
間電圧レベルを上記のコンパレータ５２、５３が行った
ように基準電圧と比較し、この比較結果に基づいて出力
段のＭＯＳトランジスタのゲートに印加される電圧を制
御する出力バッファに適用することができる。
入力された入力信号を積分回路４７によって積分し、こ
の積分回路４７の出力信号と出力端子４３から出力され
るこの出力バッファの出力信号とをコンパレータ４６に
よって比較するタイプの出力バッファ回路４に本発明を
適用した場合について説明した。しかしながら、本発明
はこれに限られない。本発明は、出力電圧の変化時の中
間電圧レベルを上記のコンパレータ５２、５３が行った
ように基準電圧と比較し、この比較結果に基づいて出力
段のＭＯＳトランジスタのゲートに印加される電圧を制
御する出力バッファに適用することができる。
【００５５】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路では、制御回路によってトランジスタの制御端
子に入力する制御信号を制御することによって、ノイズ
を抑えることができるようになると共に、トランジスタ
間に電流が流れる時間を比較的短くすることができるの
で、電力消費を抑えることができる。
ファ回路では、制御回路によってトランジスタの制御端
子に入力する制御信号を制御することによって、ノイズ
を抑えることができるようになると共に、トランジスタ
間に電流が流れる時間を比較的短くすることができるの
で、電力消費を抑えることができる。
【図１】本発明の実施の形態にかかる出力バッファ回路
が適用されるＩＣを用いたシステムの構成を示す図であ
る。
が適用されるＩＣを用いたシステムの構成を示す図であ
る。
【図２】本発明の実施の形態にかかる出力バッファの回
路構成を示す図である。
路構成を示す図である。
【図３】図２の回路において出力電圧がローレベルから
ハイレベルに変化する場合の動作を示すフローチャート
である。
ハイレベルに変化する場合の動作を示すフローチャート
である。
【図４】図２の回路において出力電圧がハイレベルから
ローレベルに変化する場合の動作を示すフローチャート
である。
ローレベルに変化する場合の動作を示すフローチャート
である。
【図５】図２の回路における入力電圧の波形図の例を示
す図である。
す図である。
【図６】図２の回路における出力電圧の波形図の例を示
す図である。
す図である。
【図７】本発明の他の実施の形態にかかる出力バッファ
の回路構成を示す図である。
の回路構成を示す図である。
【図８】本発明の他の実施の形態にかかる出力バッファ
の回路構成を示す図である。
の回路構成を示す図である。
【図９】本発明の他の実施の形態にかかる出力バッファ
の回路構成を示す図である。
の回路構成を示す図である。
【図１０】従来例の出力バッファの回路構成を示す図で
ある。
ある。
１ 出力側ＩＣ ２ 入力側ＩＣ ３ 内部回路 ４ 出力バッファ ５ 出力端子 ６ 内部回路 ７ 入力バッファ ８ 入力端子 ９ 配線 ４０ ＮＯＴゲート ４１ ｐチャネルＭＯＳトランジスタ（ｐ−ＭＯＳ） ４２ ｎチャネルＭＯＳトランジスタ（ｎ−ＭＯＳ） ４３ 出力端子 ４４ 制御回路 ４５ 制御回路 ４６ コンパレータ ４７ 積分回路 ４８ 入力端子 ５１ 中間電圧判断回路 ５２、５４ コンパレータ ５３、５５ 基準電圧入力端子
Claims (5)
- 【請求項１】外部から信号電圧を入力する入力端子と、 電流路の一端に第１の電圧が印加されている第１のトラ
ンジスタと、 前記第１のトランジスタの電流路の他端に電流路の一端
が接続され、他端に第２の電圧が印加されている第２の
トランジスタと、 前記第１、第２のトランジスタによって分圧された前記
第１、第２のトランジスタ間の電圧を前記入力端子から
入力された信号電圧と比較する第１の比較回路と、 前記第１、第２のトランジスタによって分圧された前記
第１、第２のトランジスタ間の電圧と基準電圧とを比較
する第２の比較回路と、 前記第１、第２の比較回路の比較結果に基づいて、前記
第１、第２のトランジスタの制御端子に制御信号を出力
する制御回路と、 前記第１、第２のトランジスタによって分圧された前記
第１、第２のトランジスタ間の電圧を外部に出力する出
力端子と、を備えることを特徴とする出力バッファ回
路。 - 【請求項２】前記制御回路は、前記第１の比較回路によ
り前記入力端子から入力された信号電圧が前記第１、第
２のトランジスタ間の電圧よりも高くなったと比較され
た場合には、 前記第２の比較回路により前記第１、第２のトランジス
タ間の電圧が前記基準電圧よりも低いと比較されている
とき、前記第１、第２のトランジスタ間の電圧が前記信
号電圧の上昇よりも緩やかに上昇するように、前記第
１、第２のトランジスタの制御端子に入力する制御信号
を制御し、 前記第２の比較回路により前記第１、第２のトランジス
タ間の電圧が前記基準電圧よりも高いと比較されている
とき、前記第１、第２のトランジスタ間の電圧が、前記
第２の比較回路が基準電圧よりも低いと比較していると
きよりも速い速度で上昇するように、前記第１、第２の
トランジスタの制御端子に入力する制御信号を制御する
ことを特徴とする請求項１に記載の出力バッファ回路。 - 【請求項３】前記制御回路は、前記第１の比較回路によ
り前記入力端子から入力された信号電圧が前記第１、第
２のトランジスタ間の電圧よりも低くなったと比較され
た場合には、 前記第２の比較回路により前記第１、第２のトランジス
タ間の電圧が前記基準電圧よりも高いと比較されている
とき、前記第１、第２のトランジスタ間の電圧が前記信
号電圧の下降よりも緩やかに下降するように、前記第
１、第２のトランジスタの制御端子に入力する制御信号
を制御し、 前記第２の比較回路により前記第１、第２のトランジス
タ間の電圧が前記基準電圧よりも低いと比較されている
とき、前記第１、第２のトランジスタ間の電圧が、前記
第２の比較回路が基準電圧よりも低いと比較していると
きよりも速い速度で下降するように、前記第１、第２の
トランジスタの制御端子に入力する制御信号を制御する
ことを特徴とする請求項１に記載の出力バッファ回路。 - 【請求項４】前記入力端子から入力された信号電圧の変
化を遅延させて、前記第１の比較回路に供給する遅延回
路を備えることを特徴とする請求項１乃至３のいずれか
１項に記載の出力バッファ回路。 - 【請求項５】前記第１、第２のトランジスタは、それぞ
れＭＯＳトランジスタによって構成されている、 ことを特徴とする請求項１乃至４のいずれか１項に記載
の出力バッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9324983A JP3042478B2 (ja) | 1997-11-26 | 1997-11-26 | 出力バッファ回路 |
| US09/198,395 US6107833A (en) | 1997-11-26 | 1998-11-24 | Output buffer circuit of IC circuit capable of suppressing power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9324983A JP3042478B2 (ja) | 1997-11-26 | 1997-11-26 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163707A JPH11163707A (ja) | 1999-06-18 |
| JP3042478B2 true JP3042478B2 (ja) | 2000-05-15 |
Family
ID=18171826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9324983A Expired - Fee Related JP3042478B2 (ja) | 1997-11-26 | 1997-11-26 | 出力バッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6107833A (ja) |
| JP (1) | JP3042478B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999001936A1 (fr) * | 1997-07-04 | 1999-01-14 | Sukuld Enterprise Yuugen Kaisha | Circuit numerique |
| JP4675008B2 (ja) * | 2001-09-17 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体回路装置 |
| US6828833B1 (en) * | 2003-09-15 | 2004-12-07 | Phaselink Corporation | Clipped complementary metal-oxide semiconductor |
| FR2897993A1 (fr) * | 2006-02-28 | 2007-08-31 | Atmel Nantes Sa Sa | Dispositif electronique de pilotage d'une charge externe dont la pente du signal de sortie est independante de la capacite de la charge externe et composant integre correspondant |
| TWI325137B (en) * | 2006-12-15 | 2010-05-21 | Realtek Semiconductor Corp | Output signal driving circuit and method thereof |
| US9394637B2 (en) | 2012-12-13 | 2016-07-19 | Jacob Holm & Sons Ag | Method for production of a hydroentangled airlaid web and products obtained therefrom |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992677A (en) * | 1988-03-23 | 1991-02-12 | Hitachi, Ltd. | High speed MOSFET output buffer with low noise |
| JP2549743B2 (ja) * | 1990-03-30 | 1996-10-30 | 株式会社東芝 | 出力回路 |
| JPH05243957A (ja) * | 1992-02-26 | 1993-09-21 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
| US5598119A (en) * | 1995-04-05 | 1997-01-28 | Hewlett-Packard Company | Method and apparatus for a load adaptive pad driver |
| US5666069A (en) * | 1995-12-22 | 1997-09-09 | Cypress Semiconductor Corp. | Data output stage incorporating an inverting operational amplifier |
-
1997
- 1997-11-26 JP JP9324983A patent/JP3042478B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-24 US US09/198,395 patent/US6107833A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6107833A (en) | 2000-08-22 |
| JPH11163707A (ja) | 1999-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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