JPH05243957A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH05243957A JPH05243957A JP4075434A JP7543492A JPH05243957A JP H05243957 A JPH05243957 A JP H05243957A JP 4075434 A JP4075434 A JP 4075434A JP 7543492 A JP7543492 A JP 7543492A JP H05243957 A JPH05243957 A JP H05243957A
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- mos transistor
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Abstract
(57)【要約】
【目的】 無線機器に用いるロジックＩＣに内蔵する出
力バッファが発生する雑音電波を低減化する。 【構成】 入力信号を積分回路７と出力バッファトラン
ジスタに与える。積分回路７出力とバッファ出力電圧と
をコンパレータ６で比較し、バッファ出力電圧が積分回
路出力よりも早く応答した場合に出力トランジスタをオ
フさせることにより、常にバッファ出力電圧が積分回路
出力電圧に追従するようにしている。このため負荷容量
の大小に関係なく出力電圧の変化速度は積分回路の時定
数で決定され、負荷容量が小さい場合でも急激なる出力
電圧変化は発生せず、急激な出力電圧変化に伴って生ず
る雑音電波を低減する。
力バッファが発生する雑音電波を低減化する。 【構成】 入力信号を積分回路７と出力バッファトラン
ジスタに与える。積分回路７出力とバッファ出力電圧と
をコンパレータ６で比較し、バッファ出力電圧が積分回
路出力よりも早く応答した場合に出力トランジスタをオ
フさせることにより、常にバッファ出力電圧が積分回路
出力電圧に追従するようにしている。このため負荷容量
の大小に関係なく出力電圧の変化速度は積分回路の時定
数で決定され、負荷容量が小さい場合でも急激なる出力
電圧変化は発生せず、急激な出力電圧変化に伴って生ず
る雑音電波を低減する。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路、さら
に詳しくいえば、無線機器等に使用されるロジックＩＣ
のように、発生する雑音電波のレベルについて低レベル
を要求される半導体集積回路に内蔵される出力バッファ
回路に関する。
に詳しくいえば、無線機器等に使用されるロジックＩＣ
のように、発生する雑音電波のレベルについて低レベル
を要求される半導体集積回路に内蔵される出力バッファ
回路に関する。
【０００２】
【従来の技術】従来の出力バッファ回路の構成を図３お
よび図４を用いて説明する。図３は従来の出力バッファ
回路の一例を示す回路図である。ＰチャネルＭＯＳトラ
ンジスタ１１とＮチャネルＭＯＳトランジスタ１２はそ
れらのゲート同士およびドレイン同士が接続されてい
る。ゲートには入力信号が与えられ，ドレインより出力
を取り出すように構成されている。
よび図４を用いて説明する。図３は従来の出力バッファ
回路の一例を示す回路図である。ＰチャネルＭＯＳトラ
ンジスタ１１とＮチャネルＭＯＳトランジスタ１２はそ
れらのゲート同士およびドレイン同士が接続されてい
る。ゲートには入力信号が与えられ，ドレインより出力
を取り出すように構成されている。
【０００３】図４は従来の出力バッファ回路の他の例を
示す回路図である。ＰチャネルＭＯＳトランジスタ１１
とＮチャネルＭＯＳトランジスタ１２はそれらのゲート
同士およびドレイン同士が接続されている。ゲートには
入力信号が与えられ，ドレインより出力を取り出すよう
に構成されている。さらにＰチャネルＭＯＳトランジス
タ１９とＮチャネルＭＯＳトランジスタ２０はそれらの
ゲート同士およびドレイン同士が接続され、そのドレイ
ンは前記の出力に接続されている。ゲートは遅延回路１
６を介してＰチャネルＭＯＳトランジスタ１１とＮチャ
ネルＭＯＳトランジスタ１２のゲートに接続されてい
る。
示す回路図である。ＰチャネルＭＯＳトランジスタ１１
とＮチャネルＭＯＳトランジスタ１２はそれらのゲート
同士およびドレイン同士が接続されている。ゲートには
入力信号が与えられ，ドレインより出力を取り出すよう
に構成されている。さらにＰチャネルＭＯＳトランジス
タ１９とＮチャネルＭＯＳトランジスタ２０はそれらの
ゲート同士およびドレイン同士が接続され、そのドレイ
ンは前記の出力に接続されている。ゲートは遅延回路１
６を介してＰチャネルＭＯＳトランジスタ１１とＮチャ
ネルＭＯＳトランジスタ１２のゲートに接続されてい
る。
【０００４】つぎに図５および図６を用いて上記従来回
路の動作を説明する。図５は図３の出力バッファ回路の
出力電圧波形を示す図である。図５において、２１はバ
ッファ回路の負荷容量が小さい場合の出力電圧波形であ
り、２２はバッファ回路の負荷容量が大きい場合の出力
電圧波形である。出力電圧波形２１と２２の比較で明ら
かなように負荷容量の大きい場合に出力電圧は緩やかに
変化するので、出力電圧の変化遅延を所定内にするには
バッファのドライブ能力を大きくする必要がある。この
ため、負荷容量が小さい場合には出力電圧は必要以上に
急峻に変化することとなる。
路の動作を説明する。図５は図３の出力バッファ回路の
出力電圧波形を示す図である。図５において、２１はバ
ッファ回路の負荷容量が小さい場合の出力電圧波形であ
り、２２はバッファ回路の負荷容量が大きい場合の出力
電圧波形である。出力電圧波形２１と２２の比較で明ら
かなように負荷容量の大きい場合に出力電圧は緩やかに
変化するので、出力電圧の変化遅延を所定内にするには
バッファのドライブ能力を大きくする必要がある。この
ため、負荷容量が小さい場合には出力電圧は必要以上に
急峻に変化することとなる。
【０００５】図６は図４の出力バッファ回路の出力電圧
波形を示す図である。図６において、２３はバッファ回
路の負荷容量が小さい場合の出力電圧波形であり、２４
はバッファ回路の負荷容量が大きい場合の出力電圧波形
である。バッファ回路の負荷容量が小さい場合は、遅延
回路１６を介してＰチャネルＭＯＳトランジスタ１９と
ＮチャネルＭＯＳトランジスタ２０が駆動される前にＰ
チャネルＭＯＳトランジスタ１１とＮチャネルＭＯＳト
ランジスタ１２によって負荷容量の充放電を完了してし
まうため急峻な出力電圧変化は起こらない。
波形を示す図である。図６において、２３はバッファ回
路の負荷容量が小さい場合の出力電圧波形であり、２４
はバッファ回路の負荷容量が大きい場合の出力電圧波形
である。バッファ回路の負荷容量が小さい場合は、遅延
回路１６を介してＰチャネルＭＯＳトランジスタ１９と
ＮチャネルＭＯＳトランジスタ２０が駆動される前にＰ
チャネルＭＯＳトランジスタ１１とＮチャネルＭＯＳト
ランジスタ１２によって負荷容量の充放電を完了してし
まうため急峻な出力電圧変化は起こらない。
【０００６】一方、バッファ回路の負荷容量が大きい場
合には遅延回路１６を介してＰチャネルＭＯＳトランジ
スタ１９とＮチャネルＭＯＳトランジスタ２０が駆動さ
れるまではＰチャネルＭＯＳトランジスタ１１とＮチャ
ネルＭＯＳトランジスタ１２によってのみ負荷容量の充
放電を行うので、出力電圧は緩やかに変化する。また、
ＰチャネルＭＯＳトランジスタ１９とＮチャネルＭＯＳ
トランジスタ２０が駆動されると出力電圧の変化は加速
される。ここで、出力電圧の変化遅延を所定内にするに
は、ＰチャネルＭＯＳトランジスタ１９とＮチャネルＭ
ＯＳトランジスタ２０の駆動タイミングを速める必要が
あり、遅延回路の遅延量を小さく設定することが必要と
なる。
合には遅延回路１６を介してＰチャネルＭＯＳトランジ
スタ１９とＮチャネルＭＯＳトランジスタ２０が駆動さ
れるまではＰチャネルＭＯＳトランジスタ１１とＮチャ
ネルＭＯＳトランジスタ１２によってのみ負荷容量の充
放電を行うので、出力電圧は緩やかに変化する。また、
ＰチャネルＭＯＳトランジスタ１９とＮチャネルＭＯＳ
トランジスタ２０が駆動されると出力電圧の変化は加速
される。ここで、出力電圧の変化遅延を所定内にするに
は、ＰチャネルＭＯＳトランジスタ１９とＮチャネルＭ
ＯＳトランジスタ２０の駆動タイミングを速める必要が
あり、遅延回路の遅延量を小さく設定することが必要と
なる。
【０００７】図７は遅延回路の遅延値を小さく設定した
場合の出力電圧波形を示す。図７において、２５はバッ
ファ回路の負荷容量が小さい場合の出力電圧波形であ
り、２６はバッファ回路の負荷容量が大きい場合の出力
電圧波形である。遅延回路の遅延値を小さくしているの
で、ＰチャネルＭＯＳトランジスタ１９とＮチャネルＭ
ＯＳトランジスタ２０の駆動タイミングが速まり、出力
電圧の変化は初期段階で加速され、出力電圧の変化遅延
は所定内に収まっている。しかし、負荷容量が小さい場
合にはＰチャネルＭＯＳトランジスタ１９とＮチャネル
ＭＯＳトランジスタ２０の駆動タイミングが速まってい
ることにより、出力電圧は変化途中で急峻な変化となっ
てしまう。
場合の出力電圧波形を示す。図７において、２５はバッ
ファ回路の負荷容量が小さい場合の出力電圧波形であ
り、２６はバッファ回路の負荷容量が大きい場合の出力
電圧波形である。遅延回路の遅延値を小さくしているの
で、ＰチャネルＭＯＳトランジスタ１９とＮチャネルＭ
ＯＳトランジスタ２０の駆動タイミングが速まり、出力
電圧の変化は初期段階で加速され、出力電圧の変化遅延
は所定内に収まっている。しかし、負荷容量が小さい場
合にはＰチャネルＭＯＳトランジスタ１９とＮチャネル
ＭＯＳトランジスタ２０の駆動タイミングが速まってい
ることにより、出力電圧は変化途中で急峻な変化となっ
てしまう。
【０００８】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路は、負荷容量の大きい場合においても出力電
圧の変化遅延を所定内にしようとすると、負荷容量の小
さい場合には出力電圧が必要以上に急峻に変化する。こ
の急峻な出力電圧変化は雑音電波を発生させるため、こ
のような出力バッファを内蔵したＬＳＩを無線機器等の
雑音電波をきらう用途に用いた場合に無線機器に電波障
害を与え、映像無線機器においては画質の低下を生じ
る。また、音響無線機器においては音質の低下を生じ
る。本発明の目的は大負荷容量においても変化遅延を所
定内に収め、かつ小負荷容量においても急峻な出力電圧
変化は発生せず、雑音電波の発生を防止できる出力バッ
ファ回路を提供することにある。
ッファ回路は、負荷容量の大きい場合においても出力電
圧の変化遅延を所定内にしようとすると、負荷容量の小
さい場合には出力電圧が必要以上に急峻に変化する。こ
の急峻な出力電圧変化は雑音電波を発生させるため、こ
のような出力バッファを内蔵したＬＳＩを無線機器等の
雑音電波をきらう用途に用いた場合に無線機器に電波障
害を与え、映像無線機器においては画質の低下を生じ
る。また、音響無線機器においては音質の低下を生じ
る。本発明の目的は大負荷容量においても変化遅延を所
定内に収め、かつ小負荷容量においても急峻な出力電圧
変化は発生せず、雑音電波の発生を防止できる出力バッ
ファ回路を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に本発明による出力バッファ回路は積分回路とコンパレ
ータとＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
ＳトランジスタとＯＲゲートとＡＮＤゲートより構成さ
れ、入力信号は前記積分回路とＯＲゲートとＡＮＤゲー
トに入力され、前記ＯＲゲートの出力は前記Ｐチャネル
ＭＯＳトランジスタのゲートに接続され、前記ＡＮＤゲ
ートの出力は前記ＮチャネルＭＯＳトランジスタのゲー
トに接続され、前記ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタのドレイン同士は接続さ
れ、この接続点は前記コンパレータの非反転入力端子に
接続されて出力端子となし、前記コンパレータの出力は
前記ＯＲゲートとＡＮＤゲートの入力に接続され、 前
記積分回路の出力は前記コンパレータの反転入力端子に
接続されて構成されている。
に本発明による出力バッファ回路は積分回路とコンパレ
ータとＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
ＳトランジスタとＯＲゲートとＡＮＤゲートより構成さ
れ、入力信号は前記積分回路とＯＲゲートとＡＮＤゲー
トに入力され、前記ＯＲゲートの出力は前記Ｐチャネル
ＭＯＳトランジスタのゲートに接続され、前記ＡＮＤゲ
ートの出力は前記ＮチャネルＭＯＳトランジスタのゲー
トに接続され、前記ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタのドレイン同士は接続さ
れ、この接続点は前記コンパレータの非反転入力端子に
接続されて出力端子となし、前記コンパレータの出力は
前記ＯＲゲートとＡＮＤゲートの入力に接続され、 前
記積分回路の出力は前記コンパレータの反転入力端子に
接続されて構成されている。
【００１０】また、本発明は積分回路とコンパレータと
第１のＮチャネルＭＯＳトランジスタと第２のＮチャネ
ルＭＯＳトランジスタとＮＯＲゲートとＡＮＤゲートよ
り構成され、入力信号は前記積分回路とＮＯＲゲートと
ＡＮＤゲートに入力され、前記ＮＯＲゲートの出力は前
記第１のＮチャネルＭＯＳトランジスタのゲートに接続
され、前記ＡＮＤゲートの出力は前記第２のＮチャネル
ＭＯＳトランジスタのゲートに接続され、前記第１のＮ
チャネルＭＯＳトランジスタのソースは第２のＮチャネ
ルＭＯＳトランジスタのドレインに接続され、この接続
点は前記コンパレータの非反転入力端子に接続されて出
力端子となし、前記コンパレータの出力は前記ＮＯＲゲ
ートとＡＮＤゲートの入力に接続され、前記積分回路の
出力は前記コンパレータの反転入力端子に接続されて構
成されている。
第１のＮチャネルＭＯＳトランジスタと第２のＮチャネ
ルＭＯＳトランジスタとＮＯＲゲートとＡＮＤゲートよ
り構成され、入力信号は前記積分回路とＮＯＲゲートと
ＡＮＤゲートに入力され、前記ＮＯＲゲートの出力は前
記第１のＮチャネルＭＯＳトランジスタのゲートに接続
され、前記ＡＮＤゲートの出力は前記第２のＮチャネル
ＭＯＳトランジスタのゲートに接続され、前記第１のＮ
チャネルＭＯＳトランジスタのソースは第２のＮチャネ
ルＭＯＳトランジスタのドレインに接続され、この接続
点は前記コンパレータの非反転入力端子に接続されて出
力端子となし、前記コンパレータの出力は前記ＮＯＲゲ
ートとＡＮＤゲートの入力に接続され、前記積分回路の
出力は前記コンパレータの反転入力端子に接続されて構
成されている。
【００１１】
【実施例】以下、図面を参照して本発明をさらに詳しく
説明する。図１は本発明による出力バッファ回路の実施
例を示す回路図である。入力端子８に接続された積分回
路７は２個のインバータ，抵抗およびコンデンサにより
構成されている。コンパレータ６はその反転入力端子が
積分回路７の出力に、非反転入力端子は後述するＰチャ
ネルＭＯＳトランジスタ１とＮチャネルＭＯＳトランジ
スタ２のドレイン接続点にそれぞれ接続されている。
説明する。図１は本発明による出力バッファ回路の実施
例を示す回路図である。入力端子８に接続された積分回
路７は２個のインバータ，抵抗およびコンデンサにより
構成されている。コンパレータ６はその反転入力端子が
積分回路７の出力に、非反転入力端子は後述するＰチャ
ネルＭＯＳトランジスタ１とＮチャネルＭＯＳトランジ
スタ２のドレイン接続点にそれぞれ接続されている。
【００１２】ＯＲゲート４の一方の入力はインバータを
介して入力端子８に接続され、他方の入力はコンパレー
タ６の出力に接続されている。ＡＮＤゲート５の一方の
入力はＯＲゲート４と同様、インバータを介して入力端
子８に接続され、他方の入力はコンパレータ６の出力に
接続されている。ＰチャネルＭＯＳトランジスタ１とＮ
チャネルＭＯＳトランジスタ２のドレイン同士は接続さ
れ、その接続点は出力端子３となっている。そして、Ｐ
チャネルＭＯＳトランジスタ１のゲートはＯＲゲート４
の出力に、ＮチャネルＭＯＳトランジスタ２のゲートは
ＡＮＤゲート５の出力にそれぞれ接続されている。
介して入力端子８に接続され、他方の入力はコンパレー
タ６の出力に接続されている。ＡＮＤゲート５の一方の
入力はＯＲゲート４と同様、インバータを介して入力端
子８に接続され、他方の入力はコンパレータ６の出力に
接続されている。ＰチャネルＭＯＳトランジスタ１とＮ
チャネルＭＯＳトランジスタ２のドレイン同士は接続さ
れ、その接続点は出力端子３となっている。そして、Ｐ
チャネルＭＯＳトランジスタ１のゲートはＯＲゲート４
の出力に、ＮチャネルＭＯＳトランジスタ２のゲートは
ＡＮＤゲート５の出力にそれぞれ接続されている。
【００１３】つぎに動作について説明する。入力信号が
ローレベルで定常状態にあるときは、積分回路７の出
力、すなわちコンパレータ６の反転入力はローレベルで
ある。また、出力電圧すなわちコンパレータ６の非反転
入力が積分回路７の出力電圧より高ければ、コンパレー
タ６の出力電圧はハイレベルであり、ＡＮＤゲート５の
入力はともにハイレベルでとなり、その出力もハイレベ
ルとなる。このとき、ＮチャネルＭＯＳトランジスタ２
はオンしている。また、このときのＯＲゲート４の出力
もハイレベルでＰチャネルＭＯＳトランジスタ１はオフ
している。したがって、このとき本回路はローレベルを
出力している。
ローレベルで定常状態にあるときは、積分回路７の出
力、すなわちコンパレータ６の反転入力はローレベルで
ある。また、出力電圧すなわちコンパレータ６の非反転
入力が積分回路７の出力電圧より高ければ、コンパレー
タ６の出力電圧はハイレベルであり、ＡＮＤゲート５の
入力はともにハイレベルでとなり、その出力もハイレベ
ルとなる。このとき、ＮチャネルＭＯＳトランジスタ２
はオンしている。また、このときのＯＲゲート４の出力
もハイレベルでＰチャネルＭＯＳトランジスタ１はオフ
している。したがって、このとき本回路はローレベルを
出力している。
【００１４】次に入力信号がローレベルからハイレベル
に変化すると、積分回路７は自らの持つ時定数でその出
力電圧をローレベルからハイレベルに変化させる。この
ため、コンパレータ６の反転入力は非反転入力よりハイ
レベルとなり、コンパレータ６の出力電圧はローレベル
となり、ＰチャネルＭＯＳトランジスタ１がオン，Ｎチ
ャネルＭＯＳトランジスタ２がオフし出力電圧は上昇す
る。
に変化すると、積分回路７は自らの持つ時定数でその出
力電圧をローレベルからハイレベルに変化させる。この
ため、コンパレータ６の反転入力は非反転入力よりハイ
レベルとなり、コンパレータ６の出力電圧はローレベル
となり、ＰチャネルＭＯＳトランジスタ１がオン，Ｎチ
ャネルＭＯＳトランジスタ２がオフし出力電圧は上昇す
る。
【００１５】ここで出力電圧が積分回路７の出力電圧よ
り高くなると、コンパレータ６の出力はハイレベルにな
り、ＰチャネルＭＯＳトランジスタをオフさせるため、
出力電圧の上昇は中断し、バッファの出力電圧よりも積
分回路７の出力電圧がハイレベルになると、ふたたびＰ
チャネルＭＯＳトランジスタ１はオンし、バッファ出力
電圧の上昇は再開することとなる。すなわち、本発明の
回路は積分回路７の出力電圧にバッファ出力電圧が追従
するように動作する。なお、入力信号がハイレベルから
ローレベルに変化した場合も同様に追従する。
り高くなると、コンパレータ６の出力はハイレベルにな
り、ＰチャネルＭＯＳトランジスタをオフさせるため、
出力電圧の上昇は中断し、バッファの出力電圧よりも積
分回路７の出力電圧がハイレベルになると、ふたたびＰ
チャネルＭＯＳトランジスタ１はオンし、バッファ出力
電圧の上昇は再開することとなる。すなわち、本発明の
回路は積分回路７の出力電圧にバッファ出力電圧が追従
するように動作する。なお、入力信号がハイレベルから
ローレベルに変化した場合も同様に追従する。
【００１６】図２は本発明の第２の実施例を示す回路図
である。図１の実施例では出力電圧をハイレベルにする
出力トランジスタはＰチャネルＭＯＳトランジスタであ
ったが、図２ではＮチャネルＭＯＳトランジスタ１３を
用いている。また、これに伴いＯＲゲートの代わりにＮ
ＯＲゲート１４を用いている。他の構成は図１の実施例
と変わらず、動作も図１と同じである。
である。図１の実施例では出力電圧をハイレベルにする
出力トランジスタはＰチャネルＭＯＳトランジスタであ
ったが、図２ではＮチャネルＭＯＳトランジスタ１３を
用いている。また、これに伴いＯＲゲートの代わりにＮ
ＯＲゲート１４を用いている。他の構成は図１の実施例
と変わらず、動作も図１と同じである。
【００１７】
【発明の効果】以上、説明したように本発明は積分回路
の出力電圧にバッファ出力電圧が追従するように構成さ
れているので、負荷容量の大小にかかわらずバッファ出
力電圧の変化遅延は積分回路の時定数に依存している。
したがって、大負荷容量においても変化遅延を所定内に
収め、かつ小負荷容量においても急峻な出力電圧は発生
せず、雑音電波の発生を防止することができ、これを内
蔵したＬＳＩを無線機器等に用いても電波障害を生じる
ことはない。
の出力電圧にバッファ出力電圧が追従するように構成さ
れているので、負荷容量の大小にかかわらずバッファ出
力電圧の変化遅延は積分回路の時定数に依存している。
したがって、大負荷容量においても変化遅延を所定内に
収め、かつ小負荷容量においても急峻な出力電圧は発生
せず、雑音電波の発生を防止することができ、これを内
蔵したＬＳＩを無線機器等に用いても電波障害を生じる
ことはない。
【図１】本発明による出力バッファ回路の実施例を示す
回路図である。
回路図である。
【図２】本発明の他の実施例を示す回路図である。
【図３】従来の出力バッファ回路の一例を示す回路図で
ある。
ある。
【図４】従来の出力バッファ回路の他の例を示す回路図
である。
である。
【図５】図３の出力電圧波形図である。
【図６】図４の出力電圧波形図である。
【図７】図４の回路において、遅延回路の遅延値を小さ
くした場合の出力電圧波形図である。
くした場合の出力電圧波形図である。
１，１１，１９…Ｐチャネルトランジスタ ２，１２，１３，２０…Ｎチャネルトランジスタ ３，１３…出力端子 ４…ＯＲゲート ５…ＡＮＤゲート ６…コンパレータ ７…積分回路 ８，１８…入力端子 １４…ＮＯＲゲート １６…遅延回路 ２１，２２，２３，２４，２５，２６…出力電圧波形
Claims (2)
- 【請求項１】 積分回路とコンパレータとＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタとＯ
ＲゲートとＡＮＤゲートより構成され、 入力信号は前記積分回路とＯＲゲートとＡＮＤゲートに
入力され、 前記ＯＲゲートの出力は前記ＰチャネルＭＯＳトランジ
スタのゲートに接続され、 前記ＡＮＤゲートの出力は前記ＮチャネルＭＯＳトラン
ジスタのゲートに接続され、 前記ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタのドレイン同士は接続され、この接続点は
前記コンパレータの非反転入力端子に接続されて出力端
子となし、 前記コンパレータの出力は前記ＯＲゲートとＡＮＤゲー
トの入力に接続され、 前記積分回路の出力は前記コンパレータの反転入力端子
に接続されたことを特徴とする出力バッファ回路。 - 【請求項２】 積分回路とコンパレータと第１のＮチャ
ネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトラ
ンジスタとＮＯＲゲートとＡＮＤゲートより構成され、 入力信号は前記積分回路とＮＯＲゲートとＡＮＤゲート
に入力され、 前記ＮＯＲゲートの出力は前記第１のＮチャネルＭＯＳ
トランジスタのゲートに接続され、 前記ＡＮＤゲートの出力は前記第２のＮチャネルＭＯＳ
トランジスタのゲートに接続され、 前記第１のＮチャネルＭＯＳトランジスタのソースは第
２のＮチャネルＭＯＳトランジスタのドレインに接続さ
れ、この接続点は前記コンパレータの非反転入力端子に
接続されて出力端子となし、 前記コンパレータの出力は前記ＮＯＲゲートとＡＮＤゲ
ートの入力に接続され、前記積分回路の出力は前記コン
パレータの反転入力端子に接続されたことを特徴とする
出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075434A JPH05243957A (ja) | 1992-02-26 | 1992-02-26 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075434A JPH05243957A (ja) | 1992-02-26 | 1992-02-26 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243957A true JPH05243957A (ja) | 1993-09-21 |
Family
ID=13576124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4075434A Pending JPH05243957A (ja) | 1992-02-26 | 1992-02-26 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243957A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000138570A (ja) * | 1998-08-28 | 2000-05-16 | Denso Corp | 電気負荷の駆動装置 |
| US6107833A (en) * | 1997-11-26 | 2000-08-22 | Nec Corporation | Output buffer circuit of IC circuit capable of suppressing power consumption |
| JP2004228768A (ja) * | 2003-01-21 | 2004-08-12 | Toshiba Corp | ゲート駆動回路 |
-
1992
- 1992-02-26 JP JP4075434A patent/JPH05243957A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107833A (en) * | 1997-11-26 | 2000-08-22 | Nec Corporation | Output buffer circuit of IC circuit capable of suppressing power consumption |
| JP2000138570A (ja) * | 1998-08-28 | 2000-05-16 | Denso Corp | 電気負荷の駆動装置 |
| JP2004228768A (ja) * | 2003-01-21 | 2004-08-12 | Toshiba Corp | ゲート駆動回路 |
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