JPH04291808A - 発振制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は発振制御回路に関する。

【０００２】

【従来の技術】ＣＭＯＳトランジスタを用いた水晶発振
回路の発振出力を後段回路に伝える場合、発振回路を構
成する発振用ＣＭＯＳインバ―タの出力に出力用ＣＭＯ
Ｓインバータを接続し、この出力用ＣＭＯＳインバータ
の出力に後段回路を接続している。この種の回路におい
て、従来は、両ＣＭＯＳインバ―タの反転電位は同一で
あった。

【０００３】

【発明が解決しようとする課題】上記従来の回路では、
発振開始時における微少振幅の発振出力が出力用ＣＭＯ
Ｓインバータで反転され、その反転出力により後段回路
が動作状態になる。そのため、後段回路で生じるノイズ
の影響で発振動作が不安定となり、微少振幅の発振動作
から通常振幅の発振動作への移行が妨げられるという問
題点があった。

【０００４】本発明の目的は、発振開始時の微少振幅時
には後段回路が動作せず、振幅が一定以上の大きさにな
ってから後段回路が動作を開始する発振制御回路を提供
することである。

【０００５】

【課題を解決するための手段】本発明に係わる発振制御
回路は、第１ＣＭＯＳインバータとこの第１ＣＭＯＳイ
ンバータに並列に接続された水晶振動子とを有する発振
回路と、第１ＣＭＯＳインバータから出力される発振信
号を入力する第２ＣＭＯＳインバータと、上記発振信号
の発振電位が第１ＣＭＯＳインバータの反転電位とは異
なる基準電位を越えるまで第２ＣＭＯＳインバータを非
作動状態に保持する作動制御回路とからなる。また、第
２ＣＭＯＳインバータが非作動状態のときに第２ＣＭＯ
Ｓインバータの出力を短絡する出力制御回路を設けても
よい。

【０００６】

【実施例】実施例１ 図１は、本発明に係わる発振制御回路の第１実施例を示
したものである。

【０００７】ＣＭＯＳインバータＩＶ０は、図２（Ａ）
に示すような入出力特性（伝達特性）を有しており、そ
の反転電位（論理しきい電圧）は２．５ボルトである。 ここでいう反転電位とは、入出力特性における立ち下が
り開始入力電圧と立ち下がり終了入力電圧との中点の入
力電圧であり、通常は出力電圧が電源電圧（５ボルト）
の半分（２．５ボルト）のときの入力電圧である。ＱＺ
は水晶振動子、Ｒ１は帰還抵抗、Ｃ１およびＣ２はキャ
パシタである。以上の回路要素により発振回路が構成さ
れる。

【０００８】ＣＭＯＳインバータＩＶ１は、図２（Ｂ）
に示すような入出力特性を有しており、その反転電位は
２．０ボルトである。各実施例において、このようなＣ
ＭＯＳインバータには、インバータ記号に“Ｌ”と付す
。ＣＭＯＳインバータＩＶ２は、図２（Ｃ）に示すよう
な入出力特性を有しており、その反転電位は３．０ボル
トである。各実施例において、このようなＣＭＯＳイン
バータには、インバータ記号に“Ｈ”と付す。なお、各
実施例において、インバータ記号に“Ｌ”または“Ｈ”
と付していないものは、特に断らない限り、ＣＭＯＳイ
ンバータＩＶ０と同様に、図２（Ａ）に示すような入出
力特性（伝達特性）を有し、その反転電位（論理しきい
電圧）は２．５ボルトとする。また、その他のゲート回
路等についても、実質的にインバータとして機能する部
分は、特に断らない限り、図２（Ａ）に示すような入出
力特性（伝達特性）を有し、その反転電位（論理しきい
電圧）は２．５ボルトとする。ＩＶ３およびＩＶ４はＣ
ＭＯＳインバータ、ＮＤ１はＣＭＯＳナンドゲートであ
る。キャパシタＣ３は、ＣＭＯＳナンドゲートＮＤ１の
出力と電源（５ボルト）との間に接続されるものである
が、必ずしも必要なものではない（接続した場合としな
い場合の各動作については後述する。）。これらのＣＭ
ＯＳインバータＩＶ１、ＩＶ２、ＩＶ３、ＩＶ４、ＣＭ
ＯＳナンドゲートＮＤ１およびキャパシタＣ３により、
作動制御回路ＯＰＣが構成される。

【０００９】ＩＶ５はＣＭＯＳインバータ、Ｔ１１およ
びＴ１２はＮチャンネルＭＯＳトランジスタ、Ｔ１３お
よびＴ１４はＰチャンネルＭＯＳトランジスタであり、
これらの回路要素によりＣＭＯＳクロックドインバータ
が形成される。このＣＭＯＳクロックドインバータの出
力には後段回路ＬＡが接続されている。

【００１０】ＮチャンネルＭＯＳトランジスタＴ１５は
、ＣＭＯＳインバータＩＶ４の論理出力値が“１”のと
きに、ＭＯＳトランジスタＴ１２およびＴ１３で構成さ
れるＣＭＯＳインバータの出力を短絡するものである。

【００１１】なお、図１に示したインバータ等のゲ−ト
回路、ＭＯＳトランジスタ、後段回路ＬＡは、同一のＩ
Ｃチップ内に収められている。

【００１２】つぎに、本実施例の動作を図３および図４
に示したタイムチャートを参照して説明する。図３はナ
ンドゲートＮＤ１にキャパシタＣ３を接続しない場合、
図４はナンドゲートＮＤ１にキャパシタＣ３を接続した
場合である。なお、図３（Ａ）、（Ｃ）および（Ｄ）は
、図１の“ａ”、“ｃ”および“ｄ”点にそれぞれ対応
し、図４（Ａ）、（Ｂ）、（Ｃ）および（Ｄ）は、図１
の“ａ”、“ｂ”、“ｃ”および“ｄ”点にそれぞれ対
応したものである。

【００１３】まず、ナンドゲートＮＤ１にキャパシタＣ
３を接続しない場合の動作について説明する。

【００１４】図３（Ａ）に示すように、電源投入により
ＣＭＯＳインバータＩＶ０からは微少振幅の発振信号が
生じる。この発振信号の振幅はしだいに増大するが、そ
の発振電位がＣＭＯＳインバータＩＶ１の反転電位（２
．０ボルト）とＣＭＯＳインバータＩＶ２の反転電位（
３．０ボルト）との間にあるときは、ＣＭＯＳインバー
タＩＶ１の論理出力値は“０”、ＣＭＯＳインバータＩ
Ｖ２の論理出力値は“１”である。また、ナンドゲート
ＮＤ１の出力論理値は“０”、ＣＭＯＳインバータＩＶ
４の論理出力値は“１”となる。したがって、ＭＯＳト
ランジスタＴ１１およびＴ１４はオフ状態となり、ＭＯ
ＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯ
Ｓインバータは非作動状態となる。このときＭＯＳトラ
ンジスタＴ１５はオン状態であるため、ＭＯＳトランジ
スタＴ１２およびＴ１３で構成されるＣＭＯＳインバー
タの出力は、ＭＯＳトランジスタＴ１５を通して短絡さ
れる。このように、発振信号の発振電位がＣＭＯＳイン
バータＩＶ１の反転電位（２．０ボルト）よりも低くな
るまで、または発振信号の発振電位がＣＭＯＳインバー
タＩＶ２の反転電位（３．０ボルト）よりも高くなるま
で、ＭＯＳトランジスタＴ１２およびＴ１３で構成され
るＣＭＯＳインバータは非作動状態に保持され、その論
理出力値は“０”に保持される。

【００１５】発振信号の発振電位が、ＣＭＯＳインバー
タＩＶ１の反転電位（２．０ボルト）またはＣＭＯＳイ
ンバータＩＶ２の反転電位（３．０ボルト）を越えると
、ＣＭＯＳインバータＩＶ４の論理出力値は“０”とな
る。その結果、ＭＯＳトランジスタＴ１２およびＴ１３
で構成されるＣＭＯＳインバータは初めて作動状態とな
り、同時にＭＯＳトランジスタＴ１５はオフ状態となる
。以後、ＣＭＯＳインバータＩＶ０から生じる発振信号
にしたがって、図３（Ｃ）に示すように、ＣＭＯＳイン
バータＩＶ４からは論理値“０”と“１”が交互に出力
される。そして、ＣＭＯＳインバータＩＶ４の論理出力
値が“０”のときには、ＣＭＯＳインバータＩＶ０から
生じる発振信号は、図３（Ｄ）に示すように、ＭＯＳト
ランジスタＴ１２およびＴ１３で構成されるＣＭＯＳイ
ンバータによって反転される。この反転出力（クロック
信号）により後段回路ＬＡが動作状態になる。後段回路
ＬＡが動作することによりノイズが発生するが、このと
きには発振信号の振幅が十分大きくなっているので、発
振動作が妨げられることはない。

【００１６】つぎに、ナンドゲートＮＤ１にキャパシタ
Ｃ３を接続した場合の動作について説明する。

【００１７】ＣＭＯＳインバータＩＶ０から生じる発振
信号の発振電位が、ＣＭＯＳインバータＩＶ１の反転電
位（２．０ボルト）またはＣＭＯＳインバータＩＶ２の
反転電位（３．０ボルト）を越えると、ナンドゲートＮ
Ｄ１の出力は反転動作を開始する。このとき、キャパシ
タＣ３の値およびナンドゲートＮＤ１を構成する各ＭＯ
Ｓトランジスタのオン抵抗の値を適当に選定することに
より、ナンドゲートＮＤ１の出力は図４（Ｂ）のように
なる。すなわち、キャパシタＣ３に対する充電時定数と
放電時定数を適当な値に選定するわけである。その結果
、ＣＭＯＳインバータＩＶ４の論理出力値は、図４（Ｃ
）に示すように、“０”を保持し続けることになる。そ
して、ＭＯＳトランジスタＴ１２およびＴ１３で構成さ
れるＣＭＯＳインバータからは、図４（Ｄ）に示すよう
に、デューティ５０％のクロック信号を出力することが
可能となる。

【００１８】なお、本実施例ではＭＯＳトランジスタＴ
１５をＮチャンネルのもので構成したが、ＣＭＯＳイン
バータＩＶ４の論理出力値と反対の論理値を用いること
により、Ｐチャンネルのもので構成してもよい。

【００１９】実施例２ 図５は、本発明に係わる発振制御回路の第２実施例を示
したものである。

【００２０】本実施例は、第１実施例（図１参照）にお
けるクロックドインバータ（ＣＭＯＳインバータＩＶ５
、ＭＯＳトランジスタＴ１１、Ｔ１２、Ｔ１３およびＴ
１４）および短絡用のＭＯＳトランジスタＴ１５が有す
る機能を、図５の一点鎖線で囲んだナンドゲート（Ｎチ
ャンネルＭＯＳトランジスタＴ２１およびＴ２２、Ｐチ
ャンネルＭＯＳトランジスタＴ２３およびＴ２４）の機
能で置き換えたものであり、回路の前半部は図１に示し
た第１実施例と同様である。したがって、図１に示した
構成要素と同一の構成要素には同一の符号を付し、説明
を省略する。各インバータの入出力特性（伝達特性）も
第１実施例と同様に図２に示したものである。その他の
ゲート回路等についても、実質的にインバータとして機
能する部分は、特に断らない限り、図２（Ａ）に示すよ
うな入出力特性（伝達特性）を有し、その反転電位（論
理しきい電圧）は２．５ボルトである。インバータ記号
に付した“Ｌ”および“Ｈ”の記号の意味も第１実施例
で述べたものと同様である。また、タイムチャートに関
しても図３および図４を援用でき、図３はナンドゲート
ＮＤ１にキャパシタＣ３を接続しない場合、図４はナン
ドゲートＮＤ１にキャパシタＣ３を接続した場合を示し
たものである。すなわち、図３（Ａ）、（Ｃ）および（
Ｄ）が図５の“ａ”、“ｃ”および“ｄ”点にそれぞれ
対応し、図４（Ａ）、（Ｂ）、（Ｃ）および（Ｄ）が図
５の“ａ”、“ｂ”、“ｃ”および“ｄ”点にそれぞれ
対応する。

【００２１】なお、図５に示したインバータ等のゲ−ト
回路、ＭＯＳトランジスタ、後段回路ＬＡは、同一のＩ
Ｃチップ内に収められている。

【００２２】つぎに、本実施例の動作について、ナンド
ゲートＮＤ１にキャパシタＣ３を接続しない場合を例に
とって説明する。なお、第１実施例と同様の動作につい
ては説明を省略する。

【００２３】ＣＭＯＳインバータＩＶ０から出力される
発振信号の発振電位が、ＣＭＯＳインバータＩＶ１の反
転電位（２．０ボルト）とＣＭＯＳインバータＩＶ２の
反転電位（３．０ボルト）との間にあるときは、ＣＭＯ
ＳインバータＩＶ４の論理出力値は“１”、ＣＭＯＳイ
ンバータＩＶ６の論理出力値は“０”となる。したがっ
て、ＭＯＳトランジスタＴ２１はオフ状態、ＭＯＳトラ
ンジスタＴ２４はオン状態となる。その結果、ＭＯＳト
ランジスタＴ２２およびＴ２３で構成されるＣＭＯＳイ
ンバータの出力は、ＭＯＳトランジスタＴ２４を通して
短絡される。このように、発振信号の発振電位がＣＭＯ
ＳインバータＩＶ１の反転電位（２．０ボルト）よりも
低くなるまで、または発振信号の発振電位がＣＭＯＳイ
ンバータＩＶ２の反転電位（３．０ボルト）よりも高く
なるまで、ＭＯＳトランジスタＴ２２およびＴ２３で構
成されるＣＭＯＳインバータは非作動状態に保持され、
その論理出力値は“１”に保持される。

【００２４】発振信号の発振電位が、ＣＭＯＳインバー
タＩＶ１の反転電位（２．０ボルト）またはＣＭＯＳイ
ンバータＩＶ２の反転電位（３．０ボルト）を越えると
、ＣＭＯＳインバータＩＶ４の論理出力値は“０”、Ｃ
ＭＯＳインバータＩＶ６の論理出力値は“１”となる。 したがって、ＭＯＳトランジスタＴ２１はオン状態、Ｍ
ＯＳトランジスタＴ２４はオフ状態となる。その結果、
ＭＯＳトランジスタＴ２２およびＴ２３で構成されるＣ
ＭＯＳインバータは初めて作動状態となる。以後の動作
については第１実施例で説明した動作と基本的に同様で
あり、説明を省略する。

【００２５】なお、ナンドゲートＮＤ１にキャパシタＣ
３を接続した場合の動作については、以上の説明等から
容易に類推できるため、説明を省略する。

【００２６】実施例３ 図６は、本発明に係わる発振制御回路の第３実施例を示
したものである。

【００２７】本実施例は、第１実施例（図１参照）にお
けるクロックドインバータ（ＣＭＯＳインバータＩＶ５
、ＭＯＳトランジスタＴ１１、Ｔ１２、Ｔ１３およびＴ
１４）および短絡用のＭＯＳトランジスタＴ１５が有す
る機能を、図６の一点鎖線で囲んだノアゲート（Ｎチャ
ンネルＭＯＳトランジスタＴ３１およびＴ３２、Ｐチャ
ンネルＭＯＳトランジスタＴ３３およびＴ３４）の機能
で置き換えたものであり、回路の前半部は図１に示した
第１実施例と同様である。したがって、図１に示した構
成要素と同一の構成要素には同一の符号を付し、説明を
省略する。各インバータの入出力特性（伝達特性）も第
１実施例と同様に図２に示したものである。その他のゲ
ート回路等についても、実質的にインバータとして機能
する部分は、特に断らない限り、図２（Ａ）に示すよう
な入出力特性（伝達特性）を有し、その反転電位（論理
しきい電圧）は２．５ボルトである。インバータ記号に
付した“Ｌ”および“Ｈ”の記号の意味も第１実施例で
述べたものと同様である。

【００２８】また、タイムチャートに関しても図３およ
び図４を援用でき、図３はナンドゲートＮＤ１にキャパ
シタＣ３を接続しない場合、図４はナンドゲートＮＤ１
にキャパシタＣ３を接続した場合を示したものである。 すなわち、図３（Ａ）、（Ｃ）および（Ｄ）が図６の“
ａ”、“ｃ”および“ｄ”点にそれぞれ対応し、図４（
Ａ）、（Ｂ）、（Ｃ）および（Ｄ）が図６の“ａ”、“
ｂ”、“ｃ”および“ｄ”点にそれぞれ対応する。

【００２９】なお、図６に示したインバータ等のゲ−ト
回路、ＭＯＳトランジスタ、後段回路ＬＡは、同一のＩ
Ｃチップ内に収められている。

【００３０】つぎに、本実施例の動作について、ナンド
ゲートＮＤ１にキャパシタＣ３を接続しない場合を例に
とって説明する。なお、第１実施例と同様の動作につい
ては説明を省略する。

【００３１】ＣＭＯＳインバータＩＶ０から出力される
発振信号の発振電位が、ＣＭＯＳインバータＩＶ１の反
転電位（２．０ボルト）とＣＭＯＳインバータＩＶ２の
反転電位（３．０ボルト）との間にあるときは、ＣＭＯ
ＳインバータＩＶ４の論理出力値は“１”となる。した
がって、ＭＯＳトランジスタＴ３１はオン状態、ＭＯＳ
トランジスタＴ３４はオフ状態となる。その結果、ＭＯ
ＳトランジスタＴ３２およびＴ３３で構成されるＣＭＯ
Ｓインバータの出力は、ＭＯＳトランジスタＴ３１を通
して短絡される。このように、発振信号の発振電位がＣ
ＭＯＳインバータＩＶ１の反転電位（２．０ボルト）よ
りも低くなるまで、または発振信号の発振電位がＣＭＯ
ＳインバータＩＶ２の反転電位（３．０ボルト）よりも
高くなるまで、ＭＯＳトランジスタＴ３２およびＴ３３
で構成されるＣＭＯＳインバータは非作動状態に保持さ
れ、その論理出力値は“０”に保持される。

【００３２】発振信号の発振電位が、ＣＭＯＳインバー
タＩＶ１の反転電位（２．０ボルト）またはＣＭＯＳイ
ンバータＩＶ２の反転電位（３．０ボルト）を越えると
、ＣＭＯＳインバータＩＶ４の論理出力値は“０”とな
る。したがって、ＭＯＳトランジスタＴ３１はオフ状態
、ＭＯＳトランジスタＴ３４はオン状態となる。その結
果、ＭＯＳトランジスタＴ３２およびＴ３３で構成され
るＣＭＯＳインバータは初めて作動状態となる。以後の
動作については第１実施例で説明した動作と基本的に同
様であり、説明を省略する。

【００３３】なお、ナンドゲートＮＤ１にキャパシタＣ
３を接続した場合の動作については、以上の説明等から
容易に類推できるため、説明を省略する。

【００３４】実施例４ 図７は、本発明に係わる発振制御回路の第４実施例を示
したものである。

【００３５】ＣＭＯＳインバータＩＶ０等で構成される
発振回路は第１実施例と同様である。各インバータの入
出力特性（伝達特性）も第１実施例と同様に図２に示し
たものである。その他のゲート回路等についても、実質
的にインバータとして機能する部分は、特に断らない限
り、図２（Ａ）に示すような入出力特性（伝達特性）を
有し、その反転電位（論理しきい電圧）は２．５ボルト
である。インバータ記号に付した“Ｌ”の記号の意味も
第１実施例で述べたものと同様である。

【００３６】ＣＭＯＳインバータＩＶ７は、図２（Ｂ）
に示すような入出力特性を有しており、その反転電位は
２．０ボルトである。Ｔ４６はＮチャンネルＭＯＳトラ
ンジスタ、Ｒ４は抵抗、Ｃ４はキャパシタ、ＩＶ８はＣ
ＭＯＳインバ−タである。なお、抵抗Ｒ４の抵抗値はＭ
ＯＳトランジスタＴ４６のオン抵抗値よりも十分大きな
ものである。これらのＣＭＯＳインバータＩＶ７、ＩＶ
８、ＭＯＳトランジスタＴ４６、抵抗Ｒ４およびキャパ
シタＣ４により、作動制御回路ＯＰＣが構成される。

【００３７】ＩＶ９はＣＭＯＳインバータ、Ｔ４１およ
びＴ４２はＮチャンネルＭＯＳトランジスタ、Ｔ４３お
よびＴ４４はＰチャンネルＭＯＳトランジスタであり、
これらの回路要素によりＣＭＯＳクロックドインバータ
が形成される。このＣＭＯＳクロックドインバータの出
力には後段回路ＬＡが接続されている。

【００３８】ＰチャンネルＭＯＳトランジスタＴ４５は
、ＣＭＯＳインバータＩＶ８の論理出力値が“０”のと
きに、ＭＯＳトランジスタＴ４２およびＴ４３で構成さ
れるＣＭＯＳインバータの出力を短絡するものである。

【００３９】なお、図７に示したインバータ等のゲ−ト
回路、ＭＯＳトランジスタ、後段回路ＬＡは、同一のＩ
Ｃチップ内に収められている。

【００４０】つぎに、本実施例の動作を図８に示したタ
イムチャートを参照して説明する。

【００４１】なお、図８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ
）および（Ｅ）は、図７の“ａ”、“ｂ”、“ｃ”、“
ｄ”および“ｅ”点にそれぞれ対応したものである。

【００４２】図８（Ａ）に示すように、電源投入により
ＣＭＯＳインバータＩＶ０からは微少振幅の発振信号が
生じる。この発振信号の振幅はしだいに増大するが、そ
の発振電位がＣＭＯＳインバータＩＶ７の反転電位（２
．０ボルト）よりも低くなるまでは、ＣＭＯＳインバー
タＩＶ７の論理出力値は“０”である。したがって、Ｍ
ＯＳトランジスタＴ４６はオフ状態となり、ＣＭＯＳイ
ンバータＩＶ８の論理出力値は“０”となる。その結果
、ＭＯＳトランジスタＴ４１およびＴ４４はオフ状態と
なり、ＭＯＳトランジスタＴ４２およびＴ４３で構成さ
れるＣＭＯＳインバータは非作動状態となる。このとき
ＭＯＳトランジスタＴ４５はオン状態であるため、ＭＯ
ＳトランジスタＴ４２およびＴ４３で構成されるＣＭＯ
Ｓインバータの出力は、ＭＯＳトランジスタＴ４５を通
して短絡される。このように、発振信号の発振電位がＣ
ＭＯＳインバータＩＶ７の反転電位（２．０ボルト）を
越えるまで、ＭＯＳトランジスタＴ４２およびＴ４３で
構成されるＣＭＯＳインバータは非作動状態に保持され
、その論理出力値は“１”に保持される。

【００４３】発振信号の発振電位が、ＣＭＯＳインバー
タＩＶ７の反転電位（２．０ボルト）を越えると、ＣＭ
ＯＳインバータＩＶ７の論理出力値は“１”となり、Ｍ
ＯＳトランジスタＴ４６はオン状態となる。その結果、
キャパシタＣ４はＭＯＳトランジスタＴ４６を通して充
電され、ＣＭＯＳインバータＩＶ８の入力電圧は急激に
低下する。ＭＯＳトランジスタＴ４６がオフ状態となる
と、キャパシタＣ４の電荷は抵抗Ｒ４を通して放電され
、ＣＭＯＳインバータＩＶ８の入力電圧は緩やかに上昇
する。そして、ＣＭＯＳインバータＩＶ８の入力電圧が
その反転電位よりも低くなると、ＣＭＯＳインバータＩ
Ｖ８の出力論理値は“０”から“１”に反転する。その
結果、ＭＯＳトランジスタＴ４２およびＴ４３で構成さ
れるＣＭＯＳインバータは初めて作動状態となり、同時
にＭＯＳトランジスタＴ４５はオフ状態となる。抵抗Ｒ
４の抵抗値をＭＯＳトランジスタＴ４６のオン抵抗値よ
りも十分大きくすることにより、ＣＭＯＳインバータＩ
Ｖ８の論理出力値は、図８（Ｄ）に示すように“１”を
保持し続けることになる。そして、ＣＭＯＳインバータ
ＩＶ０から生じる発振信号は、ＭＯＳトランジスタＴ４
２およびＴ４３で構成されるＣＭＯＳインバータによっ
て反転され、図８（Ｅ）に示すように、デューティ５０
％のクロック信号を出力することが可能となる。この反
転出力（クロック信号）により後段回路ＬＡが動作状態
になる。

【００４４】なお、本実施例ではＣＭＯＳインバータＩ
Ｖ８として図２（Ｂ）に示すような入出力特性を有した
ものを用いているが、図２（Ｃ）に示すような入出力特
性を有したものを用いることも可能である。

【００４５】また、本実施例ではＭＯＳトランジスタＴ
４５をＰチャンネルのもので構成したが、ＣＭＯＳイン
バータＩＶ８の論理出力値と反対の論理値を用いること
により、Ｎチャンネルのもので構成することも可能であ
る。

【００４６】

【発明の効果】本発明における発振制御回路では、第１
ＣＭＯＳインバータから出力される発振信号の発振電位
が所定の基準電位を越えるまで第２ＣＭＯＳインバータ
を非作動状態に保持するため、発振信号の振幅が一定以
上の大きさになってから後段回路が動作を開始する。し
たがって、後段回路で生じるノイズの影響で発振動作が
妨げられることがない。

【図面の簡単な説明】

【図１】本発明の第１実施例を示した電気回路図である
。

【図２】第１実施例、第２実施例、第３実施例および第
４実施例におけるＣＭＯＳインバータの入出力特性（伝
達特性）を示した特性図である。

【図３】第１実施例、第２実施例および第３実施例の動
作を説明したタイムチャートである。

【図４】第１実施例、第２実施例および第３実施例の動
作を説明したタイムチャートである。

【図５】本発明の第２実施例を示した電気回路図である
。

【図６】本発明の第３実施例を示した電気回路図である
。

【図７】本発明の第４実施例を示した電気回路図である
。

【図８】第４実施例の動作を説明したタイムチャートで
ある。

【符号の説明】

ＩＶ０……第１ＣＭＯＳインバータ ＱＺ……水晶振動子 Ｔ１２、Ｔ１３……第２ＣＭＯＳインバータＴ２２、Ｔ
２３……第２ＣＭＯＳインバータＴ３２、Ｔ３３……第
２ＣＭＯＳインバータＴ４２、Ｔ４３……第２ＣＭＯＳ
インバータＯＰＣ……作動制御回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　第１ＣＭＯＳインバータとこの第１Ｃ
   ＭＯＳインバータに並列に接続された水晶振動子とを有
   する発振回路と、上記第１ＣＭＯＳインバータから出力
   される発振信号を入力する第２ＣＭＯＳインバータと、
   上記発振信号の発振電位が上記第１ＣＭＯＳインバータ
   の反転電位とは異なる基準電位を越えるまで上記第２Ｃ
   ＭＯＳインバータを非作動状態に保持する作動制御回路
   とからなる発振制御回路。
2. 【請求項２】　　第１ＣＭＯＳインバータとこの第１Ｃ
   ＭＯＳインバータに並列に接続された水晶振動子とを有
   する発振回路と、上記第１ＣＭＯＳインバータから出力
   される発振信号を入力する第２ＣＭＯＳインバータと、
   上記発振信号の発振電位が上記第１ＣＭＯＳインバータ
   の反転電位よりも低い第１基準電位よりも低くなるまで
   、または上記発振信号の発振電位が上記第１ＣＭＯＳイ
   ンバータの反転電位よりも高い第２基準電位よりも高く
   なるまで、上記第２ＣＭＯＳインバータを非作動状態に
   保持する作動制御回路とからなる発振制御回路。
3. 【請求項３】　　第１ＣＭＯＳインバータとこの第１Ｃ
   ＭＯＳインバータに並列に接続された水晶振動子とを有
   する発振回路と、上記第１ＣＭＯＳインバータから出力
   される発振信号を入力する第２ＣＭＯＳインバータと、
   上記発振信号の発振電位が上記第１ＣＭＯＳインバータ
   の反転電位とは異なる基準電位を越えるまで上記第２Ｃ
   ＭＯＳインバータを非作動状態に保持する作動制御回路
   と、上記第２ＣＭＯＳインバータが非作動状態のときに
   上記第２ＣＭＯＳインバータの出力を短絡する出力制御
   回路とからなる発振制御回路。
4. 【請求項４】　　第１ＣＭＯＳインバータとこの第１Ｃ
   ＭＯＳインバータに並列に接続された水晶振動子とを有
   する発振回路と、上記第１ＣＭＯＳインバータから出力
   される発振信号を入力する第２ＣＭＯＳインバータと、
   上記発振信号の発振電位が上記第１ＣＭＯＳインバータ
   の反転電位よりも低い第１基準電位よりも低くなるまで
   、または上記発振信号の発振電位が上記第１ＣＭＯＳイ
   ンバータの反転電位よりも高い第２基準電位よりも高く
   なるまで、上記第２ＣＭＯＳインバータを非作動状態に
   保持する作動制御回路と、上記第２ＣＭＯＳインバータ
   が非作動状態のときに上記第２ＣＭＯＳインバータの出
   力を短絡する出力制御回路とからなる発振制御回路。