JPH04291808A - 発振制御回路 - Google Patents

発振制御回路

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JPH04291808A
JPH04291808A JP3056737A JP5673791A JPH04291808A JP H04291808 A JPH04291808 A JP H04291808A JP 3056737 A JP3056737 A JP 3056737A JP 5673791 A JP5673791 A JP 5673791A JP H04291808 A JPH04291808 A JP H04291808A
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cmos inverter
oscillation
inverter
potential
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青柳 文孝
Fumitaka Aoyanagi
長谷川 栄一
Eiichi Hasegawa
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Nippon Precision Circuits Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は発振制御回路に関する。
【0002】
【従来の技術】CMOSトランジスタを用いた水晶発振
回路の発振出力を後段回路に伝える場合、発振回路を構
成する発振用CMOSインバ―タの出力に出力用CMO
Sインバータを接続し、この出力用CMOSインバータ
の出力に後段回路を接続している。この種の回路におい
て、従来は、両CMOSインバ―タの反転電位は同一で
あった。
【0003】
【発明が解決しようとする課題】上記従来の回路では、
発振開始時における微少振幅の発振出力が出力用CMO
Sインバータで反転され、その反転出力により後段回路
が動作状態になる。そのため、後段回路で生じるノイズ
の影響で発振動作が不安定となり、微少振幅の発振動作
から通常振幅の発振動作への移行が妨げられるという問
題点があった。
【0004】本発明の目的は、発振開始時の微少振幅時
には後段回路が動作せず、振幅が一定以上の大きさにな
ってから後段回路が動作を開始する発振制御回路を提供
することである。
【0005】
【課題を解決するための手段】本発明に係わる発振制御
回路は、第1CMOSインバータとこの第1CMOSイ
ンバータに並列に接続された水晶振動子とを有する発振
回路と、第1CMOSインバータから出力される発振信
号を入力する第2CMOSインバータと、上記発振信号
の発振電位が第1CMOSインバータの反転電位とは異
なる基準電位を越えるまで第2CMOSインバータを非
作動状態に保持する作動制御回路とからなる。また、第
2CMOSインバータが非作動状態のときに第2CMO
Sインバータの出力を短絡する出力制御回路を設けても
よい。
【0006】
【実施例】実施例1 図1は、本発明に係わる発振制御回路の第1実施例を示
したものである。
【0007】CMOSインバータIV0は、図2(A)
に示すような入出力特性(伝達特性)を有しており、そ
の反転電位(論理しきい電圧)は2.5ボルトである。 ここでいう反転電位とは、入出力特性における立ち下が
り開始入力電圧と立ち下がり終了入力電圧との中点の入
力電圧であり、通常は出力電圧が電源電圧(5ボルト)
の半分(2.5ボルト)のときの入力電圧である。QZ
は水晶振動子、R1は帰還抵抗、C1およびC2はキャ
パシタである。以上の回路要素により発振回路が構成さ
れる。
【0008】CMOSインバータIV1は、図2(B)
に示すような入出力特性を有しており、その反転電位は
2.0ボルトである。各実施例において、このようなC
MOSインバータには、インバータ記号に“L”と付す
。CMOSインバータIV2は、図2(C)に示すよう
な入出力特性を有しており、その反転電位は3.0ボル
トである。各実施例において、このようなCMOSイン
バータには、インバータ記号に“H”と付す。なお、各
実施例において、インバータ記号に“L”または“H”
と付していないものは、特に断らない限り、CMOSイ
ンバータIV0と同様に、図2(A)に示すような入出
力特性(伝達特性)を有し、その反転電位(論理しきい
電圧)は2.5ボルトとする。また、その他のゲート回
路等についても、実質的にインバータとして機能する部
分は、特に断らない限り、図2(A)に示すような入出
力特性(伝達特性)を有し、その反転電位(論理しきい
電圧)は2.5ボルトとする。IV3およびIV4はC
MOSインバータ、ND1はCMOSナンドゲートであ
る。キャパシタC3は、CMOSナンドゲートND1の
出力と電源(5ボルト)との間に接続されるものである
が、必ずしも必要なものではない(接続した場合としな
い場合の各動作については後述する。)。これらのCM
OSインバータIV1、IV2、IV3、IV4、CM
OSナンドゲートND1およびキャパシタC3により、
作動制御回路OPCが構成される。
【0009】IV5はCMOSインバータ、T11およ
びT12はNチャンネルMOSトランジスタ、T13お
よびT14はPチャンネルMOSトランジスタであり、
これらの回路要素によりCMOSクロックドインバータ
が形成される。このCMOSクロックドインバータの出
力には後段回路LAが接続されている。
【0010】NチャンネルMOSトランジスタT15は
、CMOSインバータIV4の論理出力値が“1”のと
きに、MOSトランジスタT12およびT13で構成さ
れるCMOSインバータの出力を短絡するものである。
【0011】なお、図1に示したインバータ等のゲ−ト
回路、MOSトランジスタ、後段回路LAは、同一のI
Cチップ内に収められている。
【0012】つぎに、本実施例の動作を図3および図4
に示したタイムチャートを参照して説明する。図3はナ
ンドゲートND1にキャパシタC3を接続しない場合、
図4はナンドゲートND1にキャパシタC3を接続した
場合である。なお、図3(A)、(C)および(D)は
、図1の“a”、“c”および“d”点にそれぞれ対応
し、図4(A)、(B)、(C)および(D)は、図1
の“a”、“b”、“c”および“d”点にそれぞれ対
応したものである。
【0013】まず、ナンドゲートND1にキャパシタC
3を接続しない場合の動作について説明する。
【0014】図3(A)に示すように、電源投入により
CMOSインバータIV0からは微少振幅の発振信号が
生じる。この発振信号の振幅はしだいに増大するが、そ
の発振電位がCMOSインバータIV1の反転電位(2
.0ボルト)とCMOSインバータIV2の反転電位(
3.0ボルト)との間にあるときは、CMOSインバー
タIV1の論理出力値は“0”、CMOSインバータI
V2の論理出力値は“1”である。また、ナンドゲート
ND1の出力論理値は“0”、CMOSインバータIV
4の論理出力値は“1”となる。したがって、MOSト
ランジスタT11およびT14はオフ状態となり、MO
SトランジスタT12およびT13で構成されるCMO
Sインバータは非作動状態となる。このときMOSトラ
ンジスタT15はオン状態であるため、MOSトランジ
スタT12およびT13で構成されるCMOSインバー
タの出力は、MOSトランジスタT15を通して短絡さ
れる。このように、発振信号の発振電位がCMOSイン
バータIV1の反転電位(2.0ボルト)よりも低くな
るまで、または発振信号の発振電位がCMOSインバー
タIV2の反転電位(3.0ボルト)よりも高くなるま
で、MOSトランジスタT12およびT13で構成され
るCMOSインバータは非作動状態に保持され、その論
理出力値は“0”に保持される。
【0015】発振信号の発振電位が、CMOSインバー
タIV1の反転電位(2.0ボルト)またはCMOSイ
ンバータIV2の反転電位(3.0ボルト)を越えると
、CMOSインバータIV4の論理出力値は“0”とな
る。その結果、MOSトランジスタT12およびT13
で構成されるCMOSインバータは初めて作動状態とな
り、同時にMOSトランジスタT15はオフ状態となる
。以後、CMOSインバータIV0から生じる発振信号
にしたがって、図3(C)に示すように、CMOSイン
バータIV4からは論理値“0”と“1”が交互に出力
される。そして、CMOSインバータIV4の論理出力
値が“0”のときには、CMOSインバータIV0から
生じる発振信号は、図3(D)に示すように、MOSト
ランジスタT12およびT13で構成されるCMOSイ
ンバータによって反転される。この反転出力(クロック
信号)により後段回路LAが動作状態になる。後段回路
LAが動作することによりノイズが発生するが、このと
きには発振信号の振幅が十分大きくなっているので、発
振動作が妨げられることはない。
【0016】つぎに、ナンドゲートND1にキャパシタ
C3を接続した場合の動作について説明する。
【0017】CMOSインバータIV0から生じる発振
信号の発振電位が、CMOSインバータIV1の反転電
位(2.0ボルト)またはCMOSインバータIV2の
反転電位(3.0ボルト)を越えると、ナンドゲートN
D1の出力は反転動作を開始する。このとき、キャパシ
タC3の値およびナンドゲートND1を構成する各MO
Sトランジスタのオン抵抗の値を適当に選定することに
より、ナンドゲートND1の出力は図4(B)のように
なる。すなわち、キャパシタC3に対する充電時定数と
放電時定数を適当な値に選定するわけである。その結果
、CMOSインバータIV4の論理出力値は、図4(C
)に示すように、“0”を保持し続けることになる。そ
して、MOSトランジスタT12およびT13で構成さ
れるCMOSインバータからは、図4(D)に示すよう
に、デューティ50%のクロック信号を出力することが
可能となる。
【0018】なお、本実施例ではMOSトランジスタT
15をNチャンネルのもので構成したが、CMOSイン
バータIV4の論理出力値と反対の論理値を用いること
により、Pチャンネルのもので構成してもよい。
【0019】実施例2 図5は、本発明に係わる発振制御回路の第2実施例を示
したものである。
【0020】本実施例は、第1実施例(図1参照)にお
けるクロックドインバータ(CMOSインバータIV5
、MOSトランジスタT11、T12、T13およびT
14)および短絡用のMOSトランジスタT15が有す
る機能を、図5の一点鎖線で囲んだナンドゲート(Nチ
ャンネルMOSトランジスタT21およびT22、Pチ
ャンネルMOSトランジスタT23およびT24)の機
能で置き換えたものであり、回路の前半部は図1に示し
た第1実施例と同様である。したがって、図1に示した
構成要素と同一の構成要素には同一の符号を付し、説明
を省略する。各インバータの入出力特性(伝達特性)も
第1実施例と同様に図2に示したものである。その他の
ゲート回路等についても、実質的にインバータとして機
能する部分は、特に断らない限り、図2(A)に示すよ
うな入出力特性(伝達特性)を有し、その反転電位(論
理しきい電圧)は2.5ボルトである。インバータ記号
に付した“L”および“H”の記号の意味も第1実施例
で述べたものと同様である。また、タイムチャートに関
しても図3および図4を援用でき、図3はナンドゲート
ND1にキャパシタC3を接続しない場合、図4はナン
ドゲートND1にキャパシタC3を接続した場合を示し
たものである。すなわち、図3(A)、(C)および(
D)が図5の“a”、“c”および“d”点にそれぞれ
対応し、図4(A)、(B)、(C)および(D)が図
5の“a”、“b”、“c”および“d”点にそれぞれ
対応する。
【0021】なお、図5に示したインバータ等のゲ−ト
回路、MOSトランジスタ、後段回路LAは、同一のI
Cチップ内に収められている。
【0022】つぎに、本実施例の動作について、ナンド
ゲートND1にキャパシタC3を接続しない場合を例に
とって説明する。なお、第1実施例と同様の動作につい
ては説明を省略する。
【0023】CMOSインバータIV0から出力される
発振信号の発振電位が、CMOSインバータIV1の反
転電位(2.0ボルト)とCMOSインバータIV2の
反転電位(3.0ボルト)との間にあるときは、CMO
SインバータIV4の論理出力値は“1”、CMOSイ
ンバータIV6の論理出力値は“0”となる。したがっ
て、MOSトランジスタT21はオフ状態、MOSトラ
ンジスタT24はオン状態となる。その結果、MOSト
ランジスタT22およびT23で構成されるCMOSイ
ンバータの出力は、MOSトランジスタT24を通して
短絡される。このように、発振信号の発振電位がCMO
SインバータIV1の反転電位(2.0ボルト)よりも
低くなるまで、または発振信号の発振電位がCMOSイ
ンバータIV2の反転電位(3.0ボルト)よりも高く
なるまで、MOSトランジスタT22およびT23で構
成されるCMOSインバータは非作動状態に保持され、
その論理出力値は“1”に保持される。
【0024】発振信号の発振電位が、CMOSインバー
タIV1の反転電位(2.0ボルト)またはCMOSイ
ンバータIV2の反転電位(3.0ボルト)を越えると
、CMOSインバータIV4の論理出力値は“0”、C
MOSインバータIV6の論理出力値は“1”となる。 したがって、MOSトランジスタT21はオン状態、M
OSトランジスタT24はオフ状態となる。その結果、
MOSトランジスタT22およびT23で構成されるC
MOSインバータは初めて作動状態となる。以後の動作
については第1実施例で説明した動作と基本的に同様で
あり、説明を省略する。
【0025】なお、ナンドゲートND1にキャパシタC
3を接続した場合の動作については、以上の説明等から
容易に類推できるため、説明を省略する。
【0026】実施例3 図6は、本発明に係わる発振制御回路の第3実施例を示
したものである。
【0027】本実施例は、第1実施例(図1参照)にお
けるクロックドインバータ(CMOSインバータIV5
、MOSトランジスタT11、T12、T13およびT
14)および短絡用のMOSトランジスタT15が有す
る機能を、図6の一点鎖線で囲んだノアゲート(Nチャ
ンネルMOSトランジスタT31およびT32、Pチャ
ンネルMOSトランジスタT33およびT34)の機能
で置き換えたものであり、回路の前半部は図1に示した
第1実施例と同様である。したがって、図1に示した構
成要素と同一の構成要素には同一の符号を付し、説明を
省略する。各インバータの入出力特性(伝達特性)も第
1実施例と同様に図2に示したものである。その他のゲ
ート回路等についても、実質的にインバータとして機能
する部分は、特に断らない限り、図2(A)に示すよう
な入出力特性(伝達特性)を有し、その反転電位(論理
しきい電圧)は2.5ボルトである。インバータ記号に
付した“L”および“H”の記号の意味も第1実施例で
述べたものと同様である。
【0028】また、タイムチャートに関しても図3およ
び図4を援用でき、図3はナンドゲートND1にキャパ
シタC3を接続しない場合、図4はナンドゲートND1
にキャパシタC3を接続した場合を示したものである。 すなわち、図3(A)、(C)および(D)が図6の“
a”、“c”および“d”点にそれぞれ対応し、図4(
A)、(B)、(C)および(D)が図6の“a”、“
b”、“c”および“d”点にそれぞれ対応する。
【0029】なお、図6に示したインバータ等のゲ−ト
回路、MOSトランジスタ、後段回路LAは、同一のI
Cチップ内に収められている。
【0030】つぎに、本実施例の動作について、ナンド
ゲートND1にキャパシタC3を接続しない場合を例に
とって説明する。なお、第1実施例と同様の動作につい
ては説明を省略する。
【0031】CMOSインバータIV0から出力される
発振信号の発振電位が、CMOSインバータIV1の反
転電位(2.0ボルト)とCMOSインバータIV2の
反転電位(3.0ボルト)との間にあるときは、CMO
SインバータIV4の論理出力値は“1”となる。した
がって、MOSトランジスタT31はオン状態、MOS
トランジスタT34はオフ状態となる。その結果、MO
SトランジスタT32およびT33で構成されるCMO
Sインバータの出力は、MOSトランジスタT31を通
して短絡される。このように、発振信号の発振電位がC
MOSインバータIV1の反転電位(2.0ボルト)よ
りも低くなるまで、または発振信号の発振電位がCMO
SインバータIV2の反転電位(3.0ボルト)よりも
高くなるまで、MOSトランジスタT32およびT33
で構成されるCMOSインバータは非作動状態に保持さ
れ、その論理出力値は“0”に保持される。
【0032】発振信号の発振電位が、CMOSインバー
タIV1の反転電位(2.0ボルト)またはCMOSイ
ンバータIV2の反転電位(3.0ボルト)を越えると
、CMOSインバータIV4の論理出力値は“0”とな
る。したがって、MOSトランジスタT31はオフ状態
、MOSトランジスタT34はオン状態となる。その結
果、MOSトランジスタT32およびT33で構成され
るCMOSインバータは初めて作動状態となる。以後の
動作については第1実施例で説明した動作と基本的に同
様であり、説明を省略する。
【0033】なお、ナンドゲートND1にキャパシタC
3を接続した場合の動作については、以上の説明等から
容易に類推できるため、説明を省略する。
【0034】実施例4 図7は、本発明に係わる発振制御回路の第4実施例を示
したものである。
【0035】CMOSインバータIV0等で構成される
発振回路は第1実施例と同様である。各インバータの入
出力特性(伝達特性)も第1実施例と同様に図2に示し
たものである。その他のゲート回路等についても、実質
的にインバータとして機能する部分は、特に断らない限
り、図2(A)に示すような入出力特性(伝達特性)を
有し、その反転電位(論理しきい電圧)は2.5ボルト
である。インバータ記号に付した“L”の記号の意味も
第1実施例で述べたものと同様である。
【0036】CMOSインバータIV7は、図2(B)
に示すような入出力特性を有しており、その反転電位は
2.0ボルトである。T46はNチャンネルMOSトラ
ンジスタ、R4は抵抗、C4はキャパシタ、IV8はC
MOSインバ−タである。なお、抵抗R4の抵抗値はM
OSトランジスタT46のオン抵抗値よりも十分大きな
ものである。これらのCMOSインバータIV7、IV
8、MOSトランジスタT46、抵抗R4およびキャパ
シタC4により、作動制御回路OPCが構成される。
【0037】IV9はCMOSインバータ、T41およ
びT42はNチャンネルMOSトランジスタ、T43お
よびT44はPチャンネルMOSトランジスタであり、
これらの回路要素によりCMOSクロックドインバータ
が形成される。このCMOSクロックドインバータの出
力には後段回路LAが接続されている。
【0038】PチャンネルMOSトランジスタT45は
、CMOSインバータIV8の論理出力値が“0”のと
きに、MOSトランジスタT42およびT43で構成さ
れるCMOSインバータの出力を短絡するものである。
【0039】なお、図7に示したインバータ等のゲ−ト
回路、MOSトランジスタ、後段回路LAは、同一のI
Cチップ内に収められている。
【0040】つぎに、本実施例の動作を図8に示したタ
イムチャートを参照して説明する。
【0041】なお、図8(A)、(B)、(C)、(D
)および(E)は、図7の“a”、“b”、“c”、“
d”および“e”点にそれぞれ対応したものである。
【0042】図8(A)に示すように、電源投入により
CMOSインバータIV0からは微少振幅の発振信号が
生じる。この発振信号の振幅はしだいに増大するが、そ
の発振電位がCMOSインバータIV7の反転電位(2
.0ボルト)よりも低くなるまでは、CMOSインバー
タIV7の論理出力値は“0”である。したがって、M
OSトランジスタT46はオフ状態となり、CMOSイ
ンバータIV8の論理出力値は“0”となる。その結果
、MOSトランジスタT41およびT44はオフ状態と
なり、MOSトランジスタT42およびT43で構成さ
れるCMOSインバータは非作動状態となる。このとき
MOSトランジスタT45はオン状態であるため、MO
SトランジスタT42およびT43で構成されるCMO
Sインバータの出力は、MOSトランジスタT45を通
して短絡される。このように、発振信号の発振電位がC
MOSインバータIV7の反転電位(2.0ボルト)を
越えるまで、MOSトランジスタT42およびT43で
構成されるCMOSインバータは非作動状態に保持され
、その論理出力値は“1”に保持される。
【0043】発振信号の発振電位が、CMOSインバー
タIV7の反転電位(2.0ボルト)を越えると、CM
OSインバータIV7の論理出力値は“1”となり、M
OSトランジスタT46はオン状態となる。その結果、
キャパシタC4はMOSトランジスタT46を通して充
電され、CMOSインバータIV8の入力電圧は急激に
低下する。MOSトランジスタT46がオフ状態となる
と、キャパシタC4の電荷は抵抗R4を通して放電され
、CMOSインバータIV8の入力電圧は緩やかに上昇
する。そして、CMOSインバータIV8の入力電圧が
その反転電位よりも低くなると、CMOSインバータI
V8の出力論理値は“0”から“1”に反転する。その
結果、MOSトランジスタT42およびT43で構成さ
れるCMOSインバータは初めて作動状態となり、同時
にMOSトランジスタT45はオフ状態となる。抵抗R
4の抵抗値をMOSトランジスタT46のオン抵抗値よ
りも十分大きくすることにより、CMOSインバータI
V8の論理出力値は、図8(D)に示すように“1”を
保持し続けることになる。そして、CMOSインバータ
IV0から生じる発振信号は、MOSトランジスタT4
2およびT43で構成されるCMOSインバータによっ
て反転され、図8(E)に示すように、デューティ50
%のクロック信号を出力することが可能となる。この反
転出力(クロック信号)により後段回路LAが動作状態
になる。
【0044】なお、本実施例ではCMOSインバータI
V8として図2(B)に示すような入出力特性を有した
ものを用いているが、図2(C)に示すような入出力特
性を有したものを用いることも可能である。
【0045】また、本実施例ではMOSトランジスタT
45をPチャンネルのもので構成したが、CMOSイン
バータIV8の論理出力値と反対の論理値を用いること
により、Nチャンネルのもので構成することも可能であ
る。
【0046】
【発明の効果】本発明における発振制御回路では、第1
CMOSインバータから出力される発振信号の発振電位
が所定の基準電位を越えるまで第2CMOSインバータ
を非作動状態に保持するため、発振信号の振幅が一定以
上の大きさになってから後段回路が動作を開始する。し
たがって、後段回路で生じるノイズの影響で発振動作が
妨げられることがない。
【図面の簡単な説明】
【図1】本発明の第1実施例を示した電気回路図である
【図2】第1実施例、第2実施例、第3実施例および第
4実施例におけるCMOSインバータの入出力特性(伝
達特性)を示した特性図である。
【図3】第1実施例、第2実施例および第3実施例の動
作を説明したタイムチャートである。
【図4】第1実施例、第2実施例および第3実施例の動
作を説明したタイムチャートである。
【図5】本発明の第2実施例を示した電気回路図である
【図6】本発明の第3実施例を示した電気回路図である
【図7】本発明の第4実施例を示した電気回路図である
【図8】第4実施例の動作を説明したタイムチャートで
ある。
【符号の説明】
IV0……第1CMOSインバータ QZ……水晶振動子 T12、T13……第2CMOSインバータT22、T
23……第2CMOSインバータT32、T33……第
2CMOSインバータT42、T43……第2CMOS
インバータOPC……作動制御回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】  第1CMOSインバータとこの第1C
    MOSインバータに並列に接続された水晶振動子とを有
    する発振回路と、上記第1CMOSインバータから出力
    される発振信号を入力する第2CMOSインバータと、
    上記発振信号の発振電位が上記第1CMOSインバータ
    の反転電位とは異なる基準電位を越えるまで上記第2C
    MOSインバータを非作動状態に保持する作動制御回路
    とからなる発振制御回路。
  2. 【請求項2】  第1CMOSインバータとこの第1C
    MOSインバータに並列に接続された水晶振動子とを有
    する発振回路と、上記第1CMOSインバータから出力
    される発振信号を入力する第2CMOSインバータと、
    上記発振信号の発振電位が上記第1CMOSインバータ
    の反転電位よりも低い第1基準電位よりも低くなるまで
    、または上記発振信号の発振電位が上記第1CMOSイ
    ンバータの反転電位よりも高い第2基準電位よりも高く
    なるまで、上記第2CMOSインバータを非作動状態に
    保持する作動制御回路とからなる発振制御回路。
  3. 【請求項3】  第1CMOSインバータとこの第1C
    MOSインバータに並列に接続された水晶振動子とを有
    する発振回路と、上記第1CMOSインバータから出力
    される発振信号を入力する第2CMOSインバータと、
    上記発振信号の発振電位が上記第1CMOSインバータ
    の反転電位とは異なる基準電位を越えるまで上記第2C
    MOSインバータを非作動状態に保持する作動制御回路
    と、上記第2CMOSインバータが非作動状態のときに
    上記第2CMOSインバータの出力を短絡する出力制御
    回路とからなる発振制御回路。
  4. 【請求項4】  第1CMOSインバータとこの第1C
    MOSインバータに並列に接続された水晶振動子とを有
    する発振回路と、上記第1CMOSインバータから出力
    される発振信号を入力する第2CMOSインバータと、
    上記発振信号の発振電位が上記第1CMOSインバータ
    の反転電位よりも低い第1基準電位よりも低くなるまで
    、または上記発振信号の発振電位が上記第1CMOSイ
    ンバータの反転電位よりも高い第2基準電位よりも高く
    なるまで、上記第2CMOSインバータを非作動状態に
    保持する作動制御回路と、上記第2CMOSインバータ
    が非作動状態のときに上記第2CMOSインバータの出
    力を短絡する出力制御回路とからなる発振制御回路。
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