JPH0563151A - バツフア回路 - Google Patents
バツフア回路Info
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- JPH0563151A JPH0563151A JP3222884A JP22288491A JPH0563151A JP H0563151 A JPH0563151 A JP H0563151A JP 3222884 A JP3222884 A JP 3222884A JP 22288491 A JP22288491 A JP 22288491A JP H0563151 A JPH0563151 A JP H0563151A
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- Japan
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- potential
- buffer circuit
- output
- signal
- transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】従来よりも遅延時間の短いバッファ回路を提供
することである。 【構成】ＮチャネルＭＯＳトランジスタ30のドレインを
電源ＶＤＤに接続し、ソースを出力端子32に接続する。
ＰチャネルＭＯＳトランジスタ31のソースを出力端子32
に接続し、ドレインを接地する。前記トランジスタ30と
31のゲートを互いに接続し、入力信号Saを供給する。
することである。 【構成】ＮチャネルＭＯＳトランジスタ30のドレインを
電源ＶＤＤに接続し、ソースを出力端子32に接続する。
ＰチャネルＭＯＳトランジスタ31のソースを出力端子32
に接続し、ドレインを接地する。前記トランジスタ30と
31のゲートを互いに接続し、入力信号Saを供給する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関する
もので、特に高速ＣＭＯＳ−ＩＣの出力部に使用される
バッファ回路に関するものである。
もので、特に高速ＣＭＯＳ−ＩＣの出力部に使用される
バッファ回路に関するものである。
【０００２】
【従来の技術】最近の半導体集積回路では動作の高速化
が図られており、また出力段に設けられたバッファ回路
では電流駆動能力の増大が図られている。動作の高速化
にともない、内部信号の立上がり時及び立ち下がり時に
おける電位勾配が急俊なものとなり、このような信号が
電流駆動能力の増大が図られたバッファ回路に供給され
ると、出力信号にオーバーシュート、アンダーシュート
が現れる。そこで、従来はバッファ回路をプリバッファ
回路と出力バッファ回路の２段構成にし、出力バッファ
回路の出力の変化が緩やかになるようにしている。
が図られており、また出力段に設けられたバッファ回路
では電流駆動能力の増大が図られている。動作の高速化
にともない、内部信号の立上がり時及び立ち下がり時に
おける電位勾配が急俊なものとなり、このような信号が
電流駆動能力の増大が図られたバッファ回路に供給され
ると、出力信号にオーバーシュート、アンダーシュート
が現れる。そこで、従来はバッファ回路をプリバッファ
回路と出力バッファ回路の２段構成にし、出力バッファ
回路の出力の変化が緩やかになるようにしている。
【０００３】従来の半導体集積回路の出力回路の例を図
３、図５に示す。図３は集積回路の内部信号Saをプリバ
ッファ回路であるインバータ10へ入力し、インバータ10
の出力は抵抗11とコンデンサ12から構成されるローパス
フィルタ13に入力される。なお、この抵抗11には寄生抵
抗、コンデンサ12には寄生コンデンサが使用される場合
がある。そして、ローパスフィルタ13の出力はインバー
タ14に入力され、インバータ14の出力から出力端子15が
引き出される。
３、図５に示す。図３は集積回路の内部信号Saをプリバ
ッファ回路であるインバータ10へ入力し、インバータ10
の出力は抵抗11とコンデンサ12から構成されるローパス
フィルタ13に入力される。なお、この抵抗11には寄生抵
抗、コンデンサ12には寄生コンデンサが使用される場合
がある。そして、ローパスフィルタ13の出力はインバー
タ14に入力され、インバータ14の出力から出力端子15が
引き出される。
【０００４】図３のバッファ回路の動作波形を図４に示
す。信号Saの電位がＨｉレベルから立ち下がり、インバ
ータ10のしきい値電圧Vth1になるとインバータ10の出力
信号Sbの電位はＬｏｗレベルから立ち上がる。そして、
信号Sbの電位がインバータ14のしきい値電圧Vth2になる
と、インバータ14の出力信号Scの電位はＨｉレベルから
立ち下がる。
す。信号Saの電位がＨｉレベルから立ち下がり、インバ
ータ10のしきい値電圧Vth1になるとインバータ10の出力
信号Sbの電位はＬｏｗレベルから立ち上がる。そして、
信号Sbの電位がインバータ14のしきい値電圧Vth2になる
と、インバータ14の出力信号Scの電位はＨｉレベルから
立ち下がる。
【０００５】また、信号Sbはローパスフィルタ13の働き
でゆっくり立ち上がるので、インバータ14のしきい値電
圧Vth2を超えてからＨｉレベルに安定するまでに時間が
かかる。このため、インバータ14の出力信号Scの電位が
ＨｉレベルからＬｏｗレベルまで立ち下がる下降時間ｔ
ｆは長くなる。
でゆっくり立ち上がるので、インバータ14のしきい値電
圧Vth2を超えてからＨｉレベルに安定するまでに時間が
かかる。このため、インバータ14の出力信号Scの電位が
ＨｉレベルからＬｏｗレベルまで立ち下がる下降時間ｔ
ｆは長くなる。
【０００６】また、信号Sbがローパスフィルタ13により
ゆっくり立ち下がるので、信号Scの上昇時間ｔｒも長く
なる。集積回路の出力信号であるScの電位の変化時間ｔ
ｒ，ｔｆは長いため、出力信号Scのオーバーシュート、
アンダーシュートは抑制される。
ゆっくり立ち下がるので、信号Scの上昇時間ｔｒも長く
なる。集積回路の出力信号であるScの電位の変化時間ｔ
ｒ，ｔｆは長いため、出力信号Scのオーバーシュート、
アンダーシュートは抑制される。
【０００７】図５の出力回路ではプリバッファ回路20を
３つのインバータ21，22，23により構成し、出力バッフ
ァ回路24をインバータ25とＰチャネルＭＯＳトランジス
タ26とＮチャネルＭＯＳトランジスタ27から構成してい
る。インバータ21，22，23の入力は互いに接続され、集
積回路の内部信号Saが入力される。インバータ21の出力
はインバータ25の入力に接続され、インバータ25の出力
には出力端子28が設けられている。トランジスタ26のソ
ースは電源ＶＤＤに接続され、ドレインはトランジスタ
27のドレインと出力端子28に接続され、ゲートにはイン
バータ22の出力が接続されている。そして、トランジス
タ27のゲートにはインバータ23の出力が接続され、ソー
スは接地されている。
３つのインバータ21，22，23により構成し、出力バッフ
ァ回路24をインバータ25とＰチャネルＭＯＳトランジス
タ26とＮチャネルＭＯＳトランジスタ27から構成してい
る。インバータ21，22，23の入力は互いに接続され、集
積回路の内部信号Saが入力される。インバータ21の出力
はインバータ25の入力に接続され、インバータ25の出力
には出力端子28が設けられている。トランジスタ26のソ
ースは電源ＶＤＤに接続され、ドレインはトランジスタ
27のドレインと出力端子28に接続され、ゲートにはイン
バータ22の出力が接続されている。そして、トランジス
タ27のゲートにはインバータ23の出力が接続され、ソー
スは接地されている。
【０００８】プリバッファ回路20を構成するインバータ
21，22，23各々のしきい値は異なっていて、集積回路の
内部信号Saの電位が立ち上がると、最初にインバータ23
の出力信号Sb3 の電位が立ち下がり、次にインバータ21
の出力信号Sb1 の電位が立ち下がり、次にインバータ22
の出力信号Sb2 の電位が立ち下がるように設定されてい
る。
21，22，23各々のしきい値は異なっていて、集積回路の
内部信号Saの電位が立ち上がると、最初にインバータ23
の出力信号Sb3 の電位が立ち下がり、次にインバータ21
の出力信号Sb1 の電位が立ち下がり、次にインバータ22
の出力信号Sb2 の電位が立ち下がるように設定されてい
る。
【０００９】したがって、出力端子28に現れる信号Scの
電位の立上がりは、最初はインバータ25のみによって行
われ、次にトランジスタ26が加わって行われる。このた
め、信号Scの電位の上昇時間ｔｒは、インバータ25とト
ランジスタ26を合計した電流駆動能力をもつ一つのイン
バータを使って立ち上げるよりも長くなる。
電位の立上がりは、最初はインバータ25のみによって行
われ、次にトランジスタ26が加わって行われる。このた
め、信号Scの電位の上昇時間ｔｒは、インバータ25とト
ランジスタ26を合計した電流駆動能力をもつ一つのイン
バータを使って立ち上げるよりも長くなる。
【００１０】また、上記インバータ21，22，23のしきい
値設定が異なっているため、信号Scの電位の立ち下がり
は最初はインバータ25にのみより行なわれ、次にトラン
ジスタ27が加わって行なわれるので、信号Scの電位の下
降時間ｔｆは長くなる。出力信号Scの電位の変化時間ｔ
ｒ，ｔｆが長いため、信号Scのオーバーシュート、アン
ダーシュートは抑制される。
値設定が異なっているため、信号Scの電位の立ち下がり
は最初はインバータ25にのみより行なわれ、次にトラン
ジスタ27が加わって行なわれるので、信号Scの電位の下
降時間ｔｆは長くなる。出力信号Scの電位の変化時間ｔ
ｒ，ｔｆが長いため、信号Scのオーバーシュート、アン
ダーシュートは抑制される。
【００１１】
【発明が解決しようとする課題】以上説明したように従
来のバッファ回路ではプリバッファ回路出力の電位が変
化してから出力バッファ回路出力の電位が変化する。こ
のため、バッファ回路入力の電位がプリバッファ回路出
力の電位をが変化させるしきい値電圧になってから、出
力バッファ回路出力の電位がバッファ回路出力に接続さ
れる回路のしきい値電圧になるまでの遅延時間ｔｐｄが
大きくなるという問題がある。
来のバッファ回路ではプリバッファ回路出力の電位が変
化してから出力バッファ回路出力の電位が変化する。こ
のため、バッファ回路入力の電位がプリバッファ回路出
力の電位をが変化させるしきい値電圧になってから、出
力バッファ回路出力の電位がバッファ回路出力に接続さ
れる回路のしきい値電圧になるまでの遅延時間ｔｐｄが
大きくなるという問題がある。
【００１２】さらに、図３のバッファ回路では出力バッ
ファ回路であるインバータ14への入力信号の電位の上昇
時間ｔｒ、下降時間ｔｆが長いために、インバータ14の
貫通電流が増えるという問題がある。また、図５のバッ
ファ回路ではインバータの数が多いために、回路面積や
消費電力が大きくなるという問題がある。
ファ回路であるインバータ14への入力信号の電位の上昇
時間ｔｒ、下降時間ｔｆが長いために、インバータ14の
貫通電流が増えるという問題がある。また、図５のバッ
ファ回路ではインバータの数が多いために、回路面積や
消費電力が大きくなるという問題がある。
【００１３】本発明の目的は、遅延時間ｔｐｄ、回路面
積、消費電力が従来より小さく、さらに出力信号のオー
バーシュート、アンダーシュートを抑制するバッファ回
路を提供することである。
積、消費電力が従来より小さく、さらに出力信号のオー
バーシュート、アンダーシュートを抑制するバッファ回
路を提供することである。
【００１４】
【課題を解決するための手段】この発明のバッファ回路
はゲートが入力端子に、ドレインが高電位側電源に、ソ
ースが出力端子にそれぞれ接続されたＮチャネルのＭＯ
Ｓトランジスタと、ゲートが上記入力端子に、ドレイン
が低電位側電源に、ソースが上記出力端子にそれぞれ接
続されたＰチャネルのＭＯＳトランジスタとを具備する
ことを特徴とする。
はゲートが入力端子に、ドレインが高電位側電源に、ソ
ースが出力端子にそれぞれ接続されたＮチャネルのＭＯ
Ｓトランジスタと、ゲートが上記入力端子に、ドレイン
が低電位側電源に、ソースが上記出力端子にそれぞれ接
続されたＰチャネルのＭＯＳトランジスタとを具備する
ことを特徴とする。
【００１５】
【作用】バッファ回路の入力電圧が反転してＨｉレベル
かＬｏｗレベルになる。一方、バッファ回路の出力端子
は反転前の電位レベルであるために、ゲートに加わる入
力電圧が反転したためにオン状態となったトランジスタ
ではゲート−ソース間とドレイン−ソース間に電位差が
生ずる。
かＬｏｗレベルになる。一方、バッファ回路の出力端子
は反転前の電位レベルであるために、ゲートに加わる入
力電圧が反転したためにオン状態となったトランジスタ
ではゲート−ソース間とドレイン−ソース間に電位差が
生ずる。
【００１６】従って、出力端子に電流が流れて出力端子
に接続される回路の入力容量がチャージ、又はディスチ
ャージされるので、出力端子の電位は変化する。この出
力端子の電位が変化するに従い、前記したゲート−ソー
ス間、及びドレイン−ソース間の電位差は小さくなるた
め出力端子に流れる電流が少なくなる。このため、出力
端子の電位は変化するに従い、その変化のしかたが緩や
かになる。
に接続される回路の入力容量がチャージ、又はディスチ
ャージされるので、出力端子の電位は変化する。この出
力端子の電位が変化するに従い、前記したゲート−ソー
ス間、及びドレイン−ソース間の電位差は小さくなるた
め出力端子に流れる電流が少なくなる。このため、出力
端子の電位は変化するに従い、その変化のしかたが緩や
かになる。
【００１７】
【実施例】本発明の実施例を図面を参照しながら説明す
る。図１は本発明の一実施例に係わる半導体集積回路内
部のバッファ回路の回路図である。バッファ回路はＮチ
ャネルＭＯＳトランジスタ30とＰチャネルＭＯＳトラン
ジスタ31とから構成され、トランジスタ30のドレインは
電源ＶＤＤに接続され、ソースは出力端子32に接続され
ている。トランジスタ31のソースは出力端子32に接続さ
れ、ソースは接地されている。そして、トランジスタ30
と31のゲートは互いに接続され、集積回路内部のデジタ
ル信号Saが入力される。また、トランジスタ30のサブス
トレートは接地され、トランジスタ31のサブストレート
は電源ＶＤＤに接続されている。
る。図１は本発明の一実施例に係わる半導体集積回路内
部のバッファ回路の回路図である。バッファ回路はＮチ
ャネルＭＯＳトランジスタ30とＰチャネルＭＯＳトラン
ジスタ31とから構成され、トランジスタ30のドレインは
電源ＶＤＤに接続され、ソースは出力端子32に接続され
ている。トランジスタ31のソースは出力端子32に接続さ
れ、ソースは接地されている。そして、トランジスタ30
と31のゲートは互いに接続され、集積回路内部のデジタ
ル信号Saが入力される。また、トランジスタ30のサブス
トレートは接地され、トランジスタ31のサブストレート
は電源ＶＤＤに接続されている。
【００１８】このバッファ回路はプリバッファ回路を設
けず、集積回路の内部信号の電位の変化速度を長くする
ことなく、直接バッファ回路の入力信号Saとしている。
このため、信号Saの電位は変化の間にバッファ回路のし
きい値電圧Vth4付近である時間は短く、トランジスタ30
と31が同時にオン状態である時間も短いので、トランジ
スタ30のドレインからトランジスタ31のドレインへの貫
通電流を抑制できる。また、このバッファ回路では従来
に比べ使用する素子の数が少ないため消費電力と回路面
積を少なくできる。
けず、集積回路の内部信号の電位の変化速度を長くする
ことなく、直接バッファ回路の入力信号Saとしている。
このため、信号Saの電位は変化の間にバッファ回路のし
きい値電圧Vth4付近である時間は短く、トランジスタ30
と31が同時にオン状態である時間も短いので、トランジ
スタ30のドレインからトランジスタ31のドレインへの貫
通電流を抑制できる。また、このバッファ回路では従来
に比べ使用する素子の数が少ないため消費電力と回路面
積を少なくできる。
【００１９】次に、上記実施例回路の動作を図２の動作
波形図を用いて説明する。バッファ回路の入力信号Saの
電位が立上がりバッファ回路のしきい値電圧Vth4になる
と、ＮチャネルＭＯＳトランジスタ30はオン状態とな
り、ＰチャネルＭＯＳトランジスタ31はオフ状態にな
る。このため出力端子32に接続される回路の入力容量が
電源ＶＤＤによってチャージされ、端子32に現れる出力
信号Sbの電位は立上がる。この後、入力信号Saの電位は
すぐにＨｉレベルになり、トランジスタ30は完全なオン
状態となるため、信号Sbの電位の立上がり直後の電位の
変化速度は速い。
波形図を用いて説明する。バッファ回路の入力信号Saの
電位が立上がりバッファ回路のしきい値電圧Vth4になる
と、ＮチャネルＭＯＳトランジスタ30はオン状態とな
り、ＰチャネルＭＯＳトランジスタ31はオフ状態にな
る。このため出力端子32に接続される回路の入力容量が
電源ＶＤＤによってチャージされ、端子32に現れる出力
信号Sbの電位は立上がる。この後、入力信号Saの電位は
すぐにＨｉレベルになり、トランジスタ30は完全なオン
状態となるため、信号Sbの電位の立上がり直後の電位の
変化速度は速い。
【００２０】また、出力信号Sbの電位が立上がると、出
力端子32に接続しているトランジスタ30のソースの電位
が上昇する。このため、信号Sbの電位が上がるに従い、
トランジスタ30のゲート−ソース間とドレイン−ソース
間の電位差が小さくなり、端子32に流れるチャージ電流
は少なくなる。さらに、トランジスタ30のサブストレー
ト−ソース間には電位差が生じてバックゲート効果によ
り、端子32に流れるチャージ電流は少なくなる。従っ
て、出力信号Sbの電位は上がるに従い、上がりかたがゆ
っくりとなり、出力信号Sbのオーバーシュート、アンダ
ーシュートは抑制される。
力端子32に接続しているトランジスタ30のソースの電位
が上昇する。このため、信号Sbの電位が上がるに従い、
トランジスタ30のゲート−ソース間とドレイン−ソース
間の電位差が小さくなり、端子32に流れるチャージ電流
は少なくなる。さらに、トランジスタ30のサブストレー
ト−ソース間には電位差が生じてバックゲート効果によ
り、端子32に流れるチャージ電流は少なくなる。従っ
て、出力信号Sbの電位は上がるに従い、上がりかたがゆ
っくりとなり、出力信号Sbのオーバーシュート、アンダ
ーシュートは抑制される。
【００２１】次に、信号Saの電位が立ち下がって、バッ
ファ回路のしきい値電圧Vth4になると、ＮチャネルＭＯ
Ｓトランジスタ30はオフ状態となり、ＰチャネルＭＯＳ
トランジスタ31はオン状態となる。このため、出力端子
32に接続される回路の入力容量に予めチャージされてい
た電荷が接地電位へディスチャージされ、出力信号Sbの
電位は立ち下がる。この後、入力信号Saの電位はすぐに
Ｌｏｗレベルになり、トランジスタ31は完全なオン状態
になるため、信号Sbの電位の立ち下がり直後の電位の変
化速度は速い。
ファ回路のしきい値電圧Vth4になると、ＮチャネルＭＯ
Ｓトランジスタ30はオフ状態となり、ＰチャネルＭＯＳ
トランジスタ31はオン状態となる。このため、出力端子
32に接続される回路の入力容量に予めチャージされてい
た電荷が接地電位へディスチャージされ、出力信号Sbの
電位は立ち下がる。この後、入力信号Saの電位はすぐに
Ｌｏｗレベルになり、トランジスタ31は完全なオン状態
になるため、信号Sbの電位の立ち下がり直後の電位の変
化速度は速い。
【００２２】また、出力信号Sbの電位の下がると、出力
端子32に接続されているトランジスタ31のソース電位も
下がる。このため、信号Sbの電位が下がるに従い、トラ
ンジスタ31のゲート−ソース間とドレイン−ソース間の
電位差が小さくなり、端子32に流れるディスチャージ電
流は少なくなる。さらに、トランジスタ31のサブストレ
ート−ソース間には電位差が生じてバックゲート効果に
より、端子32に流れるディスチャージ電流は少なくな
る。したがって、信号Sbの電位は下がるに従い、下がり
かたがゆっくりとなるので、信号Sbのオーバーシュー
ト、アンダーシュートは抑制される。
端子32に接続されているトランジスタ31のソース電位も
下がる。このため、信号Sbの電位が下がるに従い、トラ
ンジスタ31のゲート−ソース間とドレイン−ソース間の
電位差が小さくなり、端子32に流れるディスチャージ電
流は少なくなる。さらに、トランジスタ31のサブストレ
ート−ソース間には電位差が生じてバックゲート効果に
より、端子32に流れるディスチャージ電流は少なくな
る。したがって、信号Sbの電位は下がるに従い、下がり
かたがゆっくりとなるので、信号Sbのオーバーシュー
ト、アンダーシュートは抑制される。
【００２３】上記バッファ回路の出力信号Sbの電位が立
上がり、立ち下がりする変化速度は変化開始直後では速
く、変化が進むにしたがい遅くなる。このため、上記出
力端子32に接続される図示していない回路のしきい値電
圧Vth5が例えば出力信号Sbの電位が取り得る上限電圧と
下限電圧との中央の値である場合、信号Sbの電位が変化
を始めてからしきい値電圧Vth5になるまでの時間はしき
い値電圧Vth5になってから変化が終了するまでの時間よ
りも短くなる。また、上記バッファ回路の入力信号Saの
電位が変化し、上記バッファ回路のしきい値電圧Vth4に
なると同時に出力信号Sbの電位は変化を始める。したが
って、入力信号Saの電位が変化を始めてしきい値電圧Vt
h4になってから、出力信号Sbの電位が変化を始めてしき
い値電圧Vth5なるまでの遅延時間ｔｐｄは、入力信号を
遅延又は分割などをしない増幅機能をもたないバッファ
回路とほぼ同じになる。
上がり、立ち下がりする変化速度は変化開始直後では速
く、変化が進むにしたがい遅くなる。このため、上記出
力端子32に接続される図示していない回路のしきい値電
圧Vth5が例えば出力信号Sbの電位が取り得る上限電圧と
下限電圧との中央の値である場合、信号Sbの電位が変化
を始めてからしきい値電圧Vth5になるまでの時間はしき
い値電圧Vth5になってから変化が終了するまでの時間よ
りも短くなる。また、上記バッファ回路の入力信号Saの
電位が変化し、上記バッファ回路のしきい値電圧Vth4に
なると同時に出力信号Sbの電位は変化を始める。したが
って、入力信号Saの電位が変化を始めてしきい値電圧Vt
h4になってから、出力信号Sbの電位が変化を始めてしき
い値電圧Vth5なるまでの遅延時間ｔｐｄは、入力信号を
遅延又は分割などをしない増幅機能をもたないバッファ
回路とほぼ同じになる。
【００２４】
【発明の効果】以上、説明したようにこの発明によれ
ば、入力信号を遅延又は分割をしないバッファ回路と遅
延時間を同等にできると共に、出力信号に現れるオーバ
ーシュート、アンダーシュートを抑制できるバッファ回
路を提供することができる。
ば、入力信号を遅延又は分割をしないバッファ回路と遅
延時間を同等にできると共に、出力信号に現れるオーバ
ーシュート、アンダーシュートを抑制できるバッファ回
路を提供することができる。
【図１】本発明によるバッファ回路の実施例を示す回路
図。
図。
【図２】図１に示される回路の動作波形図。
【図３】従来のバッファ回路の回路図。
【図４】図３に示される回路の動作波形図。
【図５】従来のバッファ回路の回路図。
13…ローパスフィルタ、20…プリバッファ回路、24…出
力バッファ回路、26，31…ＰチャネルＭＯＳトランジス
タ、27，30…ＮチャネルＭＯＳトランジスタ。
力バッファ回路、26，31…ＰチャネルＭＯＳトランジス
タ、27，30…ＮチャネルＭＯＳトランジスタ。
Claims (1)
- 【請求項１】 ゲートが入力端子に、ドレインが高電位
側電源に、ソースが出力端子にそれぞれ接続されたＮチ
ャネルのＭＯＳトランジスタと、 ゲートが上記入力端子に、ドレインが低電位側電源に、
ソースが上記出力端子にそれぞれ接続されたＰチャネル
のＭＯＳトランジスタとを具備したことを特徴とするバ
ッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3222884A JPH0563151A (ja) | 1991-09-03 | 1991-09-03 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3222884A JPH0563151A (ja) | 1991-09-03 | 1991-09-03 | バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563151A true JPH0563151A (ja) | 1993-03-12 |
Family
ID=16789392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3222884A Withdrawn JPH0563151A (ja) | 1991-09-03 | 1991-09-03 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563151A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975164B1 (en) | 1997-03-17 | 2005-12-13 | Oki Electric Industry Co., Ltd. | Method and device for generating constant voltage |
-
1991
- 1991-09-03 JP JP3222884A patent/JPH0563151A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975164B1 (en) | 1997-03-17 | 2005-12-13 | Oki Electric Industry Co., Ltd. | Method and device for generating constant voltage |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |