JP2000188532A - スル―レ―トの限定されたノ―ドを介してデジタル信号を伝搬する装置及び操作方法 - Google Patents
スル―レ―トの限定されたノ―ドを介してデジタル信号を伝搬する装置及び操作方法Info
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- JP2000188532A JP2000188532A JP11037645A JP3764599A JP2000188532A JP 2000188532 A JP2000188532 A JP 2000188532A JP 11037645 A JP11037645 A JP 11037645A JP 3764599 A JP3764599 A JP 3764599A JP 2000188532 A JP2000188532 A JP 2000188532A
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- H03K5/12—Shaping pulses by steepening leading or trailing edges
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- Nonlinear Science (AREA)
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Abstract
(57)【要約】
【課題】スルーレートの限定されたノッドを介してデジ
タル信号を伝搬する装置において、信号の伝搬遅れを減
少すること。 【解決手段】 ゆっくり立ち上がる信号（１４）を発生
する信号発生器（１２）を含むスルーレートの限定され
たノッドを介してデジタル信号を伝搬する装置（１０）
であって、前記ゆっくり立ち上がる信号（１４）を受け
て急速に立ち上がる信号（２０）を発生するように、前
記信号発生器（１２）の前記ノッドに信号調整器（１
６）が結合される。前記信号調整器（１６）は、前記信
号（１４）を低い電圧しきい値ＶL 及び高い電圧しきい
値ＶH と比較することにより前記信号（１４）を前記信
号（２０）に変換して信号発生器（１２）から負荷への
伝搬遅れを減少する。前記信号調整器（１６）はまた、
前記信号（１４）が前記しきい値ＶL またはＶH の何れ
かを横切るとき立ち上がっているか、降下しているかを
決めるため、メモリ装置（９２）を用いる。
タル信号を伝搬する装置において、信号の伝搬遅れを減
少すること。 【解決手段】 ゆっくり立ち上がる信号（１４）を発生
する信号発生器（１２）を含むスルーレートの限定され
たノッドを介してデジタル信号を伝搬する装置（１０）
であって、前記ゆっくり立ち上がる信号（１４）を受け
て急速に立ち上がる信号（２０）を発生するように、前
記信号発生器（１２）の前記ノッドに信号調整器（１
６）が結合される。前記信号調整器（１６）は、前記信
号（１４）を低い電圧しきい値ＶL 及び高い電圧しきい
値ＶH と比較することにより前記信号（１４）を前記信
号（２０）に変換して信号発生器（１２）から負荷への
伝搬遅れを減少する。前記信号調整器（１６）はまた、
前記信号（１４）が前記しきい値ＶL またはＶH の何れ
かを横切るとき立ち上がっているか、降下しているかを
決めるため、メモリ装置（９２）を用いる。
Description
【０００１】
【発明の属する技術分野】本発明は一般に電子工学に関
し、特にスルーレートの限定されたノードを介してデジ
タル信号を伝搬する装置、及びその操作方法に関する。
し、特にスルーレートの限定されたノードを介してデジ
タル信号を伝搬する装置、及びその操作方法に関する。
【０００２】
【従来の技術】多くのスイッチモード電源は、安いとい
う理由により古い時代の制御集積回路（ＩＣｓ）を用い
ている。これらの制御ＩＣｓの出力回路は制限された電
力供給能力をもち、従って現代の電力ＭＯＳＦＥＴｓを
効率的に駆動できない。一般にこれら制御ＩＣｓの出力
回路は開放コレクタ端子をもったＮＰＮトランジスタで
ある。電力ＭＯＳＦＥＴを駆動するために制御ＩＣは状
態から状態（rail-to-rail）に変化する出力電圧波形を
発生しなければならない。これは、ＮＰＮトランジスタ
のコレクタ端子と適当な電源との間に抵抗を接続し、エ
ミッタ端子を接地することにより実行される。しかし、
その結果抵抗性プルアップ（pull-up ）をもったＮＰＮ
トランジスタはゲート駆動に用いるとき各種の欠陥をも
つ。
う理由により古い時代の制御集積回路（ＩＣｓ）を用い
ている。これらの制御ＩＣｓの出力回路は制限された電
力供給能力をもち、従って現代の電力ＭＯＳＦＥＴｓを
効率的に駆動できない。一般にこれら制御ＩＣｓの出力
回路は開放コレクタ端子をもったＮＰＮトランジスタで
ある。電力ＭＯＳＦＥＴを駆動するために制御ＩＣは状
態から状態（rail-to-rail）に変化する出力電圧波形を
発生しなければならない。これは、ＮＰＮトランジスタ
のコレクタ端子と適当な電源との間に抵抗を接続し、エ
ミッタ端子を接地することにより実行される。しかし、
その結果抵抗性プルアップ（pull-up ）をもったＮＰＮ
トランジスタはゲート駆動に用いるとき各種の欠陥をも
つ。
【０００３】特に、ＭＯＳＦＥＴのゲート端子は大きな
非直線性の入力容量を示す。ゲートを１つの供給状態
（rail) から他の状態に充放電するのに大きな全ゲート
電荷を必要とする。ＭＯＳＦＥＴが所望のスイッチング
時間で作動するに充分な速さでこの電荷を移動するには
大きな電流が必要である。抵抗性プルアップをもったＮ
ＰＮトランジスタは禁止的に小さいプルアップ抵抗を使
用することなしには所望のスイッチング時間を得るに必
要な高い電流を発生することはできない。
非直線性の入力容量を示す。ゲートを１つの供給状態
（rail) から他の状態に充放電するのに大きな全ゲート
電荷を必要とする。ＭＯＳＦＥＴが所望のスイッチング
時間で作動するに充分な速さでこの電荷を移動するには
大きな電流が必要である。抵抗性プルアップをもったＮ
ＰＮトランジスタは禁止的に小さいプルアップ抵抗を使
用することなしには所望のスイッチング時間を得るに必
要な高い電流を発生することはできない。
【０００４】１つの解決手段は、大きいゲート容量を速
やかに充放電するに必要な高い電流を発生するように、
制御ＩＣとＭＯＳＦＥＴの間に外部ゲート駆動回路を接
続することである。一般に、ゲート駆動回路は低電流の
入力信号を受けて、電力ＭＯＳＦＥＴのような高い容量
負荷を駆動する高電圧／高電流信号を出力する。入力信
号は負荷に対する高電圧／高電流信号出力のタイミング
と継続を制御する。
やかに充放電するに必要な高い電流を発生するように、
制御ＩＣとＭＯＳＦＥＴの間に外部ゲート駆動回路を接
続することである。一般に、ゲート駆動回路は低電流の
入力信号を受けて、電力ＭＯＳＦＥＴのような高い容量
負荷を駆動する高電圧／高電流信号を出力する。入力信
号は負荷に対する高電圧／高電流信号出力のタイミング
と継続を制御する。
【０００５】ＮＰＮトランジスタに関連するものを含む
内部および外部容量と抵抗は、抵抗的プルアップをもっ
たＮＰＮトランジスタにより発生する出力電圧波形の立
ち上がりおよび降下時間を大きくする。古い時代の制御
ＩＣｓの開放コレクタＮＰＮトランジスタに接続された
抵抗的プルアップは制御ＩＣの出力電圧波形が非常に緩
やかに立ち上がるようにする。従って、出力電圧波形が
非常に長い立ち上がり時間を示す。また、古い時代のＩ
Ｃｓの他の制限により出力電圧波形は長い降下時間を示
す。
内部および外部容量と抵抗は、抵抗的プルアップをもっ
たＮＰＮトランジスタにより発生する出力電圧波形の立
ち上がりおよび降下時間を大きくする。古い時代の制御
ＩＣｓの開放コレクタＮＰＮトランジスタに接続された
抵抗的プルアップは制御ＩＣの出力電圧波形が非常に緩
やかに立ち上がるようにする。従って、出力電圧波形が
非常に長い立ち上がり時間を示す。また、古い時代のＩ
Ｃｓの他の制限により出力電圧波形は長い降下時間を示
す。
【０００６】ゲート駆動回路は電力ＭＯＳＦＥＴに印加
される電圧波形の立ち上がりおよび降下時間を低下する
ことができるが、制御ＩＣの出力電圧波形の立ち上がり
および降下時間に関連する伝搬遅れは依然としてその儘
である。このような伝搬遅れは、デジタル信号のノード
を通した伝搬が大きな立ち上がりおよび降下時間を示す
という好ましくない結果を生じる。大きな立ち上がりと
降下時間は小さなスルーレートと関連するので、そのよ
うなノードは限定されたスルーレートと呼ばれる。
される電圧波形の立ち上がりおよび降下時間を低下する
ことができるが、制御ＩＣの出力電圧波形の立ち上がり
および降下時間に関連する伝搬遅れは依然としてその儘
である。このような伝搬遅れは、デジタル信号のノード
を通した伝搬が大きな立ち上がりおよび降下時間を示す
という好ましくない結果を生じる。大きな立ち上がりと
降下時間は小さなスルーレートと関連するので、そのよ
うなノードは限定されたスルーレートと呼ばれる。
【０００７】
【発明の概要】本発明の教示によれば、スルーレートの
限定されたノードを介してデジタル信号の伝搬遅れを低
下して、実質的に従来のゲート駆動装置に関連する不利
益や問題を除去もしくは低減する装置が提供される。
限定されたノードを介してデジタル信号の伝搬遅れを低
下して、実質的に従来のゲート駆動装置に関連する不利
益や問題を除去もしくは低減する装置が提供される。
【０００８】本発明の１実施例において、デジタル信号
を伝搬する装置はしきい値回路と出力回路を含む。しき
い値回路は、入力信号が電圧範囲内に入ったか否かを示
す比較器と、その比較器に接続され前記入力信号が立ち
上がって前記電圧範囲に入ったなら第１の状態をもち、
前記入力信号が降下して前記電圧範囲に入ったなら第２
の状態をもつメモリを含む。前記メモリに出力回路が接
続され、前記入力信号が前記電圧範囲にあり前記メモリ
が第１の状態にあれば高い出力信号を発生する。また前
記出力回路は、前記入力信号が前記電圧範囲にあり前記
メモリが第２の状態にあれば低い出力信号を発生する。
を伝搬する装置はしきい値回路と出力回路を含む。しき
い値回路は、入力信号が電圧範囲内に入ったか否かを示
す比較器と、その比較器に接続され前記入力信号が立ち
上がって前記電圧範囲に入ったなら第１の状態をもち、
前記入力信号が降下して前記電圧範囲に入ったなら第２
の状態をもつメモリを含む。前記メモリに出力回路が接
続され、前記入力信号が前記電圧範囲にあり前記メモリ
が第１の状態にあれば高い出力信号を発生する。また前
記出力回路は、前記入力信号が前記電圧範囲にあり前記
メモリが第２の状態にあれば低い出力信号を発生する。
【０００９】本発明の他の実施例において、デジタル信
号を伝搬する方法は、入力信号を受け取り、その入力信
号が電圧範囲内にあるか否かを示す工程を含む。前記方
法はさらに、前記入力信号が立ち上がって前記電圧範囲
に入ったなら第１の状態と決め、前記入力信号が降下し
て前記電圧範囲に入ったなら第２の状態と決める工程を
含む。前記方法は最終的に出力信号を発生する。すなわ
ち、前記入力信号が前記電圧範囲にあり、かつ前記第１
の状態であれば高い出力信号を発生し、前記入力信号が
前記電圧範囲にあり、かつ前記第２の状態にあれば低い
出力信号を発生する。
号を伝搬する方法は、入力信号を受け取り、その入力信
号が電圧範囲内にあるか否かを示す工程を含む。前記方
法はさらに、前記入力信号が立ち上がって前記電圧範囲
に入ったなら第１の状態と決め、前記入力信号が降下し
て前記電圧範囲に入ったなら第２の状態と決める工程を
含む。前記方法は最終的に出力信号を発生する。すなわ
ち、前記入力信号が前記電圧範囲にあり、かつ前記第１
の状態であれば高い出力信号を発生し、前記入力信号が
前記電圧範囲にあり、かつ前記第２の状態にあれば低い
出力信号を発生する。
【００１０】本発明の技術的利点は、スルーレートの限
定されたノードを介したデジタル信号の伝搬遅れを減少
する装置にある。本発明の装置は、ゲート駆動回路にお
いてスルーレートの限定されたノードを含むスイッチモ
ードコンバータを、従来はスルーレートの限定されたノ
ードを介しての遅れを最小にする努力により可能であっ
たよりもさらに高い周波数において操作することを可能
にする。本発明の装置はさらに、スルーレートの限定さ
れたノードを介して短い継続期間のパルスを良好に送信
し、それによりスルーレートの限定されたノードを含む
スイッチモードコンバ−タにおけるパルスの飛び越し(s
kipping)を最小にすることを可能にする。本発明の装置
はまた、負荷電流のより高い周波数で、かつより広い範
囲にわたって作動する現代のスイッチモード電源におい
て従来の制御ＩＣｓを連続的に使用することを可能にす
る。
定されたノードを介したデジタル信号の伝搬遅れを減少
する装置にある。本発明の装置は、ゲート駆動回路にお
いてスルーレートの限定されたノードを含むスイッチモ
ードコンバータを、従来はスルーレートの限定されたノ
ードを介しての遅れを最小にする努力により可能であっ
たよりもさらに高い周波数において操作することを可能
にする。本発明の装置はさらに、スルーレートの限定さ
れたノードを介して短い継続期間のパルスを良好に送信
し、それによりスルーレートの限定されたノードを含む
スイッチモードコンバ−タにおけるパルスの飛び越し(s
kipping)を最小にすることを可能にする。本発明の装置
はまた、負荷電流のより高い周波数で、かつより広い範
囲にわたって作動する現代のスイッチモード電源におい
て従来の制御ＩＣｓを連続的に使用することを可能にす
る。
【００１１】
【好ましい実施例の詳細な説明】図１は、ゆっくり立ち
上がる信号１４を発生する信号発生器１２を含むゲート
駆動装置１０を示す。信号調整器１６がノード１８にお
いて信号発生器１２に接続され、ゆっくり立ち上がる信
号１４を受けて急速に立ち上がる信号２０を最小の伝搬
遅れをもって発生する。ゲート駆動器２２は信号調整器
１６により発生する信号２０に結合される入力と負荷２
４に結合される出力をもつ。一般に信号調整器１６は信
号１４を信号２０に変換して、信号発生器１２から負荷
２４への伝搬遅れを減少する。
上がる信号１４を発生する信号発生器１２を含むゲート
駆動装置１０を示す。信号調整器１６がノード１８にお
いて信号発生器１２に接続され、ゆっくり立ち上がる信
号１４を受けて急速に立ち上がる信号２０を最小の伝搬
遅れをもって発生する。ゲート駆動器２２は信号調整器
１６により発生する信号２０に結合される入力と負荷２
４に結合される出力をもつ。一般に信号調整器１６は信
号１４を信号２０に変換して、信号発生器１２から負荷
２４への伝搬遅れを減少する。
【００１２】１つの実施例において、信号発生器１２
は、例えばＮＰＮトランジスタのような信号１４を発生
する出力回路２８をもった制御集積回路２６（制御Ｉ
Ｃ）を含む。信号発生器１２はまたＮＰＮトランジスタ
のコレクタ端子に結合された抵抗２９を含む。抵抗２９
はノード１８におけるＮＰＮトランジスタと関連する寄
生容量との組み合わせにより、信号１４の立ち上がり時
間を限定する。制御ＩＣ２６の比較的遅い作動はまた、
信号１４の降下時間を限定する。スルーレートの限定さ
れたノード１８を通る信号１４の伝搬が、装置１０の好
ましくない長い伝搬遅れを生じる。
は、例えばＮＰＮトランジスタのような信号１４を発生
する出力回路２８をもった制御集積回路２６（制御Ｉ
Ｃ）を含む。信号発生器１２はまたＮＰＮトランジスタ
のコレクタ端子に結合された抵抗２９を含む。抵抗２９
はノード１８におけるＮＰＮトランジスタと関連する寄
生容量との組み合わせにより、信号１４の立ち上がり時
間を限定する。制御ＩＣ２６の比較的遅い作動はまた、
信号１４の降下時間を限定する。スルーレートの限定さ
れたノード１８を通る信号１４の伝搬が、装置１０の好
ましくない長い伝搬遅れを生じる。
【００１３】信号調整器１６はしきい値回路３０と出力
回路３２を含む。しきい値回路３０は比較器とメモリ装
置の回路網を含み、信号１４を受けてそれを特定のしき
い値電圧と比較して中間の制御信号を発生する。出力回
路３２は前記中間制御信号に応答して信号２０を発生す
る論理ユニットを含む。ゲート駆動器２２は、急速に立
ち上がる信号２０を受けて、それに応答して高電圧／高
電流信号を負荷２４に出力する適当なゲート駆動回路を
含む。負荷２４は酸化金属半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）のような電力トランジスタ、バイポー
ラ接合トランジスタ（ＢＪＴ）、シリコン制御整流器
（ＳＣＲ）、絶縁ゲート電界効果トランジスタ（ＩＧＦ
ＥＴ）またはその他の適当な負荷を含む。
回路３２を含む。しきい値回路３０は比較器とメモリ装
置の回路網を含み、信号１４を受けてそれを特定のしき
い値電圧と比較して中間の制御信号を発生する。出力回
路３２は前記中間制御信号に応答して信号２０を発生す
る論理ユニットを含む。ゲート駆動器２２は、急速に立
ち上がる信号２０を受けて、それに応答して高電圧／高
電流信号を負荷２４に出力する適当なゲート駆動回路を
含む。負荷２４は酸化金属半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）のような電力トランジスタ、バイポー
ラ接合トランジスタ（ＢＪＴ）、シリコン制御整流器
（ＳＣＲ）、絶縁ゲート電界効果トランジスタ（ＩＧＦ
ＥＴ）またはその他の適当な負荷を含む。
【００１４】本発明を主としてゲート駆動装置１０にお
ける作動に基づいて説明するが、本発明は遅い立ち上が
りのデジタル信号を急速に伝搬することを必要とする他
の応用においても作動することを理解すべきである。さ
らに、本発明の装置を容量によりスルーレートの限定さ
れた電圧信号の伝搬遅れを減少することに関して説明す
るが、インダクタンスによりスルーレートの限定された
電流の伝搬遅れを減少するように作動することもでき
る。さらに、本発明の装置は、機械的、熱的、水力的、
空気的装置による情報を担持しながら、スルーレートの
限定された信号の伝搬遅れを減少することもできる。
ける作動に基づいて説明するが、本発明は遅い立ち上が
りのデジタル信号を急速に伝搬することを必要とする他
の応用においても作動することを理解すべきである。さ
らに、本発明の装置を容量によりスルーレートの限定さ
れた電圧信号の伝搬遅れを減少することに関して説明す
るが、インダクタンスによりスルーレートの限定された
電流の伝搬遅れを減少するように作動することもでき
る。さらに、本発明の装置は、機械的、熱的、水力的、
空気的装置による情報を担持しながら、スルーレートの
限定された信号の伝搬遅れを減少することもできる。
【００１５】作動時に、信号発生器１２は大きな立ち上
がりと降下時間をもった信号１４を発生する。信号調整
器１６は、信号１４を低い電圧しきい値ＶL および高い
電圧しきい値ＶH 、ただしＶH ＞ＶL 、と比較して信号
１４を信号２０に変換する。信号調整器１６は、信号１
４がしきい値ＶH またはＶL と交差するとき、立ち上が
っているか、降下しているかを決めるためメモリ装置を
用いる。信号２０は、小さな立ち上がりと降下時間、お
よび最小の伝搬遅れをもつ。ゲート駆動器２２は信号２
０を受けて、それに応答して充分な電流を負荷２４に与
え、それに関連するゲート容量を急速に充放電する。ゲ
ート駆動器２２に信号２０を供給することにより、装置
１０の総合的伝搬遅れが減少する。
がりと降下時間をもった信号１４を発生する。信号調整
器１６は、信号１４を低い電圧しきい値ＶL および高い
電圧しきい値ＶH 、ただしＶH ＞ＶL 、と比較して信号
１４を信号２０に変換する。信号調整器１６は、信号１
４がしきい値ＶH またはＶL と交差するとき、立ち上が
っているか、降下しているかを決めるためメモリ装置を
用いる。信号２０は、小さな立ち上がりと降下時間、お
よび最小の伝搬遅れをもつ。ゲート駆動器２２は信号２
０を受けて、それに応答して充分な電流を負荷２４に与
え、それに関連するゲート容量を急速に充放電する。ゲ
ート駆動器２２に信号２０を供給することにより、装置
１０の総合的伝搬遅れが減少する。
【００１６】従来のゲート駆動装置においては信号調整
器１６がなく、例えゲート駆動器２２が負荷２４のスイ
ッチング速度を加速するに充分な電流を発生できたとし
ても装置１０は依然として大きな総合的伝搬遅れをも
つ。それは、信号１４の大きな立ち上がりおよび降下時
間に対応して信号発生器１２から負荷への大きな伝搬遅
れを発生するからである。信号調整器１６は小さい立ち
上がりおよび降下時間と、最小の伝搬遅れをもった関連
する信号２０を発生することにより、このような許容で
きない伝搬遅れを減少する。信号２０をゲート駆動器２
２に与えることにより、信号調整器１６は信号発生器１
２から負荷への伝搬遅れを減少する。
器１６がなく、例えゲート駆動器２２が負荷２４のスイ
ッチング速度を加速するに充分な電流を発生できたとし
ても装置１０は依然として大きな総合的伝搬遅れをも
つ。それは、信号１４の大きな立ち上がりおよび降下時
間に対応して信号発生器１２から負荷への大きな伝搬遅
れを発生するからである。信号調整器１６は小さい立ち
上がりおよび降下時間と、最小の伝搬遅れをもった関連
する信号２０を発生することにより、このような許容で
きない伝搬遅れを減少する。信号２０をゲート駆動器２
２に与えることにより、信号調整器１６は信号発生器１
２から負荷への伝搬遅れを減少する。
【００１７】図２は、信号１４と２０を時間の関数とし
て示す。信号１４は遅い立ち上がり端縁と降下端縁をも
ち、その結果立ち上がり時間５４と降下時間５６を示
す。立ち上がり時間５４は信号１４が高い供給電圧の１
０％のような低い供給電圧Ｖ10の近くから前記高い供給
電圧の９０％のような高供給電圧Ｖ90の近くまで立ち上
がるに必要な時間である。降下時間５６は信号１４がＶ
90からＶ10に降下するに必要な時間である。信号調整器
１６は信号１４を電圧しきい値ＶL とＶH に比較し、メ
モリ装置を用いて信号１４が電圧領域５８に入るとき、
立ち上がっているか降下しているかにより信号１４を信
号２０に変換する。ＶL およびＶH は、Ｖ LとＶH を含
み、その間の電圧領域５８の境界を画定する。特に、信
号調整器１８のしきい値回路３０は信号１４を受け取
り、信号１４を電圧しきい値ＶL およびＶH と比較す
る。メモリのフラッグは信号１４がＶL を横切るとき消
滅し、信号１４がＶH と横切るときセットされる。メモ
リのフラッグが消滅しておれば、信号１４が電圧領域５
８に入ったとき立ち上がっており、メモリのフラッグが
セットされておれば、信号１４が電圧領域５８に入った
とき降下している。
て示す。信号１４は遅い立ち上がり端縁と降下端縁をも
ち、その結果立ち上がり時間５４と降下時間５６を示
す。立ち上がり時間５４は信号１４が高い供給電圧の１
０％のような低い供給電圧Ｖ10の近くから前記高い供給
電圧の９０％のような高供給電圧Ｖ90の近くまで立ち上
がるに必要な時間である。降下時間５６は信号１４がＶ
90からＶ10に降下するに必要な時間である。信号調整器
１６は信号１４を電圧しきい値ＶL とＶH に比較し、メ
モリ装置を用いて信号１４が電圧領域５８に入るとき、
立ち上がっているか降下しているかにより信号１４を信
号２０に変換する。ＶL およびＶH は、Ｖ LとＶH を含
み、その間の電圧領域５８の境界を画定する。特に、信
号調整器１８のしきい値回路３０は信号１４を受け取
り、信号１４を電圧しきい値ＶL およびＶH と比較す
る。メモリのフラッグは信号１４がＶL を横切るとき消
滅し、信号１４がＶH と横切るときセットされる。メモ
リのフラッグが消滅しておれば、信号１４が電圧領域５
８に入ったとき立ち上がっており、メモリのフラッグが
セットされておれば、信号１４が電圧領域５８に入った
とき降下している。
【００１８】信号１４がＶL より小さいとき、出力回路
３２は低出力状態６０で信号２０を発生する。信号１４
が領域５８に入り、かつ７２に示すされるように立ち上
がっておれば、出力回路３２は信号２０を高出力状態で
発生し、メモリのフラッグは消滅する。信号１４が電圧
領域５８内にあり、メモリフラッグが消滅しておれば、
出力回路３２は信号２０を高出力状態で発生する。信号
１４がＶH より大きいときは、出力回路３２は信号２０
を高出力状態で発生する。
３２は低出力状態６０で信号２０を発生する。信号１４
が領域５８に入り、かつ７２に示すされるように立ち上
がっておれば、出力回路３２は信号２０を高出力状態で
発生し、メモリのフラッグは消滅する。信号１４が電圧
領域５８内にあり、メモリフラッグが消滅しておれば、
出力回路３２は信号２０を高出力状態で発生する。信号
１４がＶH より大きいときは、出力回路３２は信号２０
を高出力状態で発生する。
【００１９】信号１４が電圧領域５８に入り、かつ７４
で示されるように降下状態であれば、出力回路３２は信
号２０を低出力状態６０で発生し、メモリのフラッグが
セットされる。信号１４が電圧領域５８にありメモリフ
ラッグがセットされておれば、出力回路３２は信号２０
を低出力状態６０で発生する。出力状態６０、６２は任
意の２つの区別された基準電圧に調整される。
で示されるように降下状態であれば、出力回路３２は信
号２０を低出力状態６０で発生し、メモリのフラッグが
セットされる。信号１４が電圧領域５８にありメモリフ
ラッグがセットされておれば、出力回路３２は信号２０
を低出力状態６０で発生する。出力状態６０、６２は任
意の２つの区別された基準電圧に調整される。
【００２０】信号１４の立ち上がり端縁５０から信号２
０の立ち上がり端縁６４までの伝搬遅れ６８と、信号１
４の降下端縁５２から信号２０の降下端縁６６までの伝
搬遅れ７０は、しきい値ＶL とＶH を適当に選択して最
小にされる。例えば、しきい値ＶL を減少することによ
り伝搬遅れ６８が減少し、しきい値ＶH を増加すること
により伝搬遅れ７０が減少する。電圧しきい値ＶL とＶ
H は遅れ６８と７０を減少し、かつ同時に基準電圧Ｖと
接地の間に信号１４の状態を正確に決めるに充分なマー
ジンが存在するように決められる。図２は、ＶH がＶ90
より小さく、Ｖ LがＶ10より大きく示されているが、Ｖ
L とＶH の選択が、それぞれの値が電圧Ｖ90およびＶ10
よりも小さく、または同一に、またはより大きくなるこ
ともある。
０の立ち上がり端縁６４までの伝搬遅れ６８と、信号１
４の降下端縁５２から信号２０の降下端縁６６までの伝
搬遅れ７０は、しきい値ＶL とＶH を適当に選択して最
小にされる。例えば、しきい値ＶL を減少することによ
り伝搬遅れ６８が減少し、しきい値ＶH を増加すること
により伝搬遅れ７０が減少する。電圧しきい値ＶL とＶ
H は遅れ６８と７０を減少し、かつ同時に基準電圧Ｖと
接地の間に信号１４の状態を正確に決めるに充分なマー
ジンが存在するように決められる。図２は、ＶH がＶ90
より小さく、Ｖ LがＶ10より大きく示されているが、Ｖ
L とＶH の選択が、それぞれの値が電圧Ｖ90およびＶ10
よりも小さく、または同一に、またはより大きくなるこ
ともある。
【００２１】装置１０はまた継続時間の短いパルスをも
ったデジタル信号がスルーレートの制限されたノードを
通過するのを容易にする。例えば、信号１４がゼロから
立ち上がり、ＶL を横切ったのち直ちにＶL より小さい
値に降下すると、信号調整器１６は高出力状態６２に続
いて低出力状態６０をもった信号２０を発生する。同様
に、もし信号１４が高状態電源電圧からＶH 以下に降下
した後、直ちにＶH より高い電圧に上昇したとすると、
信号調整器１６は低出力状態６０に続いて高出力状態６
２をもった信号２０を発生する。短い継続時間のパルス
をもった信号１４はスルーレートの限定されたノードを
通って良好に伝送され、ゲート駆動回路にスルーレート
の限定されたノードを含むスイッチモードコンバータに
おいてパルスの飛び越し（skipping) が最小にされる。
ったデジタル信号がスルーレートの制限されたノードを
通過するのを容易にする。例えば、信号１４がゼロから
立ち上がり、ＶL を横切ったのち直ちにＶL より小さい
値に降下すると、信号調整器１６は高出力状態６２に続
いて低出力状態６０をもった信号２０を発生する。同様
に、もし信号１４が高状態電源電圧からＶH 以下に降下
した後、直ちにＶH より高い電圧に上昇したとすると、
信号調整器１６は低出力状態６０に続いて高出力状態６
２をもった信号２０を発生する。短い継続時間のパルス
をもった信号１４はスルーレートの限定されたノードを
通って良好に伝送され、ゲート駆動回路にスルーレート
の限定されたノードを含むスイッチモードコンバータに
おいてパルスの飛び越し（skipping) が最小にされる。
【００２２】図３は、スルーレートの限定されたノード
を通って信号１４を伝搬する信号調整器１６の１実施例
を示す。信号調整器１６は出力回路３２に接続されたし
きい値回路３０を含む。しきい値回路３０は高電圧しき
い値ＶH と関連する第１の電圧領域比較器８４、低電圧
しきい値ＶL と関連する第２の電圧領域比較器８６、お
よび比較器８４。８６に結合された論理回路８８を含
む。しきい値回路３０はまた中間電圧しきい値ＶT に関
連する電圧しきい値比較器９０と、論理ユニット８８お
よび比較器９０に結合されたメモリ装置９２を含む。メ
モリ装置９２はデータ入力端子Ｄ、クロック入力端子
Ｃ，相補的出力端子Ｑ（バー）をもったフリップ−フロ
ップ回路を含む。１つの実施例において、比較器９０は
中間高電圧しきい値ＶTHと、中間低電圧しきい値ＶTLを
含む。ここで、ＶH ＞ＶTH＞ＶT ＞ＶTL＞ＶL である。
これら追加のしきい値は信号１４と２０の状態を正確に
決めるための電圧しきい値のノイズマージンである。
を通って信号１４を伝搬する信号調整器１６の１実施例
を示す。信号調整器１６は出力回路３２に接続されたし
きい値回路３０を含む。しきい値回路３０は高電圧しき
い値ＶH と関連する第１の電圧領域比較器８４、低電圧
しきい値ＶL と関連する第２の電圧領域比較器８６、お
よび比較器８４。８６に結合された論理回路８８を含
む。しきい値回路３０はまた中間電圧しきい値ＶT に関
連する電圧しきい値比較器９０と、論理ユニット８８お
よび比較器９０に結合されたメモリ装置９２を含む。メ
モリ装置９２はデータ入力端子Ｄ、クロック入力端子
Ｃ，相補的出力端子Ｑ（バー）をもったフリップ−フロ
ップ回路を含む。１つの実施例において、比較器９０は
中間高電圧しきい値ＶTHと、中間低電圧しきい値ＶTLを
含む。ここで、ＶH ＞ＶTH＞ＶT ＞ＶTL＞ＶL である。
これら追加のしきい値は信号１４と２０の状態を正確に
決めるための電圧しきい値のノイズマージンである。
【００２３】出力回路３２は論理ユニット８８、比較器
９０、およびメモリ装置９２に結合された論理回路９４
を含む。論理回路９４は、論理要素の適当な配置を含
み、２つの入力信号と選択された信号を受けて信号２０
を発生する。信号２０は、選択された信号がハイのとき
は第１の入力信号に等しく、選択された信号がローのと
きは第２の入力信号に等しい。
９０、およびメモリ装置９２に結合された論理回路９４
を含む。論理回路９４は、論理要素の適当な配置を含
み、２つの入力信号と選択された信号を受けて信号２０
を発生する。信号２０は、選択された信号がハイのとき
は第１の入力信号に等しく、選択された信号がローのと
きは第２の入力信号に等しい。
【００２４】作動時に、比較器８４、８６は信号１４が
電圧領域５８内にあるか否かを決定する。同時に比較器
９０が信号１４をＶT と比較する。信号１４が電圧領域
５８内にあると、クロック信号がメモリ装置９２のクロ
ック入力端子Ｃに印加される。それに応答して、メモリ
装置は信号１４がＶT よりも大きいか、小さいかを判断
して、信号１４が電圧領域５８に入るとき立ち上がって
いるか、降下しているかを記録する。特に、信号１４が
領域５８内に入ったとき、ＶT より小さいときは、メモ
リ装置９２はクリアされて信号１４が立ち上っているこ
とを示す。もし、信号１４が領域５８内に入ったとき、
ＶT より大きいときは、メモリ装置９２はセットされて
信号１４が降下していることを示す。論理回路９４は信
号１４が電圧領域５８内にあり、メモリ装置がクリアさ
れているとき、及び信号１４がＶ H より大きいときは高
状態６２の信号２０を発生する。論理回路９４は信号１
４が電圧領域５８内にあり、メモリ装置がセットされて
いるとき、及び信号１４がＶL より小さいときは低状態
６０の信号２０を発生する。
電圧領域５８内にあるか否かを決定する。同時に比較器
９０が信号１４をＶT と比較する。信号１４が電圧領域
５８内にあると、クロック信号がメモリ装置９２のクロ
ック入力端子Ｃに印加される。それに応答して、メモリ
装置は信号１４がＶT よりも大きいか、小さいかを判断
して、信号１４が電圧領域５８に入るとき立ち上がって
いるか、降下しているかを記録する。特に、信号１４が
領域５８内に入ったとき、ＶT より小さいときは、メモ
リ装置９２はクリアされて信号１４が立ち上っているこ
とを示す。もし、信号１４が領域５８内に入ったとき、
ＶT より大きいときは、メモリ装置９２はセットされて
信号１４が降下していることを示す。論理回路９４は信
号１４が電圧領域５８内にあり、メモリ装置がクリアさ
れているとき、及び信号１４がＶ H より大きいときは高
状態６２の信号２０を発生する。論理回路９４は信号１
４が電圧領域５８内にあり、メモリ装置がセットされて
いるとき、及び信号１４がＶL より小さいときは低状態
６０の信号２０を発生する。
【００２５】図４はさらに詳細に信号調整器１６を示
す。この実施例において比較器８４は、ｐ−チャネルＭ
ＯＳＦＥＴのような、信号１４に結合されたゲート端子
と、基準電圧（Ｖ）に接続されたソース端子と、電流源
９８及びＶH −Ｖに等しい電圧しきい値に接続されたド
レイン端子をもった比較トランジスタ９６を含む。比較
器８６はｎ−チャネルＭＯＳＦＥＴのような、信号１４
に結合されたゲート端子と、接地電位のような基準電圧
に接続されたソ−ス端子と、電流源１０２及びＶ L に等
しい電圧しきい値に接続されたドレイン端子をもった比
較トランジスタ１００を含む。論理ユニット８８は、２
つの入力信号に対して排他的論理和として機能する論理
要素の任意の適当な配列を含む。
す。この実施例において比較器８４は、ｐ−チャネルＭ
ＯＳＦＥＴのような、信号１４に結合されたゲート端子
と、基準電圧（Ｖ）に接続されたソース端子と、電流源
９８及びＶH −Ｖに等しい電圧しきい値に接続されたド
レイン端子をもった比較トランジスタ９６を含む。比較
器８６はｎ−チャネルＭＯＳＦＥＴのような、信号１４
に結合されたゲート端子と、接地電位のような基準電圧
に接続されたソ−ス端子と、電流源１０２及びＶ L に等
しい電圧しきい値に接続されたドレイン端子をもった比
較トランジスタ１００を含む。論理ユニット８８は、２
つの入力信号に対して排他的論理和として機能する論理
要素の任意の適当な配列を含む。
【００２６】比較器９０はシュミット（Schmitt)・トリ
ガ回路を含み、シュミット・トリガ回路は例えば出力端
子１０６、接地のような基準電圧に接続された負の入力
端子１０８、及び中間電圧しきい値ＶT のような基準電
圧と信号１４に抵抗１１４を介して接続され、出力端子
１０６に抵抗１１６を介して接続された正の入力端子１
１０をもった演算増幅器１０４により構成される。抵抗
１１６の値に対する抵抗１１４の相対的値が、シュミッ
ト・トリガ回路９０が起動される中間低電圧しきい値Ｖ
TLと中間高電圧しきい値ＶTHを決める。電圧しきい値Ｖ
TLとＶTHは信号１４と２０の状態を正確に決めるため電
圧しきい値ＶT に対する雑音マージンを与える。比較器
９０は適当なヒステリシスをもった任意のシュミット・
トリガ回路構成を含む。
ガ回路を含み、シュミット・トリガ回路は例えば出力端
子１０６、接地のような基準電圧に接続された負の入力
端子１０８、及び中間電圧しきい値ＶT のような基準電
圧と信号１４に抵抗１１４を介して接続され、出力端子
１０６に抵抗１１６を介して接続された正の入力端子１
１０をもった演算増幅器１０４により構成される。抵抗
１１６の値に対する抵抗１１４の相対的値が、シュミッ
ト・トリガ回路９０が起動される中間低電圧しきい値Ｖ
TLと中間高電圧しきい値ＶTHを決める。電圧しきい値Ｖ
TLとＶTHは信号１４と２０の状態を正確に決めるため電
圧しきい値ＶT に対する雑音マージンを与える。比較器
９０は適当なヒステリシスをもった任意のシュミット・
トリガ回路構成を含む。
【００２７】信号調整器１６の作動は図２を参照して最
良に説明される。信号調整器１６は立ち上がり端縁５０
と降下端縁５２、および立ち上がり時間５４および降下
時間５６をもった信号１４を受ける。もし、立ち上がり
端縁５０がＶL より小さければ、トランジスタ１００は
オフに維持されハイの論理信号１３０を発生する。同時
に、トランジスタ９６はオンとなりハイの論理信号１３
２を発生する。論理ユニット８８は信号１３０と１３２
に対して排他的論理和として機能してローの電圧領域信
号１３４を発生する。シュミット・トリガ回路９０は、
ＶTHより小さい信号１４に応答してローの電圧しきい値
信号１３６を発生する。メモリ装置９２のフリップ・フ
ロップ信号１３８は、信号調整器１６の過去の動作に従
って、ハイまたはローの何れかの状態である。論理回路
９４は信号１３４、１３６、１３８を受けて、信号２０
を発生する。信号２０は信号１３４の状態がローのとき
は信号１３６に等しく、信号１３４の状態がハイのとき
は信号１３８に等しい。この場合、論理回路９４はロー
の信号１３４に応答して、ローの信号１３６に等しい信
号２０を発生する。
良に説明される。信号調整器１６は立ち上がり端縁５０
と降下端縁５２、および立ち上がり時間５４および降下
時間５６をもった信号１４を受ける。もし、立ち上がり
端縁５０がＶL より小さければ、トランジスタ１００は
オフに維持されハイの論理信号１３０を発生する。同時
に、トランジスタ９６はオンとなりハイの論理信号１３
２を発生する。論理ユニット８８は信号１３０と１３２
に対して排他的論理和として機能してローの電圧領域信
号１３４を発生する。シュミット・トリガ回路９０は、
ＶTHより小さい信号１４に応答してローの電圧しきい値
信号１３６を発生する。メモリ装置９２のフリップ・フ
ロップ信号１３８は、信号調整器１６の過去の動作に従
って、ハイまたはローの何れかの状態である。論理回路
９４は信号１３４、１３６、１３８を受けて、信号２０
を発生する。信号２０は信号１３４の状態がローのとき
は信号１３６に等しく、信号１３４の状態がハイのとき
は信号１３８に等しい。この場合、論理回路９４はロー
の信号１３４に応答して、ローの信号１３６に等しい信
号２０を発生する。
【００２８】信号１４の立ち上がり端縁５０が電圧しき
い値ＶL を通過すると、トランジスタ１００はオンとな
りローの論理信号１３０を発生する。同時に、トランジ
スタ９６はオンに維持されているのでハイの論理信号１
３２を発生する。論理ユニット８８は信号１３０と１３
２に対して排他的論理和として機能してハイの電圧領域
信号１３４を発生する。メモリ装置９２はクロック入力
端子Ｃのクロック信号に応答して、信号１３４の状態が
ローからハイに移る時点の信号１３６の状態を捕らえ
る。その結果、メモリ装置９２は電圧しきい値信号１３
６のローの状態を捕らえ、相補的出力端子Ｑ（バー）に
ハイのフリップ・フロップ信号１３８を発生する。論理
回路９４は信号１３４、１３６、１３８を受けて、信号
１３４のハイの状態に応じて、ハイの信号１３８に等し
い信号２０を発生する。信号２０は急速に立ち上がる端
縁６４をもつ。しきい値ＶL は接地付近の任意の値に設
定できるので、立ち上がり端縁５０の起点から立ち上が
り端縁６４の起点までの伝搬遅れ６８を非常に小さい値
に減少することができる。
い値ＶL を通過すると、トランジスタ１００はオンとな
りローの論理信号１３０を発生する。同時に、トランジ
スタ９６はオンに維持されているのでハイの論理信号１
３２を発生する。論理ユニット８８は信号１３０と１３
２に対して排他的論理和として機能してハイの電圧領域
信号１３４を発生する。メモリ装置９２はクロック入力
端子Ｃのクロック信号に応答して、信号１３４の状態が
ローからハイに移る時点の信号１３６の状態を捕らえ
る。その結果、メモリ装置９２は電圧しきい値信号１３
６のローの状態を捕らえ、相補的出力端子Ｑ（バー）に
ハイのフリップ・フロップ信号１３８を発生する。論理
回路９４は信号１３４、１３６、１３８を受けて、信号
１３４のハイの状態に応じて、ハイの信号１３８に等し
い信号２０を発生する。信号２０は急速に立ち上がる端
縁６４をもつ。しきい値ＶL は接地付近の任意の値に設
定できるので、立ち上がり端縁５０の起点から立ち上が
り端縁６４の起点までの伝搬遅れ６８を非常に小さい値
に減少することができる。
【００２９】信号１４の立ち上がり端縁５０が電圧しき
い値ＶTHを通過すると、シュミット・トリガ回路９０は
ハイの信号１３６を発生する。ＶT とＶTHとの間の雑音
マージンは、周囲雑音による電圧しきい値ＶT の回りの
信号１４の潜在的振動に拘らず信号１４の正確な状態決
定を与える。トランジスタ１００はオンに維持されてお
りローの信号１３０を発生し、トランジスタ９６はオン
に維持されてハイの信号１３２を発生する。論理ユニッ
ト８８は信号１３０、１３２に対して排他的論理和とし
て機能してハイの信号１３４を発生する。メモリ装置９
２はハイの信号１３８を発生する。論理回路９４は信号
１３４、１３６、１３８を受け、ハイの状態の信号１３
４に応じ、ハイ信号１３８に等しい信号２０を発生す
る。
い値ＶTHを通過すると、シュミット・トリガ回路９０は
ハイの信号１３６を発生する。ＶT とＶTHとの間の雑音
マージンは、周囲雑音による電圧しきい値ＶT の回りの
信号１４の潜在的振動に拘らず信号１４の正確な状態決
定を与える。トランジスタ１００はオンに維持されてお
りローの信号１３０を発生し、トランジスタ９６はオン
に維持されてハイの信号１３２を発生する。論理ユニッ
ト８８は信号１３０、１３２に対して排他的論理和とし
て機能してハイの信号１３４を発生する。メモリ装置９
２はハイの信号１３８を発生する。論理回路９４は信号
１３４、１３６、１３８を受け、ハイの状態の信号１３
４に応じ、ハイ信号１３８に等しい信号２０を発生す
る。
【００３０】信号１４の立ち上がり端縁５０が電圧しき
い値ＶH を通過するとき、トランジスタ１００はオンの
ままであり、ローの信号１３０を発生する。同時に、ト
ランジスタ９６はオフされ、ローの信号１３２を発生す
る。論理ユニット８８は信号１３０と１３２に対して排
他的論理和として機能してローの信号１３４を発生す
る。メモリ装置９２はハイの信号１３８を発生する。シ
ュミット・トリガ回路９０はハイの信号１３６を発生す
る。論理回路９４は信号１３４、１３６、１３８を受け
て、信号１３４のローの状態に応じて、ハイの信号１３
６に等しい信号２０を発生する。信号１４の立ち上がり
端縁５０が電圧Ｖに近づく間、および信号１４の降下端
縁５２が電圧Ｖから電圧しきい値ＶH に近づく間、信号
２０はハイに維持される。
い値ＶH を通過するとき、トランジスタ１００はオンの
ままであり、ローの信号１３０を発生する。同時に、ト
ランジスタ９６はオフされ、ローの信号１３２を発生す
る。論理ユニット８８は信号１３０と１３２に対して排
他的論理和として機能してローの信号１３４を発生す
る。メモリ装置９２はハイの信号１３８を発生する。シ
ュミット・トリガ回路９０はハイの信号１３６を発生す
る。論理回路９４は信号１３４、１３６、１３８を受け
て、信号１３４のローの状態に応じて、ハイの信号１３
６に等しい信号２０を発生する。信号１４の立ち上がり
端縁５０が電圧Ｖに近づく間、および信号１４の降下端
縁５２が電圧Ｖから電圧しきい値ＶH に近づく間、信号
２０はハイに維持される。
【００３１】信号１４の降下端縁５２が電圧しきい値Ｖ
H を通過するとき、トランジスタ１００はオンの儘でロ
ーの信号１３０を発生する。同時に、トランジスタ９６
はオンされ、ハイの信号１３２を発生する。論理ユニッ
ト８８は信号１３０、１３２に対してが排他的論理和と
して機能して、ハイの信号１３４を発生する。メモリ装
置９２は信号１３４の状態がローからハイに移る時点
で、クロック入力端子Ｃにおけるクロック信号に応答し
て、信号１３６の状態を捕らえる。その結果、メモリ装
置９２は信号１３６のハイの状態を捕らえて、ローの信
号１３８を相補的出力端子Ｑ（バー）に発生する。論理
回路９４は信号１３４、１３６、１３８を受けて、信号
１３４のハイの状態に応答して、ローの信号１３８に等
しい信号２０を発生する。信号２０は急速に降下する端
縁６６を示す。しきい値ＶH は電圧Ｖに近接して任意に
設定されるので、降下端縁５２の起点から降下端縁６６
の起点までの伝搬遅れ７０は非常に小さい値に減少でき
る。
H を通過するとき、トランジスタ１００はオンの儘でロ
ーの信号１３０を発生する。同時に、トランジスタ９６
はオンされ、ハイの信号１３２を発生する。論理ユニッ
ト８８は信号１３０、１３２に対してが排他的論理和と
して機能して、ハイの信号１３４を発生する。メモリ装
置９２は信号１３４の状態がローからハイに移る時点
で、クロック入力端子Ｃにおけるクロック信号に応答し
て、信号１３６の状態を捕らえる。その結果、メモリ装
置９２は信号１３６のハイの状態を捕らえて、ローの信
号１３８を相補的出力端子Ｑ（バー）に発生する。論理
回路９４は信号１３４、１３６、１３８を受けて、信号
１３４のハイの状態に応答して、ローの信号１３８に等
しい信号２０を発生する。信号２０は急速に降下する端
縁６６を示す。しきい値ＶH は電圧Ｖに近接して任意に
設定されるので、降下端縁５２の起点から降下端縁６６
の起点までの伝搬遅れ７０は非常に小さい値に減少でき
る。
【００３２】信号１４の降下端縁５２が電圧しきい値Ｖ
TLを通過するとき、シュミット・トリガ回路９０はロー
の信号１３６を発生する。ＶT とＶTLの間の雑音マージ
ンは、周囲雑音による電圧しきい値ＶT の回りの信号１
４の潜在的振動に拘らず信号１４の正確な状態決定を与
える。トランジスタ１００はオンに維持されローの信号
１３０を発生し、一方トランジスタ９６はオンに維持さ
れハイの信号１３２を発生する。論理ユニット８８は信
号１３０と１３２に対して排他的論理和として機能しハ
イの信号１３４を発生する。メモリ装置９２はローの信
号１３８を発生する。論理回路９４は信号１３４、１３
６、１３８を受け取り、信号１３４のハイ状態に応答し
てローの信号１３８に等しい信号２０を発生する。
TLを通過するとき、シュミット・トリガ回路９０はロー
の信号１３６を発生する。ＶT とＶTLの間の雑音マージ
ンは、周囲雑音による電圧しきい値ＶT の回りの信号１
４の潜在的振動に拘らず信号１４の正確な状態決定を与
える。トランジスタ１００はオンに維持されローの信号
１３０を発生し、一方トランジスタ９６はオンに維持さ
れハイの信号１３２を発生する。論理ユニット８８は信
号１３０と１３２に対して排他的論理和として機能しハ
イの信号１３４を発生する。メモリ装置９２はローの信
号１３８を発生する。論理回路９４は信号１３４、１３
６、１３８を受け取り、信号１３４のハイ状態に応答し
てローの信号１３８に等しい信号２０を発生する。
【００３３】信号１４の降下端縁５２が電圧しきい値Ｖ
L を通過するとき、トランジスタ１００はオフとなりハ
イの信号１３０を発生する。同時に、トランジスタ９６
はオンに維持されハイの信号１３２を発生する。論理ユ
ニット８８は信号１３０と１３２に対して排他的論理和
として機能し、ローの信号１３４を発生する。シュミッ
ト・トリガ回路９０はローの信号１３６を発生し、一方
メモリ装置９２はローの信号１３８を発生する。論理回
路９４は信号１３４、１３６、１３８を受け取り、信号
１３４のローの状態に応答して、ローの信号１３６に等
しい信号２０を発生する。信号２０は、信号１４の降下
端縁５２が接地に近づくときロー状態に維持され、その
後信号１４の立ち上がり端縁５０は再び電圧しきい値Ｖ
L に近づく。
L を通過するとき、トランジスタ１００はオフとなりハ
イの信号１３０を発生する。同時に、トランジスタ９６
はオンに維持されハイの信号１３２を発生する。論理ユ
ニット８８は信号１３０と１３２に対して排他的論理和
として機能し、ローの信号１３４を発生する。シュミッ
ト・トリガ回路９０はローの信号１３６を発生し、一方
メモリ装置９２はローの信号１３８を発生する。論理回
路９４は信号１３４、１３６、１３８を受け取り、信号
１３４のローの状態に応答して、ローの信号１３６に等
しい信号２０を発生する。信号２０は、信号１４の降下
端縁５２が接地に近づくときロー状態に維持され、その
後信号１４の立ち上がり端縁５０は再び電圧しきい値Ｖ
L に近づく。
【００３４】１実施例において、しきい値回路３０はさ
らにｐ−チャネルＭＯＳＦＥＴのようなプルアップ（引
き上げ）トランジスタ１４０を含む。プルアップトラン
ジスタ１４０は、基準電圧Ｖに結合されたソース端子
と、トランジスタ９６ノードレイン端子に結合されたゲ
ート端子と、信号１４に結合されたドレイン端子を含
む。トランジスタ１４０は信号１４のゆっくり立ち上が
る端縁５０が電圧しきい値ＶH を横切るとき、信号１４
の正確な状態決定を与える。特に、信号１４の立ち上が
り端縁５０が電圧しきい値ＶH を横切るとき、トランジ
スタ９６がオフになりローの信号１３２を発生する。論
理信号１３２のロー状態に応答して、トランジスタ１４
０はオンして、入力信号１４を基準電圧Ｖまで「プルア
ップ」する。これにより、信号１４、２０の不正確な状
態決定を起こすような、信号１４の電圧しきい値ＶH の
回りの潜在的振動が除去される。
らにｐ−チャネルＭＯＳＦＥＴのようなプルアップ（引
き上げ）トランジスタ１４０を含む。プルアップトラン
ジスタ１４０は、基準電圧Ｖに結合されたソース端子
と、トランジスタ９６ノードレイン端子に結合されたゲ
ート端子と、信号１４に結合されたドレイン端子を含
む。トランジスタ１４０は信号１４のゆっくり立ち上が
る端縁５０が電圧しきい値ＶH を横切るとき、信号１４
の正確な状態決定を与える。特に、信号１４の立ち上が
り端縁５０が電圧しきい値ＶH を横切るとき、トランジ
スタ９６がオフになりローの信号１３２を発生する。論
理信号１３２のロー状態に応答して、トランジスタ１４
０はオンして、入力信号１４を基準電圧Ｖまで「プルア
ップ」する。これにより、信号１４、２０の不正確な状
態決定を起こすような、信号１４の電圧しきい値ＶH の
回りの潜在的振動が除去される。
【００３５】例えば、信号１４の立ち上がり端縁５０の
電圧しきい値ＶH の回りの振動は出力信号２０に小動揺
（glitch) を起こす可能性がある。特に、周囲雑音が信
号１４の立ち上がり端縁５０を、電圧しきい値ＶH を横
切った後に電圧しきい値ＶHの回りに振動させると、信
号調整器１６はローの信号２０を発生し、その後直ちに
ハイの信号２０を発生するかもしれない。しかし、追加
のトランジスタ１４０は、信号１４の立ち上がり端縁５
０が電圧しきい値ＶH を横切った後、信号１４をハイの
状態に引き上げる。これにより、信号１４の雑音による
潜在的振動の影響を除去し、信号１４と２０の正確な状
態決定が得られる。同様に、信号１４の電圧しきい値Ｖ
H の回りの潜在的振動を除去するため、しきい値回路３
０にプルダウン（引き下げ）トランジスタを附加しても
よい。
電圧しきい値ＶH の回りの振動は出力信号２０に小動揺
（glitch) を起こす可能性がある。特に、周囲雑音が信
号１４の立ち上がり端縁５０を、電圧しきい値ＶH を横
切った後に電圧しきい値ＶHの回りに振動させると、信
号調整器１６はローの信号２０を発生し、その後直ちに
ハイの信号２０を発生するかもしれない。しかし、追加
のトランジスタ１４０は、信号１４の立ち上がり端縁５
０が電圧しきい値ＶH を横切った後、信号１４をハイの
状態に引き上げる。これにより、信号１４の雑音による
潜在的振動の影響を除去し、信号１４と２０の正確な状
態決定が得られる。同様に、信号１４の電圧しきい値Ｖ
H の回りの潜在的振動を除去するため、しきい値回路３
０にプルダウン（引き下げ）トランジスタを附加しても
よい。
【００３６】図５は信号調整器１６の他の実施例を示
す。この実施例では、比較器８４はシュミット・トリガ
回路、例えば出力端子１５２、電圧しきい値ＶH のよう
な基準電圧と信号１４に結合された負の入力端子１５
４、抵抗１５８により接地のような基準電圧に結合さ
れ、抵抗１６０により出力端子１５２に結合された正の
入力端子１５６を含む演算増幅器１５０を含む。抵抗１
５６の抵抗１６０に対する相対的値が、シュミット・ト
リガ回路を変化させる高い正の電圧しきい値ＶH+と、高
い負の電圧しきい値ＶH-を決める。シュミット・トリガ
回路８４は立ち上がり信号１４が高い正の電圧しきい値
ＶH+を横切るときハイの状態からローの状態に変化し、
降下信号１４が高い負の電圧しきい値ＶH-を横切るとき
ローの状態からハイの状態に変化する。ここで、ＶH+＞
ＶH ＞ＶH-である。
す。この実施例では、比較器８４はシュミット・トリガ
回路、例えば出力端子１５２、電圧しきい値ＶH のよう
な基準電圧と信号１４に結合された負の入力端子１５
４、抵抗１５８により接地のような基準電圧に結合さ
れ、抵抗１６０により出力端子１５２に結合された正の
入力端子１５６を含む演算増幅器１５０を含む。抵抗１
５６の抵抗１６０に対する相対的値が、シュミット・ト
リガ回路を変化させる高い正の電圧しきい値ＶH+と、高
い負の電圧しきい値ＶH-を決める。シュミット・トリガ
回路８４は立ち上がり信号１４が高い正の電圧しきい値
ＶH+を横切るときハイの状態からローの状態に変化し、
降下信号１４が高い負の電圧しきい値ＶH-を横切るとき
ローの状態からハイの状態に変化する。ここで、ＶH+＞
ＶH ＞ＶH-である。
【００３７】比較器８６はシュミット・トリガ回路、例
えば出力端子１６４、電圧しきい値ＶL のような基準電
圧に結合された負の入力端子１６６、接地のような基準
電圧に抵抗１７０により結合され、出力端子１６４に抵
抗１７２により結合された正の入力端子１６８を含む演
算増幅器１６２を含む。抵抗１７０の抵抗１７２に対す
る相対的値が、シュミット・トリガ回路を変化させる低
い正の電圧しきい値Ｖ L+と低い負の電圧しきい値ＶL-を
決める。シュミット・トリガ回路８６は立ち上がり信号
１４が低い正の電圧しきい値ＶL+を横切るときハイの状
態からローの状態に変化し、降下信号１４が低い負の電
圧しきい値ＶL-を横切るときローの状態からハイの状態
に変化する。ここで、ＶL+＞ＶL ＞ＶL-である。
えば出力端子１６４、電圧しきい値ＶL のような基準電
圧に結合された負の入力端子１６６、接地のような基準
電圧に抵抗１７０により結合され、出力端子１６４に抵
抗１７２により結合された正の入力端子１６８を含む演
算増幅器１６２を含む。抵抗１７０の抵抗１７２に対す
る相対的値が、シュミット・トリガ回路を変化させる低
い正の電圧しきい値Ｖ L+と低い負の電圧しきい値ＶL-を
決める。シュミット・トリガ回路８６は立ち上がり信号
１４が低い正の電圧しきい値ＶL+を横切るときハイの状
態からローの状態に変化し、降下信号１４が低い負の電
圧しきい値ＶL-を横切るときローの状態からハイの状態
に変化する。ここで、ＶL+＞ＶL ＞ＶL-である。
【００３８】しきい値ＶL とＶH にヒステリシスを附加
することにより、信号１４の雑音により信号２０が電圧
しきい値ＶL とＶH の回りで不要に転移するのを防止す
る。比較器８４、８６は適当なヒステリシスを与える任
意のシュミット・トリガ回路構成をもてばよいことを理
解すべきである。特に、比較器８４、８６が共に非反転
シュミット・トリガ回路をもっても、あるいは共に反転
シュミット・トリガ回路をもってもよい。
することにより、信号１４の雑音により信号２０が電圧
しきい値ＶL とＶH の回りで不要に転移するのを防止す
る。比較器８４、８６は適当なヒステリシスを与える任
意のシュミット・トリガ回路構成をもてばよいことを理
解すべきである。特に、比較器８４、８６が共に非反転
シュミット・トリガ回路をもっても、あるいは共に反転
シュミット・トリガ回路をもってもよい。
【００３９】本発明を各種の実施例について説明した
が、当業者には多数の変化、変更、改造、改変、修正が
示唆されるであろうし、本発明は前記請求項の趣旨と範
囲に含まれる変化、変更、改造、改変、修正を含むこと
を意図するものである。
が、当業者には多数の変化、変更、改造、改変、修正が
示唆されるであろうし、本発明は前記請求項の趣旨と範
囲に含まれる変化、変更、改造、改変、修正を含むこと
を意図するものである。
【図１】本発明の１実施例によるゲート駆動装置のブロ
ック図面。
ック図面。
【図２】図１の装置により発生する信号を示す図面。
【図３】図１の装置の信号調整器の実施例を示す図面。
【図４】図３の信号調整器を詳細に示す図面。
【図５】信号調整器の他の実施例を示す図面。
１０ ゲート駆動装置 １２ 信号発生器 １４ ゆっくり立ち上がる信号 １６ 信号調整器 １８ ノード ２０ 急速に立ち上がる信号 ２２ ゲート駆動器 ２４ 負荷 ２６ 制御器ＩＣ ３０ しきい値回路 ３２ 出力回路 ５０ 立ち上がり端縁 ５２ 降下端縁 ５４ 立ち上がり時間 ５６ 降下時間 ６８、７０ 伝搬遅れ ８４、８６、９０ 比較器 ９２ メモリ装置
Claims (20)
- 【請求項１】 しきい値回路と出力回路を備えたデジタ
ル信号を伝搬する装置にして、 前記しきい値回路は、 入力信号が電圧領域に入ったか否かを示す比較器回路
と、 前記比較器回路に結合されて、前記入力信号が前記電圧
領域に入るとき立ち上がっているなら第１の状態をも
ち、前記入力信号が前記電圧領域に入るとき降下してい
るときは第２の状態をもつメモリと、を備え、 前記出力回路は前記メモリに結合されて、前記入力信号
が前記電圧領域内にあり、前記メモリが前記第１の状態
にあればハイの出力信号を発生し、前記入力信号が前記
電圧領域内にあり、前記メモリが前記第２の状態にあれ
ばローの出力信号を発生するように作動する、 ようになった、前記デジタル信号を伝搬する装置。 - 【請求項２】 請求項１において、さらに、 前記しきい値回路に結合され前記入力信号を発生するよ
うに作動する信号発生器と、 前記出力回路に結合され、前記ハイの出力信号と前記ロ
ーの出力信号の選択された１つに応答して駆動信号を発
生する駆動器と、 前記駆動器に結合された負荷と、 をさらに含む、デジタル信号を伝搬する装置。 - 【請求項３】 請求項１において、前記比較器回路は、 前記入力信号を受けて、前記入力信号が高い電圧しきい
値を越えているか否かを示す第１の論理信号を発生する
第１の電圧領域比較器と、 前記入力信号を受けて、前記入力信号が低い電圧しきい
値を越えているか否かを示す第２の論理信号を発生する
第２の電圧領域比較器と、 前記入力信号を受けて、前記入力信号が中間の電圧しき
い値より大きいか、小さいかを示す電圧しきい値信号を
発生する電圧しきい値比較器と、 を含む、前記デジタル信号を伝搬する装置。 - 【請求項４】 請求項１において、前記出力回路は前記
入力信号が前記電圧領域より大きいときハイの出力信号
を発生し、前記入力信号が前記電圧領域より小さいとき
ローの出力信号を発生するように作動する、前記デジタ
ル信号を伝搬する装置。 - 【請求項５】 請求項３において、 前記第１の電圧領域比較器が、前記入力信号が低い正の
電圧しきい値を越えるときは第１の論理状態をもった第
２の論理信号を発生し、前記入力信号が低い負の電圧し
きい値を越えないときは第２の論理状態をもった第１の
論理信号を発生するシュミット・トリガ回路を含み、 前記第２の電圧領域比較器は、前記入力信号が高い正の
電圧しきい値を越えるときは前記第１の論理状態をもっ
た第１の論理信号を発生し、前記入力信号が高い負の電
圧しきい値を越えないときは前記第２の論理状態をもっ
た第２の論理信号を発生するシュミット・トリガ回路を
含む、前記デジタル信号を伝搬する装置。 - 【請求項６】 請求項３において、前記しきい値回路さ
らに前記第１の論理信号と前記第２の論理信号の排他的
論理和の論理機能を表す電圧領域信号を発生する論理ゲ
ートを含む、前記前記デジタル信号を伝搬する装置。 - 【請求項７】 請求項３において、 前記第１の電圧領域比較器は前記入力電圧信号に結合さ
れたゲート端子をもったｐ−チャネルＭＯＳＦＥＴを含
み、 前記第２の電圧領域比較器は前記入力電圧信号に結合さ
れたゲート端子をもったｎ−チャネルＭＯＳＦＥＴを含
む、前記デジタル信号を伝搬する装置。 - 【請求項８】 請求項３において、前記電圧しきい値比
較器が前記入力信号を受けて、前記入力信号が高い中間
電圧しきい値を越えるときは高い電圧しきい値信号を発
生し、前記入力信号が低い中間電圧しきい値を越えない
ときは低い電圧しきい値信号を発生するシュミット・ト
リガ回路を含む、前記デジタル信号を伝搬する装置。 - 【請求項９】 請求項３において、前記メモリが、前記
入力信号が前記電圧領域に入るのに応答して、前記第１
の状態と第２の状態の選択された１つとして、前記電圧
しきい値信号を記憶する、前記デジタル信号を伝搬する
装置。 - 【請求項１０】 請求項９において、前記出力回路がさ
らに、前記入力信号が前記電圧領域内にないとき前記電
圧しきい値信号に等しい出力信号を発生し、前記入力信
号が前記電圧領域内にあるとき前記メモリに格納されて
いる前記電圧しきい値信号の反転に等しい出力信号を発
生する論理ユニットを含む、前記デジタル信号を伝搬す
る装置。 - 【請求項１１】 請求項１において、前記しきい値回路
がさらに、前記入力信号に結合されたドレイン端子と、
前記比較回路に結合されたゲート端子をもったプルアッ
プトランジスタを含み、該プルアップトランジスタが前
記出力信号の振動を除去するように作動する、前記デジ
タル信号を伝搬する装置。 - 【請求項１２】 入力信号を受けること、 前記入力信号が電圧領域内にあるか否かを決めること、 前記入力信号が前記電圧領域に入るとき前記入力信号が
立ち上がっておれば第１の状態と決めること、 前記入力信号が前記電圧領域に入るとき前記入力信号が
降下しておれば第２の状態と決めること、 前記入力信号が前記電圧領域内にあって第１の状態であ
れば、ハイの出力信号を発生すること、 前記入力信号が前記電圧領域内にあって第２の状態であ
れば、ローの出力信号を発生すること、 の各工程を含む、デジタル信号を伝搬する方法。 - 【請求項１３】 請求項１２の方法において、さらに前
記入力信号が前記電圧領域より大きいときはハイの出力
信号を発生すること、 前記入力信号が前記電圧領域より小さいときはローの出
力信号を発生すること、 の各工程を含む、デジタル信号を伝搬する方法。 - 【請求項１４】 請求項１２の方法において、前記入力
信号が電圧領域内にあるか否かを決める工程が、 前記入力信号が高い電圧しきい値を越えているか否かを
示す第１の論理信号を発生すること、 前記入力信号が低い電圧しきい値を越えているか否かを
示す第２の論理信号を発生すること、 前記第１と第２の論理信号に応答して電圧領域信号を発
生すること、 の各工程を含む、デジタル信号を伝搬する方法。 - 【請求項１５】 請求項１２の方法において、前記第１
の状態を決めること及び前記第２の状態を決めることの
工程が、前記入力信号を中間の電圧しきい値と比較する
こと、を含むデジタル信号を伝搬する方法。 - 【請求項１６】 請求項１２の方法において、前記第１
の状態を決めること及び前記第２の状態を決めることの
工程が、前記入力信号を中間の高い電圧しきい値および
中間の低い電圧しきい値と比較すること、を含むデジタ
ル信号を伝搬する方法。 - 【請求項１７】 請求項１４の方法において、前記電圧
領域信号を発生する工程が、前記第１の論理信号と第２
の論理信号との排他的論理和の論理機能を実行する工程
を含む、デジタル信号を伝搬する方法。 - 【請求項１８】 請求項１２の方法において、前記出力
信号を発生する工程が、 前記入力信号が前記電圧領域に入るのに応答して、前記
第１の状態と第２の状態の選択された１つとして前記電
圧しきい値信号をメモリに格納すること、 前記入力信号が前記電圧領域内に存在しないときは前記
電圧しきい値信号に等しい出力信号を発生すること、お
よび前記入力信号が前記電圧領域内にあるときは前記メ
モリに格納されている前記電圧しきい値信号の反転に等
しい出力信号を発生すること、 の工程を含む、デジタル信号を伝搬する方法。 - 【請求項１９】 入力信号を発生する信号発生器と、前
記信号発生器に結合された信号調整器とを含み、前記信
号調整器が、 前記入力信号に結合されたゲート端子をもち、前記入力
信号が高い電圧しきい値を越えておればローの第１の論
理信号を発生し、前記入力信号が前記高い電圧しきい値
を越えないときはハイの第１の論理信号を発生するｐ−
チャネルＭＯＳＦＥＴと、 前記入力信号に結合されたゲート端子をもち、前記入力
信号が高い電圧しきい値を越えておればローの第２の論
理信号を発生し、前記入力信号が前記低い電圧しきい値
を越えないときはハイの第２の論理信号を発生するｎ−
チャネルＭＯＳＦＥＴと、 前記ｐ−チャネルＭＯＳＦＥＴとｎ−チャネルＭＯＳＦ
ＥＴに結合され、前記第１の論理信号と第２の論理信号
の排他的論理和を示す電圧領域信号を発生する第１の論
理ユニットと、 前記入力信号を受けて、前記入力信号が高い中間の電圧
しきい値を越えておればローの電圧しきい値信号を発生
し、前記入力信号が低い中間の電圧しきい値を越えてい
ないときはローの電圧しきい値信号を発生するシュミッ
ト・トリガ回路と、 前記論理ユニットとシュミット・トリガ回路に結合さ
れ、前記電圧領域信号がローの状態からハイの状態に転
移するのに応答して、前記電圧しきい値信号を格納する
メモリと、および前記第１の論理ユニットとメモリに結
合され、前記電圧領域信号がローのときは前記電圧しき
い値信号に等しい出力信号を発生し、もし前記電圧領域
信号がハイのときは前記メモリに格納されている前記電
圧しきい値信号の反転に等しい出力信号を発生する第２
の論理ユニットと、 を含み、さらに、 前記信号調整器に結合されて、前記出力信号に応答して
駆動信号を発生する駆動器、および前記駆動器に結合さ
た負荷と、 を備えた、ゲート駆動装置。 - 【請求項２０】 請求項１９において、さらに前記入力
信号に結合されたドレイン端子と、前記ｐ−チャネルＭ
ＯＳＦＥＴノードレイン端子に結合されたゲート端子を
もったプルアップトランジスタを備え、該プルアップト
ランジスタが前記出力信号の振動を除去するように働
く、ゲート駆動装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US7060898P | 1998-01-06 | 1998-01-06 | |
| US070608 | 1998-01-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000188532A true JP2000188532A (ja) | 2000-07-04 |
| JP4008612B2 JP4008612B2 (ja) | 2007-11-14 |
Family
ID=22096346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03764599A Expired - Fee Related JP4008612B2 (ja) | 1998-01-06 | 1999-01-06 | スルーレートの限定されたノードを介してデジタル信号を伝搬する装置及び操作方法 |
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|---|---|
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| EP (1) | EP0928066B1 (ja) |
| JP (1) | JP4008612B2 (ja) |
| DE (1) | DE69920780T2 (ja) |
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| KR20220013828A (ko) * | 2020-07-27 | 2022-02-04 | 삼성전자주식회사 | 스턱을 검출하는 전자 장치 및 스턱을 모니터하는 방법 |
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- 1999-01-04 US US09/225,100 patent/US6275074B1/en not_active Expired - Lifetime
- 1999-01-05 DE DE69920780T patent/DE69920780T2/de not_active Expired - Lifetime
- 1999-01-05 EP EP99200001A patent/EP0928066B1/en not_active Expired - Lifetime
- 1999-01-06 JP JP03764599A patent/JP4008612B2/ja not_active Expired - Fee Related
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|---|---|
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| DE69920780T2 (de) | 2005-11-24 |
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