KR100861365B1 - 테스트모드 제어회로 - Google Patents

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KR100861365B1
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    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode

Abstract

본 발명은 테스트모드 진입신호인 제1 펄스신호를 입력받아, 펄스폭이 조정된 제2 펄스신호를 출력하는 펄스폭 조정부와; 상기 제2 펄스신호에 응답하여 테스트모드를 활성화시키는 테스트모드 활성화신호를 출력하여 유지하는 테스트모드 활성화신호 생성부를 포함하는 테스트모드 제어회로에 관한 것이다.
테스트모드, 내부전압,

Description

테스트모드 제어회로{TestMode Control Circuit}
도1은 본 발명의 일 실시예에 따른 테스트모드 제어회로의 구성을 도시한 블록도이다.
도2는 도1의 펄스신호 생성부의 구성을 도시한 회로도이다.
도3은 도2에서 사용되는 각 신호의 파형을 나타낸 타이밍도이다.
도4a는 도1의 펄스폭 조정부의 구성을 도시한 회로도이다.
도4b는 다른 실시예에 따른 도1의 펄스폭 조정부의 구성을 도시한 회로도이다.
도5는 도1에서 사용되는 각 신호의 파형을 나타낸 타이밍도이다.
도6은 도1의 테스트모드 활성화신호 생성부의 구성을 도시한 회로도이다.
도7은 도6에서 사용되는 각 신호의 파형을 나타낸 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 펄스신호 생성부 2: 펄스폭 조정부
3: 테스트모드 활성화신호 생성부 10: 논리부
20: 제1 지연부 22: 논리부
30: 레벨쉬프터 32: 신호유지부
320: 래치부 322: 전달부
본발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 테스트모드 제어회로에 관한 것이다.
일반적으로, 반도체 장치는 고유의 기능을 수행하는 회로 부분 이외에 테스트를 위한 별도의 테스트 회로를 내부적으로 포함하고 있다. 테스트 회로에 의해 수행되는 테스트모드는 내부전압의 전압레벨을 조절하거나, 내부전압의 생성을 중지시켜 내부전압으로 인해 사용되는 전류량을 측정하는 것 등 다양하게 있다.
이러한 테스트모드들은 각 테스트모드 제어회로에 의해 활성화된다. 테스트모드 제어회로는 테스트모드 진입신호를 입력받아 테스트모드 활성화신호를 출력함으로써, 특정 테스트모드를 활성화시킨다. 또한, 테스트모드를 계속 유지하기 위해서 테스트모드 제어회로는 래치부를 사용하여, 테스트모드 활성화신호의 인에이블 상태를 유지한다.
하지만, 테스트모드 제어회로의 래치부를 구성하는 소자들은 해당 테스트모드 제어회로가 활성화시킨 테스트모드에 의해 정상적으로 동작하지 않는 경우가 발생할 수 있다. 즉, 활성화된 테스트모드가 래치부를 구성하는 소자들의 구동전압으로 사용되는 내부전압을 오프(off)시키는 테스트모드인 경우, 래치부에 공급되는 내부전압이 오프되어 래치부는 정상동작하지 못하므로, 래치부에 의해 활성화상태를 유지하던 테스트모드는 더이상 활성화상태를 유지할 수 없다. 따라서, 활성화된 상태의 테스트모드에서 원활히 수행되던 테스트가 원활히 수행되지 못하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 테스트모드를 활성화시키는 테스트모드 제어회로를 구성하는 소자의 구동전압이 인가되지 않더라도 테스트모드 활성화신호를 유지함으로써, 테스트를 원활히 수행할 수 있는 테스트모드 제어회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 테스트모드 제어회로는 테스트모드 진입신호인 제1 펄스신호를 입력받아, 펄스폭이 조정된 제2 펄스신호를 출력하는 펄스폭 조정부 및; 상기 제2 펄스신호에 응답하여 테스트모드를 활성화시키는 테스트모드 활성화신호를 출력하여 유지하는 테스트모드 활성화신호 생성부를 포함한다.
본 발명에서, 상기 제1 펄스신호는 내부전압을 테스트하기 위한 테스트모드 진입신호인 것이 바람직하다.
본 발명에서, 상기 펄스폭 조정부는 상기 제1 펄스신호를 입력받아 지연시키 는 지연부 와; 상기 제1 펄스신호 및 지연부의 출력신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 테스트모드 활성화신호 생성부는 상기 제2 펄스신호에 응답하여 일정 전압 레벨의 출력신호를 생성하는 레벨쉬프터 및; 상기 레벨쉬프터의 출력신호를 입력받아, 상기 테스트모드 활성화신호를 래치하여 출력하는 신호유지부를 포함하는 것이 바람직하다.
본 발명의 다른 실시예에 따른 테스트모드 제어회로는 테스트모드 진입시 테스트모드 레지스터 세팅에 의해 인에이블되는 테스트 코드 신호를 입력받아 제1 펄스신호를 생성하는 펄스신호 생성부와; 상기 제1 펄스신호를 입력받아 펄스폭을 확장한 제2 펄스신호를 생성하는 펄스폭 조정부 및; 상기 제2 펄스신호에 응답하여 테스트모드를 활성화시키는 테스트모드 활성화신호를 래치하여 출력하는 테스트모드 활성화신호 생성부를 포함한다.
본 발명에서, 상기 펄스신호 생성부는 상기 테스트 코드 신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 것이 바람직하다.
본 발명에서, 펄스폭 조정부는 상기 제1 펄스신호를 입력받아 지연시키는 제1지연부와; 상기 제1 펄스신호 및 지연부의 출력신호를 입력받아 논리연산을 수행하는 논리부와; 상기 논리부의 출력신호의 타이밍을 조절하는 제2지연부 및; 상기 제1지연부의 지연량을 조절하는 지연량조절부를 포함하는 것이 바람직하다.
본 발명에서, 상기 테스트모드신호 생성부는 상기 제2 펄스신호에 응답하여 일정 전압 레벨의 출력신호를 생성하는 레벨쉬프터 및; 상기 레벨쉬프터의 출력신 호를 입력받아, 상기 테스트모드 활성화신호를 래치하여 출력하는 신호유지부를 포함하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도1은 본 발명의 일 실시예에 따른 테스트모드 제어회로의 구성을 도시한 블럭도이다.
도1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 테스트모드 제어회로는 펄스신호 생성부(1)와 펄스폭 조정부(2) 및 테스트모드 활성화신호 생성부(3)를 구비한다.
도2에 도시된 바와 같이. 펄스신호 생성부(1)는 테스트 코드 신호(TSET, TRG1, TRG2)를 입력받아 논리곱을 수행하는 논리부(10)를 구비한다.
논리부(10)는 낸드게이트(ND1)와 인버터(IV1)로 이루어진다.
도4a에 도시된 바와 같이, 펄스폭 조정부(2)는 제1 펄스신호(TM_VTRIM)를 입력받아 지연시키는 지연부(20) 및; 제1 펄스신호(TM_VTRIM) 및 지연부(20)의 출력신호를 입력받아 논리합을 수행하는 논리부(22)를 구비한다.
지연부(20)는 인버터 체인(IV2-IV5)으로 이루어진다.
논리부(22)는 노아게이트(NOR1)와 인버터(IV6)로 이루어진다.
또한, 도4b에 도시된 바와 같이, 다른 실시예에 따른 펄스폭 조정부(2)는 제1 펄스신호(TM_VTRIM)를 입력받아 지연시키는 제1지연부(20)와; 제1펄스신호(TM_VTRIM) 및 지연부(20)의 출력신호를 입력받아 논리합을 수행하는 논리부(22) 및; 지연부(20)의 지연량을 조절하는 지연량조절부(IV7-IV8)와 논리부(22)의 출력신호의 타이밍을 조절하는 제2지연부(IV9-IV10)을 구비한다.
제1지연부(20)는 인버터 체인(IV2-IV5)를 구비한다.
논리부(22)는 노아게이트(NOR1)와 인버터(IV6)로 이루어진다.
도6에 도시된 바와 같이, 테스트모드 활성화신호 생성부(3)는 상기 제2 펄스신호(TM_VTRIM1)가 하이레벨로 인에이블된 경우 전원전압(VDD)레벨의 출력신호를 생성하고, 상기 제2 펄스신호가 로우레벨로 디스에이블된 경우 접지전압(VSS)레벨의 출력신호를 생성하는 레벨쉬프터(30) 및; 레벨쉬프터(30)의 출력신호를 입력받아, 테스트모드 활성화신호(TOUT)를 래치하여 출력하는 신호유지부(32)를 구비한다.
레벨쉬프터(30)는 제2 펄스신호(TM_VTRIM1)에 응답하여 제1 노드(nd1)를 풀-다운 구동하는 NMOS트랜지스터(NM2)와; 제1 노드(nd1)의 신호에 응답하여 출력신호를 생성하는 제2 노드(nd2)를 풀-업 구동하는 PMOS트랜지스터(PM2)와; 제2 펄스신호(TM_VTRIM1)의 반전신호에 응답하여 제2 노드(nd2)를 풀-다운 구동하는 NMOS트랜지스터(NM3) 및; 제2 노드(nd2)의 신호에 응답하여 제1 노드(nd1)를 풀-다운 구동하는 PMOS트랜지스터(PM1)를 구비한다.
신호유지부(32)는 레벨쉬프터(30)의 출력신호를 버퍼링하는 인버터(IV11) 및; 인버터(IV11)의 출력신호를 입력받아 테스트모드 활성화신호(TOUT)를 래치하여 출력하는 래치부(320) 및; 딥파워다운모드 진입신호(DPD)에 응답하여 테스트모드 활성화신호(TOUT)를 디스에이블시키는 전달부(322)를 구비한다.
이와 같이 구성된 테스트모드 제어회로의 동작을 펄스신호 생성부(1)에서 사용되는 각 신호의 파형을 나타낸 타이밍도인 도3과 펄스폭 조정부(2)에서 사용되는 각 신호의 파형을 나타낸 타이밍도인 도5 및 테스트모드 활성화신호 생성부(3)에서 사용되는 각 신호의 파형을 나타낸 타이밍도인 도7를 참고하여, 설명하면 다음과 같다.
외부클럭(CLK)의 상승 혹은 하강 에지(edge)에서 명령어 신호(CMD)인 라스바 신호(/RAS), 카스바 신호(/CAS), 칩실렉트바 신호(/CS), 라이트 인에이블바 신호(/WE)등이 동시에 하이 혹은 로우레벨이 되고, 이때 특정 어드레스(예로 Address7)가 하이 혹은 로우레벨이 되면 테스트모드 레지스터 셋팅(TMRS)이 실행된다.
테스트모드 레지스터 셋팅(TMRS)이 실행됨과 동시에 입력되는 특정 어드레스(예로 Address0-Address7)의 값에 따라 인에이블된 테스트 코드 신호(TSET, TRG1, TRG2)가 특정 테스트모드(TestMode)를 실행시키는 테스트모드 제어회로에 입력된다. 여기서, 특정 테스트모드(TestMode)는 반도체 장치 내부에서 내부전압(Vperi)의 생성을 중지시키는 테스트모드(TestMode)인 것으로 가정한다.
우선, 테스트모드 레지스터 셋팅(TMRS)이 내부전압(Vperi)의 생성을 중지시키는 테스트모드(TestMode)를 활성화시키는 경우를 살펴본다.
테스트모드 레지스터 셋팅(TMRS)과 동시에 입력되는 특정 어드레스에 의해 인에이블된 테스트 코드 신호(TSET, TRG1, TRG2)가 선택된 테스트모드 제어회로의 펄스신호 생성부(1)에 입력된다. 도2를 참조하여 펄스신호 생성부(1)의 동작을 좀 더 구체적으로 살펴보면, 낸드게이트(ND1)와 인버터(IV1)로 이루어진 논리부(10)는 테스트 코드 신호(TSET, TRG1, TRG2)를 입력받아, 논리곱의 논리연산을 수행하여 제1 펄스신호(TM_VTRIM)를 생성한다. 이때, 도3에서 보듯이 제1 펄스신호(TM_VTRIM)는 각 테스트 코드 신호(TSET, TRG1, TRG2)의 인에이블된 구간에서 동기된 구간만큼 인에이블되는 구간을 가지는 신호로 생성된다.
이어서, 테스트모드 제어회로의 펄스폭 조정부(2)는 제1 펄스신호(TM_VTRIM)를 입력받아 제2 펄스신호(TM_VTRIM1)를 생성한다. 도4a를 참조하여 펄스폭 조정부(2)의 동작을 좀 더 구체적으로 살펴보면, 인버터 체인(IV2-IV5)으로 이루어진 지연부(20)는 제1 펄스신호(TM_VTRIM)를 입력받아 일정 구간 동안 지연시킨다. 또한, 노아게이트(NOR1)와 인버터(IV6)로 이루어진 논리부(22)는 제1 펄스신호(TM_VTRIM)와 지연부(20)의 출력신호를 입력받아, 제2 펄스신호(TM_VTRIM1)를 생성한다.
이때, 도5를 참조하면 논리부(22)에서 출력되는 제2 펄스신호(TM_VTRIM1)는 하이레벨로 인에이블된 구간이 제1 펄스신호(TM_VTRIM)에 비해 확장되어 있다. 이 러한 이유는 노드 통과시 커플링 현상등 주변회로의 신호와 관련된 문제 혹은 PVT(Pressure, Voltage, Temperature)변화에 의해 제1 펄스신호(TM_VTRIM)의 인에이블구간이 축소되거나 사라질 수 있고, 이러한 상태의 제1 펄스신호(TM_VTRIM)를 사용하는 반도체 장치가 오동작을 일으킬 수 있기 때문이다.
한편, 도4b에서 보듯이, 스위칭소자(Sw1-Sw6)와 캐패시터(C1-3) 및 지연량조절부(IV7-IV8)을 이용하여 제1지연부(20)에서 지연되는 시간을 연장하여 제2 펄스신호(TM_VTRIM)의 인에이블 구간을 조정할 수 있고, 제2지연부(IV9-IV10)를 이용하여 제2 펄스신호(TM_VTRIM)의 인에이블되는 지점을 조정할 수 있다.
이어서, 테스트모드 제어회로의 테스트모드 활성화신호 생성부(3)는 제2 펄스신호(TM_VTRIM1)를 입력받아, 내부전압(Vperi)의 생성의 중지를 위해 내부전압(Vperi) 레귤레이터(regulator)를 디스에이블시키는 테스트모드(TestMode)를 활성화시키는 테스트모드 활성화신호(TOUT)를 출력한다. 도6을 참조하여 테스트모드신호 생성부(3)의 동작을 좀 더 구체적으로 살펴보면, 레벨쉬프터(30)는 하이레벨로 인에이블된 제2 펄스신호(TM_VTRIM1)를 입력받아 전원전압(VDD)레벨의 출력신호를 생성한다.
레벨쉬프터(30)의 동작을 더욱 자세히 살펴보면, 제2 펄스신호(TM_VTRIM1)가 하이레벨로 인에이블된 구간동안 노아게이트(NOR2)는 제2 펄스신호(TM_VTRIM1) 및 딥파워다운모드 진입신호(DPD)를 입력받고, 노아게이트(NOR2)의 출력신호에 응답하여 동작하는 NMOS트랜지스터(NM3)는 턴-오프된다.
반면 제2 펄스신호(TM_VTRIM1)에 응답하여 동작하는 NMOS트랜지스터(NM2)는 턴-온되어 노드nd1을 풀-다운 구동한다. 이때, 딥파워다운모드 진입신호(DPD)는 딥파워다운모드가 아니므로 로우레벨로 디스에이블된 상태이다. 이어서, PMOS트랜지스터(PM2)는 노드nd1의 신호에 응답하여 턴-온되어, 노드nd2를 풀-업 구동한다. 따라서, 레벨쉬프터(30)는 전원전압(VDD)레벨의 출력신호를 생성한다.
이렇게, 제2 펄스신호(TM_VTRIM1)를 전원전압(VDD)레벨로 천이하는 이유는 내부전압(Vperi)레벨인 입력신호로 인해 테스트모드 활성화신호 생성부(3)가 오동작하는 것을 방지하기 위해서다. 펄스신호 생성부(1) 및 펄스폭 조정부(2)를 구성하는 소자의 구동전압은 내부전압(Vperi)이므로, 소자에서 출력되는 하이레벨의 신호의 전압레벨 또한 내부전압(Vperi)레벨이 된다.
반면, 테스트모드 활성화신호 생성부(3)를 구성하는 소자는 외부에서 인가되는 전원전압(VDD)을 사용하기 때문에, 입력신호의 전압레벨이 내부전압(Vperi)만큼이면 플로팅 상태의 신호로 취급하는 경우가 발생할 수 있다. 따라서, 내부전압(Vperi)의 레벨을 전원전압(VDD)의 레벨만큼 천이시켜, 전원전압(VDD)에 의해 구동되는 소자가 내부전압(Vperi)레벨의 입력신호를 플로팅 상태로 취급하여 오동작하는 것을 방지하기 위해서다.
이어서, 테스트모드 활성화신호 생성부(3)의 신호유지부(32)는 하이레벨인 레벨쉬프터(30)의 출력신호를 입력받아, 테스트모드(TestMode)를 활성화시키기 위해서, 내부전압(Vperi)을 생성하는 내부전압(Vperi) 레귤레이터(regulator)를 중지시키는 테스트모드 활성화신호(TOUT)를 인에이블시켜 출력한다. 역시 도6을 참조하여, 신호유지부(32)의 동작을 좀 더 구체적으로 살펴보면, 신호유지부(32)의 인버 터(IV11)는 하이레벨인 레벨쉬프터(30)의 출력신호를 반전 버퍼링하여 출력한다. 신호유지부(32)의 래치부(320)는 인버터(IV11)의 출력신호를 입력받아, 인에이블된 테스트모드 활성화신호(TOUT)를 출력한다.
래치부(320)의 동작을 더욱 자세히 살펴보면, 래치부(320)의 낸드게이트(ND2)는 로우레벨인 인버터(IV11)의 출력신호와 낸드게이트(ND3)의 출력신호를 입력받는다. 이때, 낸드게이트(ND3)의 출력신호의 전압레벨에 상관없이, 인버터(IV11)의 출력신호가 로우레벨이므로, 낸드게이트(ND2)는 하이레벨로 인에이블된 테스트모드 활성화신호(TOUT)를 출력한다.
또한, 낸드게이트(ND3)는 하이레벨로 디스에이블된 테스트 리셋 신호(TRST) 및 낸드게이트(ND2)의 하이레벨인 출력신호를 입력받아 로우레벨의 신호를 출력한다. 즉, 낸드게이트(ND2)는 로우레벨인 낸드게이트(ND3)의 출력신호를 입력받으므로, 래치부(320)는 하이레벨로 인에이블된 테스트모드 활성화신호(TOUT)를 래치하여 계속 출력한다.
한편, 신호유지부(32)는 인버터(IV12) 및 노아게이트(NOR3)로 이루어진 전달부(322)를 추가하여, 반도체 장치가 딥파워다운(Deep Power Down)모드인 경우 전달부(322)는 하이레벨로 인에이블된 딥파워다운모드 진입신호(DPD)를 입력받는다. 따라서, 전달부(322)는 로우레벨로 디스에이블된 테스트모드 활성화신호(TOUT)를 출력한다. 여기서, 딥파워다운(Deep Power Down)모드는 디램(DRAM)의 클럭버퍼를 제외한 모든 부분의 파워를 턴-오프시키는 모드를 말한다. 즉, 딥파워다운모드 진입신호(DPD)가 직접 모든 전압 레귤레이터(Voltage regulator)를 디스에이블시킨다.
이어서, 내부전압(Vperi)을 생성하는 내부전압 레귤레이터(Vperi regulator)는 하이레벨로 인에이블된 테스트모드 활성화신호(TOUT)를 입력받아 디스에이블되므로써, 내부전압(Vperi)의 생성을 중지시키는 테스트모드(TestMode)는 활성화된다. 이때, 래치부(320)를 제외한 펄스신호 생성부(1)와 펄스폭 조정부(2)를 구성하는 소자의 구동전압인 내부전압(Vperi)의 공급이 중단되어, 펄스신호 생성부(1)와 펄스신호 확장부(2)는 정상동작을 하지 못한다.
하지만, 래치부(320)를 구성하는 소자의 구동전압은 외부에서 공급되는 전원전압(VDD)이므로, 도7에서 보듯이 하이레벨로 인에이블된 테스트모드 활성화신호(TOUT)를 래치하여 출력한다. 따라서, 활성화된 상태인 테스트모드(TestMode)는 계속 활성화 상태를 유지한다. 물론, 반도체 내부에서 내부전압(Vperi)이 더 이상 생성되지 않으므로, 패드(PAD)를 통해 다양한 전압레벨의 내부전압(Vperi)을 인가하여, 반도체 내부에서 생성되는 내부전압(Vperi)과 충돌을 일으키지 않고 테스트를 원활히 실행할 수 있다.
다음으로, 테스트모드 레지스터 셋팅(TMRS)이 내부전압(Vperi)의 생성을 중지시키는 테스트모드(TestMode)를 비활성화시키는 경우를 살펴본다.
테스트모드 레지스터 셋팅(TMRS)과 동시에 입력되는 특정 어드레스에 의해 디스에이블된 테스트 코드 신호(TSET, TRG1, TRG2)가 테스트모드 제어회로의 펄스신호 생성부(1)에 입력된다. 도2를 참조하여 펄스신호 생성부(1)의 동작을 좀 더 구체적으로 살펴보면, 논리부(10)는 테스트 코드 신호(TSET, TRG1, TRG2)를 입력받 아, 논리곱의 논리연산을 수행하여 제1 펄스신호(TM_VTRIM)를 생성한다. 여기서, 제1 펄스신호(TM_VTRIM)는 로우레벨로 디스에이블된 신호로 생성된다.
이어서, 테스트모드 제어회로의 펄스폭 조정부(2)는 제1 펄스신호(TM_VTRIM)를 입력받아 제2 펄스신호(TM_VTRIM1)를 생성한다. 도4a를 참조하여 펄스폭 조정부(2)의 동작을 좀 더 구체적으로 살펴보면, 지연부(20)는 제1 펄스신호(TM_VTRIM)를 입력받아 일정 구간 동안 지연시킨다. 논리부(22)는 제1 펄스신호(TM_VTRIM)와 지연부(20)의 출력신호를 입력받아, 제2 펄스신호(TM_VTRIM1)를 생성한다. 여기서, 제2 펄스신호(TM_VTRIM1)는 로우레벨로 디스에이블된 신호이다.
이어서, 테스트모드 제어회로의 테스트모드 활성화신호 생성부(3)는 제2 펄스신호(TM_VTRIM1)를 입력받아 로우레벨로 디스에이블된 테스트모드 활성화신호(TOUT)를 출력한다. 도6을 참조하여 테스트모드 활성화신호 생성부(3)의 동작을 좀 더 구체적으로 살펴보면, 레벨쉬프터(30)는 로우레벨로 디스에이블된 제2 펄스신호(TM_VTRIM1)를 입력받아, 접지전압(VSS)레벨의 출력신호를 생성한다.
레벨쉬프터(30)의 동작을 더욱 자세히 살펴보면, 제2 펄스신호(TM_VTRIM1)가 로우레벨로 디스에이블된 구간동안 제2 펄스신호(TM_VTRIM1)에 응답하여 동작하는 NMOS트랜지스터(NM2)는 턴-오프되고, 노아게이트(NOR2)의 출력신호에 응답하여 동작하는 NMOS트랜지스터(NM3)는 턴-온되어 노드nd2를 풀-다운 구동한다. 따라서, 레벨쉬프터(30)의 출력신호는 로우레벨이다.
이어서, 테스트모드 활성화신호 생성부(3)의 신호유지부(32)는 로우레벨인 레벨쉬프터(30)의 출력신호를 입력받아, 테스트모드 활성화신호(TOUT)를 디스에이 블시켜 출력한다. 도6을 참조하여 신호유지부(32)의 동작을 좀 더 구체적으로 살펴보면, 신호유지부(32)의 인버터(IV11)가 로우레벨인 레벨쉬프터(30)의 출력신호를 반전 버퍼링하여 출력한다. 신호유지부(32)의 래치부(320)는 인버터(IV11)의 출력신호를 입력받아, 디스에이블된 테스트모드 활성화신호(TOUT)를 출력한다.
래치부(320)의 동작을 더욱 자세히 살펴보면, 래치부(320)의 낸드게이트(ND2)는 하이레벨인 인버터(IV11)의 출력신호와 하이레벨인 낸드게이트(ND3)의 출력신호를 입력받는다. 따라서, 낸드게이트(ND2)는 로우레벨로 디스에이블된 테스트모드 활성화신호(TOUT)를 출력한다.
또한, 낸드게이트(ND3)는 하이레벨로 디스에이블된 테스트 리셋 신호(TRST) 및 로우레벨인 낸드게이트(ND2)의 출력신호를 입력받아 하이레벨의 신호를 출력한다. 즉, 낸드게이트(ND2)는 하이레벨인 낸드게이트(ND3)의 출력신호를 입력받으므로, 래치부(320)는 로우레벨로 디스에이블된 테스트모드 활성화신호(TOUT)를 래치하여 계속 출력한다.
이어서, 내부전압(Vperi) 레귤레이터(regulator)는 로우레벨로 디스에이블된 테스트모드 활성화신호(TOUT)를 입력받아, 반도체 내부에서 내부전압(Vperi)를 계속 생성한다. 즉, 내부전압(Vperi)의 생성을 중지하는 테스트모드(TestMode)는 비활성화된다.
이상 설명한 바와 같이, 본 발명에 따른 테스트모드 제어회로는 테스트모드 제어회로를 구성하는 소자의 구동전압이 인가되지 않아도, 활성화된 테스트모드를 유지하여 테스트를 원활히 수행할 수 있는 효과가 있다.

Claims (21)

  1. 테스트모드 진입신호인 제1 펄스신호를 입력받아, 펄스폭이 조정된 제2 펄스신호를 출력하는 펄스폭 조정부 및;
    상기 제2 펄스신호에 응답하여 테스트모드를 활성화시키는 테스트모드 활성화신호를 출력하여 유지하는 테스트모드 활성화신호 생성부를 포함하는 테스트모드 제어회로.
  2. 제1항에 있어서, 상기 제1 펄스신호는 내부전압을 테스트하기 위한 테스트모드 진입신호인 테스트모드 제어회로.
  3. 제1항에 있어서, 상기 제2 펄스신호의 인에이블 구간은 상기 제1 펄스신호의 인에이블 구간보다 확장되는 테스트모드 제어회로.
  4. 제1항에 있어서, 상기 펄스폭 조정부는
    상기 제1 펄스신호를 입력받아 지연시키는 지연부 및;
    상기 제1 펄스신호 및 지연부의 출력신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 테스트모드 제어회로.
  5. 제1항에 있어서, 상기 테스트모드 활성화신호 생성부는
    상기 제2 펄스신호에 응답하여 일정 전압 레벨의 출력신호를 생성하는 레벨쉬프터 및;
    상기 레벨쉬프터의 출력신호를 입력받아, 상기 테스트모드 활성화신호를 래치하여 출력하는 신호유지부를 포함하는 테스트모드 제어회로.
  6. 제5항에 있어서, 상기 레벨쉬프터는
    상기 제2 펄스신호에 응답하여 제1 전압레벨의 출력신호를 생성하는 풀-업 구동부 및;
    상기 제2 펄스신호에 응답하여 제2 전압레벨의 출력신호를 생성하는 풀-다운 구동부를 포함하는 테스트모드 제어회로.
  7. 제6항에 있어서, 상기 제1 전압레벨은 전원전압 레벨이고 상기 제2 전압레벨은 접지전압 레벨인 테스트모드 제어회로.
  8. 제5항에 있어서, 상기 신호유지부는
    상기 레벨쉬프터의 출력신호를 버퍼링하는 버퍼 와;
    상기 버퍼의 출력신호를 래치하여 상기 테스트모드 활성화신호를 출력하는 래치부 및;
    딥파워다운모드 진입신호에 응답하여 상기 테스트모드 활성화신호를 디스에이블시키는 전달부를 포함하는 테스트모드 제어회로.
  9. 제5항에 있어서, 상기 신호유지부는
    테스트모드 초기화시 인에이블되는 테스트 리셋 신호에 응답하여 디스에이블되는 테스트모드 제어회로.
  10. 테스트모드 진입시 테스트모드 레지스터 세팅에 의해 인에이블되는 테스트 코드 신호를 입력받아 제1 펄스신호를 생성하는 펄스신호 생성부와;
    상기 제1 펄스신호를 입력받아 펄스폭을 확장한 제2 펄스신호를 생성하는 펄스폭 조정부 및;
    상기 제2 펄스신호에 응답하여 테스트모드를 활성화시키는 테스트모드 활성화신호를 래치하여 출력하는 테스트모드 활성화신호 생성부를 포함하는 테스트모드 제어회로.
  11. 제10항에 있어서, 상기 펄스신호 생성부는
    상기 테스트 코드 신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 테스트모드 제어회로.
  12. 제11항에 있어서, 상기 논리연산은 논리곱인 테스트모드 제어회로.
  13. 제10항에 있어서, 상기 펄스폭 조정부는
    상기 제1 펄스신호를 입력받아 지연시키는 제1지연부 및;
    상기 제1 펄스신호 및 지연부의 출력신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 테스트모드 제어회로.
  14. 제13항에 있어서, 상기 제1지연부는 인버터 체인으로 이루어진 테스트모드 제어회로.
  15. 제13항에 있어서, 상기 논리연산은 논리합인 테스트모드 제어회로.
  16. 제13항에 있어서, 상기 펄스폭 조정부는
    상기 논리부의 출력신호의 타이밍을 조절하는 제2지연부를 더 포함하는 테스트모드 제어회로.
  17. 제13항에 있어서, 상기 제1지연부의 지연량을 조절하는 지연량조절부를 더 포함하는 테스트모드 제어회로.
  18. 제10항에 있어서, 상기 테스트모드 활성화신호 생성부는
    상기 제2 펄스신호에 응답하여 일정 전압 레벨의 출력신호를 생성하는 레벨쉬프터 및;
    상기 레벨쉬프터의 출력신호를 입력받아, 상기 테스트모드 활성화신호를 래치하여 출력하는 신호유지부를 포함하는 테스트모드 제어회로.
  19. 제18항에 있어서, 상기 레벨쉬프터는
    상기 제2 펄스신호에 응답하여 제1 노드를 풀-다운 구동하는 제1 풀-다운 소자와;
    상기 제1 노드의 신호에 응답하여 상기 출력신호를 생성하는 제2 노드를 풀-업 구동하는 제1 풀-업 소자와;
    상기 제2 펄스신호의 반전신호에 응답하여 상기 제2 노드를 풀-다운 구동하는 제2 풀-다운 소자 및;
    상기 제2 노드의 신호에 응답하여 제1 노드를 풀-다운 구동하는 제2 풀-업 소자를 포함하는 테스트모드 제어회로.
  20. 제18항에 있어서, 상기 신호유지부는
    상기 레벨쉬프터의 출력신호를 버퍼링하는 버퍼와;
    상기 버퍼의 출력신호를 입력받아 상기 테스트모드 활성화신호를 래치하여 출력하는 래치부 및;
    딥파워다운모드 진입신호에 응답하여 상기 테스트모드 활성화신호를 디스에이블시키는 전달부를 포함하는 테스트모드 제어회로.
  21. 제20항에 있어서, 상기 래치부는
    테스트모드 초기화시 인에이블되는 테스트 리셋 신호에 응답하여 디스에이블되는 테스트모드 제어회로.
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