JP2016139921A - 出力回路及び集積回路 - Google Patents

Abstract

【課題】駆動速度を高速にし、出力電圧のオーバーシュート又はアンダーシュートを精度よく防止することができる出力回路を提供することを課題とする。
【解決手段】出力回路は、入力端子の電圧が入力され、出力端子に電圧を出力する第１のドライバ回路（１０１）と、第１の基準電圧と前記出力端子の電圧とを比較する第１の比較回路（１１７ａ）と、前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記第１の比較回路の比較結果に応じてオフ状態になる第２のドライバ回路（１０２ａ）と、前記第１の基準電圧とは異なる第２の基準電圧と前記出力端子の電圧とを比較する第２の比較回路（１１７ｂ）と、前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記第２の比較回路の比較結果に応じてオフ状態になる第３のドライバ回路（１０２ｂ）とを有する。
【選択図】図７

Description

本発明は、出力回路及び集積回路に関する。

入力回路と加速回路の協同作用により、リンギングを無くすことができる入出力回路が知られている（特許文献１参照）。Ｉ／Ｏ端子につながるチップ外のデータ線は、２つのトランジスタによって２重にドライブされ、ノードの電位下降が促進される。所定時間の後、ノードのレベルがＬ論理に確定すると、入力回路からはＨ論理が出力され、これにより、加速回路のトランジスタはオフになる。Ｉ／Ｏ端子につながるチップ外のデータ線は、１個の出力トランジスタによって１重に駆動されるため、ノードの電位変化が穏やかになり、リンギング等の波形歪みが回避される。

入力データに応じて伝送線路を駆動する伝送線路駆動手段と、入力データの遷移、或いは伝送線路駆動手段の出力データの遷移を検知するデータ遷移検知手段を備えるデータ出力回路が知られている（特許文献２参照）。データ遷移検知手段がデータの遷移を検知してから所定の期間、伝送線路駆動手段の駆動能力が高められる。

特開平６−１０４７２５号公報 特開平１１−２３９０４９号公報

２つのトランジスタによって２重にドライブすると、高速に駆動することができる。しかし、駆動能力を高めると、インピーダンス不整合が起こり、出力電圧のオーバーシュートやアンダーシュートが発生し、所望の信号伝達ができない。

本発明の目的は、駆動速度を高速にし、出力電圧のオーバーシュート又はアンダーシュートを精度よく防止することができる出力回路及び集積回路を提供することである。

出力回路は、入力端子の電圧が入力され、出力端子に電圧を出力する第１のドライバ回路と、第１の基準電圧と前記出力端子の電圧とを比較する第１の比較回路と、前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記第１の比較回路の比較結果に応じてオフ状態になる第２のドライバ回路と、前記第１の基準電圧とは異なる第２の基準電圧と前記出力端子の電圧とを比較する第２の比較回路と、前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記第２の比較回路の比較結果に応じてオフ状態になる第３のドライバ回路とを有する。

また、出力回路は、入力端子の電圧が入力され、出力端子に電圧を出力する第１のドライバ回路と、前記出力端子の電圧の立ち上がり時には、第１の基準電圧と前記出力端子の電圧とを比較し、前記出力端子の電圧の立ち下がり時には、前記第１の基準電圧とは異なる第２の基準電圧と前記出力端子の電圧とを比較する比較回路と、前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記比較回路の比較結果に応じてオフ状態になる第２のドライバ回路とを有する。

第１及び第２のドライバ回路を設けることにより、駆動速度を高速にし、出力電圧のオーバーシュート又はアンダーシュートを精度よく防止することができる。

図１は、第１の実施形態による出力回路の構成例を示す回路図である。 図２（Ａ）は出力端子の電圧波形を示す図であり、図２（Ｂ）はヒステリシス比較回路の動作を説明するための電圧波形図である。 図３（Ａ）は図１のヒステリシス比較回路の構成例を示す回路図であり、図３（Ｂ）は図３（Ａ）の比較回路の構成例を示す回路図であり、図３（Ｃ）は図１の第１のセレクタの構成例を示す回路図である。 図４は、図１の出力回路の動作を説明するためのタイミングチャートである。 図５は、第２の実施形態による出力回路の構成例を示す回路図である。 図６（Ａ）は図５の出力回路の動作を説明するための電圧波形図であり、図６（Ｂ）は駆動制御後の出力端子の立ち上がり時の電圧波形図である。 図７は、第３の実施形態による出力回路の構成例を示す回路図である。 図８（Ａ）は図７のセレクタの構成例を示す回路図であり、図８（Ｂ）及び（Ｃ）は図７の計測回路の構成例を示す回路図である。 図９は、出力端子の立ち上がり時の電圧波形を示す図である。 図１０は、出力回路がｐチャネル電界効果トランジスタの並列接続数を制御する処理例を示すフローチャートである。 図１１は、出力回路の処理例を示すタイミングチャートである。 図１２は、出力回路がｎチャネル電界効果トランジスタの並列接続数を制御する処理例を示すフローチャートである。 図１３は、出力回路の処理例を示すタイミングチャートである。 図１４は、第４の実施形態による出力回路の構成例を示す回路図である。 図１５は、出力端子の電圧波形図である。 図１６は、ｐチャネル電界効果トランジスタの動作を説明するためのタイミングチャートである。 図１７は、ｎチャネル電界効果トランジスタの動作を説明するためのタイミングチャートである。 図１８は、第５の実施形態による出力回路の構成例を示す回路図である。 図１９（Ａ）は図１８のセレクタの一部の構成例を示す回路図であり、図１９（Ｂ）及び（Ｃ）は図１８の計測回路の構成例を示す回路図である。 図２０（Ａ）は図１８のセレクタの他の一部の構成例を示す回路図であり、図２０（Ｂ）及び（Ｃ）は計測回路を示す図である。 図２１（Ａ）は出力端子の電圧波形図であり、図２１（Ｂ）は出力端子の立ち上がり時の電圧波形を示す図であり、図２１（Ｃ）は出力端子の立ち下がり時の電圧波形を示す図である。 図２２は、出力回路がｐチャネル電界効果トランジスタの並列接続数を制御する処理例を示すフローチャートである。 図２３は、出力回路の処理例を示すタイミングチャートである。 図２４は、出力回路がｎチャネル電界効果トランジスタの並列接続数を制御する処理例を示すフローチャートである。 図２５は、出力回路の処理例を示すタイミングチャートである。 図２６は、第６の実施形態による集積回路の構成例を示す図である。

（第１の実施形態）
図１は、第１の実施形態による出力回路の構成例を示す回路図である。出力回路は、第１のドライバ回路１０１、第２のドライバ回路１０２及びヒステリシス比較回路１０３を有し、入力端子ＩＮの電圧が入力され、出力ＯＵＴに電圧を出力する。入力端子ＩＮには、２値データの電圧が入力される。

第１のドライバ回路１０１は、ｐチャネル電界効果トランジスタ１１１及びｎチャネル電界効果トランジスタ１１２を有する。ｐチャネル電界効果トランジスタ１１１は、ソースが電源電位ノード（第１電位ノード）に接続され、ゲートが入力端子ＩＮに接続され、ドレインが出力端子ＯＵＴに接続される。ｎチャネル電界効果トランジスタ１１２は、ソースがグランド電位ノード（第２電位ノード）に接続され、ゲートが入力端子ＩＮに接続され、ドレインが出力端子ＯＵＴに接続される。ここで、電源電位（第１電位）は、グランド電位（第２電位）を０Ｖとした場合、正電位である。すなわち、電源電位（第１電位）はグランド電位（第２電位）よりも高い電位である。第１のドライバ回路１０１は、入力端子ＩＮの電圧が入力され、出力端子ＯＵＴに電圧を出力する。具体的には、第１のドライバ回路１０１は、インバータであり、入力端子ＩＮの電圧の論理反転電圧を出力端子ＯＵＴに出力する。

ヒステリシス比較回路１０３は、比較回路１１７及びスイッチ１１８を有する。スイッチ１１８は、比較回路１１７の出力電圧ＶＡの値が「１」（ハイレベル）である場合には、比較回路１１７のプラス入力ノードに第１の基準電圧Ｖ１を供給し、比較回路１１７の出力電圧ＶＡの値が「０」（ローレベル）である場合には、比較回路１１７のプラス入力ノードに第２の基準電圧Ｖ２を供給する。電圧ＶＢは、比較回路１１７のプラス入力ノードの電圧である。図２（Ｂ）に示すように、第１の基準電圧Ｖ１は、第２の基準電圧Ｖ２より高い。比較回路１１７のマイナス入力ノードには、出力端子ＯＵＴの電圧が入力される。比較回路１１７は、プラス入力ノードの電圧がマイナス入力ノードの電圧より高い場合には値「１」の電圧ＶＡを出力し、プラス入力ノードの電圧がマイナス入力ノードの電圧より低い場合には値「０」の電圧ＶＡを出力する。

第２のドライバ回路１０２は、第１のセレクタ１１３、第２のセレクタ１１４、ｐチャネル電界効果トランジスタ１１５及びｎチャネル電界効果トランジスタ１１６を有する。第１のセレクタ１１３は、電圧ＶＡが値「０」である場合には電源電位（正電位）を電圧Ｓ１として出力し、電圧ＶＡが値「１」である場合には入力端子ＩＮの電圧を電圧Ｓ１として出力する。第２のセレクタ１１４は、電圧ＶＡが値「１」である場合にはグランド電位を電圧Ｓ２として出力し、電圧ＶＡが値「０」である場合には入力端子ＩＮの電圧を電圧Ｓ２として出力する。ｐチャネル電界効果トランジスタ１１５は、ソースが電源電位ノード（正電位ノード）に接続され、ゲートが電圧Ｓ１の線に接続され、ドレインが出力端子ＯＵＴに接続される。ｎチャネル電界効果トランジスタ１１６は、ソースがグランド電位ノードに接続され、ゲートが電圧Ｓ２の線に接続され、ドレインが出力端子ＯＵＴに接続される。

図２（Ａ）は、出力端子ＯＵＴの電圧波形を示す図である。電圧波形２０１は、ｐチャネル電界効果トランジスタ１１５及びｎチャネル電界効果トランジスタ１１６のゲートが常に入力端子ＩＮに接続されている場合の出力端子ＯＵＴの電圧波形である。この場合、第１のドライバ回路１０１及び第２のドライバ回路１０２の両方が常に動作するので、駆動速度が高速になるが、オーバーシュート２０２及びアンダーシュート２０３が発生する。これに対し、電圧波形２０４は、２値データのための出力端子ＯＵＴの所望の電圧波形である。本実施形態では、第１のセレクタ１１３がｐチャネル電界効果トランジスタ１１５のゲート電圧を制御し、第２のセレクタ１１４がｎチャネル電界効果トランジスタ１１６のゲート電圧を制御することにより、オーバーシュート２０２及びアンダーシュート２０３を低減することができる。

図２（Ｂ）は、ヒステリシス比較回路１０３の動作を説明するための電圧波形図である。第１の基準電圧Ｖ１は、第２の基準電圧Ｖ２より高い。まず、出力端子ＯＵＴの電圧の立ち上がり時の動作を説明する。出力端子ＯＵＴの電圧がローレベルである場合、出力端子ＯＵＴの電圧は、第１の基準電圧Ｖ１及び第２の基準電圧Ｖ２より低いので、比較回路１１７は、値「１」の電圧ＶＡを出力する。その場合、スイッチ１０８は、第１の基準電圧Ｖ１を比較回路１１７のプラス入力ノードに供給する。出力端子ＯＵＴの電圧は、ローレベルからハイレベルに立ち上がる。比較回路１１７は、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より低い期間では、電圧ＶＡの値「１」を維持する。出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より高くなると、比較回路１１７は、値「０」の電圧ＶＡを出力する。出力端子ＯＵＴの電圧がハイレベルの期間では、電圧ＶＡは値「０」になる。スイッチ１０８は、電圧ＶＡが値「０」になると、第２の基準電圧Ｖ２を比較回路１１７のプラス入力ノードに供給する。

次に、出力端子ＯＵＴの電圧の立ち下がり時の動作を説明する。出力端子ＯＵＴの電圧は、ハイレベルからローレベルに立ち下がる。比較回路１１７は、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より高い期間では、電圧ＶＡの値「０」を維持する。出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より低くなると、比較回路１１７は、値「１」の電圧ＶＡを出力する。出力端子ＯＵＴの電圧がローレベルの期間では、電圧ＶＡは値「１」になる。スイッチ１０８は、電圧ＶＡが値「１」になると、第１の基準電圧Ｖ１を比較回路１１７のプラス入力ノードに供給する。

図３（Ａ）は、図１のヒステリシス比較回路１０３の構成例を示す回路図である。ヒステリシス比較回路１０３は、比較回路１１７、インバータ３０１、ｎチャネル電界効果トランジスタ３０２，３０４及びｐチャネル電界効果トランジスタ３０３，３０５を有する。インバータ３０１、ｎチャネル電界効果トランジスタ３０２，３０４及びｐチャネル電界効果トランジスタ３０３，３０５は、図１のスイッチ１１８に対応する。

電圧ＶＡが値「１」の場合、ｎチャネル電界効果トランジスタ３０４及びｐチャネル電界効果トランジスタ３０５がオンし、ｎチャネル電界効果トランジスタ３０２及びｐチャネル電界効果トランジスタ３０３がオフする。これにより、第１の基準電圧Ｖ１は、電圧ＶＢとして、比較回路１１７のプラス入力ノードに供給される。

電圧ＶＡが値「０」の場合、ｎチャネル電界効果トランジスタ３０２及びｐチャネル電界効果トランジスタ３０３がオンし、ｎチャネル電界効果トランジスタ３０４及びｐチャネル電界効果トランジスタ３０５がオフする。これにより、第２の基準電圧Ｖ２は、電圧ＶＢとして、比較回路１１７のプラス入力ノードに供給される。

図３（Ｂ）は、図３（Ａ）の比較回路１１７の構成例を示す回路図である。比較回路１１７は、電流源３１１、ｐチャネル電界効果トランジスタ３１２〜３１４、ｎチャネル電界効果トランジスタ３１５〜３１９、プラス入力ノードＶｉｐ、マイナス入力ノードＶｉｍ及び出力ノードＶｏを有する。プラス入力ノードＶｉｐには、電圧ＶＢが入力される。マイナス入力ノードＶｉｍには、出力端子ＯＵＴの電圧が入力される。出力ノードＶｏからは、電圧ＶＡが出力される。プラス入力ノードＶｉｐの電圧がマイナス入力ノードＶｉｍの電圧より高い場合には、出力ノードＶｏは値「１」の電圧ＶＡを出力する。プラス入力ノードＶｉｐの電圧がマイナス入力ノードＶｉｍの電圧より低い場合には、出力ノードＶｏは値「０」の電圧ＶＡを出力する。

図３（Ｃ）は、図１の第１のセレクタ１１３の構成例を示す回路図である。第１のセレクタ１１３は、インバータ３２１、ｎチャネル電界効果トランジスタ３２２，３２４及びｐチャネル電界効果トランジスタ３２３，３２５を有する。なお、第２のセレクタ１１４も、第１のセレクタ１１３と同様の構成を有する。以下、第１のセレクタ１１３を例に説明する。

電圧ＶＡが値「０」の場合には、ｎチャネル電界効果トランジスタ３２２及びｐチャネル電界効果トランジスタ３２３がオンし、ｎチャネル電界効果トランジスタ３２４及びｐチャネル電界効果トランジスタ３２５がオフする。これにより、電源電位ノードＶｄｄの電源電位は、電圧Ｓ１として、ｐチャネル電界効果１１５のゲートに供給される。

電圧ＶＡが値「１」の場合には、ｎチャネル電界効果トランジスタ３２４及びｐチャネル電界効果トランジスタ３２５がオンし、ｎチャネル電界効果トランジスタ３２２及びｐチャネル電界効果トランジスタ３２３がオフする。これにより、入力端子ＩＮの電圧は、電圧Ｓ１として、ｐチャネル電界効果１１５のゲートに供給される。

図４は、図１の出力回路の動作を説明するためのタイミングチャートである。図４において、ｐチャネル電界効果トランジスタ１１５は、ローレベルが動作状態を表し、ハイレベルが非動作状態（オフ状態）を表す。ｎチャネル電界効果トランジスタ１１６は、ハイレベルが動作状態を表し、ローレベルが非動作状態（オフ状態）を表す。第１のドライバ回路１０１は、インバータであり、入力端子ＩＮの電圧の論理反転電圧を出力端子ＯＵＴに出力する。

時刻ｔ１〜ｔ３は、出力端子ＯＵＴの電圧がローレベルからハイレベルに立ち上がる期間である。時刻ｔ１では、出力端子ＯＵＴの電圧は、ローレベルである。電圧ＶＡは、ハイレベルであるので、比較回路１１７のプラス入力ノードの電圧ＶＢは、第１の基準電圧Ｖ１である。出力端子ＯＵＴのローレベル電圧は、第１の基準電圧Ｖ１より低いので、ハイレベルの電圧ＶＡを出力する。この場合、第１のセレクタ１１３は、ｐチャネル電界効果トランジスタ１１５のゲートに入力端子ＩＮを接続する。この時、入力端子ＩＮの電圧は、ハイレベルであるので、ｐチャネル電界効果トランジスタ１１５はオフ状態である。第２のセレクタ１１４は、ｎチャネル電界効果トランジスタ１１６のゲートにグランド電位ノードを接続する。これにより、ｎチャネル電界効果トランジスタ１１６はオフ状態である。

次に、時刻ｔ１〜ｔ２では、出力端子ＯＵＴの電圧は、第１の基準電圧Ｖ１より低いので、電圧ＶＡはハイレベルを維持する。この期間では、入力端子ＩＮの電圧がハイレベルより低くなるので、ｐチャネル電界効果トランジスタ１１５が動作状態になる。これにより、出力回路は、立ち上がり時に、駆動能力が高くなり、高速に駆動することができる。

時刻ｔ２では、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より高くなり、電圧ＶＡはローレベルになる。これにより、比較回路１１７のプラス入力ノードの電圧ＶＢは、第２の基準電圧Ｖ２になる。時刻ｔ２〜ｔ５では、比較回路１１７は、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より高いので、ローレベルの電圧ＶＡを維持する。これにより、第１のセレクタ１１３は、ｐチャネル電界効果トランジスタ１１５のゲートに電源電位ノードを接続し、ｐチャネル電界効果トランジスタ１１５はオフ状態になる。これにより、図２（Ａ）のオーバーシュート２０２を低減することができる。

時刻ｔ４〜ｔ６は、出力端子ＯＵＴの電圧がハイレベルからローレベルに立ち下がる期間である。時刻ｔ４〜ｔ５では、出力端子ＯＵＴの電圧は、第２の基準電圧Ｖ２より高いので、電圧ＶＡはローレベルを維持する。この期間では、入力端子ＩＮの電圧がローレベルより高くなるので、ｎチャネル電界効果トランジスタ１１６が動作状態になる。これにより、出力回路は、立ち下がり時に、駆動能力が高くなり、高速に駆動することができる。

時刻ｔ５では、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より低くなり、電圧ＶＡはハイレベルになる。これにより、比較回路１１７のプラス入力ノードの電圧ＶＢは、第１の基準電圧Ｖ１になる。時刻ｔ５〜ｔ６では、比較回路１１７は、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より低いので、ハイレベルの電圧ＶＡを維持する。これにより、第２のセレクタ１１４は、ｎチャネル電界効果トランジスタ１１６のゲートにグランド電位ノードを接続し、ｎチャネル電界効果トランジスタ１１６はオフ状態になる。これにより、図２（Ａ）のアンダーシュート２０３を低減することができる。

以上のように、比較回路１１７は、出力端子ＯＵＴの電圧の立ち上がり時には、第１の基準電圧Ｖ１と出力端子ＯＵＴの電圧とを比較し、出力端子ＯＵＴの電圧の立ち下がり時には、第１の基準電圧Ｖ１とは異なる第２の基準電圧Ｖ２と出力端子ＯＵＴの電圧とを比較する。第２のドライバ回路１０２は、比較回路１１７の比較結果に応じてオフ状態になる。

第１のセレクタ１１３は、比較回路１１７の出力電圧ＶＡが入力され、出力端子ＯＵＴの電圧の立ち上がり時に、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より低い場合には、ｐチャネル電界効果トランジスタ１１５のゲートを入力端子ＩＮに接続し、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より高い場合には、ｐチャネル電界効果トランジスタ１１５のゲートを電源電位ノードに接続する。

また、第１のセレクタ１１３は、出力端子ＯＵＴの電圧の立ち下がり時に、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より高い場合には、ｐチャネル電界効果トランジスタ１１５のゲートを電源電位ノードに接続し、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より低い場合には、ｐチャネル電界効果トランジスタ１１５のゲートを入力端子ＩＮに接続する。

第２のセレクタ１１４は、比較回路１１７の出力電圧ＶＡが入力され、出力端子ＯＵＴの電圧の立ち下がり時に、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より高い場合には、ｎチャネル電界効果トランジスタ１１６のゲートを入力端子ＩＮに接続し、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より低い場合には、ｎチャネル電界効果トランジスタ１１６のゲートをグランド電位ノードに接続する。

また、第２のセレクタ１１４は、出力端子ＯＵＴの電圧の立ち上がり時に、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より低い場合には、ｎチャネル電界効果トランジスタ１１６のゲートをグランド電位ノードに接続し、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より高い場合には、ｎチャネル電界効果トランジスタ１１６のゲートを入力端子ＩＮに接続する。

第１の基準電圧Ｖ１を第２の基準電圧Ｖ２より高くすることにより、チャタリングを防止することができる。第２の基準電圧Ｖ２が第１の基準電圧Ｖ１と同じである場合、図２（Ａ）のオーバーシュート２０２及びアンダーシュート２０３の振動が発生すると、立ち上がり時及び立ち下がり時の両方において、比較回路１１７の出力電圧ＶＡの値が「１」と「０」との間で高速に繰り返し変化し、動作が不安定になってしまう。第１の基準電圧Ｖ１を第２の基準電圧Ｖ２より高くすることにより、比較回路１１７の出力電圧ＶＡの高周波数の変化を防止し、動作を安定させることができる。

また、第１の基準電圧Ｖ１を第２の基準電圧Ｖ２より高くすることにより、ｐチャネル電界効果トランジスタ１１５は、時刻ｔ１〜ｔ２の長い立ち上がり期間で、第１のドライバ回路１０１の駆動をサポートすることができる。また、第２の基準電圧Ｖ２を第１の基準電圧Ｖ１より低くすることにより、ｎチャネル電界効果トランジスタ１１６は、時刻ｔ４〜ｔ５の長い立ち下がり期間で、第１のドライバ回路１０１の駆動をサポートすることができる。

（第２の実施形態）
図５は、第２の実施形態による出力回路の構成例を示す回路図である。出力回路は、第１のドライバ回路１０１、第２のドライバ回路１０２ａ、第３のドライバ回路１０２ｂ、第４のドライバ回路１０２ｃ及び比較回路１１７ａｐ，１１７ａｎ，１１７ｂｐ，１１７ｂｎ，１１７ｃｐ，１１７ｃｎを有する。

第１のドライバ回路１０１は、ｐチャネル電界効果トランジスタ１１１及びｎチャネル電界効果トランジスタ１１２を有し、入力端子ＩＮの電圧が入力され、出力端子ＯＵＴに電圧を出力する。

比較回路１１７ａｐは、第１の基準電圧Ｖ１と出力端子ＯＵＴの電圧とを比較し、電圧ＶＡａｐを出力する。比較回路１１７ａｎは、第１の基準電圧Ｖ１と出力端子ＯＵＴの電圧とを比較し、電圧ＶＡａｎを出力する。電圧ＶＡａｎは、電圧ＶＡａｐと同じである。第２のドライバ回路１０２ａは、入力端子ＩＮの電圧が入力され、出力端子ＯＵＴに電圧を出力し、比較回路１１７ａｐ及び１１７ａｎの比較結果に応じてオフ状態になる。

第２のドライバ回路１０２ａは、ｐチャネル電界効果トランジスタ１１５ａ、ｎチャネル電界効果トランジスタ１１６ａ、セレクタ１１３ａ及び１１４ａを有する。ｐチャネル電界効果トランジスタ１１５ａは、ソースが電源電位ノードに接続され、ドレインが出力端子ＯＵＴに接続される。ｎチャネル電界効果トランジスタ１１６ａは、ソースがグランド電位ノードに接続され、ドレインが出力端子ＯＵＴに接続される。セレクタ１１３ａは、比較回路１１７ａｐの出力電圧ＶＡａｐが入力され、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より低い場合には、ｐチャネル電界効果トランジスタ１１５ａのゲートを入力端子ＩＮに接続し、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より高い場合には、ｐチャネル電界効果トランジスタ１１５ａのゲートを電源電位ノードに接続する。セレクタ１１４ａは、比較回路１１７ａｎの出力電圧ＶＡａｎが入力され、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より高い場合には、ｎチャネル電界効果トランジスタ１１６ａのゲートを入力端子ＩＮに接続し、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より低い場合には、ｎチャネル電界効果トランジスタ１１６ａのゲートをグランド電位ノードに接続する。

比較回路１１７ｂｐは、第１の基準電圧Ｖ１とは異なる第２の基準電圧Ｖ２と出力端子ＯＵＴの電圧とを比較し、電圧ＶＡｂｐを出力する。比較回路１１７ｂｎは、第２の基準電圧Ｖ２と出力端子ＯＵＴの電圧とを比較し、電圧ＶＡｂｎを出力する。電圧ＶＡｂｎは、電圧ＶＡｂｐと同じである。第３のドライバ回路１０２ｂは、入力端子ＩＮの電圧が入力され、出力端子ＯＵＴに電圧を出力し、比較回路１１７ｂｐ及び１１７ｂｎの比較結果に応じてオフ状態になる。

第３のドライバ回路１０２ｂは、ｐチャネル電界効果トランジスタ１１５ｂ、ｎチャネル電界効果トランジスタ１１６ｂ、セレクタ１１３ｂ及び１１４ｂを有する。ｐチャネル電界効果トランジスタ１１５ｂは、ソースが電源電位ノードに接続され、ドレインが出力端子ＯＵＴに接続される。ｎチャネル電界効果トランジスタ１１６ｂは、ソースがグランド電位ノードに接続され、ドレインが出力端子ＯＵＴに接続される。セレクタ１１３ｂは、比較回路１１７ｂｐの出力電圧ＶＡｂｐが入力され、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より低い場合には、ｐチャネル電界効果トランジスタ１１５ｂのゲートを入力端子ＩＮに接続し、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より高い場合には、ｐチャネル電界効果トランジスタ１１５ｂのゲートを電源電位ノードに接続する。セレクタ１１４ｂは、比較回路１１７ｂｎの出力電圧ＶＡｂｎが入力され、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より高い場合には、ｎチャネル電界効果トランジスタ１１６ｂのゲートを入力端子ＩＮに接続し、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より低い場合には、ｎチャネル電界効果トランジスタ１１６ｂのゲートをグランド電位ノードに接続する。

比較回路１１７ｃｐは、第１の基準電圧Ｖ１及び第２の基準電圧Ｖ２とは異なる第３の基準電圧Ｖ３と出力端子ＯＵＴの電圧とを比較し、電圧ＶＡｃｐを出力する。比較回路１１７ｃｎは、第３の基準電圧Ｖ３と出力端子ＯＵＴの電圧とを比較し、電圧ＶＡｃｎを出力する。電圧ＶＡｃｎは、電圧ＶＡｃｐと同じである。第４のドライバ回路１０２ｃは、入力端子ＩＮの電圧を入力し、出力端子ＯＵＴに電圧を出力し、比較回路１１７ｃｐ及び１１７ｃｎの比較結果に応じてオフ状態になる。

第４のドライバ回路１０２ｃは、ｐチャネル電界効果トランジスタ１１５ｃ、ｎチャネル電界効果トランジスタ１１６ｃ、セレクタ１１３ｃ及び１１４ｃを有する。ｐチャネル電界効果トランジスタ１１５ｃは、ソースが電源電位ノードに接続され、ドレインが出力端子ＯＵＴに接続される。ｎチャネル電界効果トランジスタ１１６ｃは、ソースがグランド電位ノードに接続され、ドレインが出力端子ＯＵＴに接続される。セレクタ１１３ｃは、比較回路１１７ｃｐの出力電圧ＶＡｃｐが入力され、出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より低い場合には、ｐチャネル電界効果トランジスタ１１５ｃのゲートを入力端子ＩＮに接続し、出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より高い場合には、ｐチャネル電界効果トランジスタ１１５ｃのゲートを電源電位ノードに接続する。セレクタ１１４ｃは、比較回路１１７ｃｎの出力電圧ＶＡｃｎが入力され、出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より高い場合には、ｎチャネル電界効果トランジスタ１１６ｃのゲートを入力端子ＩＮに接続し、出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より低い場合には、ｎチャネル電界効果トランジスタ１１６ｃのゲートをグランド電位ノードに接続する。

図６（Ａ）は図５の出力回路の動作を説明するための電圧波形図であり、図６（Ｂ）は駆動制御後の出力端子ＯＵＴの立ち上がり時の電圧波形図である。第２の基準電圧Ｖ２は、第１の基準電圧Ｖ１より高い。第３の基準電圧Ｖ３は、第２の基準電圧Ｖ２より高い。

まず、出力端子ＯＵＴの電圧がローレベルからハイレベルに立ち上がる期間について説明する。出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より低い期間Ｔａでは、３個のｐチャネル電界効果トランジスタ１１５ａ，１１５ｂ，１１５ｃが動作状態になり、駆動能力が最高となり、駆動速度を高速にすることができる。次に、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より高くかつ第２の基準電圧Ｖ２より低い期間Ｔｂでは、２個のｐチャネル電界効果トランジスタ１１５ｂ，１１５ｃが動作状態になり、１個のｐチャネル電界効果トランジスタ１１５ａがオフ状態になり、駆動能力が弱まる。次に、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より高くかつ第３の基準電圧Ｖ３より低い期間Ｔｃでは、１個のｐチャネル電界効果トランジスタ１１５ｃが動作状態になり、２個のｐチャネル電界効果トランジスタ１１５ａ，１１５ｂがオフ状態になり、駆動能力がさらに弱まる。次に、出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より高い期間Ｔｄでは、３個のｐチャネル電界効果トランジスタ１１５ａ，１１５ｂ，１１５ｃがオフ状態になり、駆動能力がさらに弱まる。立ち上がり時には、上記のｐチャネル電界効果トランジスタ１１５ａ，１１５ｂ，１１５ｃの駆動制御により、図６（Ｂ）のように、出力端子ＯＵＴの立ち上がり電圧は、徐々に立ち上がり速度が遅くなり、図２（Ａ）のオーバーシュート２０２を防止することができる。

次に、出力端子ＯＵＴの電圧がハイレベルからローレベルに立ち下がる期間について説明する。出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より高い期間では、３個のｎチャネル電界効果トランジスタ１１６ａ，１１６ｂ，１１６ｃが動作状態になり、駆動能力が最高となり、駆動速度を高速にすることができる。次に、出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より低くかつ第２の基準電圧Ｖ２より高い期間では、２個のｎチャネル電界効果トランジスタ１１６ａ，１１６ｂが動作状態になり、１個のｎチャネル電界効果トランジスタ１１６ｃがオフ状態になり、駆動能力が弱まる。次に、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より低くかつ第１の基準電圧Ｖ１より高い期間では、１個のｎチャネル電界効果トランジスタ１１６ａが動作状態になり、２個のｎチャネル電界効果トランジスタ１１６ｂ，１１６ｃがオフ状態になり、駆動能力がさらに弱まる。次に、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より低い期間では、３個のｎチャネル電界効果トランジスタ１１６ａ，１１６ｂ，１１６ｃがオフ状態になり、駆動能力がさらに弱まる。立ち下がり時には、上記のｎチャネル電界効果トランジスタ１１６ａ，１１６ｂ，１１６ｃの駆動制御により、出力端子ＯＵＴの立ち下がり電圧は、徐々に立ち下がり速度が遅くなり、図２（Ａ）のアンダーシュート２０３を防止することができる。

（第３の実施形態）
図７は、第３の実施形態による出力回路の構成例を示す回路図である。図７の出力回路は、図５の出力回路に対し、第４のドライバ回路１０２ｃ、比較回路１１７ｃｐ，１１７ｃｎを削除し、制御回路５０１、計測回路５０２及びセレクタ５０３を追加したものである。比較回路１１７ａは、図５の比較回路１１７ａｐ及び１１７ａｎに対応し、出力端子ＯＵＴの電圧及び第１の基準電圧Ｖ１を比較し、電圧ＶＡａをセレクタ１１３ａ及び１１４ａに出力する。比較回路１１７ｂは、図５の比較回路１１７ｂｐ及び１１７ｂｎに対応し、出力端子ＯＵＴの電圧及び第２の基準電圧Ｖ２を比較し、電圧ＶＡｂをセレクタ１１３ｂ及び１１４ｂに出力する。

以下、本実施形態（図７）が第２の実施形態（図５）と異なる点を説明する。第２のドライバ回路１０２ａは、ｎ個のｎチャネル電界効果トランジスタ１１６ａを有する。ｎ個のｎチャネル電界効果トランジスタ１１６ａは、並列接続され、ゲートがセレクタ１１４ａの出力ノードに接続され、ソースがグランド電位ノードに接続され、ドレインが出力端子ＯＵＴに接続される。制御回路５０１は、出力端子ＯＵＴ及びグランド電位ノード間に並列接続されるｎチャネル電界効果トランジスタ１１６ａの個数ｎを制御し、ｎチャネル電界効果トランジスタ１１６ａのサイズを変更することができる。

同様に、第３のドライバ回路１０２ｂは、ｍ個のｐチャネル電界効果トランジスタ１１５ｂを有する。ｍ個のｐチャネル電界効果トランジスタ１１５ｂは、並列接続され、ゲートがセレクタ１１３ｂの出力ノードに接続され、ソースが電源電位ノードに接続され、ドレインが出力端子ＯＵＴに接続される。制御回路５０１は、電源電位ノード及び出力端子ＯＵＴ間に並列接続されるｐチャネル電界効果トランジスタ１１５ｂの個数ｍを制御し、ｐチャネル電界効果トランジスタ１１５ｂのサイズを変更することができる。

図８（Ａ）は、図７のセレクタ５０３の構成例を示す回路図である。制御回路５０１は、ｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍを制御する場合には制御信号ＳＡを「１」にし、ｎチャネル電界効果トランジスタ１１６ａの並列接続数ｎを制御する場合には制御信号ＳＡを「０」にする。セレクタ５０３は、インバータ６０１，６０２及びセレクタ６０３，６０４を有する。インバータ６０１は、比較回路１１７ｂの出力電圧ＶＡｂの論理反転電圧／ＶＡｂを出力する。インバータ６０２は、比較回路１１７ａの出力電圧ＶＡａの論理反転電圧／ＶＡａを出力する。制御信号ＳＡが「１」である場合、セレクタ６０３は、電圧／ＶＡｂを電圧Ｐとして出力し、セレクタ６０４は、電圧／ＶＡａを電圧Ｑとして出力する。制御信号ＳＡが「０」である場合、セレクタ６０３は、電圧ＶＡａを電圧Ｐとして出力し、セレクタ６０４は、電圧ＶＡｂを電圧Ｑとして出力する。

図８（Ｂ）及び（Ｃ）は、図７の計測回路５０２の構成例を示す回路図である。バッファ６１１は、電圧Ｑが入力され、電圧Ｆ１を容量６２１及びバッファ６１２に出力する。フリップフロップ回路６３１では、データ入力端子に電圧Ｐが入力され、クロック入力端子に電圧Ｆ１が入力される。バッファ６１２は、電圧Ｆ１が入力され、電圧Ｆ２を容量６２２及びバッファ６１３に出力する。フリップフロップ回路６３２では、データ入力端子に電圧Ｐが入力され、クロック入力端子に電圧Ｆ２が入力される。バッファ６１３は、電圧Ｆ２が入力され、電圧Ｆ３を容量６２３及びバッファ６１４に出力する。フリップフロップ回路６３３では、データ入力端子に電圧Ｐが入力され、クロック入力端子に電圧Ｆ３が入力される。バッファ６１４は、電圧Ｆ３が入力され、電圧Ｆ４を容量６２４及びバッファ６１５に出力する。フリップフロップ回路６３４では、データ入力端子に電圧Ｐが入力され、クロック入力端子に電圧Ｆ４が入力される。バッファ６１５は、電圧Ｆ４が入力され、電圧Ｆ５を容量６２５に出力する。フリップフロップ回路６３５では、データ入力端子に電圧Ｐが入力され、クロック入力端子に電圧Ｆ５が入力される。

制御信号ＳＡが「１」である場合には、図８（Ｂ）のように、バッファ６１１には、電圧Ｑとして、電圧／ＶＡａが入力され、フリップフロップ回路６３１〜６３５のデータ入力端子には、電圧Ｐとして、電圧／ＶＡｂが入力される。

制御信号ＳＡが「０」である場合には、図８（Ｃ）のように、バッファ６１１には、電圧Ｑとして、電圧ＶＡｂが入力され、フリップフロップ回路６３１〜６３５のデータ入力端子には、電圧Ｐとして、電圧ＶＡａが入力される。

図９は、出力端子ＯＵＴの立ち上がり時の電圧波形を示す図である。第２の基準電圧Ｖ２は、第１の基準電圧Ｖ１より高い。時刻ｔａは、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より高くなる時刻であり、電圧ＶＡａが値「１」から値「０」に変化する時刻である。時刻ｔｂは、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より高くなる時刻であり、電圧ＶＡｂが値「１」から値「０」に変化する時刻である。計測回路５０２は、時刻ｔａから時刻ｔｂまでの立ち上がり時間Δｔｐを計測する。制御回路５０１は、立ち上がり時間Δｔｐがターゲット時間になるように、ｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍを制御する。並列接続数ｍが多い場合には、ｐチャネル電界効果トランジスタ１１５ｂのサイズが大きくなり、立ち上がり時間Δｔｐが短くなり、高速駆動が可能になる。これに対し、並列接続数ｍが少ない場合には、ｐチャネル電界効果トランジスタ１１５ｂのサイズが小さくなり、立ち上がり時間Δｔｐが長くなり、オーバーシュートを防止することができる。制御回路５０１が立ち上がり時間Δｔｐをターゲット時間に制御することにより、高速駆動及びオーバーシュート防止を両立させることができる。

図１０は出力回路がｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍを制御する処理例を示すフローチャートであり、図１１は出力回路の処理例を示すタイミングチャートである。

ステップＳ８０１では、制御回路５０１は、立ち上がり時間Δｔｐのターゲット時間として例えば時間Δｔ３を設定する。時間Δｔ３は、後述するように、電圧／ＶＡａの立ち上がり時刻ｔ１から電圧Ｆ３の立ち上がり時刻までの時間である。

次に、ステップＳ８０２では、制御回路５０１は、ｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍを制御するため、制御信号ＳＡを「１」にする。すると、セレクタ５０３は、電圧Ｐとして電圧／ＶＡｂを出力し、電圧Ｑとして電圧／ＶＡａを出力する。また、制御回路５０１は、ｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍを最大値に制御する。

次に、ステップＳ８０３では、入力端子ＩＮには、値「１」から値「０」に立ち下がる電圧が入力される。すると、第１のバッファ回路１０１は、入力端子ＩＮの電圧を論理反転した電圧を出力端子ＯＵＴに出力する。出力端子ＯＵＴの電圧は、値「０」から値「１」に立ち上がる電圧になる。

ここで、電圧ＯＵＴ１は、ステップＳ８０３〜Ｓ８０５の１回目のループ処理時の出力端子ＯＵＴの電圧である。電圧ＯＵＴ２は、ステップＳ８０３〜Ｓ８０５の２回目のループ処理時の出力端子ＯＵＴの電圧である。電圧ＯＵＴ３は、ステップＳ８０３〜Ｓ８０５の３回目のループ処理時の出力端子ＯＵＴの電圧である。

また、電圧／ＶＡｂ１は、ステップＳ８０３〜Ｓ８０５の１回目のループ処理時の電圧／ＶＡｂである。電圧／ＶＡｂ２は、ステップＳ８０３〜Ｓ８０５の２回目のループ処理時の電圧／ＶＡｂである。電圧／ＶＡｂ３は、ステップＳ８０３〜Ｓ８０５の３回目のループ処理時の電圧／ＶＡｂである。

１回目のループ処理では、電圧ＯＵＴ１及び電圧／ＶＡｂ１について説明する。時刻ｔ１では、電圧ＯＵＴ１が第１の基準電圧Ｖ１より高くなるので、電圧ＶＡａがハイレベルからローレベルに立ち下がり、電圧／ＶＡａがローレベルからハイレベルに立ち上がる。電圧Ｆ１は、電圧／ＶＡａを遅延した電圧である。電圧Ｆ２は、電圧Ｆ１を遅延した電圧である。電圧Ｆ３は、電圧Ｆ２を遅延した電圧である。電圧Ｆ４は、電圧Ｆ３を遅延した電圧である。電圧Ｆ５は、電圧Ｆ４を遅延した電圧である。時刻ｔ２では、電圧ＯＵＴ１が第２の基準電圧Ｖ２より高くなるので、電圧／ＶＡｂ１がローレベルからハイレベルに立ち上がる。

ステップＳ８０４では、制御回路５０１は、時刻ｔ１から時刻ｔ２までの立ち上がり時間Δｔｐを計測する。フリップフロップ回路６３１は、電圧Ｆ１の立ち上がり時の電圧／ＶＡｂ１の値「１」を保持する。フリップフロップ回路６３２は、電圧Ｆ２の立ち上がり時の電圧／ＶＡｂ１の値「１」を保持する。フリップフロップ回路６３３は、電圧Ｆ３の立ち上がり時の電圧／ＶＡｂ１の値「１」を保持する。フリップフロップ回路６３４は、電圧Ｆ４の立ち上がり時の電圧／ＶＡｂ１の値「１」を保持する。フリップフロップ回路６３５は、電圧Ｆ５の立ち上がり時の電圧／ＶＡｂ１の値「１」を保持する。

ステップＳ８０５では、制御回路５０１は、時刻ｔ１から時刻ｔ２までの立ち上がり時間Δｔｐがターゲット時間Δｔ３に一致しているか否かを判定する。具体的には、制御回路５０１は、フリップフロップ回路６３１〜６３５に保持された値がすべて「１」であるので、時刻ｔ１から時刻ｔ２までの立ち上がり時間Δｔｐがターゲット時間Δｔ３より短いと判定し、ステップＳ８０６に進む。

ステップＳ８０６では、制御回路５０１は、ｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍを１減らすように制御する。その後、ステップＳ８０３に戻り、２回目のループ処理を行う。

ステップＳ８０３では、入力端子ＩＮには、再び、立ち下がり電圧が入力される。その場合、出力端子ＯＵＴの電圧は電圧ＯＵＴ２であり、電圧／ＶＡｂは電圧／ＶＡｂ２である。時刻ｔ１では、電圧ＯＵＴ２が第１の基準電圧Ｖ１より高くなるので、電圧ＶＡａがハイレベルからローレベルに立ち下がり、電圧／ＶＡａがローレベルからハイレベルに立ち上がる。時刻ｔ３では、電圧ＯＵＴ２が第２の基準電圧Ｖ２より高くなるので、電圧／ＶＡｂ２がローレベルからハイレベルに立ち上がる。

ステップＳ８０４では、制御回路５０１は、時刻ｔ１から時刻ｔ３までの立ち上がり時間Δｔｐを計測する。フリップフロップ回路６３１〜６３５は、それぞれ、電圧Ｆ１〜Ｆ５の立ち上がり時の電圧／ＶＡｂ２の値を保持する。フリップフロップ回路６３１は値「０」を保持し、フリップフロップ回路６３２〜６３５は値「１」を保持する。

ステップＳ８０５では、制御回路５０１は、フリップフロップ回路６３１が値「０」を保持し、フリップフロップ回路６３２〜６３５が値「１」を保持しているので、時刻ｔ１から時刻ｔ３までの立ち上がり時間Δｔｐがターゲット時間Δｔ３より短いと判定し、ステップＳ８０６に進む。

ステップＳ８０６では、制御回路５０１は、ｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍをさらに１減らすように制御する。その後、ステップＳ８０３に戻り、３回目のループ処理を行う。

ステップＳ８０３では、入力端子ＩＮには、再び、立ち下がり電圧が入力される。その場合、出力端子ＯＵＴの電圧は電圧ＯＵＴ３であり、電圧／ＶＡｂは電圧／ＶＡｂ３である。時刻ｔ１では、電圧ＯＵＴ３が第１の基準電圧Ｖ１より高くなるので、電圧ＶＡａがハイレベルからローレベルに立ち下がり、電圧／ＶＡａがローレベルからハイレベルに立ち上がる。時刻ｔ４では、電圧ＯＵＴ３が第２の基準電圧Ｖ２より高くなるので、電圧／ＶＡｂ３がローレベルからハイレベルに立ち上がる。

ステップＳ８０４では、制御回路５０１は、時刻ｔ１から時刻ｔ４までの立ち上がり時間Δｔｐを計測する。フリップフロップ回路６３１〜６３５は、それぞれ、電圧Ｆ１〜Ｆ５の立ち上がり時の電圧／ＶＡｂ３の値を保持する。フリップフロップ回路６３１及び６３２は値「０」を保持し、フリップフロップ回路６３３〜６３５は値「１」を保持する。

ステップＳ８０５では、制御回路５０１は、フリップフロップ回路６３１及び６３２が値「０」を保持し、フリップフロップ回路６３３〜６３５が値「１」を保持しているので、時刻ｔ１から時刻ｔ４までの立ち上がり時間Δｔｐがターゲット時間Δｔ３とほぼ一致していると判定し、処理を終了する。

以上の処理により、立ち上がり時間Δｔｐがターゲット時間Δｔ３とほぼ一致するように、ｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍが制御され、高速駆動及びオーバーシュート防止を両立させることができる。制御回路５０１は、比較回路１１７ａの出力電圧ＶＡａが反転する時刻から比較回路１１７ｂの出力電圧ＶＡｂが反転する時刻までの立ち上がり時間Δｔｐに応じて、ｐチャネル電界効果トランジスタ１１５ｂのサイズを変更する。

図１２は出力回路がｎチャネル電界効果トランジスタ１１６ａの並列接続数ｎを制御する処理例を示すフローチャートであり、図１３は出力回路の処理例を示すタイミングチャートである。

ステップＳ１００１では、制御回路５０１は、立ち下がり時間Δｔｎのターゲット時間として例えば時間Δｔ３を設定する。

次に、ステップＳ１００２では、制御回路５０１は、ｎチャネル電界効果トランジスタ１１６ａの並列接続数ｎを制御するため、制御信号ＳＡを「０」にする。すると、セレクタ５０３は、電圧Ｐとして電圧ＶＡａを出力し、電圧Ｑとして電圧ＶＡｂを出力する。また、制御回路５０１は、ｎチャネル電界効果トランジスタ１１６ａの並列接続数ｎを最大値に制御する。

次に、ステップＳ１００３では、入力端子ＩＮには、値「０」から値「１」に立ち上がる電圧が入力される。すると、第１のバッファ回路１０１は、入力端子ＩＮの電圧を論理反転した電圧を出力端子ＯＵＴに出力する。出力端子ＯＵＴの電圧は、値「１」から値「０」に立ち下がる電圧になる。

１回目のループ処理では、出力端子ＯＵＴの電圧は電圧ＯＵＴ１であり、電圧ＶＡａは電圧ＶＡａ１である。時刻ｔ１では、電圧ＯＵＴ１が第２の基準電圧Ｖ２より低くなるので、電圧ＶＡｂがローレベルからハイレベルに立ち上がる。電圧Ｆ１は、電圧ＶＡｂを遅延した電圧である。電圧Ｆ２は、電圧Ｆ１を遅延した電圧である。電圧Ｆ３は、電圧Ｆ２を遅延した電圧である。電圧Ｆ４は、電圧Ｆ３を遅延した電圧である。電圧Ｆ５は、電圧Ｆ４を遅延した電圧である。時刻ｔ２では、電圧ＯＵＴ１が第１の基準電圧Ｖ１より低くなるので、電圧ＶＡａ１がローレベルからハイレベルに立ち上がる。

ステップＳ１００４では、制御回路５０１は、時刻ｔ１から時刻ｔ２までの立ち下がり時間Δｔｎを計測する。フリップフロップ回路６３１〜６３５は、それぞれ、電圧Ｆ１〜Ｆ５の立ち上がり時の電圧ＶＡａ１の値を保持する。フリップフロップ回路６３１〜６３５は、すべて値「１」を保持する。

ステップＳ１００５では、制御回路５０１は、時刻ｔ１から時刻ｔ２までの立ち下がり時間Δｔｎがターゲット時間Δｔ３に一致しているか否かを判定する。具体的には、制御回路５０１は、フリップフロップ回路６３１〜６３５に保持された値がすべて「１」であるので、時刻ｔ１から時刻ｔ２までの立ち下がり時間Δｔｎがターゲット時間Δｔ３より短いと判定し、ステップＳ１００６に進む。

ステップＳ１００６では、制御回路５０１は、ｎチャネル電界効果トランジスタ１１６ａの並列接続数ｎを１減らすように制御する。その後、ステップＳ１００３に戻り、２回目のループ処理を行う。

ステップＳ１００３では、入力端子ＩＮには、再び、立ち上がり電圧が入力される。その場合、出力端子ＯＵＴの電圧は電圧ＯＵＴ２であり、電圧ＶＡａは電圧ＶＡａ２である。時刻ｔ１では、電圧ＯＵＴ２が第２の基準電圧Ｖ２より低くなるので、電圧ＶＡｂがローレベルからハイレベルに立ち上がる。時刻ｔ３では、電圧ＯＵＴ２が第１の基準電圧Ｖ１より低くなるので、電圧ＶＡａ２がローレベルからハイレベルに立ち上がる。

ステップＳ１００４では、制御回路５０１は、時刻ｔ１から時刻ｔ３までの立ち下がり時間Δｔｎを計測する。フリップフロップ回路６３１〜６３５は、それぞれ、電圧Ｆ１〜Ｆ５の立ち上がり時の電圧ＶＡａ２の値を保持する。フリップフロップ回路６３１は値「０」を保持し、フリップフロップ回路６３２〜６３５は値「１」を保持する。

ステップＳ１００５では、制御回路５０１は、フリップフロップ回路６３１が値「０」を保持し、フリップフロップ回路６３２〜６３５が値「１」を保持しているので、時刻ｔ１から時刻ｔ３までの立ち下がり時間Δｔｎがターゲット時間Δｔ３より短いと判定し、ステップＳ１００６に進む。

ステップＳ１００６では、制御回路５０１は、ｎチャネル電界効果トランジスタ１１６ａの並列接続数ｎをさらに１減らすように制御する。その後、ステップＳ１００３に戻り、３回目のループ処理を行う。

ステップＳ１００３では、入力端子ＩＮには、再び、立ち上がり電圧が入力される。その場合、出力端子ＯＵＴの電圧は電圧ＯＵＴ３であり、電圧ＶＡａは電圧ＶＡａ３である。時刻ｔ１では、電圧ＯＵＴ３が第２の基準電圧Ｖ２より低くなるので、電圧ＶＡｂがローレベルからハイレベルに立ち上がる。時刻ｔ４では、電圧ＯＵＴ３が第１の基準電圧Ｖ１より低くなるので、電圧ＶＡａ３がローレベルからハイレベルに立ち上がる。

ステップＳ１００４では、制御回路５０１は、時刻ｔ１から時刻ｔ４までの立ち下がり時間Δｔｎを計測する。フリップフロップ回路６３１〜６３５は、それぞれ、電圧Ｆ１〜Ｆ５の立ち上がり時の電圧ＶＡａ３の値を保持する。フリップフロップ回路６３１及び６３２は値「０」を保持し、フリップフロップ回路６３３〜６３５は値「１」を保持する。

ステップＳ１００５では、制御回路５０１は、フリップフロップ回路６３１及び６３２が値「０」を保持し、フリップフロップ回路６３３〜６３５が値「１」を保持しているので、時刻ｔ１から時刻ｔ４までの立ち下がり時間Δｔｎがターゲット時間Δｔ３とほぼ一致していると判定し、処理を終了する。

以上の処理により、立ち下がり時間Δｔｎがターゲット時間Δｔ３とほぼ一致するように、ｎチャネル電界効果トランジスタ１１６ａの並列接続数ｎが制御され、高速駆動及びアンダーシュート防止を両立させることができる。制御回路５０１は、比較回路１１７ｂの出力電圧ＶＡｂが反転する時刻から比較回路１１７ａの出力電圧ＶＡａが反転する時刻までの立ち下がり時間Δｔｎに応じて、ｎチャネル電界効果トランジスタ１１６ａのサイズを変更する。

（第４の実施形態）
図１４は、第４の実施形態による出力回路の構成例を示す回路図である。図１４の出力回路は、図５の出力回路に対し、スイッチ１１８ａｐ，１１８ａｎ，１１８ｂｐ，１１８ｂｎ，１１８ｃｐ，１１８ｃｎを追加したものである。以下、本実施形態（図１４）が第２の実施形態（図５）と異なる点を説明する。

スイッチ１１８ａｐは、電圧ＶＡａｐが値「１」である場合には、第１の基準電圧Ｖ１を電圧ＶＢａｐとして比較回路１１７ａｐのプラス入力ノードに出力し、電圧ＶＡａｐが値「０」である場合には、基準電圧ＶＬを電圧ＶＢａｐとして比較回路１１７ａｐのプラス入力ノードに出力する。

スイッチ１１８ａｎは、電圧ＶＡａｎが値「０」である場合には、第１の基準電圧Ｖ１を電圧ＶＢａｎとして比較回路１１７ａｎのプラス入力ノードに出力し、電圧ＶＡａｎが値「１」である場合には、基準電圧ＶＨを電圧ＶＢａｎとして比較回路１１７ａｎのプラス入力ノードに出力する。

スイッチ１１８ｂｐは、電圧ＶＡｂｐが値「１」である場合には、第２の基準電圧Ｖ２を電圧ＶＢｂｐとして比較回路１１７ｂｐのプラス入力ノードに出力し、電圧ＶＡｂｐが値「０」である場合には、基準電圧ＶＬを電圧ＶＢｂｐとして比較回路１１７ｂｐのプラス入力ノードに出力する。

スイッチ１１８ｂｎは、電圧ＶＡｂｎが値「０」である場合には、第２の基準電圧Ｖ２を電圧ＶＢｂｎとして比較回路１１７ｂｎのプラス入力ノードに出力し、電圧ＶＡｂｎが値「１」である場合には、基準電圧ＶＨを電圧ＶＢｂｎとして比較回路１１７ｂｎのプラス入力ノードに出力する。

スイッチ１１８ｃｐは、電圧ＶＡｃｐが値「１」である場合には、第３の基準電圧Ｖ３を電圧ＶＢｃｐとして比較回路１１７ｃｐのプラス入力ノードに出力し、電圧ＶＡｃｐが値「０」である場合には、基準電圧ＶＬを電圧ＶＢｃｐとして比較回路１１７ｃｐのプラス入力ノードに出力する。

スイッチ１１８ｃｎは、電圧ＶＡｃｎが値「０」である場合には、第３の基準電圧Ｖ３を電圧ＶＢｃｎとして比較回路１１７ｃｎのプラス入力ノードに出力し、電圧ＶＡｃｎが値「１」である場合には、基準電圧ＶＨを電圧ＶＢｃｎとして比較回路１１７ｃｎのプラス入力ノードに出力する。

図１５は、出力端子ＯＵＴの電圧波形図である。第１の基準電圧Ｖ１は、例えば０．９Ｖである。第２の基準電圧Ｖ２は、第１の基準電圧Ｖ１より高く、例えば１．６５Ｖである。第３の基準電圧Ｖ３は、第２の基準電圧Ｖ２より高く、例えば２．４Ｖである。基準電圧ＶＨは、第３の基準電圧Ｖ３より高く、例えば３．１Ｖである。基準電圧ＶＬは、第１の基準電圧Ｖ１より低く、例えば０．２Ｖである。電源電圧は、例えば３．３Ｖである。

図１６は、ｐチャネル電界効果トランジスタ１１５ａ，１１５ｂ，１１５ｃの動作を説明するためのタイミングチャートである。図１６において、ｐチャネル電界効果トランジスタ１１５ａ，１１５ｂ，１１５ｃは、ローレベルが動作状態を表し、ハイレベルが非動作状態（オフ状態）を表す。第１のドライバ回路１０１は、入力端子ＩＮの電圧の論理反転電圧を出力端子ＯＵＴに出力する。

時刻ｔ１〜ｔ５は、出力端子ＯＵＴの電圧がローレベルからハイレベルに立ち上がる期間である。時刻ｔ１では、出力端子ＯＵＴの電圧は、ローレベルである。電圧ＶＡａｐ，ＶＡｂｐ，ＶＡｃｐはハイレベルであるので、電圧ＶＢａｐは第１の基準電圧Ｖ１になり、電圧ＶＢｂｐは第２の基準電圧Ｖ２になり、電圧ＶＢｃｐは第３の基準電圧Ｖ３になる。この場合、セレクタ１１３ａ，１１３ｂ，１１３ｃは、それぞれ、ｐチャネル電界効果トランジスタ１１５ａ，１１５ｂ，１１５ｃのゲートに入力端子ＩＮを接続する。この時、入力端子ＩＮの電圧は、ハイレベルであるので、ｐチャネル電界効果トランジスタ１１５ａ，１１５ｂ，１１５ｃはオフ状態である。

次に、時刻ｔ１〜ｔ２では、出力端子ＯＵＴの電圧は、第１の基準電圧Ｖ１より低いので、電圧ＶＡａｐ，ＶＡｂｐ，ＶＡｃｐはハイレベルを維持する。時刻ｔ１以降では、入力端子ＩＮの電圧がハイレベルより低くなるので、ｐチャネル電界効果トランジスタ１１５ａ，１１５ｂ，１１５ｃが動作状態になる。これにより、出力回路は、出力端子ＯＵＴの電圧の立ち上がり時に、駆動能力が高くなり、高速に駆動することができる。

時刻ｔ２では、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より高くなり、電圧ＶＡａｐはローレベルになる。これにより、比較回路１１７ａｐのプラス入力ノードの電圧ＶＢａｐは、基準電圧ＶＬになる。時刻ｔ２〜ｔ７では、比較回路１１７ａｐは、出力端子ＯＵＴの電圧が基準電圧ＶＬより高いので、ローレベルの電圧ＶＡａｐを維持する。これにより、セレクタ１１３ａは、ｐチャネル電界効果トランジスタ１１５ａのゲートに電源電位ノードを接続し、ｐチャネル電界効果トランジスタ１１５ａはオフ状態になる。これにより、図２（Ａ）のオーバーシュート２０２を低減することができる。

時刻ｔ３では、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より高くなり、電圧ＶＡｂｐはローレベルになる。これにより、比較回路１１７ｂｐのプラス入力ノードの電圧ＶＢｂｐは、基準電圧ＶＬになる。時刻ｔ３〜ｔ７では、比較回路１１７ｂｐは、出力端子ＯＵＴの電圧が基準電圧ＶＬより高いので、ローレベルの電圧ＶＡｂｐを維持する。これにより、セレクタ１１３ｂは、ｐチャネル電界効果トランジスタ１１５ｂのゲートに電源電位ノードを接続し、ｐチャネル電界効果トランジスタ１１５ｂはオフ状態になる。これにより、図２（Ａ）のオーバーシュート２０２を低減することができる。

時刻ｔ４では、出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より高くなり、電圧ＶＡｃｐはローレベルになる。これにより、比較回路１１７ｃｐのプラス入力ノードの電圧ＶＢｃｐは、基準電圧ＶＬになる。時刻ｔ４〜ｔ７では、比較回路１１７ｃｐは、出力端子ＯＵＴの電圧が基準電圧ＶＬより高いので、ローレベルの電圧ＶＡｃｐを維持する。これにより、セレクタ１１３ｃは、ｐチャネル電界効果トランジスタ１１５ｃのゲートに電源電位ノードを接続し、ｐチャネル電界効果トランジスタ１１５ｃはオフ状態になる。これにより、図２（Ａ）のオーバーシュート２０２を低減することができる。

以上のように、ｐチャネル電界効果トランジスタ１１５ａの動作期間は、時刻ｔ１〜ｔ２の期間である。ｐチャネル電界効果トランジスタ１１５ｂの動作期間は、時刻ｔ１〜ｔ３の期間である。ｐチャネル電界効果トランジスタ１１５ｃの動作期間は、時刻ｔ１〜ｔ４の期間である。

図１７は、ｎチャネル電界効果トランジスタ１１６ａ，１１６ｂ，１１６ｃの動作を説明するためのタイミングチャートである。図１７において、ｎチャネル電界効果トランジスタ１１６ａ，１１６ｂ，１１６ｃは、ハイレベルが動作状態を表し、ローレベルが非動作状態（オフ状態）を表す。第１のドライバ回路１０１は、入力端子ＩＮの電圧の論理反転電圧を出力端子ＯＵＴに出力する。

時刻ｔ１〜ｔ２は、出力端子ＯＵＴの電圧がローレベルからハイレベルに立ち上がる期間である。時刻ｔ１では、出力端子ＯＵＴの電圧は、ローレベルである。電圧ＶＡａｎ，ＶＡｂｎ，ＶＡｃｎはハイレベルであるので、電圧ＶＢａｎ，ＶＢｂｎ，ＶＢｃｎは基準電圧ＶＨになる。この場合、セレクタ１１４ａ，１１４ｂ，１１４ｃは、それぞれ、ｎチャネル電界効果トランジスタ１１６ａ，１１６ｂ，１１６ｃのゲートにグランド電位ノードを接続する。ｎチャネル電界効果トランジスタ１１６ａ，１１６ｂ，１１６ｃはオフ状態である。

時刻ｔ２では、出力端子ＯＵＴの電圧が基準電圧ＶＨより高くなり、電圧ＶＡａｎ，ＶＡｂｎ，ＶＡｃｎはローレベルになる。これにより、比較回路１１７ａｎのプラス入力ノードの電圧ＶＢａｎは第１の基準電圧Ｖ１になり、比較回路１１７ｂｎのプラス入力ノードの電圧ＶＢｂｎは第２の基準電圧Ｖ２になり、比較回路１１７ｃｎのプラス入力ノードの電圧ＶＢｃｎは第３の基準電圧Ｖ３になる。時刻ｔ２〜ｔ３では、セレクタ１１４ａ，１１４ｂ，１１４ｃは、ｎチャネル電界効果トランジスタ１１６ａ，１１６ｂ，１１６ｃのゲートに入力端子ＩＮを接続する。この時、入力端子ＩＮの電圧は、ローレベルであるので、ｎチャネル電界効果トランジスタ１１６ａ，１１６ｂ，１１６ｃはオフ状態である。

時刻ｔ３〜ｔ７は、出力端子ＯＵＴの電圧がハイレベルからローレベルに立ち下がる期間である。時刻ｔ３以降では、入力端子ＩＮの電圧がローレベルより高くなるので、ｎチャネル電界効果トランジスタ１１６ａ，１１６ｂ，１１６ｃが動作状態になる。これにより、出力回路は、出力端子ＯＵＴの電圧の立ち下がり時に、駆動能力が高くなり、高速に駆動することができる。

時刻ｔ４では、出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より低くなり、電圧ＶＡｃｎはハイレベルになる。これにより、比較回路１１７ｃｎのプラス入力ノードの電圧ＶＢｃｎは、基準電圧ＶＨになる。時刻ｔ４〜ｔ９では、比較回路１１７ｃｎは、出力端子ＯＵＴの電圧が基準電圧ＶＨより低いので、ハイレベルの電圧ＶＡｃｎを維持する。これにより、セレクタ１１４ｃは、ｎチャネル電界効果トランジスタ１１６ｃのゲートにグランド電位ノードを接続し、ｎチャネル電界効果トランジスタ１１６ｃはオフ状態になる。これにより、図２（Ａ）のアンダーシュート２０３を低減することができる。

時刻ｔ５では、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より低くなり、電圧ＶＡｂｎはハイレベルになる。これにより、比較回路１１７ｂｎのプラス入力ノードの電圧ＶＢｂｎは、基準電圧ＶＨになる。時刻ｔ５〜ｔ９では、比較回路１１７ｂｎは、出力端子ＯＵＴの電圧が基準電圧ＶＨより低いので、ハイレベルの電圧ＶＡｂｎを維持する。これにより、セレクタ１１４ｂは、ｎチャネル電界効果トランジスタ１１６ｂのゲートにグランド電位ノードを接続し、ｎチャネル電界効果トランジスタ１１６ｂはオフ状態になる。これにより、図２（Ａ）のアンダーシュート２０３を低減することができる。

時刻ｔ６では、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より低くなり、電圧ＶＡａｎはハイレベルになる。これにより、比較回路１１７ａｎのプラス入力ノードの電圧ＶＢａｎは、基準電圧ＶＨになる。時刻ｔ６〜ｔ９では、比較回路１１７ａｎは、出力端子ＯＵＴの電圧が基準電圧ＶＨより低いので、ハイレベルの電圧ＶＡａｎを維持する。これにより、セレクタ１１４ａは、ｎチャネル電界効果トランジスタ１１６ａのゲートにグランド電位ノードを接続し、ｎチャネル電界効果トランジスタ１１６ａはオフ状態になる。これにより、図２（Ａ）のアンダーシュート２０３を低減することができる。

以上のように、ｎチャネル電界効果トランジスタ１１６ａの動作期間は、時刻ｔ３〜ｔ６の期間である。ｎチャネル電界効果トランジスタ１１６ｂの動作期間は、時刻ｔ３〜ｔ５の期間である。ｎチャネル電界効果トランジスタ１１６ｃの動作期間は、時刻ｔ３〜ｔ４の期間である。

図１７に示すように、出力端子ＯＵＴの電圧の立ち上がり時間では、電圧ＶＢａｎ，ＶＢｂｎ，ＶＢｃｎが基準電圧ＶＨであるので、ｎチャネル電界効果トランジスタ１１６ａ，１１６ｂ，１１６ｃがオフ状態になる。これにより、図１６に示すように、出力端子ＯＵＴの電圧の立ち上がり時間では、ｐチャネル電界効果トランジスタ１１５ａ，１１５ｂ，１１５ｃの動作により、効率的に出力端子ＯＵＴの電圧を立ち上げることができる。

また、図１６に示すように、出力端子ＯＵＴの電圧の立ち下がり時間では、電圧ＶＢａｐ，ＶＢｂｐ，ＶＢｃｐが基準電圧ＶＬであるので、ｐチャネル電界効果トランジスタ１１５ａ，１１５ｂ，１１５ｃがオフ状態になる。これにより、図１７に示すように、出力端子ＯＵＴの電圧の立ち下がり時間では、ｎチャネル電界効果トランジスタ１１６ａ，１１６ｂ，１１６ｃの動作により、効率的に出力端子ＯＵＴの電圧を立ち下げることができる。

以上のように、比較回路１１７ａｐは、出力端子ＯＵＴの電圧の立ち上がり時には、出力端子ＯＵＴの電圧と第１の基準電圧Ｖ１とを比較し、出力端子ＯＵＴの電圧の立ち下がり時には、出力端子ＯＵＴの電圧と基準電圧ＶＬとを比較する。比較回路１１７ａｎは、出力端子ＯＵＴの電圧の立ち下がり時には、出力端子ＯＵＴの電圧と第１の基準電圧Ｖ１とを比較し、出力端子ＯＵＴの電圧の立ち上がり時には、出力端子ＯＵＴの電圧と基準電圧ＶＨとを比較する。

比較回路１１７ｂｐは、出力端子ＯＵＴの電圧の立ち上がり時には、出力端子ＯＵＴの電圧と第２の基準電圧Ｖ２とを比較し、出力端子ＯＵＴの電圧の立ち下がり時には、出力端子ＯＵＴの電圧と基準電圧ＶＬとを比較する。比較回路１１７ｂｎは、出力端子ＯＵＴの電圧の立ち下がり時には、出力端子ＯＵＴの電圧と第２の基準電圧Ｖ２とを比較し、出力端子ＯＵＴの電圧の立ち上がり時には、出力端子ＯＵＴの電圧と基準電圧ＶＨとを比較する。

比較回路１１７ｃｐは、出力端子ＯＵＴの電圧の立ち上がり時には、出力端子ＯＵＴの電圧と第３の基準電圧Ｖ３とを比較し、出力端子ＯＵＴの電圧の立ち下がり時には、出力端子ＯＵＴの電圧と基準電圧ＶＬとを比較する。比較回路１１７ｃｎは、出力端子ＯＵＴの電圧の立ち下がり時には、出力端子ＯＵＴの電圧と第３の基準電圧Ｖ３とを比較し、出力端子ＯＵＴの電圧の立ち上がり時には、出力端子ＯＵＴの電圧と基準電圧ＶＨとを比較する。

セレクタ１１３ａは、比較回路１１７ａｐの出力電圧ＶＡａｐが入力され、出力端子ＯＵＴの電圧の立ち上がり時に、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より低い場合には、ｐチャネル電界効果トランジスタ１１５ａのゲートを入力端子ＩＮに接続し、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より高い場合には、ｐチャネル電界効果トランジスタ１１５ａのゲートを電源電位ノードに接続する。

また、セレクタ１１３ａは、出力端子ＯＵＴの電圧の立ち下がり時に、出力端子ＯＵＴの電圧が基準電圧ＶＬより高い場合には、ｐチャネル電界効果トランジスタ１１５ａのゲートを電源電位ノードに接続し、出力端子ＯＵＴの電圧が基準電圧ＶＬより低い場合には、ｐチャネル電界効果トランジスタ１１５ａのゲートを入力端子ＩＮに接続する。

セレクタ１１４ａは、比較回路１１７ａｎの出力電圧ＶＡａｎが入力され、出力端子ＯＵＴの電圧の立ち下がり時に、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より高い場合には、ｎチャネル電界効果トランジスタ１１６ａのゲートを入力端子ＩＮに接続し、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より低い場合には、ｎチャネル電界効果トランジスタ１１６ａのゲートをグランド電位ノードに接続する。

また、セレクタ１１４ａは、出力端子ＯＵＴの電圧の立ち上がり時に、出力端子ＯＵＴの電圧が基準電圧ＶＨより低い場合には、ｎチャネル電界効果トランジスタ１１６ａのゲートをグランド電位ノードに接続し、出力端子ＯＵＴの電圧が基準電圧ＶＨより高い場合には、ｎチャネル電界効果トランジスタ１１６ａのゲートを入力端子ＩＮに接続する。

セレクタ１１３ｂは、比較回路１１７ｂｐの出力電圧ＶＡｂｐが入力され、出力端子ＯＵＴの電圧の立ち上がり時に、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より低い場合には、ｐチャネル電界効果トランジスタ１１５ｂのゲートを入力端子ＩＮに接続し、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より高い場合には、ｐチャネル電界効果トランジスタ１１５ｂのゲートを電源電位ノードに接続する。

また、セレクタ１１３ｂは、出力端子ＯＵＴの電圧の立ち下がり時に、出力端子ＯＵＴの電圧が基準電圧ＶＬより高い場合には、ｐチャネル電界効果トランジスタ１１５ｂのゲートを電源電位ノードに接続し、出力端子ＯＵＴの電圧が基準電圧ＶＬより低い場合には、ｐチャネル電界効果トランジスタ１１５ｂのゲートを入力端子ＩＮに接続する。

セレクタ１１４ｂは、比較回路１１７ｂｎの出力電圧ＶＡｂｎが入力され、出力端子ＯＵＴの電圧の立ち下がり時に、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より高い場合には、ｎチャネル電界効果トランジスタ１１６ｂのゲートを入力端子ＩＮに接続し、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より低い場合には、ｎチャネル電界効果トランジスタ１１６ｂのゲートをグランド電位ノードに接続する。

また、セレクタ１１４ｂは、出力端子ＯＵＴの電圧の立ち上がり時に、出力端子ＯＵＴの電圧が基準電圧ＶＨより低い場合には、ｎチャネル電界効果トランジスタ１１６ｂのゲートをグランド電位ノードに接続し、出力端子ＯＵＴの電圧が基準電圧ＶＨより高い場合には、ｎチャネル電界効果トランジスタ１１６ｂのゲートを入力端子ＩＮに接続する。

セレクタ１１３ｃは、比較回路１１７ｃｐの出力電圧ＶＡｃｐが入力され、出力端子ＯＵＴの電圧の立ち上がり時に、出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より低い場合には、ｐチャネル電界効果トランジスタ１１５ｃのゲートを入力端子ＩＮに接続し、出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より高い場合には、ｐチャネル電界効果トランジスタ１１５ｃのゲートを電源電位ノードに接続する。

また、セレクタ１１３ｃは、出力端子ＯＵＴの電圧の立ち下がり時に、出力端子ＯＵＴの電圧が基準電圧ＶＬより高い場合には、ｐチャネル電界効果トランジスタ１１５ｃのゲートを電源電位ノードに接続し、出力端子ＯＵＴの電圧が基準電圧ＶＬより低い場合には、ｐチャネル電界効果トランジスタ１１５ｃのゲートを入力端子ＩＮに接続する。

セレクタ１１４ｃは、比較回路１１７ｃｎの出力電圧ＶＡｃｎが入力され、出力端子ＯＵＴの電圧の立ち下がり時に、出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より高い場合には、ｎチャネル電界効果トランジスタ１１６ｃのゲートを入力端子ＩＮに接続し、出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より低い場合には、ｎチャネル電界効果トランジスタ１１６ｃのゲートをグランド電位ノードに接続する。

また、セレクタ１１４ｃは、出力端子ＯＵＴの電圧の立ち上がり時に、出力端子ＯＵＴの電圧が基準電圧ＶＨより低い場合には、ｎチャネル電界効果トランジスタ１１６ｃのゲートをグランド電位ノードに接続し、出力端子ＯＵＴの電圧が基準電圧ＶＨより高い場合には、ｎチャネル電界効果トランジスタ１１６ｃのゲートを入力端子ＩＮに接続する。

（第５の実施形態）
図１８は、第５の実施形態による出力回路の構成例を示す回路図である。図１８の出力回路は、図１４の出力回路に対し、制御回路１８０１、計測回路１８０２及びセレクタ１８０３を追加したものである。以下、本実施形態（図１８）が第４の実施形態（図１４）と異なる点を説明する。

第２のドライバ回路１０２ａは、ｊ個のｎチャネル電界効果トランジスタ１１６ａを有する。ｊ個のｎチャネル電界効果トランジスタ１１６ａは、並列接続され、ゲートがセレクタ１１４ａの出力ノードに接続され、ソースがグランド電位ノードに接続され、ドレインが出力端子ＯＵＴに接続される。制御回路１８０１は、出力端子ＯＵＴ及びグランド電位ノード間に並列接続されるｎチャネル電界効果トランジスタ１１６ａの個数ｊを制御し、ｎチャネル電界効果トランジスタ１１６ａのサイズを変更することができる。

同様に、第３のドライバ回路１０２ｂは、ｍ個のｐチャネル電界効果トランジスタ１１５ｂを有する。ｍ個のｐチャネル電界効果トランジスタ１１５ｂは、並列接続され、ゲートがセレクタ１１３ｂの出力ノードに接続され、ソースが電源電位ノードに接続され、ドレインが出力端子ＯＵＴに接続される。制御回路１８０１は、電源電位ノード及び出力端子ＯＵＴ間に並列接続されるｐチャネル電界効果トランジスタ１１５ｂの個数ｍを制御し、ｐチャネル電界効果トランジスタ１１５ｂのサイズを変更することができる。

また、第３のドライバ回路１０２ｂは、ｎ個のｎチャネル電界効果トランジスタ１１６ｂを有する。ｎ個のｎチャネル電界効果トランジスタ１１６ｂは、並列接続され、ゲートがセレクタ１１４ｂの出力ノードに接続され、ソースがグランド電位ノードに接続され、ドレインが出力端子ＯＵＴに接続される。制御回路１８０１は、グランド電位ノード及び出力端子ＯＵＴ間に並列接続されるｎチャネル電界効果トランジスタ１１６ｂの個数ｎを制御し、ｎチャネル電界効果トランジスタ１１６ｂのサイズを変更することができる。

同様に、第４のドライバ回路１０２ｃは、ｋ個のｐチャネル電界効果トランジスタ１１５ｃを有する。ｋ個のｐチャネル電界効果トランジスタ１１５ｃは、並列接続され、ゲートがセレクタ１１３ｃの出力ノードに接続され、ソースが電源電位ノードに接続され、ドレインが出力端子ＯＵＴに接続される。制御回路１８０１は、電源電位ノード及び出力端子ＯＵＴ間に並列接続されるｐチャネル電界効果トランジスタ１１５ｃの個数ｋを制御し、ｐチャネル電界効果トランジスタ１１５ｃのサイズを変更することができる。

図１９（Ａ）は、図１８のセレクタ１８０３の一部の構成例を示す回路図である。制御回路１８０１は、ｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍを制御する場合には制御信号Ｓｐを「１」にし、ｐチャネル電界効果トランジスタ１１５ｃの並列接続数ｋを制御する場合には制御信号Ｓｐを「０」にする。セレクタ１８０３は、インバータ１９０１，１９０２，１９０３及びセレクタ１９０４，１９０５を有する。インバータ１９０１は、比較回路１１７ｂｐの出力電圧ＶＡｂｐの論理反転電圧／ＶＡｂｐを出力する。インバータ１９０２は、比較回路１１７ｃｐの出力電圧ＶＡｃｐの論理反転電圧／ＶＡｃｐを出力する。インバータ１９０３は、比較回路１１７ａｐの出力電圧ＶＡａｐの論理反転電圧／ＶＡａｐを出力する。制御信号Ｓｐが「１」である場合、セレクタ１９０４は、電圧／ＶＡｂｐを電圧Ｐとして出力し、セレクタ１９０５は、電圧／ＶＡａｐを電圧Ｑとして出力する。制御信号Ｓｐが「０」である場合、セレクタ１９０４は、電圧／ＶＡｃｐを電圧Ｐとして出力し、セレクタ１９０５は、電圧／ＶＡｂｐを電圧Ｑとして出力する。

図１９（Ｂ）及び（Ｃ）は、図１８の計測回路１８０２の構成例を示す回路図である。計測回路１８０２は、図８（Ｂ）及び（Ｃ）の計測回路５０２と同様に、バッファ６１１〜６１５、容量６２１〜６２５及びフリップフロップ回路６３１〜５３５を有する。

制御信号Ｓｐが「１」である場合には、図１９（Ｂ）のように、バッファ６１１には、電圧Ｑとして、電圧／ＶＡａｐが入力され、フリップフロップ回路６３１〜６３５のデータ入力端子には、電圧Ｐとして、電圧／ＶＡｂｐが入力される。

制御信号Ｓｐが「０」である場合には、図１９（Ｃ）のように、バッファ６１１には、電圧Ｑとして、電圧／ＶＡｂｐが入力され、フリップフロップ回路６３１〜６３５のデータ入力端子には、電圧Ｐとして、電圧／ＶＡｃｐが入力される。

図２０（Ａ）は、図１８のセレクタ１８０３の他の一部の構成例を示す回路図である。制御回路１８０１は、ｎチャネル電界効果トランジスタ１１６ｂの並列接続数ｎを制御する場合には制御信号Ｓｎを「１」にし、ｎチャネル電界効果トランジスタ１１６ａの並列接続数ｊを制御する場合には制御信号Ｓｎを「０」にする。セレクタ１８０３は、セレクタ２００１及び２００２を有する。制御信号Ｓｎが「１」である場合、セレクタ２００１は、電圧ＶＡｂｎを電圧Ｐとして出力し、セレクタ２００２は、電圧ＶＡｃｎを電圧Ｑとして出力する。制御信号Ｓｎが「０」である場合、セレクタ２００１は、電圧ＶＡａｎを電圧Ｐとして出力し、セレクタ２００２は、電圧ＶＡｂｎを電圧Ｑとして出力する。

図２０（Ｂ）は、制御信号Ｓｎが「１」である場合の計測回路１８０２を示す図である。バッファ６１１には、電圧Ｑとして、電圧ＶＡｃｎが入力され、フリップフロップ回路６３１〜６３５のデータ入力端子には、電圧Ｐとして、電圧ＶＡｂｎが入力される。

図２０（Ｃ）は、制御信号Ｓｎが「０」である場合の計測回路１８０２を示す図である。バッファ６１１には、電圧Ｑとして、電圧ＶＡｂｎが入力され、フリップフロップ回路６３１〜６３５のデータ入力端子には、電圧Ｐとして、電圧ＶＡａｎが入力される。

図２１（Ａ）は、出力端子ＯＵＴの電圧波形図である。第２の基準電圧Ｖ２は、第１の基準電圧Ｖ１より高い。第３の基準電圧Ｖ３は、第２の基準電圧Ｖ２より高い。基準電圧ＶＨは、第３の基準電圧Ｖ３より高い。基準電圧ＶＬは、第１の基準電圧Ｖ１より低い。

図２１（Ｂ）は、出力端子ＯＵＴの立ち上がり時の電圧波形を示す図である。時刻ｔａは、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より高くなる時刻であり、電圧ＶＡａｐが値「１」から値「０」に変化する時刻である。時刻ｔｂは、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より高くなる時刻であり、電圧ＶＡｂｐが値「１」から値「０」に変化する時刻である。時刻ｔｃは、出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より高くなる時刻であり、電圧ＶＡｃｐが値「１」から値「０」に変化する時刻である。計測回路１８０２は、制御信号Ｓｐが「１」の場合には、時刻ｔａから時刻ｔｂまでの立ち上がり時間Δｔａを計測する。また、計測回路１８０２は、制御信号Ｓｐが「０」の場合には、時刻ｔｂから時刻ｔｃまでの立ち上がり時間Δｔｂを計測する。

図２１（Ｃ）は、出力端子ＯＵＴの立ち下がり時の電圧波形を示す図である。時刻ｔｄは、出力端子ＯＵＴの電圧が第３の基準電圧Ｖ３より低くなる時刻であり、電圧ＶＡｃｎが値「０」から値「１」に変化する時刻である。時刻ｔｅは、出力端子ＯＵＴの電圧が第２の基準電圧Ｖ２より低くなる時刻であり、電圧ＶＡｂｎが値「０」から値「１」に変化する時刻である。時刻ｔｆは、出力端子ＯＵＴの電圧が第１の基準電圧Ｖ１より低くなる時刻であり、電圧ＶＡａｎが値「０」から値「１」に変化する時刻である。計測回路１８０２は、制御信号Ｓｎが「１」の場合には、時刻ｔｄから時刻ｔｅまでの立ち下がり時間Δｔｃを計測する。また、計測回路１８０２は、制御信号Ｓｎが「０」の場合には、時刻ｔｅから時刻ｔｆまでの立ち下がり時間Δｔｄを計測する。

図２２は出力回路がｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍ及びｐチャネル電界効果トランジスタ１１５ｃの並列接続数ｋを制御する処理例を示すフローチャートであり、図２３は出力回路の処理例を示すタイミングチャートである。

ステップＳ２２０１では、制御回路１８０１は、立ち上がり時間Δｔａ及びΔｔｂのターゲット時間をそれぞれ設定する。例えば、立ち上がり時間Δｔａのターゲット時間をΔｔ３に設定する。

次に、ステップＳ２２０２では、制御回路１８０１は、ｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍを制御するため、制御信号Ｓｐを「１」にする。すると、セレクタ１８０３は、電圧Ｐとして電圧／ＶＡｂｐを出力し、電圧Ｑとして電圧／ＶＡａｐを出力する。また、制御回路１８０１は、ｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍを最大値に制御する。

次に、ステップＳ２２０３では、入力端子ＩＮには、値「１」から値「０」に立ち下がる電圧が入力される。すると、第１のバッファ回路１０１は、入力端子ＩＮの電圧を論理反転した電圧を出力端子ＯＵＴに出力する。出力端子ＯＵＴの電圧は、値「０」から値「１」に立ち上がる電圧になる。

ここで、電圧ＯＵＴ１は、ステップＳ２２０３〜Ｓ２２０５の１回目のループ処理時の出力端子ＯＵＴの電圧である。電圧ＯＵＴ２は、ステップＳ２２０３〜Ｓ２２０５の２回目のループ処理時の出力端子ＯＵＴの電圧である。電圧ＯＵＴ３は、ステップＳ２２０３〜Ｓ２２０５の３回目のループ処理時の出力端子ＯＵＴの電圧である。

また、電圧／ＶＡｂｐ１は、ステップＳ２２０３〜Ｓ２２０５の１回目のループ処理時の電圧／ＶＡｂｐである。電圧／ＶＡｂｐ２は、ステップＳ２２０３〜Ｓ２２０５の２回目のループ処理時の電圧／ＶＡｂｐである。電圧／ＶＡｂｐ３は、ステップＳ２２０３〜Ｓ２２０５の３回目のループ処理時の電圧／ＶＡｂｐである。

１回目のループ処理では、電圧ＯＵＴ１及び電圧／ＶＡｂｐ１について説明する。時刻ｔ１では、電圧ＯＵＴ１が第１の基準電圧Ｖ１より高くなるので、電圧ＶＡａｐがハイレベルからローレベルに立ち下がり、電圧／ＶＡａｐがローレベルからハイレベルに立ち上がる。電圧Ｆ１は、電圧／ＶＡａｐを遅延した電圧である。電圧Ｆ２は、電圧Ｆ１を遅延した電圧である。電圧Ｆ３は、電圧Ｆ２を遅延した電圧である。電圧Ｆ４は、電圧Ｆ３を遅延した電圧である。電圧Ｆ５は、電圧Ｆ４を遅延した電圧である。時刻ｔ２では、電圧ＯＵＴ１が第２の基準電圧Ｖ２より高くなるので、電圧／ＶＡｂｐ１がローレベルからハイレベルに立ち上がる。

ステップＳ２２０４では、制御回路１８０１は、時刻ｔ１から時刻ｔ２までの立ち上がり時間Δｔａを計測する。フリップフロップ回路６３１〜６３５は、それぞれ、電圧Ｆ１〜Ｆ５の立ち上がり時の電圧／ＶＡｂｐ１の値「１」を保持する。

ステップＳ２２０５では、制御回路１８０１は、時刻ｔ１から時刻ｔ２までの立ち上がり時間Δｔａがターゲット時間Δｔ３に一致しているか否かを判定する。具体的には、制御回路１８０１は、フリップフロップ回路６３１〜６３５に保持された値がすべて「１」であるので、時刻ｔ１から時刻ｔ２までの立ち上がり時間Δｔａがターゲット時間Δｔ３より短いと判定し、ステップＳ２２０６に進む。

ステップＳ２２０６では、制御回路１８０１は、ｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍを１減らすように制御する。その後、ステップＳ２２０３に戻り、２回目のループ処理を行う。

ステップＳ２２０３では、入力端子ＩＮには、再び、立ち下がり電圧が入力される。その場合、出力端子ＯＵＴの電圧は電圧ＯＵＴ２であり、電圧／ＶＡｂｐは電圧／ＶＡｂｐ２である。時刻ｔ１では、電圧ＯＵＴ２が第１の基準電圧Ｖ１より高くなるので、電圧ＶＡａｐがハイレベルからローレベルに立ち下がり、電圧／ＶＡａｐがローレベルからハイレベルに立ち上がる。時刻ｔ３では、電圧ＯＵＴ２が第２の基準電圧Ｖ２より高くなるので、電圧／ＶＡｂｐ２がローレベルからハイレベルに立ち上がる。

ステップＳ２２０４では、制御回路１８０１は、時刻ｔ１から時刻ｔ３までの立ち上がり時間Δｔａを計測する。フリップフロップ回路６３１〜６３５は、それぞれ、電圧Ｆ１〜Ｆ５の立ち上がり時の電圧／ＶＡｂｐ２の値を保持する。フリップフロップ回路６３１は値「０」を保持し、フリップフロップ回路６３２〜６３５は値「１」を保持する。

ステップＳ２２０５では、制御回路１８０１は、フリップフロップ回路６３１が値「０」を保持し、フリップフロップ回路６３２〜６３５が値「１」を保持しているので、時刻ｔ１から時刻ｔ３までの立ち上がり時間Δｔａがターゲット時間Δｔ３より短いと判定し、ステップＳ２２０６に進む。

ステップＳ２２０６では、制御回路１８０１は、ｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍをさらに１減らすように制御する。その後、ステップＳ２２０３に戻り、３回目のループ処理を行う。

ステップＳ２２０３では、入力端子ＩＮには、再び、立ち下がり電圧が入力される。その場合、出力端子ＯＵＴの電圧は電圧ＯＵＴ３であり、電圧／ＶＡｂｐは電圧／ＶＡｂｐ３である。時刻ｔ１では、電圧ＯＵＴ３が第１の基準電圧Ｖ１より高くなるので、電圧ＶＡａｐがハイレベルからローレベルに立ち下がり、電圧／ＶＡａｐがローレベルからハイレベルに立ち上がる。時刻ｔ４では、電圧ＯＵＴ３が第２の基準電圧Ｖ２より高くなるので、電圧／ＶＡｂｐ３がローレベルからハイレベルに立ち上がる。

ステップＳ２２０４では、制御回路１８０１は、時刻ｔ１から時刻ｔ４までの立ち上がり時間Δｔａを計測する。フリップフロップ回路６３１〜６３５は、それぞれ、電圧Ｆ１〜Ｆ５の立ち上がり時の電圧／ＶＡｂｐ３の値を保持する。フリップフロップ回路６３１及び６３２は値「０」を保持し、フリップフロップ回路６３３〜６３５は値「１」を保持する。

ステップＳ２２０５では、制御回路１８０１は、フリップフロップ回路６３１及び６３２が値「０」を保持し、フリップフロップ回路６３３〜６３５が値「１」を保持しているので、時刻ｔ１から時刻ｔ４までの立ち上がり時間Δｔａがターゲット時間Δｔ３とほぼ一致していると判定し、処理を終了する。

以上の処理により、立ち上がり時間Δｔａがターゲット時間Δｔ３とほぼ一致するように、ｐチャネル電界効果トランジスタ１１５ｂの並列接続数ｍが制御され、高速駆動及びオーバーシュート防止を両立させることができる。制御回路１８０１は、比較回路１１７ａｐの出力電圧ＶＡａｐが反転する時刻から比較回路１１７ｂｐの出力電圧ＶＡｂｐが反転する時刻までの立ち上がり時間Δｔａに応じて、ｐチャネル電界効果トランジスタ１１５ｂのサイズを変更する。

次に、ステップＳ２２０７では、制御回路１８０１は、ｐチャネル電界効果トランジスタ１１５ｃの並列接続数ｋを制御するため、制御信号Ｓｐを「０」にする。すると、セレクタ１８０３は、電圧Ｐとして電圧／ＶＡｃｐを出力し、電圧Ｑとして電圧／ＶＡｂｐを出力する。また、制御回路１８０１は、ｐチャネル電界効果トランジスタ１１５ｃの並列接続数ｋを最大値に制御する。

次に、ステップＳ２２０８では、入力端子ＩＮには、値「１」から値「０」に立ち下がる電圧が入力される。すると、第１のバッファ回路１０１は、入力端子ＩＮの電圧を論理反転した電圧を出力端子ＯＵＴに出力する。出力端子ＯＵＴの電圧は、値「０」から値「１」に立ち上がる電圧になる。

ステップＳ２２０９では、制御回路１８０１は、立ち上がり時間Δｔｂを計測する。フリップフロップ回路６３１〜６３５は、それぞれ、電圧Ｆ１〜Ｆ５の立ち上がり時の電圧／ＶＡｃｐの値を保持する。電圧Ｆ１〜Ｆ５は、電圧／ＶＡｂｐを遅延した電圧である。

ステップＳ２２１０では、制御回路１８０１は、ステップＳ２２０５と同様に、立ち上がり時間Δｔｂがターゲット時間に一致しているか否かを判定する。立ち上がり時間Δｔｂがターゲット時間より短い場合には、ステップＳ２２１１に進む。ステップＳ２２１１では、制御回路１８０１は、ｐチャネル電界効果トランジスタ１１５ｃの並列接続数ｋを１減らすように制御する。その後、ステップＳ２２０８に戻る。

ステップＳ２２１０において、立ち上がり時間Δｔｂがターゲット時間とほぼ一致している場合には、処理を終了する。以上の処理により、立ち上がり時間Δｔｂがターゲット時間とほぼ一致するように、ｐチャネル電界効果トランジスタ１１５ｃの並列接続数ｋが制御され、高速駆動及びオーバーシュート防止を両立させることができる。制御回路１８０１は、比較回路１１７ｂｐの出力電圧ＶＡｂｐが反転する時刻から比較回路１１７ｃｐの出力電圧ＶＡｃｐが反転する時刻までの立ち上がり時間Δｔｂに応じて、ｐチャネル電界効果トランジスタ１１５ｃのサイズを変更する。

図２４は出力回路がｎチャネル電界効果トランジスタ１１６ａの並列接続数ｊ及びｎチャネル電界効果トランジスタ１１６ｂの並列接続数ｎを制御する処理例を示すフローチャートであり、図２５は出力回路の処理例を示すタイミングチャートである。

ステップＳ２４０１では、制御回路１８０１は、立ち下がり時間Δｔｃ及びΔｔｄのターゲット時間をそれぞれ設定する。例えば、立ち下がり時間Δｔｃのターゲット時間をΔｔ３に設定する。

次に、ステップＳ２４０２では、制御回路１８０１は、ｎチャネル電界効果トランジスタ１１６ｂの並列接続数ｎを制御するため、制御信号Ｓｎを「１」にする。すると、セレクタ１８０３は、電圧Ｐとして電圧ＶＡｂｎを出力し、電圧Ｑとして電圧ＶＡｃｎを出力する。また、制御回路１８０１は、ｎチャネル電界効果トランジスタ１１６ｂの並列接続数ｎを最大値に制御する。

次に、ステップＳ２４０３では、入力端子ＩＮには、値「０」から値「１」に立ち上がる電圧が入力される。すると、第１のバッファ回路１０１は、入力端子ＩＮの電圧を論理反転した電圧を出力端子ＯＵＴに出力する。出力端子ＯＵＴの電圧は、値「１」から値「０」に立ち下がる電圧になる。

ここで、電圧ＯＵＴ１は、ステップＳ２４０３〜Ｓ２４０５の１回目のループ処理時の出力端子ＯＵＴの電圧である。電圧ＯＵＴ２は、ステップＳ２４０３〜Ｓ２４０５の２回目のループ処理時の出力端子ＯＵＴの電圧である。電圧ＯＵＴ３は、ステップＳ２４０３〜Ｓ２４０５の３回目のループ処理時の出力端子ＯＵＴの電圧である。

また、電圧ＶＡｂｎ１は、ステップＳ２４０３〜Ｓ２４０５の１回目のループ処理時の電圧ＶＡｂｎである。電圧ＶＡｂｎ２は、ステップＳ２４０３〜Ｓ２４０５の２回目のループ処理時の電圧ＶＡｂｎである。電圧ＶＡｂｎ３は、ステップＳ２４０３〜Ｓ２４０５の３回目のループ処理時の電圧ＶＡｂｎである。

１回目のループ処理では、電圧ＯＵＴ１及び電圧ＶＡｂｎ１について説明する。時刻ｔ１では、電圧ＯＵＴ１が第３の基準電圧Ｖ３より低くなるので、電圧ＶＡｃｎがローレベルからハイレベルに立ち上がる。電圧Ｆ１は、電圧ＶＡｃｎを遅延した電圧である。電圧Ｆ２は、電圧Ｆ１を遅延した電圧である。電圧Ｆ３は、電圧Ｆ２を遅延した電圧である。電圧Ｆ４は、電圧Ｆ３を遅延した電圧である。電圧Ｆ５は、電圧Ｆ４を遅延した電圧である。時刻ｔ２では、電圧ＯＵＴ１が第２の基準電圧Ｖ２より低くなるので、電圧ＶＡｂｎ１がローレベルからハイレベルに立ち上がる。

ステップＳ２４０４では、制御回路１８０１は、時刻ｔ１から時刻ｔ２までの立ち下がり時間Δｔｃを計測する。フリップフロップ回路６３１〜６３５は、それぞれ、電圧Ｆ１〜Ｆ５の立ち上がり時の電圧ＶＡｂｎ１の値「１」を保持する。

ステップＳ２４０５では、制御回路１８０１は、時刻ｔ１から時刻ｔ２までの立ち下がり時間Δｔｃがターゲット時間Δｔ３に一致しているか否かを判定する。具体的には、制御回路１８０１は、フリップフロップ回路６３１〜６３５に保持された値がすべて「１」であるので、時刻ｔ１から時刻ｔ２までの立ち下がり時間Δｔｃがターゲット時間Δｔ３より短いと判定し、ステップＳ２４０６に進む。

ステップＳ２４０６では、制御回路１８０１は、ｎチャネル電界効果トランジスタ１１６ｂの並列接続数ｎを１減らすように制御する。その後、ステップＳ２４０３に戻り、２回目のループ処理を行う。

ステップＳ２４０３では、入力端子ＩＮには、再び、立ち上がり電圧が入力される。その場合、出力端子ＯＵＴの電圧は電圧ＯＵＴ２であり、電圧ＶＡｂｎは電圧ＶＡｂｎ２である。時刻ｔ１では、電圧ＯＵＴ２が第３の基準電圧Ｖ３より低くなるので、電圧ＶＡｃｎがローレベルからハイレベルに立ち上がる。時刻ｔ３では、電圧ＯＵＴ２が第２の基準電圧Ｖ２より低くなるので、電圧ＶＡｂｎ２がローレベルからハイレベルに立ち上がる。

ステップＳ２４０４では、制御回路１８０１は、時刻ｔ１から時刻ｔ３までの立ち下がり時間Δｔｃを計測する。フリップフロップ回路６３１〜６３５は、それぞれ、電圧Ｆ１〜Ｆ５の立ち上がり時の電圧ＶＡｂｎ２の値を保持する。フリップフロップ回路６３１は値「０」を保持し、フリップフロップ回路６３２〜６３５は値「１」を保持する。

ステップＳ２２０５では、制御回路１８０１は、フリップフロップ回路６３１が値「０」を保持し、フリップフロップ回路６３２〜６３５が値「１」を保持しているので、時刻ｔ１から時刻ｔ３までの立ち下がり時間Δｔｃがターゲット時間Δｔ３より短いと判定し、ステップＳ２４０６に進む。

ステップＳ２４０６では、制御回路１８０１は、ｎチャネル電界効果トランジスタ１１６ｂの並列接続数ｎをさらに１減らすように制御する。その後、ステップＳ２４０３に戻り、３回目のループ処理を行う。

ステップＳ２４０３では、入力端子ＩＮには、再び、立ち上がり電圧が入力される。その場合、出力端子ＯＵＴの電圧は電圧ＯＵＴ３であり、電圧ＶＡｂｎは電圧ＶＡｂｎ３である。時刻ｔ１では、電圧ＯＵＴ３が第３の基準電圧Ｖ３より低くなるので、電圧ＶＡｃｎがローレベルからハイレベルに立ち上がる。時刻ｔ４では、電圧ＯＵＴ３が第２の基準電圧Ｖ２より低くなるので、電圧ＶＡｂｎ３がローレベルからハイレベルに立ち上がる。

ステップＳ２４０４では、制御回路１８０１は、時刻ｔ１から時刻ｔ４までの立ち下がり時間Δｔｃを計測する。フリップフロップ回路６３１〜６３５は、それぞれ、電圧Ｆ１〜Ｆ５の立ち上がり時の電圧ＶＡｂｎ３の値を保持する。フリップフロップ回路６３１及び６３２は値「０」を保持し、フリップフロップ回路６３３〜６３５は値「１」を保持する。

ステップＳ２４０５では、制御回路１８０１は、フリップフロップ回路６３１及び６３２が値「０」を保持し、フリップフロップ回路６３３〜６３５が値「１」を保持しているので、時刻ｔ１から時刻ｔ４までの立ち下がり時間Δｔｃがターゲット時間Δｔ３とほぼ一致していると判定し、処理を終了する。

以上の処理により、立ち下がり時間Δｔｃがターゲット時間Δｔ３とほぼ一致するように、ｎチャネル電界効果トランジスタ１１６ｂの並列接続数ｎが制御され、高速駆動及びアンダーシュート防止を両立させることができる。制御回路１８０１は、比較回路１１７ｃｎの出力電圧ＶＡｃｎが反転する時刻から比較回路１１７ｂｎの出力電圧ＶＡｂｎが反転する時刻までの立ち下がり時間Δｔｃに応じて、ｎチャネル電界効果トランジスタ１１６ｂのサイズを変更する。

次に、ステップＳ２４０７では、制御回路１８０１は、ｎチャネル電界効果トランジスタ１１６ａの並列接続数ｊを制御するため、制御信号Ｓｎを「０」にする。すると、セレクタ１８０３は、電圧Ｐとして電圧ＶＡａｎを出力し、電圧Ｑとして電圧ＶＡｂｎを出力する。また、制御回路１８０１は、ｎチャネル電界効果トランジスタ１１６ａの並列接続数ｊを最大値に制御する。

次に、ステップＳ２４０８では、入力端子ＩＮには、値「０」から値「１」に立ち上がる電圧が入力される。すると、第１のバッファ回路１０１は、入力端子ＩＮの電圧を論理反転した電圧を出力端子ＯＵＴに出力する。出力端子ＯＵＴの電圧は、値「１」から値「０」に立ち下がる電圧になる。

ステップＳ２４０９では、制御回路１８０１は、立ち下がり時間Δｔｄを計測する。フリップフロップ回路６３１〜６３５は、それぞれ、電圧Ｆ１〜Ｆ５の立ち上がり時の電圧ＶＡａｎの値を保持する。電圧Ｆ１〜Ｆ５は、電圧ＶＡｂｎを遅延した電圧である。

ステップＳ２４１０では、制御回路１８０１は、ステップＳ２４０５と同様に、立ち下がり時間Δｔｄがターゲット時間に一致しているか否かを判定する。立ち下がり時間Δｔｄがターゲット時間より短い場合には、ステップＳ２４１１に進む。ステップＳ２４１１では、制御回路１８０１は、ｎチャネル電界効果トランジスタ１１６ａの並列接続数ｊを１減らすように制御する。その後、ステップＳ２４０８に戻る。

ステップＳ２４１０において、立ち下がり時間Δｔｄがターゲット時間とほぼ一致している場合には、処理を終了する。以上の処理により、立ち下がり時間Δｔｄがターゲット時間とほぼ一致するように、ｎチャネル電界効果トランジスタ１１６ａの並列接続数ｊが制御され、高速駆動及びアンダーシュート防止を両立させることができる。制御回路１８０１は、比較回路１１７ｂｎの出力電圧ＶＡｂｎが反転する時刻から比較回路１１７ａｎの出力電圧ＶＡａｎが反転する時刻までの立ち下がり時間Δｔｄに応じて、ｎチャネル電界効果トランジスタ１１６ａのサイズを変更する。

（第６の実施形態）
図２６は、第６の実施形態による集積回路２６００の構成例を示す図である。集積回路２６００は、データ生成回路２６０１、パラレルシリアル変換器２６０２、中央処理ユニット（ＣＰＵ）２６０３、バス２６０４及び複数の出力回路２６０５を有する。複数の出力回路２６０５は、第１〜第５の実施形態のうちのいずれかの出力回路に対応する。中央処理ユニット２６０３は、バス２６０４を介して、複数の出力回路２６０５を制御する。データ生成回路２６０１は、データを生成する。パラレルシリアル変換器２６０２は、データ生成回路２６０１により生成されたデータをパラレル形式からシリアル形式に変換し、複数のシリアルデータを複数の出力回路２６０５にそれぞれ出力する。複数の出力回路２６０５は、それぞれ、第１〜第５の実施形態のように、パラレルシリアル変換器２６０２から入力したデータの電圧波形を調整し、オーバーシュート及びアンダーシュートを防止したデータを出力する。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

以上の実施形態に関し、さらに以下の付記を開示する。

（付記１）
入力端子の電圧が入力され、出力端子に電圧を出力する第１のドライバ回路と、
第１の基準電圧と前記出力端子の電圧とを比較する第１の比較回路と、
前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記第１の比較回路の比較結果に応じてオフ状態になる第２のドライバ回路と、
前記第１の基準電圧とは異なる第２の基準電圧と前記出力端子の電圧とを比較する第２の比較回路と、
前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記第２の比較回路の比較結果に応じてオフ状態になる第３のドライバ回路と
を有することを特徴とする出力回路。
（付記２）
前記第２のドライバ回路は、
ソースが第１電位ノードに接続され、ドレインが前記出力端子に接続される第１のｐチャネル電界効果トランジスタと、
ソースが前記第１電位ノードより低い電位を有する第２電位ノードに接続され、ドレインが前記出力端子に接続される第１のｎチャネル電界効果トランジスタと、
前記第１の比較回路の出力信号が入力され、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続する第１のセレクタと、
前記第１の比較回路の出力信号が入力され、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続する第２のセレクタとを有し、
前記第３のドライバ回路は、
ソースが前記第１電位ノードに接続され、ドレインが前記出力端子に接続される第２のｐチャネル電界効果トランジスタと、
ソースが前記第２電位ノードに接続され、ドレインが前記出力端子に接続される第２のｎチャネル電界効果トランジスタと、
前記第２の比較回路の出力信号が入力され、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続する第３のセレクタと、
前記第２の比較回路の出力信号が入力され、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続する第４のセレクタとを有することを特徴とする付記１記載の出力回路。
（付記３）
さらに、前記第１及び第２の基準電圧とは異なる第３の基準電圧と前記出力端子の電圧とを比較する第３の比較回路と、
前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記第３の比較回路の比較結果に応じてオフ状態になる第４のドライバ回路とを有し、
前記第４のドライバ回路は、
ソースが前記第１電位ノードに接続され、ドレインが前記出力端子に接続される第３のｐチャネル電界効果トランジスタと、
ソースが前記第２電位ノードに接続され、ドレインが前記出力端子に接続される第３のｎチャネル電界効果トランジスタと、
前記第３の比較回路の出力信号を入力し、前記出力端子の電圧が前記第３の基準電圧より低い場合には、前記第３のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第３の基準電圧より高い場合には、前記第３のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続する第５のセレクタと、
前記第３の比較回路の出力信号が入力され、前記出力端子の電圧が前記第３の基準電圧より高い場合には、前記第３のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第３の基準電圧より低い場合には、前記第３のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続する第６のセレクタとを有することを特徴とする付記２記載の出力回路。
（付記４）
前記第２の基準電圧は、前記第１の基準電圧より高く、
さらに、前記第１の比較回路の出力信号が反転する時刻から前記第２の比較回路の出力信号が反転する時刻までの、前記入力端子の電圧の立ち上がり時間に応じて、前記第２のｐチャネル電界効果トランジスタのサイズを変更する制御回路を有することを特徴とする付記２記載の出力回路。
（付記５）
前記第２の基準電圧は、前記第１の基準電圧より高く、
さらに、前記第２の比較回路の出力信号が反転する時刻から前記第１の比較回路の出力信号が反転する時刻までの、前記入力端子の電圧の立ち下がり時間に応じて、前記第１のｎチャネル電界効果トランジスタのサイズを変更する制御回路を有することを特徴とする付記２記載の出力回路。
（付記６）
前記第２の基準電圧は、前記第１の基準電圧より高く、
第３の基準電圧は、前記第１の基準電圧より低く、
第４の基準電圧は、前記第２の基準電圧より高く、
前記第１の比較回路は、前記出力端子の電圧の立ち上がり時には、前記出力端子の電圧と前記第１の基準電圧とを比較し、前記出力端子の電圧の立ち下がり時には、前記出力端子の電圧と前記第３の基準電圧とを比較し、
前記第２の比較回路は、前記出力端子の電圧の立ち上がり時には、前記出力端子の電圧と前記第２の基準電圧とを比較し、前記出力端子の電圧の立ち下がり時には、前記出力端子の電圧と前記第３の基準電圧とを比較し、
さらに、前記出力端子の電圧の立ち下がり時には、前記出力端子の電圧と前記第１の基準電圧とを比較し、前記出力端子の電圧の立ち上がり時には、前記出力端子の電圧と前記第４の基準電圧とを比較する第３の比較回路と、
前記出力端子の電圧の立ち下がり時には、前記出力端子の電圧と前記第２の基準電圧とを比較し、前記出力端子の電圧の立ち上がり時には、前記出力端子の電圧と前記第４の基準電圧とを比較する第４の比較回路とを有し、
前記第２のドライバ回路は、
ソースが第１電位ノードに接続され、ドレインが前記出力端子に接続される第１のｐチャネル電界効果トランジスタと、
ソースが前記第１電位ノードより低い電位を有する第２電位ノードに接続され、ドレインが前記出力端子に接続される第１のｎチャネル電界効果トランジスタと、
前記第１の比較回路の出力信号が入力され、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第３の基準電圧より高い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧が前記第３の基準電圧より低い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続する第１のセレクタと、
前記第３の比較回路の出力信号が入力され、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第４の基準電圧より低い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧が前記第４の基準電圧より高い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続する第２のセレクタとを有し、
前記第３のドライバ回路は、
ソースが前記第１電位ノードに接続され、ドレインが前記出力端子に接続される第２のｐチャネル電界効果トランジスタと、
ソースが前記第２電位ノードに接続され、ドレインが前記出力端子に接続される第２のｎチャネル電界効果トランジスタと、
前記第２の比較回路の出力信号が入力され、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第３の基準電圧より高い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧が前記第３の基準電圧より低い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続する第３のセレクタと、
前記第４の比較回路の出力信号が入力され、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第４の基準電圧より低い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧が前記第４の基準電圧より高い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続する第４のセレクタとを有することを特徴とする付記１記載の出力回路。
（付記７）
第５の基準電圧は、前記第２の基準電圧より高く、かつ前記第４の基準電圧より低く、
さらに、前記出力端子の電圧の立ち上がり時には、前記出力端子の電圧と前記第５の基準電圧とを比較し、前記出力端子の電圧の立ち下がり時には、前記出力端子の電圧と前記第３の基準電圧とを比較する第５の比較回路と、
前記出力端子の電圧の立ち下がり時には、前記出力端子の電圧と前記第５の基準電圧とを比較し、前記出力端子の電圧の立ち上がり時には、前記出力端子の電圧と前記第４の基準電圧とを比較する第６の比較回路と、
第４のドライバ回路とを有し、
前記第４のドライバ回路は、
ソースが前記第１電位ノードに接続され、ドレインが前記出力端子に接続される第３のｐチャネル電界効果トランジスタと、
ソースが前記第２電位ノードに接続され、ドレインが前記出力端子に接続される第３のｎチャネル電界効果トランジスタと、
前記第５の比較回路の出力信号が入力され、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第５の基準電圧より低い場合には、前記第３のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第５の基準電圧より高い場合には、前記第３のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第３の基準電圧より高い場合には、前記第３のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧が前記第３の基準電圧より低い場合には、前記第３のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続する第５のセレクタと、
前記第６の比較回路の出力信号が入力され、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第５の基準電圧より高い場合には、前記第３のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第５の基準電圧より低い場合には、前記第３のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第４の基準電圧より低い場合には、前記第３のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧が前記第４の基準電圧より高い場合には、前記第３のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続する第６のセレクタとを有することを特徴とする付記６記載の出力回路。
（付記８）
さらに、前記第１の比較回路の出力信号が反転する時刻から前記第２の比較回路の出力信号が反転する時刻までの、前記入力端子の電圧の立ち上がり時間に応じて、前記第２のｐチャネル電界効果トランジスタのサイズを変更する制御回路を有することを特徴とする付記６記載の出力回路。
（付記９）
さらに、前記第４の比較回路の出力信号が反転する時刻から前記第３の比較回路の出力信号が反転する時刻までの、前記入力端子の電圧の立ち下がり時間に応じて、前記第１のｎチャネル電界効果トランジスタのサイズを変更する制御回路を有することを特徴とする付記６記載の出力回路。
（付記１０）
さらに、制御回路を有し、
前記制御回路は、
前記第１の比較回路の出力信号が反転する時刻から前記第２の比較回路の出力信号が反転する時刻までの、前記入力端子の電圧の立ち上がり時間に応じて、前記第２のｐチャネル電界効果トランジスタのサイズを変更し、
前記第２の比較回路の出力信号が反転する時刻から前記第５の比較回路の出力信号が反転する時刻までの、前記入力端子の電圧の立ち上がり時間に応じて、前記第３のｐチャネル電界効果トランジスタのサイズを変更し、
前記第４の比較回路の出力信号が反転する時刻から前記第３の比較回路の出力信号が反転する時刻までの、前記入力端子の電圧の立ち下がり時間に応じて、前記第１のｎチャネル電界効果トランジスタのサイズを変更し、
前記第６の比較回路の出力信号が反転する時刻から前記第４の比較回路の出力信号が反転する時刻までの、前記入力端子の電圧の立ち下がり時間に応じて、前記第２のｎチャネル電界効果トランジスタのサイズを変更することを特徴とする付記７記載の出力回路。
（付記１１）
入力端子の電圧が入力され、出力端子に電圧を出力する第１のドライバ回路と、
前記出力端子の電圧の立ち上がり時には、第１の基準電圧と前記出力端子の電圧とを比較し、前記出力端子の電圧の立ち下がり時には、前記第１の基準電圧とは異なる第２の基準電圧と前記出力端子の電圧とを比較する比較回路と、
前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記比較回路の比較結果に応じてオフ状態になる第２のドライバ回路と
を有することを特徴とする出力回路。
（付記１２）
前記第２のドライバ回路は、
ソースが第１電位ノードに接続され、ドレインが前記出力端子に接続されるｐチャネル電界効果トランジスタと、
ソースが前記第１電位ノードより低い電位を有する第２電位ノードに接続され、ドレインが前記出力端子に接続されるｎチャネル電界効果トランジスタと、
前記比較回路の出力信号を入力し、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記ｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記ｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続する第１のセレクタと、
前記比較回路の出力信号が入力され、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記ｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記ｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続する第２のセレクタとを有することを特徴とする付記１１記載の出力回路。
（付記１３）
前記第１のセレクタは、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記ｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記ｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、
前記第２のセレクタは、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記ｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記ｎチャネル電界効果トランジスタのゲートを前記入力端子に接続することを特徴とする付記１２記載の出力回路。
（付記１４）
前記第１の基準電圧は、前記第２の基準電圧より高いことを特徴とする付記１１〜１３のいずれか１項に記載の出力回路。
（付記１５）
データを生成するデータ生成回路と、
前記データ生成回路により生成されたデータを入力する出力回路とを有し、
前記出力回路は、
入力端子の電圧が入力され、出力端子に電圧を出力する第１のドライバ回路と、
第１の基準電圧と前記出力端子の電圧とを比較する第１の比較回路と、
前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記第１の比較回路の比較結果に応じてオフ状態になる第２のドライバ回路と、
前記第１の基準電圧とは異なる第２の基準電圧と前記出力端子の電圧とを比較する第２の比較回路と、
前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記第２の比較回路の比較結果に応じてオフ状態になる第３のドライバ回路と
を有することを特徴とする集積回路。
（付記１６）
前記第２のドライバ回路は、
ソースが第１電位ノードに接続され、ドレインが前記出力端子に接続される第１のｐチャネル電界効果トランジスタと、
ソースが前記第１電位ノードより低い電位を有する第２電位ノードに接続され、ドレインが前記出力端子に接続される第１のｎチャネル電界効果トランジスタと、
前記第１の比較回路の出力信号が入力され、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続する第１のセレクタと、
前記第１の比較回路の出力信号が入力され、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続する第２のセレクタとを有し、
前記第３のドライバ回路は、
ソースが前記第１電位ノードに接続され、ドレインが前記出力端子に接続される第２のｐチャネル電界効果トランジスタと、
ソースが前記第２電位ノードに接続され、ドレインが前記出力端子に接続される第２のｎチャネル電界効果トランジスタと、
前記第２の比較回路の出力信号が入力され、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続する第３のセレクタと、
前記第２の比較回路の出力信号が入力され、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続する第４のセレクタとを有することを特徴とする付記１５記載の集積回路。
（付記１７）
前記第２の基準電圧は、前記第１の基準電圧より高く、
第３の基準電圧は、前記第１の基準電圧より低く、
第４の基準電圧は、前記第２の基準電圧より高く、
前記第１の比較回路は、前記出力端子の電圧の立ち上がり時には、前記出力端子の電圧と前記第１の基準電圧とを比較し、前記出力端子の電圧の立ち下がり時には、前記出力端子の電圧と前記第３の基準電圧とを比較し、
前記第２の比較回路は、前記出力端子の電圧の立ち上がり時には、前記出力端子の電圧と前記第２の基準電圧とを比較し、前記出力端子の電圧の立ち下がり時には、前記出力端子の電圧と前記第３の基準電圧とを比較し、
前記出力回路は、
前記出力端子の電圧の立ち下がり時には、前記出力端子の電圧と前記第１の基準電圧とを比較し、前記出力端子の電圧の立ち上がり時には、前記出力端子の電圧と前記第４の基準電圧とを比較する第３の比較回路と、
前記出力端子の電圧の立ち下がり時には、前記出力端子の電圧と前記第２の基準電圧とを比較し、前記出力端子の電圧の立ち上がり時には、前記出力端子の電圧と前記第４の基準電圧とを比較する第４の比較回路とを有し、
前記第２のドライバ回路は、
ソースが第１電位ノードに接続され、ドレインが前記出力端子に接続される第１のｐチャネル電界効果トランジスタと、
ソースが前記第１電位ノードより低い電位を有する第２電位ノードに接続され、ドレインが前記出力端子に接続される第１のｎチャネル電界効果トランジスタと、
前記第１の比較回路の出力信号が入力され、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第３の基準電圧より高い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧が前記第３の基準電圧より低い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続する第１のセレクタと、
前記第３の比較回路の出力信号が入力され、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第４の基準電圧より低い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧が前記第４の基準電圧より高い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続する第２のセレクタとを有し、
前記第３のドライバ回路は、
ソースが前記第１電位ノードに接続され、ドレインが前記出力端子に接続される第２のｐチャネル電界効果トランジスタと、
ソースが前記第２電位ノードに接続され、ドレインが前記出力端子に接続される第２のｎチャネル電界効果トランジスタと、
前記第２の比較回路の出力信号が入力され、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第３の基準電圧より高い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧が前記第３の基準電圧より低い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続する第３のセレクタと、
前記第４の比較回路の出力信号が入力され、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第４の基準電圧より低い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧が前記第４の基準電圧より高い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続する第４のセレクタとを有することを特徴とする付記１５記載の集積回路。
（付記１８）
データを生成するデータ生成回路と、
前記データ生成回路により生成されたデータを入力する出力回路とを有し、
前記出力回路は、
入力端子の電圧を入力し、出力端子に電圧を出力する第１のドライバ回路と、
前記出力端子の電圧の立ち上がり時には、第１の基準電圧と前記出力端子の電圧とを比較し、前記出力端子の電圧の立ち下がり時には、前記第１の基準電圧とは異なる第２の基準電圧と前記出力端子の電圧とを比較する比較回路と、
前記入力端子の電圧を入力し、前記出力端子に電圧を出力し、前記比較回路の比較結果に応じてオフ状態になる第２のドライバ回路と
を有することを特徴とする集積回路。
（付記１９）
前記第２のドライバ回路は、
ソースが第１電位ノードに接続され、ドレインが前記出力端子に接続されるｐチャネル電界効果トランジスタと、
ソースが前記第１電位ノードより低い電位を有する第２電位ノードに接続され、ドレインが前記出力端子に接続されるｎチャネル電界効果トランジスタと、
前記比較回路の出力信号が入力され、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記ｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記ｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続する第１のセレクタと、
前記比較回路の出力信号が入力され、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記ｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記ｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続する第２のセレクタとを有することを特徴とする付記１８記載の集積回路。
（付記２０）
前記第１の基準電圧は、前記第２の基準電圧より高いことを特徴とする付記１８又は１９記載の集積回路。

１０１ 第１のバッファ回路
１０２，１０２ａ 第２のバッファ回路
１０２ｂ 第３のバッファ回路
１０２ｃ 第４のバッファ回路
１０３ ヒステリシス比較回路
１１１ ｐチャネル電界効果トランジスタ
１１２ ｎチャネル電界効果トランジスタ
１１３，１１４ セレクタ
１１５ ｐチャネル電界効果トランジスタ
１１６ ｎチャネル電界効果トランジスタ
１１７，１１７ａ，１１７ｂ，１１７ｃ 比較回路
１１８ スイッチ

Claims (10)

1. 入力端子の電圧が入力され、出力端子に電圧を出力する第１のドライバ回路と、
   第１の基準電圧と前記出力端子の電圧とを比較する第１の比較回路と、
   前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記第１の比較回路の比較結果に応じてオフ状態になる第２のドライバ回路と、
   前記第１の基準電圧とは異なる第２の基準電圧と前記出力端子の電圧とを比較する第２の比較回路と、
   前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記第２の比較回路の比較結果に応じてオフ状態になる第３のドライバ回路と
   を有することを特徴とする出力回路。
2. 前記第２のドライバ回路は、
   ソースが第１電位ノードに接続され、ドレインが前記出力端子に接続される第１のｐチャネル電界効果トランジスタと、
   ソースが前記第１電位ノードより低い電位を有する第２電位ノードに接続され、ドレインが前記出力端子に接続される第１のｎチャネル電界効果トランジスタと、
   前記第１の比較回路の出力信号が入力され、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続する第１のセレクタと、
   前記第１の比較回路の出力信号が入力され、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続する第２のセレクタとを有し、
   前記第３のドライバ回路は、
   ソースが前記第１電位ノードに接続され、ドレインが前記出力端子に接続される第２のｐチャネル電界効果トランジスタと、
   ソースが前記第２電位ノードに接続され、ドレインが前記出力端子に接続される第２のｎチャネル電界効果トランジスタと、
   前記第２の比較回路の出力信号が入力され、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続する第３のセレクタと、
   前記第２の比較回路の出力信号が入力され、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続する第４のセレクタとを有することを特徴とする請求項１記載の出力回路。
3. 前記第２の基準電圧は、前記第１の基準電圧より高く、
   さらに、前記第１の比較回路の出力信号が反転する時刻から前記第２の比較回路の出力信号が反転する時刻までの、前記入力端子の電圧の立ち上がり時間に応じて、前記第２のｐチャネル電界効果トランジスタのサイズを変更する制御回路を有することを特徴とする請求項２記載の出力回路。
4. 前記第２の基準電圧は、前記第１の基準電圧より高く、
   さらに、前記第２の比較回路の出力信号が反転する時刻から前記第１の比較回路の出力信号が反転する時刻までの、前記入力端子の電圧の立ち下がり時間に応じて、前記第１のｎチャネル電界効果トランジスタのサイズを変更する制御回路を有することを特徴とする請求項２記載の出力回路。
5. 前記第２の基準電圧は、前記第１の基準電圧より高く、
   第３の基準電圧は、前記第１の基準電圧より低く、
   第４の基準電圧は、前記第２の基準電圧より高く、
   前記第１の比較回路は、前記出力端子の電圧の立ち上がり時には、前記出力端子の電圧と前記第１の基準電圧とを比較し、前記出力端子の電圧の立ち下がり時には、前記出力端子の電圧と前記第３の基準電圧とを比較し、
   前記第２の比較回路は、前記出力端子の電圧の立ち上がり時には、前記出力端子の電圧と前記第２の基準電圧とを比較し、前記出力端子の電圧の立ち下がり時には、前記出力端子の電圧と前記第３の基準電圧とを比較し、
   さらに、前記出力端子の電圧の立ち下がり時には、前記出力端子の電圧と前記第１の基準電圧とを比較し、前記出力端子の電圧の立ち上がり時には、前記出力端子の電圧と前記第４の基準電圧とを比較する第３の比較回路と、
   前記出力端子の電圧の立ち下がり時には、前記出力端子の電圧と前記第２の基準電圧とを比較し、前記出力端子の電圧の立ち上がり時には、前記出力端子の電圧と前記第４の基準電圧とを比較する第４の比較回路とを有し、
   前記第２のドライバ回路は、
   ソースが第１電位ノードに接続され、ドレインが前記出力端子に接続される第１のｐチャネル電界効果トランジスタと、
   ソースが前記第１電位ノードより低い電位を有する第２電位ノードに接続され、ドレインが前記出力端子に接続される第１のｎチャネル電界効果トランジスタと、
   前記第１の比較回路の出力信号が入力され、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第３の基準電圧より高い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧が前記第３の基準電圧より低い場合には、前記第１のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続する第１のセレクタと、
   前記第３の比較回路の出力信号が入力され、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第４の基準電圧より低い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧が前記第４の基準電圧より高い場合には、前記第１のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続する第２のセレクタとを有し、
   前記第３のドライバ回路は、
   ソースが前記第１電位ノードに接続され、ドレインが前記出力端子に接続される第２のｐチャネル電界効果トランジスタと、
   ソースが前記第２電位ノードに接続され、ドレインが前記出力端子に接続される第２のｎチャネル電界効果トランジスタと、
   前記第２の比較回路の出力信号が入力され、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第３の基準電圧より高い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続し、前記出力端子の電圧が前記第３の基準電圧より低い場合には、前記第２のｐチャネル電界効果トランジスタのゲートを前記入力端子に接続する第３のセレクタと、
   前記第４の比較回路の出力信号が入力され、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第４の基準電圧より低い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続し、前記出力端子の電圧が前記第４の基準電圧より高い場合には、前記第２のｎチャネル電界効果トランジスタのゲートを前記入力端子に接続する第４のセレクタとを有することを特徴とする請求項１記載の出力回路。
6. 入力端子の電圧が入力され、出力端子に電圧を出力する第１のドライバ回路と、
   前記出力端子の電圧の立ち上がり時には、第１の基準電圧と前記出力端子の電圧とを比較し、前記出力端子の電圧の立ち下がり時には、前記第１の基準電圧とは異なる第２の基準電圧と前記出力端子の電圧とを比較する比較回路と、
   前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記比較回路の比較結果に応じてオフ状態になる第２のドライバ回路と
   を有することを特徴とする出力回路。
7. 前記第２のドライバ回路は、
   ソースが第１電位ノードに接続され、ドレインが前記出力端子に接続されるｐチャネル電界効果トランジスタと、
   ソースが前記第１電位ノードより低い電位を有する第２電位ノードに接続され、ドレインが前記出力端子に接続されるｎチャネル電界効果トランジスタと、
   前記比較回路の出力信号を入力し、前記出力端子の電圧の立ち上がり時に、前記出力端子の電圧が前記第１の基準電圧より低い場合には、前記ｐチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第１の基準電圧より高い場合には、前記ｐチャネル電界効果トランジスタのゲートを前記第１電位ノードに接続する第１のセレクタと、
   前記比較回路の出力信号が入力され、前記出力端子の電圧の立ち下がり時に、前記出力端子の電圧が前記第２の基準電圧より高い場合には、前記ｎチャネル電界効果トランジスタのゲートを前記入力端子に接続し、前記出力端子の電圧が前記第２の基準電圧より低い場合には、前記ｎチャネル電界効果トランジスタのゲートを前記第２電位ノードに接続する第２のセレクタとを有することを特徴とする請求項６記載の出力回路。
8. 前記第１の基準電圧は、前記第２の基準電圧より高いことを特徴とする請求項６又は７記載の出力回路。
9. データを生成するデータ生成回路と、
   前記データ生成回路により生成されたデータを入力する出力回路とを有し、
   前記出力回路は、
   入力端子の電圧が入力され、出力端子に電圧を出力する第１のドライバ回路と、
   第１の基準電圧と前記出力端子の電圧とを比較する第１の比較回路と、
   前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記第１の比較回路の比較結果に応じてオフ状態になる第２のドライバ回路と、
   前記第１の基準電圧とは異なる第２の基準電圧と前記出力端子の電圧とを比較する第２の比較回路と、
   前記入力端子の電圧が入力され、前記出力端子に電圧を出力し、前記第２の比較回路の比較結果に応じてオフ状態になる第３のドライバ回路と
   を有することを特徴とする集積回路。
10. データを生成するデータ生成回路と、
    前記データ生成回路により生成されたデータを入力する出力回路とを有し、
    前記出力回路は、
    入力端子の電圧を入力し、出力端子に電圧を出力する第１のドライバ回路と、
    前記出力端子の電圧の立ち上がり時には、第１の基準電圧と前記出力端子の電圧とを比較し、前記出力端子の電圧の立ち下がり時には、前記第１の基準電圧とは異なる第２の基準電圧と前記出力端子の電圧とを比較する比較回路と、
    前記入力端子の電圧を入力し、前記出力端子に電圧を出力し、前記比較回路の比較結果に応じてオフ状態になる第２のドライバ回路と
    を有することを特徴とする集積回路。

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