JPH0358396A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要コ ゲートアレイ部と、複数のメモリと、通常勤ｆ系の入出
力端子及び配線と、メモリ試験系の入出力端子及び配線
とを設けてなる半導体集積回路装置に関し、 メモリ試験系の入出力端子の数を減らし、その分、通常
動作系の入出力端子の数を増加して、ゲートアレイ部を
有効に利用できるようにすると共に、こ′のようにして
も、メモリの試験時間については、長時間にならないよ
うにすることを目的とし、 メモリ選択回路を設け、各メモリごとに試験を行うこと
ができるようにし、メモリ試験系の入出力端子のうち，
試験信号入力端子及び試験データ出力端子をそれぞれ複
数のメモリで兼用するようにして構戒する。

［産業上の利用分野コ 本発明は、ゲートアレイ部と、複数のメモリとを設けて
なる半導体集積回路装置に関する。

一般に、かかる半導体集積回路装置においては、ゲート
アレイ部及び複数のメモリにつき出荷試験が行われる．
このため、入出力端子及び配線としては、装置として通
常の動作をさせるための入出力端子及び配線のほか、メ
モリのみを試験するための入出力端子及び配線が設けら
れる．ここに、ゲートアレイ部には装置の仕様に応じた
回路が構或されるため、通常動作系の配線は、装置の仕
様に応じて設計、形成され、仕様の異なる装置ごとに異
なった配線パターンとされる．他方、メモリは、ゲート
アレイ部に楕戒される回路に関係なく、一定の仕様で楕
戒される．したがって、メモリ試験用の配線は、仕様の
異なる装置においても、同一の配線パターンとすること
ができ、実際上も、そのように形成される． ［従来の技術］ 従来、この種、半導体集積回路装置として第３図にその
回路図を示すようなものが提案されている． 図中、１はゲートアレイ部、２はメモリ、３は通常動作
系の入力端子、４は通常動作系の配線、５は通常動作系
の配線中、メモリ２と接続される配線、６は通常動作系
の出力端子である．また、７はメモリ試験系の入出力端
子中、試験信号入力端子、８はメモリ試験系の配線中、
試験信号用の配線、９はメモリ試験系の配線中、試験デ
ータ用の配線、１０はメモリ試験系の入出力端子中、試
験データ出力端子である。

また、１１はメモリ２に設けられた入力ゲートである．
この入力ゲート１１は通常動作用入力ゲート１１Ａ及び
試験用入力ゲート１１Ｂを設けて′ｎ４威されており、
入出力ゲート制御端子１２に入力する電圧により制御で
きるようになされている．例えば、入出力ゲート制御端
子１２にローレベル電圧“′Ｌ”を入力する場合には、
通常動作用入力ゲートＩＩＡをオン，試験用入力ゲート
１１Ｂをオフとし、逆に，ハイレベル電圧“Ｈ”を入力
する場合には、通常動作用入力ゲートＩＩＡをオフ、試
験用入力ゲート１１Ｂをオンとできるようにされている
．．また、ｌ３はメモリ２に設けられた出力ゲートであ
る．この出力ゲート１３は通常動作用出力ゲート１３Ａ
及び試験用出力ゲート１３Ｂを設けて構戒されており、
入力ゲート１１の場合と同様に，入出力ゲート制御端子
１２に入力する電圧により制御できるようにされている
．即ち、例えば、入出力ゲート制御端子ｌ２にローレベ
ル電圧“Ｌ″を入力する場合には、通常動作用出力ゲー
ト１３Ａをオン、試験用出力ゲート１３Ｂをオフとし、
逆に，ハイレベル電圧１１Ｈ”を入力する場合には、通
常動作用出力ゲート１３Ａをオフ、試験用出力ゲート１
３Ｂをオンとできるようにされている． このように構或された半導体集積回路装置においては、
入出力ゲート制御端子１２にローレベル電圧゛Ｌ”を入
力することにより、メモリ試験系の配線８、９とメモリ
２との接続を電気的に切り離すと共に、ゲートアレイ部
１とメモリ２とを電気的に接続することができ、この状
態にすることにより、ゲートアレイ部１及びメモリ２を
通常動作させることができる． また、入出力ゲート制御端子１２にハイレベル電圧゛Ｈ
”を入力することにより、ゲートアレイ部１とメモリ２
との接続を電気的に切り離すと共にメモリ試験系の配線
８、９とメモリ２とを電気的に接続することができ、こ
の状態にすることにより、メモリ２の試験を実行するこ
とができる．しかしながら、かかる第３図従来例の半導
体集積回路装置においては、試験信号入力端子７は、２
個のメモリ２において兼用されているが、試験データ出
力端子１０は、各メモリごとに設けられているため、メ
モリ試験系の入出力端子は全体として増加してしまう．
このため、通常動作系の入力端子３及び出力端子６を減
らさなければならず、ゲートアレイ部１を有効に利用す
ることができないという問題点があった． そこで、また、第４図に示すような半導体集積回路装置
が提案されている． かかる第４図従来例の半導体集積回路装置は、試験用出
力ゲート１３Ｂの出力側にデコーダ１４を設けると共に
，デコーダ制御端子１５を設け、各メモリ２が必要とす
る試験データ出力端子１０を１個に減らし、その他につ
いては、第３図従来例と同様に構成したものである． かかる第４図従来例によれば、メモリ試験系の入出力端
子として、デコーダ制御端子１５を増設しなければなら
ないが、メモリ試験系の入出力端子は全体として減らす
ことができ、この分、通常動作系の入力端子３及び出力
端子６を増加し、ゲートアレイ部１を有効に利用するこ
とが可能となる．［発明が解決しようとする課題］ しかしながら、かかる第４図従来例の半導体集積回路装
置においては、試験パターンの数を増加しなければなら
ず、このため、メモリの試験時間が長くなってしまうと
いう問題点があった。

本発明は、かかる点に鑑み、ゲートアレイ部と、複数の
メモリと、通常動作系の入出力端子及び配線と、メモリ
試験系の入出力端子及び配線とを設けてなる半導体集積
回路装置において、メモリ試験系の入出力端子の数を減
らし、その分、通常動作系の入出力端子の数を増加して
、ゲートアレイ部を有効に利用できるようにすると共に
、このようにしても、メモリの試験時間については、長
時間にならないようにすることを目的とする。

［課題を解決するための手段コ 上記目的を達成するため、本発明は、ゲートアレイ部と
、複数のメモリと、通常動作系の入出力端子及び配線と
、メモリ試験系の入出力端子及び配線とを設けてなる半
導体集積回路装置において、メモリ選択回路を設け、各
メモリごとに試験を行うことができるようにし、前記メ
モリ試験系の入出力端子のうち、試験信号入力端子及び
試験データ出力端子をそれぞれ前記複数のメモリで兼用
するように構戒される． ［作用コ かかる本発明においては、メモリ選択回路を設け、各メ
モリごとに試験を行うことができるようにし、試験信号
入力端子及び試験データ出力端子をそれぞれ複数のメモ
リで兼用するという構戒を採用しているので、メモリ試
験系の入出力端子としてメモリ選択制御端子を増設しな
ければならないとしても、メモリ試験系全体としての入
出力端子を減らすことができる． また、試験データをデコーダを介して出力するという構
成を採用していないので、第４図従来例ほどには、試験
パターンの数は増加しない．［実施例］ 以下、第１図及び第２図を参照して、本発明の一実施例
につき説明する． 第１図は本発明の一実施例を示す回路図であり、図中、
１６はゲートアレイ部、１７Ａ及び１７Ｂはメモリ、１
８は通常動作系の入力端子、１９は通常動作系の配線、
２０及び２１は通常動作系の配線中、メモリ接続用の配
線、２２は通常動作系の出力端子である。

なお、メモリ１７Ａ、１７Ｂは同一構戒とされている．
また、２３はメモリ試験系の入出力端子中、試験信号入
力端子、２４はメモリ試験系の配線中、試験信号用の配
線、２５はメモリ試験系の配線中、試験データ用の配線
、２６はメモリ試験系の入出力端子中、試験データ出力
端子である． また、２７Ａはメモリ１７Ａに設けられた入力ゲート，
２７Ｂはメモリ１７Ｂに設けられた入力ゲート、２８は
これら入力ゲート１７Ａ及び１７Ｂを制御するための入
力ゲート制御端子、２９Ａはメモリ１７Ａに設けられた
出力ゲート、２９Ｂはメモリ１７Ｂに設けられた出力ゲ
ート、３０はメモリ試験時、試験対象メモリを選択する
メモリ選択回路、３１はメモリ選択制御端子である． 第２図は、第１図例のメモリ１７Ａ，１７Ｂ及びメモリ
選択回路３０の部分を具体的に示す回路図である．但し
、メモリ１７Ａ、１７Ｂについては、説明の都合上、ア
ドレス入力及びデータ出力に関する部分のみを示してい
る。

図中、メモリ１７Ａにおいて、３２Ａはアドレスデコー
ダ、３３Ａはメモリセルアレイであり、また、メモリ１
７Ｂにおいて、３２Ｂはアドレスデコーダ、３３Ｂはメ
モリセルアレイである． ここに、入力ゲート２７Ａ及び２７Ｂは、それぞれアン
ド回路３４及び３５とオア回路３６からなる切換えゲー
ト３７を列設して構成されており、通常動作系の配線２
０は、それぞれ切換えゲート３７の一方のアンド回路３
４の一方の入力端子に接続され、試験信号用の配線２４
は他方のアンド回路３５の一方の入力端子に接続されて
いる。また、これら一方及び他方のアンド回路３４及び
３５の他方の入力端子は入力ゲート制御端子２８に共通
接続されている．また、入力ゲート２７Ａにおけるそれ
ぞれの切換えゲート３７において、一方のアンド回路３
４の出力端子及び他方のアンド回路３５の出力端子はそ
れぞれオア回路３６の一方の入力端子及び他方の入力端
子に接続されると共に、オア回路３６の出力端子はアド
レスデコーダ３２Ａの入力端子に接続されている． また、入力ゲート２７Ｂにおけるそれぞれの切換えゲー
ト３７において、一方のアンド回路３４の出力端子及び
他方のアンド回路３５の出力端子はそれぞれオア回路３
６の一方の入力端子及び他方の入力端子に接続されると
共に、オア回路３６の出力端子はアドレスデコーダ３２
Ｂの入力端子に接続されている． このように構成された入力ゲート２７Ａ及び２７Ｂにお
いては、入力ゲート制御端子２８にローレベル電圧“Ｌ
”゜を供給すると，アンド回路３４がオン、アンド回路
３５がオフとなるので、通常動作系の配線２０とアドレ
スデコーダ３２Ａ、３２Ｂとが電気的に接続され、試験
信号用の配線２４とアドレスデコーダ３２Ａ、３２Ｂと
の接続が電気的に遮断される．逆に、入力ゲート制御端
子２８にハイレベル電圧”Ｈ“を供給すると、アンド回
路３４がオフ，アンド回路３５がオンとなるので、通常
動作系の配線２０とアドレスデコーダ３２Ａ、３２Ｂと
の接続が遮断され、試験信号用の配線２４とアドレスデ
コーダ３２Ａ、３２Ｂとが電気的に接続される． また、出力ゲート２９Ａ及び２９Ｂは、バッファ３８と
アンド回路３９からなるゲート４０を列設して構戒され
ている．ここに、出力ゲート２９Ａにおいて、メモリセ
ルアレイ３３Ａの出力端子はバッファ３８の入力端子及
びアンド回路３９の一方の入力端子に接続されている．
また、このアンド回路３９の他方の入力端子はメモリ選
択回路３０の一方の出力端子４１Ａに接続されている．
また、バッファ３８の出力端子は通常動作系の配線２１
に接続され、アンド回路３９の出力端子は試験データ用
の配線２５に接続されている。

また、出力ゲート２９Ｂにおいて、メモリセルアレイ３
３Ｂの出力端子はバッファ３８の入力端子及びアンド回
！３９の一方の入力端子に接続されているまた、このア
ンド回路３９の他方の入力端子はメモリ選択回路３０の
一方の出力端子４１Ｂに接続されている．また、バッフ
ァ３８の出力端子は通常動作系の配線２１に接続され、
アンド回路３９の出力端子は試験データ用の配線２５に
接続されている．また、メモリ選択回路３０は、バッフ
ァ４２、インバータ４３及びアンド回路４４．４５を設
けて構威されている．ここに、メモリ選択制御端子３１
は、バッファ４２及びインバータ４３の入力端子に接続
されている．また、バッファ４２の出力端子はアンド回
路４４の一方の入力端子に接続されている．このアンド
回路４４は、その他方の入力端子を入力ゲート制御端子
２８に接続され、その出力端子をメ、そり選択回路３０
の一方の出力端子４１Ａに接続されている．また、イン
バータ４３の出力端子はアンド回路４５の一方の入力端
子に接続されている．このアンド回路４５は、その他方
の入力端子を入力ゲート制御端子２８に接続され、その
出力端子をメモリ選択回路３０の他方の出力端子４１Ｂ
に接続されている。

このように構成されたメモリ選択回路３０及び出力ゲー
ト２９Ａ及び２９Ｂにおいては、メモリ選択制御端子３
１にローレベル電圧″Ｌ”を入力することにより、出力
ゲート２９Ａのアンド回路３９をオン、出力ゲート２９
Ｂのアンド回路３９をオフとできるので、メモリ１７Ａ
の試験データを試験データ用の配線２５を介して試験デ
ータ出力端子２６に出力させることができる． また、メモリ選択制御端子３１にハイレベル電圧“Ｈ”
を入力することにより、出力ゲート２９Ａのアンド回路
３９をオフ、出力ゲート２９Ｂのアンド回路３９をオン
とできるので、メモリ１７Ｂの試験データを試験データ
用の配線２５を介して試験データ出力端子２６に出力さ
せることができる。

かかる本実施例においては、入力ゲート制御端子２８に
ローレベル電圧“Ｌ”′を入力することにより、ゲート
アレイ部１６とメモリ１７Ａ及び１７Ｂとを電気的に接
続することができ、この状態にすることにより、ゲート
アレイ部ｌ６及びメモリ１７Ａ及び１７Ｂを通常の使用
状態で動作させることができる．また、入力ゲート制御
端子２８にハイレベル電圧”　Ｈ　”を入力することに
よりゲートアレイ部１６とメモリ１７Ａ及び１７Ｂとの
接続を遮断し、試験信号入力端子２３とメモリ１７Ａ、
１７Ｂとを接続できる．そして、メモリ選択制御端子３
ｌにローレベル電圧“Ｌ′”を入力することにより、メ
モリ１７Ａの試験データを試験データ出力端子２６に出
力させることができるので、この状態にすることによっ
て、メモリ１７Ａの試験を実行することができる。

また、入力ゲート制御端子２８にハイレベル電圧゛゜Ｈ
′″を入力するとともに、メモリ選択制御端子３１にハ
イレベル電圧“Ｈ′゛を入力することにより、メモリ１
７Ｂの試験データを試験データ出力端子２６に出力させ
ることができるので、この状態にすることによって、メ
モリ１７Ｂの試験を実行することができる。

以上のように、本実施例によれば、メモリ１７Ａ及び１
７Ｂに、それぞれ入力ゲート２７Ａ及び２７Ｂ、出力ゲ
ート２９Ａ及び２９Ｂを設けると共に、メモリ選択回路
３０を設け、各メモリ１７Ａ、１７Ｂごとに試験を行う
ことができるようにし、試験信号入力端子２３及び試験
データ出力端子２６をそれぞれ２個のメモリ１７Ａ及び
１７Ｂで兼用するという構成を採用しているので、メモ
リ試験系の入出力端子としてメモリ選択制御端子３１を
増設しなければならないとしても、メモリ試験系全体と
しての入出力端子の数を減らすことができる。したがっ
て、通常動作系の一人出力端子１８、２２の数を増加し
て、ゲートアレイ部１６を有効に利用できるという効果
がある。

また、本実施例においては、第４図従来例のように試験
データをデコーダを介して出力するという構戒を採用し
ていないので、第４図従来例ほどには、試験パターンの
数は増加しない。したがって、試験時間が長時間になる
ことはない。

ちなみに、１０２４　Ｘ　２０ビットのメモリを２個、
設ける場合について、メモリ試験系の入出力端子の数及
び試・験パターンの数を本実綿例の場合、第３図従来例
の場合、第４図従来例の場合について示すと、表−１の
ようになる。

表−１ なお、上述の実施例においては、２個のメモリ１７Ａ及
び１７Ｂを設けた場合につき述べたが、本発明は、３個
以上のメモリを設ける場合にも適用できるものである。

［発明の効果コ 以上のように、本発明によれば、メモリ選択回路を設け
、各メモリごとに試験を行うことができるようにし、メ
モリ試験系の入出力端子中、試験信号入力端子及び試験
データ出力端子をそれぞれ複数のメモリで兼用するとい
う構成を採用したことにより、メモリ試験系の入出力端
子としてメモリ選択制御端子を増設しなければならない
としても、メモリ試験系全体としての入出力端子を減ら
すことができるので、その分、通常動作系の入出力端子
を増加して、ゲートアレイ部を有効に利用することがで
きるという効果がある。

また、試験データをデコーダを介して出力するという楕
戒を採用していないので、第４図従来例ほどには、試験
パターンの数は増加せず、メモリの試験時間は長時間に
ならない。

【図面の簡単な説明】

第ｌ図は本発明の半導体集積回路装置の一実施例を示す
回路図、 第２図は第１図例のメモリ及びメモリ選択回路を示す回
路図、 第３図は従来の半導体集積回路装置の一例を示す回路図
、 第４図は従来の半導体集積回路装置の他の例を示す回路
図である。 ４、 １、１６・・・ゲートアレイ部 ２、１７Ａ、１７Ｂ・・・メモリ ３、１８・・・通常動作系の入力端子 ５、１９、２０、２１・・・通常動作系の配線６、２２
・・・通常動作系の出力端子 ７、２３・・・試験信号入力端子 ８、９、２４．２５・・・メモリ試験系の配線１０、２
６・・・試験データ出力端子

Claims (1)

1. 【特許請求の範囲】 ゲートアレイ部と、 複数のメモリと、 通常動作系の入出力端子及び配線と、 メモリ試験系の入出力端子及び配線とを設けてなる半導
   体集積回路装置において、 メモリ選択回路を設け、各メモリごとに試験を行うこと
   ができるようにし、前記メモリ試験系の入出力端子のう
   ち、試験信号入力端子及び試験データ出力端子をそれぞ
   れ前記複数のメモリで兼用するようにしたことを特徴と
   する半導体集積回路装置。