KR20000071734A - 2개의 평면에 구성된 버스 시스템을 가진 랜덤 액세스타입 반도체 메모리 - Google Patents

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Abstract

본 발명은 메모리 셀 필드에 있는 국부적 데이터 라인에 접속될 수 있는 데이터 라인(MDQii), 및 메모리로부터 그룹(IO1 내지 IO4)으로 나온 입출력 라인("IO = Input/Output")을 포함하고, 상기 데이터 라인(MDQii)이 그룹(U1 내지 U8)으로 통합되며 적어도 하나의 그룹 또는 그룹의 개별 데이터 라인이 리던던시 데이터 라인(MDQiR)으로 형성되는, 랜덤 액세스 타입 반도체 메모리에 관한 것이다. 본 발명에 따라 2개의 평면에 구성된 버스 시스템이 제공되고, 제 1 평면이 한편으로는 모든 입출력 라인(RWDi1)에 그리고 다른 한편으로는 모든 데이터 라인(MDQi1)에 접속될 수 있는 버스 라인(Ai)을 포함하고, 제 2 평면은 다수의 개별 부분 버스(B1 내지 B4)를 포함하며, 상기 버스의 버스 라인(Bi1)은 한편으로는 데이터 라인(Ui)의 적어도 두 그룹의 모든 데이터 라인(MDQii)에 그리고 다른 한편으로는 한 그룹(IOi)의 모든 입출력 라인(RWDii)에 접속될 수 있다.

Description

2개의 평면에 구성된 버스 시스템을 가진 랜덤 액세스 타입 반도체 메모리 {RANDOM ACCESS TYPE SEMICONDUCTOR MEMORY WITH BUS SYSTEM ORGANIZED IN TWO PLANES}
본 발명은 메모리 셀 필드에 있는 국부적 데이터 라인에 접속될 수 있는 데이터 라인, 및 메모리로부터 그룹으로 나온 입출력 라인("IO = Input/Output")을 포함하고, 상기 데이터 라인이 그룹으로 통합되며 적어도 하나의 그룹 또는 그룹의 개별 데이터 라인이 리던던시 데이터 라인으로 형성되는, 랜덤 액세스 타입 반도체 메모리에 관한 것이다.
64 MBit DRAM의 전형적인 아키텍처에서 메모리 표면은 총 128 비트를 포함하는 메모리의 32 비트 데이터 폭의 4개의 사분면으로 세분된다. 사분면의 32 비트 폭의 데이터 버스는 4 그룹의 8비트로 세분된다. 데이터 버스의 데이터 라인은 메모리로부터 나온 입출력 라인("IO = Input/Output")에 접속 가능하게 형성된다.
DRAM에서 지금까지의 개념은 그룹 당 적어도 하나의 리던던트 데이터 라인 또는 완전한 리던던트 그룹을 갖는다. 하나의 그룹은 소수의 데이터 라인을 포함한다.
하나의 그룹 내에서 이러한 리던던시의 개념에서는 그룹 간의 접속이 이루어지지 않는다. 여기서는, 그룹 내에서 대체될 데이터 라인의 최대로 가능한 수가 그룹 당 리던던트 라인의 수에 상응한다는 것이 단점이다.
앞선 기술이 점점 더 작은 구조를 야기시키는 최근의 반도체 메모리에서는 불순물, 또는 예컨대 제조 공정에서 층 두께 변동과 같은 다른 장애 파라미터가 다수의 데이터 라인 또는 메모리 셀에 걸쳐 연장되는 에러의 원인이 된다.
다수의 비트 라인 또는 메모리 셀에 걸쳐 연장된 평면 에러, 소위 클러스터(cluster) 에러는 지금까지의 구조의 메모리 칩 내부의 리던던시 장치를 신속히 그 한계에 이르게 한다. 클러스터 에러에서는 한 그룹에서 리던던트 라인이 상기 그룹에서 이용할 수 있는 것 보다 많은 데이터 라인이 관련될 수 있다. 이러한 경우에는, 전체 메모리 칩이 더 이상 사용될 수 없고 전체 고장을 일으킨다.
제조시 메모리 내부의 국부적 데이터 라인 또는 데이터 라인 자체의 에러, 특히 클러스터 에러가 배제되지 않기 때문에, 에러를 가진 데이터 라인에 할당된 국부적 데이터 라인의 전체 그룹이 고장나고 대체되어야 한다. 이러한 경우에는 하나의 그룹에 제한된 리던던시 데이터 라인의 시스템이 완전히 고장난다.
본 발명의 목적은 상이한 그룹에 대한 리던던시 데이터 라인의 유연한 할당이 가능해지고, 상이한 그룹의 리던던시 데이터 라인이 하나 또는 다수의 그룹에 할당될 수 있는 반도체 메모리를 제공하는 것이다.
도 1은 2개의 평면에 구성된 버스 시스템을 가진 본 발명에 따른 반도체 메모리의 개략도.
도 2는 도 1의 섹션 Ⅱ의 확대도.
도 3은 도 2의 섹션 Ⅲ의 확대도.
*도면의 주요 부분에 대한 부호의 설명*
Ai, Bii: 버스 라인 MDQii: 데이터 라인
RWDii: 입출력 라인 SMii, SRii : 스위치
상기 목적은 청구항 제 1항의 특징에 의해 달성된다.
본 발명에 따라, 2개의 평면에 구성된 버스 시스템이 제공되고, 제 1 평면이 한편으로는 모든 입출력 라인에 그리고 다른 한편으로는 모든 데이터 라인에 접속될 수 있는 버스 라인을 포함하고, 제 2 평면은 다수의 개별 부분 버스를 포함하며, 상기 버스의 버스 라인은 한편으로는 데이터 라인의 적어도 두 그룹의 모든 데이터 라인에 그리고 다른 한편으로는 한 그룹의 모든 입출력 라인에 접속될 수 있다.
본 발명에서는 버스 시스템의 제 1 및 제 2 평면을 통해 메모리의 모든 데이터 라인이 메모리의 모든 입출력 라인에 접속된다. 이 경우, 메모리의 다른 데이터 라인으로 형성될 수 있는, 분리 배치된 다수의 그룹의 리던던시 데이터 라인이 에러를 가진 데이터 라인의 대체를 위해 한 그룹에 할당될 수 있다는 장점이 있다. 이 경우 얻어지는 유연성은 리던던트 데이터 라인의 총수에 의해서만 제한된다.
본 발명의 특히 바람직한 실시예에서는, 버스 시스템의 제 1 평면 또는 제 2 평면의 버스 라인이 스위치를 통해 데이터 라인 및 입출력 라인에 접속된다. 이 경우에는, 데이터 라인과 입출력 라인의 접속이 필요한 경우 하나의 스위치를 통해 가역적으로 스위칭될 수 있다는 장점이 있다.
본 발명의 또다른 바람직한 실시예에서 스위치는 3상태 버퍼 회로("tristate buffer")로 형성된다. 3상태 버퍼 회로의 장점은 접속이 가역적으로 스위칭될 수 있다는 것이며, 접속이 필요치 않을 때(개방) 누설 전류 또는 용량성 부하가 발생하지 않는다는 것이다.
본 발명의 바람직한 실시예에 따라, 스위치가 예정된 상태값을 통해 작동된다.
바람직하게는 스위치의 작동을 위한 상태값이 반도체 메모리에 집적된 판독 전용 메모리에 홀딩된다. 따라서, 판독 전용 메모리가 비가역적으로 세팅 가능한 소자("퓨즈 또는 안티 퓨즈")를 가진 프로그래밍 장치로 형성된다.
본 발명의 또다른 바람직한 실시예에서는 스위치를 작동시키기 위한 상태값이 반도체 메모리의 기능 및 리던던시 테스트를 수행한 후에 얻어진다.
본 발명의 또다른 장점, 특수성 및 바람직한 실시예는 특허 청구의 범위 종속항에 제시된다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1 내지 3에는 본 발명의 이해를 위해 중요한 반도체 메모리의 구성 부분만이 개략적으로 도시된다; 개별 메모리 셀 및 그것의 배치 그리고 메모리 셀의 제어를 위해 사용되는 다른 회로 부분(디코더, 증폭기, 제어장치)은 당업자에게 공지되어 있으므로, 편의상 생략한다.
도 1에는 본 발명에 따른 반도체 메모리(1)가 개략적으로 도시된다. 그룹(U1) 내지 (U8)으로 통합된 8개의 데이터 라인(MDQii)이 2개의 평면에 구성된 버스 시스템을 통해 그룹(IO1) 내지 (IO4)으로 통합된 8개의 IO 라인(RWDii)에 접속될 수 있다. 여기서, 버스 시스템은 제 1 평면(A)에서 8개의 버스 라인(A1) 내지 (A8)으로 구성된다. 상기 8개의 버스 라인(A1) 내지 (A8)은 모든 그룹(U1) 내지 (U8)의 총 64개의 데이터 라인(MDQ11) 내지 (MDQ88)에, 8개의 리던던시 데이터 라인(MDQ1R) 내지 (MDQ8R) -이것은 여기에 도시된 회로 실시예에서 8개의 부가의 데이터 라인의 형태로 형성된다- 및 모든 그룹(I01) 내지 (IO4)의 32개의 IO 라인(RWD11) 내지 (RWD48)에 접속될 수 있다. 제 2 평면에서 버스 시스템은 부분 버스(B1) 내지 (B4)로 구성된다. 상기 부분 버스의 8개의 버스 라인(Bi1) 내지 (Bi8)은 8개의 데이터 라인(MDQi1) 내지 (MDQi8)의 2개의 그룹 및 그것의 리던던시 데이터 라인(MDQiR) 및 8개의 IO 라인(RWDi1) 내지 (RWDi8)의 한 그룹에 접속될 수 있다. (도면에 도시되지 않은) 메모리 셀에 대한 데이터 액세스 시, 우수의 데이터 라인 그룹(U2, U4, U6, U8) 또는 기수의 데이터 라인 그룹(U1, U3, U5, U7)이 IO 라인의 그룹(IO1) 내지 (IO4)에 접속된다.
한 그룹(Ui)의 데이터 라인(MDQii)의 일부는 결함을 가진 메모리셀 또는 데이터 라인 없이 "에러 없이" 형성된 메모리에서 리던던트 데이터 라인(MDQiR), 소위 리던던시 데이터 라인으로 형성된다(본 실시예에서, 한 그룹(Ui)의 하나의 데이터 라인). 이것이 필요치 않으면, 이것은 2개의 평면(A) 및 (B)에 형성된 버스 시스템을 통해 메모리로부터 나온 IO 라인(RWDiI)에 접속된다. 그러나, 데이터 라인(MDQ11) 내지 (MDQ88)의 개별 데이터 라인이 에러를 가지면, 이것은 버스 시스템에 의해 IO 라인에 접속되지 않고, 리던던시 데이터 라인(MDQ1R) 내지 (MDQ8R)의 상응하는 수의 리던던시 데이터 라인이 접속된다. 데이터 라인의 에러는 메모리 셀 필드내에 있는 국부적 데이터 라인을 통해 그것에 할당된 에러를 가진 메모리 셀 또는 메모리 영역에 의해 그리고 데이터 라인 또는 국부적 데이터 라인 자체의 장애에 기인할 수 있다.
비트 라인 또는 국부적 비트 라인에 의해 에러를 가진 메모리 셀이 적합한 결선에 의해 리던던트 메모리 셀로 대체되는 것도 가능하다. 이 경우에는, 부가의 리던던트 데이터 라인(MDQiR)이 생략될 수 있다. 리던던트 메모리 셀의 데이터를 가진 데이터 라인의 결선을 위해, 버스 시스템이 이것을 위한 부가의 데이터 라인이 존재할 때와 동일한 방식으로 작동될 수 있다.
도 2는 도 1의 섹션(Ⅱ)의 확대도이다. 제 1 그룹(U1)의 데이터 라인(MDQ11) 내지 (MDQ18), 리던던시 데이터 라인(MDQ1R), 및 제 2 그룹(U2)의 데이터 라인(MDQ21) 내지 (MDQ28) 및 (MDQ2R), 제 1 부분 버스(B1)의 버스 라인(B11) 내지 (B18), IO 라인의 제 1 그룹(IO1)의 IO 라인(RWD11) 내지 (RWD18) 및 제 1 평면(A)의 버스의 버스 라인(A1) 내지 (A8)이 도시된다. 후자는 모든 다른 데이터 라인, 리던던시 데이터 라인 및 IO 라인에 접속된다.
예로서, 도 2의 섹션(Ⅲ)의 확대도인 도 3에서, 제 1 부분 버스(B1)의 제 1 버스 라인(B11)을 데이터 라인의 제 1 그룹(U1)의 제 1 데이터 라인(MDQ11)에 그리고 IO 라인의 제 1 그룹(IO1)의 제 1 IO 라인(RWD11)에 접속하기 위한 스위치(SM11) 및 (SR11)가 도시된다. 스위치(SRii) 및 (SMii)는 본 발명에 따라 소위 "퓨즈" 또는 "안티 퓨즈"로 형성될 수 있다. 상기 퓨즈 또는 안티 퓨즈는 메모리를 테스트할 때 메모리의 처음 초기화시 고정적으로(비가역적으로) 세팅된다. 마찬가지로 스위치(SRii) 및 (SMii)가 3상태 버퍼 회로 내부에 형성될 수 있다.
3상태 버퍼 회로는 이것에 의해 상기 스위치가 비가역적으로 폐쇄되지 않는다는 장점을 갖는다. 이것은 스위치의 비활성화(개방) 시 너무 높은 옴의 그리고 낮은 용량성의 콘택 및 그에 따라 너무 낮은 부하를 야기시킨다. 또한, 3상태 버퍼 회로는 데이터 액세스시 우수 또는 기수 그룹의 데이터 라인을 IO 라인에 결선하기 위해 사용될 수 있다. 이것은 부가 회로의 공간을 절감시킬 것이다. 3상태 버퍼 회로 내부에서 결함을 가진 데이터 라인 및 리던던시 데이터 라인의 개별 스위치의 작동은 "퓨즈" 또는 "안티 퓨즈" 등에 의해 프로그램 가능한 판독 전용 메모리에 의해 이루어진다. 상기 판독 전용 메모리의 프로그래밍은 메모리 테스트의 결과에 따라 이루어진다. 이 경우, 바람직하게는 결함을 가진 데이터 라인이 제 1 평면(A)의 긴 버스 라인(Ai) 대신에 제 2 평면(B)의 짧은 버스 라인(Bi1)의 결선에 의한 리던던시 데이터 라인으로 대체된다. 이것은 필요한 드라이버 출력을 최소화시킨다.
부분 버스(B1) 내지 (B4)의 짧은 버스 라인(Bi1)의 매우 유연한 할당 시스템 및 버스 시스템의 제 1 평면(A)의 비교적 적은 긴 버스 라인(A1) 내지 (A8)에 의해, 클러스터 에러에 의해 야기되는, 한 그룹의 다수의 데이터 라인의 많은 고장이 보상될 수 있다. 대개의 경우, 짧은 부분-버스-라인을 통한 접속만으로 충분하며, 이것은 파워 드라이버의 용량성 부하를 작게 유지시키고 그에 따라 작동 시간을 짧게 유지시킨다.
본 발명에 의해, 상이한 그룹에 대한 리던던시 데이터 라인의 유연한 할당이 가능해지고, 상이한 그룹의 리던던시 데이터 라인이 하나 또는 다수의 그룹에 할당될 수 있는 반도체 메모리가 제공된다.

Claims (8)

  1. 메모리 셀 필드에 있는 국부적 데이터 라인에 접속될 수 있는 데이터 라인(MDQii), 및 메모리로부터 그룹(IO1 내지 IO4)으로 나온 입출력 라인("IO = Input/Output")을 포함하고, 상기 데이터 라인(MDQii)이 그룹(U1 내지 U8)으로 통합되며 적어도 하나의 그룹 또는 그룹의 개별 데이터 라인이 리던던시 데이터 라인(MDQiR)으로 형성되는, 랜덤 액세스 타입 반도체 메모리에 있어서,
    적어도 2개의 평면에 구성된 버스 시스템이 제공되고, 제 1 평면이 한편으로는 모든 입출력 라인(RWDi1)에 그리고 다른 한편으로는 모든 데이터 라인(MDQi1)에 접속될 수 있는 버스 라인(Ai)을 포함하고, 제 2 평면은 다수의 개별 부분 버스(B1 내지 B4)를 포함하며, 상기 버스의 버스 라인(Bi1)은 한편으로는 데이터 라인(Ui)의 적어도 두 그룹의 데이터 라인(Bi1)에 그리고 다른 한편으로는 한 그룹(IOi)의 입출력 라인(RWDii)에 접속될 수 있는 것을 특징으로 하는 반도체 메모리.
  2. 제 1항에 있어서,
    상기 버스 시스템의 제 1 평면의 버스 라인(A1내지 A8) 또는 제 2 평면의 버스 라인(B11내지 B48)이 스위치(SMii 및 SRii)를 통해 데이터 라인(MDQi1) 및 입출력 라인(RWDi1)에 접속되는 것을 특징으로 하는 반도체 메모리.
  3. 제 2항에 있어서,
    상기 스위치(SMii 및 SRii)가 3상 버퍼 회로로 형성되는 것을 특징으로 하는 반도체 메모리.
  4. 제 2항에 있어서,
    상기 스위치(SMii 및 SRii)가 비가역적으로 세팅 가능한 소자("퓨즈" 또는 "안티 퓨즈")로 형성되는 것을 특징으로 하는 반도체 메모리.
  5. 제 2항 내지 4항 중 어느 한 항에 있어서,
    상기 스위치(SMii 및 SRii)가 예정된 상태값에 의해 작동되는 것을 특징으로 하는 반도체 메모리.
  6. 제 5항에 있어서,
    상기 스위치(SMii 및 SRii)를 작동시키기 위한 상태값이 반도체 메모리에 집적된 판독 전용 메모리에 홀딩되는 것을 특징으로 하는 반도체 메모리.
  7. 제 6항에 있어서,
    상기 판독 전용 메모리가 비가역적으로 세팅 가능한 소자("퓨즈" 또는 "안티 퓨즈")를 가진 프로그램밍 장치로 형성되는 것을 특징으로 하는 반도체 메모리.
  8. 제 7항에 있어서,
    상기 스위치(SMii 및 SRii)를 작동시키기 위한 상태값이 반도체 메모리의 기능 및 리던던시 테스트를 수행한 후에 얻어지는 것을 특징으로 하는 반도체 메모리.
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