JP2010067765A - 半導体集積回路 - Google Patents
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Abstract
【課題】プロセッサを経由することなくデバイスを動作させることが可能な半導体集積回路を提供する。
【解決手段】外部回路と接続可能な半導体集積回路。半導体集積回路は、所定のデバイスパラメータに基づいて動作する複数のデバイス15と、外部回路から所定のデータを入力する外部端子11と、外部端子11によって入力されたデータに基づいてデバイスパラメータを生成するプロセッサブロック12と、デバイスパラメータを記憶する複数の第1レジスタ14と、プロセッサブロック12と複数の第1レジスタ14との間のインタフェースを切り替えるインタフェース切替部13と、外部端子11とプロセッサブロック12との間でデータを転送する第1信号線Aと、外部端子11とインタフェース切替部13との間で前記データを転送する第2信号線Bと、を備えている。プロセッサブロック12は、第1信号線Aの転送を制御する第1バスインタフェース12bを有する。インタフェース切替部13は、第2信号線Bの転送を制御する第2バスインタフェース13bを有する。
【選択図】図1
【解決手段】外部回路と接続可能な半導体集積回路。半導体集積回路は、所定のデバイスパラメータに基づいて動作する複数のデバイス15と、外部回路から所定のデータを入力する外部端子11と、外部端子11によって入力されたデータに基づいてデバイスパラメータを生成するプロセッサブロック12と、デバイスパラメータを記憶する複数の第1レジスタ14と、プロセッサブロック12と複数の第1レジスタ14との間のインタフェースを切り替えるインタフェース切替部13と、外部端子11とプロセッサブロック12との間でデータを転送する第1信号線Aと、外部端子11とインタフェース切替部13との間で前記データを転送する第2信号線Bと、を備えている。プロセッサブロック12は、第1信号線Aの転送を制御する第1バスインタフェース12bを有する。インタフェース切替部13は、第2信号線Bの転送を制御する第2バスインタフェース13bを有する。
【選択図】図1
Description
本発明は、半導体集積回路に関し、特に、複数のデバイスと、CPU(Central Processing Unit)などのプロセッサと、を備える半導体集積回路に関する。
一般的に、複数のデバイスと、CPUなどのプロセッサと、を備える半導体集積回路は、複数のデバイスを動作させるためのデバイスパラメータを記憶する複数のレジスタも備えている。このような半導体集積回路には、プロセッサと複数のレジスタとの間のインタフェースを切り替えるインタフェース切替部が設けられている。
従来の半導体集積回路(特許文献1を参照)では、プロセッサが、外部回路から所定のデータを受け取り、そのデータに基づいてデバイスパラメータを生成し、そのデバイスパラメータをレジスタに書き込むようになっている。このとき、インタフェース切替部は、プロセッサと複数のレジスタとの間のインタフェースを切り替えることによって、任意のレジスタにデバイスパラメータが書き込まれるようになっている。
しかしながら、従来の半導体集積回路では、インタフェース切替部は、プロセッサと複数のレジスタとの間のインタフェースのみを切り替えるので、ユーザは、プロセッサを経由しなければデバイスを動作させることはできない。
特に、半導体集積回路のテスト中にプロセッサがロック状態になった(たとえば、プロセッサにエラーが発生した)場合には、プロセッサが正常動作していないので、複数のレジスタにデバイスパラメータを書き込むことはできない。
また、プロセッサのテストを省略して、デバイスの動作のみをテストする場合であっても、複数のレジスタにデバイスパラメータを書き込むためにプロセッサのファームウェアを起動しなければならないので、テスト時間を短縮することができない。
特開2004−153403号公報
本発明の目的は、プロセッサを経由することなくデバイスを動作させることが可能な半導体集積回路を提供することである。
本発明の第1態様によれば、外部回路と接続可能な半導体集積回路であって、所定のデバイスパラメータに基づいて動作する複数のデバイスと、前記外部回路から所定のデータを入力する外部端子と、前記外部端子によって入力されたデータに基づいて前記デバイスパラメータを生成するプロセッサブロックと、前記デバイスパラメータを記憶する複数の第1レジスタと、前記プロセッサブロックと前記複数の第1レジスタとの間のインタフェースを切り替えるインタフェース切替部と、前記外部端子と前記プロセッサブロックとの間で前記データを転送する第1信号線と、前記外部端子と前記インタフェース切替部との間で前記データを転送する第2信号線と、を備え、前記プロセッサブロックは、前記第1信号線の転送を制御する第1バスインタフェースを有し、前記インタフェース切替部は、前記第2信号線の転送を制御する第2バスインタフェースを有することを特徴とする半導体集積回路が提供される。
本発明によれば、プロセッサを経由することなくデバイスを動作させることができる。
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
はじめに、本発明の実施例1について説明する。本発明の実施例1は、CPUブロックを経由してデバイスを動作させるためのバスインタフェースと、CPUブロックを経由しないでデバイスを動作させるためのバスインタフェースと、を含む半導体集積回路の例である。
まず、本発明の実施例1に係る半導体集積回路の構成について図1および図2を参照して説明する。図1は、本発明の実施例1に係る半導体集積回路の構成を示すブロック図である。図2は、本発明の実施例1に係る外部端子11から入力されたデータのデータ構造を示す概略図である。
図1に示すように、本発明の実施例1に係る半導体集積回路は、外部端子11と、プロセッサブロック12と、インタフェース切替部13と、第1レジスタ群14と、デバイス群15と、を備えている。
図1に示すように、外部端子11は、シリアル・データ入出力端子(以下、「SDA端子」という)と、シリアル・クロック入出力端子(以下、「SCL端子」という)と、を備えている。SDA端子およびSCL端子は、第1信号線A(たとえば、I2Cバス)を介して第1バスインタフェース(以下、「I/F」という)12bに接続され、第2信号線B(たとえば、I2Cバス)を介して第2バスI/F13bに接続されている。また、外部端子11は、外部回路(図示せず)から所定のデータを入力するようになっている。外部端子11から入力されたデータは、図2に示すような宛先となる第1または第2バスI/F12b,13bを特定するためのアドレス、宛先となる第1レジスタ14a乃至14fを特定するためのサブアドレス、およびメインデータから構成されている。メインデータには、アドレスが第1バスI/F12bを特定している場合にはプロセッサ12aの演算において使用される情報が含まれており、アドレスが第2バスI/F13bを特定している場合にはデバイスパラメータが含まれている。
図1に示すように、プロセッサブロック12は、プロセッサ12aと、第1バスI/F12bと、を備えている。プロセッサ12aは、所定のクロックCLK1で動作する第1内部バスCを介して切替回路13aに接続されている。また、プロセッサ12aは、第1バスI/F12bを介して外部端子11から所定のデータを入力し、そのデータに含まれるメインデータに基づいてデバイス群15を動作させるためのデバイスパラメータを生成するようになっている。一方、第1バスI/F12bは、第1信号線Aを介して外部端子11に接続されている。また、第1バスI/F12bは、プロセッサ12aのリクエストに応じて、第1信号線A上のデータの転送を制御するようになっている。
図1に示すように、インタフェース切替部13は、切替回路13aと、第2バスI/F13bと、を備えている。切替回路13aは、第1内部バスCを介してプロセッサ12aに接続され、所定のクロックCLK2で動作する第2内部バスDを介して複数の第1レジスタ14a乃至14fに接続されている。また、切替回路13aは、プロセッサ12aと複数の第1レジスタ14a乃至14fとの間のインタフェースを切り替えるために、第1または第2信号線A,B上を転送されたデバイスパラメータをサブアドレスによって特定される第1レジスタ14a乃至14fの何れかへ転送するようになっている。一方、第2バスI/F13bは、第2信号線Bを介して外部端子11に接続されている。また、第2バスI/F13bは、第2信号線B上のデータの転送を制御するようになっている。
図1に示すように、第1レジスタ群14は、複数の第1レジスタ14a乃至14fから構成されている。複数の第1レジスタ14a乃至14fは、それぞれ、第2内部バスDを介して切替回路13aに接続され、複数のデバイス15a乃至15fに接続されている。また、複数の第1レジスタ14a乃至14fは、第2内部バスD上を転送されたデバイスパラメータを記憶するようになっている。
図1に示すように、デバイス群15は、複数のデバイス15a乃至15fから構成されている。複数のデバイス15a乃至15fは、それぞれ、第1レジスタ14a乃至14fに接続されている。また、複数のデバイス15a乃至15fは、それぞれ、第1レジスタ14a乃至14fに記憶されたデバイスパラメータに基づいて所定の動作を行うようになっている。
次に、本発明の実施例1に係る半導体集積回路の動作について図3を参照して説明する。図3は、本発明の実施例1に係る半導体集積回路の動作を示すブロック図である。
図3(A)に示すように、プロセッサブロック12を経由して複数のデバイス15a乃至15fを動作させるとき(たとえば、プロセッサ12aが動作可能状態にあるとき)には、はじめに、外部端子11からアドレス、サブアドレス、およびメインデータを含むデータが入力される。次に、外部端子11からプロセッサブロック12にデータが転送される。次に、プロセッサブロック12においてデバイスパラメータが生成される。次に、プロセッサブロック12からインタフェース切替部13にサブアドレスおよびデバイスパラメータを含むデータが転送される。次に、インタフェース切替部13からサブアドレスによって特定される第1レジスタ14a乃至14fの何れかにデバイスパラメータが転送される。次に、サブアドレスによって特定される第1レジスタ14a乃至14fの何れかにデバイスパラメータが記憶される。次に、サブアドレスによって特定される第1レジスタ14a乃至14fの何れかに対応するデバイス15a乃至15fの何れかが、デバイスパラメータに基づいて所定の動作を行う。
図3(B)に示すように、プロセッサブロック12を経由しないで複数のデバイス15a乃至15fを動作させるとき(たとえば、プロセッサ12aが動作可能状態にないとき)には、はじめに、外部端子11からアドレス、サブアドレス、およびデバイスパラメータを含むデータが入力される。次に、外部端子11からインタフェース切替部13にデータが転送される。次に、インタフェース切替部13からサブアドレスによって特定される第1レジスタ14a乃至14fの何れかにデバイスパラメータが転送される。次に、サブアドレスによって特定される第1レジスタ14a乃至14fの何れかにデバイスパラメータが記憶される。次に、サブアドレスによって特定される第1レジスタ14a乃至14fの何れかに対応するデバイス15a乃至15fの何れかが、デバイスパラメータに基づいて所定の動作を行う。
本発明の実施例1によれば、図1に示すように、プロセッサブロック12を経由して複数のデバイス15a乃至15fを動作させるための第1バスI/F12bと、プロセッサブロック12を経由しないで複数のデバイス15a乃至15fを動作させるための第2バスI/F13bと、が設けられているので、プロセッサ12aが動作不能状態にある場合や半導体集積回路のテスト時間を短縮するためにプロセッサ12aのファームウェアの起動を省略した場合であっても、半導体集積回路のテストを行うことができる。
次に、本発明の実施例2について説明する。本発明の実施例2は、CPUブロックを経由してデバイスを動作させるためのバスインタフェースと、CPUブロックを経由しないでデバイスを動作させるバスインタフェースと、を選択的に切り替える半導体集積回路の例である。なお、本発明の実施例1と同様の内容についての説明は省略する。
まず、本発明の実施例2に係る半導体集積回路の構成について図4および図5を参照して説明する。図4は、本発明の実施例2に係る半導体集積回路の構成を示すブロック図である。図5は、本発明の実施例2に係る外部端子11から入力されたデータのデータ構造を示す概略図である。
図4に示すように、本発明の実施例2に係る半導体集積回路は、外部端子11と、プロセッサブロック12と、インタフェース切替部13と、第1レジスタ群14と、デバイス群15と、第2レジスタ16と、を備えている。プロセッサブロック12およびデバイス群15は、本発明の実施例1と同様である。
図4に示すように、外部端子11は、本発明の実施例1と同様である。外部端子11から入力されたデータは、図2に示すような本発明の実施例1と同様のデータに加えて、図5に示すような第2バスI/F13bを示すアドレス、第2レジスタ16を示すサブアドレス、および設定情報を含むデータである。
図4に示すように、インタフェース切替部13は、切替回路13aと、第2バスI/F13bと、排他制御回路13cと、を備えている。切替回路13aは、第1内部バスCを介してプロセッサ12aに接続され、排他制御回路13cに接続されている。また、切替回路13aは、プロセッサ12aと複数の第1レジスタ14a乃至14fとの間のインタフェースを切り替えるために、第1または第2信号線A,B上を転送されたデバイスパラメータをサブアドレスによって特定される第1レジスタ14a乃至14fの何れかへ転送するようになっている。一方、第2バスI/F13bは、第2信号線Bを介して外部端子11に接続され、排他制御回路13cおよび第2レジスタ16に接続されている。また、第2バスI/F13bは、第2信号線B上のデータの転送を制御するときに、デバイスパラメータを含むデータを切替回路13aへ転送し、設定情報を含むデータを第2レジスタ16へ転送するようになっている。一方、排他制御回路13cは、切替回路13a、第2バスI/F13b、および第2レジスタ16に接続され、所定のクロックCLK2で動作する第2内部バスDを介して複数の第1レジスタ14a乃至14fに接続されている。また、排他制御回路13cは、第2レジスタ16に記憶された設定情報が「有効」を示す場合に、第1バスI/F12bを無効にし、第2バスI/F13bを有効にするようになっている。また、排他制御回路13cは、第2レジスタ16に記憶された設定情報が「無効」を示す場合に、第1バスI/F13aを有効にし、第2バスI/F13bを無効にするようになっている。
図4に示すように、第2レジスタ16は、第2バスI/F13bおよび排他制御回路13cに接続されている。また、第2レジスタ16は、外部回路(図示せず)から設定された第2バスI/F13bの有効/無効を示す設定情報を記憶するようになっている。
図4に示すように、第1レジスタ群14は、複数の第1レジスタ14a乃至14fから構成されている。複数の第1レジスタ14a乃至14fは、それぞれ、第2内部バスDを介して排他制御回路13cに接続され、複数のデバイス15a乃至15fに接続されている。また、複数の第1レジスタ14a乃至14fは、第2内部バスD上を転送されたデバイスパラメータを記憶するようになっている。
なお、本発明の実施例2では、設定情報は、第1バスI/F12bの有効/無効を示す設定情報であっても良い。この場合には、排他制御回路13cは、第2レジスタ16に記憶された設定情報が「有効」を示す場合には、第1バスI/F12bを有効にし、第2バスI/F13bを無効にする。また、排他制御回路13cは、第2レジスタ16に記憶された設定情報が「無効」を示す場合には、第1バスI/F13aを無効にし、第2バスI/F13bを有効にする。
本発明の実施例2によれば、第2レジスタ16に記憶された設定情報に基づいて第1バスI/F12bと第2バスI/F13bとを排他的に制御するので、第1および第2バスI/F12b,13bが同時に切替回路13aにアクセスするという不具合を回避することができる。特に、本発明の実施例1では、第1および第2バスI/F12b,13bが同時に切替回路13aにアクセスした場合には、プロセッサ12aからのリード時にレジスタ値が一致しないなどの誤動作が発生する可能性があるが、本発明の実施例2では、このような誤動作を防ぐことができる。
11 外部端子
12 プロセッサブロック
12a プロセッサ
12b 第1バスI/F
13 インタフェース切替部
13a 切替回路
13b 第2バスI/F
13c 排他制御回路
14a乃至14f 第1レジスタ
15a乃至15f デバイス
16 第2レジスタ
12 プロセッサブロック
12a プロセッサ
12b 第1バスI/F
13 インタフェース切替部
13a 切替回路
13b 第2バスI/F
13c 排他制御回路
14a乃至14f 第1レジスタ
15a乃至15f デバイス
16 第2レジスタ
Claims (5)
- 外部回路と接続可能な半導体集積回路であって、
所定のデバイスパラメータに基づいて動作する複数のデバイスと、
前記外部回路から所定のデータを入力する外部端子と、
前記外部端子によって入力されたデータに基づいて前記デバイスパラメータを生成するプロセッサブロックと、
前記デバイスパラメータを記憶する複数の第1レジスタと、
前記プロセッサブロックと前記複数の第1レジスタとの間のインタフェースを切り替えるインタフェース切替部と、
前記外部端子と前記プロセッサブロックとの間で前記データを転送する第1信号線と、
前記外部端子と前記インタフェース切替部との間で前記データを転送する第2信号線と、を備え、
前記プロセッサブロックは、前記第1信号線の転送を制御する第1バスインタフェースを有し、
前記インタフェース切替部は、前記第2信号線の転送を制御する第2バスインタフェースを有することを特徴とする半導体集積回路。 - 所定の設定情報を記憶する第2レジスタと、
前記第2レジスタに記憶された設定情報に基づいて、前記第1および第2バスインタフェースの何れか一方を有効にする排他制御回路と、をさらに備える請求項1に記載の半導体集積回路。 - 前記第2レジスタは、前記第2信号線上を転送されたデータのみを記憶する請求項2に記載の半導体集積回路。
- 前記第2レジスタは、前記第1および第2バスインタフェースの何れか一方が有効であることを示す設定情報を記憶する請求項2または3に記載の半導体集積回路。
- 前記複数の第1レジスタは、それぞれ、前記第1または第2信号線上を転送されたデバイスパラメータを記憶する請求項1乃至4の何れか1項に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008232138A JP2010067765A (ja) | 2008-09-10 | 2008-09-10 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008232138A JP2010067765A (ja) | 2008-09-10 | 2008-09-10 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010067765A true JP2010067765A (ja) | 2010-03-25 |
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ID=42193104
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2008232138A Withdrawn JP2010067765A (ja) | 2008-09-10 | 2008-09-10 | 半導体集積回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2010067765A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109408263A (zh) * | 2018-09-27 | 2019-03-01 | 惠州Tcl移动通信有限公司 | 一种界面稳定切换的方法、存储介质及智能终端 |
-
2008
- 2008-09-10 JP JP2008232138A patent/JP2010067765A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN109408263A (zh) * | 2018-09-27 | 2019-03-01 | 惠州Tcl移动通信有限公司 | 一种界面稳定切换的方法、存储介质及智能终端 |
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Legal Events
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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