WO2011065354A1 - バスモニタ回路及びバスモニタ方法 - Google Patents

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WO2011065354A1
WO2011065354A1 PCT/JP2010/070874 JP2010070874W WO2011065354A1 WO 2011065354 A1 WO2011065354 A1 WO 2011065354A1 JP 2010070874 W JP2010070874 W JP 2010070874W WO 2011065354 A1 WO2011065354 A1 WO 2011065354A1
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fifo
bus
data
access
access information
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PCT/JP2010/070874
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俊樹 竹内
Original Assignee
日本電気株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3027—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3089—Monitoring arrangements determined by the means or processing involved in sensing the monitored data, e.g. interfaces, connectors, sensors, probes, agents

Definitions

  • the present invention relates to a bus monitor circuit and method for monitoring bus access information in signal processors such as processors, system LSIs, and SoCs (system on chip).
  • the bus monitor circuit and method according to the present invention conforms to a bus interface protocol capable of pipeline transfer and split transfer at the time of reading.
  • bus monitor circuit that outputs bus access information on a main bus inside the chip for observation outside the chip for debugging during actual operation is mounted.
  • bus monitor circuit pairs bus access information (that is, address and control information) and data information to guarantee the order of bus access generation and output it in order.
  • bus access information that is, address and control information
  • data information that is, data and data information
  • the bus monitor circuit pairs bus access information (that is, address and control information) and data information to guarantee the order of bus access generation and output it in order.
  • bus interface protocol In recent years, with the increase in size and speed of processor systems, the bus interface protocol has also evolved into an interface specification that realizes faster access in terms of latency and throughput.
  • a bus interface protocol that enables pipeline transfer or split transfer such as AMBA3.0AXI or OCP (Open Core Protocol) is often used.
  • AMBA3.0AXI or OCP Open Core Protocol
  • the bus monitor circuit when the bus monitor circuit outputs the bus monitor in the data information transfer order and observes the bus monitor output outside the chip, the bus access order is not guaranteed there. Unless the bus monitor output order of the bus monitor circuit guarantees the bus access generation order, the bus access information in the actual bus access order generated inside the chip cannot be obtained, enabling efficient and reliable debugging. I can't do it. Further, since the bus access order is not guaranteed, the bus access information and the data information cannot be output as a pair.
  • Patent Document 1 discloses a technique for simultaneously latching addresses, data, and attributes and storing them in a memory.
  • the technique of Patent Document 1 only those that match a bus monitor condition set in advance in a cycle in which all addresses, data, and attributes are valid are simultaneously latched, and the addresses, data, and attributes are set as a set. By storing at the same address, the minimum necessary bus access information can be stored in the memory in the bus access order.
  • Patent Document 2 discloses a technique for simultaneously outputting a plurality of buses to a bus monitor using a plurality of FIFOs.
  • the technique of Patent Document 2 only the bus access that conforms to the filter condition for each bus is stored in each FIFO, and the stored data of the FIFO that is not in an empty state is sequentially output. Efficient bus monitor output is possible.
  • Japanese Patent Application Laid-Open No. 2004-228688 discloses a technique for providing a write FIFO and a read FIFO in an access control circuit of a PCI bus, and minimizing read discard on the PCI bus while maintaining data dependency. Yes.
  • the discard of the read request is minimized by suppressing or continuing the write access according to the target address of the write access.
  • bus access generation order is guaranteed and the bus monitor output is performed in accordance with the bus access order. Can not.
  • the bus monitor circuit described above cannot output the bus monitor in the order of bus access generation. That is, if the bus monitor output is performed in the data information transfer order, the bus access order is not guaranteed when the bus monitor output is observed outside the chip. If the bus access order is not guaranteed at the time of bus monitoring, the bus access information cannot be obtained in the order actually generated in the chip, so that efficient and reliable debugging cannot be performed.
  • bus access information such as an address and a control signal is paired with the corresponding data information and the same. Cannot output in cycle.
  • the reason is that in the bus interface protocol capable of pipeline transfer and split transfer, the bus access information and the corresponding data information are not transferred in the same cycle, and it is difficult to output the pair in the same cycle. is there. That is, if the bus access information and the data information cannot be output as a pair, an operation for associating the two during observation outside the chip is required, and the debugging reliability is lowered.
  • bus monitor information when bus monitor information is output to the outside of the chip, more bus access information can be output within the limited number of external output pins and output clock frequency for bus monitor output, and the bus access information can be output to the chip.
  • the data is stored in the internal bus monitor memory, more reliable bus access information can be stored with a limited memory capacity, thereby enabling more reliable debugging.
  • the bus monitor output by representing the bus monitor output with a smaller number of data bits, it is possible to reduce the number of external output pins, the number of output cycles, and the memory capacity.
  • the bus interface protocol capable of pipeline transfer is applied to the technology of Patent Document 2, it cannot cope with the case where the transfer order of read data and write data is different from the transfer order of bus address information. For example, if write transfer and read transfer on one bus are separately assigned to FIFO as two bus transfers, write / read data can be stored in the FIFO and output externally, but the FIFO is not in an empty state. Since the transfer order between the plurality of buses (or between the plurality of FIFOs) is not guaranteed when the data is output sequentially, the bus access order cannot be guaranteed and the bus monitor cannot be output in that order.
  • the present invention can guarantee the bus access generation order and output the bus monitor in accordance with the order even when the pipeline transfer capable bus interface protocol is applied. It is an object of the present invention to provide a bus monitor circuit and method capable of outputting a bus monitor by pairing information.
  • a bus monitor circuit outputs a bus used for data transfer between a master and a slave to a bus monitor, and includes a first FIFO, a second FIFO that operates at a different timing from the first FIFO, A control unit that controls the first FIFO and the second FIFO and a selection unit that selects write data or read data are provided.
  • the control unit sequentially stores the access information transferred from the master to the slave on the bus in the first FIFO, and then whether the attribute of the access information stored at the head of the first FIFO is a write access or a read access
  • the write data or the read data is output from the first FIFO or the second FIFO, and the access information is output from the first FIFO. Is output.
  • the selection unit selects write data or read data according to the attribute of the access information stored at the head of the first FIFO, and outputs the same in the same cycle as a pair with the access information.
  • a bus used for data transfer between a master and a slave is output to the bus monitor using a first FIFO and a second FIFO that operate at different timings.
  • the access information transferred from the master to the slave on the bus is sequentially stored in the first FIFO, and the attribute of the access information stored at the head of the first FIFO is write access or read.
  • it waits for the first FIFO or the second FIFO to be output, and outputs the write data or the read data from the first FIFO or the second FIFO, and from the first FIFO.
  • the process includes a process for outputting access information and a process for selecting write data or read data in accordance with the attribute of the access information stored at the head of the first FIFO and outputting it in the same cycle as a pair with the access information.
  • the present invention includes a first FIFO and a second FIFO that operate at different timings, and controls the first FIFO and the second FIFO according to whether the attribute of the access information is a write access or a read access.
  • the bus monitor output order can be guaranteed and the bus monitor output is possible. Specifically, when the access information stored at the head of the first FIFO indicates a write access, the access information is directly output to the bus monitor together with the write data transferred in the same cycle.
  • the bus monitor When the access information stored at the head of the first FIFO indicates a read access, the bus monitor is paired with the access information and the read data in the same cycle after waiting for the read data to be stored in the second FIFO. Output. That is, the access information stored in the first FIFO is output in the original order according to the bus access generation order, and is output as a bus monitor in pairs with the corresponding data information.
  • the access information used for the write access is output to the bus monitor, and the read data is stored in the second FIFO. You may make it store in FIFO.
  • the bus monitor output can be performed in accordance with the bus access generation order, and the read data can be prevented from being lost.
  • an error flag bit may be used to notify the mismatch between the address information and the data information to the outside of the chip.
  • FIG. 1 is a block diagram illustrating a configuration of a bus monitor circuit according to a first embodiment of the present invention.
  • FIG. 3 is a timing diagram illustrating an operation of the bus monitor circuit according to the first embodiment.
  • FIG. 3 is a timing diagram illustrating an operation of the bus monitor circuit according to the first embodiment.
  • 3 is a flowchart illustrating a FIFO input / output control process applied to the bus monitor circuit according to the first embodiment.
  • 1 is a block diagram illustrating a configuration of a data encoding / decoding processing system to which a bus monitor circuit according to a first embodiment is applied. It is a block diagram which shows the structure of the bus monitor circuit based on Example 2 of this invention.
  • FIG. 10 is a timing diagram illustrating an operation of the bus monitor circuit according to the second embodiment.
  • 10 is a flowchart illustrating a FIFO input / output control process applied to the bus monitor circuit according to the second embodiment.
  • FIG. 10 is a timing diagram for explaining an error notification mechanism of the bus monitor circuit according to the second embodiment. It is a block diagram which shows the structure of the bus monitor circuit which concerns on Example 3 of this invention.
  • FIG. 10 is a timing diagram illustrating an operation of the bus monitor circuit according to the third embodiment. It is a block diagram which shows the structure of the bus monitor circuit based on Example 4 of this invention.
  • FIG. 10 is a timing diagram illustrating an operation of the bus monitor circuit according to the fourth embodiment.
  • FIG. 1 is a block diagram showing the configuration of the bus monitor circuit according to the first embodiment of the present invention.
  • the first embodiment provides a bus monitor circuit that outputs bus access information by a bus interface protocol capable of pipeline transfer or split transfer at the time of reading.
  • the bus monitor circuit 10 shown in FIG. 1 includes two types of FIFO (First-In-First-Out) units, that is, an access information / write data FIFO 11 and a read data FIFO 12.
  • the access information / write data FIFO 11 is a memory for storing access information such as commands and addresses transferred on the monitored bus and write data transferred in the same cycle as the access information.
  • the read data FIFO 12 is a memory that stores read data transferred in a different cycle from the access information.
  • the bus monitor circuit 10 includes a FIFO control unit 14 for controlling the access information / write data FIFO 11 and a FIFO control unit 15 for controlling the read data FIFO 12.
  • the FIFO control unit 14 outputs a write enable signal (WE_A) for controlling writing of the access information / write data FIFO 11 and a read enable signal (RE_A) for controlling reading.
  • the write enable signal (WE_A) of the access information / write data FIFO 11 includes a command (Cmd), access information including a command on this bus, and an accept signal (Ack) indicating that the write data has been accepted.
  • the read enable signal (RE_A) of the access information / write data FIFO 11 includes the status of the access information / write data FIFO, the access attribute (write / read access) of the top data of the access information / write data FIFO 11, and the read data FIFO 12. It consists of status.
  • the FIFO control unit 15 outputs a write enable signal (WE_R) for controlling writing of the read data FIFO 12 and a read enable signal (RE_R) for controlling the reading.
  • the write enable signal (WE_R) of the read data FIFO 12 is composed of a response signal (Resp) indicating that read data has been transferred onto the bus.
  • the read enable signal (RE_R) of the read data FIFO 12 is composed of the status of the read data FIFO 12, the status of the access information / write data FIFO 11, and the access attribute (write / read access) of the top data of the access information / write data FIFO 11. Is done.
  • the bus monitor circuit 10 includes a data information selection unit (SEL) 16 in order to output data information and access information in pairs.
  • SEL data information selection unit
  • the data information selection unit 16 In the case of write access, the data information selection unit 16 outputs write data and access information in pairs, and in the case of read access, the data information selection unit 16 outputs read data and access information in pairs.
  • the access information / write data is output via the FIFO 11.
  • read data (RDData) transferred from the slave side to the master side is output via the read data FIFO 12.
  • a bus monitor signal is output from the bus monitor circuit 10.
  • the bus monitor circuit shown in FIG. 1 includes a command (Cmd), an address (Addr), a byte enable signal (ByteEn), write data (WData), an accept signal (Ack), and signals transferred on the bus to be monitored.
  • a response signal (Resp) and read data (RData) are input.
  • the command (Cmd) indicates a command for performing a write access and a read access and its access attribute.
  • the address (Addr) designates an address of data at the time of writing or reading.
  • the byte enable signal (ByteEn) specifies an access area and a data size.
  • Write data (WData) indicates data to be written in the direction from the master side to the slave side.
  • the data bits of the command, address, and byte enable signal indicate access information, and the number of bits is extended by the amount of write data so that the write data can be transferred at the same timing as the access information.
  • the accept signal (Ack) is transmitted when a command from the master side is received on the slave side and can be accepted.
  • the response signal (Resp) indicates a cycle in which read data is ready.
  • Read data (RData) is transferred from the slave side to the master side.
  • a bus monitor enable signal (BMEn) and a read enable signal (ReadEn) for controlling the start and stop of the bus monitor operation may be input from the outside of the bus monitor circuit 10.
  • the bus monitor signal includes a bus monitor strobe signal (BMSTB) and a bus monitor output signal (BMDAT).
  • BMSTB bus monitor strobe signal
  • BMDAT bus monitor output signal
  • bus monitor output signal BMDAT
  • a plurality of pieces of information are stored with a predetermined number of bits.
  • the bit configuration of the bus monitor output signal is shown below. However, the arrangement order of each information in this bit configuration is an example, and a different arrangement order may be used.
  • the numbers in parentheses [] indicate bit numbers.
  • the bus monitor output signal (BMDAT) BMDAT [55:32] includes an error flag (ErrorFlag), a command (WriteEn), an address (Addr), and a byte enable (ByteEn). Show.
  • 2 and 3 are timing charts illustrating the operation of each unit of the bus monitor circuit 10 according to the first embodiment.
  • the following operation is performed as a bus interface protocol capable of pipeline transfer or split transfer at the time of reading.
  • the master side sets the write address (Addr), sets the write data area / size to the byte enable signal (ByteEn), and sets the write data (WData). Further, the command (Cmd) is written (W), and it waits for the return of the accept signal (Ack) at a high level.
  • the slave side indicates the completion of the write access by setting the accept signal (Ack) to the high level in the cycle in which the command can be received.
  • the master side sets the read address (Addr) and sets the read data area / size in the byte enable signal (ByteEn). Also, the command (Cmd) is read (R), and it waits for the return of the accept signal (Ack) at a high level. Since the read data (RData) becomes valid in a cycle in which the response signal (Resp) is at a high level, the master side acquires the read data. The slave side indicates the completion of the read access by setting the accept signal (Ack) to the high level in the cycle in which the command can be received and setting the response signal (Resp) to the high level in the cycle in which the read data can be prepared. .
  • the access data (BMDAT [31: 0] (Data)) is associated with the corresponding access information (BMDAT [55:32] (Info)).
  • Bus monitor output as a pair.
  • a read / write command can be designated (see times T7 and T8 in FIG. 2).
  • the transfer order of read data / write data corresponding to the command generation order may be reversed (see data R4 and W5 in FIG. 3). However, the reversal of the data transfer order is not allowed between write accesses and read accesses.
  • bus specification corresponds to an example of a bus interface protocol capable of pipeline transfer at the time of reading, and therefore the scope of application of the first embodiment is not limited to this.
  • the bus monitor circuit 10 Even when the transfer order of read data and write data is reversed, it is necessary to output the access data and access information in pairs as a bus monitor. Therefore, in the bus monitor circuit 10 according to the first embodiment, the access information / write data FIFO 11 and the read data FIFO 12 are stored in accordance with the attribute (write / read access) of the top access information input to the access information / write data FIFO 11. I have control. Thus, even in the case of a bus interface protocol capable of pipeline transfer in which the transfer order of write data and read data may be reversed with respect to the bus access order, the bus monitor output can be performed without reversing the access generation order.
  • the access information When the attribute of the top access information of the access information / write data FIFO 11 is write access, the access information is directly output to the bus monitor together with the corresponding write data transferred in the same cycle.
  • the access information is bus monitored together with the read data after the corresponding read data is stored in the read data FIFO 12. Output.
  • the access information such as the address and the data information can be paired and output to the bus monitor according to the storage order of the access information / write data FIFO 11 according to the bus access generation order.
  • FIG. 4 is a flowchart illustrating the FIFO input / output control process of the bus monitor circuit 10 according to the first embodiment.
  • the access information / write data FIFO 11 and read data FIFO 12 are controlled so that the access information and access data are paired and output by the bus monitor.
  • the FIFO control units 14 and 15 determine whether or not the status of the access information / write data FIFO 11 is empty (step S31). If the status of the access information / write data FIFO 11 is empty, the FIFO output control process is not performed (step S32).
  • the FIFO control units 14 and 15 determine whether or not the command attribute of the head access information is write (W) (step S33).
  • the command attribute of the top access information is write (W)
  • the FIFO control units 14 and 15 write access that is, command (Cmd), address (Addr)
  • the bus monitor circuit 10 can output the access information and the data information in pairs as a bus monitor as shown in FIGS.
  • the attribute of the top access information of the access information / write data FIFO 11 corresponds to write address information.
  • the write data is output as a pair as it is. 2 and 3
  • BMDAT [55:32] (Info) indicates the bus monitor output of the access information
  • BMDAT [31: 0] (Data) indicates the data information (access data).
  • the access information attribute at the head of the access information / write data FIFO 11 is read access, so that the corresponding read data is read.
  • the read address information and the read data are output in pairs in the cycles of time T10, T11, T12 in FIG. 2 and time T6, T10, T12 in FIG.
  • the next bus access occurs during data reading.
  • the bus access is stored in the access information / write data FIFO 11, and the FIFO processing is sequentially performed after the bus access waiting for the first read data is output.
  • read data is returned on the bus in the cycle in which the attribute of the top access information of the access information / write data FIFO 11 is write access.
  • the first write access information of the access information / write data FIFO 11 is output by the bus monitor, and the read data is stored in the read data FIFO 12.
  • the bus monitor circuit 10 since the bus monitor circuit 10 according to the first embodiment performs output control in cooperation with the two types of FIFOs of the access information / write data FIFO 11 and the read data FIFO 12, the order of bus monitor output is changed to the bus. It can be assured that the access sequence is the same. In other words, even in the bus interface protocol where the pipeline transfer at the time of reading is possible and the transfer order of the write data and the read data may be reversed from the actual bus access generation order, the bus monitor is in accordance with the bus access generation order. Can be output.
  • FIG. 5 is a block diagram illustrating a configuration of a data encoding / decoding processing system 500 that is a system LSI and SoC to which the bus monitor circuit 10 according to the first embodiment is applied.
  • a data encoding / decoding processing system 500 shown in FIG. 5 includes a main processor (CPU) 100 that controls the entire system, a CPU bus 110, an interrupt controller 101, and an external memory controller 102.
  • main processor CPU
  • CPU central processing unit
  • interrupt controller 101 an interrupt controller
  • external memory controller 102 external memory controller
  • a processor 206 is provided.
  • the data encoding / decoding processing system 500 is equipped with an execution control processor 200 for controlling the sub-processors 201-206.
  • a control bus 210 is provided between the execution control processor 200 and the sub-processors 201 to 206. Data transfer between the sub processors 201 to 206 is performed via the shared memory 300. Since the shared memory 300 is multi-banked, the sub-processors 201 to 206 can access individual banks of the shared memory 300 in parallel via the multi-layer shared memory bus 310.
  • the CPU bus 110, the control bus 210, and the shared memory bus 310 improve the data transfer throughput according to the bus interface protocol shown in FIGS. 2 and 3 that enables pipeline transfer (or split transfer) at the time of reading. I am letting. Further, since all data transfer between the sub-processors 201 to 206 is performed via the shared memory 300, no direct communication means is required between the individual sub-processors 201 to 206. Such a multiprocessor configuration can be expected to improve the reusability of the sub-processors 201 to 206 and the expandability of the entire system.
  • the data encoding / decoding processing system 500 includes three bus monitors for observing bus accesses on the CPU bus 110, the control bus 210, and the shared memory bus 310, which are main bus interfaces in the chip, outside the chip. Circuits 151, 152, 153 and a debug block (DBG) 400 for controlling the actual bus monitor output are provided. Since the shared memory bus 310 is multi-layered, the bus selection unit (SEL) 330 selects which layer bus access is output to the bus monitor.
  • the bus monitor circuits 151 to 153 have the same configuration as the bus monitor circuit 10 shown in FIG.
  • the main processor 100 issues an encoding sequence execution command to the execution control processor 200.
  • the execution control processor 200 issues a command for the encoding process A1 to the sub processor 204.
  • the execution control processor 200 issues a command of the encoding process A2 to the sub processor 205.
  • the execution control processor 200 issues a command for the encoded data transfer process to the sub processor 206.
  • the sub-processors 204 to 206 receive the above commands, they read out the processing data from the shared memory 300 and execute each processing, and then write the result data into the shared memory 300 or transfer the data to the outside of the chip. To do.
  • the main processor 100 issues a decoding sequence execution command to the execution control processor 200.
  • the execution control processor 200 issues a command for the decoding process B 1 to the sub-processor 201.
  • the execution control processor 200 issues a command for the decoding process B2 to the sub-processor 202.
  • the execution control processor 200 issues a command for the decoding process B3 to the sub-processor 203.
  • the execution control processor 200 Upon receiving the decryption processing B3 completion status, the execution control processor 200 issues a decryption data notification interrupt to the main processor 100.
  • the sub-processors 201 to 203 When the sub-processors 201 to 203 receive the above command, they read out the processing data from the shared memory 300, execute each processing, and then write the result data into the shared memory 300.
  • the main processor 100 sets the bus access of the bus interface to be output to the debug block 400.
  • bus monitor output start / stop conditions and trigger settings for timing control are also set.
  • the debug block 400 starts the bus monitor output operation of the bus monitor circuits 151 to 153 by setting the bus monitor output enable signal for the bus monitor circuits 151 to 153 of the selected bus interface to the high level.
  • the bus monitor circuit 10 Since the bus monitor circuit 10 according to the first embodiment is applied as the bus monitor circuits 151 to 153, the bus monitor output that guarantees the bus access generation order in each bus interface is performed by pairing the access information and the data information. Can do. Further, based on the bus monitor output strobe signal (BMSTB) and bus monitor output data (BMDAT) output from the bus monitor circuits 151 to 153, the debug block 400 performs filter control and trigger control, and outputs each processing result to the debug block. The data is temporarily stored in the FIFO unit in 400. When the MUX section in the debug block 400 cannot output 1 bus monitor output data in one cycle due to the number of external output pins for bus monitor output or the limitation of the output clock frequency, the bus monitor output data is multiplexed. If a plurality of bus interfaces are selected, access arbitration between the bus interfaces is performed, and bus monitor output data is sequentially output from each FIFO unit.
  • BMSTB bus monitor output strobe signal
  • BMDAT bus monitor output data
  • a total of three bus interfaces including the CPU bus 110, the control bus 210, and the shared memory bus 310 for one layer can be observed at one time (ie, bus monitor output).
  • time information can be acquired during observation outside the chip.
  • FIG. 6 is a block diagram showing the bus monitor circuit 20 according to the second embodiment of the present invention.
  • the bus monitor circuit 20 according to the second embodiment corresponds to a bus interface protocol having different transfer timings of access information such as commands and addresses, write data, and read data.
  • the bus monitor circuit 20 shown in FIG. 6 has three types of access information FIFO 21, read data FIFO 22, and write data FIFO 23 to cope with bus interface protocols having different transfer timings of access information, read data, and write data.
  • FIFO is provided.
  • the access information FIFO 21 stores access information such as commands and addresses transferred on the bus to be monitored.
  • the read data FIFO 22 stores read data, and the write data FIFO 23 stores write data.
  • the feature of the second embodiment compared to the first embodiment is that it comprises three types of FIFOs, that is, an access information FIFO 21, a read data FIFO 22, and a write data FIFO 23, independently. Also, FIFO control units 24, 25, and 26 are provided to control the access information FIFO 21, read data FIFO 22, and write data FIFO 23, respectively. Further, a data information selection unit (SEL) 27 that selects the output of the read data FIFO 22 or the write data FIFO 23 is also provided.
  • SEL data information selection unit
  • the write enable signal (WE_A) of the access information FIFO 21 is composed of a command (Cmd) and a command accept signal (CmdAck) indicating that access information including a command on the bus has been accepted.
  • the read enable signal (RE_A) of the access information FIFO 21 is composed of the status of the access information FIFO 21, the access attribute (write / read access) of the top data of the access information FIFO 21, and the status of the write data FIFO 23 or the status of the read data FIFO 22. Is done.
  • the write enable signal (WE_R) of the read data FIFO 22 includes a response signal (Resp) indicating that the read data has been transferred on the bus.
  • the read enable signal (RE_R) of the read data FIFO 22 includes a status of the read data FIFO 22, a status of the access information FIFO 21, and an access attribute (write / read access) of the top data of the access information FIFO 21.
  • the write enable signal (WE_W) of the write data FIFO 23 is composed of a valid signal (Valid) indicating that the write data has been transferred onto the bus.
  • the read enable signal (RE_W) of the write data FIFO 23 is composed of the status of the write data FIFO 23, the status of the access information FIFO 21, and the access attribute (write / read access) of the top data of the access information FIFO 21.
  • the second embodiment also includes a data information selection section (SEL) 27 for outputting the access information and the data information (data information) in pairs as a bus monitor.
  • SEL data information selection section
  • FIG. 7 is a timing chart illustrating the operation of the bus monitor circuit 20 according to the second embodiment.
  • the bus interface protocol applied to the second embodiment is similar to the bus interface protocol applied to the first embodiment, and enables pipeline transfer (split transfer) at the time of reading.
  • a transfer cycle of access information such as a command (Cmd), an address (Addr) and a byte enable signal (ByteEn), and a transfer cycle of actual write data (WData) And can be separated. That is, in the second embodiment, as compared with the first embodiment, a valid signal (Valid) is added in the direction from the master to the slave indicating the transfer cycle of the write data (WData).
  • a data accept signal may be added from the slave to the master. Similar to the first embodiment, in the bus interface protocol of the second embodiment, the transfer order of access information and the transfer order of read data and write data may be reversed. However, reversal of the data information transfer order between write accesses and read accesses is not allowed.
  • the format of the bus monitor output in the second embodiment is the same as that in the first embodiment. That is, it is composed of a bus monitor strobe signal (BMSTB) and a bus monitor output signal (BMDAT).
  • the bus monitor output signal (BMDAT) becomes valid in a cycle in which the bus monitor strobe signal (BMSTB) is at a high level.
  • access information such as a command (WriteEn), an error flag (Error Flag), an address (Addr), and a byte enable signal (ByteEn) is also determined according to the bit configuration of the bus monitor output signal (BMDAT).
  • data information such as write data (WData) or read data (RDData) are paired and output in the same cycle.
  • the access information and write data / read data transferred in different cycles on the bus interface protocol are paired and output to the bus monitor in the same cycle.
  • the correspondence between the address information and the data information is assured during observation outside the actual chip, highly reliable debugging can be easily executed in the second embodiment.
  • highly reliable debugging can be easily executed in the second embodiment.
  • a predetermined bit portion of the bus monitor output signal is shared by the write data and the read data, a large amount of information can be output with a small number of bits.
  • access information such as a command (Cmd), an address (Addr), and a byte enable signal (ByteEn) transferred from the master to the slave is output via the access information FIFO 21.
  • the write data (WData) is output via the write data FIFO 23.
  • Read data (RData) transferred from the slave in the master direction is output via the read data FIFO 22.
  • access information, write data, and read data have different transfer timings.
  • the bus monitor circuit 20 controls the access information FIFO 21, read data FIFO 22, and write data FIFO 23 by three types of FIFO control units 24, 25, and 26.
  • FIG. 8 is a flowchart illustrating the FIFO input / output control process of the bus monitor circuit 20 according to the second embodiment.
  • the FIFO control unit 24 that controls the access information FIFO 21 is the timing at which the write command or read command is transferred on the bus, that is, the command (Cmd) writes (W) or reads (R). And it is determined whether the command accept signal (CmdAck) is in a high level cycle (step S41).
  • the input control of the access information FIFO 21, read data FIFO 22, and write data FIFO 23 is executed depending only on the bus signal output on the bus interface.
  • the FIFO output control process will be described.
  • the three types of FIFOs of the access information FIFO 21, the read data FIFO 22, and the write data FIFO 23 are the status of the read data FIFO 22 and the write data FIFO 23 (determining whether or not they are empty), and the top access information of the access information FIFO 21.
  • the output is controlled by the command (write (W) / read (R) command).
  • the FIFO control units 24 to 26 determine whether or not the status of the access information FIFO 21 is empty (step S71). If the status of the access information FIFO 21 is empty, output control is not performed (step S72).
  • step S71 If the determination result in step S71 is “NO”, the FIFO control units 24 to 26 determine whether or not a write command (W) is stored in the top access information of the access information FIFO 21 (step S73).
  • the command (Cmd), the address (Addr), and the byte enable signal (ByteEn) the access information FIFO 21 and the top of the write data FIFO 23 are displayed.
  • SEL 1, the write data (WData) of the write data FIFO 23 is selected by the data information selection unit (SEL) 27 and stored in the data portion of the bus monitor output.
  • the write data (WData) corresponding to the access information transfer cycle such as the command (Cmd) and address (Addr) is transferred at the same timing as the access information or at a delayed timing.
  • the transfer cycle of read data (RData) also uses the characteristics of the bus interface protocol that is transferred at the same timing as the access information or at a delayed timing.
  • the bus monitor circuit 20 can output the access information and the data information (access data) in pairs as a bus monitor as shown in FIG.
  • the access information FIFO 21 indicates a write command (W)
  • the corresponding write data is input to the write data FIFO 23. Then, the access information and the corresponding write data are output in pairs.
  • the access information at the head of the access information FIFO 21 indicates a read command (R), so that the corresponding read data is input to the read data FIFO 22,
  • the access information and the corresponding read data are output in pairs.
  • the next bus access occurs in the write data standby state and the read data standby state.
  • the bus access data is stored in the access information FIFO 21, and the FIFO processing is sequentially performed after the access information in the first read data waiting state is output.
  • the read data When read data is returned on the bus in a cycle in which the top access information of the access information FIFO 21 indicates write access, the read data is stored in the read data FIFO 22. At time T10 in FIG. 7, since the top access information of the access information FIFO 21 is a cycle indicating read access and the write data is transferred on the bus, the write data is accumulated in the write data FIFO 23. .
  • output control is performed by linking the three types of FIFOs of the access information FIFO 21, the read data FIFO 22, and the write data FIFO 23, so that the bus monitor output transfer order is the access information access information FIFO 21. It is guaranteed that the input order is the same as the input order.
  • Bus monitor output in the bus interface protocol in which pipeline transfer at the time of reading is possible and the transfer order of write data and read data may be reversed from the actual bus access generation order, Bus monitor output.
  • the number of FIFO stages of the access information / write data FIFO 11 and read data FIFO 12 of the bus monitor circuit 10 is high when the read latency on the bus to be monitored (that is, the accept signal (Ack) receiving the read command) is high. It can be estimated by the maximum value of the number of cycles until the response signal (Resp) for returning the read data returns to the high level) from the cycle at the level. By mounting the estimated number of FIFO stages in the bus monitor circuit 10, it is possible to prevent an overflow from occurring in each FIFO.
  • the number of FIFO stages of the bus monitor circuit 20 is not limited to the maximum value of the read latency described above, but the effective signal (Valid) is actually increased from the cycle in which the write command from the master is accepted. It can be estimated by the maximum value of the number of cycles until the write data is transferred at the level. That is, by mounting the number of FIFO stages estimated based on the larger value of the maximum value of the read latency and the maximum value of the write latency in the bus monitor circuit 20, it is possible to prevent the overflow from occurring in each FIFO. Can do.
  • a FIFO that stores a master ID and a slave ID waiting for read data for bus control in a bus controller (for example, the CPU bus 110, the control bus 210, and the shared memory bus 310 shown in FIG. 5).
  • a bus controller for example, the CPU bus 110, the control bus 210, and the shared memory bus 310 shown in FIG. 5.
  • the access information / write data There is a possibility that overflow occurs in the FIFO 11 and the access information FIFO 21.
  • the overflow of the access information / write data FIFO 11 and the access information FIFO 21 continues one after another even though the write data or read data corresponding to the first access information of each FIFO is not yet transferred on the bus and is in a standby state. This occurs when a bus access exceeding the number of FIFO stages occurs on the bus.
  • the error flag bit of the bus monitor output signal (BMDAT) is used to notify the mismatch between the access information and the data information.
  • FIG. 9 is a timing chart for explaining an error notification mechanism in the bus monitor circuit 20 according to the second embodiment.
  • FIG. 9 shows the output timing of the bus monitor output signal for notifying the mismatch between the address and data using the error flag bit.
  • the number of FIFO stages is “4” for simplification, but the present invention is not limited to this.
  • the actual number of FIFO stages may be “8”, “16”, “32”, and the like.
  • the access information FIFO 21 becomes full and the next bus access occurs (that is, the cycle at time T5).
  • the access information at the head of the access information FIFO 21 that should disappear due to the insufficient number of stages is output to the bus monitor.
  • the access information is output to the bus monitor in pairs with all-zero data.
  • the error flag bit (BMDAT [55]: Error Flag) of the bus monitor output signal is set to a high level to notify the external device of the mismatch between the access information and the data information (see the cycle at time T6).
  • the access attribute (the top of the access information FIFO 21 at the time of overflow)
  • the error flag is kept high until the status of the access information FIFO 21 becomes empty.
  • read data and write data may exist in the read data FIFO 22 and the write data FIFO 23.
  • the access information is set to all zero bits, the error flag is set to the high level, and only the data information is output to the bus monitor (see the cycle at time T12).
  • the error flag notification mechanism As described above, by implementing the error flag notification mechanism, it is possible to distinguish a highly reliable bus monitor output and a less reliable bus monitor output outside the chip. This also prevents the loss of the bus access information, and the correlation between the access information and the data information can be estimated using the error flag bit at the time of observation outside the chip.
  • FIG. 10 is a block diagram showing a configuration of the bus monitor circuit 30 according to the third embodiment of the present invention.
  • a bus monitor output signal sharing address information and data information is formed.
  • the bus monitor circuit 30 is configured by expanding the bus monitor circuit 10 according to the first embodiment.
  • the bus monitor circuit 30 includes two types of FIFOs, an access information / write data FIFO 31 and a read data FIFO 32.
  • the bus monitor circuit 30 includes a FIFO control unit 34 for controlling the access information / write data FIFO 31 and a FIFO control unit 35 for controlling the read data FIFO 32.
  • the bus monitor circuit 30 is provided with a data information selection unit (SEL) 36 for pairing access information and data information (access data) for bus monitor output.
  • SEL data information selection unit
  • a delay unit (Stb, Err, Cnt, Adr, Dat) 60 of the bus monitor output signals (BMSTB, BMDAT) is provided as a specific configuration of the third embodiment after the access information / write data FIFO 31 and the read data FIFO 32.
  • CMP address comparator
  • MSK control information mask
  • SEL address information selection unit
  • the bus monitor output signal has the following bit configuration.
  • BMDAT [63:32] in the bus monitor output signal can share address information and data information.
  • control information such as the byte enable signal (ByteEn) is masked by the control information mask (MSK) 66
  • the address information from the delay unit 64 and the data information selection unit (SEL) are selected by the address information selection unit (SEL) 67.
  • Which data information from 36 is selected is determined by the comparison result of the address comparator (CMP) 65.
  • FIG. 11 is a timing diagram illustrating the operation of the bus monitor circuit 30 according to the third embodiment.
  • FIG. 11 shows the transfer timing of the bus monitor output signal, and the bus interface protocol applied to the third embodiment is the same as that of the first embodiment (see FIGS. 2 and 3).
  • the first three write accesses W0, W1, and W2 are burst accesses to successive incremental addresses, and the next three read accesses R3, R4, and R5 are also burst accesses to incremental addresses. .
  • the bus access data that can be output by the bus monitor circuit 30 is output from the access information / write data FIFO 31 or the data information selection unit (SEL) 36, it is not output as it is in the third embodiment.
  • the signals are latched and output by the monitor output signal delay units 60 to 64 (refer to the cycles at times T2, T3, T8, T9, and T11 in FIG. 11).
  • the address comparator (CMP) 65 compares the address information between the current bus access data and the previous bus access data.
  • the address comparator (CMP) 65 also compares the address information when the next bus access data can be output as a bus monitor. If it is determined that the next bus access data continues to be an access to an incremental address, the control information bit is masked by the control information mask (MSK) 66 and held by the address information selection unit (SEL) 67. Instead of the address information of the current bus access data, the next bus access data is selected and output to the bus monitor (see times T4 and T10 in FIG. 11).
  • the control information bits are masked to a fixed value of all zeros, and a bus monitor output signal for two accesses is formed using the address information bits and the data information bits. That is, the mask of the control information bit indicates that the data information is to the incremental address with respect to the previous bus access data, and the data information for two accesses that normally requires two cycles can be output to the bus monitor in one cycle. it can. If the next bus access data is not an access to an incremental address, the bus access data held in the address information selection unit (SEL) 67 is output as it is to the bus monitor and the next bus access data is delayed. Latched by the parts 60 to 64.
  • the address information in the bus access data before and after is compared, and when it is determined that the access is to the incremental address, the address information is shared as the data information, so that the bus monitor is compared with the first embodiment.
  • the number of output cycles can be reduced.
  • the actual address information and data information can be easily restored only by observing whether or not the control information bits are masked outside the chip.
  • FIG. 12 is a block diagram showing a configuration of the bus monitor circuit 4 according to the fourth embodiment of the present invention.
  • the fourth embodiment forms a bus monitor output signal sharing address information and data information in order to reduce the number of bits of the bus monitor output signal.
  • the bus monitor circuit 40 is configured by expanding the bus monitor circuit 10 according to the first embodiment.
  • the bus monitor circuit 40 includes two types of FIFOs: an access information / write data FIFO 41 and a read data FIFO 42.
  • the bus monitor circuit 40 includes a FIFO control unit 44 that controls the access information / write data FIFO 41 and a FIFO control unit 45 that controls the read data FIFO 42.
  • the bus monitor circuit 40 includes a data information selection unit (SEL) 46 for pairing access information and data information (access data) for bus monitor output.
  • SEL data information selection unit
  • a delay unit (Stb, Err) of the bus monitor output signals (BMSTB, BMDAT) is provided at the subsequent stage of the access information / write data FIFO 41 and the data information selection unit (SEL) 46.
  • Cnt, Adr, Dat 70 to 74
  • an address comparator (CMP) 75 a control information / address information mask (MSK) 76
  • SEL data information selector
  • the bus monitor output signal (BMDAT) has the following bit configuration. As a result, the number of bits of the bus monitor output signal (BMDAT) is reduced in the fourth embodiment compared to the first embodiment.
  • FIG. 13 is a timing diagram illustrating the operation of the bus monitor circuit 40 according to the fourth embodiment.
  • FIG. 13 shows the transfer timing of the bus monitor output signal of the bus monitor circuit 40.
  • the bus interface protocol applied to FIG. 13 is the same as that of the first embodiment (see FIGS. 2 and 3).
  • the first three write accesses W0, W1, and W2 are accesses to adjacent areas where the upper bits of the address (Addr) are equal, and the addresses of the next three read accesses R3, R4, and R5 ( Addr) is also assumed to be an access to an adjacent area where the upper bits are equal.
  • the fourth embodiment outputs the bus monitor output signal as it is. Instead, as shown in the cycles of times T3, T4, T5, T8, T9, T10, and T12 in FIG.
  • the current bus access data is compared with the previous bus access data and the upper bits of the address information by the address comparator (CMP) 75 before the latch timing. If the upper bit of the address of the current bus access data matches the upper bit of the address of the previous bus access data, the bus of the current bus access data is shown as shown in the cycle at times T4, T5, T9, and T10 in FIG.
  • the monitor output signal is latched and output in the next cycle. At this time, only low-order bits (8 bits in FIG. 12) are output as the address information.
  • the bus access data is output over two cycles.
  • the control information / address information mask (MSK) 76 masks the control information and address information with fixed value bits.
  • the data information selection unit (SEL) 77 selects the upper bits of the address (Addr) for the data information and outputs the data to the bus monitor.
  • the bus monitor output signal of the bus access data is latched in the delay units 70 to 74, and the remaining bus monitor output signals (that is, control signals) in the second cycle.
  • Information, lower bits of the address, and data) are output.
  • the bus monitor circuit 40 compares the current bus access data and the previous bus access data with the upper bits of the addresses, and both have the upper bits of the same address and are adjacent to each other. If it is determined that the access is to an area, only the lower bits of the address are output. On the other hand, if it is determined that the upper bits of both addresses are to access different areas, the bus monitor output signal is output in two cycles. Is output. By mounting such a mechanism, the number of bits of the bus monitor output signal (BMDAT) can be reduced in the fourth embodiment compared to the first embodiment.
  • the actual bus access information can be easily restored by observing whether the control information and the address information are masked to the fixed value bits outside the chip.
  • the technical feature of the fourth embodiment is that the occurrence probability of cycle overhead by performing bus monitor output in two cycles by adding it to the subsequent stage of the bus monitor circuit capable of guaranteeing the access generation order shown in the first embodiment. Can be suppressed.
  • the bus monitor circuit that outputs the bus accesses generated on the bus in the generation order as they are, it is possible to achieve technical effects that cannot be realized by the conventional technology.
  • the present invention is applied to a bus monitor circuit capable of observing bus access information inside a signal processing chip such as a system LSI or SoC outside the chip, and in particular, pipeline transfer and split transfer are possible.
  • the bus monitor output that accurately reflects the bus access generation order is applied to a simple bus interface protocol, thereby realizing efficient and reliable debugging.
  • Bus Monitor Circuit 11 Access Information / Write Data FIFO 12 Read data FIFO 14 FIFO control unit 15 FIFO control unit 16 Data information selection unit 20 Bus monitor circuit 21 Access information FIFO 22 Read data FIFO 23 Write data FIFO 24 FIFO control unit 25 FIFO control unit 26 FIFO control unit 27 Data information selection unit 30 Bus monitor circuit 31 Access information / write data FIFO 32 Read data FIFO 34 FIFO control unit 35 FIFO control unit 36 Data information selection unit 40 Bus monitor circuit 41 Access information / write data FIFO 42 Read data FIFO 44 FIFO control unit 45 FIFO control unit 46 Data information selection unit 60 to 64 delay unit 65 Address comparator 66 Control information mask 67 Address information selection unit 70 to 74 Delay unit 75 Address comparison unit 76 Control information / address information mask 77 Data information Selection unit 100 Main processor 101 Interrupt controller 110 CPU bus 151 to 153 Bus monitor circuit 200 Execution control processor 201 to 206 Sub processor 210 Control bus 300 Shared memory 310 Shared memory bus 330 Bus selection unit 400 Debug

Abstract

　マスタとスレーブ間のデータ転送に供するバスをバスモニタ出力するバスモニタ回路は、アクセス情報／書込データＦＩＦＯと読出データＦＩＦＯを具備する。アクセス情報／書込データＦＩＦＯの先頭に格納されたアクセス情報の属性が書き込みアクセスの場合、アクセス情報を同一サイクルで転送される対応する書き込みデータとともにそのままバスモニタ出力する。アクセス情報／書込データＦＩＦＯの先頭に格納されたアクセス情報の属性が読み出しアクセスの場合、対応する読み出しデータが読出データＦＩＦＯに格納されるのを待って、アクセス情報と読み出しデータとをペアにして同一サイクルでバスモニタ出力する。これにより、パイプライン転送可能なバスインタフェースプロトコルでもバスアクセスの発生順序を保証して、アクセス情報とデータ情報とをペアにしてバスモニタ出力する。

Description

バスモニタ回路及びバスモニタ方法
　本発明は、プロセッサ、システムＬＳＩ、及びＳｏＣ（システムオンチップ）などの信号処理装置内のバスアクセス情報をモニタするバスモニタ回路及び方法に関する。特に、本発明に係るバスモニタ回路及び方法は読み出し時のパイプライン転送やスプリット転送可能なバスインタフェースプロトコルに準拠するものである。
　本願は、２００９年１１月２６日付で日本国に出願された特願２００９－２６８８０９号に基づき優先権を主張し、その内容をここに援用する。
　プロセッサ、システムＬＳＩ及びＳｏＣなどの信号処理装置において、チップ内部の主要バス上のバスアクセス情報を実作動時にデバッグ用としてチップ外部にて観測するために出力するバスモニタ回路が実装されている。
　バスモニタ回路は、バスアクセス情報（即ち、アドレスや制御情報）とデータ情報とをペアにして、バスアクセスの発生順序を保証して順序どおりに出力することが望まれる。また、チップ外部にバスアクセス情報を出力するために使用する外部出力ピン数や出力クロック周波数を考慮すると、出来るだけ少ないビット数で多くのバスアクセス情報を出力できることが望まれる。
　しかし、パイプライン転送可能なバスインタフェースプロトコルにおいて読み出しアクセスと書き込みアクセスが混在した場合、その読み出しアクセスと書き込みアクセスの実際の発生順序と読み出しデータ（ＲＤＡＴ）と書き込みデータ（ＷＤＡＴ）がバス上に転送される順序とが一致しないことがある。この場合、バスインタフェースプロトコルによりバスアクセス情報とデータ情報とをペアにしてバスモニタ出力させることが困難である。
　近年、プロセッサシステムの大規模化及び高速化に伴い、バスインタフェースプロトコルもレイテンシやスループットなどの観点でより高速なアクセスを実現するインタフェース仕様に進化してきている。特に、読み出しアクセスのスループットを向上するために、例えば、ＡＭＢＡ３．０ＡＸＩやＯＣＰ（Ｏｐｅｎ　Ｃｏｒｅ　Ｐｒｏｔｏｃｏｌ）などのようなパイプライン転送やスプリット転送を可能とするバスインタフェースプロトコルが用いられることが多くなっている。このようなバスインタフェースプロトコルでは、パイプライン転送をサポートするため、読み出しアクセスと書き込みアクセスが混在した場合にコマンドの発生順序と読み出しデータと書き込みデータの転送順序が逆転することがある。
　この場合、バスモニタ回路がデータ情報の転送順序でバスモニタ出力してチップ外部でそのバスモニタ出力を観察すると、そこにはバスアクセス順序が保証されていない。バスモニタ回路のバスモニタ出力によりバスアクセスの発生順序が保証されないと、実際にチップ内部で発生しているバスアクセスの順序でのバスアクセス情報が得られないため、効率良く信頼性の高いデバッグを行なうことができない。また、バスアクセス順序が保証されないため、バスアクセス情報とデータ情報とをペアにして出力することができない。
　必要最小限のバスアクセス情報をバスアクセス順序通りに出力するため、特許文献１ではアドレス、データ及び属性を同時にラッチしてメモリに格納する技術が開示されている。特許文献１の技術では、アドレス、データ、及び属性の全てが有効であるサイクルで予め設定されたバスモニタ条件に一致したもののみを同時にラッチし、アドレス、データ及び属性をセットにして各メモリの同一アドレスに格納することで必要最小限のバスアクセス情報をバスアクセス順序通りにメモリに格納可能としている。
　特許文献２には、複数のＦＩＦＯを用いて複数のバスを同時にバスモニタ出力する技術が開示されている。特許文献２の技術では、バス毎にフィルタ条件に適合したバスアクセスのみを各ＦＩＦＯに格納し、エンプティ状態ではないＦＩＦＯの格納データを順次出力しているため、複数のバス上のバスアクセス情報を効率良くバスモニタ出力することができる。
　特許文献３には、ＰＣＩバスのアクセス制御回路で書き込み用のＦＩＦＯと読み出し用のＦＩＦＯを具備し、データ依存性を維持しながらＰＣＩバス上での読み出し破棄を最小限にする技術が開示されている。特許文献３の技術では、ペンディング状態の読み出し要求が存在する場合、書き込みアクセスのターゲットアドレスにより書き込みアクセスを抑止したり継続させたりすることにより、読み出し要求の破棄を最小限にするものである。
特開２０００－３３０８７７号公報 特開２００７－３１０５１６号公報 特開２００２－５４２５３９号公報
　パイプライン転送やスプリット転送可能なバスインタフェースプロトコルをプロセッサ、システムＬＳＩ及びＳｏＣに実装されているバスモニタ回路に適用すると、バスアクセスの発生順序を保証してバスアクセス順序通りにバスモニタ出力することができない。
　その理由は、パイプライン転送やスプリット転送可能なバスインタフェースプロトコルでは、バス上における読み出しデータと書き込みデータの転送順序が実際のバスアクセス発生順序と異なるためである。この場合、前述のバスモニタ回路ではバスアクセス発生順序通りにバスモニタ出力をすることができない。即ち、データ情報の転送順序でバスモニタ出力すると、チップ外部でバスモニタ出力を観測した際に、バスアクセス順序が保証されない。バスモニタ時にバスアクセス順序が保証されないと、実際にチップ内で発生している順序でバスアクセス情報が得られないため、効率良く信頼性の高いデバッグを行なうことができない。
　また、プロセッサ、システムＬＳＩ及びＳｏＣに実装されたバスモニタ回路にパイプライン転送やスプリット転送可能なバスインタフェースプロトコルを適用すると、アドレスや制御信号などのバスアクセス情報を対応するデータ情報とペアにして同一サイクルで出力することができない。
　その理由は、パイプライン転送やスプリット転送可能なバスインタフェースプロトコルでは、バスアクセス情報と対応するデータ情報とが同一サイクルで転送されず、両者をペアにして同一サイクルで出力することが困難なためである。即ち、バスアクセス情報とデータ情報をペアにして出力できないと、チップ外部での観測時に両者を対応付ける作業が必要となり、デバッグの信頼性が低下してしまうこととなる。
　更に、データ情報のデータビット部分は書き込みデータと読み出しデータで共用するなど、必要最小限のビット数でより多くのバスアクセス情報をバスモニタ出力可能にすることが求められる。
　これにより、バスモニタ情報をチップ外部に出力する場合、バスモニタ出力用の限られた外部出力ピン数や出力クロック周波数内でより多くのバスアクセス情報を出力可能とし、また、バスアクセス情報をチップ内のバスモニタ用メモリに格納する場合には、限られたメモリ容量でより多くのバスアクセス情報を格納可能とすることで、より信頼性の高いデバッグが可能となる。また、より少ないデータビット数でバスモニタ出力を表すことにより、外部出力ピン数、出力サイクル数及びメモリ容量を削減することが可能となる。
　特許文献１の技術にパイプライン転送可能なバスインタフェースプロトコルを適用すると、書き込みデータと読み出しデータの転送順序がアドレス発行の順序と異なったり、アドレス、データ及び属性の全てが有効なサイクルが存在しない場合には対応することができず、バスアドレス情報の順序通りにバスモニタ出力することができない。
　特許文献２の技術にパイプライン転送可能なバスインタフェースプロトコルを適用すると、読み出しデータと書き込みデータの転送順序がバスアドレス情報の転送順序と異なる場合には対応できない。例えば、１つのバス上における書き込み転送と読み出し転送を２つのバス転送として別々にＦＩＦＯに割り当てると、書き込み／読み出しデータをＦＩＦＯに格納して外部出力することは可能となるが、エンプティ状態ではないＦＩＦＯから順次データを出力する場合、複数のバス間（或いは、複数のＦＩＦＯ間）における転送順序は保証されないため、バスアクセス順序を保証してその順序通りにバスモニタ出力することができない。
　特許文献３の技術にパイプライン転送可能なバスインタフェースプロトコルに準拠したバスモニタ回路を適用すると、条件によっては本来必要な読み出しアクセスを破棄する可能性がある。また、特許文献３の技術は１つの書き込みアクセスに対応するものであるため、関連アドレスに２個以上の書き込みアクセスが派生した場合には対応できない。更に、ペンディング状態の読み出し要求が２個以上になる場合にも対応できない。
　上記の課題に鑑み、本発明はパイプライン転送可能なバスインタフェースプロトコルを適用しても、バスアクセス発生順序を保証してその順序通りにバスモニタ出力することができ、また、バスアクセス情報とデータ情報をペアにしてバスモニタ出力することができるバスモニタ回路及び方法を提供することを目的とする。
　本発明に係るバスモニタ回路は、マスタとスレーブ間のデータ転送に供するバスをバスモニタ出力するものであり、第１のＦＩＦＯと、第１のＦＩＦＯと異なるタイミングで動作する第２のＦＩＦＯと、第１のＦＩＦＯ及び第２のＦＩＦＯを制御する制御部と、書き込みデータ又は読み出しデータを選択する選択部を具備する。制御部は、バス上でマスタからスレーブ方向に転送されるアクセス情報を第１のＦＩＦＯに順次格納し、その後、第１のＦＩＦＯの先頭に格納されたアクセス情報の属性が書き込みアクセスか読み出しアクセスかに応じて、第１のＦＩＦＯ又は第２のＦＩＦＯが出力可能となるのを待って、第１のＦＩＦＯ又は第２のＦＩＦＯから書き込みデータ又は読み出しデータを出力させるとともに、第１のＦＩＦＯからアクセス情報を出力させる。また、選択部は第１のＦＩＦＯの先頭に格納されたアクセス情報の属性に従って書き込みデータ又は読み出しデータを選択してアクセス情報とペアにして同一サイクルで出力する。
　本発明に係るバスモニタ方法は、異なるタイミングで動作する第１のＦＩＦＯと第２のＦＩＦＯを用いてマスタとスレーブ間のデータ転送に供するバスをバスモニタ出力する。このバスモニタ方法は、バス上でマスタからスレーブ方向に転送されるアクセス情報を第１のＦＩＦＯに順次格納する処理と、第１のＦＩＦＯの先頭に格納されたアクセス情報の属性が書き込みアクセスか読み出しアクセスかに応じて、第１のＦＩＦＯ又は第２のＦＩＦＯが出力可能になるのを待って、第１のＦＩＦＯ又は第２のＦＩＦＯから書き込みデータ又は読み出しデータを出力させるとともに、第１のＦＩＦＯからアクセス情報を出力させる処理と、第１のＦＩＦＯの先頭に格納されたアクセス情報の属性に従って書き込みデータ又は読み出しデータを選択し、アクセス情報とペアにして同一サイクルで出力する処理より構成される。
　本発明は、異なるタイミングで動作する第１のＦＩＦＯ及び第２のＦＩＦＯを具備し、アクセス情報の属性が書き込みアクセスか読み出しアクセスかに応じて第１のＦＩＦＯ及び第２のＦＩＦＯを制御する。これにより、書き込みデータと読み出しデータの転送順序がバスアクセスの発生順序と逆転する可能性があるパイプライン転送可能なバスインタフェースプロトコルでも、バスアクセスの発生順序を保証してバスモニタ出力することができる。具体的には、第１のＦＩＦＯの先頭に格納されるアクセス情報が書き込みアクセスを示す場合、アクセス情報を同一サイクルで転送される書き込みデータとともにそのままバスモニタ出力する。第１のＦＩＦＯの先頭に格納されるアクセス情報が読み出しアクセスを示す場合、読み出しデータが第２のＦＩＦＯに格納されるのを待って、アクセス情報と読み出しデータとをペアにして同一サイクルでバスモニタ出力する。即ち、バスアクセスの発生順序に従って第１のＦＩＦＯに格納されるアクセス情報が元の順序のままで出力されて対応するデータ情報とペアにしてバスモニタ出力される。
　また、第１のＦＩＦＯの先頭に格納されるアクセス情報の書き込みアクセスのサイクルで読み出しデータがバス上に転送された場合、その書き込みアクセスに供するアクセス情報をバスモニタ出力し、読み出しデータは第２のＦＩＦＯに格納するようにしてもよい。これにより、バスアクセスの発生順序に対応してバスモニタ出力を行なうとともに、読み出しデータが消失するのを防止することができる。
　更に、順次発生するバスアクセスデータがバスモニタ回路のＦＩＦＯ段数をオーバーフローする場合、エラーフラグビットを用いてアドレス情報とデータ情報の不一致をチップ外部に通知するようにしてもよい。これにより、信頼性の高いバスモニタ出力と信頼性の低いバスモニタ出力をチップ外部にて区別することが可能となる。
本発明の実施例１に係るバスモニタ回路の構成を示すブロック図である。 実施例１に係るバスモニタ回路の動作を示すタイミング図である。 実施例１に係るバスモニタ回路の動作を示すタイミング図である。 実施例１に係るバスモニタ回路に適用されるＦＩＦＯ入力／出力制御処理を示すフローチャートである。 実施例１に係るバスモニタ回路を適用したデータ符号化／復号化処理システムの構成を示すブロック図である。 本発明の実施例２に係るバスモニタ回路の構成を示すブロック図である。 実施例２に係るバスモニタ回路の動作を示すタイミング図である。 実施例２に係るバスモニタ回路に適用されるＦＩＦＯ入力／出力制御処理を示すフローチャートである。 実施例２に係るバスモニタ回路のエラー通知機構を説明するためのタイミング図である。 本発明の実施例３に係るバスモニタ回路の構成を示すブロック図である。 実施例３に係るバスモニタ回路の動作を示すタイミング図である。 本発明の実施例４に係るバスモニタ回路の構成を示すブロック図である。 実施例４に係るバスモニタ回路の動作を示すタイミング図である。
　本発明について、実施例を参照して詳細に説明する。
　図１は、本発明の実施例１に係るバスモニタ回路の構成を示すブロック図である。実施例１は、読み出し時のパイプライン転送やスプリット転送可能なバスインタフェースプロトコルによりバスアクセス情報を出力するバスモニタ回路を提供するものである。
　図１に示すバスモニタ回路１０は、アクセス情報／書込データＦＩＦＯ１１及び読出データＦＩＦＯ１２の２種類のＦＩＦＯ（Ｆｉｒｓｔ－Ｉｎ－Ｆｉｒｓｔ－Ｏｕｔ）部を具備する。アクセス情報／書込データＦＩＦＯ１１は、モニタ対象のバス上に転送されるコマンドやアドレスなどのアクセス情報と、そのアクセス情報と同一サイクルで転送される書き込みデータを格納するメモリである。読出データＦＩＦＯ１２は、アクセス情報と異なるサイクルで転送される読み出しデータを格納するメモリである。
　バスモニタ回路１０は、アクセス情報／書込データＦＩＦＯ１１を制御するためのＦＩＦＯ制御部１４と、読出データＦＩＦＯ１２を制御するためのＦＩＦＯ制御部１５を具備する。
　ＦＩＦＯ制御部１４は、アクセス情報／書込データＦＩＦＯ１１の書き込みを制御するための書き込みイネーブル信号（ＷＥ＿Ａ）と読み出しを制御するための読み出しイネーブル信号（ＲＥ＿Ａ）を出力する。アクセス情報／書込データＦＩＦＯ１１の書き込みイネーブル信号（ＷＥ＿Ａ）は、コマンド（Ｃｍｄ）とこのバス上にてコマンドを含むアクセス情報及び書き込みデータが受け付けられたことを示すアクセプト信号（Ａｃｋ）より構成される。アクセス情報／書込データＦＩＦＯ１１の読み出しイネーブル信号（ＲＥ＿Ａ）は、アクセス情報／書込データＦＩＦＯのステータス、アクセス情報／書込データＦＩＦＯ１１の先頭データのアクセス属性（書き込み／読み出しアクセス）、及び読出データＦＩＦＯ１２のステータスより構成される。
　ＦＩＦＯ制御部１５は、読出データＦＩＦＯ１２の書き込みを制御するための書き込みイネーブル信号（ＷＥ＿Ｒ）及びその読み出しを制御するための読み出しイネーブル信号（ＲＥ＿Ｒ）を出力する。読出データＦＩＦＯ１２の書き込みイネーブル信号（ＷＥ＿Ｒ）は、バス上に読み出しデータが転送されたことを示す応答信号（Ｒｅｓｐ）より構成される。読出データＦＩＦＯ１２の読み出しイネーブル信号（ＲＥ＿Ｒ）は、読出データＦＩＦＯ１２のステータス、アクセス情報／書込データＦＩＦＯ１１のステータス、及びアクセス情報／書込データＦＩＦＯ１１の先頭データのアクセス属性（書き込み／読み出しアクセス）より構成される。
　バスモニタ回路１０は、データ情報とアクセス情報をペアで出力するために、データ情報選択部（ＳＥＬ）１６を具備する。書き込みアクセスの場合、データ情報選択部１６は書き込みデータとアクセス情報をペアで出力し、読み出しアクセスの場合、データ情報選択部１６は読み出しデータとアクセス情報をペアで出力する。
　バスモニタ回路１０において、マスタ側（プロセッサ側）からスレーブ側（メモリ側）の方向に転送されるコマンド（Ｃｍｄ）、アドレス（Ａｄｄｒ）、バイトイネーブル信号（ＢｙｔｅＥｎ）、及び書き込みデータ（ＷＤａｔａ）については、アクセス情報／書込データＦＩＦＯ１１を介して出力される。一方、スレーブ側からマスタ側の方向に転送される読み出しデータ（ＲＤａｔａ）については、読出データＦＩＦＯ１２を介して出力される。また、バスモニタ回路１０からバスモニタ信号が出力される。
　図１に示すバスモニタ回路には、モニタ対象のバス上に転送される信号としてコマンド（Ｃｍｄ）、アドレス（Ａｄｄｒ）、バイトイネーブル信号（ＢｙｔｅＥｎ）、書き込みデータ（ＷＤａｔａ）、アクセプト信号（Ａｃｋ）、応答信号（Ｒｅｓｐ）、及び読み出しデータ（ＲＤａｔａ）が入力される。
　コマンド（Ｃｍｄ）は、書き込みアクセスや読み出しアクセスを行うためのコマンドやそのアクセス属性を示す。アドレス（Ａｄｄｒ）は、書き込み時や読み出し時にデータのアドレスを指定する。バイトイネーブル信号（ＢｙｔｅＥｎ）は、アクセス領域やデータサイズを指定する。書き込みデータ（ＷＤａｔａ）は、マスタ側からスレーブ側の方向に書き込むデータを示す。ここで、コマンド、アドレス、及びバイトイネーブル信号のデータビット部分がアクセス情報を示しており、書き込みデータ分だけビット数を拡張して書き込みデータをアクセス情報と同一のタイミングで転送できるようにしている。
　アクセプト信号（Ａｃｋ）は、マスタ側からのコマンドをスレーブ側で受信し、受付け可能になると送信される。応答信号（Ｒｅｓｐ）は、読み出しデータの準備ができたサイクルを示す。読み出しデータ（ＲＤａｔａ）は、スレーブ側からマスタ側の方向に転送される。上記の信号に加えて、バスモニタ回路１０の外部からバスモニタ動作の開始や停止を制御するバスモニタイネーブル信号（ＢＭＥｎ）や読み出しイネーブル信号（ＲｅａｄＥｎ）を入力するようにしてもよい。
　バスモニタ信号は、バスモニタストローブ信号（ＢＭＳＴＢ）とバスモニタ出力信号（ＢＭＤＡＴ）より構成される。バスモニタストローブ信号（ＢＭＳＴＢ）は、バスモニタ出力信号（ＢＭＤＡＴ）が有効となるサイクルを示す。
　バスモニタ出力信号（ＢＭＤＡＴ）には、複数の情報が所定のビット数にて格納されている。以下に、バスモニタ出力信号のビット構成を示す。但し、このビット構成における各情報の整列順序は一例であり、異なる整列順序としてもよい。尚、括弧［］内の数字はビット番号を示す。
　ＢＭＤＡＴ［５５］：エラーフラグ（ＥｒｒｏｒＦｌａｇ）
　ＢＭＤＡＴ［５４］：コマンド、ライトイネーブル（ＷｒｉｔｅＥｎ）
　ＢＭＤＡＴ［５３：３６］：アドレス（Ａｄｄｒ）
　ＢＭＤＡＴ［３５：３２］：バイトイネーブル（ＢｙｔｅＥｎ）
　ＢＭＤＡＴ［３１：０］：アクセスデータ
　バスモニタ出力信号（ＢＭＤＡＴ）のＢＭＤＡＴ［５５：３２］には、エラーフラグ（ＥｒｒｏｒＦｌａｇ）、コマンド（ＷｒｉｔｅＥｎ）、アドレス（Ａｄｄｒ）、及びバイトイネーブル（ＢｙｔｅＥｎ）が含まれており、これらはアクセス情報を示す。
　次に、実施例１に係るバスモニタ回路１０の動作について説明する。
　図２及び図３は、実施例１に係るバスモニタ回路１０の各部の動作を示すタイミング図である。実施例１では、読み出し時のパイプライン転送やスプリット転送可能なバスインタフェースプロトコルとして以下の動作が行なわれる。
　書き込みアクセス時には、マスタ側は書き込みアドレス（Ａｄｄｒ）を設定し、書き込みデータ領域／サイズをバイトネーブル信号（ＢｙｔｅＥｎ）に設定し、書き込みデータ（ＷＤａｔａ）を設定する。また、コマンド（Ｃｍｄ）を書き込み（Ｗ）とし、アクセプト信号（Ａｃｋ）がハイレベルで返送されるのを待つ。スレーブ側は、コマンド受付け可能になったサイクルでアクセプト信号（Ａｃｋ）をハイレベルにすることで書き込みアクセスの完了を示す。
　読み出しアクセス時には、マスタ側は読み出しアドレス（Ａｄｄｒ）を設定し、読み出しデータ領域／サイズをバイトイネーブル信号（ＢｙｔｅＥｎ）に設定する。また、コマンド（Ｃｍｄ）を読み出し（Ｒ）とし、アクセプト信号（Ａｃｋ）がハイレベルで返送されるのを待つ。応答信号（Ｒｅｓｐ）がハイレベルのサイクルで読み出しデータ（ＲＤａｔａ）が有効となるため、マスタ側はこの読み出しデータを取得する。スレーブ側は、コマンド受付け可能になったサイクルでアクセプト信号（Ａｃｋ）をハイレベルにし、また、読み出しデータを準備できたサイクルで応答信号（Ｒｅｓｐ）をハイレベルにすることで読み出しアクセスの完了を示す。
　実施例１のバスモニタ回路１０では、図２及び図３に示すように、アクセスデータ（ＢＭＤＡＴ［３１：０］（Ｄａｔａ））を対応するアクセス情報（ＢＭＤＡＴ［５５：３２］（Ｉｎｆｏ））とペアにしてバスモニタ出力する。
　上記のバスインタフェースプロトコルでは、読み出し時のパイプライン転送をサポートするため、マスタ側は読み出しデータが返送される前であっても、アクセプト信号（Ａｃｋ）がハイレベルになった次のサイクルで次の読み出し／書き込みコマンドを指定することが可能である（図２の時刻Ｔ７、Ｔ８参照）。また、コマンドの発生順序と対応する読み出しデータ／書き込みデータの転送順序が逆転する場合もある（図３のデータＲ４、Ｗ５参照）。但し、書き込みアクセス同士や読み出しアクセス同士についてはデータの転送順序の逆転は許容されない。
　尚、上記のバス仕様は読み出し時のパイプライン転送可能なバスインタフェースプロトコルの一例に相当するため、実施例１の適用範囲はこれに限定されるものではない。
　読み出しデータと書き込みデータの転送順序が逆転した場合でも、アクセスデータとアクセス情報とをペアでバスモニタ出力する必要がある。このため、実施例１に係るバスモニタ回路１０ではアクセス情報／書込データＦＩＦＯ１１に入力された先頭のアクセス情報の属性（書き込み／読み出しアクセス）に従って、アクセス情報／書込データＦＩＦＯ１１及び読出データＦＩＦＯ１２を制御している。これにより、書き込みデータと読み出しデータの転送順序がバスアクセス順序と逆転する可能性のあるパイプライン転送可能なバスインタフェースプロトコルの場合でも、アクセス発生順序を逆転させることなくバスモニタ出力することができる。
　アクセス情報／書込データＦＩＦＯ１１の先頭のアクセス情報の属性が書き込みアクセスの場合、アクセス情報を同一のサイクルで転送される対応する書き込みデータとともにそのままバスモニタ出力する。一方、アクセス情報／書込データＦＩＦＯ１１の先頭のアクセス情報の属性が読み出しアクセスの場合には、対応する読み出しデータが読出データＦＩＦＯ１２に格納されるのを待って、その読み出しデータとともにアクセス情報をバスモニタ出力する。この機能により、バスアクセスの発生順序に従うアクセス情報／書込データＦＩＦＯ１１の格納順序により、アドレスなどのアクセス情報とデータ情報とをペアにしてバスモニタ出力することができる。
　図４は、実施例１に係るバスモニタ回路１０のＦＩＦＯ入力／出力制御処理を示すフローチャートである。この処理手順により、アクセス情報とアクセスデータとをペアにしてバスモニタ出力するようアクセス情報／書込データＦＩＦＯ１１及び読出データＦＩＦＯ１２が制御される。
　ＦＩＦＯ制御部１４は、図４（Ａ）のフローチャートに従ってアクセス情報／書込データＦＩＦＯ１１のＦＩＦＯ入力制御処理を行う。先ず、バス上に書き込みコマンド／読み出しコマンドが転送されたタイミング、即ち、コマンド（Ｃｍｄ）が書き込み（Ｗ）／読み出し（Ｒ）を示し、かつ、アクセプト信号（Ａｃｋ）がハイレベルのサイクルであるか否かを判定する（ステップＳ１１）。コマンド（Ｃｍｄ）が書き込み（Ｗ）／読み出し（Ｒ）を示し、かつ、アクセプト信号（Ａｃｋ）がハイレベルのサイクルであれば、書き込みイネーブル信号をＷＥ＿Ａ＝１とし、コマンド（Ｃｍｄ）、アドレス（Ａｄｄｒ）、バイトイネーブル信号（ＢｙｔｅＥｎ）、及び書き込みデータ（ＷＤａｔａ）をアクセス情報／書込データＦＩＦＯ１１にラッチする（ステップＳ１２）。ステップＳ１１の判定結果が「ＮＯ」の場合、ＦＩＦＯ制御部１４は書き込みイネーブル信号をＷＥ＿Ａ＝０とし、アクセス情報／書込データＦＩＦＯ１１へのＦＩＦＯ入力制御処理は行わない（ステップＳ１３）。
　ＦＩＦＯ制御部１５は、図４（Ｂ）のフローチャートに従って読出データＦＩＦＯ１２のＦＩＦＯ入力制御処理を行なう。先ず、バス上に読み出しデータが返送されたタイミング、即ち、応答信号（Ｒｅｓｐ）がハイレベルのサイクルであるか否かを判定する（ステップＳ２１）。応答信号（Ｒｅｓｐ）がハイレベルのサイクルであれば、書き込みイネーブル信号をＷＥ＿Ｒ＝１とし、読み出しデータ（ＲＤａｔａ）を読出データＦＩＦＯ１２にラッチする（ステップＳ２２）。ステップＳ２１の判定結果が「ＮＯ」の場合、ＦＩＦＯ制御部１５は書き込みイネーブル信号をＷＥ＿Ｒ＝０とし、読出データＦＩＦＯ１２へのＦＩＦＯ入力制御処理は行わない（ステップＳ２３）。
　次に、アクセス情報／書込データＦＩＦＯ１１と読出データＦＩＦＯ１２のＦＩＦＯ出力制御について図４（Ｃ）のフローチャートを参照して説明する。ＦＩＦＯ出力制御処理は、２種類のＦＩＦＯ１１、１２のステータス（エンプティか否かの判定）と、アクセス情報／書込データＦＩＦＯ１１の先頭のバスアクセスのコマンド属性（ＢＭＤＡＴ［５４］：コマンド（ＷｒｉｔｅＥｎ）が書き込み（Ｗ）か読み出し（Ｒ）かの判定）によって分岐する。
　図４（Ｃ）において、ＦＩＦＯ制御部１４、１５はアクセス情報／書込データＦＩＦＯ１１のステータスがエンプティか否かを判定する（ステップＳ３１）。アクセス情報／書込データＦＩＦＯ１１のステータスがエンプティの場合には、ＦＩＦＯ出力制御処理は行なわない（ステップＳ３２）。
　アクセス情報／書込データＦＩＦＯ１１のステータスがエンプティでない場合、ＦＩＦＯ制御部１４、１５はその先頭のアクセス情報のコマンド属性が書き込み（Ｗ）であるか否かを判定する（ステップＳ３３）。先頭のアクセス情報のコマンド属性が書き込み（Ｗ）の場合、ＦＩＦＯ制御部１４、１５はアクセス情報／書込データＦＩＦＯ１１の先頭に格納されている書き込みアクセス（即ち、コマンド（Ｃｍｄ）、アドレス（Ａｄｄｒ）、バイトイネーブル信号（ＢｙｔｅＥｎ）、及び書き込みデータ（ＷＤａｔａ））をそのままバスモニタ出力（ＲＥ＿Ａ＝１、ＳＥＬ＝１、ＢＭＳＴＢ＝１）する（ステップＳ３４）。このとき、データ情報選択部１６がＳＥＬ＝１となっているので、バスモニタ出力のデータ部分にはアクセス情報／書込データＦＩＦＯ１１の書き込みデータ（ＷＤａｔａ）が選択されて出力される。
　一方、アクセス情報／書込データＦＩＦＯ１１の先頭のアクセス情報のコマンド属性が読み出し（Ｒ）の場合、ＦＩＦＯ制御部１４、１５は読出データＦＩＦＯ１２のステータスに依存してＦＩＦＯ出力制御処理を行なう。即ち、ＦＩＦＯ制御部１４、１５は読出データＦＩＦＯ１２のステータスがエンプティか否かを判定する（ステップＳ３５）。読出データＦＩＦＯ１２のステータスがエンプティの場合、未だ読出データがバス上に返送されていないので、ＦＩＦＯ１１、１２のＦＩＦＯ出力制御処理を行なわず待機状態（ＲＥ＿Ａ＝０、ＲＥ＿Ｒ＝０）とする（ステップＳ３６）。待機状態において、バス上に次のアクセス情報が出力された場合、アクセス情報／書込データＦＩＦＯ１１にバスアクセスデータが蓄積される。
　アクセス情報／書込データＦＩＦＯ１１の先頭のアクセス情報の属性が読み出し（Ｒ）であり、かつ、読み出しデータが返送されて読出データＦＩＦＯ１２のステータスもエンプティでなくなった場合には、ＦＩＦＯ制御部１４、１５はＦＩＦＯ１１、１２の先頭に格納されている読み出しアクセス（即ち、コマンド（Ｃｍｄ）、アドレス（Ａｄｄｒ）、バイトイネーブル信号（ＢｙｔｅＥｎ）、及び読み出しデータ（ＲＤａｔａ））とともにバスモニタ出力（即ち、ＲＥ＿Ａ＝１、ＲＥ＿Ｒ＝１、ＳＥＬ＝０、ＢＭＳＴＢ＝１）する（ステップＳ３７）。このとき、データ情報選択部１６がＳＥＬ＝０となっているため、バスモニタ出力のデータ部分には読出データＦＩＦＯ１２の読み出しデータ（ＲＤａｔａ）が選択されて出力される。
　上記の処理手順により、実施例１に係るバスモニタ回路１０は図２及び図３に示すようにアクセス情報とデータ情報とをペアでバスモニタ出力することができる。
　図２の時刻Ｔ２、Ｔ３、Ｔ５及び図３の時刻Ｔ２、Ｔ７、Ｔ８、Ｔ１１のサイクルでは、アクセス情報／書込データＦＩＦＯ１１の先頭のアクセス情報の属性が書き込みアクセスなので、書き込みアドレス情報と対応する書き込みデータとがペアでそのまま出力される。図２及び図３において、ＢＭＤＡＴ［５５：３２］（Ｉｎｆｏ）がアクセス情報のバスモニタ出力を示し、ＢＭＤＡＴ［３１：０］（Ｄａｔａ）がデータ情報（アクセスデータ）を示す。
　図２の時刻Ｔ７、Ｔ８、Ｔ９及び図３の時刻Ｔ３、Ｔ４、Ｔ５、Ｔ９のサイクルでは、アクセス情報／書込データＦＩＦＯ１１の先頭のアクセス情報の属性が読み出しアクセスなので、対応する読み出しデータが読出データＦＩＦＯ１２に入力されるのを待って、図２の時刻Ｔ１０、Ｔ１１、Ｔ１２及び図３の時刻Ｔ６、Ｔ１０、Ｔ１２のサイクルで読み出しアドレス情報と読み出しデータとがペアで出力される。
　図２の時刻Ｔ８、Ｔ９及び図３の時刻Ｔ５、Ｔ６、Ｔ７、Ｔ９、Ｔ１０のサイクルでは、データの読み出し中に次のバスアクセスが発生している。この場合、アクセス情報／書込データＦＩＦＯ１１にバスアクセスが格納され、先頭の読み出しデータ待ちのバスアクセスの出力後に、順次ＦＩＦＯ処理される。
　図３の時刻Ｔ１１のサイクルでは、アクセス情報／書込データＦＩＦＯ１１の先頭のアクセス情報の属性が書き込みアクセスとなっているサイクルにおいて読み出しデータがバス上に返送されている。この場合、アクセス情報／書込データＦＩＦＯ１１の先頭の書き込みアクセス情報がバスモニタ出力され、読み出しデータは読出データＦＩＦＯ１２に格納される。
　以上のように、実施例１に係るバスモニタ回路１０はアクセス情報／書込データＦＩＦＯ１１と読出データＦＩＦＯ１２の２種類のＦＩＦＯを連携して出力制御を行なっているため、バスモニタ出力の順序をバスアクセスの発生順序が同一となることを保証できる。即ち、読み出し時のパイプライン転送可能であり、書き込みデータと読み出しデータの転送順序が実際のバスアクセスの発生順序と逆転する可能性があるバスインタフェースプロトコルにおいても、バスアクセスの発生順序通りにバスモニタ出力することができる。
　次に、実施例１に係るバスモニタ回路１０の適用例として、システムＬＳＩ及びＳｏＣについて説明する。
　図５は、実施例１に係るバスモニタ回路１０が適用されるシステムＬＳＩ及びＳｏＣであるデータ符号化／復号化処理システム５００の構成を示すブロック図である。
　図５に示すデータ符号化／復号化処理システム５００は、システム全体を制御するメインプロセッサ（ＣＰＵ）１００、ＣＰＵバス１１０、割り込みコントローラ１０１、及び外部メモリコントローラ１０２を具備する。また、実際にデータ符号化／復号化処理を行なうプロセッサ要素（機能ブロック）として５個のサブプロセッサ２０１～２０５と、外部装置とのデータ転送インタフェースを行なうプロセッサ要素（機能ブロック）として１個のサブプロセッサ２０６を具備する。
　データ符号化／復号化処理システム５００はサブプロセッサ２０１～２０６を制御するための実行制御プロセッサ２００を実装している。また、実行制御プロセッサ２００とサブプロセッサ２０１～２０６の間にコントロールバス２１０を設けている。サブプロセッサ２０１～２０６間のデータ転送は共有メモリ３００を介して行なう。共有メモリ３００はマルチバンク化されているため、サブプロセッサ２０１～２０６はマルチレイヤ構成の共有メモリバス３１０を介して共有メモリ３００の個々のバンクについて並列にアクセスすることができる。
　ＣＰＵバス１１０、コントロールバス２１０及び共有メモリバス３１０は、読み出し時のパイプライン転送（或いは、スプリット転送）を可能とする図２及び図３に示すようなバスインタフェースプロトコルに従って、データ転送のスループットを向上させている。また、サブプロセッサ２０１～２０６間のデータ転送は全て共有メモリ３００を介して行なっているので、個々のサブプロセッサ２０１～２０６間について直接の通信手段は不要となる。このようなマルチプロセッサ構成により、サブプロセッサ２０１～２０６の再利用可能性の向上やシステム全体の拡張性の向上が期待できる。
　データ符号化／復号化処理システム５００は、チップ内の主要なバスインタフェースであるＣＰＵバス１１０、コントロールバス２１０、及び共有メモリバス３１０上のバスアクセスをチップ外部で観察するために、３つのバスモニタ回路１５１、１５２、１５３と実際のバスモニタ出力を制御するデバッグブロック（ＤＢＧ）４００を具備する。共有メモリバス３１０はマルチレイヤ化されているため、どのレイヤのバスアクセスをバスモニタ出力するのかをバス選択部（ＳＥＬ）３３０にて選択する。ここで、バスモニタ回路１５１～１５３は図１に示したバスモニタ回路１０と同様の構成を有している。
　データ符号化／復号化処理システム５００におけるデータ符号化処理では、メインプロセッサ１００から実行制御プロセッサ２００に対して符号化シーケンスの実行コマンドを発行する。メインプロセッサ１００から符号化データ転送完了ステータスを受けると、実行制御プロセッサ２００はサブプロセッサ２０４へ符号化処理Ａ１のコマンドを発行する。サブプロセッサ２０４からの符号化処理Ａ１の完了ステータスを受けると、実行制御プロセッサ２００はサブプロセッサ２０５に符号化処理Ａ２のコマンドを発行する。サブプロセッサ２０５からの符号化処理Ａ２の完了ステータスを受けると、実行制御プロセッサ２００はサブプロセッサ２０６に符号化データ転送処理のコマンドを発行する。サブプロセッサ２０４～２０６は上記のコマンドを受信すると、共有メモリ３００から処理データを読み出して各処理を実行し、その後、結果データを共有メモリ３００に書き込むか、或いは、チップ外部へのデータ転送を実行する。
　データ符号化／復号化システム５００における復号化処理では、メインプロセッサ１００から実行制御プロセッサ２００に対して復号化シーケンスの実行コマンドを発行する。周期的に発生するサブプロセッサ２０６の入力データ転送完了のステータスを受けると、実行制御プロセッサ２００はサブプロセッサ２０１に復号化処理Ｂ１のコマンドを発行する。復号化処理Ｂ１完了ステータスを受けると、実行制御プロセッサ２００はサブプロセッサ２０２に復号化処理Ｂ２のコマンドを発行する。復号化処理Ｂ２完了ステータスを受けると、実行制御プロセッサ２００はサブプロセッサ２０３に復号化処理Ｂ３のコマンドを発行する。復号化処理Ｂ３完了ステータスを受けると、実行制御プロセッサ２００はメインプロセッサ１００に復号化データ通知の割り込みを発行する。サブプロセッサ２０１～２０３は上記のコマンドを受けると、共有メモリ３００から処理データを読み出して各処理を実行し、その後、結果データを共有メモリ３００に書き込む。
　デバッグ用にチップ内の主要なバスインタフェースのバスアクセスをバスモニタ出力する場合、メインプロセッサ１００はデバッグブロック４００に対してどのバスインタフェースのバスアクセスをバスモニタ出力するかを設定する。また、アドレス範囲やデータ範囲でバスモニタ出力するバスアクセスを制限するフィルタ設定を行なうとともに、バスモニタ出力の開始／停止条件やタイミング制御のためのトリガ設定も行なう。デバッグブロック４００は、選択されたバスインタフェースのバスモニタ回路１５１～１５３に対するバスモニタ出力イネーブル信号をハイレベルとすることにより、当該バスモニタ回路１５１乃至１５３のバスモニタ出力動作を開始せしめる。
　バスモニタ回路１５１～１５３として実施例１に係るバスモニタ回路１０を適用しているため、アクセス情報とデータ情報とをペアにして各バスインタフェースにおけるバスアクセス発生順序を保証したバスモニタ出力を行なうことができる。また、バスモニタ回路１５１～１５３から出力されるバスモニタ出力ストローブ信号（ＢＭＳＴＢ）とバスモニタ出力データ（ＢＭＤＡＴ）に基づいて、デバッグブロック４００はフィルタ制御及びトリガ制御を行い、各処理結果をデバッグブロック４００内のＦＩＦＯ部に一旦格納する。デバッグブロック４００内のＭＵＸ部にて、バスモニタ出力用の外部出力ピン数や出力クロック周波数の制限により１バスモニタ出力データを１サイクルで出力できない場合、バスモニタ出力データを多重化処理する。また、複数のバスインタフェースが選択されている場合には、バスインタフェース間のアクセス調停を行なって、各ＦＩＦＯ部からバスモニタ出力データを順次出力する。
　この場合、ＣＰＵバス１１０、コントロールバス２１０、及び１レイヤ分の共有メモリバス３１０の合計３系統のバスインタフェースを一度に観察（即ち、バスモニタ出力）することが可能となる。また、バスモニタ回路１５１～１５３にアドレス（Ａｄｄｒ）などのアクセス情報の入力時にタイムスタンプを付加する機構を実装することで、チップ外部での観測時に時間情報の取得が可能となる。この手法により、複数のバスインタフェース間のアクセス発生順序も観測することが可能となる。
　図６は、本発明の実施例２に係るバスモニタ回路２０を示すブロック図である。実施例２に係るバスモニタ回路２０は、コマンドやアドレスなどのアクセス情報、書込データ及び読出データの転送タイミングが異なるバスインタフェースプロトコルに対応するものである。
　図６に示すバスモニタ回路２０は、アクセス情報、読出データ及び書込データの転送タイミングが異なるバスインタフェースプロトコルに対応すべく、３種アクセス情報ＦＩＦＯ２１、読出データＦＩＦＯ２２及び書込データＦＩＦＯ２３の３種類のＦＩＦＯを具備している。アクセス情報ＦＩＦＯ２１は、バスモニタ対象のバス上に転送されるコマンドやアドレスなどのアクセス情報を格納する。読出データＦＩＦＯ２２は読み出しデータを格納し、書込データＦＩＦＯ２３は書き込みデータを格納する。
　実施例１と比較した実施例２の特徴は、アクセス情報ＦＩＦＯ２１、読出データＦＩＦＯ２２及び書込データＦＩＦＯ２３の３種類のＦＩＦＯを独立して具備することである。また、アクセス情報ＦＩＦＯ２１、読出データＦＩＦＯ２２及び書込データＦＩＦＯ２３を各々制御するためにＦＩＦＯ制御部２４、２５、２６が具備される。更に、読出データＦＩＦＯ２２又は書込データＦＩＦＯ２３の出力を選択するデータ情報選択部（ＳＥＬ）２７も具備される。
　実施例１と同様に、実施例２におけるアクセス情報として、書き込みアクセスと読み出しアクセスを区別するアクセス属性を示すコマンド（Ｃｍｄ）、書き込み時には書き込みアドレスを示し、読み出し時には読み出しアドレスを指定するアドレス（Ａｄｄｒ）、及びアクセス領域やデータサイズを指定するためのバイトイネーブル信号（ＢｙｔｅＥｎ）が想定される。
　アクセス情報ＦＩＦＯ２１の書き込みイネーブル信号（ＷＥ＿Ａ）は、コマンド（Ｃｍｄ）と、バス上でのコマンドを含むアクセス情報が受け付けられたことを示すコマンドアクセプト信号（ＣｍｄＡｃｋ）より構成される。アクセス情報ＦＩＦＯ２１の読み出しイネーブル信号（ＲＥ＿Ａ）は、アクセス情報ＦＩＦＯ２１のステータスと、アクセス情報ＦＩＦＯ２１の先頭データのアクセス属性（書き込み／読み出しアクセス）と、書込データＦＩＦＯ２３のステータス又は読出データＦＩＦＯ２２のステータスより構成される。
　読出データＦＩＦＯ２２の書き込みイネーブル信号（ＷＥ＿Ｒ）は、バス上に読み出しデータが転送されたことを示す応答信号（Ｒｅｓｐ）より構成される。読出データＦＩＦＯ２２の読み出しイネーブル信号（ＲＥ＿Ｒ）は、読出データＦＩＦＯ２２のステータスと、アクセス情報ＦＩＦＯ２１のステータスと、アクセス情報ＦＩＦＯ２１の先頭データのアクセス属性（書き込み／読み出しアクセス）より構成される。
　書込データＦＩＦＯ２３の書き込みイネーブル信号（ＷＥ＿Ｗ）は、バス上に書き込みデータが転送されたことを示す有効信号（Ｖａｌｉｄ）より構成される。書込データＦＩＦＯ２３の読み出しイネーブル信号（ＲＥ＿Ｗ）は、書込データＦＩＦＯ２３のステータスと、アクセス情報ＦＩＦＯ２１のステータスと、アクセス情報ＦＩＦＯ２１の先頭データのアクセス属性（書き込み／読み出しアクセス）より構成される。
　実施例１と同様に、実施例２でもアクセス情報とデータ情報（データ情報）とをペアでバスモニタ出力するために、データ情報選択部（ＳＥＬ）２７を具備している。
　次に、実施例２に係るバスモニタ回路２０の動作について説明する。図７は、実施例２に係るバスモニタ回路２０の動作を示すタイミング図である。
　実施例２に適用されるバスインタフェースプロトコルは、実施例１に適用されるバスインタフェースプロトコルと同様であり、読み出し時のパイプライン転送（スプリット転送）を可能とするものである。実施例１と異なり、実施例２では書き込みアクセス時において、コマンド（Ｃｍｄ）、アドレス（Ａｄｄｒ）及びバイトイネーブル信号（ＢｙｔｅＥｎ）などのアクセス情報の転送サイクルと、実際の書き込みデータ（ＷＤａｔａ）の転送サイクルとを分離することができる。即ち、実施例２では実施例１に比べて、書き込みデータ（ＷＤａｔａ）の転送サイクルを示すマスタからスレーブ方向へ有効信号（Ｖａｌｉｄ）が追加されていることである。
　尚、書き込みデータ（ＷＤａｔａ）についてスレーブ側とのハンドシェークが必要な場合には、スレーブからマスタ方向へデータアクセプト信号（ＤａｔａＡｃｋ）を追加してもよい。実施例１と同様に、実施例２のバスインタフェースプロトコルにおいても、アクセス情報の転送順序と読み出しデータ及び書き込みデータの転送順序が逆転することがある。但し、書き込みアクセス同士や読み出しアクセス同士におけるデータ情報の転送順序の逆転は許容されない。
　実施例２におけるバスモニタ出力のフォーマットは実施例１と同様である。即ち、バスモニタストローブ信号（ＢＭＳＴＢ）及びバスモニタ出力信号（ＢＭＤＡＴ）より構成される。ここで、バスモニタストローブ信号（ＢＭＳＴＢ）がハイレベルのサイクルで、バスモニタ出力信号（ＢＭＤＡＴ）が有効となる。実施例１と同様に実施例２においても、バスモニタ出力信号（ＢＭＤＡＴ）のビット構成により、コマンド（ＷｒｉｔｅＥｎ）、エラーフラグ（ＥｒｒｏｒＦｌａｇ）、アドレス（Ａｄｄｒ）及びバイトイネーブル信号（ＢｙｔｅＥｎ）などのアクセス情報と、書き込みデータ（ＷＤａｔａ）又は読み出しデータ（ＲＤａｔａ）などのデータ情報（アクセスデータ）とをペアにして同一サイクルで出力する。
　実施例２では、バスインタフェースプロトコル上では異なるサイクルにて転送されるアクセス情報と書き込みデータ／読み出しデータとをペアにして同一サイクルにてバスモニタ出力する。実施例１と同様に、実際のチップ外部での観測時にアドレス情報とデータ情報との対応付けが保証されているため、実施例２でも信頼性の高いデバッグを容易に実行できる。また、バスモニタ出力信号の所定のビット部分を書き込みデータと読み出しデータで共用しているため、少ないビット数で多くの情報を出力することができる。
　実施例２に係るバスモニタ回路２０において、マスタからスレーブ方向に転送されるコマンド（Ｃｍｄ）、アドレス（Ａｄｄｒ）及びバイトイネーブル信号（ＢｙｔｅＥｎ）などのアクセス情報はアクセス情報ＦＩＦＯ２１を介して出力される。書き込みデータ（ＷＤａｔａ）は書込データＦＩＦＯ２３を介して出力される。スレーブからマスタ方向に転送される読み出しデータ（ＲＤａｔａ）は読出データＦＩＦＯ２２を介して出力される。
　実施例２のバスインタフェースプロトコルでは、アクセス情報、書き込みデータ及び読み出しデータは異なる転送タイミングとなる。このバスインタフェースプロトコルに対応して、実施例２に係るバスモニタ回路２０ではアクセス情報ＦＩＦＯ２１、読出データＦＩＦＯ２２、書込データＦＩＦＯ２３を３種類のＦＩＦＯ制御部２４、２５、２６で制御している。
　図８は、実施例２に係るバスモニタ回路２０のＦＩＦＯ入力／出力制御処理を示すフローチャートである。
　先ず、ＦＩＦＯ入力制御処理について説明する。図８（Ａ）において、アクセス情報ＦＩＦＯ２１を制御するＦＩＦＯ制御部２４は、バス上に書き込みコマンド又は読み出しコマンドが転送されたタイミング、即ち、コマンド（Ｃｍｄ）が書き込み（Ｗ）又は読み出し（Ｒ）を示し、かつ、コマンドアクセプト信号（ＣｍｄＡｃｋ）がハイレベルのサイクルであるか否かを判定する（ステップＳ４１）。コマンド（Ｃｍｄ）が書き込み（Ｗ）又は読み出し（Ｒ）を示し、かつ、コマンドアクセプト信号（ＣｍｄＡｃｋ）がハイレベルのサイクルであれば、ＦＩＦＯ制御部２４はコマンド（Ｃｍｄ）、アドレス（Ａｄｄｒ）及びバイトイネーブル信号（ＢｙｔｅＥｎ）をアクセス情報ＦＩＦＯ２１にラッチ（ＷＥ＿Ａ＝１）する（ステップＳ４２）。ステップＳ４１の判定結果が「ＮＯ」の場合には、ＦＩＦＯ制御部２４はアクセス情報ＦＩＦＯ２１への入力制御を行わない（ＷＥ＿Ａ＝０）（ステップＳ４３）。
　図８（Ｂ）において、書込データＦＩＦＯ２３を制御するＦＩＦＯ制御部２６は、バス上に書き込みデータが転送されたタイミング、即ち、有効信号（Ｖａｌｉｄ）がハイレベルのサイクルであるか否かを判定する（ステップＳ５１）。有効信号（Ｖａｌｉｄ）がハイレベルであれば、ＦＩＦＯ制御部２６は書き込みデータ（ＷＤａｔａ）を書込データＦＩＦＯ２３にラッチ（ＷＥ＿Ｗ＝１）する（ステップＳ５２）。ステップＳ５１の判定結果が「ＮＯ」の場合には、ＦＩＦＯ制御部２６は書込データＦＩＦＯ２３への入力制御を行わない（ＷＥ＿Ｗ＝０）（ステップＳ５３）。
　図８（Ｃ）において、読出データＦＩＦＯ２２を制御するＦＩＦＯ制御部２５は、バス上に読出データが返送されたタイミング、即ち、応答信号（Ｒｅｓｐ）がハイレベルのサイクルであるか否かを判定する（ステップＳ６１）。応答信号（Ｒｅｓｐ）がハイレベルのサイクルであれば、ＦＩＦＯ制御部２５は読み出しデータ（ＲＤａｔａ）を読出データＦＩＦＯ２２にラッチ（ＷＥ＿Ｒ＝１）する（ステップＳ６２）。ステップＳ６１の判定結果が「ＮＯ」の場合には、ＦＩＦＯ制御部２５は読出データＦＩＦＯ２２への入力制御を行わない（ＷＥ＿Ｒ＝０）（ステップＳ６３）。
　実施例２におけるアクセス情報ＦＩＦＯ２１、読出データＦＩＦＯ２２及び書込データＦＩＦＯ２３の入力制御はバスインタフェース上に出力されるバス信号にのみ依存して実行される。
　次に、ＦＩＦＯ出力制御処理について説明する。ここで、アクセス情報ＦＩＦＯ２１、読出データＦＩＦＯ２２及び書込データＦＩＦＯ２３の３種類のＦＩＦＯは、読出データＦＩＦＯ２２及び書込データＦＩＦＯ２３のステータス（エンプティか否かの判定）と、アクセス情報ＦＩＦＯ２１の先頭のアクセス情報のコマンド（書き込み（Ｗ）／読み出し（Ｒ）コマンド）により出力制御される。
　図８（Ｄ）において、ＦＩＦＯ制御部２４乃至２６はアクセス情報ＦＩＦＯ２１のステータスがエンプティか否かを判定する（ステップＳ７１）。アクセス情報ＦＩＦＯ２１のステータスがエンプティの場合、出力制御を行なわない（ステップＳ７２）。
　ステップＳ７１の判定結果が「ＮＯ」の場合には、ＦＩＦＯ制御部２４乃至２６はアクセス情報ＦＩＦＯ２１の先頭のアクセス情報に書き込みコマンド（Ｗ）が格納されているか否か判定する（ステップＳ７３）。
　アクセス情報ＦＩＦＯ２１の先頭のアクセス情報が書き込みコマンド（Ｗ）を示す場合、ＦＩＦＯ制御部２４乃至２６は書込データＦＩＦＯ２３のステータスがエンプティか否かを判定する（ステップＳ７４）。書込データＦＩＦＯ２３のステータスがエンプティの場合、未だ書き込みデータがバス上に転送されていないため、ＦＩＦＯ出力制御を行なわず、待機状態（ＲＥ＿Ａ＝０、ＲＥ＿Ｗ＝０）とする（ステップＳ７５）。書込データＦＩＦＯ２３のステータスがエンプティでない場合には、アクセス情報ＦＩＦＯ２１の先頭のアクセス情報（即ち、コマンド（Ｃｍｄ）、アドレス（Ａｄｄｒ）及びバイトイネーブル信号（ＢｙｔｅＥｎ））と、書込データＦＩＦＯ２３の先頭に格納されている書き込みデータ（ＷＤａｔａ）とをペアにしてバスモニタ出力する（ＲＥ＿Ａ＝１、ＲＥ＿Ｗ＝１、ＳＥＬ＝１、ＢＭＳＴＢ＝１）（ステップＳ７６）。このとき、ＳＥＬ＝１であるため、書込データＦＩＦＯ２３の書き込みデータ（ＷＤａｔａ）がデータ情報選択部（ＳＥＬ）２７にて選択され、バスモニタ出力のデータ部分に格納される。
　ステップＳ７３において、アクセス情報ＦＩＦＯ２１の先頭のアクセス情報が読み出しコマンド（Ｒ）を示す場合、ＦＩＦＯ制御部２４乃至２６は読出データＦＩＦＯ２２のステータスがエンプティか否か判定する（ステップＳ７７）。読出データＦＩＦＯ２２のステータスがエンプティの場合、未だ読み出しデータがバス上に返送されていないため、ＦＩＦＯ制御部２４乃至２６は出力制御を行なわず、待機状態（ＲＥ＿Ａ＝０、ＲＥ＿Ｒ＝０）とする（ステップＳ７８）。
　読出データＦＩＦＯ２２のステータスがエンプティでない場合、アクセス情報ＦＩＦＯ２１の先頭に格納されている読み出しアクセスを示すコマンド（Ｃｍｄ）、アドレス（Ａｄｄｒ）、バイトイネーブル信号（ＢｙｔｅＥｎ）及び読み出しデータ（ＲＤａｔａ）を合わせてバスモニタ出力する（ＲＥ＿Ａ＝１、ＲＥ＿Ｒ＝１、ＳＥＬ＝０、ＢＭＳＴＢ＝１）（ステップＳ７９）。このとき、ＳＥＬ＝０であるため、読出データＦＩＦＯ２２の読み出しデータ（ＲＤａｔａ）がデータ情報選択部（ＳＥＬ）２７にて選択され、バスモニタ出力のデータ部分に格納される。
　ステップＳ７５、Ｓ７８の待機状態において、バス上に次のバスアクセスが発生した場合、アクセス情報ＦＩＦＯ２１にバスアクセスデータが蓄積される。
　以上の処理手順は、コマンド（Ｃｍｄ）やアドレス（Ａｄｄｒ）などのアクセス情報の転送サイクルに対して、対応する書き込みデータ（ＷＤａｔａ）はアクセス情報と同タイミング、或いは、遅れたタイミングで転送されるとともに、読み出しデータ（ＲＤａｔａ）の転送サイクルもアクセス情報と同タイミング、或いは、遅れたタイミングで転送されるバスインタフェースプロトコルの特徴を利用したものである。
　以上の処理手順により、実施例２に係るバスモニタ回路２０は、図７に示すように、アクセス情報とデータ情報（アクセスデータ）とをペアでバスモニタ出力することができる。
　例えば、図７の時刻Ｔ３、Ｔ７、Ｔ８、Ｔ１１のサイクルでは、アクセス情報ＦＩＦＯ２１の先頭のアクセス情報が書き込みコマンド（Ｗ）を示しているので、対応する書き込みデータが書込データＦＩＦＯ２３に入力されるのを待って、アクセス情報と対応する書き込みデータとがペアで出力される。
　図７の時刻Ｔ４、Ｔ５、Ｔ９のサイクルでは、アクセス情報ＦＩＦＯ２１の先頭のアクセス情報が読み出しコマンド（Ｒ）を示しているので、対応する読み出しデータが読出データＦＩＦＯ２２に入力されるのを待って、時刻Ｔ６、Ｔ１０、Ｔ１２のサイクルにて、アクセス情報と対応する読み出しデータとがペアで出力される。
　図７の時刻Ｔ５、Ｔ６、Ｔ７、Ｔ９、Ｔ１０のサイクルでは、書き込みデータ待機状態や読み出しデータ待機状態において次のバスアクセスが発生している。この場合、バスアクセスデータはアクセス情報ＦＩＦＯ２１に格納しておき、先頭の読み出しデータ待機状態のアクセス情報の出力後に順次ＦＩＦＯ処理される。
　アクセス情報ＦＩＦＯ２１の先頭のアクセス情報が書き込みアクセスを示すサイクルにおいて読み出しデータがバス上に返送された場合、その読み出しデータは読出データＦＩＦＯ２２に蓄積される。図７の時刻Ｔ１０において、アクセス情報ＦＩＦＯ２１の先頭のアクセス情報が読み出しアクセスを示すサイクルであり、かつ、書き込みデータがバス上に転送されているので、その書き込みデータは書込データＦＩＦＯ２３に蓄積される。
　このように、実施例２ではアクセス情報ＦＩＦＯ２１、読出データＦＩＦＯ２２及び書込データＦＩＦＯ２３の３種類のＦＩＦＯを連携させて出力制御を行なっているため、バスモニタ出力の転送順序がアクセス情報のアクセス情報ＦＩＦＯ２１への入力順序と同一となることが保証される。図７に示すように、読み出し時のパイプライン転送可能であり、書き込みデータと読み出しデータの転送順序が実際のバスアクセス発生順序と逆転する可能性があるバスインタフェースプロトコルにおいても、バスアクセス発生順序通りにバスモニタ出力することができる。
　次に、実施例１及び実施例２に係るバスモニタ回路１０、２０（図１、図６参照）におけるＦＩＦＯ段数の設定方法とエラー通知機構について説明する。
　実施例１のバスモニタ回路１０のアクセス情報／書込データＦＩＦＯ１１と読出データＦＩＦＯ１２のＦＩＦＯ段数は、バスモニタ対象であるバス上の読み出しレイテンシ（即ち、読み出しコマンドを受け付けたアクセプト信号（Ａｃｋ）がハイレベルとなるサイクルから、読み出しデータを返送する応答信号（Ｒｅｓｐ）がハイレベルとなるまでのサイクル数）の最大値によって見積もることができる。見積もられたＦＩＦＯ段数をバスモニタ回路１０に実装することにより、各ＦＩＦＯにオーバーフローが発生することを防止することができる。
　実施例２のバスモニタ回路２０のＦＩＦＯ段数は、上記の読み出しレイテンシの最大値に加えて、書き込みレイテンシ（即ち、マスタからの書き込みコマンドが受け付けられたサイクルから、実際に有効信号（Ｖａｌｉｄ）をハイレベルにして書き込みデータを転送するまでのサイクル数）の最大値によって見積もることができる。即ち、読み出しレイテンシの最大値と書き込みレイテンシの最大値の大きい方の値に基づいて見積もられたＦＩＦＯ段数をバスモニタ回路２０に実装することにより、各ＦＩＦＯにオーバーフローが発生することを防止することができる。
　また、バスコントローラ（例えば、図５に示すＣＰＵバス１１０、コントロールバス２１０、及び共有メモリバス３１０）内にバス制御用として読み出しデータ待ち中のマスタＩＤやスレーブＩＤを記憶しておくようなＦＩＦＯが実装される場合、そのＦＩＦＯ段数と同じＦＩＦＯ段数を用いてバスモニタ回路を実装することによりオーバーフローを防止するという手法もある。
　しかし、実施例１のバスモニタ回路１０及び実施例２のバスモニタ回路２０の何れにおいても、回路規模削減などの理由からＦＩＦＯ段数を制限して実装する必要がある場合、アクセス情報／書込データＦＩＦＯ１１やアクセス情報ＦＩＦＯ２１においてオーバーフローが発生する可能性がある。アクセス情報／書込データＦＩＦＯ１１やアクセス情報ＦＩＦＯ２１のオーバーフローは、各ＦＩＦＯの先頭のアクセス情報に対応する書き込みデータ又は読み出しデータが未だバス上に転送されず待機状態となっているにも拘らず、次々にＦＩＦＯ段数以上のバスアクセスがバス上に発生することにより発生する。この場合、バスモニタ出力信号（ＢＭＤＡＴ）のエラーフラグビットを用いてアクセス情報とデータ情報の不一致を通知する。
　図９は、実施例２に係るバスモニタ回路２０におけるエラー通知機構を説明するためのタイミング図である。図９は、エラーフラグビットを用いてアドレスとデータの不一致を通知するバスモニタ出力信号の出力タイミングを示している。ここでは、簡略化のためにＦＩＦＯ段数を「４」としているが、これに限定されるものではない。実際のＦＩＦＯ段数を「８」、「１６」、「３２」等としてもよい。
　図９では、アクセス情報に対応する読み出しデータが読出データＦＩＦＯ２２に入力されないためにアクセス情報ＦＩＦＯ２１がフル状態となり、かつ、次のバスアクセスが発生した場合（即ち、時刻Ｔ５のサイクル）、本来ならＦＩＦＯ段数不足で消失するはずのアクセス情報ＦＩＦＯ２１の先頭のアクセス情報がバスモニタ出力される。このとき、対応する読み出しデータは存在しないため、アクセス情報はオールゼロのデータとペアでバスモニタ出力される。また、バスモニタ出力信号のエラーフラグビット（ＢＭＤＡＴ［５５］：ＥｒｒｏｒＦｌａｇ）をハイレベルとすることにより、アクセス情報とデータ情報の不一致を外部装置に通知する（時刻Ｔ６のサイクル参照）。
　一旦アクセス情報ＦＩＦＯ２１がオーバーフローしてしまうと、その後、アクセス情報ＦＩＦＯ２１のステータスがエンプティになるまでアクセス情報とデータ情報の不一致が継続することとなるため、オーバーフロー時にアクセス情報ＦＩＦＯ２１の先頭だったアクセス属性（図９では読み出しアクセス（Ｒ））と同じ場合、アクセス情報ＦＩＦＯ２１のステータスがエンプティになるまで、エラーフラグをハイレベルにし続ける。
　アクセス情報ＦＩＦＯ２１のステータスがエンプティになった後、読出データＦＩＦＯ２２や書込データＦＩＦＯ２３に読出データや書込データが存在する場合がある。この場合、アクセス情報をオールゼロのビットとし、エラーフラグをハイレベルにして、データ情報のみをバスモニタ出力するようにする（時刻Ｔ１２のサイクル参照）。
　以上のように、エラーフラグ通知機構を実装することにより、信頼性の高いバスモニタ出力と信頼性の低いバスモニタ出力とをチップ外部にて区別することが可能となる。これは、バスアクセス情報の消失を防止することにも繋がり、チップ外部での観測時、エラーフラグビットを用いてアクセス情報とデータ情報との対応付けを推定することもできる。
　図１０は、本発明の実施例３に係るバスモニタ回路３０の構成を示すブロック図である。実施例３は、バスモニタ出力のサイクル数を削減するためにアドレス情報とデータ情報を共用したバスモニタ出力信号を形成するものである。
　実施例３に係るバスモニタ回路３０は、実施例１に係るバスモニタ回路１０を拡張した構成とするものである。バスモニタ回路３０は、アクセス情報／書込データＦＩＦＯ３１と読出データＦＩＦＯ３２の２種類のＦＩＦＯを具備している。また、バスモニタ回路３０にはアクセス情報／書込データＦＩＦＯ３１を制御するためのＦＩＦＯ制御部３４と読出データＦＩＦＯ３２を制御するためのＦＩＦＯ制御部３５を具備する。バスモニタ回路３０には、アクセス情報とデータ情報（アクセスデータ）とをペアにしてバスモニタ出力するためにデータ情報選択部（ＳＥＬ）３６が備えられる。上記の構成は、実施例１と同様である。
　図１０において、アクセス情報／書込データＦＩＦＯ３１及び読出データＦＩＦＯ３２の後段に実施例３の特有構成として、バスモニタ出力信号（ＢＭＳＴＢ、ＢＭＤＡＴ）の遅延部（Ｓｔｂ、Ｅｒｒ、Ｃｎｔ、Ａｄｒ、Ｄａｔ）６０～６４、アドレス比較器（ＣＭＰ）６５、制御情報マスク（ＭＳＫ）６６及びアドレス情報選択部（ＳＥＬ）６７が備えられる。
　実施例３に係るバスモニタ回路３０において、バスモニタ出力信号（ＢＭＤＡＴ）は以下のビット構成を有している。ここで、バスモニタ出力信号中のＢＭＤＡＴ［６３：３２］はアドレス情報とデータ情報を共用できる。
　ＢＭＤＡＴ［６９］：エラーフラグ（ＥｒｒｏｒＦｌａｇ）
　ＢＭＤＡＴ［６８］：コマンド、ライトイネーブル（ＷｒｉｔｅＥｎ）
　ＢＭＤＡＴ［６７：６４］：バイトイネーブル（ＢｙｔｅＥｎ）
　ＢＭＤＡＴ［６３：３２］：アドレス／データ（Ａｄｄｒ／Ｄａｔａ）
　ＢＭＤＡＴ［３１：０］：アクセスデータ
　制御情報マスク（ＭＳＫ）６６にてバイトイネーブル信号（ＢｙｔｅＥｎ）などの制御情報をマスクするか否か、アドレス情報選択部（ＳＥＬ）６７にて遅延部６４からのアドレス情報とデータ情報選択部（ＳＥＬ）３６からのデータ情報の何れを選択するかについては、アドレス比較器（ＣＭＰ）６５の比較結果により決定される。
　次に、実施例３に係るバスモニタ回路３０の動作について説明する。図１１は、実施例３に係るバスモニタ回路３０の動作を示すタイミング図である。図１１ではバスモニタ出力信号の転送タイミングを示しており、実施例３に適用されるバスインタフェースプロトコルは実施例１（図２及び図３参照）と同様である。
　尚、図１１において最初の３個の書き込みアクセスＷ０、Ｗ１、Ｗ２は連続するインクリメンタルアドレスへのバーストアクセスであり、次の３個の読み出しアクセスＲ３、Ｒ４、Ｒ５もインクリメンタルアドレスへのバーストアクセスとしている。
　バスモニタ回路３０にてバスモニタ出力可能となったバスアクセスデータがアクセス情報／書込データＦＩＦＯ３１やデータ情報選択部（ＳＥＬ）３６から出力された場合、実施例３ではそのまま出力せず、一旦バスモニタ出力出力信号の遅延部６０～６４にてラッチしてから出力する（図１１の時刻Ｔ２、Ｔ３、Ｔ８、Ｔ９、Ｔ１１のサイクル参照）。このラッチタイミングにて、アドレス比較器（ＣＭＰ）６５にて今回のバスアクセスデータと前回のバスアクセスデータとの間でアドレス情報の比較が行なわれる。
　今回のバスアクセスデータのアドレス情報が前回のバスアクセスデータのインクリメンタルアドレスと一致する場合には、今回のバスアクセスデータのバスモニタ出力が保留される。次回のバスアクセスデータがバスモニタ出力可能となった時にもアドレス比較器（ＣＭＰ）６５にてアドレス情報の比較が行なわれる。次回のバスアクセスデータも継続してインクリメンタルアドレスへのアクセスであると判定された場合、制御情報マスク（ＭＳＫ）６６にて制御情報ビットがマスクされ、アドレス情報選択部（ＳＥＬ）６７にて保留されていた今回のバスアクセスデータのアドレス情報ではなく、次回のバスアクセスデータを選択してバスモニタ出力する（図１１の時刻Ｔ４、Ｔ１０参照）。
　上記のサイクルにおいて、制御情報ビットはオールゼロの固定値にマスクされ、アドレス情報ビットとデータ情報ビットを用いて２アクセス分のバスモニタ出力信号が形成される。即ち、制御情報ビットのマスクにより、前回のバスアクセスデータに対するインクリメンタルアドレスへのデータ情報であることを示すとともに、通常２サイクル必要な２アクセス分のデータ情報を１サイクルにてバスモニタ出力することができる。また、次回のバスアクセスデータがインクリメンタルアドレスへのアクセスではなかった場合、アドレス情報選択部（ＳＥＬ）６７にて保留していたバスアクセスデータをそのままバスモニタ出力するとともに、次回のバスアクセスデータが遅延部６０～６４にてラッチされる。
　実施例３では、前後のバスアクセスデータにおけるアドレス情報の比較を行い、インクリメンタルアドレスへのアクセスと判定された場合には、アドレス情報をデータ情報として共用することにより、実施例１に比べてバスモニタ出力のサイクル数を削減することができる。
　また、実施例３はチップ外部で制御情報ビットがマスクされているか否かを観察するだけで実際のアドレス情報とデータ情報の復元が容易である。この技術的特長は、実施例１に示したようなアクセスの発生順序を保証可能なバスモニタ回路の後段に付加することにより、より大きなバスモニタ出力のサイクル数の削減が期待できる。即ち、バス上で転送されているインクリメンタルアドレスへのバーストアクセスがそのままの順序で出力されるという技術的特長をバスモニタ回路に組み合わせることにより、従来技術では実現できない技術的効果を奏することができる。
　図１１において、時刻Ｔ８のサイクルで発生した書き込みアクセスＷ６よりも時刻Ｔ９にて読み出しデータが返送される読み出しアクセスＲ５を先にバスモニタ出力可能とすることにより、その前の読み出しアクセスＲ３、Ｒ４のインクリメンタルアドレスへのバーストアクセスが処理可能となる。また、読み出し時のパイプライン転送（スプリット転送）が可能なバスインタフェースプロトコルでは、インクリメンタルバーストによるデータ転送が多くなることが想定されるため、実施例３は高い技術的効果を奏する。
　図１２は、本発明の実施例４に係るバスモニタ回路４の構成を示すブロック図である。実施例４は、バスモニタ出力信号のビット数を削減するためにアドレス情報とデータ情報を共用したバスモニタ出力信号を形成するものである。
　実施例４に係るバスモニタ回路４０は、実施例１に係るバスモニタ回路１０を拡張した構成としている。バスモニタ回路４０は、アクセス情報／書込データＦＩＦＯ４１と読出データＦＩＦＯ４２の２種類のＦＩＦＯを具備する。バスモニタ回路４０はアクセス情報／書込データＦＩＦＯ４１を制御するＦＩＦＯ制御部４４と読出データＦＩＦＯ４２を制御するＦＩＦＯ制御部４５を具備する。また、バスモニタ回路４０はアクセス情報とデータ情報（アクセスデータ）とをペアにしてバスモニタ出力するためにデータ情報選択部（ＳＥＬ）４６を具備する。上記の構成は実施例１と同様である。
　実施例４の特有構成として、図１２に示すようにアクセス情報／書込データＦＩＦＯ４１及びデータ情報選択部（ＳＥＬ）４６の後段に、バスモニタ出力信号（ＢＭＳＴＢ、ＢＭＤＡＴ）の遅延部（Ｓｔｂ、Ｅｒｒ、Ｃｎｔ、Ａｄｒ、Ｄａｔ）７０～７４、アドレス比較器（ＣＭＰ）７５、制御情報／アドレス情報マスク（ＭＳＫ）７６及びデータ情報選択部（ＳＥＬ）７７が備えられる。
　実施例４に係るバスモニタ回路４０において、バスモニタ出力信号（ＢＭＤＡＴ）は以下のビット構成を有している。これにより、実施例１に比べて実施例４ではバスモニタ出力信号（ＢＭＤＡＴ）のビット数が削減される。
　ＢＭＤＡＴ［４５］：エラーフラグ（ＥｒｒｏｒＦｌａｇ）
　ＢＭＤＡＴ［４４］：コマンド、ライトイネーブル（ＷｒｉｔｅＥｎ）
　ＢＭＤＡＴ［４３：４０］：バイトイネーブル（ＢｙｔｅＥｎ）
　ＢＭＤＡＴ［３９：３２］：アドレス（Ａｄｄｒ　Ｌｏｗ）
　ＢＭＤＡＴ［３１：０］：アクセスデータ／アドレス（Ｄａｔａ／Ａｄｄｒ　Ｈｉｇｈ）
　ここで、制御情報／アドレス情報マスク（ＭＳＫ）７６にてバイトイネーブル信号（ＢｙｔｅＥｎ）やアドレス（Ａｄｄｒ）の下位ビット（図１２では８ビットに削減）をマスクするか否か、データ情報選択部（ＳＥＬ）７７にて遅延部７０～７４からのデータとアクセス情報／書込データＦＩＦＯ４１からのアドレス（Ａｄｄｒ）の上位ビットの何れを選択するかについては、アドレス比較器（ＣＭＰ）７５の比較結果によって決定される。
　次に、実施例４に係るバスモニタ回路４０の動作について説明する。図１３は、実施例４に係るバスモニタ回路４０の動作を示すタイミング図である。図１３は、バスモニタ回路４０のバスモニタ出力信号の転送タイミングを示している。また、図１３に適用されるバスインタフェースプロトコルは実施例１（図２及び図３参照）と同様である。
　但し、図１３では最初の３個の書き込みアクセスＷ０、Ｗ１、Ｗ２はそのアドレス（Ａｄｄｒ）の上位ビットが等しい隣接領域へのアクセスとし、次の３個の読み出しアクセスＲ３、Ｒ４、Ｒ５のアドレス（Ａｄｄｒ）も上位ビットが等しい隣接領域へのアクセスとする。
　バスモニタ回路４０においてバスモニタ出力可能となったバスアクセスデータがアクセス情報／書込データＦＩＦＯ４１やデータ情報選択部（ＳＥＬ）４６から出力された場合、実施例４はこのバスモニタ出力信号をそのまま出力せず、図１３の時刻Ｔ３、Ｔ４、Ｔ５、Ｔ８、Ｔ９、Ｔ１０、Ｔ１２のサイクルに示すように一旦遅延部７０～７４にてラッチされる。
　今回のバスアクセスデータはそのラッチタイミング前にアドレス比較器（ＣＭＰ）７５にて前回のバスアクセスデータとアドレス情報の上位ビットが比較される。今回のバスアクセスデータのアドレスの上位ビットが前回のバスアクセスデータのアドレスの上位ビットと一致する場合、図１３の時刻Ｔ４、Ｔ５、Ｔ９、Ｔ１０のサイクルで示すように今回のバスアクセスデータのバスモニタ出力信号がラッチされ、次の１サイクルで出力される。このとき、アドレス情報は下位ビット（図１２では８ビット）のみが出力される。
　一方、今回のバスアクセスデータのアドレスの上位ビットが前回のバスアクセスデータのアドレスの上位ビットと異なる場合には、バスアクセスデータが２サイクルにかけて出力される。１サイクル目では、制御情報／アドレス情報マスク（ＭＳＫ）７６により制御情報とアドレス情報が固定値ビットでマスクされる。同時に、図１３の時刻Ｔ２、Ｔ７、Ｔ１１のサイクルに示すように、データ情報選択部（ＳＥＬ）７７によりデータ情報にアドレス（Ａｄｄｒ）の上位ビットが選択されてバスモニタ出力される。その後、図１３の時刻Ｔ３、Ｔ８、Ｔ１２のサイクルで示すように、バスアクセスデータのバスモニタ出力信号が遅延部７０～７４にラッチされ、２サイクル目において残りのバスモニタ出力信号（即ち、制御情報、アドレスの下位ビット、及びデータ）が出力される。
　上記の１サイクル目では、前回のバスアクセスデータをバスモニタ出力するタイミングと重なる可能性があるため、ＦＩＦＯ制御部４４及び４５を用いてアクセス情報／書込データＦＩＦＯ４１及び読出データＦＩＦＯ４２によるバスモニタ出力信号の読み出しサイクルを１サイクル遅らせる。
　このように、実施例４に係るバスモニタ回路４０は今回のバスアクセスデータと前回のバスアクセスデータとをアドレスの上位ビットにて比較し、両者が同一のアドレスの上位ビットを有しており隣接領域へのアクセスであると判定された場合にはアドレスの下位ビットのみを出力し、一方、両者のアドレスの上位ビットが異なる領域へのアクセスと判定された場合には２サイクルでバスモニタ出力信号を出力する。このような機構を実装することにより、実施例１に比べて実施例４ではバスモニタ出力信号（ＢＭＤＡＴ）のビット数を削減することができる。
　また、実施例４ではチップ外部にて制御情報やアドレス情報が固定値ビットにマスクされているか否かを観察することにより、実際のバスアクセス情報の復元が容易となる。この実施例４の技術的特長は、実施例１に示したアクセスの発生順序を保証可能なバスモニタ回路の後段に付加することにより、２サイクルでバスモニタ出力を行なうことによるサイクルオーバーヘッドの発生確率を抑制することができる。即ち、実施例４の技術的特長をバス上に発生するバスアクセスをそのままの発生順序で出力するバスモニタ回路と組み合わせることにより、従来技術では実現できない技術的効果を奏することができる。
　図１３において、時刻Ｔ８のサイクルで転送された書き込みアクセスＷ６よりも時刻Ｔ８のサイクルで読み出しデータが返送される読み出しアクセスＲ５を先にバスモニタ出力可能としているため、その前の読み出しアクセスＲ３、Ｒ４の隣接領域へのアクセスが可能となる。また、読み出し時のパイプライン転送（スプリット転送）可能なバスインタフェースプロトコルでは、バースト転送を用いた隣接領域へのデータ転送が多く発生することが想定されるため、少ないサイクルオーバーヘッドでバスモニタ出力信号（ＢＭＤＡＴ）のビット数を削減することが可能となる。
　尚、本発明は前述の実施例に限定されるものではなく、添付する請求の範囲に規定された発明の範囲内で種々の変更や応用が可能である。
　本発明は、システムＬＳＩやＳｏＣなどの信号処理チップ内部のバスのアクセス情報をチップ外部で観察することを可能とするバスモニタ回路に適用されるものであり、特に、パイプライン転送やスプリット転送可能なバスインタフェースプロトコルに適用してバスアクセス発生順序を正確に反映したバスモニタ出力を行ない、以って、効率よく信頼性の高いデバッグを実現するものである。
　１０　　バスモニタ回路
　１１　　アクセス情報／書込データＦＩＦＯ
　１２　　読出データＦＩＦＯ
　１４　　ＦＩＦＯ制御部
　１５　　ＦＩＦＯ制御部
　１６　　データ情報選択部
　２０　　バスモニタ回路
　２１　　アクセス情報ＦＩＦＯ
　２２　　読出データＦＩＦＯ
　２３　　書込データＦＩＦＯ
　２４　　ＦＩＦＯ制御部
　２５　　ＦＩＦＯ制御部
　２６　　ＦＩＦＯ制御部
　２７　　データ情報選択部
　３０　　バスモニタ回路
　３１　　アクセス情報／書込データＦＩＦＯ
　３２　　読出データＦＩＦＯ
　３４　　ＦＩＦＯ制御部
　３５　　ＦＩＦＯ制御部
　３６　　データ情報選択部
　４０　　バスモニタ回路
　４１　　アクセス情報／書込データＦＩＦＯ
　４２　　読出データＦＩＦＯ
　４４　　ＦＩＦＯ制御部
　４５　　ＦＩＦＯ制御部
　４６　　データ情報選択部
　６０～６４　遅延部
　６５　　アドレス比較器
　６６　　制御情報マスク
　６７　　アドレス情報選択部
　７０～７４　遅延部
　７５　　アドレス比較部
　７６　　制御情報／アドレス情報マスク
　７７　　データ情報選択部
　１００　メインプロセッサ
　１０１　割り込みコントローラ
　１１０　ＣＰＵバス
　１５１～１５３　バスモニタ回路
　２００　実行制御プロセッサ
　２０１～２０６　サブプロセッサ
　２１０　コントロールバス
　３００　共有メモリ
　３１０　共有メモリバス
　３３０　バス選択部
　４００　デバッグブロック
　５００　データ符号化／復号化処理システム

Claims (8)

  1. 　マスタとスレーブ間のデータ転送に供するバスをバスモニタ出力するバスモニタ回路において、
    　第１のＦＩＦＯと、
    　第１のＦＩＦＯと異なるタイミングで動作する第２のＦＩＦＯと、
    　第１のＦＩＦＯ及び第２のＦＩＦＯを制御する制御部と、
    　書き込みデータ又は読み出しデータを選択する選択部を具備し、
    　制御部は、バス上でマスタからスレーブ方向に転送されるアクセス情報を第１のＦＩＦＯに順次格納し、その後、第１のＦＩＦＯの先頭に格納されたアクセス情報の属性が書き込みアクセスか読み出しアクセスかに応じて、第１のＦＩＦＯ又は第２のＦＩＦＯが出力可能となるのを待って、第１のＦＩＦＯ又は第２のＦＩＦＯから書き込みデータ又は読み出しデータを出力させるとともに、第１のＦＩＦＯからアクセス情報を出力させ、
    　選択部により第１のＦＩＦＯの先頭に格納されたアクセス情報の属性に従って書き込みデータ又は読み出しデータを選択してアクセス情報とペアにして同一サイクルで出力することを特徴とするバスモニタ回路。
  2. 　前記制御部は、バス上でマスタからスレーブ方向に転送されるアクセス情報を第１のＦＩＦＯに順次格納するとともに、アクセス情報と同一タイミングで転送される書き込みデータを第１のＦＩＦＯに順次格納し、
    　バス上でスレーブからマスタ方向に返送される読み出しデータを第２のＦＩＦＯに順次格納し、
    　第１のＦＩＦＯの先頭に格納されたアクセス情報の属性が書き込みアクセスの場合、アクセス情報と対応する書き込みデータとを第１のＦＩＦＯから出力させ、
    　第１のＦＩＦＯの先頭に格納されたアクセス情報の属性が読み出しアクセスの場合、第２のＦＩＦＯが出力可能になるのを待って第１のＦＩＦＯからアクセス情報を出力させるとともに、第２のＦＩＦＯから読み出しデータを出力させるようにした請求項１記載のバスモニタ回路。
  3. 　第１のＦＩＦＯ及び第２のＦＩＦＯと異なるタイミングで動作する第３のＦＩＦＯを更に具備し、
    　前記制御部は、バス上でマスタからスレーブ方向に転送されるアクセス情報を第１のＦＩＦＯに順次格納し、
    　バス上でマスタからスレーブ方向に転送される書き込みデータを第３のＦＩＦＯに順次格納し、
    　バス上でスレーブからマスタ方向に返送される読み出しデータを第２のＦＩＦＯに順次格納し、
    　第１のＦＩＦＯの先頭に格納されたアクセス情報の属性が書き込みアクセスの場合、書き込みデータが第３のＦＩＦＯから出力可能になるのを待って、第３のＦＩＦＯから書き込みデータを出力させるとともに、第１のＦＩＦＯからアクセス情報を出力させ、
    　第１のＦＩＦＯの先頭に格納されたアクセス情報の属性が読み出しアクセスの場合、読み出しデータが第２のＦＩＦＯから出力可能になるのを待って、第２のＦＩＦＯから読み出しデータを出力させるとともに、第１のＦＩＦＯからアクセス情報を出力させるようにした請求項１記載のバスモニタ回路。
  4. 　前記制御部は、第１のＦＩＦＯのオーバーフローを検出するとエラーフラグビットによりエラー状態を通知するとともに、第１のＦＩＦＯの先頭に格納されオーバーフローにより消失するアクセス情報をエラーフラグビットとともに出力するようにした請求項１乃至請求項３のいずれかに記載のバスモニタ回路。
  5. 　バスモニタ出力をラッチする遅延部と、
    　時間的に前後するバスアクセスデータがインクリメンタルアドレスへのアクセスであるか否かを比較判定するアドレス比較部と、
    　バスモニタ出力のアドレス部をデータ部として共用させるアドレス情報選択部を更に具備する請求項１乃至請求項４のいずれかに記載のバスモニタ回路。
  6. 　バスモニタ出力をラッチする遅延部と、
    　時間的に前後するバスアクセスデータのアドレスの上位ビットが一致しているか否かを比較判定するアドレス比較部と、
    　バスモニタ出力のデータ部をアドレスの上位ビットとして共用させるデータ情報選択部を更に具備する請求項１乃至請求項４のいずれかに記載のバスモニタ回路。
  7. 　アクセス情報を第１のＦＩＦＯに格納するタイミングでタイムスタンプ情報を付加するようにした請求項１乃至請求項６のいずれかに記載のバスモニタ回路。
  8. 　異なるタイミングで動作する第１のＦＩＦＯと第２のＦＩＦＯを用いてマスタとスレーブ間のデータ転送に供するバスをバスモニタ出力するバスモニタ方法において、
    　バス上でマスタからスレーブ方向に転送されるアクセス情報を第１のＦＩＦＯに順次格納し、
    　第１のＦＩＦＯの先頭に格納されたアクセス情報の属性が書き込みアクセスか読み出しアクセスかに応じて、第１のＦＩＦＯ又は第２のＦＩＦＯが出力可能になるのを待って、第１のＦＩＦＯ又は第２のＦＩＦＯから書き込みデータ又は読み出しデータを出力させるとともに、第１のＦＩＦＯからアクセス情報を出力させ、
    　第１のＦＩＦＯの先頭に格納されたアクセス情報の属性に従って書き込みデータ又は読み出しデータを選択し、アクセス情報とペアにして同一サイクルで出力することを特徴とするバスモニタ方法。
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