JP2005196782A - メモリエミュレーションモジュールを用いて高速でテストできるエンベデッドmcu、及びそのテスト方法 - Google Patents
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Abstract
【解決手段】バスマスタ装置420と連結されてバスマスタ装置420の臨時データを保存するか、または、テストモード時にテストベクトルを保存する内部メモリブロック440と、プロセッサコア410の動作上の外部メモリ460、または内部メモリブロック440をアクセスするメモリコントローラ430と、メモリコントローラ430と内部メモリブロック440との間に連結されて、テストモード時にテストベクトルを内部メモリブロック440に保存するメモリエミュレーションモジュールブロック450と、を含むエンベデッドMCU400。
【選択図】図4
Description
したがって、高速チップを検証するためのエンベデッドMCUが必要である。
本発明の他の目的は、前記エンベデッドMCUのテスト方法を提供するところにある。
以下、添付図面を参照して本発明の好ましい実施例を説明することで、本発明を詳細に説明する。各図面に示された同じ参照符号は同じ部材を示す。
410 プロセッサコア
420 バスマスタ装置
430 メモリコントローラ
435 第1選択部
440 内部メモリブロック
445 第2選択部
450 メモリエミュレーションモジュールブロック
460 外部メモリ
Claims (14)
- 外部装置から提供されるテストベクトルを保存する内部メモリと、
前記内部メモリブロックを制御するメモリコントローラと、
テストモード時に前記テストベクトルを前記内部メモリに保存するメモリエミュレーションモジュールと、を備えることを特徴とするエンベデッドMCU。 - 前記メモリエミュレーションモジュールは、
前記メモリコントローラがアクセスする前記内部メモリの領域を設定するアドレスマッピングレジスターと、
前記メモリコントローラがアクセスする前記内部メモリの領域をアドレッシングするアドレスデコーダと、
外部メモリアクセス信号を、前記内部メモリの類型によるアクセス信号に変換させるアクセスコントロール信号変換部と、を備えることを特徴とする請求項1に記載のエンベデッドMCU。 - 前記内部メモリの類型は、
ROM、SRAM、フラッシュメモリ、及びSDRAMのうちいずれか1つであることを特徴とする請求項2に記載のエンベデッドMCU。 - 前記アクセスコントロール信号変換部は、
前記外部メモリアクセス信号を、前記内部メモリのROM、SRAM及びフラッシュメモリ領域をアクセスする信号に変換するスタティックメモリ信号変換部と、
前記外部メモリアクセス信号を、前記内部メモリのSDRAM領域をアクセスする信号に変換するダイナミックメモリ信号変換部と、を含むことを特徴とする請求項2に記載のエンベデッドMCU。 - 前記エンベデッドMCUは、
前記外部装置と前記メモリエミュレーションモジュールとを前記メモリコントローラと連結する第1選択部と、
バスマスタ装置と前記メモリエミュレーションモジュールとを前記内部メモリと連結する第2選択部と、を更に備えることを特徴とする請求項1に記載のエンベデッドMCU。 - 前記メモリエミュレーションモジュールは、
前記メモリコントローラと前記内部メモリとの間に連結されることを特徴とする請求項1に記載のエンベデッドMCU。 - プロセッサコアやバスマスタ装置が連結されるバスと、
前記バスマスタ装置と連結されて前記バスマスタ装置の臨時データを保存し、テストモード時にテストベクトルを保存する内部メモリと、
前記プロセッサコアの動作上の外部メモリ、または前記内部メモリをアクセスするメモリコントローラと、
前記メモリコントローラと前記内部メモリとの間に連結され、前記テストモード時に前記テストベクトルを前記内部メモリに保存するメモリエミュレーションモジュールと、
前記外部メモリと前記メモリエミュレーションモジュールとを前記メモリコントローラと連結する第1選択部と、
前記バスマスタ装置と前記メモリエミュレーションモジュールとを前記内部メモリと連結する第2選択部と、を備えることを特徴とするエンベデッドMCU。 - 前記メモリエミュレーションモジュールブロックは、
前記メモリコントローラがアクセスする前記内部メモリの領域を設定するアドレスマッピングレジスターと、
前記メモリコントローラがアクセスする前記内部メモリの領域をアドレッシングするアドレスデコーダと、
前記内部メモリの類型によって、所定のアクセス信号に変換させるアクセスコントロール信号変換部と、を備えることを特徴とする請求項7に記載のエンベデッドMCU。 - 前記内部メモリの類型は、
ROM、SRAM、フラッシュメモリ、及びSDRAMのうちいずれか1つであることを特徴とする請求項8に記載のエンベデッドMCU。 - 前記エンベデッドMCUは、
前記内部メモリブロックに保存された前記テストベクトルによるテスト結果を出力する入出力コントローラを更に備えることを特徴とするを請求項7に記載のエンベデッドMCU。 - エンベデッドMCUをテストするためのテストベクトルを受信する段階と、
メモリエミュレーションモジュールを介して、前記テストベクトルが保存される内部メモリブロックの領域を設定する段階と、
前記設定された内部メモリのアクセス信号を発生させる段階と、
前記設定される内部メモリ領域に前記テストベクトルを保存する段階と、
前記内部メモリブロックに保存されたテストベクトルによって、前記エンベデッドMCUをテストする段階と、
前記テスト結果を出力する段階と、を備えることを特徴とするエンベデッドMCUテスト方法。 - 前記エンベデッドMCUテスト方法は、
外部装置からデータが、前記メモリエミュレーションモジュールを介して前記内部メモリにローディングされる時、制御信号とデータ信号とを保存する段階と、
前記制御信号と前記データ信号とを、前記メモリエミュレーションモジュールを介して前記内部メモリに伝送する段階と、を更に備えることを特徴とする請求項11に記載のエンベデッドMCUテスト方法。 - 前記設定された内部メモリのアクセス信号を発生させる段階は、
外部メモリアクセス信号を、前記内部メモリの類型によって、前記内部メモリをアクセスする信号に変換する段階であることを特徴とする請求項11に記載のエンベデッドMCUテスト方法。 - 前記内部メモリの類型は、
ROM、SRAM、フラッシュメモリ、及びSDRAMのうちいずれか1つであることを特徴とする請求項13に記載のエンベデッドMCUテスト方法。
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---|---|---|---|---|
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Families Citing this family (10)
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---|---|---|---|---|
US7730268B2 (en) * | 2006-08-18 | 2010-06-01 | Cypress Semiconductor Corporation | Multiprocessor system having an input/output (I/O) bridge circuit for transferring data between volatile and non-volatile memory |
JP4561782B2 (ja) * | 2007-06-21 | 2010-10-13 | ソニー株式会社 | 半導体メモリ装置、半導体メモリ装置の動作方法 |
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KR101877939B1 (ko) * | 2012-03-15 | 2018-08-10 | 에스케이하이닉스 주식회사 | 테스트 회로, 메모리 시스템 및 메모리 시스템의 테스트 방법 |
US9275757B2 (en) | 2013-02-01 | 2016-03-01 | Scaleo Chip | Apparatus and method for non-intrusive random memory failure emulation within an integrated circuit |
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WO1993010492A1 (en) * | 1991-11-12 | 1993-05-27 | Microchip Technology Inc. | Self-programming microcontroller with stored instruction to command program from external memory |
US5617531A (en) * | 1993-11-02 | 1997-04-01 | Motorola, Inc. | Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor |
US5701488A (en) * | 1995-06-07 | 1997-12-23 | Motorola, Inc. | Method and apparatus for restoring a target MCU debug session to a prior state |
US5689684A (en) * | 1995-06-07 | 1997-11-18 | Motorola, Inc. | Method and apparatus for automatically reconfiguring a host debugger based on a target MCU identity |
JP3003587B2 (ja) * | 1996-08-02 | 2000-01-31 | 日本電気株式会社 | 個別テストプログラム作成方式 |
US6249893B1 (en) * | 1998-10-30 | 2001-06-19 | Advantest Corp. | Method and structure for testing embedded cores based system-on-a-chip |
US6370661B1 (en) * | 1999-04-26 | 2002-04-09 | Ip-First, Llc | Apparatus for testing memory in a microprocessor |
TW556333B (en) | 2001-09-14 | 2003-10-01 | Fujitsu Ltd | Semiconductor device |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105929818A (zh) * | 2016-07-05 | 2016-09-07 | 深圳市博巨兴实业发展有限公司 | 一种微控制器soc内建io映射测试装置 |
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