JP2001306493A

JP2001306493A - データ転送制御装置及びマイクロコンピュータ

Info

Publication number: JP2001306493A
Application number: JP2000126291A
Authority: JP
Inventors: Shigeyoshi Ondou; 栄良音堂
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-04-21
Filing date: 2000-04-21
Publication date: 2001-11-02

Abstract

(57)【要約】【課題】バスアクセス数の低減を図るための技術を提
供することにある。【解決手段】第１記憶部（２）、それぞれバイト単位
でデータの読み書きが可能に構成された複数の記憶部を
有し、上記データバスを介して上記第１記憶部から伝達
されたデータを、上記アドレスバスを介して伝達された
アドレス信号に基づく記憶エリアに記憶可能な第２記憶
部（１０）、上記第１記憶部から読み出され、上記第２
記憶部に伝達されるデータの配置をバイト単位で変更可
能な制御部（６）を含んでデータ転送制御装置を構成す
ることにより、複数バイトデータの同時書き込みを可能
とし、データ書き込みにおけるバスアクセス数の低減化
を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝達されたデータ
を取り込むための技術に関し、例えばマイクロコンピュ
ータに適用して有効な技術に関する。

【０００２】

【従来の技術】例えばマイクロコンピュータにおいて
は、外部との間でシリアルデータのやり取りを可能とす
るシリアルコミュニケーションインタフェースが搭載さ
れている。このシリアルコミュニケーションインタフェ
ースは、レシーブシフトレジスタ、レシーブデータレジ
スタ、トランスミットレジスタ、トランスミットデータ
レジスタなどを含む。レシーブシフトレジスタは、シリ
アルデータを受信するためのレジスタである。所定の外
部端子から入力されたシリアルデータはＬＳＢ（最下位
ビット）から順にセットされ、パラレルデータに変換さ
れる。１バイトのデータ受信を終了すると、データは自
動的にレシーブデータレジスタへ転送される。レシーブ
データレジスタは、受信されたシリアルデータを格納す
るためのレジスタであり、１バイトのシリアルデータの
受信が終了すると、レシーブシフトレジスタからこのレ
シーブデータレジスタに受信データが転送される。その
後、レシーブシフトレジスタは受信可能になる。トラン
スミットシフトレジスタは、シリアルデータを送信する
ためのレジスタであり、シリアルコミュニケーションイ
ンタフェースにおいては、送信データはトランスミット
データレジスタからトランスミットレジスタに転送さ
れ、ＬＳＢから順に所定の外部端子に送り込まれること
でシリアルデータの送信が行われる。１バイトのデータ
送信が終了されると、自動的にトランスミットデータレ
ジスタからトランスミットシフトレジスタへ次の送信デ
ータが転送され、送信が継続される。

【０００３】ところで、マイクロコンピュータなどにお
いて、内部の１６ビットバスを使用して、第１データ記
憶装置からＲＡＭ（ランダム・アクセス・メモリ）など
の第２データ記憶装置に１６ビット単位でデータ転送を
行う際、第２データ記憶装置は偶数アドレスでアクセス
される。すなわち、１６ビット対応のデータ記憶装置に
おいては、マイクロコンピュータ等のデータバス制御装
置で管理しているアドレス最下位ビットを使用すること
はなく、上位バイト選択制御信号、及び下位バイト選択
制御信号を用いて８ビット単位のデータに対応させてい
る。

【０００４】尚、マイクロコンピュータにおけるバスコ
ントローラ転送について記載された文献の例としては、
昭和６０年１２月２５日に株式会社オーム社から発行さ
れた「マイクロコンピュータハンドブック（第６６２
頁）」がある。

【０００５】

【発明が解決しようとする課題】しかしながら、上記シ
リアルコミュニケーションインタフェースなどを介して
データ取り込む技術について本願発明者が検討したとこ
ろ、以下のような点において改良の余地があることが見
いだされた。

【０００６】例えば８ビット（＝１バイト）単位で大量
のデータを取りこむ必要があるシステムで、データ受信
側の記憶装置をリング型の受信バッファとして使用した
場合、受信バッファへの書き込みを常に８ビット単位で
行う必要があるため、システムバス幅が広くなり、２バ
イト以上のデータバス空間においても、バスアクセスサ
イクルは減少しない。このため、システム全体のスルー
プットが向上しない。また、バスアクセス毎に書き込み
データのバイト数が異なる場合には、受信側の記憶装置
における記憶エリアに無駄な空き領域ができてしまう。
例えば３２ビット単位のバス幅で３２ビット単位のデー
タの書き込みが可能とされる場合において、１バイトデ
ータの書き込みが行われると、受信側の記憶装置におい
ては４バイトのうちの１バイトのみが使用可能され、残
りの３バイト分の記憶エリアは未使用のままとされる。

【０００７】また、ライトバッファ等において８ビット
単位で受信するデータを１６ビット分受信完了した後
に、それを１６ビット単位で書き込む方式が考えられる
が、その場合において、奇数バイト数のデータを受信し
た際には、この奇数バイトのうち最後の８ビットデータ
は送信されずにライトバッファに残ってしまう。このこ
とは、バス幅とは無関係である。すなわち、バス幅が１
６ビットのシステムのみではなく、１６ビット以上のバ
ス幅を有するシステム、例えば３２ビットや、６４ビッ
トのバス幅を有するシステムにおいても同じことがいえ
る。

【０００８】本発明の目的は、バスアクセス数の低減を
図ることにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、データの伝達を可能とするデー
タバスと、アドレス信号の伝達を可能とするアドレスバ
スと、入力されたデータを記憶するための第１記憶部
と、それぞれバイト単位でデータの読み書きが可能に構
成された複数の記憶部を有し、上記データバスを介して
上記第１記憶部から伝達されたデータを、上記アドレス
バスを介して伝達されたアドレス信号に基づく記憶エリ
アに記憶可能な第２記憶部と、上記第１記憶部から読み
出され、上記第２記憶部に伝達されるデータの配置をバ
イト単位で変更可能なコントローラとを含んでデータ転
送制御装置を構成する。

【００１２】上記の手段によれば、第２記憶部は、それ
ぞれバイト単位でデータの読み書きが可能に構成された
複数の記憶部を有し、上記第１記憶部から読み出された
データが上記コントローラを介して上記第２記憶部に伝
達されることで、複数バイトデータの同時書き込みが可
能とされ、このことが、データ書き込みにおけるバスア
クセス数の低減化を達成する。また、上記コントローラ
は、上記第１記憶部から読み出され、上記第２記憶部に
伝達されるデータの配置をバイト単位で変更することが
でき、このことが、上記第２記憶部へのデータ書き込み
において、無駄な空き領域の発生を排除する。

【００１３】このとき、上記アドレスバスにおいて一般
に使用されない下位ビットの有効利用を図るには、上記
アドレスバスにおける下位ビットに基づいて、上記第１
記憶部から出力された複数バイトのデータを、上記第２
記憶部に入力されるバイトデータの任意の位置に選択的
に伝達可能なデータ選択部を含んで上記コントローラを
構成すると良い。また、上記データ選択部によれば、上
記第１記憶部から出力された複数バイトのデータを上記
第２記憶部に入力されるバイトデータの任意の位置に選
択的に伝達することができるので、上記コントローラに
おけるデータ配置の変更を容易に行うことができる。

【００１４】そして、加算アドレス生成部において、上
記アドレスバスを介して入力されたアドレス信号をイン
クリメントすることで加算アドレスを生成し、上記第２
記憶部へのデータ書き込みの際に、上記加算アドレスを
必要に応じて上記アドレス選択部で選択すること、上記
第２記憶部における複数の記憶部毎のアドレス制御の容
易化を達成する。

【００１５】このとき、上記第２データ記憶部のアドレ
ス制御には使用されない下位ビットの有効利用を図るに
は、上記アドレスバスにおける下位ビットに基づいて、
上記加算アドレス生成部によってインクリメントされる
前のアドレス信号と、上記加算アドレス生成部によって
インクリメントされたアドレス信号とを選択的に上記記
憶部に伝達可能なアドレス選択部を設けると良い。

【００１６】さらに、上記構成のデータ転送制御装置
と、このデータ転送制御装置における第２記憶部をアク
セス可能な中央処理装置とを含んでマイクロコンピュー
タを構成することができる。

【００１７】

【発明の実施の形態】図６には本発明にかかるデータ処
理装置の一例であるコンピュータシステムが示される。

【００１８】このコンピュータシステム３０は、システ
ムバスＢＵＳを介して、マイクロコンピュータ３１、Ｓ
ＤＲＡＭ３２、ＳＲＡＭ３３、ＲＯＭ（リード・オンリ
・メモリ）３４、周辺装置制御部３５、表示制御部３６
などが、互いに信号のやり取り可能に結合され、予め定
められたプログラムに従って所定のデータ処理を行う。
上記マイクロコンピュータ３１は、本システムの論理的
中核とされ、主として、アドレス指定、情報の読み出し
と書き込み、データの演算、命令のシーケンス、割り込
の受付け、記憶装置と入出力装置との情報交換の起動等
の機能を有し、演算制御部や、バスコントローラ、メモ
リアクセス制御部などから構成される。上記ＳＤＲＡＭ
３２や、ＳＲＡＭ３３、及びＲＯＭ３４は内部記憶装置
として位置付けられている。ＳＤＲＡＭ３２は、マイク
ロコンピュータ３１での計算や制御における作業領域と
して利用される。ＳＲＡＭ３３はキャッシュメモリなど
として機能する。ＲＯＭ３４には読出し専用のプログラ
ムが格納される。周辺装置制御部３５によって、ハード
ディスクなどの外部憶装置３８の動作制御や、キーボー
ド３９などからの情報入力制御が行われる。また、上記
表示制御部３６によってＣＲＴディスプレイ４０への情
報表示制御が行われる。この表示制御部３６には描画処
理のための半導体チップや画像メモリなどが含まれる。

【００１９】図７には、上記マイクロコンピュータ３１
の構成例が示される。同図に示されるシングルチップマ
イクロコンピュータ３１は、フラッシュメモリ１４、Ｃ
ＰＵ１２、ＤＭＡＣ１３、バスコントローラ（ＢＳＣ）
６、ＲＯＭ１５、ＲＡＭ１０、タイマ１７、シリアルコ
ミュニケーションインタフェース（ＳＣＩ）１８、第１
乃至第９入出力ポートＩＯＰ１〜ＩＯＰ９、クロック発
振器（ＣＰＧ）１９の機能ブロック乃至はモジュールか
ら構成され、公知の半導体製造技術により一つの半導体
基板上に半導体集積回路として形成される。ここで、上
記ＲＡＭ１０は本発明における第２記憶部の一例とされ
る。

【００２０】上記シングルチップマイクロコンピュータ
３１は、電源端子として、グランドレベル端子Ｖｓｓ、
電源電圧レベル端子Ｖｃｃ、その他専用制御端子とし
て、リセット端子ＲＥＳ、スタンバイ端子ＳＴＢＹ、モ
ード制御端子ＭＯＤＥ、クロック入力端子ＥＸＴＡＬ、
ＸＴＡＬを有する。それらは外部端子である。

【００２１】クロック入力端子ＥＸＴＡＬ、ＸＴＡＬに
接続される、図示はされない水晶振動子に基づいて、ク
ロック発振器１９が生成するシステムクロックに同期し
て、シングルチップマイクロコンピュータ３１は動作す
る。あるいは外部クロックをＥＸＴＡＬ端子に入力して
もよい。システムクロックの１周期を１ステートと呼
ぶ。システムクロックはノン・オーバーラップの２相ク
ロックとされる。

【００２２】上記機能ブロックは、内部バスによって相
互に接続される。内部バスはアドレスバス・データバス
の他、リード信号、ライト信号、さらにバスサイズ信
号、そしてシステムクロックなどを含む制御バスなどに
よって構成される。内部アドレスバスには、ＩＡＢ、Ｐ
ＡＢが存在し、内部データバスにはＩＤＢ、ＰＤＢが存
在する。ＩＡＢ、ＩＤＢはフラッシュメモリ１４、ＣＰ
Ｕ１２、ＲＯＭ１５、ＲＡＭ１０、バスコントローラ
６、入出力ポートＩＯＰ１〜ＩＯＰ９の一部に接続され
る。ＰＡＢ、ＰＤＢはバスコントローラ６、タイマ１
７、ＳＣＩ１８、入出力ポートＩＯＰ１〜９に接続され
る。ＩＡＢとＰＡＢ、ＩＤＢとＰＤＢは、それぞれバス
コントローラ６でインタフェースされる。特に制限され
ないが、ＰＡＢとＰＤＢはそれが接続されている機能ブ
ロック内のレジスタアクセスに専ら用いられる。

【００２３】入出力ポートＩＯＰ１〜ＩＯＰ９は、外部
バス信号と、入出力回路の入出力信号との入出力に兼用
とされている。これらは、動作モードあるいはソフトウ
エアの設定により、機能を選択されて、使用される。外
部アドレス、外部データは、それぞれ、これらの入出力
ポートに含まれる図示しないバッファ回路を介してＩＡ
Ｂ、ＩＤＢと接続されている。ＰＡＢ、ＰＤＢは入出力
ポートやバスコントローラ６などの内蔵レジスタをリー
ド／ライトするために使用され、外部バスとは直接の関
係はない。

【００２４】上記リセット端子ＲＥＳにシステムリセッ
ト信号が加えられると、モード制御端子ＭＯＤＥで与え
られる動作モードを取り込み、シングルチップマイクロ
コンピュータ（以下単にマイクロコンピュータとも記
す）３１はリセット状態にされる。動作モードは、特に
制限はされないものの、内蔵ＲＯＭ１５の有効／無効、
アドレス空間を１６Ｍバイトまたは１Ｍバイト、データ
バス幅の初期値を８ビットまたは１６ビットの何れにす
るかなどを決定する。必要に応じてモード制御端子ＭＯ
ＤＥは複数端子とされ、これらの端子への入力状態の組
合せで動作モードが決定される。

【００２５】リセット状態を解除すると、ＣＰＵ１２
は、スタートアドレスをリードして、このスタートアド
レスから命令のリードを開始するリセット例外処理を行
なう。上記スタートアドレスは、特に制限はされないも
のの０番地から始まる領域に格納されているものとす
る。その後、ＣＰＵ１２は上記スタートアドレスから順
次命令を実行する。

【００２６】ＤＭＡＣ１３は、ＣＰＵ１２の制御に基づ
いてデータの転送を行なう。ＣＰＵ１２とＤＭＡＣ１３
は互いに排他的に内部バス・外部バスを使用してリード
／ライト動作を行なう。ＣＰＵ１２またはＤＭＡＣ１３
のいずれが動作するかの調停はバスコントローラ６が行
なう。

【００２７】バスコントローラ６はＣＰＵ１２またはＤ
ＭＡＣ１３の動作に呼応して、バスサイクルを構成す
る。すなわち、ＣＰＵ１２またはＤＭＡＣ１３の出力す
るアドレス、リード信号、ライト信号、バスサイズ信号
に基づき、バスサイクルを形成する。

【００２８】マイクロコンピュータ３１においてフラッ
シュメモリ１４はユーザプログラム、チューニング情
報、データテーブルなどを適宜格納する。ＲＯＭ１５
は、特に制限されないが、ＯＳのようなシステムプログ
ラムが格納される。

【００２９】フラッシュメモリ１４は内部バスＩＡＢ，
ＩＤＢに結合され、ＣＰＵ１２などによってアクセス可
能にされる。すなわち、ＣＰＵ１２は、書き込み又は消
去制御レジスタＷＥＲＥＧに対する制御情報の設定、メ
モリセルＭＣからデータを読み出すための読み出し動作
を指示するときの上記制御信号ＲＥＡＤの供給、アドレ
ス信号の供給、書き込みデータの供給を制御する。消去
ベリファイ及び書き込みベリファイのためのリード動作
の指示はＣＰＵ１２が行い、読み込んだデータをＣＰＵ
１２がベリファイする。

【００３０】リセット端子ＲＥＳへのリセットの指示は
システム上に配置されたリセット回路から与えられる。
当該図示しないリセット回路は、パワーオンリセット又
は図示しないシステム上に配置されたリセットボタンの
押下操作、あるいはマイクロコンピュータ３１からに指
示に基づいて、リセット端子ＲＥＳへのリセットを指示
する。

【００３１】特に制限されないが、マイクロコンピュー
タ３１は、複数ビットから成るモード信号ＭＯＤＥが所
定の値にされるとフラッシュメモリ１４に対する外部か
らの直接アクセスを可能にする動作モードが設定され
る。この動作モードにおいて、ＣＰＵ１２は外部に対す
る実質的な制御動作が停止若しくはＣＰＵ１２と内部バ
スＩＤＢ，ＩＡＢとの接続が切り離され、フラッシュメ
モリ１４は例えば入出力ポートＩＯＰ１及びＩＯＰ２を
介して外部から直接アクセス可能にされる。この動作モ
ードにおいてマイクロコンピュータは見掛けフラッシュ
メモリ１４の単体チップと等価にされる。したがって、
フラッシュメモリ１４に対する上記全てのアクセス制御
情報は図示しない外部のデータプロセッサなどから供給
されることになる。

【００３２】図１には、上記シリアルコミュニケーショ
ンインタフェース１８、バスコントローラ６、及びＲＡ
Ｍ１０についての主要構成例が示される。

【００３３】シリアルコミュニケーションインタフェー
ス１８は、シリアル形式で取り込まれたデータをパラレ
ル形式に変換する第１変換手段と、パラレル形式のデー
タをシリアル形式に変換する第２変換手段と、上記第１
変換手段の出力データや、上記第２変換手段に伝達され
るデータを一時的に記憶するための第１記憶部とを含
む。ここでこの第１記憶部２には、特に制限されない
が、レシーブシフトレジスタ、レシーブデータレジス
タ、トランスミットレジスタ、トランスミットデータレ
ジスタなどが含まれる。レシーブシフトレジスタは、シ
リアルデータを受信するためのレジスタである。所定の
外部端子から入力されたシリアルデータはＬＳＢ（最下
位ビット）から受信した順にセットされ、パラレルデー
タに変換される。１バイトのデータ受信を終了すると、
データは自動的にレシーブデータレジスタへ転送され
る。レシーブデータレジスタは、受信されたシリアルデ
ータを格納するためのレジスタであり、１バイトのシリ
アルデータの受信が終了すると、レシーブシフトレジス
タからこのレシーブデータレジスタに受信データが転送
される。その後、レシーブシフトレジスタは受信可能に
なる。このようにレシーブシフトレジスタとレシーブデ
ータレジスタとでダブルバッファが構成されるため、シ
リアルデータの連続受信が可能とされる。トランスミッ
トシフトレジスタは、シリアルデータを送信するための
レジスタであり、シリアルコミュニケーションインタフ
ェースにおいては、トランスミットデータレジスタから
送信データをいったんトランスミットレジスタに転送
し、ＬＳＢから順に所定の外部端子に送り込むことでシ
リアルデータの送信が行われる。１バイトのデータ送信
が終了されると、自動的にトランスミットデータレジス
タからトランスミットシフトレジスタへ次の送信データ
を転送し、送信が継続される。

【００３４】データ記憶部２は、バスコントロール信号
ＢＣよりデータ書き込み読み出しの制御を受け、それぞ
れバイト単位の各データバス信号Ｄｉ０−Ｄｉ７、Ｄｉ
８−Ｄｉ１５、Ｄｉ１６−Ｄ２３、Ｄｉ２４−Ｄｉ３１
の入出力を可能とする。このデータ記憶部２は、アドレ
スを持ったメモリモジュールおよびレジスタ、また、ア
ドレスを持たないＦＩＦＯ（先入れ先出し）バッファ等
で構成することができる。それに伴いバスコントロール
信号ＢＣは、１本の制御線である必要はなく、複数の制
御線から構成されることもある。

【００３５】バスコントローラ６は、特にＳＣＩ１８と
ＲＡＭ１０との間のデータ転送手段として、データ記憶
部２とＲＡＭ１０との間のデータの並び替えを行うデー
タ選択部６０２と、データ記憶部２とＲＡＭ１０とを制
御するバス制御線出力部６０４とを有する。

【００３６】図３には上記データ選択部６０２の構成例
が示される。

【００３７】図３に示されるように、データ選択部６０
２は、データ記憶部２に接続されている４種のデータバ
スＤｉ０−Ｄｉ７，Ｄｉ８−Ｄｉ１５，Ｄｉ１６−Ｄｉ
２３，Ｄｉ２４−Ｄｉ３１の何れかとデータバスＤｏ０
−Ｄｏ７とを選択的に接続するためのデータ選択部６０
２０２、同様に上記４種のデータバスＤｉ０−Ｄｉ７，
Ｄｉ８−Ｄｉ１５，Ｄｉ１６−Ｄｉ２３，Ｄｉ２４−Ｄ
ｉ３１の何れかとデータバスＤｏ８−Ｄｏ１５とを選択
的に接続するためのデータ選択部６０２０４、上記４種
のデータバスＤｉ０−Ｄｉ７，Ｄｉ８−Ｄｉ１５，Ｄｉ
１６−Ｄｉ２３，Ｄｉ２４−Ｄｉ３１の何れかとデータ
バスＤｏ１６−Ｄｏ２３とを選択的に接続するためのデ
ータ選択部６０２０６、上記４種のデータバスＤｉ０−
Ｄｉ７，Ｄｉ８−Ｄｉ１５，Ｄｉ１６−Ｄｉ２３，Ｄｉ
２４−Ｄｉ３１の何れかとデータバスＤｏ２４−Ｄｏ３
１とを選択的に接続するためのデータ選択部６０２０８
を含んで成る。また、これらのデータ選択部６０２０
２、６０２０４、６０２０６、６０２０８の選択動作
は、バス制御線出力部６０４から出力されるアドレス最
下位２ビット線Ａ０，Ａ１を用いて制御される。

【００３８】図１において、バス制御線出力部６０４
は、データ記憶部２へのバス制御信号ＢＣ、ＲＡＭ１０
へのアドレスバスＡ０，Ａ１、Ａ２−Ａｎ、チップセレ
クト信号ＣＳ、読み出しイネーブル信号ＯＥ、書き込み
イネーブル信号ＷＥ、データバス信号Ｄｏ０−Ｄｏ７の
読み出し書き込みをイネーブルにする信号ＢＳ１、Ｄｏ
８−Ｄｏ１５の読み出し書き込みをイネーブルにする信
号ＢＳ２、Ｄｏ１６−Ｄｏ２３の読み出し書き込みをイ
ネーブルにする信号ＢＳ３、Ｄｏ２４−Ｄｏ３１の読み
出し書き込みをイネーブルにする信号ＢＳ４を出力す
る。ここで、バス制御線出力部６０４から出力される制
御信号をＣＳ、ＯＥ、ＷＥ、ＢＳ１、ＢＳ２、ＢＳ３、
ＢＳ４としたが、これは一例であり、ＢＳ１、ＢＳ２、
ＢＳ３、ＢＳ４の代わりに各８ビット単位の記憶部の書
き込みをイネーブルにするライトイネーブル信号ＷＥ
１、ＷＥ２、ＷＥ３、ＷＥ４を用いても良いし、ＤＲＡ
Ｍ等における適宜の制御信号を用いることも可能であ
る。

【００３９】図２には上記ＲＡＭ１０の構成例が示され
る。

【００４０】ＲＡＭ１０は、それぞれ独立した８ビット
バス単位の記憶部１００４，１００８，１０１２，１０
１４、バスコントローラ６から出力されたアドレスバス
Ａ２−Ａｎの値を１インクリメントしたアドレスバスＡ
２’−Ａｎ’を生成する加算アドレス生成部１０１６、
記憶部１００４をアクセスする際に使用されるアドレス
を選択するアドレス選択部１００２、記憶部１００８を
アクセスする際に使用されるアドレスを選択するアドレ
ス選択部１００６、記憶部１０１２をアクセスする際に
使用されるアドレスを選択するアドレス選択部１０１２
から構成される。これらのアドレス選択部１００２、１
００６、１０１０によるアドレス選択は、バスコントロ
ーラ６のバス制御線出力部６０４から出力されるアドレ
ス最下位２ビット線Ａ０，Ａ１を用いて行われる。

【００４１】次に、上記構成の作用について説明する。

【００４２】図４には、バスコントローラ６のバス制御
線出力部６０４から出力されるアドレス最下位２ビット
線Ａ０，Ａ１の各値と、記憶部１００４、１００８、１
０１２、１０１４に対して選択されるアドレスとの関係
が示され、図５には、バス制御線出力部６０４から出力
されるアドレス最下位２ビット線Ａ０，Ａ１の各値と、
バスコントローラ６データ記憶部２間の各データバス信
号Ｄｉ０−Ｄｉ７、Ｄｉ８−Ｄｉ１５、Ｄｉ１６−Ｄｉ
２３、Ｄｉ２４−Ｄｉ３１と、データ選択部６０２０
２、６０２０４、６０２０６、６０２０８で選択される
バスコントローラ６、ＲＡＭ１０間の各データバス信号
Ｄｏ０−Ｄｏ７、Ｄｏ８−Ｄｏ１５、Ｄｏ１６−Ｄｏ２
３、Ｄｏ２４−Ｄｏ３１との関係が示される。尚、同図
において、論理値“０”をＬｏｗ（ロー）で示し、論理
値“１”をＨｉｇｈ（ハイ）で示している。

【００４３】先ず、データ記憶部２で読み出されたデー
タをＲＡＭ１０へ書き込む際の動作について説明する。

【００４４】データ記憶部２は、バスコントローラ６か
らの制御信号ＢＣの命令を受け、それに基づいてデータ
バスＤｉ０−Ｄｉ７、Ｄｉ８−Ｄｉ１５、Ｄｉ１６−Ｄ
ｉ２３、Ｄｉ２４−Ｄｉ３１へ読み出しデータを出力す
る。データ選択部６０２は、バス制御線出力部６０４か
ら出力されるアドレス最下位２ビット線Ａ０，Ａ１を用
いて、データバスＤｉ０−Ｄｉ７、Ｄｉ８−Ｄｉ１５、
Ｄｉ１６−Ｄｉ２３、Ｄｉ２４−Ｄｉ３１と、データバ
スＤｏ０−Ｄｏ７、Ｄｏ８−Ｄｏ１５、Ｄｏ１６−Ｄｏ
２３、Ｄｏ２４−Ｄｏ３１との接続状態を選択する。こ
のようにアドレス最下位２ビット線Ａ０，Ａ１の論理の
組み合わせに応じて、データバスＤｉ０−Ｄｉ７、Ｄｉ
８−Ｄｉ１５、Ｄｉ１６−Ｄｉ２３、Ｄｉ２４−Ｄｉ３
１と、データバスＤｏ０−Ｄｏ７、Ｄｏ８−Ｄｏ１５、
Ｄｏ１６−Ｄｏ２３、Ｄｏ２４−Ｄｏ３１との接続状態
が決定される。

【００４５】ＲＡＭ１０は、データ選択部６０２で選択
され出力された各データを、バス制御線出力部６０４か
ら出力される制御信号ＣＳ、ＯＥ、ＷＥ、ＢＳ１、ＢＳ
２、ＢＳ３、ＢＳ４、命令及びアドレスＡ０，Ａ１、Ａ
２−Ａｎを受け、それに基づいて各８ビットバス単位の
記憶部１００４、１００８、１０１２、１０１４へデー
タを書き込む。ここで、各８ビットバス単位の記憶部１
００４、１００８、１０１２、１０１４は、それぞれ入
力アドレスを独立してデコードする記憶モジュールであ
り、それぞれに異なったアドレスを入力することによ
り、以下のように互いに異なるアドレスにデータを書き
込むことができる。

【００４６】Ａ０＝Ｌｏｗ、Ａ１＝Ｌｏｗの場合には、
Ｄｉ０−Ｄｉ７のデータは記憶部１００４のＡ２〜Ａｎ
番地に、Ｄｉ８−Ｄｉ１５のデータは記憶部１００８の
Ａ２〜Ａｎ番地に、Ｄｉ１６−Ｄｉ２３のデータは記憶
部１０１２のＡ２〜Ａｎ番地に、Ｄｉ２４−Ｄｉ３１の
データは記憶部１０１４のＡ２〜Ａｎ番地に、それぞれ
転送される。

【００４７】Ａ０＝Ｈｉｇｈ、Ａ１＝Ｌｏｗの場合に
は、Ｄｉ０−Ｄｉ７のデータは記憶部１００８のＡ２〜
Ａｎ番地に、Ｄｉ８−Ｄｉ１５のデータは記憶部１０１
２のＡ２〜Ａｎ番地に、Ｄｉ１６−Ｄｉ２３のデータは
記憶部１０１４のＡ２〜Ａｎ番地に、Ｄｉ２４−Ｄｉ３
１のデータは記憶部１００４のＡ２’〜Ａｎ’番地に、
それぞれ転送される。

【００４８】Ａ０＝Ｌｏｗ、Ａ１＝Ｈｉｇｈの場合に
は、Ｄｉ０−Ｄｉ７のデータは記憶部１０１２のＡ２〜
Ａｎ番地に、Ｄｉ８−Ｄｉ１５のデータは記憶部１０１
４のＡ２〜Ａｎ番地に、Ｄｉ１６−Ｄｉ２３のデータは
記憶部１００４のＡ２’〜Ａｎ’番地に、Ｄｉ２４−Ｄ
ｉ３１のデータは記憶部１００８のＡ２’〜Ａｎ’番地
に、それぞれ転送される。

【００４９】Ａ０＝Ｈｉｇｈ、Ａ１＝Ｈｉｇｈの場合に
は、Ｄｉ０−Ｄｉ７のデータは記憶部１０１４のＡ２〜
Ａｎ番地に、Ｄｉ８−Ｄｉ１５のデータは記憶部１００
４のＡ２’〜Ａｎ’番地に、Ｄｉ１６−Ｄｉ２３のデー
タは記憶部１００８のＡ２’〜Ａｎ’番地に、Ｄｉ２４
−Ｄｉ３１のデータは記憶部１０１２のＡ２’〜Ａｎ’
番地に、それぞれ転送される。

【００５０】上記の例によれば、以下の作用効果を得る
ことができる。

【００５１】（１）ＲＡＭ１０は、それぞれバイト単位
でデータの読み書きが可能に構成された複数の記憶部１
００４，１００８，１０１２，１０１４を有しており、
上記第１記憶部から読み出されたデータがＢＳＣ６を介
してＲＡＭ１０に伝達されることで、複数バイトデータ
の同時書き込みが可能とされるので、例えば、ＲＡＭ１
０をリング型の受信バッファとして使用した場合におい
て受信バッファへの書き込みを８ビット単位で行う場合
に比べて、システム全体のスループットの向上を図るこ
とができ、データ書き込みにおけるバスアクセス数を低
減することができる。

【００５２】（２）ＢＳＣ６は、データ記憶部２から読
み出され、上記ＲＡＭ１０に伝達されるデータの配置を
バイト単位で変更することができるので、上記上記ＲＡ
Ｍ１０へのデータ書き込みにおいて、無駄な空き領域の
発生を排除することができる。

【００５３】（３）一般に２バイト以上のバス空間にに
おいてアドレスバスの下位ビットＡ０，Ａ１は使用され
ない。そこで、この下位ビットＡ０，Ａ１に基づいて、
上記第１記憶部から出力された複数バイトのデータを、
上記第２記憶部に入力されるバイトデータの任意の位置
に選択的に伝達可能なデータ選択部６０２を含んで上記
ＢＳＣ６０２を構成することにより、上記下位ビットＡ
０，Ａ１の有効利用を図ることができるとともに、上記
データ選択部６０２を制御するための制御線の増大を防
ぐことができる。

【００５４】（４）上記データ選択部６０２によれば、
上記記憶部から出力された複数バイトのデータを上記Ｒ
ＡＭ１０に入力されるバイトデータの任意の位置に選択
的に伝達することができるので、上記ＢＳＣ６によるデ
ータ配置の変更を容易に行うことができる。

【００５５】（５）加算アドレス生成部１０１６におい
て、アドレスバスを介して入力されたアドレス信号をイ
ンクリメントすることで加算アドレスを生成し、ＲＡＭ
１０へのデータ書き込みの際に、上記加算アドレスを必
要に応じて上記アドレス選択部で選択することにより、
上記ＲＡＭ１０における複数の記憶部毎のアドレス制御
の容易化を図ることができる。ここで、例えばＲＡＭ１
０へ３バイトデータの書き込みが行われた後に、４バイ
トデータの書き込みが行われる場合について考えてみ
る。上記３バイトデータは図２において記憶部１００
４，１００８，１０１２にバイト毎に書き込まれる。次
に入力された４バイトデータのうち、１バイト分は記憶
部１０１４に書き込まれることで、不所望な空き領域の
発生が抑えられる。また、このとき、４バイトデータの
うち他の３バイト分について、入力アドレスＡ２〜Ａｎ
をそのまま用いると、記憶部１００４，１００８，１０
１２において既に記憶されているデータを破壊してしま
う。そこで、アドレス選択部１００２，１００６，１０
１０において、加算アドレス生成部１０１６の出力アド
レス（Ａ２〜Ａｎを１インクリメントしたもの）を用い
て上記４バイトデータのうちの他の３バイト分のデータ
書き込みを行うことで、上記データ破壊を防いでいる。
このようにＲＡＭ１０へ書き込まれるデータのバイト数
が異なる場合でも、無駄な空き領域を作ることが無く、
的確なデータ書き込みを行うことができる。しかもこの
場合のアドレス制御は、ＲＡＭ１０内で行うことができ
るので、ＢＳＣ６からのアドレス制御の容易化を図るこ
とができる。尚、上記のようにアドレス選択部１００
２，１００６，１０１０により、加算アドレス生成部１
０１６の出力アドレスを選択するケースは、記憶部１０
１４においては不必要であるため、この記憶部１０１４
に対応するアドレス選択部は設けられていない。

【００５６】（６）上記アドレスバスにおいて、上記Ｒ
ＡＭ１０のアドレス制御には使用されないビットに基づ
いて、上記加算アドレス生成部によってインクリメント
される前のアドレス信号と、上記加算アドレス生成部１
０１６によってインクリメントされたアドレス信号とを
選択的に上記記憶部に伝達可能なアドレス選択部１００
２，１００６，１０１０を設けることにより、上記ＲＡ
Ｍ１０のアドレス制御には使用されないビットの有効利
用を図ることができるとともに、アドレス選択部１００
２，１００６，１０１０の動作制御のための制御線の増
大を防ぐことができる。

【００５７】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００５８】例えば、上記の例ではシリアルコミュニケ
ーションインタフェース（ＳＣＩ）１８、バスコントロ
ーラ（ＢＳＣ）６、及びランダムアクセスメモリ（ＲＡ
Ｍ）１０などが、一つの半導体基板に形成されている場
合について説明したが、それらが別チップで形成されて
いても良い。

【００５９】上記の例では、データ記憶部２から読み出
されたデータをＲＡＭ１０へ書き込む場合について説明
したが、これとは逆にＲＡＭ１０から読み出されたデー
タをデータ記憶部２へ書き込む場合にも同様に本発明を
適用することができる。また、上記の例では、アドレ
ス、データ選択にＡ０，Ａ１を用いたが、バイト毎に専
用選択制御信号を用いても同様の結果を得ることができ
る。

【００６０】上記の例では主として３２ビット単位の転
送について説明したが、１６ビット単位の転送において
も上記同様の効果が得られる。また、バス幅が１６ビッ
トあるいは６４ビット等のように３２ビット以外でも上
記同様の効果が得られる。

【００６１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、本
発明はそれに限定されるものではなく、プリンタシステ
ムやスキャナシステム等のデータ転送系に広く適用する
ことができる。

【００６２】本発明は、少なくともデータを取り扱うこ
とを条件に適用することができる。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６４】すなわち、第２記憶部は、それぞれバイト
単位でデータの読み書きが可能に構成された複数の記憶
部を有しており、上記第１記憶部から読み出されたデー
タが上記コントローラを介して上記第２記憶部に伝達さ
れることで、複数バイトデータの同時書き込みが可能と
されるので、データ書き込みにおけるバスアクセス数を
低減することができる。また、上記コントローラは、上
記第１記憶部から読み出され、上記第２記憶部に伝達さ
れるデータの配置をバイト単位で変更することができる
ので、上記第２記憶部へのデータ書き込みにおいて、無
駄な空き領域の発生を排除することができる。

【００６５】上記アドレスバスの下位ビットに基づい
て、上記第１記憶部から出力された複数バイトのデータ
を、上記第２記憶部に入力されるバイトデータの任意の
位置に選択的に伝達可能なデータ選択部を含んで上記コ
ントローラを構成することにより、上記アドレスバスに
おいて使用されていない下位ビットの有効利用を図るこ
とができるとともに、上記データ選択部を制御するため
の制御線の増大を防ぐことができる。

【００６６】上記データ選択部によれば、上記第１記憶
部から出力された複数バイトのデータを上記第２記憶部
に入力されるバイトデータの任意の位置に選択的に伝達
することができるので、上記コントローラにおけるデー
タ配置の変更を容易に行うことができる。

【００６７】加算アドレス生成部において、アドレスバ
スを介して入力されたアドレス信号をインクリメントす
ることで加算アドレスを生成し、上記第２記憶部へのデ
ータ書き込みの際に、上記加算アドレスを必要に応じて
上記アドレス選択部で選択することにより、上記第２記
憶部における複数の記憶部毎のアドレス制御の容易化を
図ることができる。このとき、上記アドレスバスにおい
て、上記第２データ記憶部のアドレス制御には使用され
ないビットに基づいて、上記加算アドレス生成部によっ
てインクリメントされる前のアドレス信号と、上記加算
アドレス生成部によってインクリメントされたアドレス
信号とを選択的に上記記憶部に伝達可能なアドレス選択
部を設けることにより、上記第２データ記憶部のアドレ
ス制御には使用されないビットの有効利用を図ることが
できるとともに、アドレス選択部の動作制御のための制
御線の増大を防ぐことができる。

【図面の簡単な説明】

【図１】本発明にかかるデータ処理装置における主要部
の構成例ブロック図である。

【図２】図１におけるデータ記憶部の構成例ブロック図
である。

【図３】図１におけるバスコントローラの構成例ブロッ
ク図である。

【図４】バスコントローラにおけるバス制御線出力部か
ら出力されるアドレス最下位２ビット線の各値、及び記
憶部に対して選択されるアドレスの関係説明図である。

【図５】バス制御線出力部から出力されるアドレス最下
位２ビット線の各値、バスコントローラとデータ記憶部
との間の各データバス信号、及びバスコントローラとデ
ータ記憶部との間の各データバス信号の関係説明図であ
る。

【図６】本発明が適用されるコンピュータシステムの全
体的な構成例ブロック図である。

【図７】図６におけるマイクロコンピュータの構成例ブ
ロック図である。

【符号の説明】

２データ記憶部６バスコントローラ１８ＳＣＩ３０コンピュータシステム３１マイクロコンピュータ６０２データ選択部６０４バス制御線出力部１０ＲＡＭ１００２，１００６，１０１０アドレス選択部１００４，１００８，１０１２，１０１４記憶部１０１６加算アドレス生成部

Claims

【特許請求の範囲】

【請求項１】データの伝達を可能とするデータバス
と、アドレス信号の伝達を可能とするアドレスバスと、入力されたデータを記憶するための第１記憶部と、それぞれバイト単位でデータの読み書きが可能に構成さ
れた複数の記憶部を有し、上記データバスを介して上記
第１記憶部から伝達されたデータを、上記アドレスバス
を介して伝達されたアドレス信号に基づく記憶エリアに
記憶可能な第２記憶部と、上記第１記憶部から読み出され、上記第２記憶部に伝達
されるデータの配置をバイト単位で変更可能なコントロ
ーラと、を含むことを特徴とするデータ転送制御装置。
【請求項２】上記コントローラは、上記アドレスバス
における下位ビットに基づいて、上記第１記憶部から出
力された複数バイトのデータを、上記第２記憶部に入力
されるバイトデータの任意の位置に選択的に伝達可能な
データ選択部を含む請求項１記載のデータ転送制御装
置。
【請求項３】上記第２データ記憶部は、上記アドレス
バスを介して入力されたアドレス信号をインクリメント
することで加算アドレスを生成するための加算アドレス
生成部と、上記アドレスバスにおける下位ビットに基づいて、上記
加算アドレス生成部によってインクリメントされる前の
アドレス信号と、上記加算アドレス生成部によってイン
クリメントされたアドレス信号とを選択的に上記記憶部
に伝達可能なアドレス選択部と、を含んで成る請求項１
又は２記載のデータ転送制御装置。
【請求項４】請求項１乃至３の何れか１項記載のデー
タ転送制御装置と、上記データ転送制御装置における第
２記憶部をアクセス可能な中央処理装置とを含んで一つ
の半導体基板に形成されたマイクロコンピュータ。