JPH02264380A

JPH02264380A - 集積回路マイクロコントローラ

Info

Publication number: JPH02264380A
Application number: JP1331446A
Authority: JP
Inventors: Robert Wickersheim; ロバート・デイ・ヴイツカースハイム; Hamed H Amini; ハメツド・ハジザドー・アミニ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1988-12-23
Filing date: 1989-12-22
Publication date: 1990-10-29
Also published as: IE62039B1; IL92748A0; IE893882L; GB2226433A; GB8925224D0; GB2226433B

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、単一チップマイクロプロセッサ及びコントロ
ーラの分野に関する。更に詳細には、本発明は、カスタ
ムレイブウドと素子／回路技術についての専門的知識が
無くても使用者が周辺装置の利用に関してコントローラ
をカストマイズし得るようにすべくコントローラの内部
信号の幾つかをユーザインタフェースへと導く回路に関
する。

〔従来の技術〕

普通は周辺制御装置により遂行される機能を内蔵機能と
して組み込まれている単一チップマイクロコントローラ
は、良く知られ次デバイスである。

インテルコーポレー−７ｗ　ｙ　（Ｉｎｔｅｌ　Ｃｏｒ
ｐｏｒａｔｉｏｎ）により販売されているこうした内蔵
機能を有する代表的コントローラは、シリアルデバイス
に入出力を与える交めのシリアルチャネルを組み込んで
いる８０５１マイクロコントローラとして知られている
。８０５１マイクロコントローラには特殊機能レジスタ
（８ＦＲ）領域が設けらｎてお９、この特殊機能レジス
タ領域は、外界へ向かって「話をする」ためにソフトウ
ェアによシ使用される。標準規格の８０５１コントロー
ラの一部分ではないけれども、しばしば要望される他の
機能として、様々な特殊目的コントローラとアナログ−
ディジタル変換器とディジタル−アナログ変換器とがあ
る。

１つ又は複数の内蔵ボートをアドレス・データバスとし
て割り付けることに工９そうし次付加的機能を持たせる
ことは従来技術に於いても可能であるけれども、コント
ローラの命令の全てがデータをアドレスし得るわけでは
壜〈周辺装置とのインク？エースには通例アドレスバス
が使用されるので付加的プログラミングが必要とな夛、
必然的に入出力が遅くなり、余計な記憶空間を要し、一
般に不十分な性能となる。例えば８０５１マイクロコン
トローラに於いては、７６種類の命令のうちのたった４
種類のみが、ポートに接続されている周辺装置コントロ
ーラへの直接的アクセスが可能であり、また、ビット操
作命令の中には直接的にアクセスし得るものは１つも無
い。

〔発明の概要〕

使用者が能力を拡張し得る可能性を備えたマイクロコン
トローラにして、そうした付加的機能があたかも内蔵さ
れているかの如くその付加的機能を実行し得るようにし
ｆｌ−ｗイクロコントローラが開示される。本発明のコ
ントローラは、コントローラの外部接続用ピン部分に、
幾つかの内部制御信号と同様にＳＦＲへアクセスし得る
機能を与えることによってこの能力を実現する。マイク
ロコン）ｒｘ−ラヘ接続されるべき各周辺制御装置には
特殊なアドレスデコーディングブロックを付加されなけ
ればならないけれども、特殊デコーディングブロックを
周辺制御装置に付加するために要する費用を遥かに上回
る利益が本発明によってもたらされる。例えば、周辺制
御装置がマイクロコントローラに内蔵されているか外部
に有るか使用者には全く気付かれないであろう。さらに
、各機能の、全ての使用者にとって便利な組合わせなど
というものは無いのであるから、受容し得る費用のもと
に、要望される可能性の有る機能の全てを内蔵したチッ
プを設計することが重要である。本発明によって使用者
は、特注チップにともなう費用を負担することなく、彼
の望む仕様に合わせでマイクロコントローラを仕立てる
ことが可能となる。

〔実施例〕

単一チップマイクロコントローラの形式にて本発明を実
施するための方法及び装置が以下に開示される。本発明
についての十分な理解を得るため、説明の都合上、バイ
ト、ビット、レジスタ、アドレス、りａツク信号、制御
信号等についての特定の数が述べられる。しかしながら
、とれらの特定的な詳細管伴わずとも本発明を実施し得
ることは当業者には明白であろう。他方、本発明を不必
要に埋没させぬよう、良く知られた回路及び装置はプロ
ツク図の形式にて示される。

本発明の理解を容易にするため、抽象的な用語で本発明
を説明するよりはむしろ特定のプロセッサに基づいて説
明を進める。そこで、以下の説明の多くは、カリフォル
ニア州すンタクララのインテル・コーポレイション（Ｉ
ｎｔｅｌ　Ｃｏｒｐｏｒａｔｉｏｎ）から入手すること
が可能珍注文番号第２１０９１８−００４香のＥマイク
ロコントローラ・ハンドブック」と題する刊行物に詳し
く述べられているプロセッサ、すなわち［インテル８０
５１マイクロコントローラ」に基づいてなされる。しか
しながら本発明は、なんらかの特定のプロセッサに於け
る使用に限定されるものではない。

第１図には、３つのポートを内部したマイクロプロセッ
サの主たる構成要素が示されている。このマイクロプロ
セッサには、算術論理演算装置（ＡＬＵ）１１　と、　
システムバス１５と、命令レジスタ（ＩＲ）　１７と、
タイミング用及び制御用のロジック２１と、特殊機能レ
ジスタ（８ＦＲ）領域２５と、ランチレジスタ２７，３
１．３３と、それぞれボー　トＰＯ１Ｐ２．Ｐ３に対応
している入力バッファ／出力ドライバ２γ、３１’、３
３’とが含まれている。第１図には更に、累算器（ＡＣ
Ｃ）３９と、ＲＡＭアドレスレジスタ４１と、等速呼出
し記憶装置（ＲＡＭ）４３と、追加レジスタ（Ｂレジス
タ）４５と、−時記憶レジスタ（Ｔ＊ｍｐｌ）　４７と
、−時記憶レジスタ（Ｔ・ｍｐ２）　４９と、プログラ
ムメモリタ（ｐｃ）　５１と、ｐｃインクリメンタ５２
と、ＲＯＭ５３と、プログラムメモリアドレスレジスタ
５５と、プログラム状態語（ｐｓｗ）　　レジスタ５７
と、バッファ５９と、スタックポインタ６１と、データ
メモリポインタ（ＤＴＰＲ）　６３とが示されているが
、これらは全て当分野に於いて良く知られたものであり
、単一チップマイクロプロセッサ又ハマイクロコントロ
ーラの適正動作のために一般的に必要とされるものであ
る。これらの主要構成要素及び付加的要素は、使用され
る特定のブー中テクチャに基づいて相互に接続されて動
作する。こうした接続と動作とに関する特定的手法の詳
細は、本発明についての十分な理解を得る目的の為だけ
に述べられるものである。

外部プログラムメモリと外部データメモリとが、８ビツ
トのバスを通じてボー）ＰＯとポートＰ２とに結合され
る。この２つの外部メモリのためのタイミング用及び制
御用の信号が、ボー）Ｐ３から出される。プログラムメ
モリは、普通の形式のプロセッサ命令を格納する。マイ
クロプロセッサにより処理されるべきデータは、データ
メモリ内に格納される。プログラムメモリ内の命令のア
クセスとローディング、ならびに、データメモリ内のデ
ータの処理に関する詳細については、当分野に於いて良
く知られているので本発明の理解に必要な事柄以外の説
明は割愛する。

第１図は単一チップマイクロプロセッサの主要要素を示
すブロック図であり、主に、８ＦＲバツフア・論理制御
ブロック７１を付加されている点が従来技術のマイクロ
コントローラと異なる。このＳＦＲバッファ・論理制御
ブロックＴ１は、８つのアドレス信号５ＡＤＯ〜８ＡＤ
７を読み書きし、且つ、８つの制御／クロック信号５Ａ
ＬＥ％８　Ｐ　Ｂ　８　Ｌ。

５ｐｏｃ％５ＲＤＬ、５ＷＲＬ％５ＰＨ２８％８８１Ｅ
Ｓ、５Ｐ）Ｉ２を発生させる。第１図に於いて、８”Ｐ
Ｒバッファ・論理制御ブロックＴ１は、バッファ７５と
８ＰＲ制御ロジツク１９とを含む。ＳＦＲバッファ・論
理制御ブロックＴ１の入力及び出力は、さもなければボ
ート１によって使用され九であろう外部接続用ピンを利
用する。もしもボート１が必要とされる場合にはＳＦＲ
バッファ・論理制御ブロック７１４−１自身の外部接続
用ピンを有するととも出来るけれども、ＳＦＲバッファ
・論理制御ブロックＴ１の入力と出力とを収容するには
、言うまでもなく、１６本のピンを備えた別個のパッケ
ージが必要となる。

本発明の一部分を成すものではないけｎども、本発明を
Ｌｔ）良く理解し得るよう、８０５１マイクロアーキテ
クチヤに関して以下に記述する。８０５１のクロックは
内部で分割され、重複しない２つの７エーズを発生させ
る。１つのフェーズは、外部クロックの１サイクルに等
しい。２つのフェーズ、すなわちＰＨＩ　　とＰＨ２と
が１つの「ステート」を構成する。１つのステートは外
部クロック２つに等しい。６つのステートが１つの「サ
イクル」を構成する。１サイクル中に含まれるこれらの
ステートには１から６までの番号が付けられており、そ
れらは即ち８１．８２・・・・Ｓ６である。サイクルに
は１から４までの番号が付けられており、それらはＣ１
、Ｃ２、Ｃ３、Ｃ４である。命令の実行は、サイクルの
整数倍以内に行われる。命令の殆どのものは、実行する
に１サイクル表いし２サイクルを要する。

ＣＰＵ　のタイミング用及び制御用のロジック２１は、
次のようにしてＳＦＲレジスタにアクセスする。ＳＦＲ
レジスタ２５の８ビツトアドレスは、命令の第２バイト
の中に記入される。このノ（イトは、Ｓ４のＰＩ（２期
間中に内部バス１５にて使用することが出来る。制御ロ
ジック２１は、アドレスがＳＰＲレジスタの１つのアド
レスと二数することを示す信号ＩＢＩ％ＡＲ８を発生さ
せる。この情報は、命令実行の期間中記憶される。次の
ステートすなわちＳ５に於いて、制御ロジック２１は読
出し信号ＲＤを出す。アドレス指定された８ＰＲレジス
タの内容は、　ＡＬＵＩＩ　の−時記憶レジスタ４７．
４９０１つの中に記憶されるべく内部／（ス１５に載せ
られる。次のステートすなわちＳ６に於いてＡＬＵＩＩ
　は、データの算術／論理演算をしてその結果を内部バ
ス１５に載せる。この変更されたデータは、アドレス指
定された８ＦＲレジスタ内にランチされる。

要約すれば、８ＦＲのアドレスはＳ４に於いて使用可能
と表る。選択され九レジスタはＳ５に於いて読出される
。最後に、そのデータはＳ６に於いて８ＦＲ内に書込ま
れる。２サイクル命令の場合には、これと同様なステッ
プが引き続き行われるが、但しサイクルは異なる。

マイクロコントローラのインテル８０５１７アミリーに
於いては、内部制御レジスタ及び状態レジスタとして使
用されるレジスタを、実際には少数しか使用され危いけ
れども１２８個迄は使用可能である。ボードに組込まれ
る！１０ポー）ＰＯ％Ｐ１、および、もし設けられるな
らばポー）Ｐ２、Ｐ３は、このレジスタ空間にアドレス
指定される。読出し命令、書込み命令、読出し一変東一
書込み命令、および、８ＦＲ操作命令などの命令は、８
ＦＲ空間に属する。

第２図を参照しつつ、ＳＦＲバッファ・論理制御ブロッ
クＴ１によって発生させられたり利用されたりする様々
な信号について述べる。

８ＦＲバツフア・論理制御ブロック１１は、本発明の装
置にインタフェースされ得るように設計されている周辺
装置とＳＰＲレジスタ２５とが、８ＦＲバス（８ＦＲＢ
　）を介して「話をする」ことを可能にする。８ＦＲバ
ス（８ＦＲＢ）は、アドレス／データ信号８ＡＤＯ〜１
９ＡＤ７と、８ＦＲ制御ブロツク１１によって発生させ
られる各クロック信号８ＰＨ２，５ＰＨ２Ｓ％５ＳＩＥ
Ｓと、各制御信号８ＷＲＬ、５ＡＬＥ。

５ＤＲＬ、５ＰＯＣ，５ＰＢＳＬとを収める。それらの
各々について説明する。

５ＦＲＢハ、コントローラ外部の周辺装置のセルが内［
ＳＦＨによってアクセスされ得るようにするための同期
バスである。５ＡＤＯ〜８ＡＤ７はアドレス用及びデー
タ用として使用される静的バスであシ、周辺装置のセル
のアドレスへ情報を送っているときにはコントローラに
よってドライブされ、また、コントローラへ情報を送っ
ているときには周辺装置のセルによってドライブされる
。

５ＷＲＬはアクティブ低状態信号であり、８ＡＤＯ〜５
ＡＤ７　の内容を周辺装置のセルのデータレジスタへと
８６期間中に転送する信号であるが、ピットアドレス可
能な命令の場合には８４期間中に転送する。５ＷＲＬは
、コントローラの内部アドレス書込み（ＷＲ）信号、す
なわち！Ｂ％ＡＲと呼ばれる信号に対応する。

５ＡＬＥはアクティブ高状態信号であ５．８ＡＤ０〜５
ＡＤ７　が周辺装置のセルの有効々アドレスを含むこと
を表わす。８ＡＩＪは８４期間中及び８１期間中に生ず
る。もちろん、８ＦＲＢに結合される各周辺装置のセル
は、独自のアドレスと以下に述べるようなアドレスデコ
ーダとを持っていなければならない。８ＡｔＪは、コン
トローラの内部アドレスラッチイネーブル（ＡＬＥ　）
信号、すなわちＩＢ％ＡＲ８と呼ばれる信号に対応する
。

８ＤＲＬはアクティブ低状態信号であ’ｔ）、５ｈＬｚ
が出されたときにアドレス指嚢された周辺装置のセルの
データレジスタの内容を転送する。８ＤＲＬは８５期間
中に生ずる。８ＤＲＬは、コントローラめ内部読出しく
ＲＤ）信号、すなわちＡＲ％ＩＢと呼ばれる信号に対応
する。

５ｐｏｃはコントローラによって発生させられるアクテ
ィブ高状態信号であり、アドレス指定された周辺装置の
セルの内部レジスタの全てを既知の状態へとセットする
ために使用される。５ｐｏｃは、コントローラの内部リ
セット（ｐｏｃ）信号に対応する。

５ＰＢ８Ｌはアクティブ低状態信号であり、コントロー
ラのポートバッファ選択信号（ＰＢＳＬ）に対応する。

この信号は、ポートの入力ピンではなくＸ１０　ポート
のラッチを読出す命令の期間中にアクティブとなる。す
なわち、５ＰＢＳＬが出されたならば、ラッチ２７．３
１，３’３のうちの１つの中にあるデータが読出され、
累算器に１って変更され、そのラッチの中へ再び書込ま
れる。そのような命令は一般にビット操作命令である。

５ＰＩ（２はコントローラの内部ＰＨ２信号に対応して
おシ、周辺装置のセルをコントローラのクロックに同期
させるために使用される。さらに５ＰＨ２は周辺装置の
セルによって、それら周辺装置のセルの内部２相クロッ
中ング体系の一部としても使用される。

８ＰＨ２８ａ、コントローラの内部フェーズ２スリーブ
クＱツタ（ｓｌｅｅｐ　ｃｌｏｅｋ）　ＰＨ２８に対応
する。

こｎは、コントローラのｌ０ＬＥモ一ド期間中にアクテ
ィブとなるべき周辺装置のセルを同期させる友めに使用
され、さらに、それらの内部２相クロッキング体系の一
部としても使用される。

５ＳＩＥＳは、コントローラの内部ステート１アーリー
スリーブ（・ａｒｌｙ　ｓｌｅ＠ｐ）信号に対応する０
こｎは、１つの命令の最終ステートであるステート６の
フェーズ２　（８６Ｐ２）期間中に始まシ、５ＩＰＩま
で継続する。この信号は、コントローラのＩＤＬＥ期間
中にアクティブとなる。周辺装置のセルが要求するかも
知れぬ他のタイミングステートは全て、５ＳＩＥ８から
生成され得る。

ＳＦＲバッファ・論理制御ブロック７１は、ノ（ッファ
７５とＳＰＲ制御ロジック７９とによって具体化されて
よい。スリーステート形双方向）くツファのセットであ
るバッファ７５は、バス１５に載っている出力されるべ
きアドレス信号と内部制御データとを塩９込んで、外部
接続用ピンへ載せるに適した信号を出し、また一方、周
辺装置のセルからの信号を受は取る際には５ＡＤＯ〜５
ＡＤ７に載っている信号を取り込んでそれらをバス１５
へ載せる。

ＳＦＲ制御ロジック７９は一方向性バスのセットとして
具体化されてよく、出力されるべき内部コントローラ制
御信号とクロック信号とを取ｐ込み、外部接続用ピンへ
載せるに適した信号を出す。

ＳＦＲ制御ロジック７Ｂは、周辺装置のセルからはいか
なる入力も受取ることはない。

第３図に示されているように周辺装置のアドレスデコー
ディングブロック８３は、信号５ＡＤＯ〜８ＡＤ７と、
制御／クロック信号８ＷＲＬ、５ＡＬＥ。

８ＤＲＬ％５ｐｏｃ％５ＰＢＳＬ、５ＰＨ２，５ＰＨ２
８，５ＳＩＥＳとを受取る。

ＳＦＲ周辺装置セルデコーディング方式周辺装置アドレ
スデコーディングブロック８３を具体化する手法につい
て述べる。直接的に５ＦＲＨに結合されるセルはいずれ
も、ＳＦＲセル又は周辺装置セルという名前で参照され
る。コントローラは、それら周辺装置セルのアドレス記
憶場所を読み出してＳＦＲ領域内へ書込むことによりこ
れらのセルにアクセスする。これらのセルを使用するに
は、各セルに、少くも１つの独自の記憶場所が対応付け
られね゛ばならない。各周辺装置セルは多量のレジスタ
を含んでおり、そのセルの中の各レジスタは、それらに
対応付けられた異なるＳＦＲアドレスを有する。

周辺装置は、ＳＦＲ領域の記憶域割当回内の使用可能な
場所の殆どに割当てられ得る。もしも周辺装置が２つ以
上のレジスタを保持しているならば、最下位アドレスの
レジスタは成る１つのアドレスにプログラムされ、ＳＦ
Ｒ周辺装置セルに組み込まれている他のレジスタはその
最初のレジスタに続くアドレスへプログラムされる。周
辺装置セルが２つ以上のレジスタを保持している場合に
、Ｘが１６進法の０−Ｆを表わすものとすれば、ＳＦＲ
記憶域割当図内の有効なアドレスはＸＯＨとＸ４ＨとＸ
８）ＩとＸＣＩ（とに限定される。

これらのレジスタの８ＰＲ記憶場所をプログラミング可
能とするため、各周辺装置セルは、対応する８ＡＤＯ〜
８ＡＤ？ラインを各自が有する１６の信号を有しており
、さらに、そのレジスタが割当てられるべきアドレスの
如何によってｖＣＣ又はｖＳＳを有する。それらに関わ
るピンの呼称は、ＡＤＯ〜ＡＤ７及びＡＤＢＡＲＯ〜Ａ
ＤＢＡＲ７である。さらに各周辺装置セルはＢＩＴＡＤ
ＤＲと呼ばれるピンをも有しており、それらは、このブ
ロックの第１レジスタがビットアドレス可能ならば高レ
ベル状態へ結合され、そうでなければ低レベル状態へと
結合される。

８ＦＲセルのアドレスの特定のビットが「１」である場
合には、それに対応する８ＡＤＱ〜８ＡＤ７ラインは、
対応するＡＤＯ〜ＡＤ７ラインへ結合されねばならない
。また、８ＦＲセルのアドレスの特定のビットが「０」
である場合には、それに対応する８ＡＤＯ〜８ＡＤ７ラ
インは、対応するＡＤＢＡＲＯ〜ＡＤＢＡＲ７ラインへ
結合されねばならない。５ＡＤＯ〜８ＡＤ７　　ライン
の全てがＡＤＯ〜ＡＤ７ライン又はＡＤＢＡＲＯ〜ＡＤ
ＢＡＲ７ラインへ結合されたならば、入力を持たないＡ
ＤラインはｖＣＣへ結合されねばならず、また、入力を
持たないＡＤラインはｖＳＳへ結合されねばならない。

例えば、８ＦＲ周辺装障セルのアドレスがＣ８Ｈである
場合には、以下のような結合がなされる。

ＡＤＯＡＤＩＡＤ２ＡＤ３ＡＤ４ＡＤ５ＡＤ６ＡＤ７ＤＢＡＲＯＤＢＡＲＩＤＢＡＲ２Ｄ３ＤＢＡＲ４ＤＢＡＲ５Ｄ６Ｄ７ＡＤＯｌＡＤＩ、ＡＤ２％ＡＤ４、ＡＤ５−−ＶＣＣＡＤＢＡＲ３、ＡＤＢＡＲ６、ＡＤＢＡＲ７−−Ｖ８８ビットアドレス可能な８ＦＲセルは、８ＦＲ領域の記憶
域割当図の行の中の、いずれの記憶場所にでも存在し得
る。行毎にただ１つの周辺装置セルがビットアドレス可
能であればよく、その行の残余の記憶場所はビットアド
レス不可能なアドレストシて使用される。ビットアドレ
ス不可能なモジュールからビットアドレス可能なモジュ
ールを弁別するものはＢ　Ｉ　ＴＡＤＤＲピンである。

周辺装置セルがビットアドレス可能である九めには、Ｂ
ＩＴＡＤＤＲピンが高レベル状態に結合されていなけれ
ばならない。

一例として、ビットアドレス可能なＳＦＲセルがアドレ
ス０Ｃ３Ｈに置かれる。モジュールのビット５がクリア
されるべきであるならば、ＣＬＲＯＣ５Ｈがその仕事を
果たす。同様に、ピッ）７がセットされるべき時には、
８ＥＴＢＯＣ７Ｈがその役目を果たし得る。同じ行の他
の記憶場所は、それら全てのＢＩＴＡＤＤＲラインが低
レベル状態に結合されているので影響を受けることは無
い。

第４図は、周辺装置セルを置くためにどのアドレスが使
用可能であるかを示す８ＦＲ記憶域割当図である。すな
わち、使用中であると指示されている記憶場所を除いた
他の全てのＳＰＲ記憶場所紘、周辺装置セルのために使
用可能である。

【図面の簡単な説明】

第１図は単一チップマイクロプロセッサの主な要素を示
すブロック図、第２図は８ＦＲバツフア・制御ブロック７１の冥施例を
示すブロック図、第３図は本発明の５ＦＲＢを示すブロック図、第４図＃
１８ＦＲ領域を示す表である。１１・・・・算術論理演算装置（ＡＬＵ　）、１５、・
・・・システムバス、１７・・・・命令レジスタ（ＩＲ）、２１・・・・タイミング用及び制御用のロジック、２５
・・・・特殊機能レジスタ（８ＦＲ）領域、２７．３１
．３３・・・・ラッチレジスタ、２７’、　３１’、　
３３’・・・・入力バッファ／出力ドライバ、３９・・
・・累算器（ＡＣＣ）、４１、・・・ＲＡＭアドレスレジスタ、４３・・・・等
速呼比し記憶装置（ＲＡＭ）、４５・・・・追加レジス
タ（Ｂレジスタ）、４７．４９−−−・−時記憶レジス
タ（Ｔｅｍｐ）、５１・・・・プログラムカウンタ（ｐ
ｃ）、５２・・・・ＰＣインクリメンタ５３・・豐・ＲＯＭ　。５５　・　・５７　・　・５９、　Ｔ６１　・　・６３　・　・Ｔ　１　・　・７９　・　・８１　・　・８３　・　・ロックプログラムメモリアドレスレジスタ、プログラム状態語（ｐｓｗ）レジスタ、・・・バッファ
、スタックポインタ、データメモリポインタ（ＤＴＰＲ）、ＳＦＲバッファ・論理制御ブロック、ＳＦＲ制御ロジック、周辺装置、周辺装置アドレスデコーディングブ

Claims

【特許請求の範囲】

（１）内部バスと、前記内部バスを介してデータを処理
するための算術論理演算装置と、前記算術論理演算装置
により使用される幾つかの内蔵レジスタにマイクロコン
トローラがアクセスするためのアドレス空間を含む特殊
機能レジスタ領域と、前記マイクロコントローラの動作
に必要なタイミング用及び制御用の信号を発生させるた
めのタイミング用及び制御用のロジックと、を含む集積
回路マイクロコントローラに於いて：ａ）入出力ピンの対応するセットと前記内部バス（１５
）とに結合される複数のバッファ手段（７５）と、ｂ）制御ピンのセットと前記内部バス（１５）とに結合
される制御ロジック手段（７９）と、を含み；且つ、前記入出力ピンは、周辺装置（８１）のセルへ結合され
ることが可能であり、前記バッファ（７５）は、アドレス情報とデータ情報と
を前記特殊機能レジスタ領域（２５）から前記入出力ピ
ンへと転送することが可能であり、且つ、アドレス情報
とデータ情報とを前記入出力ピンから前記特殊機能レジ
スタ領域（２５）へと転送することが可能であり、前記制御ロジック手段（７９）は、前記タイミング用及
び制御用のロジック（２１）にて発生させられる前記内
部制御用及びタイミング用の信号の幾つかを前記制御ピ
ンへと転送することが可能である、ことを特徴とする集積回路マイクロコントローラ。