KR100353348B1 - 마이크로프로세서 - Google Patents

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히다찌 엔지니어링 가부시끼가이샤
가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

마이크로 프로세서에 관한 것으로서, 마이크로 프로세서를 내장하며 또한 PC카드 인터페이스를 갖는 퍼스널 컴퓨터 등의 설계공정수를 삭감하고 외부부착부품수를 삭감해서 그 저코스트화를 도모하기 위해, 인터페이스회로를 포함하는 반도체 기판상에 형성되는 마이크로 프로세서로서, 상기 인터페이스회로는 반도체메모리와 하나 또는 그 이상의 PC카드를 직접 마이크로 프로세서에 접속하기 위한 인터페이스를 공급하는 것이고, 상기 인터페이스회로는 마이크로 프로세서에 접속된 외부버스를 제어하기 위한 여러개의 제어신호를 생성하고, 상기 반도체메모리는 ROM, 버스트ROM, SRAM, PSRAM, DRAM, SDRAM 또는 그 중의 어느 하나를 포함하고, 상기 PC카드는 메모리카드와 I/O카드 또는 그 중의 어느 하나를 포함하고, 상기 마이크로 프로세서는 어드레스 공간내에서 물리 어드레스를 사용해서 외부버스로 액세스하고, 상기 어드레스공간은 여러개의 에리어로 분할되고, 소정의 반도체메모리와 PC카드에 고정적으로 할당되고, 상기 마이크로 프로세서는 또 내부논리 어드레스를 출력하는 중앙처리장치 및 상기 중앙처리장치에 접속되는 메모리 관리 유닛을 갖고, 상기 메모리 관리 유닛은 외부버스로 출력가능하도록 내부논리 어드레스를 물리 어드레스로 변환하는 구성으로 하였다.
이와 같이 하는 것에 의해, 인터페이스제어를 위한 외부부착부품을 삭감하면서 각종 반도체 메모리 및 PC카드를 직접 또한 동시에 마이크로 프로세서의 외부버스에 결합할 수 있다는 효과 등이 얻어진다.

Description

마이크로 프로세서{MICROPROCESSOR}
본 발명은 마이크로 프로세서에 관한 것으로서, 예를 들면 그 외부버스 인터페이스에 이용해서 특히 유효한 기술에 관한 것이다.
동기 DRAM(다이나믹형 렌덤 액세스 메모리) 등의 각중 반도체 메모리를 직결할 수 있는 외부버스를 구비하는 마이크로 프로세서(마이크로 컨트롤러)가 예를 들면 닛케이 맥그로힐사 발행의 1994년 2월 14일자 「닛케이 일렉트로닉스」 pp. 79∼91에 기재되어 있다.
한편, 메모리카드 및 I/O카드 등의 PC카드가 있고, 마이크로 프로세서 등에 PC카드를 결합하기 위한 인터페이스 조건이 일본전자공업 진흥협회(JEIDA) 및 PCMCIA(PersonaL Computer Memory Card International Association)에 의해 표준화되어 있다. PC카드 인터페이스에는 가이드라인Ver. 4. 1의 「6. 전기 인터페이스 사양」 으로 규정되는 68핀의 IC메모리 카드 인터페이스 및 I/O카드 인터페이스가 포함된다. 또, 이와 같은 PC카드 인터페이스에 대처하기 위해 82365SL 등의 전용IC(집적회로)칩이 마련되어 있다.
종래의 마이크로 프로세서 등에 있어서 PC카드를 결합하기 위한 버스는 반도체 메모리 등을 결합하기 위한 버스와는 별개로 마련됨과 동시에 PC카드는 상기 전용 IC칩을 거쳐서 버스에 결합되고, 그 인터페이스 제어는 이들 전용 IC칩에 의해서 실행된다. 이 때문에, 퍼스널 컴퓨터나 휴대정보단말 등에 PC카드 인터페이스를 조립하고자 한 경우, 버스구성이 복잡하게 되어 설계공정수가 증대함과 동시에 마이크로 프로세서의 외부부착부품이 증대한다. 그 결과, 퍼스널 컴퓨터 및 휴대정보단말 등의 개발기간이 증대하여 그 저코스트화가 저해되게 된다.
본 발명의 목적은 사용상 편리함을 향상시킨 마이크로 프로세서를 제공하는 것이다.
본 발명의 다른 목적은 마이크로 프로세서를 내장하며 또한 PC카드 인터페이스를 갖는 퍼스널 컴퓨터 등의 설계공정수즐 삭감하고 외부부착부품수를 삭감해서 그 저코스트화를 도모하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.
본원에 있어서 개시되는 발명 중 대표직인 것의 개요를 간단히 설명하면 다음과 같다.
즉, 퍼스널 컴퓨터 및 휴대정보단말 등에 내장되는 마이크로 프로세서에 외부버스에 결합되며 또한 ROM, 버스트ROM, SRAM, PSRAM, DRAM 및 동기 DRAM 등의 각종 반도체 메모리나 메모리카드 및 I/O카드 등의 PC카드의 인터페이스를 병행해서 제어할 수 있는 버스상태 컨트롤러를 마련한다. 이 버스상태 컨트롤러BSC에는 동기DRAM접속시에 있어서의 PC카드의 기동신호(-OE, -WE)의 세트업시간을 제어하기위한 제어레지스터(PCR)가 마련된다.
또, 외부버스의 어드레스공간을 소정수의 에리어로 분할하고, 각 에리어에 각종 반도체 메모리 또는 PC카드를 고정적으로 할당함과 동시에 I/O카드가 입출력장치로서 기능하는 경우의 물리 어드레스와 메모리로서 기능하는 경우의 물리 어드레스를 독립적으로 할당하고, 마이크로 프로세서에 그 내부에 있어서의 물리 어드레스를 외부버스에 있어서의 물리 어드레스로 변환하기 위한 메모리 관리 유닛을 마련한다.
상기한 수단에 의하면, 다음의 이유에 의해서 상기 목적이 달성된다.
그 물리 어드레스에 의한 제약을 받지 않고 또 인터페이스 제어를 위한 외부 부착부품을 삭감하면서 각종 반도체 메모리와 메모리카드 및 I/O카드 등의 PC카드를 직접 또한 동시에 마이크로 프로세서의 외부버스에 결합할 수 있다. 그 결과, 마이크로 프로세서의 사용상의 편리함을 개선할 수 있음과 동시에 마이크로 프로세서를 내장하며 또한 PC카드 인터페이스를 갖는 퍼스널 컴퓨터 등의 설계공정수를 삭감하고 외부부착부품수를 삭감해서 그 저코스트화를 도모할 수 있다.
또, 버스상태 컨트롤러BSC에는 동기 DRAM 접속시에 있어서의 PC카드의 기동신호(-OE, -WE)의 세트업시간을 제어하기 위한 제어레지스터(PCR)가 마련되므로 PC카드의 기동신호로서의 출력 인에이블신호-OE 내지 라이트 인에이블 신호 -WE의 클럭신호CKIO의 하강 또는 어드레스신호에 대한 세트업시간 등을 제어할 수 있다. 그 결과, PC카드와 동기DRAM을 본 발명의 마이크로 프로세서MPU에 동시에 결합시켜도 본 발명의 마이크로 프로세서MPU는 불합리없이 PC카드와 동기 DRAM에 대한 액세스를 실행할 수 있다.
도 1에는 본 발명에 관한 마이크로 프로세서MPU를 포함하는 퍼스널 컴퓨터의 1실시예의 시스템 구성도가 도시되어 있다. 동일 도면에 있어서, 퍼스널 컴퓨터는 마이크로 프로세서MPU를 탑재한 마더보드(mother board)MBD를 그 기본 구성요소로 한다. 마더보드MBD에는 특히 제한되지 않지만 PC카드슬롯PCSL1 및 PCSL2를 거쳐서 2종류의 PC카드 즉 메모리카드MEMC 및 I/O카드IOC가 각각 결합되고, 커넥터LCDCON 및 KBDCON을 거쳐서 맨머신 인터페이스로 되는 액정디스플레이LCD 및 키보드KBD가 각각 결합된다. 또한, 메모리카드MEMC는 SRAM(스테이틱형 RAM), EPROM(전기적으로 정보의 라이트가 가능한 리드온리메모리), EEPROM(전기적으로 정보의 소거 및 라이트가 가능한 리드온리메모리) 또는 플래시EEPROM 등으로 구성되고, 데이타기억용의 카드로 된다. 한편, I/O카드IOC는 펙시밀리나 데이타전송을 위한 모뎀, LAN에 이용되는 제어회로, 글로벌 포지셔닝 시스템(GPS)에 이용되는 제어회로 또는 소형컴퓨터 시스템 인터페이스 컨트롤러 등으로 된다.
마더보드MBD의 마이크로 프로세서MPU에는 특히 제한되지 않지만 외부버스E-BUS를 거쳐서 6종의 반도체 메모리 즉 ROM, 버스트ROM(BROM), SRAM, PSRAM(의사SRAM), DRAM(다이나믹형 RAM) 및 동기DRAM(SDRAM)이 결합된다. 이 외부버스E-BUS에는 또 PC카드버퍼BUF1, BUF2와 디스플레이 컨트롤러LCDC 및 키보드 컨트롤리KBDC가 결합된다. 이 중, PC카드버퍼BUF1 및 BUF2에는 상기 PC카드슬롯PCSL1 및 PCSL2 즉 메모리카드MEMC 및 I/O카드IOC가 각각 결합되고, 디스플레이컨트롤러LCDC 및 키보드컨트롤러KBDC에는 커넥터LCDCON 및 KBDCON 즉 액정디스플레이LCD 및 키보드KBD가 각각 결합된다. 마더보드MBD에 탑재된 각종 반도체 메모리, PC카드버퍼 및 컨트롤러에는 전원유닛 POWU에서 소정의 동작전원이 공급된다.
여기에서, 마이크로 프로세서MPU는 ROM 또는 버스트ROM에서 리드되는 프로그램에 따라서 스탭동작하고 소정의 논리연산처리를 실행함과 동시에 퍼스널 컴퓨터의 각 부를 제어 및 통괄한다. 또, PC카드버퍼BUF1 및 BUF2는 PC카드슬롯PCSL1 또는 PCSL2에 장착된 메모리카드MEMC 또는 I/O카드IOC 사이의 인터페이스 정합을 실행하고, 디스플레이 컨트롤러LCDC 및 키보드컨트롤러KBDC는 커넥터LCDCON 또는 KBDCON을 거쳐서 결합된 액정디스플레이LCD 또는 키보드 KBD를 제어한다.
이 실시예에 있어서, 마이크로 프로세서MPU는 후술하는 바와 같이 외부버스 E-BUS에 결합된 ROM, 버스트ROM, SRAM, PSRAM, DRAM 및 동기DRAM 등의 각종 반도체 메모리와 메모리카드MEMC 및 I/O카드IOC 등의 PC카드에 대한 인터페이스를 병행해서 제어할 수 있는 버스상태 컨트롤러BSC를 구비한다. 또, 외부버스E-BUS의 어드레스공간은 소정수의 에리어로 분할되고, 이들 에리어에 반도체메모리 또는 PC카드가 고정적으로 할당됨과 동시에 I/O카드가 I/O카드로서 기능하는 경우의 물리 어드레스가 메모리카드로서 기능하는 경우의 물리 어드레스과는 독립적으로 할당된다. 이 때문에 마이크로 프로세서MPU는 또 그 내부에 있어서의 논리 어드레스를 외부버스에 있어서의 물리 어드레스로 변환하는 메모리 관리 유닛MMU를 구비한다. 이들 결과, 그 물리 어드레스에 의한 제약을 받지 않고 또 인터페이스제어를 위한 외부부착부품을 삭감하면서 각종 반도체 메모리와 PC카드 즉 메모리카드MEMC 및I/O카드IOC를 직접 또한 동시애 외부버스E-BUS에 결합할 수 있고, 이것에 의해서 마이크로 프로세서MPU의 사용상의 편리함을 개선할 수 있음과 동시에 퍼스널 컴퓨터의 설계공정수를 삭감하고 외부부착부품수를 삭감해서 그의 저코스트화를 도모할 수 있는 것이다.
도 2에는 도 1의 퍼스널 컴퓨터의 3개의 실시예의 외관구성도가 도시되어 있다. 우선, 도 2의 (a)에 있어서 퍼스널 컴퓨터는 소위 노트형으로 되고, PC카드슬롯MSLOT(PCSL1, PCSL2)에 장착괸 메모리카드MEMC 또는 I/O카드IOC로 이루어지는 파일Ffile을 내장함과 동시에 입출력장치로서 키보트KB(KBD) 및 액정디스플레이DP(LCD)를 구비한다. 이 중, 액정 디스플레이는 안쪽으로 접을 수 있고, 이것에 의해서 휴대하기 편리한 형태로 된다.
다음에, 도 2의 (b)에 있어서, 퍼스널 컴퓨터는 소위 데스크톱형으로 되고, 플로피 디스크 드라이브FDD와 도시되지 않은 PC카드슬롯에 장착된 메모리카드MEMC 또는 I/O카드IOC로 이루어지는 파일Ffile을 구비한다. 또, 입출력장치로서 키보드KB 및 액정디스플레이DP를 구비하고, 플로피 디스크 드라이브FDD에는 소정의 플로피디스크FD가 삽입된다. 이것에 의해, 퍼스널 컴퓨터는 플로피디스크FD에 의한 소프트웨어로서의 기억영역과 파일Ffile에 의한 하드웨어로서의 기억영역을 아울러 갖게 된다.
도 2의 (c)에 있어서, 퍼스널 컴퓨터는 소위 팬포터블형으르 되고, 메모리카드MEMC 또는 I/O카드IOC로 이루어지는 파일카드FfileCARD를 장착할 수 있는 2개의 PC카드슬롯을 구비한다. 또, 입출력장치로서 감압시트가 부착된 액정디스플레이DP및 입력팬PEN을 구비하고, 수서문자에 의한 입력을 가능하게 한다.
이들 실시예에 있어서, 퍼스널 컴퓨터의 마더보드MBD를 구성하는 마이크로 프로세서MPU를 상술한 바와 같이 각종 반도체 메모리와 메모리카드MEMC 및 I/O카드IOC로 이루어지는 PC카드를 직접 또는 동시에 결합할 수 있는 인터페이스를 갖는다. 그 결과, 마더보드MBD, 더 나아가서는 퍼스널 컴퓨터의 구성이 간소화되고, 그 소형화, 경량화, 박형화가 도모되어 휴대하기 편리한 형태를 취할 수 있음과 동시에 후술하는 버스트기능 등에 의해 대용랑의 정보를 고속으로 입출력할 수 있게 되어 퍼스널 컴퓨터로서의 처리능력이 향상되게 된다.
도 3에는 도 1의 퍼스널 컴퓨터에 포함되는 마이크로 프로세서MPU의 1실시예의 블럭도가 도시되고, 도 4에는 마이크로 프로세서MPU의 반도체기판(반도체칩)상에서의 레이아웃의 1실시예가 도시되어 있다 즉, 마이크로 프로세서MPU는 공지의 반도체 제조방법에 의해서 단결정실리콘과 같은 반도체기판에 형성된다.
우선, 도 3에 있어서, 마이크로 프로세서MPU는 연산기ALU을 포함하는 스토어드프로그램 방식(stored-program type)의 중앙처리유닛CPU를 그 기본 구성요소로 한다. 이 중앙처리유닛CPU에는 시스템버스S-BUS(제1 내부버스)를 거쳐서 승산기MULT,메딜리 관리 유닛MMU및 캐시메모리CACHE가 결합되고, 메모리 관리 유닌MMU에는 어드레스 변환버퍼TLB가 결합된다. 메모리 관리 유닛MMU 및 캐시메모리CACHE는 또 그 다른쪽에 있어서 캐시버스C-BUS(제2 내부버스)에 결합되고, 이 캐시버스C-BUS에는 버스상태 컨트롤러BSC가 결합된다.
버스상태 컨트롤러BSC는 그 다른쪽에 있어서 주변버스B-BUS에 결합됨과 동시에 도시되지 않은 버스 인터페이스부 및 버스커넥터를 거쳐서 외부버스E-BUS에 결합된다. 이 중, 주변버스P-BUS(제3 내부버스)에는 리프레시 컨트롤러REFC,직접 메모리 액세스 컨트롤러DMAC, 타이머회로TIM, 직렬통신 인터페이스SCI, 디지탈/아날로그 변환회로D/A 및 아날로그/디지탈 변관회로A/D 등의 주변장치 컨트롤러가 결합되고, 외부버스E-BUS에는 상기 각종 반도체 메모리나 PC카드를 결합하기 위한 PC카드버퍼BUF1, BUF2와 디스플레이 컨트롤러LCDC 및 키보드 컨트롤러KBDC가 결합된다. 버스상태 컨트롤러BSC, 리프레시 컨트롤러REFC, 직접 메모리 액세스 컨트롤러DMAC, 타이머회로TIM, 직렬통신 인터페이스SCI, 디지탈/아날로그 변환회로D/A 및 아날로그/다지탈 변환회로A/D는 또 인터럽트 컨트롤러INTC에 결합되고,이 인터럽트 컨트롤러는 인터럽트 요구신호IRQ를 거쳐서 중앙처리유닛CPU에 결합된다.
또, 동일 도면에는 도시되어 있지 않지만, 시스템버스S-BUS, 캐시버스C-BUS 및 주변버스P-BUS의 각각은 어드레스신호를 전송하기 위한 내부 어드레스 버스, 데이타를 전송하기 위한 내부 데이타버스 및 제어신호를 전송하기 위한 내부 제어버스를 각각 포함하는 것으로 간주된다. 한편, 외부버스E-BUS는 어드레스신호를 전송하기 위한 외부 어드레스버스, 데이타를 전송하기 위한 외부 데이타버스 및 제어신호를 전송하기 위한 외부 제어버스를 각각 포함하는 것으로 간주된다.
여기에서, 중앙처리유닛CPU는 클럭펄스발생회로CPG에서 공급되는 소정의 시스템 클럭신호에 따라서 동기동작하고, 캐시메모리CACHE에서 리드되는 제어프로그램에 따라서 소정의 연산처리를 실행함과 동시에 마이크로 프로세서MPU의 각 부를 제어 및 통괄한다. 이 때, 연산기ALU는 소정의 산술논리연산을 실행하고,승산기MULT는 디지탈신호처리 등에 유효한 승산처리 또는 곱/합처리를 실행한다. 또, 메모리 관리 유닛MMU는 메모리액세스시에 마이크로 프로세서MPU의 내부, 즉 중앙처리유닛CPU 등에서 출력되는 논리 어드레스를 어드레스 변환버퍼(address translation look-aside buffer)TLB를 참조해서 물리 어드레스로 변환하고, 버스상태 컨트롤러BSC를 거쳐서 마이크로 프로세서MPU의 외부 즉 외부버스E-BUS로 전달한다. 또, 캐시메모리CACHE는 고속액세스 가능한 반도체 메모리로 이루어지고, 외부의 ROM 또는 버스트ROM 등에 저장된 제어프로그램 또는 데이타 등을 소정의 블럭단위로 리드하여 유지해서 중앙처리유닛CPU의 고속동작에 기여한다.
한편, 버스상태 컨트롤러BSC는 주변버스P-BUS에 결합되는 각 주변장치 컨트롤러의 버스액세스를 관리하고, 그 동작을 제어 및 통괄함과 동시에 외부버스E-BUS에 결합되는 각종 반도체 메모리 및 PC카드와 각종 입출력 컨트롤러의 동작을 제어 및 통괄한다.
이 실시예에 있어서, 외부버스E-BUS의 물리 어드레스공간은 특히 제한되지 않지만 8개의 에리어로 분할되고, 이중 7개의 에리어는 소정의 조합으로서 각종 반도체 메모리 및 PC카드에 고정적으로 할당된다. 또, 버스상태 컨트롤러BSC는 외부버스E-BUS의 각 에리어에 할당된 각종 반도체 메모리 및 PC카드에 대한 제어신호의 타이밍을 각각 소정의 조건으로 또한 병행해서 제어 및 관리하는 기능을 갖고, 이들 타이밍조건을 선택적으로 지정하기 위한 각종 제어레지스터를 구비한다. 그 결과, 외부버스E-BUS에는 상기와 같이 ROM, 버스트ROM, SRAM, PSRAM, DRAM 및 동기DRAM 등을 포함하는 각종 반도체 메모리와 메모리카드MEMC 및 I/O카드IOC를 포함하는 PC카드를 직접 또는 동시에 결합할 수 있게 된다. 외부버스E-BUS의 신호구성 및 버스상태 컨트롤러BSC의 구체적인 구성에 대해서는 다음에 상세하게 설명한다.
다음에, 주변장치 컨트롤러의 하나인 리프레시 컨트롤러REFC는 외부버스E-BUS에 결합된 DRAM 및 SDRAM의 리프레시 동작을 제어하고, 직접 메모리 액세스 컨트롤러DMAC는 예를 들면 외부버스E-BUS에 결합된 ROM 또는 버스트ROM과 캐시메모리CACHE등의 사이의 고속데이타전송을 서포트한다. 또, 타이머회로TIM은 중앙처리유닛CPU에 필요한 시간관리를 서포트하고, 직렬통신 인터페이스SCI는 외부의 통신제어장치 등과의 사이의 직렬데이타전송을 서포트한다. 한편, 아날로그/디지탈 변환회로A/D는 외부의 센서 등에서 입력되는 아날로그신호를 소정의 디지탈신호로 변환하고, 디지탈/아날로그 변환회로D/A는 반대로 중앙처리유닛CPU에서 출력되는 디지탈신호를 소정의 아날로그신호로 변환해서 외부로 출력한다.
인터럽트 컨트롤러INTC는 버스상태 컨트롤러BSC나 각 주변장치 컨트롤러의 인터럽트요구를 소정의 우선순위로 택일적으로 받아 인터럽트 요구신호IRQ로서 중앙처리유닛CPU로 전달한다.
이 실시예에 있어서, 마이크로 프로세서MPU를 구성하는 각 부는 도 4에 예시되는 바와 같이, 소정의 레이아웃 조건으로서 1개의 반도체기판상에 배치된다. 또, 마이크로 프로세서MPU의 각 부는 소위 모듈화되고, 사용자사양에 따라서 선택적으로 형성되어 선택적으로 유효하게 된다. 또, 도 4에 있어서 버스 컨트롤러는 도 3의 버스상태 컨트롤러BSC에 대응하고, TIMER는 타이머회로TIM에 대응한다. 또, 클럭펄스발생회로CPG에 의해 형성되는 시스템클럭은 소정의 클럭드라이버DRIVER을 거쳐서 마이크로 프로세서MPU의 각 부에 분배되어 공급된다.
도 5에는 도 3의 마이크로 프로세서MPU의 외부버스E-BUS에 있어서의 물리 어드레스의 할당을 설명하기 위한 1실시예의 어드레스맵이 도시되고, 도 6에는 그 에리어5 및 에리어6에 있어서의 물리 어드레스의 할당을 설명하기 위한 1실시예의 부분적인 어드레스맵이 도시되어 있다. 우선, 도 5에 있어서, 이 실시예의 마이크로 프로세서MPU의 외부버스E-BUS의 물리 어드레스공간은 특히 제한되지 않지만 8개의 에리어0∼에리어7로 분할되고, 이중 에리어0∼6의 7개가 외부버스E- BUS에 결합된 각종 반도체 메모리 및 PC카드에 의해서 사용할 수 있게 된다. 이 중, 에리어0은 SRAM및 ROM을 포함하는 통상 메모리 또는 버스트ROM에 대해서 선택적으로 할당되고, 에리어1 및 에리어4는 통상 메모리에 선택적으로 할당된다. 또, 에리어2는 통상 메모리, SDRAM 또는 DRAM에 대해서 선택적으로 할당되고, 에리어3은 통상 메모리, SDRAM, DRAM 또는 PSRAM에 선택적으로 할당된다. 한편, 에리어5는 통상 메모리 또는 버스트ROM이나 메모리카드MEMC에 선택적으로 할당되고, 에리어6은 통상 메모리 또는 버스트ROM이나 메모리카드MEMC또는 I/O카드IOC에 선택적으로 할당된다. 또한, 본 명세서에 있어서, 통상 메모리은 SRAM이나 ROM과 같이 로우 및 컬럼 어드레스가 동시에 공급되어 액세스되는 어드레스 논멀티플렉스형의 메모리를 의미하는 것으로서, DRAM이나 SDRAM과 같이 로우 및 컬럼 어드레스가 시분할적으로 공급되어 액세스되는 어드레스 멀티플렉스형의 메모리와는 구별된다.
또, 에리어7은 마이크로 프로세서MPU의 내부장치와 어드레스, 예를 들면 CPU의 내부레지스터의 어드레스나 상기 주변장치 컨트롤러내의 레지스터의 어드레스로 할당되어 외부장치에서는 사용할 수 없다. 또, 에리어0∼에리어6에 어떠한 반도체 메모리 또는 PC카드가 결합될지는 후술하는 버스상태 컨트롤러BSC의 버스제어 레지스터BCR1에 의해서 선택적으로 지정된다.
이 실시예에 있어서, 마이크로 프로세서MPU의 시스템버스S-BUS, 캐시버스 C-BUS 및 주변버스P-BUS의 내부 어드레스버스는 32비트의 어드레스신호A0∼A31을 전송할 수 있는 신호선을 포함하고, 마이크로 프로세서MPU의 내부에 있어서의 논리 어드레스는 이들 어드레스신호A0∼A31에 의해 택일적으로 지정되는 소위 4GB의 어드레스공간으로 이루어진다. 한편, 마이크로 프로세서MPU의 외부 즉 외부버스E-BUS에 있어서의 물리 어드레스는 상위3비트를 제외한 29비트의 어드레스신호A0∼A28에 의해 택일적으로 지정되지만 어드레스신호A0∼A31의 상위3비트 즉 어드레스신호A26∼A28은 에리어0∼에리어6을 택일적으로 지정하기 위한 칩선태신호-CS0∼-CS6을 작성하기 위해 사용되고, 하위26비트의 어드레스신호A6∼A25는 각 에리어내의 어드레스를 택일적으로 지정하기 위해 사용된다. 즉, 외부버스E-BUS에 있어서의 외부 어드레스버스는 어드레스신호A0∼A25를 전송할 수 있는 신호선을 포함한다.
이것에 의해, 에리어0에는 16진수 표시로 H' 00000000∼H' 03FFFFFF의 물리 드레스가 할당되고, 에리어l에는 H' 04000000∼07FFFFFF의 물리 어드레스가 할당된다. 또, 에리어2∼에리어4에는 H' 08000000∼H' 0BFFFFFF, H' 0C000000∼H' 0FFFFFFF 및 H' 100000000∼H' 13FFFFFF의 물리 어드레스가 각각 할당되고, 에리어5 및 에리어6에는 H' 14000000∼H' 17FFFFFF 및 H' 18000000∼H' 1BFFFFFF의물리 어드레스가 각각 할당된다. 그 결과, 각 에리어는 소위 64MB(메가바이트)의 물리 어드레스공간을 갖게 된다. 또한, 에리어0∼에리어6의 물리 어드레스에 각각 H' 20000000×n(n=1∼6)을 부가한 물리 어드레스는 각 에리어의 새도우공간으로 되고, 이 승수n은 논리 어드레스의 상위 3비트 즉 어드레스신호A29∼A31에 의해 선택적으로 지정된다.
메모리카드MEMC 및 I/O 카드IOC에 할당되는 에리어5 및 에리어6의 물리 어드레스는 도 6에 도시한 바와 같이 또 각각 2개로 분할된다. 이 중, 에리어5에서는 어드레스H' 14000000∼H' 15FFFFFF로 이루어지는 하위 영역이 메모리카드 MEMC를 위한 공통메모리 또는 속성메모리영역으로서 할당되고, 어드레스H' 16000000∼H' 17FFFFFF로 이루어지는 상위의 영역은 사용금지영역으로 된다. 또, 에리어6에서는 어드레스H' 18000000∼H' 19FFFFFF로 이루어지는 하위 영역이 메모리카드MEMC 또는 I/O카드IOC가 메모리로서 기능하는 경우의 공통메모리 또는 속성메모리영역으로 할당되고, 어드레스H' 1A000000∼H' 1BFFFFFF로 이루어지는 상위 영역은 I/O카드IOC가 입출력장치로서 기능하는 경우의 I/O영역으로 된다. 그 결과, 에리어5 및 에리어6에 있어서의 공통메모리 또는 속성메모리영역은 소위 32MB의 어드레스공간으로 된다.
또, 특히 제한되지 않지만 에리어6의 2분할된 영역 즉 I/O카드IOC가 메모리 또는 입출력장치 중 어느 것으로 기능할지는 어드레스신호A25에 의해 선택적으로 지정되고, 32MB의 어드레스공간은 나머지25비트의 어드레스신호A0∼A24에 의해 택일적으로 지정된다. 주지한 바와 같이 PCMCIA규격에서는 PC카드로서 최대 64MB의어드레스공간을 갖는 것이 허용되지만 이 경우 후술하는 바와 같이 또 최상위비트의 어드레스신호A25가 마이크로 프로세서MPU의 출력포트를 거쳐서 다른 경로에서 출력된다. 이와 같이, 에리어6의 물리 어드레스공간을 2분할하고, 어드레스신호A25에 의해 선택적으로 지정할 수 있도록 하는 것에 의해 에리어6에 결합된 I/O카드 IOC의 메모리 또는 입출력장치로서의 기능을 소프트웨어에 의해 동적으로 전환하는 것이 가능하게 되어 마이크로 프로세서MPU의 편리성이 향상되는 결과로 된다.
그런데, 상기와 같이 마이크로 프로세서MPU의 물리 어드레스공간이 8개의 에리어로 분할되고,이 중 7개가 마이크로 프로세서MPU의 외부버스E-BUS에 결합되는 각종 반도체 메모리 또는 PC카드에 고정적으로 할당된다. 이것은 사용자측에서 본 경우 소프트웨어에 있어서의 논리 어드레스의 배분에 제약을 주는 원인으로 되는 것과 같이 보인다. 그러나, 이 실시예에서는 상술한 바와 같이 마이크로 프로세서MPU에 메모리 관리 유닛MMU가 마련되고, 그 내부에 있어서의 논리 어드레스와 외부버스E-BUS에 있어서의 물리 어드레스의 대응은 어드레스 변환버퍼 TLB의 리라이트 즉 외부버스E-BUS에 결합되는 외부메모리 예를 들면 DRAM 등에 기억되는 어드레스 변환 테이블의 어드레스 변환쌍의 내용의 리라이트에 의해서 용이하게 변경할 수 있게 된다. 이 때문에 사용자는 외부버스E-BUS의 물리 어드레스에 의한 제약에서 해방되어 자유로운 논리 어드레스공간을 갖는 소프트웨어를 구축할 수 있게 된다.
도 7 및 도 8에는 도 3의 마이크로 프로세서MPU의 외부버스E-BUS의 접속형태를 설명하기 위한 1실시예의 접속도가 도시되어 있다. 또, 도 9에는 도 7 및 도 8의 외부버스E-BUS와 PC카드가 결합되는 경우의 1실시예의 인터페이스 구성도가 도시되고, 도 10및 도 11에는 도 7및 도 8의 외부버스E-BUS의 1실시예의 신호구성도가 도시되어 있다. 또, 도 7 및 도 8에서는 에리어0∼에리어4에 결합할 수 있는 반도체 메모리를 적당히 할당하고 있지만, 실제로는 에리어에 의해서 결합할 수 있는 조합이 제한받는 경우도 있다. 도 10 및 도 11은 도 7∼도 9의 설명의 과정에서 적절히 참조하기 바란다.
우선, 도 7에 있어서 외부버스E-BUS는 마이크로 프로세서MPU에서 보아 어드레스 출력버스로 되는 26비트의 외부 어드레스버스EBA0∼EBA25와 입출력버스로 되는 32비트의 외부 데이타버스EBD0∼EBD31을 구비한다. 이 중, 어드레스버스 EBA0∼EBA25를 거쳐서 전달되는 어드레스신호A0∼A25는 각종 반도체 메모리 및 PC카드가 결합되는 모든 에리어에 공통으로 공급되지만, 외부 데이타버스EBD0∼EBD31은 외부버스E-BUS에 결합되는 반도체 메모리 및 PC카드의 버스사이즈에 따라서 선택적인 접속형태를 취한다. 또, DRAM 및 SDRAM에 있어서는 로우 및 컬럼 어드레스가 시분할적으로 어드레스버스상의 동일 라인에 공급되므로 DRAM 및 SDRAM의 각 어드레스 입력단자는 외부 어드레스버스EBA0∼EBA25중의 소정수의 라인에 결합되게 된다.
즉, 이 실시예의 마이크로 프로세서MPU에서는 후술하는 버스상태 컨트롤러BSC의 버스제어 레지스터BCR2에 의해 애리어0∼에리어6의 버스사이즈를 에리어마다 지정할 수 있다 이 중, 에리어0에서는 바이트(8비트), 워드(16비트), 롱워드(32비트)의 버스사이즈를 임의로 선택할 수 있지만, 에리어1∼에리어6에서는각 에리어가 SRAM, ROM 또는 버스트ROM에 할당되는 경우에는 바이트, 워드 또는 롱워드를 임의로 선택할 수 있지만 SDRAM, DRAM 또는 PSRAM에 할당되는 경우에는 메모리 제어 레지스터MCR1과의 조합에 의해서 워드 또는 롱워드의 선택으로 제한된다. 또, 에리어2 및 에리어3이 DRAM에 할당되는 경우 그 버스사이즈는 워드만으로 제한되고, 에리어5 및 에리어6이 PC카드에 할당되는 경우에는 바이트 또는 워드 중 어느 하나가 선택된다.
이것에 의해, 하위16비트의 데이타버스EBD0∼EBD15는 에리어0∼에리어6에 할당된 모든 반도체메모리 및 PC카드에 결합되지만, 상위 16비트의 데이타버스EBD16∼EBD23 및 EBD24∼EBD31은 각 에리어의 버스사이즈에 따라서 각각 선택적으로 결합되게 된다. 또한, 8비트의 데이타버스EBD16∼EBD23은 나중에 예시하는 바와 같이, 에리어의 버스사이즈가 16비트 이하인 것을 조건으로 해서 범용의 포트PORT0∼PORT7로서도 사용할 수 있다. 단, 이 경우에는 버스상태 컨트롤러BSC2의 포트기능 인에이를 비트가 논리"1"로 세트된다.
다음에, 외부버스E-BUS는 외부버스E-BUS상의 데이타가 유효한 것을 나타내는 버스개시신호-BS(여기에서, 그것이 유효하게 될 때 선택적으로 로우레벨로 되는 소위 반전신호 등에 대해서는 그 명칭의 선두에 「-」를 붙인다. 이하, 동일)를 전달하기 위한 제어신호선을 외부제어버스EBC로서 구비한다. 이 신호 -BS는 버스상태 컨트롤러BSC에 의해서 각종 반도체 메모리 및 PC카드에 필요한 기동신호로 변환된다. 이 때문에, 버스개시신호-BS는 디스플레이 컨트롤러LCDC 및 키보드 컨트롤러 KBDC 등의 버스관리기능을 갖는 I/O 컨트롤러에는 공급되지만 버스관리 기능을 갖지 않는 반도체 메모리 및 PC카드에는 공급되지 않는다.
한편, 외부버스E-BUS의 외부제어버스EBC는 에리어0∼에리어6을 택일적으로 지정하기 위한 칩선택신호-CS0∼-CS6을 전달하기 위한 제어신호선과 에리어0의 버스사이즈나 엔디안(endian)의 지정에 사용되는 모드신호MD3∼MD5를 전달하기 위한 제어신호선을 구비한다. 이 중, 칩선택신호-CS5 및 -CS6은 에리어5 및 에리어6의 PC카드에 대한 카드인에이블신호-CE1 즉 -CE1A 및 -CE1B로서 각각 병용된다. 또, 모드신호MD3 및 MD4는 이들 PC카드에 대한 카드인에이블신호-CE2 즉 -CE2A 및 -CE2B로서 각각 병용되고, 모드신호MD5는 에리어3에 결합되는 2세트째의 DRAM에 대한 로우 어드레스 스트로브신호-RAS2로서 병용된다.
외부버스E-BUS의 외부제어버스EBC는 또 각종 반도체 메모리 및 PC카드에 대한 기동제어신호로 되는 로우 어드레스 스트로브 신호-RAS를 전달하기 위한 제어신호선, 컬럼 어드레스 스트로브 신호-CASLL, -CASLH, -CASHL 및 -CASHH의 각각을 전달하기 위한 제어신호선, 라이트 인에이블신호-WE0∼-WE3과 리드 라이트 상태신호RD/-WR, 리드제어신호-RD, I/O클럭신호CKIO 및 클럭 인에이블신호CKE의 각각을 전달하기 위한 제어신호선을 구비한다. 또한, I/O클럭신호CKIO는 마이크로 프로세서MPU에 입력되는 시스템클럭 또는 SDRAM접속시에 상기 SDRAM으로 공급되는 동작클럭신호를 나타내고, 상기 마이크로 프로세서MPU는 I/O클럭신호CKIO에 따라서 각종 출력신호의 타이밍관리를 실행한다.
이 중, 로우 어드레스 스트로브신호-RAS는 DRAM 및 SDRAM에 대한 로우어드레스 스트로브신호-RAS로서 공급됨과 동시에 에리어3의 PSRAM에 대한칩인에이블신호-CE로서도 병용된다. 또, 컬럼 어드레스 스트로브 신호∼CASLL, CASLH, -CASHL 및 -CASHH는 32비트 버스사이즈의 DRAM에 대해서 데이타버스D0∼D7, D8∼D15, D16∼D23 및 D24∼D31애 대응한 컬럼 어드레스 스트로브신호의서 공급되지만, 이중 컬럼 어드레스 스트로브신호-CASLL은 SDRAM에 대한 컬럼 어드레스 스트로브신호-CAS 또는 PSRAM에 대한 출력 인에이블신호-OE로서 병용되고, 킬럼 어드레스 스트로브신호-CASHL 및 -CASHH는 2세트째의 DRAM에대한 바이트대응의 컬럼 어드레스 스트로브신호-CAS2L 및 -CAS2H로서 각각 병용된다.
한편, 라이트 인엑이블신호-WE0∼-WE3은 32비트 버스사이즈의 SRAM 및 PSRAM 또는 SDRAM에 대해서 데이타버스EBD0∼EBD7, EBD8∼EBD15, EBD16∼EBD23 및 EBD24∼EBD31에 각각 대응한 라이트 인에이블신호 또는 데이타제어신호DQMLL, DQMLU, DQMUL, DQMUU로서 공급되지만 이중 라이트 인에이블신호-WE2는 에리어6의 I/O카드IOC에 대한 I/O리드제어신호-ICIORD로서 병용되고, 라이트 인에이블신호-WE3은 I/O라이트제어신호-ICIOWR로서 병용된다. 또, 리드 라이트 상태신호RD/-WR은 DRAM 및 SDRAM에 대한 라이트 인에이블신호-WE로서 공급됨과 동시에 도시되지 않은 I/O컨트롤러에 대한 리드 라이트신호R/-W로서 병용된다, 또, 리드제어신호-RD는 ROM 및 SRAM과 메모리카드MEMC 및 I/O카드IOC에 대한 출력 인에이블신호-OE로서 공급되고, I/O클럭신호CKIO와 클럭인에이블신호CKE는 SDRAM에 대해서 공급된다.
이 실시예에 있어서 외부버스E-BUS는 PC카드 전용의 외부입력버스로서 라이트 프로텍트신호WP를 전달하기 위한 제어신호선을 구비하고, 버스제어용의 신호로서 대기제어신호-WAIT, 버스요구신호-BREQ 및 버스승인신호BACK의 각각을 전달하기위한 제어신호선을 구비한다. 이 중, 라이트 프로덱트신호WP는 라이트 금지를 필요로 하는 메모리카드MEMC에서 선택적으로 입력됨과 동시에 I/O카드IOC의 버스사이즈가 16비트인 것을 마이크로 프로세서MPU에 알리기 위한 16비트의 I/O포트신호-IOIS16으로서도 병용된다. 또, 대기제어신호-WAIT는 마이크로 프로세서MPU의 사이클대기를 필요로 하는 PC카드 및 I/O컨트롤러 등에서 필요에 따라서 선택적으로 입력된다. 또, 버스요구신호-BREQ는 외부버스E-BUS를 전유하고자 하는 버스마스터에서 필요에 따라서 선택적으로 입력되고, 버스승인신호 BACK는 이들 버스마스터에 대한 버스사용허가신호로서 마이크로 프로세서MPU에서 출력된다. 마이크로 프로세서MPU에서 출력되는 라이트 인에이블신호-WE1은 라이트 인에이블신호-WE/-PGM으로서 PC카드에 전달된다. 또, 도 8에 도시되는 각종 반도체 메모리 및 PC카드는 버스마스터로서의 기능을 갖지 않는다.
또, 외부버스E-BUS에는 포함되지 않지만, 메모리카드MEMC 및 I/O카드IOC는 PC카드 슬롯PCSL1 및 PCSL2에 PC카드에 장착된 것을 나타내는 카드검출신호-CD1 및 -CD2의 각각을 전달하기 위한 제어신호선과 리세트신호RESET를 전달하기 위한 제어신호선에 결합된다. 이들 제어신호는 마더보드MBD에 마련된 보드 컨트롤러BC에 의해 검지되고, 보드제어에 사용된다. 마더보드MBD는 또 동작전원으로 되는 전원전압VCC 및 전지전위GND를 입력하기 위한 단자를 구비하고,이 전원전압 및 접지전위를 각종 반도체 메모리, PC카드, I/O컨트롤러 및 마이크로 프로세서MPU에 1쌍의 전원공급선을 거쳐서 분배한다.
그런데, 메모리카드MEMC 또는 I/O카드IOC 등의 PC카드는 상술한 바와 같이PC카드버퍼BUF1 또는 BUF2를 거쳐서 외부버스E-BUS에 결합되고, 어드레스신호A25는 에리어6의 I/O카트IOC가 메모리 또는 입출력장치 중 어느 것으로 기능하는지를 식별하기 위해 사용된다. 따라서, 메모리카드MEMC 및 I/O카드IOC가 64MB의 어드레스영역을 갖는 경우에는 도 9에 도시되어 있는 바와 같이 마이크로 프로세서MPU의 포트PORT를 거쳐서 최상위의 어드레스선택에 사용되는 어드레스신호A25가 재차 출력된다. 이 포트PORT에는 리세트신호RESET와 속성메모리 공간선택신호-REG가 포함된다. 또, 마더보드MBD는 인터럽트레벨IRL0∼IRL3을 설정하기 위한 인코더ENCODR을 구비한다. 이들 신호가 PCMCIA표준에 준거한 것인 것은 말할 필요도 없다. 도 9에 도시되어 있는 바와 같이, PC카드버퍼BUF1 또는 BUF2는 외부데이타버스EBD0∼EBD7에 마련되는 쌍방향버퍼B1과 외부데이타버스EBD8∼EBD15에 마련되는 쌍방항버퍼B2를 포함한다. 상기 쌍방향버퍼B1 및 B2는 리드 라이트상태신호RD/-WR에 의해서 데이타의 전송방향(DIR)이 각각 제어되고, 카드인에이블신호-CE1B 및 -CE2B에 의해서 그 게이팅동작(G)가 각각 제어된다.
도 12에는 도 3의 마이크로 프로세서MPU에 포함되는 버스상태 컨트롤러BSC의 1실시예의 블럭도가 도시되어 있다. 동일 도면에 있어서, 버스상태 컨트롤러BSC는 마이크로 프로세서MPU의 캐시버스C-BUS에 결합되는 캐시버스 인터페이스부CBIF와 버스상태 킨트롤러BSC내의 모듈버스M-BUS를 거쳐서 캐시버스 인터페이스부CBIF에 결합되는 어드레스 레지스터ADR, 데이타 레지스터DTR, 대기제어 레지스터WCR1 및 WCR2, 버스제어 레지스터BCR1, BCR2, 메모리 제어 레지스터MCR, DRAM 제어 레지스터DCR, PCMCIA제어 레지스터PCR, 리프레시 카운트 레지스터RFCR, 리프레시 타이머카운터 레지스터PTCNT, 리프레시 타임 콘스턴트 레지스터RTCOR, 리프레시 타이머 제어 상태 레지스터RTCSR을 구비한다. 이들 레지스터의 내용은 마이크로 프로세서MPU의 중앙처리유닛CPU 즉 그 소프트웨어에 의해서 임의로 리라이트할 수 있다. 즉, 중앙처리유닛CPU는 캐시버스C-BUS, 캐시버스 인터페이스부CBIF 및 모듈버스M-BUS를 거쳐서 각 레지스터(ADR, DTR, WCR1, WCR2, BCR1, BCR2, MCR, DCR, PCMCIA, PCR, RFCR, RTCNT, RTCOR 및 RTCSR)의 내용의 라이트 또는 변경을 실시할 수 있다. 상기 버스상태 컨트롤러BSC에는 동작타이밍을 결정하기 위한 동작클럭으로서 도 4에 도시되는 클럭펄스발생회로CPG에서 발생되는 동작클럭CK가 클럭드라이버DRIVER에서 공급된다. 이 클럭신호CK는 중앙처리유닛CPU의 동작클럭과 동일한 주파수를 갖는 클럭으로 됨과 동시에 상기 마이크로 프로세서MPU의 외부로 시스템클럭으로서 시스템클럭 입출력단자CKIO에서 출력된다. 후술하는 바와 같이, 상기 시스템클럭 입출력단자CKIO에서 출력되는 시스템클럭은 동기DRAM의 동작클럭으로서 이용된다.
어드레스 레지스터ADR은 어드레스 제어부ADC에 결합된다. 또, 데이타 레지스터DTR의 출력단자는 멀티플렉서MPX의 한쪽의 입력단자에 결합되고, 이 멀티플렉서MPX의 다른쪽의 입력단자는 포트PORT0∼PORT7에 결합된다. 한편, 대기제어 레지스터WCR1 및 WCR2는 대기제어부WATEC에 결합되고, 버스제어 레지스터BCR1은 에리어 제어부AREAC에 결합된다. 또, 버스제어 레지스터BCR2와 메모리제어 레지스터MCR, DRAM제어 레지스터DCR 및 PCMCIA 제어 레지스터 PCR은 메모리타이밍 제어부MTC에 결합되고, 리프레시 카운트 레지스터RFCR, 리프레시 타이머 카운트 레지스터RTCNT, 리프레시 타임 콘스턴트 레지스터TRCOR 및 리프레시 타이머 제어상태 레지스터RTCSR은 리프레시 제어부RFC에 결합된다.
어드레스 제어부ADC의 출력단자는 외부버스E-BUS의 어드레스버스EBA0∼EBA25에 각각 결합되고, 멀티플렉서MPX의 출력단자는 데이타버스EBD0∼EBD31애 각각 결합된다, 또, 대기제어부WATEC의 출력신호는 대기제어신호-WAIT로 되고, 에리어제어부AREAC의 출력신호는 칩선택신호-CS0∼-CS6과 카드인에이블신호-CE2A, -CE2B로 된다. 또, 메모리 타이밍 제어부MTC의 출력신호는 버스개시신호-BS, 로우 어드레스 스트로브신호-RAS/칩인에이블신호-CE, 컬럼 어드레스 스트로브신호-CAS/-CASxx(여기에서, 4개의 컬럼 어드레스 스트로브신호-CASLL, -CASLH, -CASHL 및 -CASHH를 총칭해서 -CASxx와 같이 xx를 붙여서 나타낸다 이하, 동일), 라이트 인에이블신호-WEx/데이타 제어신호DQMxx, I/O리드제어신호-ICIORD/I/O라이트제어신호-ICIOWR, 리드 라이트 상태신호RD/-WR, 리드제어신호-RD, 라이트 프로텍트신호WP/16비트I/O포트신호-IOIS16과 클럭인에이블신호CKE로 된다.
여기에서, 어드레스제어부ADC는 캐시버스C-BUS의 어드레스버스를 거쳐서 전달되는 어드레스신호A0∼A2S를 외부버스E-BUS의 어드레스버스EBA0∼EEA25로 전달함과 동시에 일련의 어드레스를 연속액세스하기 위한 버스트모드에 있어서 어드레스신호의 소정 비트를 자율적으로 갱신하는 어드레스 생성기능을 갖는다. 또, 멀티플렉서MPX는 캐시버스C-BUS 및 외부버스E-BUS의 데이타버스EBD0∼EBD31을 결합함과 동시에 데이타버스의 소정비트 즉 데이타버스EBD16∼EBD23이 포트PORT0∼PORT7로서 사용되는 경우의 전환제어를 실행한다. 이와 같이, 버스상태 컨트롤러BSC에 어드레스 제어부ADC를 마련하고, 버스트모드를 위한 어드레스 생성기능을 갖게 하는 것에 의해 마이크로 프로세서의 외부부착부품을 증대시키지 않고 버스트모드를 갖는 반도체 메모리 및 PC카드의 접속을 가능하게 하여 그 연속액세스를 고속화할 수 있게 된다.
다음에, 대기제어부WATEC는 외부버스E-BUS의 대기신호-WAIT를 거쳐서 실행되는 PC카드 또는 I/O 컨트롤러로부터의 사이클 대기요구를 마이크로 프로세서 MPU로 전달한다. 또, 대기제어 레지스터WCR1 및 WCR2에 라이트된 각 정수에 따라 리드액세스에서 라이트액세스로 전환된 경우의 아이들사이클의 삽입이나 각 에리어에 대한 대기상태 삽입을 선택적으로 실행한다.
에리어제어부AREAC는 버스상태 컨트롤러BSC1에 라이트된 에리어0∼에리어6의 할당 등에 관한 속성과 캐시버스C-BUS의 어드레스버스A26∼A28을 거쳐서 공급되는 에리어 선택신호에 따라 칩선택신호-CS0∼-CS6과 카드인에이블신호-CE2A 및 -CE2B를 선택적으로 형성한다. 또, 메모리 타이밍 제어부MTC는 버스제어 레지스터BCR2에 라이트된 에리어0∼에리어6의 버스사이즈 등에 관한 속성이나 메모리 제어 레지스터MCR, DRAM 제어 레지스터DCR 및 PCMCIA 제어 레지스터PCR에 라이트된 정수에 따라 각종 반도체 메모리 및 PC카드의 동작제어에 필요한 기동제어신호 등을 소정의 타이밍조건에서 선택적으로 형성한다. 또, 리프레시 제어부RFC는 리프레시 카운터의 오버플로 인터럽트 기능을 이용해서 DRAM 및 SDRAM 등의 리프레시 동작을 제어한다.
도 13에는 도 12의 버스상태 컨트롤러BSC의 1실시예의 상태천이도가 도시되어 있다. 또, 도 14에는 도 12의 버스상태 컨트롤러BSC의 1실시예의 상태구성도가 도시되고, 도 15에는 그 상태천이에 관한 1실시예의 천이조건도가 도시되어 있다. 또, 도 16∼도 18에는 도 3의 마이크로 프로세서MPU의 대기를 수반하지 않는 메모리카드MEMC 액세스시, 대기를 수반하는 메모리카드MEMC액세스시 및 버스트모드를 사용한 메모리카드MEMC 액세스시의 1실시예의 신호파형도가 각각 도시되고, 도 19 및 도 20에는 도 3의 마이크로 프로세서MPU의 대기를 수반하지 않는 I/O카드IOC 액세스시 및 대기를 수반하는 I/O카드IOC 액세스시의 1실시예의 신호파형도가 각각 도시되어 있다. 이하, 도 13에 따라서 버스상태 컨트롤러BSC의 상태천이에 관한 구체적인 설명을 진행하겠지만, 도 14∼도 20은 이들 설명의 과정에서 수시로 참조하기 바란다. 또, 도 13∼도 15에 도시되는 상태는 SRAM, 버스트ROM 및 PC카드의 제어에 관한 부분적인 것으로서, 버스상태 컨트롤러BSC는 다른 반도체 메모리 등의 제어에 관한 다른 다수의 상태를 갖는다. 또, 도 16∼도 20에는 참고를 위해 메모리카드MEMC 및 I/O카드IOC로 공급되지 않는 I/O클럭신호CKIO, 버스상태신호-BS 및 리드 라이트상태신호RD/-WR이 아울러 도시되어 있다. 또, 시스템클럭 또는 중앙처리유닛의 동작클럭으로 되는 I/O클럭신호CKIO는 도 16∼도 20에 도시되는 각종 타이밍신호를 작성하기 위한 기준클럭신호로서의 의미를 갖는다.
도 13에 있어서, 이 실시예의 버스상태 컨트롤러BSC는 소위 상태머신으로 되고, SRAM, 버스트ROM과 메모리카드MEMC 및 I/O카드IOC의 제어에 관한 10개의 상태ST1∼ST10을 갖는다. 이 중, 상태ST1은 도 14에 도시되어 있는 바와 같이, IDLE상태로서 마이크로 프로세서MPU의 대기상태에 대응한다. 또, 상태ST2∼ST4는PCMCIA TED1∼PCMCIA TED3상태로서, PCMCIA 즉 메모리카드 MEMC 및 I/O카드IOC의 기동제어신호로 되는 라이트 인에이블신호-WE1 및 출력 인에이블신호-OE의 어드레스신호A0∼A25에 대한 세트업시간을 1사이클분만큼 지연시키기 위한 것이다. 또, 상태ST5, ST6 및 ST7은 각각 액세스 개시 사이클에 대응하는 NORM T1 상태, 대기사이클에 대응하는 NORM TW상태 및 액세스 종결 사이클에 대응하는 NORM T2상태이고, 상태ST8∼ST10은 라이트 인에이블신호-WE1 및 출력인에이블신호-OE의 어드레스신호A0∼A25에 대한 홀드시간을 1사이클분만큼 지연시키기 위한 PCMCIA TEH1상태, PCMCIA TEH2상태 및 PCMCIA TEH3상태이다. 또, 상태ST1∼ST10은 도 14의 우측단 란에 도시되는 형태로서, 도 16∼도 20의 각 사이클과 대응한다.
버스상태 컨트롤러BSC가 상태ST1의 IDLE 즉 대기상태에 있을 때, 외부버스E-BUS가 빈 상태에서 메모리 즉 외부버스E-BUS에 대한 액세스요구가 발생하며, 또한 PCMCIA 제어 레지스터PCR의 세트업지연에 관한 정수TED가 1∼3인 천이조건(1)이 성립하면 버스상태 컨트콜러BSC는 상태ST2로 천이하여 라이트 인에이블신호-WE1 및 출력 인에이블신호-OE의 세트업시간의 지연사이클로 들어간다. 이때, 메모리카드MEMC 및 I/O카트IOC에서는 도 17 및 도 20에 예시되는 바와 같이, 우선 Tpcm0 사이클 또는 Tpci0사이클에 의해 버스상태신호-BS 즉 라이트 인에이블신호-WE1 및 출력 인에이블신호-OE(리드제어신호-RD)의 세트업시간이 I/O클럭신호CKIO의 1사이클분만큼 지연된다.
상태ST2에 의한 세트업시간의 1사이클지연이 종료하며 또한 PCMCIA 제어레지스터 PCR의 정수TED가 2 또는 3인 천이조건(4)가 성립하면, 버스상태 컨트롤러BSC는 상태ST3으로 천이하고, 재차 라이트 인에이블신호-WE1 및 출력 인에이블신호-OE의 세트업시간의 지연사이클로 들어간다. 이 때, 메모리카드MEMC 및 I/O카드IOC에서는 도 17 및 도 20에 예시되는 바와 같이 Tpcm0w사이클 또는 Tpci0w 사이클에 의해 버스상태신호-BS 즉 라이트 인에이블 신호-WE1 및 출력 인에이블신호-OE의 세트입시간이 또 I/O클럭신호CKIO의 1사이클분만큼 지연된다.
또, 상태ST3에 의한 세트업시간의 1사이클지연이 종료하며 또한 PCMCIA제어레지스터 PCR의 정수TED가 2인 천이조건(3)이 성립하면, 버스상태 컨트롤러BSC는 상태ST5로 천이하고, 액세스 개시사이클로 들어간다. 이 때, 메모리카드MEMC 및 I/O카드IOC에서는 도 17 및 도 20에 예시되는 바와 같이 Tpcm1 사이클 또는 Tpci1 사이클에 의해 버스상태신호-BS 즉 출력 인에이블 신호-OE(I/O리드제어신호-ICIORD) 또는 라이트 인에이블신호-WE1(I/O 라이트 제어신호-ICIOWR)이 로우레벨의 유효레벨로 되고, 어드레스신호A0∼A25에 의해 지정된 어드레스에 대한 실질적인 데이타의 리드 뜨는 라이트가 실행된다.
또, 상태ST2에 있어서, 세트입시간의 1사이클지연이 종료하며 또한 PCMCIA 제어레지스터 PCR의 정수TED가 1인 천이조건(2)가 성립하면, 버스상태 컨트롤러BSC는 그대로 상태ST5로 천이하고, 액세스 개시사이클로 들어간다. 또, 상태 ST3에 있어서, 세트업시간의 1사이클지연이 종료하며 또한 PCMCIA 제어레지스터 PCR의 정수TED가 3인 천이조건(5)가 성립하면, 버스상태 컨트롤러BSC는 상태ST4로 천이하고, 라이트 인에이블신호-WE1 및 출력 인에이블신호-OE의 세트업시간을 또 1사이클분만큼 지연시킨다. 그리고, 상태ST4에 있어서의 세트업시간의 1사이클지연의 종료즉 천이조건(6)을 받아서 상태ST5로 천이한다.
한편, 상태ST1의 대기상태에 있어서, 외부버스E-BUS가 빈상태에서 메모리 액세스요구가 발생하며 또한 PCMCIA 제어레지스터 PCR의 정수TED가 0인 천이조건(7)이 성립하면, 버스상태 컨트롤러BSC는 직접 상태ST5로 천이하고, 액세스 개시 사이클로 들어간다. 이 때, 메모리카드MEMC 및 I/O카드IOC에서는 도 16 및 도 19에 예시되는 바와 같이 라이트 인에이블 신호-WE 및 출력 인에이블신호-OE의 세트업지연을 위한 사이클을 삽입하지 않고, Tpcm1사이클 또는 Tpci1사이클이 실행되고 데이타의 리드 또는 라이트가 실행된다.
다음에, 상태ST5에 의한 액세스 개시 사이클이 종료하고, 대기제어 레지스터WCR2의 정수WAIT가 예를 들면 1인 천이조건(9)가 성립하면, 버스상태 컨트롤러BSC는 상태ST6으로 천이하고 대기사이클로 들어간다. 이 때, 메모리카드MEMC 및 I/O카드IOC에서는 도 17 및 도 20에 예시되는 바와 같이 2개의 Tpcm1w 또는 Tpci1w에 의한 1회분의 대기상태가 삽입되고, 출력 인에이블신호-OE(I/O리드제어신호-ICIORD) 또는 라이트 인에이블신호-WE1(I/O가이트제어신호-ICIOWR)의 하이 레벨로의 상승, 즉 데이타의 리드 또는 라이트동작의 종료가 지연된다. 이 동안, 대기제어신호-WAIT는 I/O클럭신호CKIO의 다음의 상승에지를 포함하는 소정의 타이밍에서 로우레벨로 되고, 그 다음의 상승에지를 포함하는 소정의 타이밍에서 하이 레벨로 되돌아간다.
다음에, 상태ST6에 의한 대기 사이클이 종료하고 천이조건(12)가 성립하면, 버스상태 컨트롤러BSC는 상태ST7로 천이하고 액세스종결사이클로 들어간다. 이때,메모리카드MEMC 및 I/O카드IOC에서는 도 16∼도 20에 예시되어 있는 바와 같이 Tpcm2 사이클 또는 Tpci2 사이클에 의해서 출력 인에이블신호-OE(I/O리드제어신호-ICIORD) 또는 라이트 인에이블신호-WE1(I/O라이트제어신호-ICIOWR)의 하이 레벨의 무효레벨로 되돌아가고 지정된 어드레스에 대한 데이타의 리드 또는 라이트 동작이 종결한다. 또, 상태ST6에 있어서 대기제어 레지스터WCR2의 정수WAIT가 2이상으로 되어 계속 대기가 필요한 천이조건(10)이 성립하면, 버스상태 컨트롤러BSC는 재차 상태ST6에 의한 대기사이클을 삽입한다.
상태ST7에 의한 액세스 종결 사이클이 종료하면, 버스상태 컨트롤러BSC는 버스트모드 또는 전체 사이클의 종결상태와 PCMCIA 제어레지스터 PCR의 정수 TED 및 TEH 즉 세트업시간 및 홀드시간의 지연조건에 따라서 선택적으로 상태ST1, ST2, ST5 또는 ST6으로 천이한다. 즉, 버스상태 컨트롤러BSC는 상태ST7의 액세스 종결 사이클시에 버스트모드가 미종료인 천이조건(12)가 성립한 경우, 상태ST6으로 되돌아가 버스트모드가 종료할때까지 이것을 반복한다. 이 때, 메모리카드MEMC 및 I/O위드IOC에서는 도 18에 예시되는 바와 같이 버스개시신호-BS 및 출력 인에이블신호-OE 등이 버스트회수만큼 단속해서 형성됨과 동시에 버스상태 컨트롤러BSC의 어드레스 제어부ASC에 의해 하위4비트의 어드레스신호A0∼A3이 순차 생성되고 일련의 어드레스에 대한 연속액세스가 실행된다.
한편, 상태ST7의 액세스 종결 사이클시 예를 들면 버스사이즈가 작기 때문에 바이트 또는 워드단위의 분할액세스가 실행되고 그 전체 사이클이 미종료이고 또한 세트업시간 및 홀드시간의 지연이 필요없는 천이조건(13)이 성립한 경우, 버스상태컨트롤러BSC는 상태ST5로 되돌아가 액세스를 반복한다. 이 때, 세트업시간의 지연이 필요한 천이조건(14)가 성립하면 버스상태 컨트롤러BSC는 상태ST2로 천이하고, 또 홀드시간의 지연이 필요한 천이조건(16)∼(18)이 성립하면 그 지연사이클 수에 따라서 상태ST8, ST9 또는 ST10으로 천이한다.
또, 에리어5 및 에리어6에 있어서의 메모리카드MEMC 및 I/O카드IOC의 버스트모드는 캐시파일시의 16바이트의 액세스를 버스트ROM의 페이지모드와 동일한 형태로 실현하기 위한 것이다. 이 때, 버스트모드의 데이타전송 회수는 버스제어 레지스터BCR1에 의해 설정가능하게 되고, 4회, 8회 또는 16회 연속액세스를 임의로 선택할 수 있다. 버스트모드에 의한 리드시의 선두 액세스 사이클에서는 리드요구발생의 원인으로 된 데이타의 액세스가 실행되고, 나머지의 사이클에서는 상기 데이타를 포함하는 16바이트 경계(boundary)의 데이타가 랩주위에서 액세스된다. 버스트모드에 의한 라이트시에는 16바이트 경계의 데이타에 대응해서 선두부터 순차 라이트가 실행된다. 선두 액세스시 및 2회째 이후의 액세스시의 대기상태의 삽입회수는 상술한 바와 같이 대기제어 레지스터WCR2의 정수WAIT에 의해서 선택적으로 설정가능하게 된다.
상태ST7의 액세스 종결 사이클시에 전체 사이클의 종료가 확인되며 또한 홀드시간의 지연이 필요없는 천이조건(15)가 성립한 경우, 버스상태 컨트롤러BSC는 상태ST1로 되돌아간다. 또, 이 때 PCMCIA 제어레지스터PCR의 정수TEH가 1이상으로 되고 홀드시간의 지연이 필요한 천이조건(16)∼(18)이 성립한 경우, 버스상태 컨트롤러BSC는 그 지연사이클수 즉 PCMCIA 제어레지스터PCR의 정수TEH의 값에 따라서선택적으로 상태ST8, ST9 또는 ST10으로 천이한다.
그런데, 버스상태 컨트롤러BSC가 천이조건(16)의 성립을 받아서 상태ST8의 지연사이클로 천이했을 때, 메모리카드MEMC 및 I/O카드IOC에서는 도 17 및 도 20에 예시되는 바와 같이 Tpcm2w사이클 또는 Tpci2w사이클이 삽입되고 출력 인에이블신호-OE(I/O리드제어신호-ICIORD) 또는 라이트 인에 이블신호-WE1(I/O라이트제어신호-ICIOWR)의 상승부터 어드레스신호A0∼A25의 다음의 천이까지의 홀드시간이 1사이클분만큼 지연된다. 또, 버스상태 컨트롤러BSC가 천이조건(17)의 성립을 받아서 상태ST9의 지연사이클로 천이하면, Tpcm2w 사이클 또는 Tpci2w 사이클이 2회 삽입되어 그 홀드시간이 2사이클분 지연되고, 버스상태 컨트롤러BSC가 천이조건(18)의 성립을 받아서 상태ST9의 지연사이클로 천이한 경우에는 Tpcm2w사이클 또는 Tpci2w사이클이 3회 삽입되어 그 홀드시간이 3사이클분 지연된다.
또, 상태ST8에서는 그 지연사이클 종료시에 상태ST7과 동일한 종결조건의 선택이 실행되고 버스상태 컨트롤러BSC는 전체 사이클의 종결상태와 PCMCIA 제어레지스터PCR의 정수TED 즉 세트업시간의 지연조건에 따라서 선택적으로 상태ST1, ST2 또는 ST5로 천이한다. 즉, 버스상태 컨트롤러BSC는 상태ST8의 지연사이클 종료시에 전체 사이클이 미종료이며 또한 세트업시간의 지연이 필요없는 천이조건(22)의 성립을 받아서 상태ST5로, 또 세트업시간의 지연이 필요한 천이조건(21)의 성립을 받아서 상태ST2로 각각 되돌아가 액세스를 반복한다. 그리고, 상태ST8에서 전체 사이클의 종료가 확인되고 천이조건(23)이 성립하면 상태ST1로 되돌아가 대기상태로 된다.
이와 같이, 각종 반도체 메모리나 PC카드에 대응할 수 있는 복잡한 기능을 갖는 버스상태 컨트롤러BSC를 상태머신으로 하고, 그 천이조건을 각 제어레지스터의 정수 리라이트에 의해 선택적으로 실정할 수 있도록 하는 것에 의해 외부버스 E-BUS의 에리어0∼에리어6에 있어서의 인터페이스 조건을 각 에리어에 결합된 반도체 메모리 또는 PC카드의 그것에 효율좋게 적합시킬 수 있음과 동시에 버스상태 컨트롤러BSC 자체의 논리구성을 간소화하고, 그 시스템의 유연성을 향상시킬 수 있게 된다.
도 21에는 동기DRAM과 PC카드(MEMC/(IOC))를 본 발명의 마이크로 프로세서MPU에 접속된 경우의 접속예가 도시되어 있다. PC카드(MEMC/(IOC))와 마이크로 프로세서MPU의 접속에 관해서는 도 9에 있어서 상세하게 설명되어 있으므로 도 21에는 그 일부분에 대해서만 도시되어 있다. 또, PC카드(MEMC/(IOC))의 마이크로 프로세서MPU의 접속에 관한 설명은 도 9에 있어서 상세하게 설명되어 있으므로 이 도면에서는 설명을 생략한다.
도 21에 도시되는 바와 같이, SDRAM1 및 SDRA2의 각각은 256K×16비트의 메모리구성으로 된다. SDRAM1은 마이크로 프로세서MPU에서 출력되는 어드레스신호A11∼A2를 받도록 결합된 어드레스단자A9∼A0, 마이크로 프로세서MPU의 시스템클럭 입출력단자CKIO에 결합된 클럭단자CKL, 마이크로 프로세서MPU의 클럭 인에이블 신호단자CKE에 결합된 클럭 인에이블 신호단자CKE, 마이크로 프로세서MPU의 칩선택신호단자-CS3에 결합된 칩선택신호단자-CS, 마이크로 프로세서MPU의 로우 어드레스 스트로브신호단자-RAS/-CE에 결합된 로우 어드레스 스트로브 신호단자-RAS, 마이크로 프로세서MPU의 컬럼 어드레스 스트로브 신호단자CAS/-OE에 결합된 컬럼 어드레스 스트로브 신호단자-CAS, 마이크로 프로세서MPU의 리드 라이트 상태 신호단자RD/-WR에 결합된 라이트 인에이블 신호단자-WE 및 마이크로 프로세서MPU의 데이타 입출력단자D31∼D16에 각각 결합된 데이타 입출력단자I/O15∼l/O0, 마이크로 프로세서MPU의 데이타제어신호단자DQMUU 및 DQMUL에 각각 결합된 데이타제어신호단자DQMU, DQML을 갖는다.
한편, SDRAM2는 마이크로 프로세서MPU에서 출력되는 어드레스신호A11∼A2를 받도록 결합된 어드레스단자A9∼A0, 마이크로 프로세서MPU의 시스템클럭 입출력단자CKIO에 결합된 클럭단자CKL, 마이크로 프로세서MPU의 클럭 인에이블 신호단자CKE에 결합된 클럭 인에이블 신호단자CKE, 마이크로 프로세서MPU의 칩선택신호단자-CS3에 결합된 칩선택신호단자-CS, 마이크로 프로세서MPU의 로우 어드레스 스트로브신호단자-RAS/-CE에 결합된 로우 어드레스 스트로브 신호단자-RAS, 마이크로 프로세서MPU의 컬럼 어드레스 스트로브 신호단자-CAS/-OE에 결합된 컬럼 어드레스 스트로브 신호단자-CAS, 마이크로 프로세서MPU의 리드 라이트 상태 신호단자RD/-WR에 결합된 라이트 인에이블 신호단자-WE 및 마이크로 프로세서MPU의 데이타 입출력단자D15∼D0에 각각 결합된 데이타 입출력단자I/O15∼I/O0, 마이크로 프로세서MPU의 데이타제어신호단자DQMLU 및 DQMLL에 각각 결합된 데이타제어신호단자DQMU, DQML을 갖는다.
도 21에 도시되는 바와 같이, 마이크로 프로세서MPU와 고속인 어드레스 액세스시간을 갖는 동기DRAM(SDRAM1, SDRAM2)을 결합하는 것에 의해서 32비트폭의 메모리로서 상기 동기DRAM(SDRAM1, SDRAM2)를 이용할 수 있다. 마이크로 프로세서MPU의 시스템클럭 입출력단자CKIO에서 출력되는 시스템 출력신호는 중앙처리장치CPU의 동작클럭과 동일한 주파수를 갖는 클럭신호이며, 또한 버스상태 컨트롤러BSC에도 공급된다.
도 22에는 도 21에 도시되는 상기 동기DRAM(SDRAM1, SDRAM2)의 버스트 리드동작을 설명하기 위한 버스사이클 파형도가 도시되어 있다. 또, 동일도면에서는 생략되어 있지만 클럭 인에이블신호CKE는 하이레벨로 되어 있다. 클럭 인에이블신호CKE는 상기 동기DRAM에 리프레시 동작시킬 때 선택적으로 로우레벨로 된다. 버스개시신호-BS는 버스사이클을 모니터하기 위한 스트로브신호이며, 상기 동기DRAM에는 접속되지 않는다.
최초의 사이클Tr에서는 상기 동기DRAM이 할당된 공간에 대응한 신호-CS3이 로우레벨로 되고, 로우 어드레스 스트로브신호-RAS가 로우레벨로 되어 상기 동기DRAM에 로우 어드레스가 배치된다. 다음의 사이클Tc에서는 컬럼 어드레스 스트로브신호-CAS가 로우레벨로 되어 상기 동기DRAM에 컬럼 어드레스가 배치된다. 이와 같이, 중앙처리유닛CPU측으로부터의 클럭신호CKI의 상승에지와 동기해서 출력되는 신호-CS2, -RAS나 -CAS 및 어프레스신호에 대해 상기 동기DRAM에 있어서 클럭신호CKIO의 상승에지와 동기해서 상기 각 신호가 페치된다. 즉, 상기 동기DRAM의 리드동작 내지 도시되어 있지 않은 각종 동작은 클럭신호CKIO에 따라 제어된다.
3번째의 사이클Td1에서는 -CAS가 하이레벨로 리세트된다. 그리고, 3번째 이후 Td1∼Td4의 4사이클에 걸쳐서 상기 동기DRAM에서 데이타D31∼D0이 1D∼4D로서 나타낸 바와 같이 연속해서 리드된다. 이와 같은 버스트리드에 의해서 4바이트×4사이클=16바이트의 데이타를 리드할 수 있다. 상기한 바와 같은 타이밍에서의 제어신호의 발생은 상기 버스상태 컨트롤러BSC에 의해 형성된다.
도 23에는 상기 동기DRAM(이하, 단지 SDRAM이라 한다)의 1실시예의 블럭도가 도시되어 있다. 동일 도면에 도시된 SDRAM은 특히 제한되지 않지만 공지의 반도체집적회로의 제조기술에 의해서 단결정실리콘과 같은 1개의 반도체기판상에 형성된다.
이 실시예의 SDRAM은 메모리뱅크A(BANKA)를 구성하는 메모리어레이(200A)와 메모리뱅크(BANKB)를 구성하는 메모리어레이(200B)를 구비한다. 각각의 메모리어레이(200A)와 (200B)는 매트릭스배치된 다이나믹형 메모리셀을 구비하고, 도면에 따르면 동일 열에 배치된 메모리셀의 선택단자는 열마다의 워드선(도시하지 않음)에 결합되고, 동일 행에 배치된 메모리셀의 데이타 입출력단자는 행마다 상보 데이타선(도시하지 않음)에 결합된다.
상기 메모리어레이(200A)의 도시하지 않은 워드선은 로우디코더(201A)에 의한 로우 어드레스신호의 디코드결과에 따라서 1개가 선택레벨로 구동된다. 메모리어레이(200A)의 도시하지 않은 상보데이타선은 센스앰프 및 컬럼선택회로(202A)에 결합된다. 센스앰프 및 컬럼선택회로(202A)에 있어서의 센스앰프는 메모리셀로부터의 데이타리드에 의해서 각각의 상보데이타선에 나타나는 미소전위차를 검출해서 증폭하는 증폭회로이다. 그것에 있어서의 컬럼스위치회로는 상보데이타선을 각각별개로 선택해서 상보공통데이타선(204)에 도통시키기 위한 스위치회로이다. 컬럼 스위치회로는 컬럼디코더(203A)에 의한 컬럼 어드레스신호의 디코드결과에 따라서 선택동작된다. 메모리어레이(200B)측에도 마찬가지로 로우디코더(201B), 센스앰프 및 컬럼선택회로(202B), 컬럼디코더(203B)가 마련된다. 상기 상보 공통데이타선(204)는 입력버퍼(210)의 출력단자 및 출력버퍼(211)의 입력단자에 접속된다. 입력버퍼(210)의 입력단자 및 출력버퍼(211)의 출력단자는 16비트의 데이타 입출력단자I/O0-I/O15에 접속된다.
어드레스 입력단자A0∼A9에서 공급되는 로우 어드레스신호와 컬럼 어드레스신호는 컬럼 어드레스버퍼(205)와 로우 어드레스버퍼(206)에 어드레스 멀티플렉스형식으로 페치된다. 공급된 어드레스신호는 각각의 버퍼가 유지한다. 로우 어드레스버퍼(206)은 리프레시 동작모드에 있어서는 리프레시 카운터(208)에서 출력되는 리프레시 어드레스신호를 로우 어드레스신호로서 페치한다. 컬럼 어드레스 버퍼(205)의 출력은 컬럼 어드레스 카운터(207)의 프리세트 데이타로서 공급되고, 컬럼 어드레스 카운터(207)은 커맨드 등에 의해 지정되는 동작모드에 따라서 상기 프리세트 데이타로서의 컬럼 어드레스신호 또는 그 컬럼 어프레스신호를 순차 인크리먼트한 값을 컬럼디코더(203A), (203B)를 향해서 출력한다.
컨트롤러(212)는 특히, 제한되지 않지만 클럭신호CKIO가 입력되는 입력단자CLK, 클럭 인에이블 신호CKE가 입력되는 입력단자, 칩선택신호-CS가 입력되는 입력단자, 컬럼 어드레스 스트로브신호-CAS가 입력되는 입력단자, 로우 어드레스 스트로브신호-RAS가 입력되는 입력단자, 라이트 인에이블신호-WE가 입력되는입력단자, 데이타 제어신호DQMU, DQML이 입력되는 입력단자에 결합된다. 컨트롤러(212)는 상기 각 입력단자에서 공급되는 외부제어신호와 어드레스 입력단자A0∼A9로부터의 제어데이타가 공급되고, 이들 신호의 레벨의 변화나 타이밍 등에 따라서 SDRAM의 동작모드 및 상기 회로블럭의 동작을 제어하기 위한 내부타이밍신호를 형성하는 것으로서, 그를 위한 제어논리(도시하지 않음)와 모드레지스터(30)을 구비한다.
클럭신호CKIO는 SDRAM의 마스터클럭으로 되고, 그 밖의 외부입력신호는 상기 클럭신호CKIO의 상승에지와 동기해서 의미를 갖게 된다. 칩선택신호-CS는 그 로우레벨에 의해서 커맨드입력 사이클의 개시를 지시한다. 칩선택신호-CS가 하이레벨일 때(칩비선택상태)나 그 밖의 입력은 의미를 갖지 않는다. 단, 메모리 뱅크의 선택상태나 버스트동작 등의 내부동작은 칩비선택상태로의 변화에 의해서 영향받지 않는다. -RAS, -CAS, -WE의 각 신호는 통상의 DRAM에 있어서의 대응신호와는 기능이 다르며, 커맨드사이클을 정의할 때 의미가 있는 신호로 된다.
상기 로우 어드레스신호는 클럭신호CKIO의 상승에지와 동기하는 로우 어드레스 스트로브 뱅크 액티브 커맨드 사이클에 있어서의 A0∼A8의 레벨에 의해서 정의된다. A9로부터의 입력은 상기 로우 어드레스 스트로브 뱅크 액티브 커맨드 사이클에 있어서 뱅크선택신호로 간주된다. 즉, A9의 입력이 로우레벨일 때에는 메모리뱅크BANKA가 선택되고, 하이레벨일 때에는 메모리뱅크BANKB가 선택된다. 메모리뱅크의 선택제어는 특히 제한되지 않지만 선택메모리뱅크측의 로우디코더만의 활성화, 비선택 메모리뱅크측의 컬럼스위치회로의 전체 비선택, 선택메모리뱅크측만의 입력버퍼(210)및 출력버퍼(211)로의 접속 등의 처리에 의해서 실행할 수 있다. 프리차지 커맨드 사이클에 있어서의 A8의 입력은 상보데이타선 등에 대한 프리차지 동작의 상태를 지시하고, 그 하이레벨은 프리차지의 대상이 쌍방의 메모리뱅크인 것을 지시하고, 그 로우레벨은 A9로 지시되어 있는 한쪽의 메모리뱅크가 프리차지의 대상인 것을 지시한다. 상기 컬럼 어드레스신호는 클럭신호CKIO의 상승에지와 동기하는 리드 또는 라이트커맨드(컬럼 어드레스 리드 커맨드, 컬럼 어드레스 라이트 커맨드)사이클에 있어서의 A0∼A7의 레벨에 의해서 정의된다. 그리고, 이와 같이 해서 정의된 컬럼 어드레스는 버스트액세스의 개시어드레스로 된다.
이와 같이, 동기DRAM의 동작은 클럭신호CKIO에 따라서 제어되고 있다. 한편, PC카드로서의 메모리카드MEMC 내지 I/O카드IOC의 동작제어도 버스상태 컨트롤러BSC의 동작설명에서 이해되는 바와 같이 출력신호CKIO에 따라서 제어되고 있다. 따라서, 동기DRAM을 고속으로 동작시키면서 PC카드(메모리카드MEMC, I/O카드IOC)의 동작을 제어시키는 경우, PC카드의 기동신호로서의 출력 인에이블 신호-OE 내지 라이트 인에이블신호-WE의 출력신호CKIO의 하강 또는 어드레스신호에 대한 세트업시간 등이 PC카드의 규격을 만족시킬 수 없는 경우가 생긴다. 그 때문에, 버스상태 컨트롤러BSC의 동작설명 내지 도 17 및 도 20에서 이해되는 바와 같이, 버스상태 컨트롤러BSC에 PCMCIA제어 레지스터PCR이 마련되고, PCMCIA제어 레지스터PCR의 세트업지연에 관한 정수TED 내지 홀드지연에 관한 정수TEH에 따라서 PC카드의 기동신호로서의 출력 인에이블신호-OE 내지 라이트 인에이블신호-WE의 클럭신호CKIO의 하강 또는 어드레스신호에 대한 세트업시간이나 홀드시간 등이 제어된다.
이와 같이, PC카드의 기동신호로서의 출력 인에이블신호-OE 내지 라이트 인에이블신호-WE의 클럭신호CKIO의 하강 또는 어드레스신호에 대한 세트업시간 등을 제어할 수 있기 때문에 PC카드와 동기DRAM을 본 발명의 마이크로 프로세서MPU에 동시에 결합시켜도 본 발명의 마이크로 프로세서MPU는 불합리없이 PC카드와 동기DRAM에 대한 액세스를 실행할 수 있다.
이상의 실시예에 의해 얻을 수 있는 작용효과는 다음과 같다.
[1] 퍼스널 컴퓨터 등에 내장되는 마이크로 프로세서에 외부버스에 결합되고 또한 ROM, 버스트ROM, SRAM, PSRAM, DRAM 및 동기DRAM 등의 각종 반도체 메모리나 메모리카드 및 I/O카드 등의 PC카드의 인터페이스를 병행해서 제어할 수 있는 버스상태 컨트롤러를 마련하는 것에 의해, 인터페이스제어를 위한 외부부착부품을 삭감하면서 각종 반도체 메모리 및 PC카드를 직접 또한 동시에 마이크로 프로세서의 외부버스에 결합할 수 있다는 효과를 얻을 수 있다.
[2] 상기 [1]에 있어서, 외부버스의 어드레스공간을 소정수의 에리어로 분할하고, 이들 에리어에 각종 반도체 메모리 또는 PC카드를 고정적으로 할당함과 동시에 마이크로 프로세서에 그 내부에 있어서의 논리 어드레스를 외부버스에 있어서의 물리 어드레스로 변환하기 위한 메모리 관리 유닛을 마련하는 것에 의해, 외부버스E-BUS의 물리 어드레스에 의한 제약에서 사용자를 해방하여 자유로운 논리 어드레스공간을 갖는 소프트웨어를 구축할 수 있다는 효과를 얻을 수 있다.
[3] 상기 [1] 및 [2]에 있어서, I/O카드의 물리 어드레스공간을 또 2분할하고, I/O카드가 메모리로서 기능하는 경우의 물리 어드레스와 입출력장치로서 기능하는 물리 어드레스를 독립적으로 할당함과 동시에 이들 어드레스공간을 어드레스신호의 소정 비트에 의해 선택적으로 지정할 수 있도록 하는 것에 의해, I/O카드의 메모리 또는 입출력장치로서의 기능을 소프트웨어에 의해 동적으로 전환할 수 있다는 효과를 얻을 수 있다.
[4] 상기 [1] 내지 [3]에 있어서, 버스상태 컨트롤러를 상태머신으로 하고, 각 에리어에 할당된 반도체 메모리 또는 PC카드의 종류 및 그 동작조건 등을 소프트웨어에 의해서 용이하게 설정할 수 있는 제어레지스터를 마련하는 것에 의해, 각 에리어에 있어서의 인터페이스 조건을 대응하는 반도체 메모리 또는 PC카드의 인터페이스 조건에 효율좋게 적합시킬 수 있음과 동시에 버스상태 컨트롤러 자체의 논리구성을 간소화하여 그 시스템의 유연성을 향상시킬 수 있다.
[5] 상기 [1] 내지 [4]에 있어서, 버스상태 컨트롤러에 버스트모드를 위한 어드레스 생성기능을 갖게 하는 것에 의해,마이크로 프로세서의 외부부착부품을 증대시키지 않고 버스트모드를 갖는 반도체 메모리 및 PC카드를 결합하여 그 액세스를 고속화할 수 있다는 효과를 얻을 수 있다.
[6] 상기 [1] 내지 [5]에 의해, 마이크로 프로세서의 사용상의 편리함을 개선할 수 있음과 동시에, 마이크로 프로세서를 내장하며 또한 PC카드 인터페이스를 갖는 퍼스널 컴퓨터 등의 설계공정수를 삭감하고 외부부착부품수를 삭감해서 그 저코스트화를 도모할 수 있다는 효과를 얻을 수 있다.
이상, 본 발명자들에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다. 예를 들면, 도 1에 있어서, 마이크로 프로세서MPU 즉 마더보드MBD의 외부버스E-BUS에 결합되는 반도체 메모리 및 PC카드의 종류, 수와 그 조합은 여러가지의 실시예를 취할 수 있다. 또, 퍼스널 컴퓨터는 각종 입출력장치를 구비할 수 있고, 그 블럭구성이나 접속형태도 임의이다. 도 2에 있어서, 퍼스널 컴퓨터의 외관구성은 이들 실시예에 의한 제약을 받지 않는다. 도 3에 있어서, 마이크로 프로세서MPU는 임의의 블럭구성을 취할 수 있고, 그 버스형태도 임의이다. 도 4에 있어서, 도시되는 마이크로 프로세서MPU의 기판배치는 1예로서 본 발명에 제약을 주지 않는다.
도 5 및 도 6에 있어서, 외부버스E-BUS의 물리 어드레스공간은 임의수의 에리어로 분할할 수 있고, 그 각종 반도체 메모리 및 PC카드에 대한 할당도 임의로 설정할 수 있다. 도 7∼도 11에 있어서, 외부버스E-BUS의 신호구성이나 각 신호의 유효레벨, 기능과 각종 반도체 메모리 및 P카드의 조합 등은 이들 실시예에 의한 제약을 받지 않는다.
도 12에 있어서, 버스상태 컨트롤러BSC의 블럭구성은 마련되는 레지스터의 종류 및 조합을 포함해서 임의이다. 도 13∼도 15에 있어서, 버스상태 컨트롤러BSC의 상태머신으로서의 논리구성 및 각 상태의 기능과 천이조건 등은 여러가지 실시형태를 취할 수 있다. 도 16∼도 20에 있어서, 각 액세스모드에 있어서의 어드레스신호와 기동제어신호 등의 논리레벨 및 시간관계 등은 그 실시예에 의해 제약받지 않는다.
이상의 설명에서는 주고 본 발명자들에 의해서 이루어진 발명을 그 배경으로된 이용분야인 퍼스널 컴퓨터를 구성하는 마이크로 프로세서에 적용한 경우에 대해서 설명했지만 그것에 한정되는 것은 아니고 예를 들면 각종 휴대정보단말 및 컴퓨터를 구성하는 동일한 마이크로 프로세서에도 적용할 수 있다. 본 발명은 적어도 외부버스를 갖는 마이크로 프로세서 및 이와 같은 마이크로 프로세서를 포함하는 장치 또는 시스템에 널리 적용할 수 있다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해서 얻을 수 있는 효과를 간단히 설명하면 다음과 같다. 즉, 퍼스널 컴퓨터 및 휴대정보단말 등에 내장되는 마이크로 프로세서에 그 외부버스에 결합되고 또한 ROM, 버스트ROM, SRAM, PSRAM, DRAM, 동기DRAM 등의 각종 반도체 메모리카드 및 I/O카드 등의 PC카드의 인터페이스를 병행해서 제어할 수 있는 버스상태 컨트롤러를 마련하는 것에 의해 인터페이스 제어를 위한 외부부착부품을 삭감하면서 각종 반도체 메모리 및 PC카드를 직접 또한 동시에 마이크로 프로세서에 결합할 수 있다.
마이크로 프로세서의 외부버스의 어드레스공간을 소정수의 에리어로 분할하고, 각 에리어에 각종 반도체 메모리 또는 PC카드를 고정적으로 할당함과 동시에 마이크로 프로세서에 그 내부에 있어서의 논리 어드레스를 외부버스에 있어서의 물리 어드레스로 변환하는 메모리관리유닛을 마련하는 것에 의해, 마이크로 프로세서의 외부버스의 물리 어드레스에 의한 제약에서 사용자를 해방시켜 자유로운 논리어드레스공간을 갖는 소프트웨어를 구축할 수 있다.
I/O카드의 물리 어드레스공간을 또 2분할하고, I/O카드가 메모리로서 기능하는 경우의 물리 어드레스와 입출력장치로서 기능하는 경우의 물리 어드레스를 독립적으로 할당함과 동시에 이들 어드레스공간을 어드레스신호의 소정비트에 의해 선택할 수 있도록 하는 것에 의해 I/O카드의 메모리 또는 입출력장치로서의 기능을 소프트웨어에 의해 동적으로 전환할 수 있다.
버스상태 컨트롤러를 상태머신으로 하고, 각 에리어에 할당된 반도체 메모리 또는 PC카드의 종류 및 그 동작조건 등을 소프트웨어에 의해 용이하게 설정할 수 있는 제어 레지스터를 마련하는 것에 의해, 각 에리어에 있어서의 인터페이스 조건을 대응하는 반도체 메모리 또는 PC카드의 인터페이스 조건에 효율좋게 적합시킬 수 있음과 동시에 버스상태 컨트롤러 자체의 논리구성을 간소화하여 그 시스템의 유연성을 향상시킬 수 있다.
버스상태 컨트롤러에 일련의 어드레스를 연속액세스하는 버스트모드를 위한 어드레스 생성기능을 갖게 하는 것에 의해, 마이크로 프로세서의 외부부착부품을 증대시키지 않고 버스트모드를 갖는 반도체 메모리 및 PC카드를 마이크로 프로세서에 결합하여 그 액세스를 고속화할 수 있다.
이상의 결과, 마이크로 프로세서의 사용상의 편리함을 개선할 수 있음과 동시에 마이크로 프로세서를 내장하며 또한 PC카드 인터페이스를 갖는 퍼스널 컴퓨터등의 설계공정수를 삭감하고 그 외부부착부품수를 삭감해서 퍼스널 컴퓨터 등의 저코트스화를 도모할 수 있다.
도 1은 본 발명에 관한 마이크로 프로세서를 포함하는 퍼스널 컴퓨터의 1실시예를 도시한 시스템 구성도,
도 2는 도 1의 퍼스널 컴퓨터의 1실시예를 도시한 외관구성도,
도 3은 도 1의 퍼스널 컴퓨터에 포함되는 마이크로 프로세서의 1실시예를 도시한 블럭도,
도 4는 도 3의 마이크로 프로세서의 1실시예를 도시한 기판 배치도,
도 5는 도 3의 마이크로 프로세서의 외부버스의 어드레스공간을 설명하기 위한 1실시예를 도시한 어드레스맵도,
도 6은 도 3의 마이크로 프로세서의 외부버스의 에리어5 및 에리어6에 있어서의 어드레스공간을 설명하기 위한 1실시예를 도시한 어드레스맵도,
도 7은 도 3의 마이크로 프로세서의 외부버스의 접속형태를 설명하기 위한 1실시예를 도시한 부분적인 접속도,
도 8은 도 3의 마이크로 프로세서의 외부버스의 접속형태를 설명하기 위한 1실시예를 도시한 다른 부분적인 접속도,
도 9는 도 7 및 도 8의 외부버스에 PC카드가 결합되는 경우의 1실시예를 도시한 부분적인 인터페이스 구성도,
도 10은 도 7 및 도 8의 외부버스의 1실시예를 도시한 부분적인 신호구성도,
도 11은 도 7 및 도 8의 외부버스의 1실시예를 도시한 다른 부분적인 신호구성도,
도 12는 도 3의 마이크로 프로세서에 포함되는 버스상태 컨트롤러의 1실시예를 도시한 블럭도,
도 13은 도 12의 버스상태 컨트롤러의 1실시예를 도시한 상태천이도,
도 14는 도 13의 버스상태 컨트롤러의 1실시예를 도시한 상태구성도,
도 15는 도 13의 버스상태 컨트롤러의 상태천이를 설명하기 위한 1실시예를 도시한 천이조건도,
도 16은 도 3의 마이크로 프로세서의 대기를 수반하지 않는 메모리카드 액세스시의 1실시예를 도시한 신호파형도,
도 17은 도 3의 마이크로 프로세서의 대기를 수반하는 메모리카드 액세스시의 1실시예를 도시한 신호파형도,
도 18은 도 3의 마이크로 프로세서의 버스트모드를 사용한 메모리카드 액세스시의 1실시예를 도시한 신호파형도,
도 19는 도 3의 마이크로 프로세서의 대기를 수반하지 않는 I/O카드 액세스시의 1실시예를 도시한 신호파형도,
도 20은 도 3의 마이크로 프로세서의 대기를 수반하는 I/O카드 액세스시의 1실시예를 도시한 신호파형도,
도 21은 도 3의 마이크로 프로세서에 PC카드와 동기DRAM이 결합되는 경우의1실시예를 부분적으로 도시한 인터페이스 구성도,
도 22는 동기 DRAM 액세스시의 1실시예를 도시한 신호파형도.
도 23은 동기DRAM의 1실시예를 도시한 블럭도.

Claims (56)

  1. 인터페이스회로를 포함하는 반도체기판상에 형성되는 마이크로 프로세서로서,
    상기 인터페이스회로는 반도체메모리와 하나 또는 그 이상의 PC카드를 직접 마이크로 프로세서에 접속하기 위한 인터페이스를 공급하는 것이고,
    상기 인터페이스회로는 마이크로 프로세서에 접속된 외부버스를 제어하기 위한 여러개의 제어신호를 생성하고,
    상기 반도체메모리는 ROM, 버스트ROM, SRAM, PSRAM, DRAM, SDRAM 또는 그 중의 어느 하나를 포함하고,
    상기 PC카드는 메모리카드와 I/O카드 또는 그 중의 어느 하나를 포함하고,
    상기 마이크로 프로세서는 어드레스 공간내에서 물리 어드레스를 사용해서 외부버스로 액세스하고, 상기 어드레스공간은 여러개의 에리어로 분할되고, 소정의 반도체메모리와 PC카드에 고정적으로 할당되고,
    상기 마이크로 프로세서는 또 내부논리 어드레스를 출력하는 중앙처리장치 및 상기 중앙처리장치에 접속되는 메모리 관리 유닛을 갖고,
    상기 메모리 관리 유닛은 외부버스로 출력가능하도록 내부논리 어드레스를 물리 어드레스로 변환하는 것을 특징으로 하는 마이크로 프로세서.
  2. 제1항에 있어서,
    상기 외부버스는 적어도 메모리의 일부를 메모리카드와 I/O카드 또는 그중의 어느 하나를 사용해서 동시에 마이크로 프로세서에 접속되는 것을 특징으로 하는 마이크로 프로세서.
  3. 제2항에 있어서,
    상기 I/O카드는 입출력장치 또는 메모리중의 어느 한쪽으로서 기능하고,
    상기 I/O카드가 입출력장치의 기능을 할 때의 물리 어드레스는 상기 I/O카드가 메모리의 기능을 할때의 물리 어드레스와는 독립적으로 할당되는 것을 특징으로 하는 마이크로 프로세서.
  4. 제1항에 있어서,
    버스 상태 컨트롤러는 반도체메모리와 마이크로 프로세서 사이, PC카드와 마이크로 프로세서 사이 또는 그중의 어느 하나에서의 인터페이스제어를 위한 레지스터를 포함하고,
    상기 레지스터는 에리어에 할당된 반도체메모리와 PC카드 또는 그 중의 어느 하나의 조작조건을 설정받는 것을 특징으로 하는 마이크로 프로세서.
  5. 제4항에 있어서,
    적어도 반도체메모리와 PC카드의 일부는 일련의 어드레스로의 연속된 액세스를 하기 위한 버스트모드를 갖고,
    상기 버스 상태 컨트롤러는 버스트모드에서 사용하기 위한 어드레스 생성회로를 더 갖는 것을 특징으로 하는 마이크로 프로세서.
  6. 제5항에 있어서,
    상기 버스 상태 컨트롤러는 상태 머신을 포함하는 것을 특징으로 하는 마이크로 프로세서.
  7. 반도체기판상에 형성된 마이크로 프로세서로서, 중앙처리장치와 컨트롤러를 갖고,
    상기 중앙처치장치는 마이크로 프로세서의 외부 어드레스 공간으로 액세스할 수 있고, 상기 외부 어드레스 공간은 여러개의 공간으로 분할되고,
    상기 컨트롤러는 외부 어드레스 공간으로 액세스하기 위한 제어신호를 생성하고, 상기 컨트롤러는 PC카드에 할당되는 여러개의 에리어중의 하나를 결정하기 위한, 데이타를 저장하는 레지스터를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  8. 제7항에 있어서,
    상기 컨트롤러는 중앙처리장치로부터의 카드로의 액세스에 따라서 제어신호의 하나로서 카드 인에이블 신호를 공급할 수 있는 것을 특징으로 하는 마이크로 프로세서.
  9. 제7항에 있어서,
    상기 컨트롤러는 선택적으로 중앙처리장치에 의한 PC카드로의 액세스 제어를 위해 PC카드에 대해서 출력 인에이블신호, 라이트 인에이블신호, I/O리드 제어신호 및 I/O 라이트 제어신호를 공급하는 것을 특징으로 하는 마이크로 프로세서.
  10. 제7항에 있어서,
    상기 PC카드는 PCMCIA카드를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  11. 반도체기판상에 형성되는 마이크로 프로세서로서, 중앙처리장치와 인터페이스회로를 갖고,
    상기 중앙처리장치는 어드레스 신호 생성에 의해 마이크로 프로세서의 외부 어드레스공간으로 액세스할 수 있고,
    상기 인터페이스회로는 PC카드로 액세스하기 위한 제어신호를 생성하고, PC카드의 어드레스 공간은 마이크로 프로세서의 외부 어드레스공간에 할당되고, 또 PC카드는 제어신호와 어드레스신호에 의해서 액세스되는 것을 특징으로 하는 마이크로 프로세서.
  12. 제11항에 있어서,
    상기 PC카드는 PCMCIA카드를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  13. 반도체기판상에 형성되는 마이크로 프로세서로서, 중앙처리장치, 메모리 관리유닛 및 버스컨트롤러를 갖고,
    상기 중앙처리장치는 마이크로 프로세서의 외부 어드레스공간으로 액세스하기 위한 논리 어드레스신호를 생성하고, 상기 외부 어드레스 공간은 PC카드의 어드레스공간을 포함하고,
    상기 메모리 관리유닛은 논리 어드레스신호를 물리 어드레스신호로 변환하고,
    상기 버스 컨트롤러는 물리 어드레스신호를 수취하기 위한 수단 및 물리 어드레스신호에 의한 PC카드의 액세스에 따라서 PC카드에 제어신호를 생성하기 위한 수단을 포함하는 것을 특징으로 하는 마이크로 프로세서.
  14. 제13항에 있어서,
    상기 PC카드에 할당되는 어드레스 에리어는 외부 어드레스공간내에 고정적으로 할당되는 것을 특징으로 하는 마이크로 프로세서.
  15. 제13항에 있어서,
    상기 제어신호는 마이크로 프로세서에 PC카드로 액세스하는 것을 가능하게하기 위한 카드 인에이블신호를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  16. 제15항에 있어서,
    상기 PC카드는 메모리카드 또는 I/O카드를 포함하고,
    상기 제어신호는 메모리카드로의 출력 인에이블신호, 라이트 인에이블신호를 포함하거나 또는 I/O카드로의 리드 제어신호, 라이트제어신호를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  17. 제13에 있어서,
    상기 PC카드는 PCMCIA카드를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  18. 반도체집적회로에 포함되는 버스 상태 컨트롤러로서, 어드레스 공급수단, 데이타수단, 제1 레지스터수단, 제어신호 생성수단, 제2 레지스터수단 및 타이밍 제어수단을 갖고,
    상기 어드레스 공급수단은 여러개의 어드레스에리어로 분할된 외부 어드레스 공간으로의 액세스에 따라서 어드레스신호를 공급하고,
    상기 데이타수단은 어드레스신호에 의해 액세스되는 여러개의 어드레스 에리어중의 하나의 어드레스로 또는 그곳으로부터의 데이타의 공급 및 수취를 실행하고,
    상기 제1 레지스터수단은 어러개의 어드레스에리어의 속성을 결정하기 위한 속성데이타를 저장하고, 여러개의 어드레스에리어중의 하나는 PC카드에 할당되고,
    상기 제어신호 생성수단은 제1 레지스터수단에 접속되고, 그리고, 어드레스신호에 의한 PC카드로의 액세스에 따라서 PC카드를 사용가능하게 할 수 있는 카드 인에이블신호를 포함하는 제어신호를 공급하고,
    상기 제2 레지스터 수단은 PC카드로의 기동제어신호의 어드레스신호를 준비하기 위한 지연시간을 결정하기 위한 제1 데이타를 저장하고,
    상기 타이밍 제어수단은 상기 제2 레지스터수단에 접속되고 또 상기 제2 레지스터수단내에 접속되어 있는 제1 데이타대로 기동제어신호를 생성하는 것을 특징으로 하는 버스 상태 컨트롤러.
  19. 제18항에 있어서,
    상기 제2 레지스터수단은 또 기동제어신호로서 어드레스신호를 유지하기 위한 어드레스 유지시간의 지연시간을 결정하기 위한 제2 데이타를 저장하고,
    상기 타이밍 제어수단은 제2 데이타에 대응하고, 상기 제2 데이타에 의해 지정되는대로 어드레스 유지시간을 제어하는 것을 특징으로 하는 버스 상태 컨트롤러.
  20. 제18항에 있어서,
    상기 어드레스 공급수단은 또 연속된 어드레스가 연속해서 액세스되는 버스트모드의 상태에서 어드레스신호의 임의의 비트를 자동적으로 갱신하는 어드레스 생성 회로를 포함하고,
    상기 어드레스 생성회로는 버스트모드중에 연속해서 어드레스신호를 생성하는 것을 특징으로 하는 버스 상태 컨트롤러.
  21. 제18항에 있어서,
    상기 PC카드는 메모리카드 또는 I/O카드를 포함하고,
    상기 기동제어신호는 상기 메모리카드에 대한 출력 인에이블 신호와 라이트 인에이블 신호 또는 I/O카드에 대한 리드 제어신호와 라이트 제어신호를 포함하는 것을 특징으로 하는 버스 상태 컨트롤러.
  22. 제18항에 있어서,
    상기 PC카드에 할당되는 어드레스에리어는 고정적으로 외부 어드레스공간에 할당되는 것을 특징으로 하는 버스 상태 컨트롤러.
  23. 제18항에 있어서,
    상기 PC카드는 PCMCIA카드를 포함하는 깃을 특징으로 하는 버스 상태 컨트롤러.
  24. 반도체기판상의 마이크로 프로세서로서, 중앙처리장치와 컨트롤러를 갖고,
    상기 중앙처리장치는 마이크로 프로세서의 외부 어드레스공간에서 어드레스로 액세스하기 위한 어드레스신호를 공급하고, 상기 외부 어드레스공간은 PC카드를 위한 어드레스공간을 포함하고,
    상기 컨트롤러는 상기 외부 어드레스공간의 액세스에 따라서 어드레스가 PC카드의 어드레스공간인 경우, 마이크로 프로세서가 PC카드로 액세스가능하게 하기 위한 카드 인에이블신호를 공급하는 것을 특징으로 하는 마이크로 프로세서.
  25. 제24항에 있어서,
    상기 컨트롤러는 상기 PC카드의 어드레스 공간이 마이크로 프로세서의 외부 어드레스공간내에 있는 것을 나타내는 데이타를 저장하는 레지스터를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  26. 제25항에 있어서,
    상기 PC카드는 I/O카드와 메모리카드 또는 그 중의 어느 하나를 포함하고, 상기 I/O카드의 어드레스공간은 상기 메모리카드의 어드레스공간과는 독립해서 외부어드레스공간내에 할당되는 것을 특징으로 하는 마이크로 프로세서.
  27. 제24항에 있어서,
    상기 메모리 관리유닛은 상기 중앙처리장치에서 생성되는 내부 논리 어드레스로서의 어드레스신호를 물리 어드레스신호로서 외부 어드레스신호로 변환하고,
    상기 마이크로 프로세서의 외부 어드레스공간은 여러개의 어드레스공간으로 분할되고,
    상기 컨트롤러는 마이크로 프로세서의 외부 어드레스공간내의 여러개의 어드레스공간의 하나에 할당되는 PC카드를 위한 어드레스공간의 데이타를 저장하는 레지스터를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  28. 제27항에 있어서,
    상기 컨트롤러는 어드레스 공급회로와 제어신호 공급회로를 더 포함하고,
    상기 어드레스 공급회로는 물리 어드레스신호를 수취하기 위해 접속하고, 수취된 물리 어드레스신호를 마이크로 프로세서의 외부로 공급하고,
    상기 제어신호 공급회로는 PC카드의 어드레스공간의 액세스에 대응하고, 마이크로 프로세서의 외부로 카드 인에이블신호를 공급하는 것을 특징으로 하는 마이크로 프로세서.
  29. 제28항에 있어서,
    상기 PC카드는 I/O카드와 메모리카드 또는 그 중의 어느 하나를 포함하고,
    상기 I/O카드는 입출력장치 또는 메모리중의 어느 한쪽으로서 기능하고,
    상기 I/O카드가 입출력장치의 기능을 할때의 물리 어드레스는 상기 I/O카드가 메모리의 기능을 할 때의 물리 어드레스와는 독립으로 할당되는 것을 특징으로 하는 마이크로 프로세서.
  30. 제24항에 있어서,
    상기 PC카드는 PCMCIA카드를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  31. 반도체기판상의 마이크로 프로세서로서, 중앙처리장치, 제1 단자, 제2 단자, 어드레스 제어회로, 데이타 입출력회로 및 제어신호 생성회로를 갖고,
    상기 중앙처리장치는 마이크로 프로세서의 외부 어드레스공간내에서 어드레스로 액세스하기 위한 어드레스신호를 공급하고,
    상기 어드레스 제어회로는 제1 단자에 접속되고, 상기 중앙처리장치에서 외부 마이크로 프로세서로 어드레스신호를 출력하고,
    상기 데이타 입출력회로는 제2 단자에 접속되고,
    상기 제어신호 생성회로는 어드레스신호에 대응하고 마이크로 프로세서의 외부에 제어신호를 생성하고,
    상기 제어신호 생성회로는 카드용의 제1 어드레스공간내의 어드레스를 나타내는 어드레스신호를 검출했을 때, 제어신호로서 카드 인에이블신호를 공급하고,
    상기 제어신호 생성회로는 반도체메모리용의 제2 어드레스공간내의 어드레스를 나타내는 어드레스신호를 검출했을 때, 반도체메모리에 대해 제어신호로서 칩선택신호를 생성하는 것을 특징으로 하는 마이크로 프로세서.
  32. 제31항에 있어서,
    상기 마이크로 프로세서의 외부 어드레스공간은 제1 및 제2 어드레스공간을 포함하는 여러개의 어드레스중간으로 분할되고,
    상기 제어신호 생성회로는 제1 어드레스공간을 카드에 할당하고, 제2 어드레스공간을 반도체메모리에 할당하는 것을 결정하기 위한 데이타를 저장하는 레지스터를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  33. 제31항에 있어서,
    상기 어드레스 제어회로는 외부 어드레스공간내의 일련의 어드레스가 연속적으로 액세스되는 버스트모드일 때, 자동적으로 어드레스신호를 갱신하기 위한 어드레스 생성회로를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  34. 제31항에 있어서,
    메모리 관리 유닛을 더 포함하고,
    상기 메모리 관리 유닛은 상기 중앙처리장치에서 생성되는 논리 어드레스신호로서의 어드레스신호를 물리 어드레스로 변환하고,
    상기 어드레스 제어회로는 어드레스신호로서 물리 어드레스를 수취하고, 제1단자로 어드레스신호를 공급하는 것을 특징으로 하는 마이크로 프로세서.
  35. 반도체기판상에 형성되는 마이크로 프로세서로서, 인터페이스회로를 포함하고,
    상기 인터페이스회로는 반도체메모리, 하나 또는 그 이상의 PC카드를 직접 마이크로 프로세서에 접속하기 위한 인터페이스를 공급하고,
    상기 인터페이스회로는 반도체메모리와 PC카드를 제어하기 위한 여러개의 제어신호를 생성하고, 반도체메모리와 PC카드는 마이크로 프로세서와 접속된 외부버스에 의해서 마이크로 프로세서와 접속되고,
    상기 반도체메모리는 ROM, 버스트ROM, SRAM, PSRAM, DRAM, SDRAM 중의 어느 하나 또는 그 조합이고,
    상기 PC카드는 메모리카드와 I/O카드의 한쪽 또는 양쪽이고,
    상기 마이크로 프로세서는 어드레스공간내의 물리 어드레스를 사용하는 외부버스로 액세스하고, 상기 어드레스공간은 여러개의 에리어로 분할되고, 소정의 반도체메모리와 PC카드에 고정적으로 할당되고,
    상기 마이크로 프로세서는 또 내부논리 어드레스를 출력하는 중앙처리장치 및 상기 중앙처리장치에 접속되는 메모리 관리 유닛을 갖고,
    상기 메모리 관리 유닛은 외부버스로 출력할 수 있도록 내부 논리 어드레스를 물리 어드레스로 변환하는 것을 특징으로 하는 마이크로 프로세서.
  36. 제35항에 있어서,
    상기 외부버스는 메모리카드와 I/O카드의 한쪽 또는 양쪽 모두에 마이크로 프로세서에 접속되는 반도체메모리의 적어도 일부를 갖는 것을 특징으로 하는 마이크로 프로세서.
  37. 제36항에 있어서,
    상기 I/O카드는 입출력장치가 메모리의 어느 한쪽으로서 기능하고, 상기 I/O카드가 입출력장치로서 기능할 때의 물리 어드레스는 I/O카드가 메모리로서 기능할 때의 물리 어드레스와는 독립적으로 할당되는 것을 특징으로 하는 마이크로 프로세서.
  38. 제35항에 있어서,
    버스 상태 컨트롤러는 반도체메모리와 마이크로 프로세서 사이, PC카드와 마이크로 프로세서 사이 또는 그 중의 어느 하나와의 인터페이스제어를 위한 레지스터를 포함하고,
    상기 레지스터는 에리어에 할당된 반도체메모리와 PC카드 또는 그 중의 어느 하나의 조작조건을 설정받는 것을 특징으로 하는 마이크로 프로세서.
  39. 제38항에 있어서,
    적어도 반도체메모리의 일부와 PC카드는 일련의 어드레스로의 연속된 액세스를 하기 위한 버스트모드를 갖고,
    상기 버스 상태 컨트롤러는 버스트모드시에 사용하기 위한 어드레스 생성회로를 갖는 것을 특징으로 하는 마이크로 프로세서.
  40. 제39항에 있어서,
    상기 버스 상태 컨트롤러는 상태 머신을 포함하는 것을 특징으로 하는 마이크로 프로세서.
  41. 제35항에 있어서,
    상기 PC카드는 PCMCIA카드를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  42. 시스템클럭을 갖는 마이크로 프로세서로서, 인터페이스유닛, 어드레스 액세스 유닛, PC카드 제어수단 및 외부 클럭수단을 갖고,
    상기 인터페이스유닛은 상기 마이크로 프로세서에 대해 메모리와 PC카드를 직접적으로 접속가능하게 하고,
    상기 어드레스 액세스 유닛은 외부 어드레스공간으로 액세스하기 위해 제1 상태에서 제2 상태로 변화되는 시스템 클럭에 대응하고,
    상기 PC카드 제어수단은 어드레스신호 제어를 위한 셋업시간 및 어드레스신호 유지를 위한 홀드시간을 포함하는 PC카드의 셋업 데이타를 저장하고,
    상기 외부클럭수단은 메모리와 접속되고, 동기 다이나믹 랜덤 액세스 메모리 (SDRAM)에 의해서 이용되기 위해 시스템클럭과 또 접속되는 것을 특징으로 하는 마이크로 프로세서.
  43. 제42항에 있어서,
    인터페이스유닛에 접속하고 시스템클럭을 생성하는 클럭생성유닛을 더 포함하는 것을 특징으로 하는 마이크로 프로세서.
  44. 집적화된 마이크로 프로세서로서, 클럭생성기, 제1 외부단자, 제2 외부단자 및 컨트롤러를 갖고,
    상기 클럭생성기는 시스템 클럭신호를 생성하고,
    상기 시스템 클럭신호는 주기적으로 제1 상태, 제2 상태 사이를 변화하고, 상기 제2 상태는 상기 제1 상태와는 다르고,
    상기 제1 외부단자는 시스템 클럭신호를 수취하고, 상기 시스템 클럭신호는 마이크로 프로세서의 외부로 출력되고, 상기 시스템클럭신호는 동기 다이나믹 랜덤 액세스 메모리(SDRAM)의 동작클럭으로서 이용되고,
    상기 제2 외부단자는 클럭 인에이블신호를 수취하고, 상기 클럭 인에이블신호는 SDRAM으로 공급되고,
    상기 컨트롤러는 시스템클럭 신호를 수취하고, 상기 컨트롤러는 제2 외부단자와 접속되고, 어드레스 생성회로, 제1 제어 레지스터, 타이밍신호 생성회로 및 리프레쉬 제어회로를 갖고,
    상기 어드레스 생성회로는 시스템클럭신호의 제1 상태에서 제2 상태로의 변화에 따라서 외부 어드레스공간의 액세스를 위한 어드레스신호 생성을 실행하고,
    상기 제1 제어 레지스터는 제1 데이타, 제2 데이타를 저장하고, 상기 제1 데이타는 어드레스신호 생성을 위해 PC카드에 대해 기동제어신호를 준비하기 위한 셋업시간에 상당하고, 상기 제2 데이타는 PC카드에 대한 기동제어신호와 일치하는 어드레스신호를 유지하기 위한 홀드시간에 상당하고,
    상기 타이밍신호 생성회로는 제1 제어 레지스터에 접속되고, 제어신호생성을 위한 타이밍신호 생성회로는 제1 데이타, 제2 데이타대로의 PC카드에 대한 기동제어신호를 포함하는 기동신호의 생성을 실행하고,
    상기 리프레쉬 제어회로는 SDRAM에 대한 리프레쉬동작을 제어하는 것을 특징으로 하는 마이크로 프로세서.
  45. 제44항에 있어서,
    상기 타이밍신호 생성회로는 제2 외부단자와 접속되어 있는 것을 특징으로 하는 마이크로 프로세서.
  46. 제45항에 있어서,
    상기 클럭 인에이블신호는 제1 및 제2 상태를 갖고,
    상기 클럭 인에이블신호는 SDRAM의 리프레쉬시에 제1 상태에서 제2 상태로 변화되는 것을 특징으로 하는 마이크로 프로세서.
  47. 제44항에 있어서,
    제2 제어 레지스터와 제어신호 생성회로를 더 갖고,
    상기 제2 제어 레지스터는 동기 랜덤 액세스 메모리와 PC카드 각각에 할당된 외부 어드레스공간의 속성결정을 실행하는 속성데이타를 저장하고,
    상기 제어신호 생성회로는 제2 제어 레지스터에 접속되고, SDRAM에 대해 칩선택신호를 또는 어드레스신호에 따라서 카드 인에이블 신호를 생성하는 것을 특징으로 하는 마이크로 프로세서.
  48. 집적화된 마이크로 프로세서내에서 사용하기 위한 인터페이스유닛으로서, 제1 단자, 제2 단자 및 컨트롤러를 갖고,
    상기 제1 단자는 시스템클럭신호를 수취하고, 마이크로 프로세서의 외부로 메모리클럭신호를 출력하고, 상기 메모리클럭신호는 동기 다이나믹 랜덤 액세스(SDRAM)으로 출력되는 것이고,
    상기 제2 단자는 클럭 인에이블 신호를 수취하고, 상기 클럭 인에이블신호는 SDRAM을 제어하기 위한 것이고,
    상기 컨트롤러는 시스템신호를 수취하기 위한 컨트롤러이고, 상기 컨트롤러는 제2 단자와 접속되고, 상기 컨트롤러에는 어드레스 생성회로, 제1 제어 레지스터, 타이밍생성회로 및 리프레쉬 제어회로를 갖고,
    상기 어드레스 생성회로는 시스템클럭신호가 제1 상태에서 제2 상태로 변화하는 것에 따라서 외부 어드레스공간으로 액세스하기 위한 어드레스신호의 생성을 실행하고,
    상기 제1 제어 레지스터는 제1 데이타, 제2 데이타를 저장하고, 상기 제1 데이타는 어드레스신호의 생성을 위해 PC카드에 대한 기동제어신호를 준비하기 위한 셋업시간에 상당하고, 상기 제2 데이타는 PC카드에 대한 기동제어신호와 일치하는 어드레스신호를 유지하기 위한 홀드시간에 상당하고,
    상기 타이밍신호 생성회로는 제1 제어 레지스터에 접속되고, 상기 타이밍신호 생성회로는 제1 및 제2 데이타대로 PC카드에 대한 기품제어신호를 포함하는 제어신호의 생성을 실행하고,
    상기 리프레쉬 제어회로는 SDARM에 대해 리프레쉬조작을 제어하는 것을 특징으로 하는 집적화된 마이크로 프로세서.
  49. 제48항에 있어서,
    상기 클럭 인에이블신호는 제1 및 제2 상태를 갖고,
    상기 클럭 인에이블신호는 SDRAM의 리프레쉬시에 제1 상태에서 제2 상태로 변화되는 것을 특징으로 하는 집적화된 마이크로 프로세서.
  50. 여러개의 외부장치와 집적화된 마이크로 프로세서를 인터페이스하기 위한 방법으로서,
    상기 마이크로 프로세서에 시스템클럭을 생성하는 스텝;
    상기 마이크로 프로세서의 외부로 외부메모리가 이용하는 시스템클럭을 공급하는 스텝;
    외부메모리 이외의 제1 외부장치에 대응한 제1 외부 어드레스공간으로 액세스하기 위한 제1 어드레스를 생성하는 스텝;
    셋업시간, 유지시간의 정보를 포함하는 제1 외부장치를 위한 제어정보를 저장하는 스텝 및;
    상기 제어정보대로 그리고 시스템클럭에 따라서 상기 제1 외부장치의 제어를 위한 제어신호를 생성하는 스텝을 포함하는 것을 특징으로 하는 인터페이스 방법.
  51. 제50항에 있어서,
    상기 외부메모리는 동기 다이나믹 랜덤 액세스 메모리(SDRAM)인 것을 특징으로 하는 인터페이스 방법.
  52. 제51항에 있어서,
    상기 제1 외부장치는 PC카드인 것을 특징으로 하는 인터페이스 방법.
  53. 제52항에 있어서,
    SDARM으로 리프레시 제어신호를 공급하는 스텝을 더 포함하는 것을 특징으로 하는 인터페이스 방법.
  54. 제51항에 있어서,
    상기 PC카드와 상기 SDRAM은 양쪽 모두 마이크로 프로세서에 접속되고,
    상기 제1 외부장치 제어를 위한 제어신호를 생성하는 스텝은
    상기 PC카드의 조작에 의해서 시스템클럭에 따라 클럭 인에이블신호와 라이트 인에이블신호를 제어하는 스텝 및
    PC카드의 조작에 의해서 어드레스신호 생성을 제어하는 스텝을 갖는 것을 특징으로 하는 인터페이스 방법.
  55. 집적화된 마이크로 프로세서내의 데이타이동을 위한 방법으로서,
    상기 집적화된 마이크로 프로세서는 외부장치와 통신을 실행하는 마이크로 프로세서를 포함하고,
    상기 마이크로 프로세서에 대해서 시스템클럭을 생성하고,
    하나의 외부장치는 동기메모리이고, 하나의 외부장치는 PC카드인 적어도 2개의 외부장치에 대해 시스템클럭을 공급하고,
    제1 어드레스는 PC카드에 대응한 제1 외부 어드레스공간으로 액세스하기 위한 제1 어드레스를 생성하고, 셋업시간, 홀드시간의 정보를 포함하는 PC카드로의 제어정보를 저장하고,
    상기 제어정보대로 그리고 시스템클럭에 따라서 PC카드제어를 위한 제어신호를 생성하고, 동기메모리상에서 리프레쉬 사이클을 실행하는 것을 특징으로 하는 데이타이동 방법.
  56. 제55항에 있어서,
    상기 동기 메모리는 동기 다이나믹 랜덤 액세스 메모리(SDRAM)인 것을 특징으로 하는 데이타이동 방법.
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