JP2001142692A

JP2001142692A - ２つの異なる固定長命令セットを実行するマイクロプロセッサ、マイクロコンピュータおよび命令実行方法

Info

Publication number: JP2001142692A
Application number: JP2000278071A
Authority: JP
Inventors: Sivaram Krishnan; シバラム・クリシュナン; Mark Debbage; マーク・デバージ; Sebastian Havluj Ziesler; セバスチャン・ハブルジ・ジースラー; Kanad Roy; カナド・ロイ; Andrew Craig Sturges; アンドリュー・クレイグ・スタルジス; Prasenjit Biswas; プラセンジット・ビスワス
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-10-01
Filing date: 2000-09-13
Publication date: 2001-05-25
Also published as: KR20010050792A; TW525087B; US20050262329A1; EP1089167A2; EP1089167A3

Abstract

(57)【要約】【課題】３２ビット固定長命令セットアーキテクチャ
を実行するように構成され、１６ビット固定長命令セッ
トアーキテクチャと後方互換性を持つプロセッサエレメ
ントを提供すること。【解決手段】３２ビット固定長命令セットアーキテクチ
ャを実行するように構成されたプロセッサエレメント１
２は、各１６ビット命令を１つ又は複数の３２ビット命
令のシーケンスに変換することによって１６ビット固定
長命令セットアーキテクチャと後方互換性がある。１６
ビット命令実行と３２ビット命令実行との間のスイッチ
ングは目標命令が１６ビット命令または３２ビット命令
のどちらであるかを識別するために分岐の目標アドレス
の最下位ビット位置を用いる分岐命令によって達成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般にマイクロプロ
セッサ／マイクロコントローラアーキテクチャに関し、
詳細には、第２の更に小さい固定した命令への後方互換
性を備えた第１の固定長命令セットを実行するように構
成されたアーキテクチャに関する。

【０００２】

【従来の技術】電子産業におけるミニアチュア化および
パッケージングの分野における最近の進歩は様々な「埋
め込まれた」製品の設計に関して機会を提供している。
埋め込まれた製品は一般に小さくかつ手持ち式であり、
制御機能用のマイクロコントローラ又はマイクロプロセ
ッサを含むように構成される。埋め込まれた製品の例に
は、例えばセル電話、ポケットベル（登録商標）、及
び、個人用デジタル補助装置（ＰＤＡ）にような手持ち
ビジネス用、消費者用、および、工業用デバイスが含ま
れる。

【０００３】埋込み設計すなわちアーキテクチャを成功
させるには、例えば、埋め込まれる部品のサイズ及び電
力消費のような或る種の必要条件を考慮しなければなら
ない。この理由に因り、埋め込まれた製品用の或る種の
マイクロコントローラ及びマイクロプロセッサは、命令
の比較的小さいセットの迅速かつ効率的な処理に焦点を
絞った縮小命令セット計算（ＲＩＳＣ）アーキテクチャ
を組み入れるように設計されている。ただし、初期のＲ
ＩＳＣ設計は３２ビットの固定長命令セットを使用し
た。処理エレメントを更に最小限化するために、例えば
１６ビットのような小さな固定サイズを使用する設計が
開発され、コンパクトなコードの使用を可能にし、命令
メモリのサイズを縮小した。小さくコンパクトなコード
と結合したＲＩＳＣアーキテクチャは埋め込まれた製品
の設計が更に簡潔、小型、電力重視的であることを可能
にする。この種の１６ビットアーキテクチャの一例は米
国特許第５，６８２，５４５号に開示されている。

【０００４】

【発明が解決しようとする課題】しかし、１６ビット命
令セットによって提供可能であるよりも更に大きな計算
能力および融通性の必要性が存在し、特にグラフィック
スに対する能力が要求される時にそのような必要性が大
きくなる。この必要性を満たすために、３２ビット命令
セットアーキテクチャが利用可能にされつつある。ただ
し、この種の３２ビット命令セットアーキテクチャを用
いると、一層大きい３２ビット命令を記憶するための一
層大きいメモリサイズが必要とされる。更に大きいメモ
リサイズは、埋め込まれた製品の設計の成功に逆行する
傾向のある更に高い電力消費およびより多くの空間に関
する必要条件の必要性を伴う。

【０００５】更に、現在の３２ビット命令セットアーキ
テクチャは、該当する場合には、初期に開発された１６
ビットコードに対する後方互換性を殆ど提供しない。そ
の結果として、実質的なソフトウェア投資は失われる。
従って、従来の小さい方のコードを使用するアプリケー
ションは廃棄するか、又は、３２ビット命令に対してコ
ンパイルし直さなければならない。

【０００６】従って、サイズ及び電力消費拘束条件に殆
ど影響を及ぼすことがないと同時に、初期の命令セット
アーキテクチャへの後方互換性を提供する３２ビット命
令アーキテクチャを提供する必要性のあることが分かる
はずである。

【０００７】

【課題を解決するための手段】本発明は、概して、大き
い方の固定長命令セットアーキテクチャ又は初期に設計
された小さい方の固定長命令セットアーキテクチャのど
ちらでも実行するように構成され、これによって小さい
方の命令セットへの後方互換性を提供する例えばマイク
ロプロセッサ又はマイクロコントローラのようなプロセ
ッサエレメントに向けられる。小さい方の命令セットの
実行は、主として、大きい方の命令の１つ又は複数のシ
ーケンスを用いて小さい方の各命令をエミュレートする
ことによって達成される。更に、小さい方の命令セット
アーキテクチャの資源（例えば、レジスタ、状態ビッ
ト、および他の状態）は大きい方の命令セット環境の資
源にマップされる。

【０００８】本発明の一実施の形態において、大きい方
の命令セットアーキテクチャは３２ビット固定長命令を
使用し、小さい方の命令セットは１６ビット固定長命令
を使用する。ただし、当技術分野における当業者は分か
るはずであるように、２つの異なる命令セットは任意の
長さであっても差し支えない。１６ビット命令の第１グ
ループは、それぞれ、１つの単一３２ビット命令シーケ
ンスによってエミュレートされる。１６ビット命令の第
２グループは、それぞれ、２つ以上の３２ビット命令の
シーケンスによってエミュレートされる。当該分岐の目
標が一方の命令セット（例えば１６ビット）のメンバー
であることを識別するために所定の状態、又は、当該目
標がもう一方の命令セット（３２ビット）のメンバーで
あることを識別するために反対の状態にセットされた１
つのビット位置（好ましい実施形態における最下位ビッ
ト（ＬＳＢ））を持つ目標アドレスを使用する分岐（分
岐）命令により、実行のモード間のスイッチングが達成
される。

【０００９】特定の１６ビット命令セットアーキテクチ
ャは分岐命令に関するいわゆる「遅延スロット」を含
む。遅延スロットは分岐命令に密接して後続する命令で
あり、分岐命令の或る態様の準備期間中であって、当該
分岐（分岐）が実施される以前に実行される（分岐命令
がそのように指示する場合）。この様式において、分岐
に関するペナルティが軽減される。遅延スロット命令を
伴う１６ビット分岐命令をエミュレートすることは、目
標レジスタをロードする分岐命令に先行する準備分岐
（ＰＴ）命令を用いて達成される。次に、分岐命令は、
分岐用目標レジスタの内容を使用する。ただし、遅延ス
ロット必要条件付き１６ビット命令をエミュレートする
時は、分岐は実行されるが、１６ビット遅延スロット命
令のエミュレーション及び実行が完了するまで、目標命
令（分岐が実施される場合）は一時停止状態に保持され
る。

【００１０】３２ビットＰＴ命令は、分岐目標プロセッ
サエレメントの通知を分岐命令から分離することによっ
て、３２ビット命令セット環境において低ペナルティ分
岐を提供するように作動する制御流れ機構の一部を形成
する。これは、プロセッサハードウェアが先行する多く
のサイクルに亙る分岐に気づかされることを可能にし、
現行命令シーケンスから目標シーケンスへの円滑な遷移
を可能にする。更に、それは、分岐ペナルティを最小限
化するために１６ビット命令セットアーキテクチャにお
ける遅延スロット技法使用の必要性をなくする。

【００１１】本発明の特徴は、１６ビット命令または３
２ビット命令のどちらでも使用することにより、各々の
長さが６４ビットの幾つかの汎用ないし多目的レジスタ
を提供する。ただし、汎用レジスタは、低位の３２ビッ
トが使用される場合に限り、１６ビット命令によって書
込みまたはロードされる。更に、符号ビットの自動エキ
ステンションは、大抵の１６ビット命令が汎用レジスタ
をロードする時に実施される。即ち、６４ビット汎用レ
ジスタの低位ビット位置に置かれた３２ビット量の最上
位ビットが、当該レジスタの３２の高位ビット全てにコ
ピーされる。３２ビット命令セットアーキテクチャは、
１６ビットと３２ビット環境の間に互換性を提供するた
めにこのプロトコルを使用するように構成された命令を
含む。

【００１２】同様に、６４ビット状態レジスタは１６ビ
ット命令セット及び３２ビット命令セットの両方用に装
備されている。状態レジスタの所定ビット位置は、１６
ビット命令セットからマップされる状態用に予約され
る。他の１６ビット状態は汎用レジスタの所定ビット位
置にマップされる。１６ビット命令セット状態のこのマ
ッピングは、タスク切り替えに必要な全ての文脈をセー
ブするために、個別環境（１６ビット、３２ビット）を
可能にし、３２ビット命令を用いた１６ビット命令のエ
ミュレーションを容易にする。

【００１３】多数の利点が本発明によって達成される。
１６ビットコード及び３２ビットコードの両方を実行す
る能力は、プロセッサが普通のタスクのためにコンパク
トな１６ビットコードを使用することを可能にする。次
に、これは、両メモリスペースの節減および当該節減を
伴った他の利点（例えば、更に小さいメモリ、節減され
た電力消費等）を可能にする。更に複雑なタスクが必要
とされるときは、３２ビットコードが使用できる。

【００１４】更に、初期に設計された１６ビット命令セ
ットアーキテクチャを実行する能力は、当該初期設計に
おいてなされた投資の保持を可能にする互換性を提供す
る。

【００１５】ＰＴ命令は、分岐に関する事前通知を提供
することにより、分岐命令の遂行におけるより多くの融
通性を可能にする。

【００１６】本発明のこれらの及び他の利点および特徴
は、添付図面と共になされる以下の詳細な記述を読むこ
とにより、当該技術分野における当業者にとって明白に
なるはずである。

【００１７】

【発明の実施の形態】本発明は好ましくは既に開発済み
の１６ビット固定長命令セットアーキテクチャに後方互
換性を提供する。この種アーキテクチャの更に完全な記
述は「ＳＨ７７５０ＰｒｏｇｒａｍｍｉｎｇＭａｎ
ｕａｌ」（プログラミングマニュアル）（Ｒｅｖ．２．
０、版権１９９９年３月４日）（ＨｉｔａｃｈｉＳｅ
ｍｉｃｏｎｄｕｃｔｏｒ（Ａｍｅｒｉｃａ）Ｉｎｃ．，
１７９ＥａｓｔＴａｓｍａｎＤｒｉｖｅ，Ｓａｎ
Ｊｏｓｅ，ＣＡ９５１３４から入手可能）に記載さ
れている。

【００１８】さて、図面、特に図１を参照することと
し、ここに本発明の教示に従って作成されたプロセッサ
エレメント（例えばマイクロコンピュータ）の概略ブロ
ック図を示す。図１に示すように、一般に参照番号１０
によって識別されるプロセッサシステムは、プロセッサ
エレメント１２、外部インタフェース１４、及び、シス
テムバス２０によって相互接続された直接メモリアクセ
ス（ＤＭＡ）ユニット１４を含む。外部インタフェース
１４は、外部メモリに接続するように構成されることが
好ましく、他の処理エレメント（例えば周辺デバイス、
通信ポート、等）への通信的アクセスをプロセッサエレ
メント１２へ提供しても差し支えない。

【００１９】また、図１は、プロセッサユニット１２を
外部インタフェース１４及びＤＭＡ１６とインターフェ
イスするバスインタフェースユニット（ＢＩＵ）２４を
プロセッサエレメント１２が含む状態を示すことによっ
て、プロセッサエレメント１２の論理的配分も図示す
る。外部インタフェース１４を介してシステムバス２０
及び外部メモリ（図示せず）に対するおよびこれらから
の全てのリクエストを処理するＢＩＵ２４は命令流れユ
ニット（ＩＦＵ）２６へ通信的に接続する。ＩＦＵ２６
は、命令キャッシュユニット（ＩＣＵ）２７からフェッ
チする命令を復号し、命令復号および実行パイプライン
のフロントエンドとして貢献するように作動する。図に
示すように、ＩＦＵ２６は、本発明に従って１６ビット
命令セットに３２ビット命令セットのシーケンスをエミ
ュレートさせる翻訳（ないし変換）論理を含む（以後、
１６ビット命令セットアーキテクチャを「モードＢ」と
称し、３２ビット命令セットアーキテクチャを「モード
Ａ」と称することとする）。

【００２０】同様に、ＢＩＵ２４は全てのメモリ命令を
処理し、データキャッシュユニット（ＤＣＵ）３０の操
作を制御するプロセッサエレメント１２のロード／スト
アユニット（ＬＳＵ）２８へ接続する。整数／マルチメ
ディアユニット（ＩＭＵ）３２は、全ての整数およびマ
ルチメディア命令を処理するためにプロセッサエレメン
ト１２に含まれ、プロセッサエレメント１２用の主デー
タパスを形成する。

【００２１】ＩＦＵ２６は、主要部分において、プロセ
ッサエレメント１２のシーケンサとして機能する。その
主要機能は、ＩＣＵ２７から命令をフェッチし、それら
を復号し、レジスタファイル５０（図２）からオペラン
ドを読み取り、復号済み命令およびオペランドを実行ユ
ニット（ＩＭＵ３２及びＬＳＵ２８）へ送り、実行ユニ
ットから結果を収集し、それらをレジスタファイルへ書
き戻す。その上、外部メモリ（図示せず）からの紛失命
令で命令キャッシュを満たすことに命令キャッシュが失
敗すると、ＩＦＵ２６はメモリリクエストをＢＩＵ２４
に発出する。

【００２２】ＩＦＵの別の主要タスクはモードＢ命令の
エミュレーションを実施することである。詳細には、特
定のモードＢ命令がモードＡ命令の１つ又は一連のモー
ドＡ命令のどちらかによってエミュレートされるように
全てのモードＢ命令が翻訳される。次に、モードＡ命令
は、元のモードＡ命令意味論へ、極めて小さい変更を伴
って実行される。この方法は、モードＢ命令を実施する
ために必要な回路および論理が少数の機能論理ブロック
内において分離されることを可能にする。これは、将
来、モードＢ命令セットの変化を可能にするか、又は、
おそらく更に重要には、モードＢ命令セットを完全に除
去することを可能にする利点を持つ。

【００２３】図２はＩＦＵ２６の構成を一層詳細に示す
ブロック図である。プロセッサエレメント１２内におけ
る順序付けはＩＦＵ２６によって行われるので、ＩＦＵ
は、プロセッサエレメント１２の他の殆ど全てのユニッ
トとインターフェイスされている。ＩＦＵ２６とＢＩＵ
２４及びＩＣＵ２７両ユニットとの間のインタフェース
は、ＩＣＵ２７への命令のローディングおよび実行に関
するＩＣＵ２７からの命令の流れを処理するＩＣＡＣＨ
Ｅ（命令キャッシュ）コントロール（ＩＣＣ）４０によ
って確立される。ＩＣＵ２７とＬＳＵ２８及びＩＭＵ３
２の間のインタフェースは、命令、オペランド、結果、
ならびに、命令の実行を可能化する全ての制御信号の送
信／受信経路を供給する。これらのインタフェースに加
えて、同様にＩＦＵ２６は、外部割込みをサンプリング
及び調停する外部割込みコントローラ４１から外部割込
み信号も受け取る。次に、ＩＦＵ２６は外部割込みと内
部例外を調停し、非同期イベントを取り扱う適当なハン
ドラを作動化する。

【００２４】図２に示すように、ＩＣＣ４０は、アクセ
スを準備するために、内部的にはフェッチユニット（Ｆ
Ｅ）４２と、外部的にはＩＣＵ２７と交信する。通常、
ＦＥ４２は１つの命令フェッチアドレス、及び、ＩＣＣ
４０に「フェッチデマンド」を表示する１組の制御信号
を供給する。復帰に際して、ＩＣＣ４０は、最大２つま
での語整列命令ワードをＦＥ４２に送り返す。ＩＣＵ２
７がミスする時には、ミスしているキャッシュラインに
外部メモリ（図示せず）からロードするために、ＩＣＣ
４０はＢＩＵ２４への補充サイクルを開始する。補充
は、ＦＥ４２が元のフェッチアドレスを保持している期
間中に行われる。その代りに、ＦＥ４２は、命令の返却
を要求しない「プリフェッチリクエスト」、あるいは、
キャッシュミス（欠落）が起きた時に一切の補充活動を
必要としない「フェッチリクエスト」を供給しても差し
支えない。

【００２５】ＦＥ４２によってＩＣＵ２７からフェッチ
された命令は、命令の命令セットアーキテクチャモード
（即ち、モードＢ又はモードＡのどちらか）に従って先
ずバッファエリア４２ａに貯蔵される。ただし、最終的
に、命令は、復号（ＤＥＣ）ユニット４４への適応のた
めに、２つの命令バッファの１つに移送されるはずであ
る。

【００２６】プロセッサエレメント１２がモードＡ命令
を実行しているとき、ＤＥＣ４４は命令を復号し、復号
済み命令情報をＦＥ４２、分岐ユニット（ＢＲ）４６、
及び、パイプラインコントロール（ＰＰＣ）４８へ、ま
た、外部的にはＩＭＵ３２及びＬＳＵ２８へ送るはずで
ある。情報は、当該命令をそれ以上復号することなく、
ＬＳＵ２８及びＩＭＵ３２がデータオペレーションを開
始することも可能にする。分岐命令に関しては、部分的
に復号された分岐情報は、出来るだけ早期に分岐方向を
静的に予測するために、ＢＲ４６を作動可能化する。

【００２７】モードＢ命令が実行中であるときには、全
ての命令は追加パイプラインステージ、即ちＤＥＣ４４
のモードＢトランスレータ４４ａを通過するはずであ
る。モードＢトランスレータ４４ａは、各モードＢ命令
を、１つまたは複数のモードＡエミュレート命令に変換
するはずである。次に、モードＡエミュレート命令はＤ
ＥＣ４４のバッファまで移動させられ、ここで、正常モ
ードＡ命令復号および実行が再開始する。一例として、
ここに記載される付録Ａは、モードＢ移動および算術命
令の各々に関して、モードＢ命令をエミュレートするた
めに用いられるモードＡ命令シーケンスを示す。（既に
確認済みのＳＨ７７５０プログラミングマニュアルにお
いて見られるように、モードＢ命令セットには、浮動小
数点命令を含む更に多くの命令が含まれる。付録Ａは、
エミュレーションを示すためにのみ用いられる。）当技
術分野における当業者は、エミュレーションシーケンス
が特定の命令セットアーキテクチャに依存することを認
識するはずである。

【００２８】更に、３２ビットのデータの処理に際して
互換性を保証するために、追加モードＡ命令は、モード
Ｂ（３２ビットデータ）命令をエミュレートするための
モードＡ命令セットに含まれる。付録Ｂに示すこれらの
追加命令は、当該命令において識別されたソースレジス
タの下から３２ビットのみを検索することによって３２
ビットデータを処理するように操作する。この操作のあ
らゆる結果は、当該命令において識別済みの宛先レジス
タの下から３２ビットに書き込まれ、書き込まれた量の
符号ビット（即ち、最上位ビット）は宛先レジスタの上
から３２ビットに拡張されるはずである。

【００２９】モードＡ命令によるモードＢ命令のエミュ
レーションの一例は、付録Ａに記載されたモードＢ加算
（ＡＤＤ）命令によって示される。これは、１つの単一
モードＡ命令である１つの加算長（ａｄｄ．ｌ）命令に
よってエミュレートされるモードＢ命令の１つである。
モードＢ命令セットアーキテクチャにおいて、ＡＤＤ命
令は、２つの１６汎用レジスタＲｍ、Ｒｎの内容を相互
に加算し、汎用レジスタＲｎ内の結果を記憶する。（理
解されるであろうように、１６個の汎用レジスタ（Ｒ_o
−Ｒ₁₅）は、６４ビット汎用レジスタ（Ｒ_o−Ｒ₁₅）５
０の低位の３２ビットにマップされる。）このモードＢ
のＡＤＤ命令のエミュレーションは、汎用レジスタの下
から３２ビットのみを用いるモードＡ加算長（ａｄｄ．
ｌ）命令を使用する。Ａｄｄ．ｌは、汎用レジスタＲｍ
の内容を汎用レジスタＲｎの内容に加えるように操作
し、汎用レジスタＲｎの下から３２ビットにおける結果
を符号ビットの自動エキステンションと共に当該レジス
タの上から３２ビットに記憶する。それによって、同一
タスクを実施し、同一３２ビット結果を得るために、モ
ードＢのＡＤＤ命令はモードＡのａｄｄ．ｌ命令によっ
てエミュレートされる。（モードＡ命令は汎用レジスタ
の６４ビット全体を使用する。レジスタに記入されるべ
き値が６４ビット全体より少ないならば、モードＢ命令
またはモードＡ命令のどちらかによって記入される場合
であって、大部分が符号なし演算の場合であってもその
値の符号は当該レジスタの高い方のビット位置に拡張さ
れる。これは、モードＢまたはモードＡ演算の結果が６
４ビットの結果を生成するとみなされることを可能にす
る）。モードＢ命令セットに関して、上述のＳＨ７７５
０ＰｒｏｇｒａｍｍｉｎｇＭａｎｕａｌ（プログラミ
ングマニュアル）に記載されているように、加算済みモ
ードＡ命令は、ここに示す付録Ｂには記載されていな
い。

【００３０】一連の２つ以上のモードＡ命令によるモー
ドＢ命令のエミュレーションの一例はモードＢ桁上げあ
り加算（ＡＤＤＣ）命令により付録Ａに示される。レジ
スタＲｍ、Ｒｎの内容が符号なし数として扱われるこ
と、及び、モードＢ命令セットアーキテクチャの１ビッ
トＴレジスタに記憶されている以前の加算によって生成
された桁上げが和に含まれることを除けば、ＡＤＤＣ命
令はＡＤＤ命令と同じである。ＡＤＤＣが桁上げを生成
する場合には、ならば、その桁上げは、後続するＡＤＤ
Ｃ命令による使用のため又は他の演算のためにモードＢ
環境において１ビットＴレジスタに記憶される。これ
は、一連のモードＡ命令によるエミュレーションを必要
とする。（レジスタに関しては図２のレジスタファイル
５０に含まれる６４ビット汎用レジスタを参照された
い。）理解可能であるように、ＡＤＤＣ命令は一連のモ
ードＡ命令６個によってエミュレートされる。

【００３１】１．モードＡ加算符号なし長（ａｄｄｚ．
ｌ）命令は汎用レジスタＲ_mの下から３２ビットを汎用
レジスタＲ₆₃（定数「０」）に加え、その結果を、当該
結果の上から３２ビットに拡張されたゼロと共に、スク
ラッチパッドレジスタとして用いられる汎用レジスタＲ
₃₂へ戻す。

【００３２】２．次に、ａｄｄｚ．ｌは、汎用レジスタ
Ｒｎの下から３２ビットを汎用レジスタＲ₆₃に加え、そ
の結果を、当該結果の上から３２ビットに記入されたゼ
ロと共に汎用レジスタＲ_nへ戻す。

【００３３】３．次に、モードＡ加算命令はＲ_nとＲ₃₂
との内容を相互に加算し（両者共、下から３２ビット位
置に３２ビット量および上から３２ビット位置にゼロを
有する）、その結果をレジスタＲ_nに記憶する。

【００３４】４．モードＡ加算命令は、現在レジスタＲ
_n内に在る結果を、より早く生成されて、汎用レジスタ
Ｒ₂₅のＬＳＢに置かれている桁上げに加算し、その結果
をレジスタＲ_nへ戻す。

【００３５】ステップ４の結果は１ビットＴレジスタに
設定されている桁上げを生成することがあり得るので、
モードＢ環境において、Ｔレジスタがマップされている
レジスタ（汎用レジスタＲ₂₅のＬＳＢ）は、エミュレー
ションの残りのステップに際して、桁上げと共にロード
される。

【００３６】５．Ｒ_nに保持された値は、加算によって
生じたあらゆる桁上げを当該値のＬＳＢへ移動させるた
めに、右方へ３２ビット位置シフトされ、その結果はＲ
₂₅に書き込まれる。

【００３７】６．最後に、レジスタＲ_nの内容は符号拡
張された値ではないので、モードＡ即時加算命令は内容
をゼロに加え、符号拡張された結果をＲ_nに戻す。

【００３８】同様に、当該命令によって用いられるレジ
スタに記憶済みの値に応じて単一モードＡ命令または一
連のモードＡ命令２個にエミュレートされたモードＢ命
令がある。この二重特性エミュレーションの例は３移動
（Ｍｏｖｅ）データ命令であり、この場合のソースオペ
ランドはメモリ（ソースが＠Ｒ_mである場合にはＭＯ
Ｖ．Ｂ、ＭＯＶ．Ｗ、ＭＯＶ．Ｌ）である。モードＢ環
境において、これらの命令は、汎用レジスタＲｍの内容
によって指定された記憶場所においてメモリ内データを
検索し、それをレジスタＲ_nの内容に加え、その結果を
レジスタＲ_nに戻す。次に、ｍがｎに等しくないならば
（即ち、データは、当該メモリアドレスを保持するレジ
スタ以外の全ての他のレジスタに移動中である場合）、
レジスタＲ _mの内容はインクリメントされる。付録Ａに
見られるように、データが、当該データのメモリアドレ
スを保持する汎用レジスタへメモリから移される場合に
は、ただ１つの命令が用いられる。そうではなくて、デ
ータが他の場所に移動中であれば、当該メモリアドレス
は第２の命令によってインクリメントされる。

【００３９】図２へ戻って、ＢＲ４６は全ての分岐に関
する命令を扱う。ＢＲ４６は復号済み分岐命令をＤＥＣ
４４から受け取り、分岐条件および目標アドレスが既知
であるかどうかを決定し、分岐を解決／予測するために
進行する。分岐条件が未知であれば、ＢＲ４６は分岐条
件を静的に予測する。次に、予測された命令はフェッチ
されて、復号される。場合によっては、予測済み命令が
フェッチされ、分岐条件が解決される前に復号されるこ
ともあり得る。これが起きると、予測が正しいことをＢ
Ｒ４６が確認するまで、予測済み命令は復号ステージに
保持される。

【００４０】ＢＲ４６は、８個の目標アドレスレジスタ
４６ａ、ならびに、状態レジスタ（ＳＲ）４６ｂを含む
幾つかの制御レジスタを有する（図３）。分岐は、部分
的に、目標アドレスレジスタ４６ａの１つ又はもう一方
の内容に基づいて処理される。特定の目標アドレスレジ
スタには、当該分岐の準備中に到来する分岐命令に先つ
任意の時点において、分岐準備（ＰＴ）命令の使用によ
り、目標アドレスの書き込みが可能である。更に十分に
検討されるように、分岐の事前準備に目標アドレスレジ
スタ４６ａを使用すれば、当該分岐のペナルティが軽減
される。

【００４１】（ＳＲ）４６ｂは、実行の現行スレッドに
よって実行される命令の動作を制御するためのフィール
ドを含む制御レジスタである。ＳＲ４６ｂのレイアウト
を図３に示す。「ｒ」フィールド（ビット位置０、２−
３、１０−１１、２４−２５、２９、３２−６３）は予
約済みビットを示す。簡潔に述べれば、本発明に関係す
るＳＲ４６ｂのフィールドは次のように作用する。

【００４２】１ビットフィールドＳ、Ｑ、Ｍ（各々のビ
ット位置は１、８、９）は本発明の理解に関連しない特
定の算術演算に際してモードＡ命令によるモードＢ命令
のエミュレーションに用いられる。これらのビット位置
は、モードＡ命令セットアーキテクチャによりモードＢ
命令をエミュレートする際に用いられる、モードＢ命令
セットアーキテクチャ環境からマップされた状態であ
る。

【００４３】１ビットフィールドＦＲ、ＳＺ、ＰＲ（各
々ビット位置は１４、１３、１２）はモードＢ浮動小数
点命令の追加演算コード認定を供給するために用いられ
る。

【００４４】モードＢ命令セットアーキテクチャは、な
かんずく、符号なし加算演算から得られる桁上げビット
を維持するためにも１ビットＴレジスタを使用する。モ
ードＢのＴレジスタは、上述したように、汎用レジスタ
Ｒ₂₅のＬＳＢにマップされる。他のマッピングを以下に
説明する。ただし、特定のマッピングが、エミュレート
される特定の命令セットアーキテクチャおよび当該エミ
ュレーションを実施する命令セットアーキテクチャに依
存することは当該技術分野の当業者によって理解される
はずである。

【００４５】一旦、ＤＥＣ４４によって命令が復号され
ると、ＰＰＣ４８は、例えばＬＳＵ２８、及び／又は、
ＩＭＵ３２のような残りのパイプステージを介してそれ
らの実行を監視する。ＰＰＣ４８の主要機能は、命令が
正しくかつ円滑に実行されること、及び、（１）全ての
ソースオペランドが、必要に応じて（ＩＭＵ３２乗算累
積内部伝送するために）、準備が整っているか、又は、
準備を整えることが可能になるまで、命令がデコード復
号ステージ段階に保持されること、（２）命令ならびに
全ての内部／外部事象によって課せられる全ての同期化
および直列化必要条件が維持されていること、（３）全
てのデータオペランド／一時的結果が正しく伝送されて
いること、を保証することである。

【００４６】ＰＰＣ４８の制御論理を簡素化するため
に、モードＡ命令セット実行に関する幾つかの観察び仮
定が行われる。これらの仮定の１つは、どのＩＭＵ命令
も、決定論的に、例外を起こすこと、及び、全ての流れ
がパイプステージを通過するようにすることは不可能で
あるということである。この仮定は、ＰＰＣ４８が、Ｉ
ＭＵ３２を、入力オペランドの源および出力結果の行き
先を知る必要のない複雑なデータ演算エンジンとして見
ることを可能にする。

【００４７】ＰＰＣ４８の他の主要機能は、例えば命令
例外、外部割込み、リセット等のような非順次的事象を
処理することである。正常な実行条件の下において、Ｐ
ＰＣ４８のこの部分は常にアイドル状態にあり、事象が
発生するとき、目をさます。ＰＰＣ４８は、外部の割込
みコントローラ（図示せず）から外部割り込み／リセッ
ト信号、及び、プロセッサエレメント１２の多くの部品
から内部例外を受け取る。どちらの場合にも、ＰＰＣ４
８はパイプラインを清掃し、コア状態および分岐をセー
ブするためにＢＲ４６に、また、分岐を適切なハンドラ
に通知する。複数の例外および割込みが同時に発生する
時には、ＰＰＣ４８の例外割込み調停論理４８ａは、構
造的に規定された優先順位に従ってそれらの間で調停す
る。

【００４８】レジスタＲ₀−Ｒ₆₃を含む上述した汎用レ
ジスタはＩＦＵ２６のレジスタファイル（ＯＦ）５０に
見い出される。汎用レジスタ各々の広さないし大きさは
６４ビットである。ＯＦ５０の制御はＰＰＣ４８によ
る。また、汎用レジスタＲ₆₃は６４ビット固定
（「０」）である。

【００４９】ＤＥＣ４４のモードＢトランスレータ４４
ａはモードＢ命令をモードＡ命令のシーケンスに変換す
ることに責任がある。変換された命令は、次に、復号す
るためにＤＥＣのモードＡデコーダ４４ｂに伝達され
る。モードＢ変換に関して、ＤＥＣはＦＥ４２の命令バ
ッファ４２ａの底から１６ビットを参照し、モードＢ命
令をエミュレートするために１サイクル当たり１つのモ
ードＡ命令を発出する。モードＡ命令は、ＦＥ４２のマ
ルチプレクサ４３へ、次にモードＡデコーダ４４ｂまで
ルートバックされる。変換状態は、モードＢエミュレー
トシーケンスの生成を制御するために、ＤＥＣ４４内に
維持される。全てのエミュレート命令が生成されると
き、ＤＥＣ４４は、次のモードＢ命令にシフトすること
をＦＥ４２に通知する。この場合のシフト位置は命令バ
ッファ４２ａの最上ビットから１６ビット又はバッファ
の下から１６ビットである。

【００５０】図４はＦＥ４２及びＤＥＣ４４を更に詳細
に示す。図４に示すように、命令バッファ（ＩＢ）４２
ａはＩＣＣからフェッチされた命令を受け取る。命令
は、ＩＢ４２ａから引っ張られ、動作のモード（即ち、
モードＢ命令が使用中であって、モードＡ命令によって
エミュレート中であるか、又は、モードＡ命令のみが使
用中であるか）に応じて、ＤＥＣ４４のモードＢトラン
スレータ４４ａ及びモードＡプリデコーダ４４ｃに供給
される。予め複号済みのモードＡ命令（モードＡで作動
中であれば）、又は、モードＢトランスレータからのモ
ードＡ命令（モードＢで作動中であれば）は、モードＡ
デコーダ４４ｂへ供給するためにマルチプレクサ４３に
よって選定される。モードＡプリデコーダは、３２ビッ
ト命令信号に幾らかのプリデコード信号を加えた信号を
生成する。モードＢトランスレータは、モードＡ３２ビ
ット命令信号にデコード復号信号を加えた信号も生成
し、この信号は、モードＡ命令が供給済みであれば、モ
ードＡプリデコーダによって生成されるプリデコード信
号をエミュレートする。

【００５１】ＦＥ４２は、何の実行モードが存在する
か、即ち、実行されているのはモードＡ命令であるか、
又は、実行するためにモードＡ命令に変換されているの
はモードＢ命令であるかを表示するために設定されるモ
ードラッチ４２ｂを含む。モードラッチ４２ｂはマルチ
プレクサ４３を制御する。理解されるように、本発明に
よれば、命令実行のモードは、分岐命令の目標アドレス
の最下位ビット（ＬＳＢ）によって決定される。モード
Ａ環境において作動中である時には、「０」にセットさ
れた目標命令のアドレスのＬＳＢを持ったモードＡの無
条件分岐命令（ＢＬＩＮＫ）を用いてモードＢへの切り
替えが実施される。モードＢからモードＡへの切り替え
は、「１」にセットされたＬＳＢを持つ目標アドレスを
用いて、数個のモードＢ分岐命令によって開始される。

【００５２】「ｄｅｌａｙｓｌｏｔｐｒｅｓｅｎ
ｔ」（遅延スロット在り）ラッチ４２ｃはＦＥ４２内に
存在する。ＤＳＰ４２ｃは、変換され、エミュレートさ
れ、分岐が実施可能になる以前に実行されるべき遅延ス
ロット命令が変換中のモードＢ分岐命令に後続すること
を表示するように、ＤＥＣ４４のモードＢトランスレー
タ４４ａからの信号によって設定される。遅延スロット
命令が変換のためにモードＢトランスレータ４４ａに送
られるとき、ＤＳＰ４２ｅは、ＦＥ４２によってリセッ
トされる。

【００５３】図４は、モードＢトランスレータ４４ａ、
モードＡデコーダ４４ｂ、及び、モードＡプリデコーダ
４４ｃを含むＤＥＣ４４を示す。モードＢ命令は、ＦＥ
４２から発出され、緩衝され、モードＢトランスレータ
４４ａ、即ち、各モードＢ命令に対して１つ又は複数の
モードＡ命令を生成する状態マシン実現回路に供給され
る。トランスレータ４４ａによって生成されたモードＡ
命令はマルチプレックサ回路４３を通過し、緩衝された
後で、モードＡデコーダ４４ｂに供給される。次に、復
号済み命令（即ち、オペランド、命令信号、等々）は実
行ユニットに伝達される。

【００５４】プロセッサエレメントの演算性能は分岐の
効率に高度に依存する。従って、制御流れ機構は、低ペ
ナルティ分岐をサポートするように設計されている。こ
れは、ＣＰＵに当該分岐目標について通知する準備目標
（ＰＴ）命令を、流れに対する制御、おそらく条件つき
で当該分岐目標に対する制御を起こさせる分岐命令から
分離することによって、本発明により達成される。この
技法は、ハードウェアが、多くのサイクル数だけ先立っ
て、分岐目標について通知されることを可能にし、分岐
が実施される場合には、ハードウェアが命令の現行シー
ケンスから目標シーケンスへの円滑な遷移を準備するこ
とを可能にする。また、この段階において、分岐は比較
演算の包括的セットを符号化するのに十分な空間を持つ
ので、この配置構成は、分岐命令における一層多くの融
通性を可能にする。これらは、１つの単一命令内に比較
と分岐両方のオペレーションを含むので、折畳み比較分
岐と呼ばれる。

【００５５】モードＢ命令セットアーキテクチャに用い
られるレジスタは一般に広さが３２ビットであり、その
個数（例えば１６）はモードＡ命令セットアーキテクチ
ャに使用されるレジスタの個数（６４個、広さは各６４
ビット）よりも少ないものであることもあり得る。従っ
て、モードＢ命令実行用汎用レジスタは、ＯＦ５０のモ
ードＡ汎用レジスタ１６個の下から３２ビットにマップ
される。更に、上述したように、符号付きエキステンシ
ョンが用いられる。即ち、オペランド又はモードＢ命令
の他の表現式がＯＦ５０の汎用レジスタに書き込まれる
時、上側ビット位置（３２−６３）にコピーされた最上
位ビット（ビット位置３１）を伴った下側ビット（ビッ
ト位置０―３１）に書き込まれる。更に、モードＢ命令
セットに用いられる状態レジスタの状態は、モードＡア
ーキテクチャの特定レジスタビットにマップされる。

【００５６】図５に示すマッピングの例は、早期開発さ
れたモードＢ命令セットアーキテクチャの状態、及び、
それがマップされた、モードＡアーキテクチャ状態を示
す。特定の命令セットに関して、本技術分野における当
業者は、マッピングが利用可能な資源に依存することを
認識するはずである。従って、ここに示す特定のマッピ
ングは、当該マッピングに関連する命令セットアーキテ
クチャに依存する事例にすぎない。図５は、モードＡ状
態（右端欄）へのモードＢ状態（左端欄）のマッピング
を示す。例えば、モードＢアーキテクチャのプログラム
カウンタ状態は、モードＡアーキテクチャのプログラム
カウンタの低位ビット位置にマッピングされる。

【００５７】レジスタマッピングに加えて、種々フラグ
の状態もマップされる。図５に示すように、１ビットフ
ラグは、モードＡアーキテクチャの一般レジスタの１つ
又はもう一方の特定ビット位置にマップされる。従っ
て、例えば、モードＡＴ、Ｓ、Ｍ、Ｑ状態／フラグ
は、汎用レジスタＲ₂₅（ビット位置０）、及び、ＳＲ４
６ｂ（フィールドＳ、Ｍ、Ｑ）にそれぞれマップされ
る。

【００５８】広さ３２ビットのモードＡ命令は４バイト
境界上に記憶され、モードＢ命令は４バイト又は２バイ
ト境界のどちらかに記憶される。従って、少なくとも２
ビット（ＬＳＢおよびＬＳＢ＋１）はアドレッシング用
として未使用であり、オペレーションのモードを識別す
るために利用可能である。モードＡとモードＢ命令実行
の間のスイッチングは、分岐の目標アドレスの２つのＬ
ＳＢを検出する分岐命令を用いて達成される。モードＡ
命令の実行に際して、モードＡオペレーションからモー
ドＢオペレーションへスイッチすることは無条件分岐ア
ドレス（ＢＬＩＮＫ）のみが可能である。従って、オペ
レーションのモードは、モードＡおよびＢ命令セットア
ーキテクチャに用いられるジャンプ命令の目標アドレス
のＬＳＢを用いて変更可能である。このビット位置にお
ける「０」はモードＢ目標命令を表示し、「１」はモー
ドＡ目標命令を表示する。ＬＳＢは、モード表示にのみ
用いられ、実際の目標アドレスに影響しない。

【００５９】初期のモードＢ命令セットアーキテクチャ
は、分岐（分岐）オペレーションに関して生じるペナル
ティを軽減するために遅延スロット機構を利用した。遅
延スロットは分岐命令に密着して後続する命令であり、
当該分岐がプログラム流において遷移を引き起こす（又
は、引き起こさない）ことができる以前に実行される。
既に示したように、当該分岐に充分先立って目標アドレ
スレジスタに当該分岐の目標アドレスをロードするため
に、一層円滑な遷移をＰＴ命令によって実施可能であ
る。ただし、遅延スロット付きモードＢ分岐命令のエミ
ュレーションは当該遅延スロットについて解明しなけれ
ばならない。従って、遅延スロット付きモードＢ分岐命
令に遭遇した時には、モードＡコードシーケンスは当該
分岐を実施するが、目標命令は、当該分岐命令（即ち、
遅延スロット命令）に後続するモードＢ命令がエミュレ
ートされて完了するまで実行されない。

【００６０】図６は本発明の一態様のモードＡ及びモー
ドＢ環境両方におけるＰＴ命令の使用を含む用法、モー
ドＡスレッド５８から更にコンパクトなモードＢスレッ
ドへのスイッチング（ステップ６４−８４）、及び、モ
ードＡスレッドへの復帰を示す。

【００６１】本発明の理解は、分岐命令のオペレーショ
ンについての記述から最もよく実現可能である。

【００６２】モードＡからモードＡへの分岐：図４およ
び６を参照することとし、モードＡ命令ストリーム５８
（図６）が実行中である間に、ＢＬＩＮＫ命令を用いて
無条件分岐が別のモードＡ命令ストリームに対して（即
ち、モード切り替えなしに）実施されるものと仮定す
る。ＰＴ命令は、復号するためにＩＢ４２ａからＢＬＩ
ＮＫ命令がプルされる幾らか以前に、８個の目標アドレ
スレジスタ４６ａの１つに、そこに分岐が実施されるべ
き目標アドレスをロードする（ステップ６０）。その後
で、ＢＬＩＮＫ命令は、ＩＢ４２ａの最上部に到達し、
部分的復号のために、モードＡプリデコーダ４４ｃに送
られ、次に、マルチプレクサ４３を介してＤＥＣ４４の
モードＡデコーダ４４ｂまで送られる（ステップ６
２）。ＤＥＣ４４は、目標命令のアドレスを含む目標ア
ドレスレジスタ４６ａの識別表示を有する復号済み情報
をＢＲ４６に送る。

【００６３】ステップ６６において、ＢＲ４６は、識別
された目標アドレスレジスタ４６ａから目標アドレスを
読み取り、それを、分岐コマンド信号と共にＦＥ４２に
送る。続いて、ＢＲは、分岐命令に後続する実行パイプ
ライン内の全ての命令を無効化する。

【００６４】一方、ＦＥ４２は、ステップ６８におい
て、ＩＣＵ２７から目標命令をフェッチするために、Ｂ
Ｒ４６から受け取った目標アドレスを用いてフェッチリ
クエストをＩＣＣ４０へ発出する（図２）。ステップ７
０において、ＦＥ４２は、目標アドレスのＬＳＢをチェ
ックする。ＬＳＢが「０」であれば、ＦＥは、目標命令
がモードＢ命令であることを知るはずである。ただし、
この場合、目標命令はモードＡ命令であるので、ＬＳＢ
は「１」であり、モード変化は起こらない。ほぼ同時
に、目標命令とそれに後続する命令の命令ストリームを
受取る準備のために、ＩＢ４２ａの内容は無効化され
る。目標命令は、ＩＣＣ４０から受け取られると、ＩＢ
４２ａ内に置かれ、復号するために、そこからＤＥＣ４
４に送られ、ステップ７２において、オペレーションは
継続する。

【００６５】モード切り替え：モードＡからモードＢへ
の分岐：ここで、モードＡ命令シーケンス内において、
モードＢシーケンスの更にコンパクトなコードへの切り
替え（スイッチ）が行われるものと仮定する。この点
で、目標アドレスのＬＳＢの使用が役立つことになる。
初めに、目標命令がモードＢ命令であることを表示する
ために「０」に設定されたＬＳＢを有する目標アドレス
を、ＰＴ命令が、目標アドレスレジスタ４６ａにロード
することをステップ６０が確認することを除けば、ステ
ップ６０−６８は、上述の場合と同じである。次に、モ
ードＡ実行からモードＢ実行へのスイッチ用に用いられ
るＢＬＩＮＫ分岐命令がＤＥＣ４４に送られて、復号さ
れる（ステップ６２）。ＢＬＩＮＫ命令を復号した後
で、ＤＥＣ４４は、分岐用に使用するために、目標アド
レスレジスタ４６ａの識別をＢＲ４６に送る。一方、Ｂ
Ｒは、識別済み目標アドレスレジスタ４６ａの内容を読
み取り、分岐コマンド信号と共にそれをＦＥ４２に送り
（ステップ６６）、分岐命令に後続する実行パイプライ
ン内のあらゆる命令を無効化する。ＦＥ４２は、目標ア
ドレスを用いてフェッチリクエストをＩＣＣ４０に送
り、その代わりに、目標命令を受け取る（ステップ６
８）。更に、ステップ７０において、ＦＥは、目標アド
レスの下位ビット（即ち、ＬＳＢ）が「０」であること
を検出し、モードＢオペレーションを表示するようにモ
ードラッチ４２ｂを適宜設定することによって、その内
部モード状態をモードＡからモードＢへ変える（ステッ
プ７６）。モードラッチ４２ｂの出力は、モードＢトラ
ンスレータ４４ａからモードＡデコーダ４４ｂへ命令を
通信するようにマルチプレクサ４３を制御する。

【００６６】ここで、スイッチは完了する。次に、命令
はモードＢトランスレータへ送られ（ステップ７８）、
ここで、これらの命令はモードＢ命令をエミュレートす
るモードＡ命令に変換される。

【００６７】モードＢからモードＢへの分岐：モードＢ
において作動中の期間における分岐は基本的に上述した
場合と同じである。モードＢ分岐命令は、目標レジスタ
４６ａに目標命令のアドレスをロードするＰＴ命令を含
むモードＡ命令のシーケンスに変換され、分岐を実行す
るために、モードＡ分岐命令（例えばＢＬＩＮＫ分岐命
令）がこれに続く。当該分岐が実施可能である以前に実
行されなければならない分岐命令に後続する遅延スロッ
ト命令をモードＢ分岐命令が表示するならば例外であ
る。遅延スロット命令がモードＢ分岐命令に後続しない
ならば、目標命令のアドレスを提供するためにＰＴ命令
によって先行された後、モードＡ分岐に関して既に概説
したステップが実施される。

【００６８】しかし、遅延スロット命令が存在するなら
ば、モードＢトランスレータ４４ａは、分岐命令を復号
し、それが遅延スロット命令の存在を表示することを注
記することによって、ＦＥに対して遅延スロットが存在
することを表示するＦＥにおけるラッチ４２ｃをセット
するためにＤＳ．ｄ信号をＦＥ４２に表明する。ＢＲ４
６が分岐目標アドレスをＦＥ４２に送る時には、ＦＥ４
２は、遅延スロット命令を除くＩＢ４２ａの全ての内容
を無効化する。ＦＥは、目標命令をフェッチすることを
ＩＣＣ４０に要求し、遅延スロット命令が未だＤＥＣ４
４に転送されていなければ、それを受け取ると、それを
遅延スロット命令の背後に置く。また、ＦＥ４２は、分
岐目標アドレスのＬＳＢを調べる。ＬＳＢが「０」であ
るならば、モードビット４２ｂは変更されない状態のま
まである。

【００６９】遅延スロット命令は、モードＢトランスレ
ータに供給され、それをエミュレートするモードＡ命令
を生成するために変換され、次に、ＦＥ４２はＤＳＰ４
２ｃを「０」にリセットする。遅延スロット命令のエミ
ュレーションが完了すると、分岐目標命令はモードＢト
ランスレータへ供給される。

【００７０】モード切り替え：モードＢからモードＡへ
の分岐：再び、モードＢ命令が実行中であっても、実施
される初期ステップは基本的に上述したものと同じであ
る。モードＢ分岐命令は、モードＢトランスレータによ
って、目標アドレスレジスタにモードＡ目標命令の目標
アドレス（ＬＳＢは「１」に設定）をロードするための
ＰＴ命令を有するモードＡ命令シーケンスを生成するよ
うに変換される。また、モードＢ分岐命令がそれに後続
する遅延スロット命令を持つならば、モードＢトランス
レータはＤＳ．ｄ信号をＦＥに発出し、遅延スロット命
令が存在することを表示するためにＦＥのＤＳＰラッチ
４２ｃを設定する。ＢＲは、目標がモードＡ命令である
ことを表示するために、そのＬＳＢが「１」に設定され
た目標アドレスの内容を読み取り、それをＦＥ４２に送
る。次に、ＢＲ４６は、パイプライン内に偶然存在する
ならば遅延スロット命令のエミュレーションを除き、分
岐命令に後続するパイプライン内の全ての命令を無効化
する。

【００７１】目標アドレスを受け取ると、ＦＥ４２は、
目標アドレスを用いてＩＣＣ４０にフェッチリクエスト
を発出し、遅延スロット命令を除くＩＢ４２ａの内容を
無効化する。遅延スロットが変換された後で、モードＡ
オペレーションを表示するようにモードラッチを設定す
ることによりＦＥ４２はそのモード状態を変える。ここ
において、目標命令を含むＩＢ４２ａからの更なる全て
の命令はマルチプレクサ４３によってモードＡプリデコ
ーダ４４ｃに経路指定される。

【００７２】

【発明の効果】本発明によれば、以下の優れた効果が得
られる。

【００７３】(1).１６ビットコード及び３２ビットコー
ドの両方を実行する能力は、プロセッサが普通のタスク
のためにコンパクトな１６ビットコードを使用すること
を可能にする。

【００７４】(2).両メモリスペースの節減および当該節
減を伴った他の利点（例えば、更に小さいメモリ、節減
された電力消費等）を可能にする。更に複雑なタスクが
必要とされるときは、３２ビットコードが使用できる。

【００７５】(3).初期に設計された１６ビット命令セッ
トアーキテクチャを実行する能力は、当該初期設計にお
いてなされた投資の保持を可能にする互換性を提供す
る。

【００７６】(4).ＰＴ命令は、分岐に関する事前通知を
提供することにより、分岐命令の遂行におけるより多く
の融通性を可能にする。

【００７７】以下に本発明の付録Ａ，Ｂを示す。

【００７８】付録ＡモードＢデータ転送命令エミュレーションシーケンス

【００７９】

【表１】

【００８０】

【表２】

【００８１】

【表３】

【００８２】

【表４】

【００８３】付録ＢＡＤＤ．Ｌ説明：ＡＤＤ．Ｌ命令は、Ｒ_mの下位３２ビットをＲ_n
の下位３２ビットに加算し、かつ符号拡張された３２ビ
ットの結果をレジスタＲ_dに格納する。ビットＲ_{m <32}
_{FOR 32>}およびＲ_{n<32 FOR 32>}は無視される。操作：

【００８４】

【表５】

【００８５】ＡＤＤＺ．Ｌ説明：ＡＤＤＺ．Ｌ命令は、Ｒ_mの下位３２ビットをＲ
_nの下位３２ビットに加算し、かつ零拡張された３２ビ
ットの結果をレジスタＲ_dに格納する。ビットＲ_{m <32}
_{FOR 32>}およびＲ_{n<32 FOR 32>}は無視される。操作：

【００８６】

【表６】

【００８７】ＡＤＤＩ．Ｌ説明：ＡＤＤＩ．Ｌ命令は、Ｒ_mの下位３２ビットをイ
ンターネットミーディエイト（即値）ｓの符号拡張され
た値に加算し、かつ符号拡張された３２ビットの結果を
レジスタＲ_dに格納する。ビットＲ_{m <32 FOR 32>}は無
視される。操作：

【００８８】

【表７】

【００８９】ＳＨＬＬＩ．Ｌ説明：ＳＨＬＬＩ．Ｌ命令は、Ｒ_mの下位３２ビットを
ｓ_{<0FOR 5>}だけ論理的に左シフトさせ、かつ符号拡張
された３２ビットの結果をレジスタＲ_dに格納する。操作：

【００９０】

【表８】

【００９１】ＳＨＬＲＩ．Ｌ説明：ＳＨＬＲＩ．Ｌ命令は、Ｒ_mの下位３２ビットを
ｓ_{<0FOR 5>}だけ論理的に右シフトさせ、かつ符号拡張
された３２ビットの結果をレジスタＲ_dに格納する。操作：

【００９２】

【表９】

【００９３】ＳＨＬＬＤ．Ｌ説明：ＳＨＬＬＤ．Ｌ命令は、Ｒ_mの下位３２ビットを
Ｒ_{n<0 FOR 5>}だけ論理的に左シフトさせ、かつ符号拡
張された３２ビットの結果をレジスタＲ_dに格納する。操作：

【００９４】

【表１０】

【００９５】ＳＨＬＲＤ．Ｌ説明：ＳＨＬＲＤ．Ｌ命令は、Ｒ_mの下位３２ビットを
Ｒ_{n<0 FOR 5>}だけ論理的に右シフトさせ、かつ符号拡
張された３２ビットの結果をレジスタＲ_dに格納する。操作：

【００９６】

【表１１】

【００９７】ＳＨＡＲＤ．Ｌ説明：ＳＨＡＲＤ．Ｌ命令は、Ｒ_mの下位３２ビットを
Ｒ_{n<0 FOR 5>}だけ算術的に右シフトさせ、かつ符号拡
張された３２ビットの結果をレジスタＲ_dに格納する。操作：

【００９８】

【表１２】

【００９９】ＬＤＨＩ．Ｌ説明：不整合の、符号付けされたロング（長）ワードの
上位部分をメモリから汎用レジスタにロードする。操作：

【０１００】

【表１３】

【０１０１】ＬＤＬＯ．Ｌ説明：不整合の、符号付けされたロング（長）ワードの
下位部分をメモリから汎用レジスタにロードする。操作：

【０１０２】

【表１４】

【０１０３】ＳＴＨＩ．Ｌ説明：ロング（長）ワードの上位部分を汎用レジスタか
らメモリに不整合状態でストアする。操作：

【０１０４】

【表１５】

【０１０５】ＳＴＬＯ．Ｌ説明：ロング（長）ワードの下位部分を汎用レジスタか
らメモリに不整合状態でストアする。操作：

【０１０６】

【表１６】

【図面の簡単な説明】

【図１】本発明を実現するように構成されたプロセッサ
エレメントを用いた処理システムを概略的に示すブロッ
ク図である。

【図２】図１に示すプロセッサエレメントの命令フェッ
チユニット（ＩＦＵ）を示すブロック図である。

【図３】図２に示す分岐ユニットに含まれる状態レジス
タのレイアウトを示す図である。

【図４】図２に示すデコーダ（ＤＥＣ）を示すブロック
図である。

【図５】１つの命令セットアーキテクチャから別の命令
セットアーキテクチャへの状態マッピングを示す図であ
る。

【図６】命令の流れを制御する本発明のアスペクトを示
すフローチャートである。

【符号の説明】

１２プロセッサエレメント１４直接メモリアクセスユニット２０システムバス２４ＢＩＵ：バスインタフェースユニット２６ＩＦＵ：命令流ユニット２７ＩＣＵ：命令キャッシュユニット３０ＤＣＵ：データキャッシュユニット４０ＩＣＣ：命令キャッシュコントロール４２ＦＥ：フェッチユニット４４ＤＥＣ：復号ユニット４８ＰＰＣ：パイプラインコントロール５０レジスタファイル

───────────────────────────────────────────────────── フロントページの続き (72)発明者マーク・デバージアメリカ合衆国、カリフォルニア州 95014、クペルティノ、スイート 371、スティーブンス・クリーク・ブルバード 5636 (72)発明者セバスチャン・ハブルジ・ジースラーアメリカ合衆国、カリフォルニア州 95118、サンノゼ、ジョセフ・レーン 5315 (72)発明者カナド・ロイアメリカ合衆国、カリフォルニア州 95054、サンタクララ、ナンバー111、パーク・ビュー・ドライブ 610 (72)発明者アンドリュー・クレイグ・スタルジスイギリス国、バスＢＡ１７ＲＴ、バスフォード、パンプ・レーン３ (72)発明者プラセンジット・ビスワスアメリカ合衆国、カリフォルニア州 95070、サラトガ、パンパス・コート 20167

Claims

【特許請求の範囲】

【請求項１】ＭおよびＮが整数であってＭがＮより小
さい場合に、Ｍビット命令セット又はＮビット命令セッ
トから操作可能なプロセッサであって、それぞれＮビット命令およびＭビット命令を有する少な
くとも第１および第２命令ストリームを記憶するメモリ
ユニットと、Ｎビット命令を実行するために実行信号を受け取るよう
に操作可能な実行ユニットと、実行信号を生成するために前記メモリユニットから前記
第１および前記第２命令ストリームを受け取って復号す
るように前記メモリユニットおよび前記実行ユニットに
結合された復号ユニットであって、前記復号ユニット
が、前記復号ユニットによる復号を実施するために、各
々の前記Ｍビット命令を受け取って前記Ｍビット命令の
第１グループの各々を前記Ｎビット命令の対応する１つ
に変換し、前記Ｍビット命令の第２グループの各々を２
つ以上のＮビット命令へ変換する変換ユニットを含む復
号ユニットと、からなるプロセッサ。
【請求項２】前記Ｍビット及びＮビット命令の各々
が、Ｍビット命令のメモリアドレスを識別するための第
１状態およびＮビット命令のメモリアドレスを識別する
ための第２状態に設定された少なくとも１つのビット位
置を有するメモリアドレスによって識別される前記メモ
リユニット内の場所に記憶される請求項１に記載のプロ
セッサ。
【請求項３】前記Ｎビット命令ストリームが少なくと
も１つのＮビット分岐命令を含み、実行中のＮビット命
令から実行中のＭビット命令へスイッチするために前記
Ｎビット分岐命令を実行するように前記デコードユニッ
トが作動する請求項２に記載のプロセッサ。
【請求項４】Ｎが２Ｍに等しい請求項１に記載のプロ
セッサ。
【請求項５】Ｍが１６であり、Ｎが３２である請求項
１に記載のプロセッサ。
【請求項６】１つのビット位置が前記メモリアドレス
の最下位ビットである請求項２に記載のプロセッサ。
【請求項７】プロセッサユニットであって、複数の命令を記憶するメモリであって、ＭとＮが整数で
ＭがＮより小さいＭビット命令およびＮビット命令を含
み、各命令がメモリアドレスによって識別された記憶場
所に記憶され、各メモリアドレスが前記Ｍビット命令に
関する第１状態および前記Ｎビット命令に関する第２状
態へ設定された１つのビット位置を備えてなるメモリ
と、検索された命令の実行を制御するためのメモリから前記
命令を検索するための命令流制御ユニットであって、前
記命令流制御ユニットが、２つ以上の前記Ｎビット命令
のシーケンスに変換するために、前記Ｍビット命令の幾
つかを受け取るように操作可能な変換ユニットを含む命
令流制御ユニットと、からなるプロセッサユニット。
【請求項８】マイクロプロセッサであって、ＭとＮが整数であってＭがＮよりも小さい場合に複数の
Ｍビット命令およびＮビット命令を含むメモリエレメン
トと、前記Ｍビット命令またはＮビット命令の選定された幾つ
かを検索するために前記メモリエレメントに結合された
命令フェッチユニットとを有し、前記命令フェッチユニ
ットは、前記メモリエレメントからフェッチされた前記Ｍビット
命令の各々を１つ又は複数のＮビット命令のシーケンス
に変換するトランスレータユニットと、前記メモリエレメントからフェッチされたＮビット命令
の各々及び前記トランスレータユニットからＮビット命
令の各々を受け取って、この種のＮビット命令を復号す
るために前記メモリエレメント及び前記トランスレータ
ユニットへ結合される復号ユニットとを含む、マイクロプロセッサ。
【請求項９】目標アドレスを保持するための少なくと
も１つの目標レジスタを含み、複数の前記Ｎビット命令
が、前記マイクロプロセッサによって実行される時に目
標レジスタに目標アドレスをロードする準備目標命令を
含む請求項８に記載のマイクロプロセッサ。
【請求項１０】前記複数のＮビット命令が、それぞれ
変換または復号するために１つのＭビット目標命令また
は１つのＮビット目標命令を前記メモリエレメントから
フェッチさせるように分岐するために前記目標レジスタ
内の前記目標アドレスを使用するように作動するＢＬＩ
ＮＫ分岐命令を含む請求項９に記載のマイクロプロセッ
サ。
【請求項１１】前記ＢＬＩＮＫ分岐命令が無条件分岐
命令である請求項１０に記載のマイクロプロセッサ。
【請求項１２】前記目標アドレスがＭビット目標命令
を識別するために第１状態に設定された１つのビット位
置を含む請求項９に記載のマイクロプロセッサ。
【請求項１３】前記ビット位置がＮビット目標命令を
識別するために第２状態に設定される請求項１２に記載
のマイクロプロセッサ。
【請求項１４】ＭとＮが整数であってＮがＭより大き
いＭビット命令およびＮビット命令を記憶するメモリ
と、受け取った各Ｍビット命令を１つ又は複数のＮビット命
令のシーケンスに変換するためのＭビット命令を受け取
るために前記メモリに結合されたトランスレータと、前記Ｎビット命令を受け取って復号するために前記メモ
リおよび前記デコーダに結合されたデコーダとを含む、単一チップ上に形成されたマイクロコンピュータ。
【請求項１５】Ｍが１６であり、Ｎが３２である請求
項１４に記載のマイクロコンピュータ。
【請求項１６】前記Ｎビット命令が目標命令の分岐ア
ドレスを表示するデータを含むＮビット分岐命令を含
み、前記目標命令がＭビット命令である時に第１状態に
設定された１つのビット位置を前記分岐アドレスが有す
る請求項１４に記載にマイクロコンピュータ。
【請求項１７】ＭとＮが整数であってＭがＮより小さ
い場合に単一チップ上に形成されたマイクロコンピュー
タによってＭビット命令およびＮビット命令を実行する
方法であって、前記Ｍビット命令および前記Ｎビット命令をメモリに記
憶するステップと、前記Ｎビット命令の幾つかを順次復号するように第１モ
ードにおいて操作するステップと、前記Ｍビット命令の幾つかを１つ又は複数のＮビット命
令のシーケンスに順次変換するように第２モードにおい
て操作し、次に、前記Ｎビット命令を復号するステップ
と、を含む命令実行方法。
【請求項１８】前記Ｎビット命令が１つのＮビット分
岐命令を含み、前記第１モードにおいて操作するステッ
プが、操作の前記第１状態から第２状態へスイッチする
ために第１状態に設定された最下位ビットを含むメモリ
アドレスを有する１つのＭビット命令へ分岐するように
前記Ｎビット分岐命令を復号するステップを含む請求項
１７に記載の方法。
【請求項１９】Ｎビット分岐命令を含むＮビット命
令、及び、Ｍビット分岐命令を含むＭビット命令を実行
するように構成されたマイクロコンピュータにおいて、
ＭとＮが整数であってＮがＭより大きい場合に、Ｍビッ
ト命令を実行する方法であって、１つ又は複数のＮビット命令のシーケンスでＭビット分
岐命令の各々をエミュレートするステップと、分岐アドレスを提供する準備分岐命令で、その後で、前
記分岐アドレスを使用するＮビッ分岐命令でＭビット分
岐命令をエミュレートするステップと、を含む命令実行方法。
【請求項２０】少なくとも１つの目標アドレスレジス
タを提供するステップを含み、前記Ｍビット分岐命令を
エミュレートするステップは、前記目標アドレスレジス
タに目標アドレスをロードする準備分岐命令を含む請求
項１９に記載の方法。
【請求項２１】前記Ｍビット分岐命令をエミュレート
するステップが、前記Ｎビット分岐命令が前記目標アド
レスを読み取るステップを含む請求項２０に記載の方
法。
【請求項２２】各々が１つ又は複数の前記Ｎビット命
令に応答してデータを記憶するための複数の汎用レジス
タを含む請求項１４に記載のマイクロコンピュータ。
【請求項２３】複数の前記汎用レジスタの各々が２Ｎ
ビット位置を含む請求項２２に記載のマイクロコンピュ
ータ。
【請求項２４】１つ又は複数の前記Ｎビット命令の中
の所定個数のＮビット命令が、複数の前記汎用レジスタ
の中の選定されたレジスタの低位ビット位置にデータを
ロードする請求項２２に記載のマイクロコンピュータ。
【請求項２５】１つ又は複数の前記Ｎビット命令の中
の選定された第１のＮビット命令が、複数の前記汎用レ
ジスタの中の選定された１つの低位ビット位置にデータ
をロードし、１つ又は複数の前記Ｎビット命令の中の選
定された第２のＮビット命令が、複数の前記汎用レジス
タの高位ビット位置にデータをロードする請求項２２に
記載のマイクロコンピュータ。
【請求項２６】１つ又は複数のＮビット命令の中の所
定個数のＮビット命令が、複数の前記汎用レジスタの中
の選定されたレジスタの高位ビット位置において複製さ
れたデータの最上位ビットのエキステンションと共に複
数の前記汎用レジスタの中の選定されたレジスタの低位
ビット位置にデータをロードする請求項２２に記載のマ
イクロコンピュータ。