JP2015511358A - プロセッサモードを切り替えるための、呼び出される関数のアドレスの最下位ビットの使用 - Google Patents
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Abstract
Description
本特許出願は、本出願の譲受人に譲渡され、参照により明白に本明細書に組み込まれる、2012年2月7日に出願された「USING THE LEAST SIGNIFICANT BITS OF A CALLED FUNCTION'S ADDRESS TO SWITCH PROCESSOR MODES」という名称の仮出願第61/595,773号の優先権を主張する。
102 プロセッサ
104 メモリ
210 コードシーケンス
212 コードシーケンス
214 コードシーケンス
500 デバイス
522 システムインパッケージデバイス、システムオンチップデバイス
526 ディスプレイコントローラ
528 ディスプレイ
530 入力デバイス
532 メモリ
534 コーダ/デコーダ(コーデック)
536 スピーカー
538 マイクロフォン
540 ワイヤレスコントローラ
542 ワイヤレスアンテナ
544 電源
564 デジタル信号プロセッサ(DSP)
Claims (23)
- プロセッサにおいて実行モードを切り替える方法であって、
前記プロセッサが第1の実行モードで動作中であるとき、第1の命令を検出するステップと、
前記第1の命令のターゲットアドレスの1つまたは複数のビットを分析するステップと、
前記1つまたは複数のビットに基づいて、前記プロセッサの動作を、前記第1の実行モードから第2の実行モードに切り替えるかどうか判断するステップとを含む方法。 - 前記1つまたは複数のビットが整列ビットであり、前記第1の実行モードでの前記ターゲットアドレスの前記整列ビットが、前記第2の実行モードでの前記ターゲットアドレスの前記整列ビットとは異なるように、前記整列ビットが、前記第1の実行モードまたは前記第2の実行モードのうち1つにおいて前記ターゲットアドレスに対して強制的に不整列にされる、請求項1に記載の方法。
- 前記第1の実行モードが、前記プロセッサに結合されたメモリ中で整列される命令を備える古典モードであり、
前記第2の実行モードが、前記メモリ中で非整列である命令を備える圧縮モードである、請求項2に記載の方法。 - 前記整列ビットが前記ターゲットアドレスの2つの最下位ビットであり、前記古典モードでの前記ターゲットアドレスが、対応する整列ビットが「00」となるように、前記メモリの32ビット境界に整列され、前記圧縮モードでの前記ターゲットアドレスが、対応する整列ビットが「01」、「10」、または「11」のうちの1つとなるように、前記メモリの32ビット境界に関して不整列にされる、請求項3に記載の方法。
- 前記第1の実行モードが、前記メモリ中で非整列である命令を備える圧縮モードであり、
前記第2の実行モードが、前記プロセッサに結合されたメモリ中で整列される命令を備える古典モードである、請求項2に記載の方法。 - 前記整列ビットが前記ターゲットアドレスの2つの最下位ビットであり、前記古典モードでの前記ターゲットアドレスが、対応する整列ビットが「00」となるように、前記メモリの32ビット境界に整列され、前記圧縮モードでの前記ターゲットアドレスが、対応する整列ビットが「01」、「10」、または「11」のうちの1つとなるように、前記メモリの32ビット境界に関して不整列にされる、請求項5に記載の方法。
- 前記第1の命令が呼出しまたは復帰命令のうちの1つである、請求項1に記載の方法。
- 前記第1の命令がcall、callr、dealloc_return、tailcall、またはtailcallr命令のうちの1つである、請求項1に記載の方法。
- 前記第1の命令がjumpまたはjumpr命令のうちの1つであり、前記第1の実行モードが圧縮モードであり、前記切替え動作が抑止される、請求項1に記載の方法。
- 前記第1の命令がjumpまたはjumpr命令のうちの1つであり、前記第1の実行モードが古典モードであり、前記切替え動作が抑止されない、請求項1に記載の方法。
- ユーザステータスレジスタ中の前記整列ビットのステータスの指示を与えるステップをさらに含む、請求項2に記載の方法。
- 第1の実行モードおよび第2の実行モードを含む少なくとも2つの実行モードで命令を実行するように構成されたプロセッサと、
前記第1の実行モードでの実行中に第1の命令を検出するように構成された論理と、
前記第1の命令のターゲットアドレスの1つまたは複数のビットを分析するように構成された論理と、
前記1つまたは複数のビットに基づいて、前記プロセッサの動作を、前記第1の実行モードから前記第2の実行モードに切り替えるかどうか判断するように構成された論理とを備える装置。 - 前記1つまたは複数のビットが整列ビットであり、前記第1の実行モードでの前記ターゲットアドレスの前記整列ビットが、前記第2の実行モードでの前記ターゲットアドレスの前記整列ビットとは異なるように、前記整列ビットが、前記第1の実行モードまたは前記第2の実行モードにおいて前記ターゲットアドレスに対して強制的に不整列にされる、請求項12に記載の装置。
- 前記第1の実行モードが、前記プロセッサに結合されたメモリ中で整列される命令を備える古典モードであり、
前記第2の実行モードが、前記メモリ中で非整列である命令を備える圧縮モードである、請求項13に記載の装置。 - 前記整列ビットが前記ターゲットアドレスの2つの最下位ビットであり、前記古典モードでの前記ターゲットアドレスが、対応する整列ビットが「00」となるように、前記メモリの32ビット境界に整列され、前記圧縮モードでの前記ターゲットアドレスが、対応する整列ビットが「01」、「10」、または「11」のうちの1つとなるように、前記メモリの32ビット境界に関して不整列にされる、請求項14に記載の装置。
- 前記第1の実行モードが、前記メモリ中で非整列である命令を備える圧縮モードであり、
前記第2の実行モードが、前記プロセッサに結合されたメモリ中で整列される命令を備える古典モードである、請求項13に記載の装置。 - 前記整列ビットが前記ターゲットアドレスの2つの最下位ビットであり、前記古典モードでの前記ターゲットアドレスが、対応する整列ビットが「00」となるように、前記メモリの32ビット境界に整列され、前記圧縮モードでの前記ターゲットアドレスが、対応する整列ビットが「01」、「10」、または「11」のうちの1つとなるように、前記メモリの32ビット境界に関して不整列にされる、請求項16に記載の装置。
- 前記第1の命令がcall、callr、return、dealloc_return、tailcallまたはtailcallr命令のうちの1つである、請求項13に記載の装置。
- 前記整列ビットのステータスの指示を与えるように構成されたユーザステータスレジスタをさらに備える、請求項13に記載の装置。
- 少なくとも1つの半導体ダイに統合された、請求項12に記載の装置。
- セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、定位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項12に記載の装置。
- 第1の実行モードおよび第2の実行モードを含む少なくとも2つの実行モードで命令を実行するための手段と、
前記第1の実行モードでの実行中に第1の命令を検出するための手段と、
前記第1の命令のターゲットアドレスの1つまたは複数のビットを分析するための手段と、
前記1つまたは複数のビットに基づいて、前記プロセッサの動作を、前記第1の実行モードから前記第2の実行モードに切り替えるかどうか判断するための手段とを備える処理システム。 - プロセッサによって実行されると、前記プロセッサに、前記プロセッサの実行モードを切り替えるための動作を実施させるコードを備える非一時的コンピュータ可読記憶媒体であって、
前記プロセッサが第1の実行モードで動作中であるとき、第1の命令を検出するためのコードと、
前記第1の命令のターゲットアドレスの1つまたは複数のビットを分析するためのコードと、
前記1つまたは複数のビットに基づいて、前記プロセッサの動作を、前記第1の実行モードから第2の実行モードに切り替えるかどうか判断するためのコードとを備える非一時的コンピュータ可読記憶媒体。
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