JPH07182163A - スーパスカラ命令デコード／発行装置 - Google Patents
スーパスカラ命令デコード／発行装置Info
- Publication number
- JPH07182163A JPH07182163A JP6262437A JP26243794A JPH07182163A JP H07182163 A JPH07182163 A JP H07182163A JP 6262437 A JP6262437 A JP 6262437A JP 26243794 A JP26243794 A JP 26243794A JP H07182163 A JPH07182163 A JP H07182163A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- rop
- cisc
- rops
- issue
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000015654 memory Effects 0.000 claims abstract description 67
- 238000006243 chemical reaction Methods 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 20
- 206010038933 Retinopathy of prematurity Diseases 0.000 claims description 398
- 238000013507 mapping Methods 0.000 claims description 24
- 238000013519 translation Methods 0.000 claims description 9
- 230000002829 reductive effect Effects 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 7
- STECJAGHUSJQJN-USLFZFAMSA-N LSM-4015 Chemical compound C1([C@@H](CO)C(=O)OC2C[C@@H]3N([C@H](C2)[C@@H]2[C@H]3O2)C)=CC=CC=C1 STECJAGHUSJQJN-USLFZFAMSA-N 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 4
- 230000006870 function Effects 0.000 description 19
- 238000006073 displacement reaction Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 13
- 238000013461 design Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000012937 correction Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 108700012361 REG2 Proteins 0.000 description 2
- 101150108637 REG2 gene Proteins 0.000 description 2
- 101100120298 Rattus norvegicus Flot1 gene Proteins 0.000 description 2
- 101100412403 Rattus norvegicus Reg3b gene Proteins 0.000 description 2
- 238000007792 addition Methods 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000003607 modifier Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 101100523500 Arabidopsis thaliana ARAC4 gene Proteins 0.000 description 1
- 102100023882 Endoribonuclease ZC3H12A Human genes 0.000 description 1
- 101710112715 Endoribonuclease ZC3H12A Proteins 0.000 description 1
- 101000930354 Homo sapiens Protein dispatched homolog 1 Proteins 0.000 description 1
- 101150098959 MON1 gene Proteins 0.000 description 1
- 101100427344 Mus musculus Usp10 gene Proteins 0.000 description 1
- 101100291875 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) apg-13 gene Proteins 0.000 description 1
- 102100035622 Protein dispatched homolog 1 Human genes 0.000 description 1
- 101000932846 Rattus norvegicus Voltage-dependent L-type calcium channel subunit alpha-1S Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229940021260 by ache Drugs 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- WZPMZMCZAGFKOC-UHFFFAOYSA-N diisopropyl hydrogen phosphate Chemical compound CC(C)OP(O)(=O)OC(C)C WZPMZMCZAGFKOC-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- QGVYYLZOAMMKAH-UHFFFAOYSA-N pegnivacogin Chemical compound COCCOC(=O)NCCCCC(NC(=O)OCCOC)C(=O)NCCCCCCOP(=O)(O)O QGVYYLZOAMMKAH-UHFFFAOYSA-N 0.000 description 1
- 239000004172 quinoline yellow Substances 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3818—Decoding for concurrent execution
- G06F9/382—Pipelined decoding, e.g. using predecoding
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/30149—Instruction analysis, e.g. decoding, instruction word fields of variable length instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/30149—Instruction analysis, e.g. decoding, instruction word fields of variable length instructions
- G06F9/30152—Determining start or end of instruction; determining instruction length
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
- G06F9/30174—Runtime instruction translation, e.g. macros for non-native instruction set, e.g. Javabyte, legacy code
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3816—Instruction alignment, e.g. cache line crossing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
- G06F9/384—Register renaming
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
- G06F9/3856—Reordering of instructions, e.g. using queues or age tags
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
- G06F9/3858—Result writeback, i.e. updating the architectural state or memory
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】 ＣＩＳＣプロセッサの性能を容易に改良する
ための方法および装置を提供する。 【構成】 ＲＩＳＣスーパースカラコア１１０を有する
スーパースカラＣＩＳＣプロセッサ１００は、命令キャ
ッシュ１０４と、バイトキュー１０６と、命令デコーダ
１０８とを含む。命令デコーダは、各発行位置において
ＣＩＳＣ命令をＲＩＳＣ類似演算ＲＯＰに変換するため
の論理変換経路とメモリ変換経路と共通変換経路とを含
む。ＲＯＰマルチプレクサはｘ８６命令をバイトキュー
から変換経路に送り、選択回路は適切な変換経路からＲ
ＯＰ情報を集め、共有回路が共有される資源のための選
択回路からのＲＯＰ情報を処理する。ＲＯＰタイプおよ
びｏｐコード情報が命令デコーダからＲＩＳＣコアに発
行される。
ための方法および装置を提供する。 【構成】 ＲＩＳＣスーパースカラコア１１０を有する
スーパースカラＣＩＳＣプロセッサ１００は、命令キャ
ッシュ１０４と、バイトキュー１０６と、命令デコーダ
１０８とを含む。命令デコーダは、各発行位置において
ＣＩＳＣ命令をＲＩＳＣ類似演算ＲＯＰに変換するため
の論理変換経路とメモリ変換経路と共通変換経路とを含
む。ＲＯＰマルチプレクサはｘ８６命令をバイトキュー
から変換経路に送り、選択回路は適切な変換経路からＲ
ＯＰ情報を集め、共有回路が共有される資源のための選
択回路からのＲＯＰ情報を処理する。ＲＯＰタイプおよ
びｏｐコード情報が命令デコーダからＲＩＳＣコアに発
行される。
Description
【０００１】
【発明の背景】本発明はマイクロプロセッサアーキテク
チャに関し、より特定的にはスーパースカラ命令デコー
ダアーキテクチャに関する。
チャに関し、より特定的にはスーパースカラ命令デコー
ダアーキテクチャに関する。
【０００２】
【関連技術の説明】汎用プロセッサは、典型的にはスカ
ラ命令セットに基づく。プロセッサアーキテクチャは、
ＲＩＳＣ（縮小命令セットコンピュータ）ベースである
か、またはＣＩＳＣ（複雑命令セットコンピュータ）ベ
ースである。各アプローチとも、文献で広く議論されて
いるように利点および欠点がある。
ラ命令セットに基づく。プロセッサアーキテクチャは、
ＲＩＳＣ（縮小命令セットコンピュータ）ベースである
か、またはＣＩＳＣ（複雑命令セットコンピュータ）ベ
ースである。各アプローチとも、文献で広く議論されて
いるように利点および欠点がある。
【０００３】「スーパースカラ」という用語は、スカラ
命令の同時実行によって性能を改良するコンピュータ構
造のことである。スーパースカラＲＩＳＣアーキテクチ
ャの実現はかなり進歩してきている。スーパースカラＲ
ＩＳＣアーキテクチャは、典型的にはパイプライン構造
を考慮して規定されており、スーパースカラ構造を容易
にする多くの特徴を含む。これらの特徴は、固定フォー
マットおよび固定長命令、簡潔な命令オペランド、なら
びにロード／ストアアーキテクチャを含む。スーパース
カラＲＩＳＣアーキテクチャはここにその全体を引用に
よって援用する、１９９１年、ニュージャージー州、エ
ングルウッドクリフス（Englewood Cliffs）の、プレン
ティスホール社（Prentice Hall ）出版、ジョンソン
（Johnson）著「スーパースカラマイクロプロセッサデ
ザイン」（Superscalar Microprocessor Design ）に説
明される。
命令の同時実行によって性能を改良するコンピュータ構
造のことである。スーパースカラＲＩＳＣアーキテクチ
ャの実現はかなり進歩してきている。スーパースカラＲ
ＩＳＣアーキテクチャは、典型的にはパイプライン構造
を考慮して規定されており、スーパースカラ構造を容易
にする多くの特徴を含む。これらの特徴は、固定フォー
マットおよび固定長命令、簡潔な命令オペランド、なら
びにロード／ストアアーキテクチャを含む。スーパース
カラＲＩＳＣアーキテクチャはここにその全体を引用に
よって援用する、１９９１年、ニュージャージー州、エ
ングルウッドクリフス（Englewood Cliffs）の、プレン
ティスホール社（Prentice Hall ）出版、ジョンソン
（Johnson）著「スーパースカラマイクロプロセッサデ
ザイン」（Superscalar Microprocessor Design ）に説
明される。
【０００４】スーパースカラＣＩＳＣアーキテクチャを
達成することが関心を呼んでいるが、スーパースカラ構
造を考慮して規定されるＣＩＳＣアーキテクチャがほと
んどないこともあって、進歩が遅れている。ＣＩＳＣア
ーキテクチャは、主要な実現技術が命令セットのマイク
ロコード変換であったときに規定されており、演算が重
なるように設計することではなく、どの演算が命令に組
合わされるべきかということに重点が置かれていた。非
常に用途が広い一方で、マイクロコード変換は、パイプ
ライン化されたアーキテクチャまたはスーパースカラア
ーキテクチャの開発を促進するものではない。命令フォ
ーマットの複雑さ、頻繁なレジスタの再使用、頻繁なメ
モリアクセス、および著しく複雑な命令を含むこと等の
従来のＣＩＳＣアーキテクチャの数々の局面から困難が
生じている。
達成することが関心を呼んでいるが、スーパースカラ構
造を考慮して規定されるＣＩＳＣアーキテクチャがほと
んどないこともあって、進歩が遅れている。ＣＩＳＣア
ーキテクチャは、主要な実現技術が命令セットのマイク
ロコード変換であったときに規定されており、演算が重
なるように設計することではなく、どの演算が命令に組
合わされるべきかということに重点が置かれていた。非
常に用途が広い一方で、マイクロコード変換は、パイプ
ライン化されたアーキテクチャまたはスーパースカラア
ーキテクチャの開発を促進するものではない。命令フォ
ーマットの複雑さ、頻繁なレジスタの再使用、頻繁なメ
モリアクセス、および著しく複雑な命令を含むこと等の
従来のＣＩＳＣアーキテクチャの数々の局面から困難が
生じている。
【０００５】ＣＩＳＣ命令フォーマットの一例は、カリ
フォルニア州、サンタクララ（Santa Clara ）のインテ
ル社（Intel Corporation ）から入手可能である、イン
テルｉ４８６（登録商標）マイクロプロセッサの命令フ
ォーマットである。この命令フォーマットでは、命令
は、１つまたは２つのｏｐコードバイトからなる操作コ
ード（「ｏｐコード」）、修飾レジスタまたはメモリ
（「ｍｏｄ ｒ／ｍ」）バイト、スケールインデックス
ベース（「ｓｉｂ」）バイト、変位バイト、および即値
データバイトを有し得る。ｏｐコードは操作コードを特
定し、レジスタ識別子を含み得る。ｍｏｄ ｒ／ｍバイ
トは、オペランドがレジスタにあるか、またはメモリに
あるかを特定する。オペランドがメモリにあれば、ｍｏ
ｄ ｒ／ｍバイトにおけるフィールドは使用されるべき
アドレスモードを特定する。ｍｏｄｒ／ｍバイトのある
コード化は、第２のバイトであるｓｉｂバイトが後に続
いてアドレスモードを完全に特定することを示す。ｓｉ
ｂバイトは、２ビットスケールフィールド、３ビットイ
ンデックスフィールド、および３ビットベースフィール
ドからなる。これらのフィールドは、アドレス計算がど
のように行なわれるかを特定するために複雑メモリアド
レスモードにおいて用いられる。変位バイトはアドレス
計算の際に用いられる。即値データバイトは命令オペラ
ンドのために用いられる。プレフィックスバイトとして
知られる１つまたはそれ以上の付加的なバイトが、ｏｐ
コードバイトの前に現われるかもしれない。プレフィッ
クスバイトは命令の解釈を変更し、さらに複雑にする。
命令の長さもまた変化し得る。最小の命令は単一のｏｐ
コードバイトからなり、８ビット長である。プレフィッ
クスバイトを含む長い命令は、１０４ビット長にもなり
得る。２つ以上のプレフィックスバイトを含む、より長
い命令も可能である。
フォルニア州、サンタクララ（Santa Clara ）のインテ
ル社（Intel Corporation ）から入手可能である、イン
テルｉ４８６（登録商標）マイクロプロセッサの命令フ
ォーマットである。この命令フォーマットでは、命令
は、１つまたは２つのｏｐコードバイトからなる操作コ
ード（「ｏｐコード」）、修飾レジスタまたはメモリ
（「ｍｏｄ ｒ／ｍ」）バイト、スケールインデックス
ベース（「ｓｉｂ」）バイト、変位バイト、および即値
データバイトを有し得る。ｏｐコードは操作コードを特
定し、レジスタ識別子を含み得る。ｍｏｄ ｒ／ｍバイ
トは、オペランドがレジスタにあるか、またはメモリに
あるかを特定する。オペランドがメモリにあれば、ｍｏ
ｄ ｒ／ｍバイトにおけるフィールドは使用されるべき
アドレスモードを特定する。ｍｏｄｒ／ｍバイトのある
コード化は、第２のバイトであるｓｉｂバイトが後に続
いてアドレスモードを完全に特定することを示す。ｓｉ
ｂバイトは、２ビットスケールフィールド、３ビットイ
ンデックスフィールド、および３ビットベースフィール
ドからなる。これらのフィールドは、アドレス計算がど
のように行なわれるかを特定するために複雑メモリアド
レスモードにおいて用いられる。変位バイトはアドレス
計算の際に用いられる。即値データバイトは命令オペラ
ンドのために用いられる。プレフィックスバイトとして
知られる１つまたはそれ以上の付加的なバイトが、ｏｐ
コードバイトの前に現われるかもしれない。プレフィッ
クスバイトは命令の解釈を変更し、さらに複雑にする。
命令の長さもまた変化し得る。最小の命令は単一のｏｐ
コードバイトからなり、８ビット長である。プレフィッ
クスバイトを含む長い命令は、１０４ビット長にもなり
得る。２つ以上のプレフィックスバイトを含む、より長
い命令も可能である。
【０００６】ＣＩＳＣスーパースカラアーキテクチャを
有する最近のマイクロプロセッサの一例は、カリフォル
ニア州、サンタクララのインテル社から入手可能である
ペンティアム（Pentium ）（登録商標）マイクロプロセ
ッサである。ｉ４８６マイクロプロセッサと比較してペ
ンティアムマイクロプロセッサの性能が向上したのは、
そのスーパースカラアーキテクチャによる部分もある。
残念ながら、ペンティアムマイクロプロセッサ等の新規
のスーパースカラＣＩＳＣアーキテクチャでさえも、命
令フォーマットの複雑さ、頻繁なレジスタの再使用、頻
繁なメモリアクセス、著しく複雑な命令を含むこと等
の、従来のＣＩＳＣアーキテクチャの種々の局面によっ
て制限されたままである。
有する最近のマイクロプロセッサの一例は、カリフォル
ニア州、サンタクララのインテル社から入手可能である
ペンティアム（Pentium ）（登録商標）マイクロプロセ
ッサである。ｉ４８６マイクロプロセッサと比較してペ
ンティアムマイクロプロセッサの性能が向上したのは、
そのスーパースカラアーキテクチャによる部分もある。
残念ながら、ペンティアムマイクロプロセッサ等の新規
のスーパースカラＣＩＳＣアーキテクチャでさえも、命
令フォーマットの複雑さ、頻繁なレジスタの再使用、頻
繁なメモリアクセス、著しく複雑な命令を含むこと等
の、従来のＣＩＳＣアーキテクチャの種々の局面によっ
て制限されたままである。
【０００７】
【発明の概要】一実施例において、それぞれのＲＯＰ群
にマッピングするＣＩＳＣ命令のＣＩＳＣｏｐコードお
よびアドレス情報が識別され、命令がマッピングするＲ
ＯＰの数に基づいて、発行位置に整列される命令のデコ
ード方法である本発明によって、プロセッサの性能を改
良することが容易になる。ＲＯＰ ｏｐコードおよびア
ドレス情報は、各ＣＩＳＣ命令について、ＣＩＳＣ命令
をデコードする発行位置の、同じＣＩＳＣ命令をデコー
ドする他の発行位置に関しての位置に基づいて、ＣＩＳ
Ｃ ｏｐコードおよびアドレス情報からデコードされ
る。発行位置からのＲＯＰ ｏｐコードおよびアドレス
情報は、ＲＩＳＣコアに並列に追いやられる。
にマッピングするＣＩＳＣ命令のＣＩＳＣｏｐコードお
よびアドレス情報が識別され、命令がマッピングするＲ
ＯＰの数に基づいて、発行位置に整列される命令のデコ
ード方法である本発明によって、プロセッサの性能を改
良することが容易になる。ＲＯＰ ｏｐコードおよびア
ドレス情報は、各ＣＩＳＣ命令について、ＣＩＳＣ命令
をデコードする発行位置の、同じＣＩＳＣ命令をデコー
ドする他の発行位置に関しての位置に基づいて、ＣＩＳ
Ｃ ｏｐコードおよびアドレス情報からデコードされ
る。発行位置からのＲＯＰ ｏｐコードおよびアドレス
情報は、ＲＩＳＣコアに並列に追いやられる。
【０００８】本発明の他の実施例は、上述の方法を実行
するための手段を含む。本発明の別の実施例は、複数個
「ｍ」までのＲＯＰを並列に発行するための装置であ
り、ＲＯＰは１つまたはそれ以上のＣＩＳＣ命令からマ
ッピングされる。この装置は、ＣＩＳＣ命令およびプリ
デコード情報をストアするためのメモリを含み、これは
ＣＩＳＣ命令がマッピングするＲＯＰの数を識別する値
を含む。複数個「ｍ」の出力を有するマルチプレクサが
メモリに結合され、「ｍ」個までの、ＣＩＳＣ命令がマ
ッピングするＲＯＰの数に等しいマルチプレクサ出力の
割当てられていないものにＣＩＳＣ命令から情報を送
る。複数の変換経路がそれぞれマルチプレクサ出力に結
合され、ＣＩＳＣ命令情報をＣＩＳＣ命令がマッピング
するそれぞれのＲＯＰに変換する。変換経路に発行論理
が結合されて、現在の発行ウィンドウ内のＲＯＰを発行
する。
するための手段を含む。本発明の別の実施例は、複数個
「ｍ」までのＲＯＰを並列に発行するための装置であ
り、ＲＯＰは１つまたはそれ以上のＣＩＳＣ命令からマ
ッピングされる。この装置は、ＣＩＳＣ命令およびプリ
デコード情報をストアするためのメモリを含み、これは
ＣＩＳＣ命令がマッピングするＲＯＰの数を識別する値
を含む。複数個「ｍ」の出力を有するマルチプレクサが
メモリに結合され、「ｍ」個までの、ＣＩＳＣ命令がマ
ッピングするＲＯＰの数に等しいマルチプレクサ出力の
割当てられていないものにＣＩＳＣ命令から情報を送
る。複数の変換経路がそれぞれマルチプレクサ出力に結
合され、ＣＩＳＣ命令情報をＣＩＳＣ命令がマッピング
するそれぞれのＲＯＰに変換する。変換経路に発行論理
が結合されて、現在の発行ウィンドウ内のＲＯＰを発行
する。
【０００９】別の実施例において、単純かつ共通のＣＩ
ＳＣ命令が、基本ＲＯＰの１ないし３のＲＯＰシーケン
スにコード化され、次にこれらが並列に発行される。符
号化は「高速経路」における各発行位置について行なわ
れ、これがＣＩＳＣ命令をＲＯＰにデコードし、それを
ＲＩＳＣコアに発行する。高速経路は、命令の境界がど
こにあるのか、および各ＣＩＳＣ命令についてのＲＯＰ
の数を決定するのに、各ＣＩＳＣ命令バイトに付随する
プリデコード情報を用いる。
ＳＣ命令が、基本ＲＯＰの１ないし３のＲＯＰシーケン
スにコード化され、次にこれらが並列に発行される。符
号化は「高速経路」における各発行位置について行なわ
れ、これがＣＩＳＣ命令をＲＯＰにデコードし、それを
ＲＩＳＣコアに発行する。高速経路は、命令の境界がど
こにあるのか、および各ＣＩＳＣ命令についてのＲＯＰ
の数を決定するのに、各ＣＩＳＣ命令バイトに付随する
プリデコード情報を用いる。
【００１０】別の実施例において、複雑な命令、すなわ
ち４つ以上のＲＯＰを必要とするものであっても頻繁に
は使用されない命令は、マイクロコードＲＯＭへのエン
トリポイントを用いて符号化される。エントリポイント
において、さらなるＣＩＳＣ命令は発行されず、そのた
め複雑な命令のために全発行幅が利用可能である。ルー
チンは４つのＲＯＰ位置から発行する。
ち４つ以上のＲＯＰを必要とするものであっても頻繁に
は使用されない命令は、マイクロコードＲＯＭへのエン
トリポイントを用いて符号化される。エントリポイント
において、さらなるＣＩＳＣ命令は発行されず、そのた
め複雑な命令のために全発行幅が利用可能である。ルー
チンは４つのＲＯＰ位置から発行する。
【００１１】
【好ましい実施例の詳細な説明】ＣＩＳＣ命令セットの
スーパースカラ実行を実現するためのプロセッサ１００
のアーキテクチャが図１に示される。プロセッサ１００
の主な機能ブロック間、ならびに外部メモリへおよびそ
こからの、ＣＩＳＣアドレス、データおよび制御転送
は、内部アドレスおよびデータ（「ＩＡＤ」）バス１０
２を介して通信され、これは、物理タグ記憶装置１６２
およびメモリ管理ユニット１６４と関連してバスインタ
フェースユニット（「ＢＩＵ」）１６０によって外部バ
ス（図示せず）にインタフェースされる。ＩＡＤバス１
０２は６４ビットバスである。転送先バス、またはＸＴ
ＡＲＧＥＴバス１０３と称する別のバスは３２ビットバ
スであり、マイクロブランチ誤予測、例外、およびリセ
ットの際の分岐セクションＢＲＮＳＥＣ１３５からのＩ
ＤＥＣＯＤＥ１０８の更新、およびＩＤＥＣＯＤＥから
のＢＲＮＳＥＣ１３５における分岐ＦＩＦＯの更新を含
む、種々の優先順位をつけられた使用に供される。
スーパースカラ実行を実現するためのプロセッサ１００
のアーキテクチャが図１に示される。プロセッサ１００
の主な機能ブロック間、ならびに外部メモリへおよびそ
こからの、ＣＩＳＣアドレス、データおよび制御転送
は、内部アドレスおよびデータ（「ＩＡＤ」）バス１０
２を介して通信され、これは、物理タグ記憶装置１６２
およびメモリ管理ユニット１６４と関連してバスインタ
フェースユニット（「ＢＩＵ」）１６０によって外部バ
ス（図示せず）にインタフェースされる。ＩＡＤバス１
０２は６４ビットバスである。転送先バス、またはＸＴ
ＡＲＧＥＴバス１０３と称する別のバスは３２ビットバ
スであり、マイクロブランチ誤予測、例外、およびリセ
ットの際の分岐セクションＢＲＮＳＥＣ１３５からのＩ
ＤＥＣＯＤＥ１０８の更新、およびＩＤＥＣＯＤＥから
のＢＲＮＳＥＣ１３５における分岐ＦＩＦＯの更新を含
む、種々の優先順位をつけられた使用に供される。
【００１２】例示的にｘ８６クラスマイクロプロセッサ
によって使用される命令（以下ｘ８６命令）であるＣＩ
ＳＣ命令は、命令キャッシュ（「ＩＣＡＣＨＥ」）１０
４において分解され、プリデコードされ、プリデコード
されたｘ８６命令はバイトキュー（「ＢＹＴＥＱ」）１
０６にコピーされ、次に、プリデコードされたｘ８６命
令は命令デコーダ（「ＩＤＥＣＯＤＥ」）１０８におい
てＲＩＳＣ類似演算（「ＲＯＰ」）のためのそれぞれの
命令シーケンスにマッピングされる。これらのＲＯＰ
は、「ソースＡ−演算−ソースＢ−デスティネーショ
ン」構造、ｏｐコードおよびソースオペランドの固定位
置、ロード／ストアアーキテクチャ、およびロード／ス
トアアドレスモードの直接計算を含む幾つかの有用な特
性を有する。
によって使用される命令（以下ｘ８６命令）であるＣＩ
ＳＣ命令は、命令キャッシュ（「ＩＣＡＣＨＥ」）１０
４において分解され、プリデコードされ、プリデコード
されたｘ８６命令はバイトキュー（「ＢＹＴＥＱ」）１
０６にコピーされ、次に、プリデコードされたｘ８６命
令は命令デコーダ（「ＩＤＥＣＯＤＥ」）１０８におい
てＲＩＳＣ類似演算（「ＲＯＰ」）のためのそれぞれの
命令シーケンスにマッピングされる。これらのＲＯＰ
は、「ソースＡ−演算−ソースＢ−デスティネーショ
ン」構造、ｏｐコードおよびソースオペランドの固定位
置、ロード／ストアアーキテクチャ、およびロード／ス
トアアドレスモードの直接計算を含む幾つかの有用な特
性を有する。
【００１３】ＲＩＳＣコア１１０に関するＲＯＰは３つ
のオペランドの命令、すなわち２つのソースオペランド
ＡおよびＢと１つのデスティネーションオペランドとで
ある。主なＲＯＰフィールドは表１ないし表５に挙げら
れる。
のオペランドの命令、すなわち２つのソースオペランド
ＡおよびＢと１つのデスティネーションオペランドとで
ある。主なＲＯＰフィールドは表１ないし表５に挙げら
れる。
【００１４】
【表１】
【００１５】
【表２】
【００１６】
【表３】
【００１７】
【表４】
【００１８】
【表５】
【００１９】ＩＣＡＣＨＥ１０４は、未処理のｘ８６命
令開始および終了点を識別し、マークし、「プリデコー
ド」情報を符号化する第１レベル命令キャッシュであ
る。ＢＹＴＥＱ１０６は、「予測実行」状態のプリデコ
ード情報および命令のキューである。ＢＹＴＥＱ１０６
は、実際にはＩＣＡＣＨＥ１０４とＩＤＥＣＯＤＥ１０
８との間のインタフェースであり、いずれかと一体化さ
れても、両方にわたって分散されても、別個のユニット
として実現されてもよい。ｘ８６命令が幾つのＲＯＰに
マッピングするかに依存して、４つまでのｘ８６命令が
同時に発行され得る。ＩＣＡＣＨＥ１０４は、同時係属
中の米国特許出願連続番号第145,905 号（デイビッド・
ビィ・ウィット（David B. Witt ）およびマイケル・デ
ィ・ゴダード（Michael D. Goddard）の「可変バイト長
命令に特に適したプリデコード命令キャッシュおよびそ
の方法」（“Pre-Decode Instruction Cache and Metho
d Therefor Particularly Suitable for Vaviable Byte
-Length Instructions”）に詳細に説明され、その全体
をここに引用によって援用する。ＢＹＴＥＱ１０６は、
同時係属中の米国特許出願連続番号第145,902 号（デイ
ビッド・ビィ・ウィットの「可変バイト長命令に特に適
した推論命令キューおよびその方法」（“Speculative
Instruction Queue and Method Therefor Particularly
Suitable forVaviable Byte-Length Instructions
”）に詳細に説明され、その全体をここに引用によっ
て援用する。
令開始および終了点を識別し、マークし、「プリデコー
ド」情報を符号化する第１レベル命令キャッシュであ
る。ＢＹＴＥＱ１０６は、「予測実行」状態のプリデコ
ード情報および命令のキューである。ＢＹＴＥＱ１０６
は、実際にはＩＣＡＣＨＥ１０４とＩＤＥＣＯＤＥ１０
８との間のインタフェースであり、いずれかと一体化さ
れても、両方にわたって分散されても、別個のユニット
として実現されてもよい。ｘ８６命令が幾つのＲＯＰに
マッピングするかに依存して、４つまでのｘ８６命令が
同時に発行され得る。ＩＣＡＣＨＥ１０４は、同時係属
中の米国特許出願連続番号第145,905 号（デイビッド・
ビィ・ウィット（David B. Witt ）およびマイケル・デ
ィ・ゴダード（Michael D. Goddard）の「可変バイト長
命令に特に適したプリデコード命令キャッシュおよびそ
の方法」（“Pre-Decode Instruction Cache and Metho
d Therefor Particularly Suitable for Vaviable Byte
-Length Instructions”）に詳細に説明され、その全体
をここに引用によって援用する。ＢＹＴＥＱ１０６は、
同時係属中の米国特許出願連続番号第145,902 号（デイ
ビッド・ビィ・ウィットの「可変バイト長命令に特に適
した推論命令キューおよびその方法」（“Speculative
Instruction Queue and Method Therefor Particularly
Suitable forVaviable Byte-Length Instructions
”）に詳細に説明され、その全体をここに引用によっ
て援用する。
【００２０】ＩＤＥＣＯＤＥ１０８は、ＢＹＴＥＱ１０
６内のプリデコードされたｘ８６命令に基づいて、すべ
てのＲＯＰについてタイプ、ｏｐコード、およびポイン
タ値を発生し、ＢＹＴＥＱ１０６をシフトするために可
能なｘ８６命令発行の数を決定する。ＩＤＥＣＯＤＥ１
０８はまた、推論ＲＯＰのプログラムカウンタ値を維持
し、推論浮動小数点実行のための浮動小数点ポインタの
推論マッピングを維持する。
６内のプリデコードされたｘ８６命令に基づいて、すべ
てのＲＯＰについてタイプ、ｏｐコード、およびポイン
タ値を発生し、ＢＹＴＥＱ１０６をシフトするために可
能なｘ８６命令発行の数を決定する。ＩＤＥＣＯＤＥ１
０８はまた、推論ＲＯＰのプログラムカウンタ値を維持
し、推論浮動小数点実行のための浮動小数点ポインタの
推論マッピングを維持する。
【００２１】ＲＯＰ命令は種々のバスを介してスーパー
スカラＲＩＳＣコア１１０に発行される。ＲＩＳＣコア
１１０は、４つのＲＯＰ発行、５つのＲＯＰ結果、およ
び１６までの推論実行ＲＯＰをサポートする。Ａおよび
Ｂソースオペランドに対する４つまでの組のポインタ
が、ＩＤＥＣＯＤＥ１０８によってそれぞれのバスを介
してＲＩＳＣコア１１０内のレジスタファイルＲＥＧＦ
１１２とリオーダバッファＲＯＢ１１４とに供給され
る。ＲＥＧＦ１１２およびＲＯＢ１１４は、ＲＩＳＣオ
ペランドＡおよびＢの適切な「予測実行された」ものを
ＡおよびＢソースオペランドバス１１６を介してＲＩＳ
Ｃコア１１０内の種々の機能ユニットに供給する。ＲＩ
ＳＣ ｏｐコード情報は、ＩＤＥＣＯＤＥ１０８からタ
イプおよび発行情報（「ＴＡＤ」）バス１１８を介して
発行される。
スカラＲＩＳＣコア１１０に発行される。ＲＩＳＣコア
１１０は、４つのＲＯＰ発行、５つのＲＯＰ結果、およ
び１６までの推論実行ＲＯＰをサポートする。Ａおよび
Ｂソースオペランドに対する４つまでの組のポインタ
が、ＩＤＥＣＯＤＥ１０８によってそれぞれのバスを介
してＲＩＳＣコア１１０内のレジスタファイルＲＥＧＦ
１１２とリオーダバッファＲＯＢ１１４とに供給され
る。ＲＥＧＦ１１２およびＲＯＢ１１４は、ＲＩＳＣオ
ペランドＡおよびＢの適切な「予測実行された」ものを
ＡおよびＢソースオペランドバス１１６を介してＲＩＳ
Ｃコア１１０内の種々の機能ユニットに供給する。ＲＩ
ＳＣ ｏｐコード情報は、ＩＤＥＣＯＤＥ１０８からタ
イプおよび発行情報（「ＴＡＤ」）バス１１８を介して
発行される。
【００２２】ＲＩＳＣコア１１０は、第１の算術演算論
理装置（「ＡＬＵ０」）１３１、第２の算術演算論理お
よびシフトユニット（「ＡＬＵ１およびＳＨＦ」）１３
２、特殊レジスタブロック（「ＳＲＢ」）１３３、ロー
ド／ストアセクション（「ＬＳＳＥＣ」）１３４、分岐
セクション（「ＢＲＮＳＥＣ」）１３５、浮動小数点ユ
ニット（「ＦＰＵ」）１３６等の多くの機能ユニットを
含む。機能ユニットはＡＬＵ０ １３１のように特定の
タイプの機能の専用であってもよく、またはＡＬＵ１お
よびＳＨＦ１３２、ならびにＬＳＳＥＣ１３４のように
複数の機能を組合せてもよい。機能ユニット１３１、１
３２、１３３、１３４、１３５および１３６は、オペラ
ンドバス１１６およびＴＡＤバス１１８に接続される入
力を有するそれぞれの待合せステーション１２１、１２
２、１２４、１２５および１２６を含む。待合せステー
ションは、推論ＲＯＰが機能ユニット１３１−１３２お
よび１３４−１３６に、それらのソースオペランドが現
在利用可能であるかどうかにかかわらず、発行されるこ
とを可能にする。
理装置（「ＡＬＵ０」）１３１、第２の算術演算論理お
よびシフトユニット（「ＡＬＵ１およびＳＨＦ」）１３
２、特殊レジスタブロック（「ＳＲＢ」）１３３、ロー
ド／ストアセクション（「ＬＳＳＥＣ」）１３４、分岐
セクション（「ＢＲＮＳＥＣ」）１３５、浮動小数点ユ
ニット（「ＦＰＵ」）１３６等の多くの機能ユニットを
含む。機能ユニットはＡＬＵ０ １３１のように特定の
タイプの機能の専用であってもよく、またはＡＬＵ１お
よびＳＨＦ１３２、ならびにＬＳＳＥＣ１３４のように
複数の機能を組合せてもよい。機能ユニット１３１、１
３２、１３３、１３４、１３５および１３６は、オペラ
ンドバス１１６およびＴＡＤバス１１８に接続される入
力を有するそれぞれの待合せステーション１２１、１２
２、１２４、１２５および１２６を含む。待合せステー
ションは、推論ＲＯＰが機能ユニット１３１−１３２お
よび１３４−１３６に、それらのソースオペランドが現
在利用可能であるかどうかにかかわらず、発行されるこ
とを可能にする。
【００２３】ＲＥＧＦ１１２は整数および浮動小数点命
令に関するマッピングされたｘ８６レジスタを含む物理
レジスタファイルであり、中間計算値を保持するための
一時整数および浮動小数点レジスタも含む。ＲＥＧＦ１
１２は、４つまでの同時に発行されたＲＯＰの各々につ
いて２つまでのレジスタポインタをデコードし、選択さ
れたエントリの値をその８つの読出ポートから適切にＡ
およびＢソースオペランドバス１１６へと供給する。Ｒ
ＥＧＦ１１２は、ライトバックバス１１３を介してＲＯ
Ｂ１１４から推論実行状態オペランドを放棄するための
４つの書込ポートを含む。ＲＯＢ１１４は推論実行ＲＯ
Ｐの相対的な順番を追跡するための先頭および末尾キュ
ーポインタを備えた環状ＦＩＦＯである。ストア位置は
命令結果にダイナミックに割当てられる。命令がデコー
ドされると、その結果値にはＲＯＢ１１４内の位置、ま
たは行先が割当てられ、その行先レジスタ番号がこの位
置と関連づけられる。従属性を持たない後続の命令に関
しては、オペランドバス１１６がＲＥＧＦ１１２から駆
動される。しかしながら、後続の命令が従属性を有し、
そこにストアされたと考えられる値を得るために再び示
された行先レジスタを参照すれば、命令はその代わりに
ＲＯＢ１１４内にストアされた値、または値が決定され
ていなければこの値に割当てられたＲＯＢ１１４内の位
置に関するタグを得る。値またはタグはＴＡＤ１１８バ
スを介して機能ユニットに供給される。機能ユニット１
３１−１３６における実行の完了から結果が得られれ
ば、結果およびそのそれぞれの結果タグが、４バス幅の
結果タグおよび結果バス１４０を介してＲＯＢ１１４
と、待合せステーション１２１−１２２および１２４−
１２６とに供給される。ＲＯＢ１１４はまた例外および
誤予測を扱い、プログラムカウンタおよび実行フラグを
含むある可視レジスタの状態を維持する。ＲＩＳＣコア
１１０に適したユニットは、同時係属中の米国特許出願
連続番号第146,382 号（デイビッド・ビィ・ウィットお
よびウィリアム・エム・ジョンソン（WilliamM. Johnso
n）の「高性能スーパースカラマイクロプロセッサ」
（“High Performance Superscalar Microprocessor
”）に開示され、その全体がここに引用によって援用
される。適切なＲＩＳＣ命令セットおよび他の適切なＲ
ＩＳＣコアは当該分野では周知である。
令に関するマッピングされたｘ８６レジスタを含む物理
レジスタファイルであり、中間計算値を保持するための
一時整数および浮動小数点レジスタも含む。ＲＥＧＦ１
１２は、４つまでの同時に発行されたＲＯＰの各々につ
いて２つまでのレジスタポインタをデコードし、選択さ
れたエントリの値をその８つの読出ポートから適切にＡ
およびＢソースオペランドバス１１６へと供給する。Ｒ
ＥＧＦ１１２は、ライトバックバス１１３を介してＲＯ
Ｂ１１４から推論実行状態オペランドを放棄するための
４つの書込ポートを含む。ＲＯＢ１１４は推論実行ＲＯ
Ｐの相対的な順番を追跡するための先頭および末尾キュ
ーポインタを備えた環状ＦＩＦＯである。ストア位置は
命令結果にダイナミックに割当てられる。命令がデコー
ドされると、その結果値にはＲＯＢ１１４内の位置、ま
たは行先が割当てられ、その行先レジスタ番号がこの位
置と関連づけられる。従属性を持たない後続の命令に関
しては、オペランドバス１１６がＲＥＧＦ１１２から駆
動される。しかしながら、後続の命令が従属性を有し、
そこにストアされたと考えられる値を得るために再び示
された行先レジスタを参照すれば、命令はその代わりに
ＲＯＢ１１４内にストアされた値、または値が決定され
ていなければこの値に割当てられたＲＯＢ１１４内の位
置に関するタグを得る。値またはタグはＴＡＤ１１８バ
スを介して機能ユニットに供給される。機能ユニット１
３１−１３６における実行の完了から結果が得られれ
ば、結果およびそのそれぞれの結果タグが、４バス幅の
結果タグおよび結果バス１４０を介してＲＯＢ１１４
と、待合せステーション１２１−１２２および１２４−
１２６とに供給される。ＲＯＢ１１４はまた例外および
誤予測を扱い、プログラムカウンタおよび実行フラグを
含むある可視レジスタの状態を維持する。ＲＩＳＣコア
１１０に適したユニットは、同時係属中の米国特許出願
連続番号第146,382 号（デイビッド・ビィ・ウィットお
よびウィリアム・エム・ジョンソン（WilliamM. Johnso
n）の「高性能スーパースカラマイクロプロセッサ」
（“High Performance Superscalar Microprocessor
”）に開示され、その全体がここに引用によって援用
される。適切なＲＩＳＣ命令セットおよび他の適切なＲ
ＩＳＣコアは当該分野では周知である。
【００２４】図１のプロセッサ１００は、ＩＤＥＣＯＤ
Ｅ１０８からのＲＯＰの順序通りの発行、機能ユニット
間の命令の投入に関して順序通りでない投入、機能ユニ
ットへのそれぞれの待合せステーションからの命令の投
入に関しての順序通りの投入、順序通りでない完了を用
いる。したがって、ＩＤＥＣＯＤＥ１０８は、ＲＩＳＣ
コア１１０の機能ユニット内の完了から分離され、その
ため機能停止を除いては、ＩＤＥＣＯＤＥ１０８は命令
を迅速に完了できるかどうかにかかわらずデコードし続
ける。ルックアヘッドを活用するために、ＩＤＥＣＯＤ
Ｅ１０８は命令をデコードし、待合せステーションがそ
れらを受取ることができる限り、これらを機能ユニット
１３１−１３２および１３４−１３６の待合せステーシ
ョン１２１−１２２および１２４−１２６内の利用可能
な位置に置く。
Ｅ１０８からのＲＯＰの順序通りの発行、機能ユニット
間の命令の投入に関して順序通りでない投入、機能ユニ
ットへのそれぞれの待合せステーションからの命令の投
入に関しての順序通りの投入、順序通りでない完了を用
いる。したがって、ＩＤＥＣＯＤＥ１０８は、ＲＩＳＣ
コア１１０の機能ユニット内の完了から分離され、その
ため機能停止を除いては、ＩＤＥＣＯＤＥ１０８は命令
を迅速に完了できるかどうかにかかわらずデコードし続
ける。ルックアヘッドを活用するために、ＩＤＥＣＯＤ
Ｅ１０８は命令をデコードし、待合せステーションがそ
れらを受取ることができる限り、これらを機能ユニット
１３１−１３２および１３４−１３６の待合せステーシ
ョン１２１−１２２および１２４−１２６内の利用可能
な位置に置く。
【００２５】ＤＣＡＣＨＥ１５０は、整数および浮動小
数点ロードおよびストア演算の両方を扱うＬＳＳＥＣ１
３４ときっちりと整列される。２つまでのロード動作が
同時にＤＣＡＣＨＥ１５０にアクセスし、それらの動作
を結果バス１４０に転送する。ＤＣＡＣＨＥ１５０内に
ストアされたデータに関するキャッシュヒット／ミスチ
ェックもまたＬＳＳＥＣ１３４によって行なわれる。
数点ロードおよびストア演算の両方を扱うＬＳＳＥＣ１
３４ときっちりと整列される。２つまでのロード動作が
同時にＤＣＡＣＨＥ１５０にアクセスし、それらの動作
を結果バス１４０に転送する。ＤＣＡＣＨＥ１５０内に
ストアされたデータに関するキャッシュヒット／ミスチ
ェックもまたＬＳＳＥＣ１３４によって行なわれる。
【００２６】プロセッサ１００はまた、物理タグ記憶装
置１６２、メモリ管理ユニット１６４、および従来の外
部メモリ１６６に結合される従来の外部バスとインタフ
ェースするバスインタフェースユニット１６０を含む。
物理タグ記憶装置１６２は、ＩＣＡＣＨＥ１０４および
ＤＣＡＣＨＥ１５０の内容に関するタグを含む。メモリ
管理ユニット１６４はメモリアドレス変換を行なう。バ
スインタフェースユニット１６０は物理タグ記憶装置１
６２からの読出／書込サイクルに関するリクエストをと
り、外部バスにおける読出／書込サイクルを見て、物理
タグ記憶装置１６２、ＩＣＡＣＨＥ１０４、およびＤＣ
ＡＣＨＥ１５０におけるキャッシュ一致性を確実にし、
検出の際にデータを適切なように更新するか、無効にす
るか、または与える。ＤＣＡＣＨＥ１５０およびＬＳＳ
ＥＣ１３４は、同時係属中の米国特許連続出願番号第14
6,381 号（デイビッド・ビィ・ウィット）の「線形にア
ドレスされるマイクロプロセッサキャッシュ」（“Line
arly Addressed Microprocessor Cache ”」にさらに説
明され、その全体をここに引用によって援用する。物理
タグ記憶装置１６２およびＬＳＳＥＣ１３４は、同時継
続中の米国特許連続出願番号第146,376 号（ウィリアム
・エム・ジョンソン、デイビッド・ビィ・ウィット、お
よびミュラリ・チコナンダ（Murali Chinnakonda）の
「高性能ロード／ストア機能ユニットおよびデータキャ
ッシュ」（“High Performance Load/Store Functional
Unit and Data Cache”」にさらに説明され、その全体
がここに引用によって援用される。
置１６２、メモリ管理ユニット１６４、および従来の外
部メモリ１６６に結合される従来の外部バスとインタフ
ェースするバスインタフェースユニット１６０を含む。
物理タグ記憶装置１６２は、ＩＣＡＣＨＥ１０４および
ＤＣＡＣＨＥ１５０の内容に関するタグを含む。メモリ
管理ユニット１６４はメモリアドレス変換を行なう。バ
スインタフェースユニット１６０は物理タグ記憶装置１
６２からの読出／書込サイクルに関するリクエストをと
り、外部バスにおける読出／書込サイクルを見て、物理
タグ記憶装置１６２、ＩＣＡＣＨＥ１０４、およびＤＣ
ＡＣＨＥ１５０におけるキャッシュ一致性を確実にし、
検出の際にデータを適切なように更新するか、無効にす
るか、または与える。ＤＣＡＣＨＥ１５０およびＬＳＳ
ＥＣ１３４は、同時係属中の米国特許連続出願番号第14
6,381 号（デイビッド・ビィ・ウィット）の「線形にア
ドレスされるマイクロプロセッサキャッシュ」（“Line
arly Addressed Microprocessor Cache ”」にさらに説
明され、その全体をここに引用によって援用する。物理
タグ記憶装置１６２およびＬＳＳＥＣ１３４は、同時継
続中の米国特許連続出願番号第146,376 号（ウィリアム
・エム・ジョンソン、デイビッド・ビィ・ウィット、お
よびミュラリ・チコナンダ（Murali Chinnakonda）の
「高性能ロード／ストア機能ユニットおよびデータキャ
ッシュ」（“High Performance Load/Store Functional
Unit and Data Cache”」にさらに説明され、その全体
がここに引用によって援用される。
【００２７】図１のプロセッサ１００は、実際には５ス
テージパイプラインとして動作する。逐次実行パイプラ
インのタイミング図が図２に示される。第１のパイプラ
インステージはフェッチステージであり、フェッチプロ
グラムカウンタＦＰＣ［３１：０］の値が決定され、Ｉ
ＣＡＣＨＥ１０４のタグと比較されてキャッシュヒット
またはミスを決定する。次の２つのパイプラインステー
ジはデコードステージＤＥＣＯＤＥ１およびＤＥＣＯＤ
Ｅ２である。次の推論命令である複数の命令ＩＣＢＹＴ
ＥｎＢ［１２：０］が、ＤＥＣＯＤＥ１ステージの段階
１においてＦＰＣに従ってフェッチされ、ＢＹＴＥＱ１
０６に送られる。ＢＹＴＥＱ１０６のエントリＢＹＴＥ
Ｑｎ［７：０］は種々のＲＯＰフィールドＲＯＰＭＡＸ
［３：０］にデコードされ、これらはＤＥＣＯＤＥ１ス
テージの段階２で有効となる。ＩＤＥＣＯＤＥ１０８の
種々の出力は、ＤＥＣＯＤＥ２ステージの段階１および
２において有効になる。たとえば、４つのＲＯＰに関す
るＡおよびＢオペランドポインタは、ＤＥＣＯＤＥ２ス
テージの段階１において有効となり、それによってＲＥ
ＧＦ１１２およびＲＯＢ１１４からのＡおよびＢオペラ
ンドまたはＲＯＢ１１４からのそれらのタグが、ＤＥＣ
ＯＤＥ２ステージの段階２においてアクセスされること
が可能になる。後続の実行、結果、および放棄ステージ
において、ＡおよびＢソースオペランドとタグが有効と
なり、機能ユニット待合せステーション１２１−１２２
および１２４−１２６に供給され、機能ユニット１３１
−１３６はＲＯＰを実行し、結果バス１４０に対して仲
裁し、結果が待合せステーション１２１−１２２および
１２４−１２６とＲＯＢ１１４とに書込まれ、オペラン
ドはＲＯＢ１１４からＲＥＧＦ１１２に放棄される。
テージパイプラインとして動作する。逐次実行パイプラ
インのタイミング図が図２に示される。第１のパイプラ
インステージはフェッチステージであり、フェッチプロ
グラムカウンタＦＰＣ［３１：０］の値が決定され、Ｉ
ＣＡＣＨＥ１０４のタグと比較されてキャッシュヒット
またはミスを決定する。次の２つのパイプラインステー
ジはデコードステージＤＥＣＯＤＥ１およびＤＥＣＯＤ
Ｅ２である。次の推論命令である複数の命令ＩＣＢＹＴ
ＥｎＢ［１２：０］が、ＤＥＣＯＤＥ１ステージの段階
１においてＦＰＣに従ってフェッチされ、ＢＹＴＥＱ１
０６に送られる。ＢＹＴＥＱ１０６のエントリＢＹＴＥ
Ｑｎ［７：０］は種々のＲＯＰフィールドＲＯＰＭＡＸ
［３：０］にデコードされ、これらはＤＥＣＯＤＥ１ス
テージの段階２で有効となる。ＩＤＥＣＯＤＥ１０８の
種々の出力は、ＤＥＣＯＤＥ２ステージの段階１および
２において有効になる。たとえば、４つのＲＯＰに関す
るＡおよびＢオペランドポインタは、ＤＥＣＯＤＥ２ス
テージの段階１において有効となり、それによってＲＥ
ＧＦ１１２およびＲＯＢ１１４からのＡおよびＢオペラ
ンドまたはＲＯＢ１１４からのそれらのタグが、ＤＥＣ
ＯＤＥ２ステージの段階２においてアクセスされること
が可能になる。後続の実行、結果、および放棄ステージ
において、ＡおよびＢソースオペランドとタグが有効と
なり、機能ユニット待合せステーション１２１−１２２
および１２４−１２６に供給され、機能ユニット１３１
−１３６はＲＯＰを実行し、結果バス１４０に対して仲
裁し、結果が待合せステーション１２１−１２２および
１２４−１２６とＲＯＢ１１４とに書込まれ、オペラン
ドはＲＯＢ１１４からＲＥＧＦ１１２に放棄される。
【００２８】誤予測された分岐を有する逐次実行パイプ
ラインのためのタイミング図は図３に示される。分岐の
実行から訂正された経路の実行記憶までのこの誤予測の
ペナルティは３クロックサイクルである。分岐命令の実
行の間に分岐比較が行なわれる。分岐誤予測が検出され
れば、フェッチステージに入る。分岐先アドレスＸＴＡ
ＲＧＥＴ［３１：０］がフェッチの段階１において有効
となり、ＦＰＣとしてバスへと送られ、複数命令ＩＣＢ
ＹＴＥｎＢ［１２：０］がＦＰＣに従ってフェッチされ
る。次の２つのパイプラインステージはデコードステー
ジＤＥＣＯＤＥ１およびＤＥＣＯＤＥ２であり、これら
は本質的には図２に示した逐次実行パイプラインに関し
て説明したように進行する。
ラインのためのタイミング図は図３に示される。分岐の
実行から訂正された経路の実行記憶までのこの誤予測の
ペナルティは３クロックサイクルである。分岐命令の実
行の間に分岐比較が行なわれる。分岐誤予測が検出され
れば、フェッチステージに入る。分岐先アドレスＸＴＡ
ＲＧＥＴ［３１：０］がフェッチの段階１において有効
となり、ＦＰＣとしてバスへと送られ、複数命令ＩＣＢ
ＹＴＥｎＢ［１２：０］がＦＰＣに従ってフェッチされ
る。次の２つのパイプラインステージはデコードステー
ジＤＥＣＯＤＥ１およびＤＥＣＯＤＥ２であり、これら
は本質的には図２に示した逐次実行パイプラインに関し
て説明したように進行する。
【００２９】［バイトキュー特性］ＢＹＴＥＱ１０６
は、ＩＣＡＣＨＥ１０４とＩＤＥＣＯＤＥ１０８との間
のインタフェースとして機能する。概念的には、バイト
キューＢＹＴＥＱ１０６は、０、１またはそれ以上のプ
リデコードされたｘ８６命令を表わす１６までのエント
リのキューである。各プリデコードされたｘ８６命令は
命令開始で始まり、命令終了で終了し、１つまたはそれ
以上の要素からなる。各要素は、有効ビット、ｘ８６命
令バイト、予測実行された状態のプリデコード情報、お
よび分岐誤予測情報を含む。
は、ＩＣＡＣＨＥ１０４とＩＤＥＣＯＤＥ１０８との間
のインタフェースとして機能する。概念的には、バイト
キューＢＹＴＥＱ１０６は、０、１またはそれ以上のプ
リデコードされたｘ８６命令を表わす１６までのエント
リのキューである。各プリデコードされたｘ８６命令は
命令開始で始まり、命令終了で終了し、１つまたはそれ
以上の要素からなる。各要素は、有効ビット、ｘ８６命
令バイト、予測実行された状態のプリデコード情報、お
よび分岐誤予測情報を含む。
【００３０】ＩＣＡＣＨＥ１０４におけるｘ８６命令の
処理の結果として生じるプリデコードされたｘ８６命令
の一般的な表現は、図４に示される。ＩＣＡＣＨＥ１０
４は、ｘ８６命令を分解し、プリデコードし、結果をス
トアする。ｘ８６命令がＢＹＴＥＱ１０６から発行さ
れ、後続のｘ８６命令がキューの先頭に進められると、
プリデコードされたｘ８６命令は利用可能なスペースが
あればＢＹＴＥＱ１０６の位置にコピーされる。未処理
のｘ８６命令において１つまたはそれ以上のプレフィッ
クスが存在すれば、プリデコードされたｘ８６命令は１
つまたはそれ以上のプレフィックス要素を含む。最後の
プレフィックス要素は、ＩＤＥＣＯＤＥ１０８のための
完了プレフィックス情報を含む統合プレフィックス要素
であり、一方その他のプレフィックス要素は、部分的な
情報を含む再コード化されたプレフィックス要素であ
り、ＩＤＥＣＯＤＥ１０８によって使用されない。図４
は、再コード化されたプレフィックス要素４０２および
統合プレフィックス要素４０４を示す。ｘ８６命令ｏｐ
コードバイトを含むＯＰＣＯＤＥ要素４１０がプレフィ
ックス要素４０２および４０４に続く。未処理のｘ８６
命令が特殊なメモリアドレスを実行する場合には、プリ
デコードされたｘ８６命令はｍｏｄ ｒ／ｍ要素、たと
えばｍｏｄ ｒ／ｍ要素４１２を含む。未処理のｘ８６
命令があるアドレスモードを必要とすれば、プリデコー
ドされたｘ８６命令はｓｉｂ要素、たとえばｓｉｂ要素
４１４を含む。未処理のｘ８６命令がアドレス計算に関
する変位情報を必要とするか、または即値データを含む
場合には、プリデコードされたｘ８６命令は変位／即値
データ要素、たとえば変位／即値データ要素４１６を含
む。
処理の結果として生じるプリデコードされたｘ８６命令
の一般的な表現は、図４に示される。ＩＣＡＣＨＥ１０
４は、ｘ８６命令を分解し、プリデコードし、結果をス
トアする。ｘ８６命令がＢＹＴＥＱ１０６から発行さ
れ、後続のｘ８６命令がキューの先頭に進められると、
プリデコードされたｘ８６命令は利用可能なスペースが
あればＢＹＴＥＱ１０６の位置にコピーされる。未処理
のｘ８６命令において１つまたはそれ以上のプレフィッ
クスが存在すれば、プリデコードされたｘ８６命令は１
つまたはそれ以上のプレフィックス要素を含む。最後の
プレフィックス要素は、ＩＤＥＣＯＤＥ１０８のための
完了プレフィックス情報を含む統合プレフィックス要素
であり、一方その他のプレフィックス要素は、部分的な
情報を含む再コード化されたプレフィックス要素であ
り、ＩＤＥＣＯＤＥ１０８によって使用されない。図４
は、再コード化されたプレフィックス要素４０２および
統合プレフィックス要素４０４を示す。ｘ８６命令ｏｐ
コードバイトを含むＯＰＣＯＤＥ要素４１０がプレフィ
ックス要素４０２および４０４に続く。未処理のｘ８６
命令が特殊なメモリアドレスを実行する場合には、プリ
デコードされたｘ８６命令はｍｏｄ ｒ／ｍ要素、たと
えばｍｏｄ ｒ／ｍ要素４１２を含む。未処理のｘ８６
命令があるアドレスモードを必要とすれば、プリデコー
ドされたｘ８６命令はｓｉｂ要素、たとえばｓｉｂ要素
４１４を含む。未処理のｘ８６命令がアドレス計算に関
する変位情報を必要とするか、または即値データを含む
場合には、プリデコードされたｘ８６命令は変位／即値
データ要素、たとえば変位／即値データ要素４１６を含
む。
【００３１】図４はまた、プリデコード情報がいかにア
サートされるかの例を示す。示されるプリデコードされ
たｘ８６命令におけるすべての要素は、アサートされた
「ｖ」ビットによって示されるように有効である。図４
のプリデコードされたｘ８６命令の第１の要素である再
コード化されたプレフィックス４０２は、アサートされ
た「ｓ」ビットによって識別される。ｘ８６命令に必要
とされるＲＯＰの数を示すｒｏｐビットは、再コード化
動作が有効なｒｏｐ情報をもたらさないかもしれないの
で、アサートされて示されていない。図４のプリデコー
ドされたｘ８６命令の次の要素は統合プレフィックス４
０４であり、有効ｒｏｐビットを伴う（プリデコードさ
れたｘ８６命令の後続の要素すべてが有効ｒｏｐビット
を含む）。これに続くｘ８６命令ｏｐコード要素４１０
は、アサートされた「ｏｐ」ビットによって識別され
る。変位−即値エレメント４１６は、アサートされた
「ｅ」ビットによって、プリデコードされたｘ８６命令
の最後の要素としてマークされる。
サートされるかの例を示す。示されるプリデコードされ
たｘ８６命令におけるすべての要素は、アサートされた
「ｖ」ビットによって示されるように有効である。図４
のプリデコードされたｘ８６命令の第１の要素である再
コード化されたプレフィックス４０２は、アサートされ
た「ｓ」ビットによって識別される。ｘ８６命令に必要
とされるＲＯＰの数を示すｒｏｐビットは、再コード化
動作が有効なｒｏｐ情報をもたらさないかもしれないの
で、アサートされて示されていない。図４のプリデコー
ドされたｘ８６命令の次の要素は統合プレフィックス４
０４であり、有効ｒｏｐビットを伴う（プリデコードさ
れたｘ８６命令の後続の要素すべてが有効ｒｏｐビット
を含む）。これに続くｘ８６命令ｏｐコード要素４１０
は、アサートされた「ｏｐ」ビットによって識別され
る。変位−即値エレメント４１６は、アサートされた
「ｅ」ビットによって、プリデコードされたｘ８６命令
の最後の要素としてマークされる。
【００３２】未処理のｘ８６命令が２バイトｏｐコード
を含む場合には、第１のバイトはＩＣＡＣＨＥ１０４に
よってプレフィックスバイトのように扱われ、そのため
プリデコードされたｘ８６命令の統合プレフィックス
が、未処理のｘ８６命令の第２のｏｐコードバイトを含
むｏｐコード要素の直前にあることとなる。この際に、
統合プレフィックスの直前にある再コード化されたプレ
フィックスは有効ｒｏｐビットを含まない。
を含む場合には、第１のバイトはＩＣＡＣＨＥ１０４に
よってプレフィックスバイトのように扱われ、そのため
プリデコードされたｘ８６命令の統合プレフィックス
が、未処理のｘ８６命令の第２のｏｐコードバイトを含
むｏｐコード要素の直前にあることとなる。この際に、
統合プレフィックスの直前にある再コード化されたプレ
フィックスは有効ｒｏｐビットを含まない。
【００３３】ＢＹＴＥＱ１０６の代表的な要素が図５に
詳細に示される。ビットＢＹＴＥＱＶ［ｘ］は要素が有
効であるかどうかを示す。未処理のｘ８６命令のバイト
から選択された、またはそれから導出されたバイトは、
ＢＹＴＥＱｘ［７：０］に含まれ、再コード化されたプ
レフィックス情報、統合プレフィックス情報、ｏｐコー
ド情報、ｍｏｄ ｒ／ｍ情報、ｓｉｂ情報、または変位
もしくは即値データ情報であるかもしれない。プリデコ
ード情報は、論理１であるときに付随する未処理のバイ
トがｏｐコードバイトであることを示すＢＹＴＥＱＰ２
［ｘ］と、ｘ８６命令を実行するのに必要なＲＯＰの数
を示す（表６参照）ＢＹＴＥＱＰ１［ｘ］およびＢＹＴ
ＥＱＰ０［ｘ］と、付随する未処理のバイトがｘ８６命
令の最初のバイトであるかどうかを示すＢＹＴＥＱＳ
［ｘ］と、付随する未処理のバイトがｘ８６命令の最後
のバイトであるかどうかを示すＢＹＴＥＱＥ［ｘ］とを
含む。分岐誤予測情報は、ＢＹＴＥＱＮＳ［ｘ］、ＢＹ
ＴＥＱＣＬＭ０［ｘ］およびＢＹＴＥＱＣＬＭ２［ｘ］
を含む。
詳細に示される。ビットＢＹＴＥＱＶ［ｘ］は要素が有
効であるかどうかを示す。未処理のｘ８６命令のバイト
から選択された、またはそれから導出されたバイトは、
ＢＹＴＥＱｘ［７：０］に含まれ、再コード化されたプ
レフィックス情報、統合プレフィックス情報、ｏｐコー
ド情報、ｍｏｄ ｒ／ｍ情報、ｓｉｂ情報、または変位
もしくは即値データ情報であるかもしれない。プリデコ
ード情報は、論理１であるときに付随する未処理のバイ
トがｏｐコードバイトであることを示すＢＹＴＥＱＰ２
［ｘ］と、ｘ８６命令を実行するのに必要なＲＯＰの数
を示す（表６参照）ＢＹＴＥＱＰ１［ｘ］およびＢＹＴ
ＥＱＰ０［ｘ］と、付随する未処理のバイトがｘ８６命
令の最初のバイトであるかどうかを示すＢＹＴＥＱＳ
［ｘ］と、付随する未処理のバイトがｘ８６命令の最後
のバイトであるかどうかを示すＢＹＴＥＱＥ［ｘ］とを
含む。分岐誤予測情報は、ＢＹＴＥＱＮＳ［ｘ］、ＢＹ
ＴＥＱＣＬＭ０［ｘ］およびＢＹＴＥＱＣＬＭ２［ｘ］
を含む。
【００３４】
【表６】
【００３５】図６は、一般的なｘ８６命令の形態の１つ
の分解、およびプリデコードされたｘ８６命令がＢＹＴ
ＥＱ１０６の位置にいかにストアされるかの一例であ
る。たとえば、所望の演算が、ＥＢＸ＋ＥＣＸ＊８によ
って指されたメモリ位置の量への３２ビット汎用レジス
タＥＡＸの量の、レジスタ−メモリ加算であり、その和
がＥＢＸ＋ＥＣＸ＊８によって指されたメモリ位置に置
かれると仮定する。ＥＢＸ＋ＥＣＸ＊８を用いるアドレ
スモードは、複雑なｘ８６アドレスモードのうちの１つ
である。命令は、単一の命令、ＡＤＤ［ＥＢＸ＋ＥＣＸ
＊８］，ＥＡＸによってｘ８６アセンブリ言語で表わさ
れる。３オペランドＲＩＳＣアーキテクチャの一実施例
では、ｘ８６ＡＤＤ命令に等価な算術演算を行なうのに
３つのＲＯＰの以下のシーケンスを必要とする。
の分解、およびプリデコードされたｘ８６命令がＢＹＴ
ＥＱ１０６の位置にいかにストアされるかの一例であ
る。たとえば、所望の演算が、ＥＢＸ＋ＥＣＸ＊８によ
って指されたメモリ位置の量への３２ビット汎用レジス
タＥＡＸの量の、レジスタ−メモリ加算であり、その和
がＥＢＸ＋ＥＣＸ＊８によって指されたメモリ位置に置
かれると仮定する。ＥＢＸ＋ＥＣＸ＊８を用いるアドレ
スモードは、複雑なｘ８６アドレスモードのうちの１つ
である。命令は、単一の命令、ＡＤＤ［ＥＢＸ＋ＥＣＸ
＊８］，ＥＡＸによってｘ８６アセンブリ言語で表わさ
れる。３オペランドＲＩＳＣアーキテクチャの一実施例
では、ｘ８６ＡＤＤ命令に等価な算術演算を行なうのに
３つのＲＯＰの以下のシーケンスを必要とする。
【００３６】
【数１】
【００３７】ＬＯＡＤ ＲＯＰは、ＥＣＸ×８の量に加
えられたＥＢＸの量によって決定されるアドレスでメモ
リにストアされた量を一時レジスタＴＥＭＰに書込む。
ＡＤＤ ＲＯＰはレジスタＴＥＭＰの量とレジスタＥＡ
Ｘの量とを加え、その結果をレジスタＴＥＭＰにストア
する。ＳＴＯＲＥ ＲＯＰは、レジスタＴＥＭＰの量を
ＥＣＸ×８の量に加えられたＥＢＸの量によって決定さ
れるアドレスでメモリにストアする。
えられたＥＢＸの量によって決定されるアドレスでメモ
リにストアされた量を一時レジスタＴＥＭＰに書込む。
ＡＤＤ ＲＯＰはレジスタＴＥＭＰの量とレジスタＥＡ
Ｘの量とを加え、その結果をレジスタＴＥＭＰにストア
する。ＳＴＯＲＥ ＲＯＰは、レジスタＴＥＭＰの量を
ＥＣＸ×８の量に加えられたＥＢＸの量によって決定さ
れるアドレスでメモリにストアする。
【００３８】図６に示されるように、レジスターメモリ
加算命令は、３つの未処理バイトであるＡＤＤｏｐコー
ドバイト、ｍｏｄ ｒ／ｍバイト、およびｓｉｂバイト
に含まれる。ＩＣＡＣＨＥ１０４は、適切なプリデコー
ド情報を発生し、ｘ８６命令にＢＹＴＥＱ１０６の３つ
の位置を割当て、プリデコード情報およびｘ８６命令バ
イト（明瞭にするために分岐誤予測情報は省かれてい
る）をＢＹＴＥＱ１０６のそれぞれの位置に書込む。す
べての位置が有効と示される。プレフィックスバイトは
存在しない。ｏｐコードバイトに関するプリデコード情
報は１１００１であり、第１の位置におけるバイトキュ
ーエントリが、実行するのに３つのＲＯＰのシーケンス
を必要とするｘ８６命令のｏｐコードであり、プリデコ
ードされたｘ８６命令の最後のバイトではなく、プリデ
コードされたｘ８６命令の開始バイトであることを示
す。ｍｏｄ ｒ／ｍバイトのプリデコード情報は０１０
００であり、この要素がｏｐコードではなく、実行する
のに３つのＲＯＰのシーケンスを必要とするｘ８６命令
の一部であり、プリデコードされたｘ８６命令の最後の
バイトではなく、かつ割当てられたｘ８６命令の開始バ
イトでもないことを示す。ｓｉｂバイトに関するプリデ
コード情報は０１０１０であり、この要素がｏｐコード
ではなく、実行するのに３つのＲＯＰのシーケンスを必
要とするｘ８６命令の一部であり、プリデコードされた
ｘ８６命令の最後のバイトであって、プリデコードされ
たｘ８６命令の開始バイトではないことを示す。
加算命令は、３つの未処理バイトであるＡＤＤｏｐコー
ドバイト、ｍｏｄ ｒ／ｍバイト、およびｓｉｂバイト
に含まれる。ＩＣＡＣＨＥ１０４は、適切なプリデコー
ド情報を発生し、ｘ８６命令にＢＹＴＥＱ１０６の３つ
の位置を割当て、プリデコード情報およびｘ８６命令バ
イト（明瞭にするために分岐誤予測情報は省かれてい
る）をＢＹＴＥＱ１０６のそれぞれの位置に書込む。す
べての位置が有効と示される。プレフィックスバイトは
存在しない。ｏｐコードバイトに関するプリデコード情
報は１１００１であり、第１の位置におけるバイトキュ
ーエントリが、実行するのに３つのＲＯＰのシーケンス
を必要とするｘ８６命令のｏｐコードであり、プリデコ
ードされたｘ８６命令の最後のバイトではなく、プリデ
コードされたｘ８６命令の開始バイトであることを示
す。ｍｏｄ ｒ／ｍバイトのプリデコード情報は０１０
００であり、この要素がｏｐコードではなく、実行する
のに３つのＲＯＰのシーケンスを必要とするｘ８６命令
の一部であり、プリデコードされたｘ８６命令の最後の
バイトではなく、かつ割当てられたｘ８６命令の開始バ
イトでもないことを示す。ｓｉｂバイトに関するプリデ
コード情報は０１０１０であり、この要素がｏｐコード
ではなく、実行するのに３つのＲＯＰのシーケンスを必
要とするｘ８６命令の一部であり、プリデコードされた
ｘ８６命令の最後のバイトであって、プリデコードされ
たｘ８６命令の開始バイトではないことを示す。
【００３９】図６はまた、３つを上回るＲＯＰにマッピ
ングするｘ８６命令の形態の分解、およびプリデコード
されたｘ８６命令がＢＹＴＥＱ１０６の位置にいかにス
トアされるかを示す一例を含む。たとえば、所望の演算
が、ＥＡＸレジスタによって指されたメモリ内の量をＥ
ＣＸレジスタにロードし、ＥＡＸレジスタによって指さ
れたメモリ内の量とＥＣＸレジスタの元の量との和をＥ
ＡＸレジスタにロードすることであると仮定する。命令
は、単一の命令、ＸＡＤＤ［ＥＡＸ］，ＥＣＸによって
ｘ８６アセンブリ言語で表わされる。３オペランドＲＩ
ＳＣアーキテクチャの一実施例では、ｘ８６ＸＡＤＤ命
令に等価な算術演算を行なうのに４つのＲＯＰの以下の
シーケンスを必要とする。
ングするｘ８６命令の形態の分解、およびプリデコード
されたｘ８６命令がＢＹＴＥＱ１０６の位置にいかにス
トアされるかを示す一例を含む。たとえば、所望の演算
が、ＥＡＸレジスタによって指されたメモリ内の量をＥ
ＣＸレジスタにロードし、ＥＡＸレジスタによって指さ
れたメモリ内の量とＥＣＸレジスタの元の量との和をＥ
ＡＸレジスタにロードすることであると仮定する。命令
は、単一の命令、ＸＡＤＤ［ＥＡＸ］，ＥＣＸによって
ｘ８６アセンブリ言語で表わされる。３オペランドＲＩ
ＳＣアーキテクチャの一実施例では、ｘ８６ＸＡＤＤ命
令に等価な算術演算を行なうのに４つのＲＯＰの以下の
シーケンスを必要とする。
【００４０】
【数２】
【００４１】ＬＯＡＤ ＲＯＰは、ＥＡＸレジスタによ
って特定されたアドレスを用いてメモリ内にストアされ
た量を一時レジスタＴＥＭＰ１に書込む。ＡＤＤ ＲＯ
ＰはＴＥＭＰ１レジスタ内の量とＥＣＸレジスタ内の量
とを加え、その結果を別の一時レジスタＴＥＭＰ０にス
トアする。ＳＴＯＲＥ ＲＯＰは、ＥＡＸレジスタによ
って特定されたアドレスを用いて一時レジスタＴＥＭＰ
０内の和をメモリにストアする。ＯＲ命令は、０とＴＥ
ＭＰ１内の量の論理和演算を行ない、その結果をＥＣＸ
レジスタに置くことによって一時レジスタＴＥＭＰ１内
の量をレジスタＥＣＸに動かす。
って特定されたアドレスを用いてメモリ内にストアされ
た量を一時レジスタＴＥＭＰ１に書込む。ＡＤＤ ＲＯ
ＰはＴＥＭＰ１レジスタ内の量とＥＣＸレジスタ内の量
とを加え、その結果を別の一時レジスタＴＥＭＰ０にス
トアする。ＳＴＯＲＥ ＲＯＰは、ＥＡＸレジスタによ
って特定されたアドレスを用いて一時レジスタＴＥＭＰ
０内の和をメモリにストアする。ＯＲ命令は、０とＴＥ
ＭＰ１内の量の論理和演算を行ない、その結果をＥＣＸ
レジスタに置くことによって一時レジスタＴＥＭＰ１内
の量をレジスタＥＣＸに動かす。
【００４２】図６に示されるように、ＸＡＤＤ命令は３
つの未処理バイトである第２バイトプレフィックスバイ
ト、第２バイトＸＡＤＤｏｐコードバイト、ｍｏｄ ｒ
／ｍバイトに含まれる。ＩＣＡＣＨＥ１０４は、適切な
プリデコード情報を発生し、ＢＹＴＥＱ１０６の４つの
位置すべてをｘ８６命令に割当て、プリデコード情報お
よびｘ８６命令バイト（明瞭にするために分岐誤予測情
報は省かれる）をＢＹＴＥＱ１０６のそれぞれの位置に
書込む。すべての位置は有効と示される。未処理の第２
バイトプレフィックスバイト００００１１１１は、ＩＣ
ＡＣＨＥ１０４によってコード化され、統合プレフィッ
クス０００００００１としてＢＹＴＥＱ１０６にストア
されることに留意されたい。統合プレフィックスバイト
に関するプリデコード情報は０１１０１であり、第１の
位置のバイトキューエントリがｏｐコードでないことを
示す。ＸＡＤＤ命令の第２バイトに関するプリデコード
情報は１１１００であり、第２の位置のバイトキューエ
ントリが実行するのに４つのＲＯＰのシーケンスを必要
とするｘ８６命令のｏｐコードであり、プリデコードさ
れたｘ８６命令の最後のバイトではなく、プリデコード
されたｘ８６命令の開始バイトでもないことを示す。ｍ
ｏｄ ｒ／ｍバイトに関するプリデコード情報は０１１
１０であり、この要素がｏｐコードではなく、プリデコ
ードされたｘ８６命令の最後のバイトであることを示
す。
つの未処理バイトである第２バイトプレフィックスバイ
ト、第２バイトＸＡＤＤｏｐコードバイト、ｍｏｄ ｒ
／ｍバイトに含まれる。ＩＣＡＣＨＥ１０４は、適切な
プリデコード情報を発生し、ＢＹＴＥＱ１０６の４つの
位置すべてをｘ８６命令に割当て、プリデコード情報お
よびｘ８６命令バイト（明瞭にするために分岐誤予測情
報は省かれる）をＢＹＴＥＱ１０６のそれぞれの位置に
書込む。すべての位置は有効と示される。未処理の第２
バイトプレフィックスバイト００００１１１１は、ＩＣ
ＡＣＨＥ１０４によってコード化され、統合プレフィッ
クス０００００００１としてＢＹＴＥＱ１０６にストア
されることに留意されたい。統合プレフィックスバイト
に関するプリデコード情報は０１１０１であり、第１の
位置のバイトキューエントリがｏｐコードでないことを
示す。ＸＡＤＤ命令の第２バイトに関するプリデコード
情報は１１１００であり、第２の位置のバイトキューエ
ントリが実行するのに４つのＲＯＰのシーケンスを必要
とするｘ８６命令のｏｐコードであり、プリデコードさ
れたｘ８６命令の最後のバイトではなく、プリデコード
されたｘ８６命令の開始バイトでもないことを示す。ｍ
ｏｄ ｒ／ｍバイトに関するプリデコード情報は０１１
１０であり、この要素がｏｐコードではなく、プリデコ
ードされたｘ８６命令の最後のバイトであることを示
す。
【００４３】［ＩＤＥＣＯＤＥ概論］ＩＤＥＣＯＤＥ１
０８は２ステージパイプラインデコーダであり、ＢＹＴ
ＥＱ１０６からプリデコードされたｘ８６命令バイトを
受取り、それらをそれぞれのＲＯＰのシーケンスに変換
し、複数の発行位置からＲＯＰを迅速に発行する。複数
命令投入の機会を最大にするために、ほとんどの単純な
命令に関しては変換はハードワイヤの高速変換経路で扱
われ、これは図７の実施例において３つ以下のＲＯＰに
マッピングするｘ８６命令に適用される。３つを上回る
ＲＯＰを必要とする命令および頻繁には用いられない命
令は、マイクロコードＲＯＭに含まれるマイクロコード
シーケンスによって扱われる。ｘ８６命令が複数ＲＯＰ
命令にマッピングされても、マイクロコードＲＯＭにマ
ッピングされても、プリデコードされたｘ８６命令情報
は複数の発行位置で複写され、各発行位置が独立して、
および他の発行位置と並列に作用することを可能にす
る。
０８は２ステージパイプラインデコーダであり、ＢＹＴ
ＥＱ１０６からプリデコードされたｘ８６命令バイトを
受取り、それらをそれぞれのＲＯＰのシーケンスに変換
し、複数の発行位置からＲＯＰを迅速に発行する。複数
命令投入の機会を最大にするために、ほとんどの単純な
命令に関しては変換はハードワイヤの高速変換経路で扱
われ、これは図７の実施例において３つ以下のＲＯＰに
マッピングするｘ８６命令に適用される。３つを上回る
ＲＯＰを必要とする命令および頻繁には用いられない命
令は、マイクロコードＲＯＭに含まれるマイクロコード
シーケンスによって扱われる。ｘ８６命令が複数ＲＯＰ
命令にマッピングされても、マイクロコードＲＯＭにマ
ッピングされても、プリデコードされたｘ８６命令情報
は複数の発行位置で複写され、各発行位置が独立して、
および他の発行位置と並列に作用することを可能にす
る。
【００４４】ＤＥＣＯＤＥ１ステージにおいて、ＩＤＥ
ＣＯＤＥ１０８は、ｘ８６プリデコード命令のＲＯＰが
高速経路で発生されるべきか、またはマイクロコードＲ
ＯＭ経路で発生されるべきかを決定する。図７の実施例
において、ＲＯＰシーケンスに関する情報は、１サイク
ルについて４つまでのｘ８６命令については４つまでの
ＲＯＰを用いて高速経路論理によって発生されるか、ま
たは１つのプリデコードされたｘ８６命令についてはマ
イクロコードＲＯＭから読出される。ＲＯＰを発生する
のに必要とされるマイクロコードＲＯＭ経路および高速
経路からの情報は、ＲＯＰが進むように指定される機能
ユニットのタイプ、その機能ユニットで実行されるべき
特定の単純なＲＩＳＣ類似命令、ＲＯＰに関するソース
および行先ポインタ、ＲＯＰのサイズ情報、ロードまた
はストアＲＯＰであればアドレスモード、およびＲＯＰ
に関する命令からのものがあれば即値フィールドを含
む。好ましくは、マイクロコードＲＯＭアクセスは高速
経路デコードとは混合されず、このことはマイクロコー
ドＲＯＭをシフトする必要をなくす。ＤＥＣＯＤＥ２ス
テージにおいて、ＩＤＥＣＯＤＥ１０８は高速経路また
はマイクロコードＲＯＭからのＲＯＰ情報を選択し、増
大して、完全なＲＯＰを供給して、これらは機能ユニッ
ト１３１−１３６で実行される。
ＣＯＤＥ１０８は、ｘ８６プリデコード命令のＲＯＰが
高速経路で発生されるべきか、またはマイクロコードＲ
ＯＭ経路で発生されるべきかを決定する。図７の実施例
において、ＲＯＰシーケンスに関する情報は、１サイク
ルについて４つまでのｘ８６命令については４つまでの
ＲＯＰを用いて高速経路論理によって発生されるか、ま
たは１つのプリデコードされたｘ８６命令についてはマ
イクロコードＲＯＭから読出される。ＲＯＰを発生する
のに必要とされるマイクロコードＲＯＭ経路および高速
経路からの情報は、ＲＯＰが進むように指定される機能
ユニットのタイプ、その機能ユニットで実行されるべき
特定の単純なＲＩＳＣ類似命令、ＲＯＰに関するソース
および行先ポインタ、ＲＯＰのサイズ情報、ロードまた
はストアＲＯＰであればアドレスモード、およびＲＯＰ
に関する命令からのものがあれば即値フィールドを含
む。好ましくは、マイクロコードＲＯＭアクセスは高速
経路デコードとは混合されず、このことはマイクロコー
ドＲＯＭをシフトする必要をなくす。ＤＥＣＯＤＥ２ス
テージにおいて、ＩＤＥＣＯＤＥ１０８は高速経路また
はマイクロコードＲＯＭからのＲＯＰ情報を選択し、増
大して、完全なＲＯＰを供給して、これらは機能ユニッ
ト１３１−１３６で実行される。
【００４５】ＩＤＥＣＯＤＥ１０８はまた、完全に発行
されたプリデコードｘ８６命令がＢＹＴＥＱ１０６から
シフトされ、次の未発行または部分的に発行されたプリ
デコードｘ８６命令が「キューの先頭」にシフトされる
ように、ＢＹＴＥＱ１０６のシフトを制御する。
されたプリデコードｘ８６命令がＢＹＴＥＱ１０６から
シフトされ、次の未発行または部分的に発行されたプリ
デコードｘ８６命令が「キューの先頭」にシフトされる
ように、ＢＹＴＥＱ１０６のシフトを制御する。
【００４６】ＩＤＥＣＯＤＥ１０８はまた、ＢＹＴＥＱ
１０６における問題を検出し、マイクロコードエントリ
ポイントを強制することによって適切なようにＩＣＡＣ
ＨＥ１０４に間接的に再び指示を与える。ＩＤＥＣＯＤ
Ｅ１０８はまた、ＩＣＡＣＨＥ１０４内のキャッシュリ
フィル論理によって、およびＢＲＮＳＥＣ１３５内の例
外およびマイクロブランチ誤予測論理によって始まりを
示されたマイクロコードＲＯＭエントリポイントを受入
れる。ＢＲＮＳＥＣ１３５によって発生されたマイクロ
コードエントリポイントは、ＸＴＡＲＧＥＴバス１０３
を介してＩＤＥＣＯＤＥ１０８に送られる。
１０６における問題を検出し、マイクロコードエントリ
ポイントを強制することによって適切なようにＩＣＡＣ
ＨＥ１０４に間接的に再び指示を与える。ＩＤＥＣＯＤ
Ｅ１０８はまた、ＩＣＡＣＨＥ１０４内のキャッシュリ
フィル論理によって、およびＢＲＮＳＥＣ１３５内の例
外およびマイクロブランチ誤予測論理によって始まりを
示されたマイクロコードＲＯＭエントリポイントを受入
れる。ＢＲＮＳＥＣ１３５によって発生されたマイクロ
コードエントリポイントは、ＸＴＡＲＧＥＴバス１０３
を介してＩＤＥＣＯＤＥ１０８に送られる。
【００４７】ＩＤＥＣＯＤＥ１０８のアーキテクチャは
図７に示され、ＩＤＥＣＯＤＥ１０８における主な事象
に関するタイミング図は図８に示される。ＲＯＰマルチ
プレクサＲＯＰＭＵＸ７００は、ＢＹＴＥＱ１０６のエ
ントリを４つの発行位置７１０、７２０、７３０および
７４０に送り、これらはそれぞれの高速コンバータＦＡ
ＳＴＣＯＮＶ０ ７１２、ＦＡＳＴＣＯＮＶ１ ７２
２、ＦＡＳＴＣＯＮＶ２７３２、およびＦＡＳＴＣＯＮ
Ｖ３ ７４２と、それぞれの共通ステージＩＣＯＭＭＯ
Ｎ０ ７１４、ＩＣＯＭＭＯＮ１ ７２４、ＩＣＯＭＭ
ＯＮ２ ７３４、およびＩＣＯＭＭＯＮ３ ７４４と、
それぞれのマイクロコードＲＯＭであるＭＲＯＭ０ ７
１６、ＭＲＯＭ１ ７２６、ＭＲＯＭ２ ７３６、およ
びＭＲＯＭ３ ７４６とを含む。ＭＲＯＭ０ ７１６、
ＭＲＯＭ１ ７２６、ＭＲＯＭ２７３６、およびＭＲＯ
Ｍ３ ７４６は、マイクロコードＲＯＭコントローラＩ
ＤＥＣＣＮＴＬ７６０によって制御される。これらの要
素は一般にＩＤＥＣＯＤＥ１０８の第１ステージを形成
する。ＩＤＥＣＯＤＥ１０８の第２のステージは、一般
にＲＯＰＳＥＬＥＣＴ０ ７１８、ＲＯＰＳＥＬＥＣＴ
１ ７２８、ＲＯＰＳＥＬＥＣＴ２ ７３８、およびＲ
ＯＰＳＥＬＥＣＴ３ ７４８において、ならびにＲＯＰ
ＳＨＡＲＥＤ７９０において実現される。
図７に示され、ＩＤＥＣＯＤＥ１０８における主な事象
に関するタイミング図は図８に示される。ＲＯＰマルチ
プレクサＲＯＰＭＵＸ７００は、ＢＹＴＥＱ１０６のエ
ントリを４つの発行位置７１０、７２０、７３０および
７４０に送り、これらはそれぞれの高速コンバータＦＡ
ＳＴＣＯＮＶ０ ７１２、ＦＡＳＴＣＯＮＶ１ ７２
２、ＦＡＳＴＣＯＮＶ２７３２、およびＦＡＳＴＣＯＮ
Ｖ３ ７４２と、それぞれの共通ステージＩＣＯＭＭＯ
Ｎ０ ７１４、ＩＣＯＭＭＯＮ１ ７２４、ＩＣＯＭＭ
ＯＮ２ ７３４、およびＩＣＯＭＭＯＮ３ ７４４と、
それぞれのマイクロコードＲＯＭであるＭＲＯＭ０ ７
１６、ＭＲＯＭ１ ７２６、ＭＲＯＭ２ ７３６、およ
びＭＲＯＭ３ ７４６とを含む。ＭＲＯＭ０ ７１６、
ＭＲＯＭ１ ７２６、ＭＲＯＭ２７３６、およびＭＲＯ
Ｍ３ ７４６は、マイクロコードＲＯＭコントローラＩ
ＤＥＣＣＮＴＬ７６０によって制御される。これらの要
素は一般にＩＤＥＣＯＤＥ１０８の第１ステージを形成
する。ＩＤＥＣＯＤＥ１０８の第２のステージは、一般
にＲＯＰＳＥＬＥＣＴ０ ７１８、ＲＯＰＳＥＬＥＣＴ
１ ７２８、ＲＯＰＳＥＬＥＣＴ２ ７３８、およびＲ
ＯＰＳＥＬＥＣＴ３ ７４８において、ならびにＲＯＰ
ＳＨＡＲＥＤ７９０において実現される。
【００４８】ＩＤＥＣＯＤＥ１０８はＩＤＥＣＣＮＴＬ
７６０によって制御される。ＩＤＥＣＣＮＴＬ７６０は
組合せ論理またはプログラマブルアレイ論理の論理構造
を含み、ＴＡＤバス１１８に命令タイプ情報を供給する
こと、現在の発行ウィンドウ内の幾つのＲＯＰがＲＩＳ
Ｃコア１１０に受入れられるかを予測すること、予測に
鑑みてＢＹＴＥＱ１０６をいかにシフトするかをＩＣＡ
ＣＨＥ１０４に知らせること、ＢＹＴＥＱ１０６の先頭
にあるプリデコードされたｘ８６命令についてまだ発行
されていないＲＯＰの数をＲＯＰＭＵＸ７００に知らせ
ること、マイクロコードおよび制御ＲＯＭにアクセスす
ること等の一般的な制御機能を行なう。これらの機能を
行なうために、ＩＤＥＣＣＮＴＬ７６０は、ＲＩＳＣコ
ア１１０の機能ユニット１３１−１３６、およびプロセ
ッサ１００の他のユニットから種々の情報を受取る。
７６０によって制御される。ＩＤＥＣＣＮＴＬ７６０は
組合せ論理またはプログラマブルアレイ論理の論理構造
を含み、ＴＡＤバス１１８に命令タイプ情報を供給する
こと、現在の発行ウィンドウ内の幾つのＲＯＰがＲＩＳ
Ｃコア１１０に受入れられるかを予測すること、予測に
鑑みてＢＹＴＥＱ１０６をいかにシフトするかをＩＣＡ
ＣＨＥ１０４に知らせること、ＢＹＴＥＱ１０６の先頭
にあるプリデコードされたｘ８６命令についてまだ発行
されていないＲＯＰの数をＲＯＰＭＵＸ７００に知らせ
ること、マイクロコードおよび制御ＲＯＭにアクセスす
ること等の一般的な制御機能を行なう。これらの機能を
行なうために、ＩＤＥＣＣＮＴＬ７６０は、ＲＩＳＣコ
ア１１０の機能ユニット１３１−１３６、およびプロセ
ッサ１００の他のユニットから種々の情報を受取る。
【００４９】ＦＡＳＴＣＯＮＶｘ９０２（図９および図
１７）は、高速コンバータＦＡＳＴＣＯＮＶ０ ７１
２、ＦＡＳＴＣＯＮＶ１ ７２２、ＦＡＳＴＣＯＮＶ２
７３２、およびＦＡＳＴＣＯＮＶ３ ７４２の各々を
表わす。ＦＡＳＴＣＯＮＶｘ９０２は多くのタイプの
「単純な」ｘ８６命令（すなわち３つ以下のＲＯＰへの
マッピングをするもの）のＲＯＰへの高速変換を行な
う。各発行位置におけるＦＡＳＴＣＯＮＶｘ９０２は、
ｘ８６命令を実行するのに必要なＲＯＰのシーケンス
（シーケンスは１つまたはそれ以上のＲＯＰである）の
それぞれの１つにｘ８６命令を変換し、あるプレフィッ
クスおよびＳＩＢバイトに関してＲＯＰの動作を変更す
る。ＦＡＳＴＣＯＮＶｘ９０２は、ＤＥＣＯＤＥ２ステ
ージの段階１の早い時期にラッチされる組合せ論理また
はプログラムアレイ論理のいずれとしても実現される。
１７）は、高速コンバータＦＡＳＴＣＯＮＶ０ ７１
２、ＦＡＳＴＣＯＮＶ１ ７２２、ＦＡＳＴＣＯＮＶ２
７３２、およびＦＡＳＴＣＯＮＶ３ ７４２の各々を
表わす。ＦＡＳＴＣＯＮＶｘ９０２は多くのタイプの
「単純な」ｘ８６命令（すなわち３つ以下のＲＯＰへの
マッピングをするもの）のＲＯＰへの高速変換を行な
う。各発行位置におけるＦＡＳＴＣＯＮＶｘ９０２は、
ｘ８６命令を実行するのに必要なＲＯＰのシーケンス
（シーケンスは１つまたはそれ以上のＲＯＰである）の
それぞれの１つにｘ８６命令を変換し、あるプレフィッ
クスおよびＳＩＢバイトに関してＲＯＰの動作を変更す
る。ＦＡＳＴＣＯＮＶｘ９０２は、ＤＥＣＯＤＥ２ステ
ージの段階１の早い時期にラッチされる組合せ論理また
はプログラムアレイ論理のいずれとしても実現される。
【００５０】あまり使用されないｘ８６命令および実行
するのに３つを上回るＲＯＰのＲＯＰシーケンスを必要
とするｘ８６命令は、マイクロコードＲＯＭにマッピン
グされる。一般に、３つを上回るＲＯＰにマッピングす
るｘ８６命令は、ＣＡＬＬゲート命令、ＳＴＲＩＮＧム
ーブ命令、および超越浮動小数点ルーチン等の複雑な対
話型命令である。その場合、ＩＤＥＣＯＤＥ１０８にお
ける制御論理はエントリポイントとして知られるマイク
ロコードＲＯＭアドレスを形成し、そのエントリポイン
トに基づいて、１サイクルあたり４つのＲＯＰについて
ＭＲＯＭ０ ７１６、ＭＲＯＭ ７２６、ＭＲＯＭ２
７３６、およびＭＲＯＭ３ ７４６にストアされたマイ
クロコードＲＯＭ命令からＲＯＰシーケンスを読出す。
ＭＲＯＭｘ９０６（図９および図１７）は、マイクロコ
ードＲＯＭであるＭＲＯＭ０ ７１６、ＭＲＯＭ１ ７
２６、ＭＲＯＭ２ ７３６、およびＭＲＯＭ３ ７４６
の各々を表わす。ＭＲＯＭｘ９０６は、ＦＡＳＴＣＯＮ
Ｖｘ９０２において互換性のないｘ８６命令を扱うため
の１０２４×５９ＲＯＭアレイである。
するのに３つを上回るＲＯＰのＲＯＰシーケンスを必要
とするｘ８６命令は、マイクロコードＲＯＭにマッピン
グされる。一般に、３つを上回るＲＯＰにマッピングす
るｘ８６命令は、ＣＡＬＬゲート命令、ＳＴＲＩＮＧム
ーブ命令、および超越浮動小数点ルーチン等の複雑な対
話型命令である。その場合、ＩＤＥＣＯＤＥ１０８にお
ける制御論理はエントリポイントとして知られるマイク
ロコードＲＯＭアドレスを形成し、そのエントリポイン
トに基づいて、１サイクルあたり４つのＲＯＰについて
ＭＲＯＭ０ ７１６、ＭＲＯＭ ７２６、ＭＲＯＭ２
７３６、およびＭＲＯＭ３ ７４６にストアされたマイ
クロコードＲＯＭ命令からＲＯＰシーケンスを読出す。
ＭＲＯＭｘ９０６（図９および図１７）は、マイクロコ
ードＲＯＭであるＭＲＯＭ０ ７１６、ＭＲＯＭ１ ７
２６、ＭＲＯＭ２ ７３６、およびＭＲＯＭ３ ７４６
の各々を表わす。ＭＲＯＭｘ９０６は、ＦＡＳＴＣＯＮ
Ｖｘ９０２において互換性のないｘ８６命令を扱うため
の１０２４×５９ＲＯＭアレイである。
【００５１】発行位置７１０、７２０、７３０および７
４０はまた、それぞれのパイプラインステージＩＣＯＭ
ＭＯＮ０ ７１４、ＩＣＯＭＭＯＮ１ ７２４、ＩＣＯ
ＭＭＯＮ２ ７３４、およびＩＣＯＭＭＯＮ３ ７４４
を含む。ＩＣＯＭＭＯＮｘ９０４（図９および図１７）
は、パイプラインステージＩＣＯＭＭＯＮ０ ７１４、
ＩＣＯＭＭＯＮ１ ７２４、ＩＣＯＭＭＯＮ２ ７３
４、およびＩＣＯＭＭＯＮ３ ７４４の各々を表わす。
ＩＣＯＭＭＯＮｘ９０４は、発行位置ｘ（ｘ＝０，１，
２，３）のＦＡＳＴＣＯＮＶｘ９０２およびＭＲＯＭｘ
９０６と関連する。命令が高速経路命令であるかまたは
マイクロコードＲＯＭ命令であるかにかかわらず特定の
態様で効果的に扱うことができ、かつＭＲＯＭｘ９０６
における発生を必要としない、ｘ８６命令変換動作の一
部が実行され、ＦＡＳＴＣＯＮＶｘ９０２またはＭＲＯ
Ｍｘ９０６の種々のステージにおける命令の部分の処理
と歩調を合わせて、変換を必要としない共通データとと
もにＩＣＯＭＭＯＮｘ９０４を介してパイプライン化さ
れる。ＩＣＯＭＭＯＮｘ９０４はまた、高速経路命令お
よびＭＲＯＭ命令の両方によって用いられるアドレス計
算を行なうために使用されるレジスタポインタを追跡す
る。有利に、ＦＡＳＴＣＯＮＶｘ９０２の設計およびＭ
ＲＯＭｘ９０６の設計は簡略化される。ＩＣＯＭＭＯＮ
ｘ９０４は、ＤＥＣＯＤＥ２ステージの段階１の早い時
期にラッチされるプログラマブルアレイ論理または組合
せ論理として実現される。すべてのｘ８６命令がこの論
理を用いる。
４０はまた、それぞれのパイプラインステージＩＣＯＭ
ＭＯＮ０ ７１４、ＩＣＯＭＭＯＮ１ ７２４、ＩＣＯ
ＭＭＯＮ２ ７３４、およびＩＣＯＭＭＯＮ３ ７４４
を含む。ＩＣＯＭＭＯＮｘ９０４（図９および図１７）
は、パイプラインステージＩＣＯＭＭＯＮ０ ７１４、
ＩＣＯＭＭＯＮ１ ７２４、ＩＣＯＭＭＯＮ２ ７３
４、およびＩＣＯＭＭＯＮ３ ７４４の各々を表わす。
ＩＣＯＭＭＯＮｘ９０４は、発行位置ｘ（ｘ＝０，１，
２，３）のＦＡＳＴＣＯＮＶｘ９０２およびＭＲＯＭｘ
９０６と関連する。命令が高速経路命令であるかまたは
マイクロコードＲＯＭ命令であるかにかかわらず特定の
態様で効果的に扱うことができ、かつＭＲＯＭｘ９０６
における発生を必要としない、ｘ８６命令変換動作の一
部が実行され、ＦＡＳＴＣＯＮＶｘ９０２またはＭＲＯ
Ｍｘ９０６の種々のステージにおける命令の部分の処理
と歩調を合わせて、変換を必要としない共通データとと
もにＩＣＯＭＭＯＮｘ９０４を介してパイプライン化さ
れる。ＩＣＯＭＭＯＮｘ９０４はまた、高速経路命令お
よびＭＲＯＭ命令の両方によって用いられるアドレス計
算を行なうために使用されるレジスタポインタを追跡す
る。有利に、ＦＡＳＴＣＯＮＶｘ９０２の設計およびＭ
ＲＯＭｘ９０６の設計は簡略化される。ＩＣＯＭＭＯＮ
ｘ９０４は、ＤＥＣＯＤＥ２ステージの段階１の早い時
期にラッチされるプログラマブルアレイ論理または組合
せ論理として実現される。すべてのｘ８６命令がこの論
理を用いる。
【００５２】セレクタ回路ＲＯＰＳＥＬＥＣＴｘ１５０
０（図１７）は、ＲＯＰＳＥＬＥＣＴ０ ７１８、ＲＯ
ＰＳＥＬＥＣＴ１ ７２８、ＲＯＰＳＥＬＥＣＴ２ ７
３８、およびＲＯＰＳＥＬＥＣＴ３ ７４８の各々を表
わす。ＲＯＰＳＥＬＥＣＴｘ１５００は、ＦＡＳＴＣＯ
ＮＶｘ９０２およびＩＣＯＭＭＯＮｘ９０４の出力、ま
たはＭＲＯＭｘ９０６およびＩＣＯＭＭＯＮｘ９０４の
出力のいずれかを選択し、発行情報を発生する。ＲＯＰ
ＳＥＬＥＣＴｘ１５００はまた、即値アドレスまたは定
数を機能ユニット１３１−１３６に送るために即値フィ
ールド定数値を選択する。別のユニットであるＲＯＰＳ
ＨＡＲＥＤ７９０は、発行位置７１０、７２０、７３０
および７４０の各々におけるＲＯＰＳＥＬＥＣＴｘ１５
００からの情報に応答して、すべての発行位置によって
共有されている資源に関する発行情報を発生する。
０（図１７）は、ＲＯＰＳＥＬＥＣＴ０ ７１８、ＲＯ
ＰＳＥＬＥＣＴ１ ７２８、ＲＯＰＳＥＬＥＣＴ２ ７
３８、およびＲＯＰＳＥＬＥＣＴ３ ７４８の各々を表
わす。ＲＯＰＳＥＬＥＣＴｘ１５００は、ＦＡＳＴＣＯ
ＮＶｘ９０２およびＩＣＯＭＭＯＮｘ９０４の出力、ま
たはＭＲＯＭｘ９０６およびＩＣＯＭＭＯＮｘ９０４の
出力のいずれかを選択し、発行情報を発生する。ＲＯＰ
ＳＥＬＥＣＴｘ１５００はまた、即値アドレスまたは定
数を機能ユニット１３１−１３６に送るために即値フィ
ールド定数値を選択する。別のユニットであるＲＯＰＳ
ＨＡＲＥＤ７９０は、発行位置７１０、７２０、７３０
および７４０の各々におけるＲＯＰＳＥＬＥＣＴｘ１５
００からの情報に応答して、すべての発行位置によって
共有されている資源に関する発行情報を発生する。
【００５３】ＩＤＥＣＣＮＴＬ７６０は、ＩＤＥＣＯＤ
Ｅ１０８の種々のユニットの動作を制御するための何ら
かの適切なステートマシンである。３つ以下のＲＯＰに
マッピングする、頻繁に使用されるｘ８６命令に関して
の、図７のＩＤＥＣＯＤＥ１０８の機能は、図６のＡＤ
Ｄ命令がいかに処理されるかで示される。ＲＯＰＭＵＸ
７００は、ＡＤＤ命令を最初の３つの発行位置７１０、
７２０、および７３０に送る。ＡＤＤ命令は、発行位置
７１０、７２０および７３０のＦＡＳＴＣＯＮＶｘ９０
２およびＩＣＯＭＭＯＮｘ９０４ユニットで処理され
る。したがって、ＦＡＳＴＣＯＮＶ０ ７１２およびＩ
ＣＯＭＭＯＮ０７１４は、ＡＤＤ命令を第１のＲＯＰ
ＬＯＡＤ ＴＥＭＰ←［ＥＢＸ＋ＥＣＸ＊８］に変換す
るための初期論理演算を与える。同様の態様で、ＦＡＳ
ＴＣＯＮＶ１ ７２２およびＩＣＯＭＭＯＮ１ ７２４
は、ＡＤＤ命令を第２のＲＯＰＡＤＤ ＴＥＭＰ，ＴＥ
ＭＰ，ＥＡＸに変換するための初期論理演算を与え、Ｆ
ＡＳＴＣＯＮＶ２ ７３２およびＩＣＯＭＭＯＮ２ ７
３４は、ＡＤＤ命令を第３のＲＯＰ ＳＴＯＲＥ［ＥＢ
Ｘ＋ＥＣＸ＊８］←ＴＥＭＰに変換するための初期論理
演算を与える。
Ｅ１０８の種々のユニットの動作を制御するための何ら
かの適切なステートマシンである。３つ以下のＲＯＰに
マッピングする、頻繁に使用されるｘ８６命令に関して
の、図７のＩＤＥＣＯＤＥ１０８の機能は、図６のＡＤ
Ｄ命令がいかに処理されるかで示される。ＲＯＰＭＵＸ
７００は、ＡＤＤ命令を最初の３つの発行位置７１０、
７２０、および７３０に送る。ＡＤＤ命令は、発行位置
７１０、７２０および７３０のＦＡＳＴＣＯＮＶｘ９０
２およびＩＣＯＭＭＯＮｘ９０４ユニットで処理され
る。したがって、ＦＡＳＴＣＯＮＶ０ ７１２およびＩ
ＣＯＭＭＯＮ０７１４は、ＡＤＤ命令を第１のＲＯＰ
ＬＯＡＤ ＴＥＭＰ←［ＥＢＸ＋ＥＣＸ＊８］に変換す
るための初期論理演算を与える。同様の態様で、ＦＡＳ
ＴＣＯＮＶ１ ７２２およびＩＣＯＭＭＯＮ１ ７２４
は、ＡＤＤ命令を第２のＲＯＰＡＤＤ ＴＥＭＰ，ＴＥ
ＭＰ，ＥＡＸに変換するための初期論理演算を与え、Ｆ
ＡＳＴＣＯＮＶ２ ７３２およびＩＣＯＭＭＯＮ２ ７
３４は、ＡＤＤ命令を第３のＲＯＰ ＳＴＯＲＥ［ＥＢ
Ｘ＋ＥＣＸ＊８］←ＴＥＭＰに変換するための初期論理
演算を与える。
【００５４】頻繁には使用されないｘ８６命令および４
つ以上のＲＯＰのシーケンスにマッピングするｘ８６命
令に関しての図７のＩＤＥＣＯＤＥ１０８の機能は、図
６のＸＡＤＤ命令がいかに処理されるかで示される。Ｂ
ＹＴＥＱ１０６の先頭に位置するＸＡＤＤ命令は、ＲＯ
ＰＭＵＸ７００によって４つの発行位置７１０、７２
０、７３０および７４０のすべてに送られ、発行位置７
１０、７２０、７３０および７４０のＩＣＯＭＭＯＮｘ
９０４ユニットで処理される。ＸＡＤＤ命令はＩＤＥＣ
ＣＮＴＬ７６０にも供給され、これはＭＲＯＭ０ ７１
６、ＭＲＯＭ１７２６、ＭＲＯＭ２ ７３６およびＭＲ
ＯＭ３ ７４６にアクセスするための、および制御ＲＯ
Ｍ７５０にアクセスするためのエントリポイント値を決
定する。エントリポイントに基づいて、シーケンスにお
ける第１のＲＯＰに関するＲＯＰ情報がＭＲＯＭ０ ７
１６から読出され、ＩＣＯＭＭＯＮ０ ７１４の出力と
組合わされて、第１のＲＯＰ ＬＯＡＤ ＴＥＭＰ１，
［ＥＢＸ］を供給する。同様の態様で、シーケンスの第
２のＲＯＰに関するＲＯＰ情報が、エントリポイントの
値に従ってＭＲＯＭ１ ７２６から読出され、ＩＣＯＭ
ＭＯＮ１ ７２４の出力と組合わされて、第２のＲＯＰ
ＡＤＤ ＴＥＭＰ０，ＴＥＭＰ１，ＥＣＸを供給し、
シーケンスの第３のＲＯＰに関するＲＯＰ情報は、エン
トリポイントの値に従ってＭＲＯＭ２ ７３６から読出
され、ＩＣＯＭＭＯＮ２ ７３４の出力と組合わされて
第３のＲＯＰ ＳＴＯＲＥ［ＥＡＸ］，ＴＥＭＰ０を供
給し、シーケンスの第４のＲＯＰに関するＲＯＰ情報
は、エントリポイントの値に従ってＭＲＯＭ３ ７４６
から読出され、ＩＣＯＭＭＯＮ３ ７４４の出力と組合
わされて、第４のＲＯＰ ＯＲ ＥＣＸ，ＴＥＭＰ１を
供給する。ｘ８６命令がそれを処理するのに利用可能な
発行位置の数を上回ってマッピングするべきであれば
（４つのＲＯＰにマッピングするＸＡＤＤ命令は該当し
ない）、処理は次のサイクルでも続き、第５のＲＯＰが
発行位置０から発行されるであろう。
つ以上のＲＯＰのシーケンスにマッピングするｘ８６命
令に関しての図７のＩＤＥＣＯＤＥ１０８の機能は、図
６のＸＡＤＤ命令がいかに処理されるかで示される。Ｂ
ＹＴＥＱ１０６の先頭に位置するＸＡＤＤ命令は、ＲＯ
ＰＭＵＸ７００によって４つの発行位置７１０、７２
０、７３０および７４０のすべてに送られ、発行位置７
１０、７２０、７３０および７４０のＩＣＯＭＭＯＮｘ
９０４ユニットで処理される。ＸＡＤＤ命令はＩＤＥＣ
ＣＮＴＬ７６０にも供給され、これはＭＲＯＭ０ ７１
６、ＭＲＯＭ１７２６、ＭＲＯＭ２ ７３６およびＭＲ
ＯＭ３ ７４６にアクセスするための、および制御ＲＯ
Ｍ７５０にアクセスするためのエントリポイント値を決
定する。エントリポイントに基づいて、シーケンスにお
ける第１のＲＯＰに関するＲＯＰ情報がＭＲＯＭ０ ７
１６から読出され、ＩＣＯＭＭＯＮ０ ７１４の出力と
組合わされて、第１のＲＯＰ ＬＯＡＤ ＴＥＭＰ１，
［ＥＢＸ］を供給する。同様の態様で、シーケンスの第
２のＲＯＰに関するＲＯＰ情報が、エントリポイントの
値に従ってＭＲＯＭ１ ７２６から読出され、ＩＣＯＭ
ＭＯＮ１ ７２４の出力と組合わされて、第２のＲＯＰ
ＡＤＤ ＴＥＭＰ０，ＴＥＭＰ１，ＥＣＸを供給し、
シーケンスの第３のＲＯＰに関するＲＯＰ情報は、エン
トリポイントの値に従ってＭＲＯＭ２ ７３６から読出
され、ＩＣＯＭＭＯＮ２ ７３４の出力と組合わされて
第３のＲＯＰ ＳＴＯＲＥ［ＥＡＸ］，ＴＥＭＰ０を供
給し、シーケンスの第４のＲＯＰに関するＲＯＰ情報
は、エントリポイントの値に従ってＭＲＯＭ３ ７４６
から読出され、ＩＣＯＭＭＯＮ３ ７４４の出力と組合
わされて、第４のＲＯＰ ＯＲ ＥＣＸ，ＴＥＭＰ１を
供給する。ｘ８６命令がそれを処理するのに利用可能な
発行位置の数を上回ってマッピングするべきであれば
（４つのＲＯＰにマッピングするＸＡＤＤ命令は該当し
ない）、処理は次のサイクルでも続き、第５のＲＯＰが
発行位置０から発行されるであろう。
【００５５】［ＲＯＰマルチプレクサＲＯＰＭＵＸ］図
１に示されるプロセッサ１００のアーキテクチャにおけ
る種々の機能ブロックおよびＩＤＥＣＯＤＥ１０８の他
の要素に関連して図９に示されるＲＯＰＭＵＸ７００
は、ＢＹＴＥＱ１０６における完全なプリデコードｘ８
６命令をＩＤＥＣＯＤＥ１０８内の発行位置７１０、７
２０、７３０および７４０の１つまたはそれ以上に割当
てる機能を果たす。１つまたはそれ以上のプリデコード
されたｘ８６命令は、ＢＹＴＥＱ１０６から、ＢＹＴＥ
Ｑ１０６の先頭にあるｘ８６命令から始まって、発行位
置７１０、７２０、７３０および７４０の利用可能なも
のに同時に送られる。たとえば、ＢＹＴＥＱ１０６にお
ける最初の４つのプリデコードされたｘ８６命令の各々
が１つのＲＯＰにマッピングするのであれば、ＢＹＴＥ
Ｑ１０６の先頭にある第１のプリデコードされたｘ８６
命令は発行位置０にマルチプレクスされ、第２のプリデ
コードされたｘ８６命令は発行位置１にマルチプレクス
され、第３のプリデコードされたｘ８６命令は発行位置
２にマルチプレクスされ、第４のプリデコードされたｘ
８６命令は発行位置３にマルチプレクスされる。その代
わりに、ＢＹＴＥＱ１０６の第２のプリデコードされた
ｘ８６命令が２つのＲＯＰにマッピングするのであれ
ば、第１のプリデコードされたｘ８６命令は発行位置０
にマルチプレクスされ、第２のプリデコードされたｘ８
６命令は発行位置１および２にマルチプレクスされ、第
３のプリデコードされたｘ８６命令は発行位置３にマル
チプレクスされる。
１に示されるプロセッサ１００のアーキテクチャにおけ
る種々の機能ブロックおよびＩＤＥＣＯＤＥ１０８の他
の要素に関連して図９に示されるＲＯＰＭＵＸ７００
は、ＢＹＴＥＱ１０６における完全なプリデコードｘ８
６命令をＩＤＥＣＯＤＥ１０８内の発行位置７１０、７
２０、７３０および７４０の１つまたはそれ以上に割当
てる機能を果たす。１つまたはそれ以上のプリデコード
されたｘ８６命令は、ＢＹＴＥＱ１０６から、ＢＹＴＥ
Ｑ１０６の先頭にあるｘ８６命令から始まって、発行位
置７１０、７２０、７３０および７４０の利用可能なも
のに同時に送られる。たとえば、ＢＹＴＥＱ１０６にお
ける最初の４つのプリデコードされたｘ８６命令の各々
が１つのＲＯＰにマッピングするのであれば、ＢＹＴＥ
Ｑ１０６の先頭にある第１のプリデコードされたｘ８６
命令は発行位置０にマルチプレクスされ、第２のプリデ
コードされたｘ８６命令は発行位置１にマルチプレクス
され、第３のプリデコードされたｘ８６命令は発行位置
２にマルチプレクスされ、第４のプリデコードされたｘ
８６命令は発行位置３にマルチプレクスされる。その代
わりに、ＢＹＴＥＱ１０６の第２のプリデコードされた
ｘ８６命令が２つのＲＯＰにマッピングするのであれ
ば、第１のプリデコードされたｘ８６命令は発行位置０
にマルチプレクスされ、第２のプリデコードされたｘ８
６命令は発行位置１および２にマルチプレクスされ、第
３のプリデコードされたｘ８６命令は発行位置３にマル
チプレクスされる。
【００５６】マイクロコードＲＯＭにマッピングせず、
発行ウィンドウに完全に納まらないプリデコードされた
ｘ８６命令は、第１の発行ウィンドウにおいて利用可能
であるできるだけ多くの発行位置７１０、７２０、７３
０および７４０に割当てられる。ＩＤＥＣＣＮＴＬ７６
０は信号ＰＡＲＴＩＡＬＤＩＳＰ［１：０］を用いて、
発行ウィンドウの前部にあるｘ８６命令の幾つかのＲＯ
Ｐが発行されたかどうかを判断し、既に発行されたＲＯ
Ｐには発行位置が割当てられないようにする。
発行ウィンドウに完全に納まらないプリデコードされた
ｘ８６命令は、第１の発行ウィンドウにおいて利用可能
であるできるだけ多くの発行位置７１０、７２０、７３
０および７４０に割当てられる。ＩＤＥＣＣＮＴＬ７６
０は信号ＰＡＲＴＩＡＬＤＩＳＰ［１：０］を用いて、
発行ウィンドウの前部にあるｘ８６命令の幾つかのＲＯ
Ｐが発行されたかどうかを判断し、既に発行されたＲＯ
Ｐには発行位置が割当てられないようにする。
【００５７】マイクロコードＲＯＭにマッピングし、Ｂ
ＹＴＥＱ１０６のキューの先頭にある、プリデコードさ
れたｘ８６命令のバイトキューエントリは、４つの発行
位置７１０、７２０、７３０および７４０のすべてに送
られる。
ＹＴＥＱ１０６のキューの先頭にある、プリデコードさ
れたｘ８６命令のバイトキューエントリは、４つの発行
位置７１０、７２０、７３０および７４０のすべてに送
られる。
【００５８】ＲＯＰＭＵＸ７００の動作は、ＢＹＴＥＱ
１０６に関するスキャン機能のフローチャートである図
１０ないし図１２と、ＢＹＴＥＱ１０６の特定のタイプ
のプリデコードされたｘ８６命令の要素がＲＯＰＭＵＸ
７００によってＩＤＥＣＯＤＥ１０８内の発行位置にい
かに送られるかを示す図１３および図１４とに示され
る。ＢＹＴＥＱ１０６がシフト動作の後で有効になる
と、ＲＯＰＭＵＸ７００はＢＹＴＥＱ１０６を「スキャ
ン」して、完全なプリデコードｘ８６命令およびこれら
がマッピングするＲＯＰの数を識別し、これについての
ある情報を得る。不必要な遅延を避けるために、スキャ
ンは、好ましくは組合せ論理またはプログラマブルアレ
イ論理を用いて本質的に同時に行なわれる。図１０ない
し図１２のフローチャートは、バイトキュースキャン論
理によって行なわれる種々の動作を示すためのものであ
り、これらの種々の動作の逐次的順序を必ずしも示すわ
けではないと解釈されたい。
１０６に関するスキャン機能のフローチャートである図
１０ないし図１２と、ＢＹＴＥＱ１０６の特定のタイプ
のプリデコードされたｘ８６命令の要素がＲＯＰＭＵＸ
７００によってＩＤＥＣＯＤＥ１０８内の発行位置にい
かに送られるかを示す図１３および図１４とに示され
る。ＢＹＴＥＱ１０６がシフト動作の後で有効になる
と、ＲＯＰＭＵＸ７００はＢＹＴＥＱ１０６を「スキャ
ン」して、完全なプリデコードｘ８６命令およびこれら
がマッピングするＲＯＰの数を識別し、これについての
ある情報を得る。不必要な遅延を避けるために、スキャ
ンは、好ましくは組合せ論理またはプログラマブルアレ
イ論理を用いて本質的に同時に行なわれる。図１０ない
し図１２のフローチャートは、バイトキュースキャン論
理によって行なわれる種々の動作を示すためのものであ
り、これらの種々の動作の逐次的順序を必ずしも示すわ
けではないと解釈されたい。
【００５９】動作１００２において、バイトキュースキ
ャン機能は、キューの先頭から始まって、全体で４つの
ＲＯＰにマッピングするＢＹＴＥＱ１０６の命令を識別
する。４つのＲＯＰが検出される前にキューの最後に出
会えば、バイトキュースキャン機能はＢＹＴＥＱＳ１０
６のすべての命令を識別する。命令はアレイＢＹＴＥＱ
におけるそのそれぞれの開始ビットを検出することによ
って識別され、各命令に関連するＲＯＰの数は、そのｏ
ｐコードバイトを識別し、ｏｐコードバイトに関連する
ＲＯＰビットの値を検出することによって決定される。
完全な命令は、命令の開始ビットがアレイＢＹＴＥＱＥ
の対向する終了ビットを有することを定めることによっ
て識別される。
ャン機能は、キューの先頭から始まって、全体で４つの
ＲＯＰにマッピングするＢＹＴＥＱ１０６の命令を識別
する。４つのＲＯＰが検出される前にキューの最後に出
会えば、バイトキュースキャン機能はＢＹＴＥＱＳ１０
６のすべての命令を識別する。命令はアレイＢＹＴＥＱ
におけるそのそれぞれの開始ビットを検出することによ
って識別され、各命令に関連するＲＯＰの数は、そのｏ
ｐコードバイトを識別し、ｏｐコードバイトに関連する
ＲＯＰビットの値を検出することによって決定される。
完全な命令は、命令の開始ビットがアレイＢＹＴＥＱＥ
の対向する終了ビットを有することを定めることによっ
て識別される。
【００６０】たとえば、図１３に示されるキューエント
リに与えられるスキャン機能を検討する。ビットＢＹＴ
ＥＱＳ［０］は第１の命令Ｉ１の開始を識別し、命令Ｉ
１のｏｐコードバイトＩ１−ＯＣはビットＢＹＴＥＱＰ
２［０］によって識別され、ＲＯＰの数、したがって命
令Ｉ１に割当てられるのに必要な発行位置の数は、ｏｐ
コードビットＢＹＴＥＱＰ１［０］およびＢＹＴＥＱＰ
０［０］によって示される。同様の態様で、第２の命令
Ｉ２の開始はビットＢＹＴＥＱＳ［３］によって識別さ
れ、そのｏｐコードバイトはビットＢＹＴＥＱＰ２
［５］によって識別され、命令Ｉ２がマッピングするＲ
ＯＰの数はビットＢＹＴＥＱＰ１［５］およびＢＹＴＥ
ＱＰ０［５］によって識別される。命令Ｉ１およびＩ２
は完全な命令である、というのはセットビットＢＹＴＥ
ＱＳ［０］が反対のセットビットＢＹＴＥＱＥ［２］を
有し、セットビットＢＹＴＥＱＳ［３］が反対のセット
ビットＢＹＴＥＱＥ［１１］を有するからである。
リに与えられるスキャン機能を検討する。ビットＢＹＴ
ＥＱＳ［０］は第１の命令Ｉ１の開始を識別し、命令Ｉ
１のｏｐコードバイトＩ１−ＯＣはビットＢＹＴＥＱＰ
２［０］によって識別され、ＲＯＰの数、したがって命
令Ｉ１に割当てられるのに必要な発行位置の数は、ｏｐ
コードビットＢＹＴＥＱＰ１［０］およびＢＹＴＥＱＰ
０［０］によって示される。同様の態様で、第２の命令
Ｉ２の開始はビットＢＹＴＥＱＳ［３］によって識別さ
れ、そのｏｐコードバイトはビットＢＹＴＥＱＰ２
［５］によって識別され、命令Ｉ２がマッピングするＲ
ＯＰの数はビットＢＹＴＥＱＰ１［５］およびＢＹＴＥ
ＱＰ０［５］によって識別される。命令Ｉ１およびＩ２
は完全な命令である、というのはセットビットＢＹＴＥ
ＱＳ［０］が反対のセットビットＢＹＴＥＱＥ［２］を
有し、セットビットＢＹＴＥＱＳ［３］が反対のセット
ビットＢＹＴＥＱＥ［１１］を有するからである。
【００６１】動作１００４において、ＲＯＰＭＵＸ７０
０は、発行位置内のＲＯＰに関して、所与の命令につい
てのＲＯＰシーケンスにおけるそれぞれの位置を示すた
めの制御信号ＲＯＰｘＮＵＭ［１：０］を発生する（図
８の事象８０４）。図１３の例では、ＲＯＰ０ＮＵＭは
０であり、ＲＯＰ１ＮＵＭは１であり、ＲＯＰ２ＮＵＭ
は２であり、ＲＯＰ３ＮＵＭは０である。
０は、発行位置内のＲＯＰに関して、所与の命令につい
てのＲＯＰシーケンスにおけるそれぞれの位置を示すた
めの制御信号ＲＯＰｘＮＵＭ［１：０］を発生する（図
８の事象８０４）。図１３の例では、ＲＯＰ０ＮＵＭは
０であり、ＲＯＰ１ＮＵＭは１であり、ＲＯＰ２ＮＵＭ
は２であり、ＲＯＰ３ＮＵＭは０である。
【００６２】動作１００６において、ＢＹＴＥＱ１０６
の先頭にあるプリデコードされたｘ８６命令がマイクロ
コードＲＯＭマッピング命令であるかどうかの判断が行
なわれる。ＢＹＴＥＱ１０６の先頭にあるプリデコード
されたｘ８６命令がマイクロコードＲＯＭマッピング命
令であれば、図１１の動作が行なわれる。ＢＹＴＥＱ１
０６の先頭にあるプリデコードされたｘ８６命令がマイ
クロコードＲＯＭマッピング命令でなければ、図１２の
動作が行なわれる。
の先頭にあるプリデコードされたｘ８６命令がマイクロ
コードＲＯＭマッピング命令であるかどうかの判断が行
なわれる。ＢＹＴＥＱ１０６の先頭にあるプリデコード
されたｘ８６命令がマイクロコードＲＯＭマッピング命
令であれば、図１１の動作が行なわれる。ＢＹＴＥＱ１
０６の先頭にあるプリデコードされたｘ８６命令がマイ
クロコードＲＯＭマッピング命令でなければ、図１２の
動作が行なわれる。
【００６３】ＢＹＴＥＱ１０６の先頭にあるプリデコー
ドされたｘ８６命令がマイクロコードＲＯＭマッピング
命令でなければ、発行位置７１０、７２０、７３０およ
び７４０が、動作１０３２（図１２）で、各プリデコー
ドされたｘ８６命令がマッピングするＲＯＰの数および
利用可能である発行位置の数に依存して、プリデコード
されたｘ８６命令に割当てられる（図８の事象８０
６）。この態様で割当てられた発行位置に関するＲＯＰ
ｘＮＵＭはそのそれぞれの値を割当てられ、制御信号Ｒ
ＯＰＭＲＯＭはアサートされず、各発行位置についての
ＭＵＸＶＡＬ［ｘ］はアサートされる。たとえば、命令
Ｉ１のＢＹＴＥＱＰ１［０］およびＢＹＴＥＱＰ０
［０］の値が、命令Ｉ１が３つのＲＯＰにマッピングす
ることを示す１０であると仮定する。最初の３つの発行
位置０、１および２が利用可能であり、命令１に割当て
られ、図１３に示されるとおりである。命令Ｉ２に関し
て、ＢＹＴＥＱＰ１［５］およびＢＹＴＥＱＰ０［５］
の値も、命令Ｉ２が３つのＲＯＰにマッピングすること
を示す１０であると仮定する。発行位置は１つしか利用
可能でないので、これは命令Ｉ２に割当てられる。発行
位置資源は、現在のデコードステージでは命令Ｉ２に対
して完全に割当てるには利用可能でないことに注目され
たい。必要とされる残りの２つの発行位置は次のサイク
ルで命令Ｉ２に割当てられ、これは命令Ｉ２がＢＹＴＥ
Ｑ１０６の先頭に、値２にセットされる制御信号ＰＡＲ
ＴＩＡＬＤＩＳＰに従ってシフトされた後である。現在
の発行ウィンドウでは未使用でありＢＹＴＥＱ１０６の
先頭にない何らかのｘ８６命令がマイクロコードＲＯＭ
にマッピングする場合には、発行位置がまだ割当てられ
る。しかしながら、このような態様で割当てられた発行
位置に関するＲＯＰｘＮＵＭは「ドントケア」である、
というのは制御信号ＲＯＰＭＲＯＭがアサートされず、
マイクロコードＲＯＭにマッピングされるがキューの先
頭にないｘ８６命令に割当てられる発行位置から発行さ
れるＲＯＰは有効とマークされないからである（発行位
置ｘに関するＭＵＸＶＡＬ［ｘ］はアサートされな
い）。有効でないＲＯＰはプロセッサ１００の後続のパ
イプラインステージで処理されない。
ドされたｘ８６命令がマイクロコードＲＯＭマッピング
命令でなければ、発行位置７１０、７２０、７３０およ
び７４０が、動作１０３２（図１２）で、各プリデコー
ドされたｘ８６命令がマッピングするＲＯＰの数および
利用可能である発行位置の数に依存して、プリデコード
されたｘ８６命令に割当てられる（図８の事象８０
６）。この態様で割当てられた発行位置に関するＲＯＰ
ｘＮＵＭはそのそれぞれの値を割当てられ、制御信号Ｒ
ＯＰＭＲＯＭはアサートされず、各発行位置についての
ＭＵＸＶＡＬ［ｘ］はアサートされる。たとえば、命令
Ｉ１のＢＹＴＥＱＰ１［０］およびＢＹＴＥＱＰ０
［０］の値が、命令Ｉ１が３つのＲＯＰにマッピングす
ることを示す１０であると仮定する。最初の３つの発行
位置０、１および２が利用可能であり、命令１に割当て
られ、図１３に示されるとおりである。命令Ｉ２に関し
て、ＢＹＴＥＱＰ１［５］およびＢＹＴＥＱＰ０［５］
の値も、命令Ｉ２が３つのＲＯＰにマッピングすること
を示す１０であると仮定する。発行位置は１つしか利用
可能でないので、これは命令Ｉ２に割当てられる。発行
位置資源は、現在のデコードステージでは命令Ｉ２に対
して完全に割当てるには利用可能でないことに注目され
たい。必要とされる残りの２つの発行位置は次のサイク
ルで命令Ｉ２に割当てられ、これは命令Ｉ２がＢＹＴＥ
Ｑ１０６の先頭に、値２にセットされる制御信号ＰＡＲ
ＴＩＡＬＤＩＳＰに従ってシフトされた後である。現在
の発行ウィンドウでは未使用でありＢＹＴＥＱ１０６の
先頭にない何らかのｘ８６命令がマイクロコードＲＯＭ
にマッピングする場合には、発行位置がまだ割当てられ
る。しかしながら、このような態様で割当てられた発行
位置に関するＲＯＰｘＮＵＭは「ドントケア」である、
というのは制御信号ＲＯＰＭＲＯＭがアサートされず、
マイクロコードＲＯＭにマッピングされるがキューの先
頭にないｘ８６命令に割当てられる発行位置から発行さ
れるＲＯＰは有効とマークされないからである（発行位
置ｘに関するＭＵＸＶＡＬ［ｘ］はアサートされな
い）。有効でないＲＯＰはプロセッサ１００の後続のパ
イプラインステージで処理されない。
【００６４】動作１０３４において、各発行位置はＢＹ
ＴＥＱ１０６にストアされたプリデコードｘ８６命令か
らの４つの要素を受取る。４つの要素とは、統合プレフ
ィックスデータ要素、ｏｐコード要素、ｍｏｄ ｒ／ｍ
要素、およびｓｉｂ要素である。命令の開始および終了
ビットから定められるように、プリデコードされたｘ８
６命令に要素が存在しなければ、不在の要素に対応する
発行位置で受取られる情報は「ドントケア」情報として
扱われる。たとえば、統合プレフィックス要素は図１３
の命令Ｉ１には存在しない。
ＴＥＱ１０６にストアされたプリデコードｘ８６命令か
らの４つの要素を受取る。４つの要素とは、統合プレフ
ィックスデータ要素、ｏｐコード要素、ｍｏｄ ｒ／ｍ
要素、およびｓｉｂ要素である。命令の開始および終了
ビットから定められるように、プリデコードされたｘ８
６命令に要素が存在しなければ、不在の要素に対応する
発行位置で受取られる情報は「ドントケア」情報として
扱われる。たとえば、統合プレフィックス要素は図１３
の命令Ｉ１には存在しない。
【００６５】図１３の例では、発行位置が割当てられる
命令は命令Ｉ１およびＩ２である。第１の命令Ｉ１はバ
イトキュー要素Ｉ１−ＯＣ、Ｉ１−ＭＲＭおよびＩ１−
ＳＩＢを含み、これらはそれぞれ、例示的に図６のＡＤ
Ｄ命令のｏｐコード要素、ｍｏｄ ｒ／ｍ要素、および
ｓｉｂ要素である。ＲＯＰＭＵＸ７００は、これらの３
つのバイトキュー要素を、不在の統合プレフィックス要
素に対応する空要素とともにそれが割当てられた発行位
置、すなわち第１、第２および第３の発行位置に送る。
第２のプリデコードされたｘ８６命令Ｉ２は、例示的
に、プレフィックス変更子、２つのｏｐコード、ｍｏｄ
ｒ／ｍデータ、ｓｉｂデータ、および変位／即値デー
タを有するｘ８６命令から得られる。第２の命令Ｉ２
は、２つのプレフィックス要素である再コード化された
プレフィックス要素Ｉ２−ＰＲＥＩとそれに続く統合プ
レフィックス要素Ｉ２−ＰＲＥＣから始まる。それに続
くのは、ｏｐコード要素Ｉ２−ＯＣ（２ｏｐコード命令
であることを知らせる未処理のｘ８６命令の第１のｏｐ
コードは、統合プレフィックス要素Ｉ２−ＰＲＥＣにお
けるビットによって表わされる）、ｍｏｄ ｒ／ｍ要素
Ｉ２−ＭＯＤＲＭ、およびｓｉｂ要素Ｉ２−ＳＩＢであ
る。これに続く４つのバイトキュー要素は、命令Ｉ２の
すべての変位／中間バイトである。ＲＯＰＭＵＸ７００
は、Ｉ２−ＰＲＥＣ、Ｉ２−ＯＣ、Ｉ２−ＭＲＭ、およ
びＩ２−ＳＩＢをそれに割当てられた発行位置、すなわ
ち第４の発行位置に送る。
命令は命令Ｉ１およびＩ２である。第１の命令Ｉ１はバ
イトキュー要素Ｉ１−ＯＣ、Ｉ１−ＭＲＭおよびＩ１−
ＳＩＢを含み、これらはそれぞれ、例示的に図６のＡＤ
Ｄ命令のｏｐコード要素、ｍｏｄ ｒ／ｍ要素、および
ｓｉｂ要素である。ＲＯＰＭＵＸ７００は、これらの３
つのバイトキュー要素を、不在の統合プレフィックス要
素に対応する空要素とともにそれが割当てられた発行位
置、すなわち第１、第２および第３の発行位置に送る。
第２のプリデコードされたｘ８６命令Ｉ２は、例示的
に、プレフィックス変更子、２つのｏｐコード、ｍｏｄ
ｒ／ｍデータ、ｓｉｂデータ、および変位／即値デー
タを有するｘ８６命令から得られる。第２の命令Ｉ２
は、２つのプレフィックス要素である再コード化された
プレフィックス要素Ｉ２−ＰＲＥＩとそれに続く統合プ
レフィックス要素Ｉ２−ＰＲＥＣから始まる。それに続
くのは、ｏｐコード要素Ｉ２−ＯＣ（２ｏｐコード命令
であることを知らせる未処理のｘ８６命令の第１のｏｐ
コードは、統合プレフィックス要素Ｉ２−ＰＲＥＣにお
けるビットによって表わされる）、ｍｏｄ ｒ／ｍ要素
Ｉ２−ＭＯＤＲＭ、およびｓｉｂ要素Ｉ２−ＳＩＢであ
る。これに続く４つのバイトキュー要素は、命令Ｉ２の
すべての変位／中間バイトである。ＲＯＰＭＵＸ７００
は、Ｉ２−ＰＲＥＣ、Ｉ２−ＯＣ、Ｉ２−ＭＲＭ、およ
びＩ２−ＳＩＢをそれに割当てられた発行位置、すなわ
ち第４の発行位置に送る。
【００６６】動作１０３６において、キューの次の先頭
は、発行される１、２、３および４のＲＯＰに関して定
められる。この情報はＢＹＴＥＱ１０６をシフトするの
に用いられる。図１４は、命令Ｉ２がＢＹＴＥＱ１０６
の先頭にシフトされた後の命令の発行を示す。命令Ｉ２
がマッピングする３つのＲＯＰは図１３に示されるデコ
ードステージでは部分的にしか発行されていないので、
最初の２つの発行位置０および１は、２の値（２進法１
０）を有する制御信号ＰＡＲＴＩＡＬＤＩＳＰ［１：
０］に従って命令Ｉ２に割当てられる。命令Ｉ３および
Ｉ４の各々が１つのＲＯＰにマッピングすると仮定すれ
ば、発行位置２は命令Ｉ３に割当てられ、発行位置３は
命令Ｉ４に割当てられる。
は、発行される１、２、３および４のＲＯＰに関して定
められる。この情報はＢＹＴＥＱ１０６をシフトするの
に用いられる。図１４は、命令Ｉ２がＢＹＴＥＱ１０６
の先頭にシフトされた後の命令の発行を示す。命令Ｉ２
がマッピングする３つのＲＯＰは図１３に示されるデコ
ードステージでは部分的にしか発行されていないので、
最初の２つの発行位置０および１は、２の値（２進法１
０）を有する制御信号ＰＡＲＴＩＡＬＤＩＳＰ［１：
０］に従って命令Ｉ２に割当てられる。命令Ｉ３および
Ｉ４の各々が１つのＲＯＰにマッピングすると仮定すれ
ば、発行位置２は命令Ｉ３に割当てられ、発行位置３は
命令Ｉ４に割当てられる。
【００６７】ＢＹＴＥＱ１０６の先頭にあるプリデコー
ドされたｘ８６命令がマイクロコードＲＯＭマッピング
命令であれば、４つの発行位置のすべてがマイクロコー
ドＲＯＭマッピング命令に割当てられる。マイクロコー
ドＲＯＭマッピング命令に関しては、ＢＹＴＥＱＰ１お
よびＢＹＴＥＱＰ０の値は１１であり、命令がマイクロ
コードＲＯＭマッピングであることを示す。４つの発行
位置資源の割当が、ｘ８６命令がマッピングするＲＯＰ
シーケンスの発行を完了させるのに十分でない場合に
は、４つの発行位置資源が、再び次のサイクルでマイク
ロコードマッピング命令に割当てられる。この態様で割
当てられた発行位置に関するＲＯＰｘＮＵＭは使用され
ていないので「ドントケア」であり、発行位置は有効と
マークされ（ＭＵＸＶＡＬ［３：０］ビットはアサート
される）、制御信号ＲＯＰＭＲＯＭは、マイクロコード
マッピングｘ８６命令がキューの先頭にあるのでアサー
トされる。
ドされたｘ８６命令がマイクロコードＲＯＭマッピング
命令であれば、４つの発行位置のすべてがマイクロコー
ドＲＯＭマッピング命令に割当てられる。マイクロコー
ドＲＯＭマッピング命令に関しては、ＢＹＴＥＱＰ１お
よびＢＹＴＥＱＰ０の値は１１であり、命令がマイクロ
コードＲＯＭマッピングであることを示す。４つの発行
位置資源の割当が、ｘ８６命令がマッピングするＲＯＰ
シーケンスの発行を完了させるのに十分でない場合に
は、４つの発行位置資源が、再び次のサイクルでマイク
ロコードマッピング命令に割当てられる。この態様で割
当てられた発行位置に関するＲＯＰｘＮＵＭは使用され
ていないので「ドントケア」であり、発行位置は有効と
マークされ（ＭＵＸＶＡＬ［３：０］ビットはアサート
される）、制御信号ＲＯＰＭＲＯＭは、マイクロコード
マッピングｘ８６命令がキューの先頭にあるのでアサー
トされる。
【００６８】動作１０２２において、ＩＤＥＣＣＮＴＬ
７６０はマイクロコードＲＯＭエントリポイントを形成
し、ＭＲＯＭ０ ７１６、ＭＲＯＭ１ ７２６、ＭＲＯ
Ｍ２７３６、およびＭＲＯＭ３ ７４６に含まれるＲＯ
Ｐシーケンスにアクセスする。最初は、エントリポイン
トは、ＢＹＴＥＱ１０６の先頭にあるＲＯＰ０ＰＲＥ、
ＲＯＰ０ＯＰ、ＲＯＰ０ＭＯＤＲＭ、およびＲＯＰ０Ｓ
ＩＢ要素と、プリデコードされたｘ８６命令から得られ
るモード（リアル／プロテクト）および優先順位レベル
情報等のプロセッサ状態情報とに基づき、その後マイク
ロコードシーケンス自体からの他の情報に基づく。
７６０はマイクロコードＲＯＭエントリポイントを形成
し、ＭＲＯＭ０ ７１６、ＭＲＯＭ１ ７２６、ＭＲＯ
Ｍ２７３６、およびＭＲＯＭ３ ７４６に含まれるＲＯ
Ｐシーケンスにアクセスする。最初は、エントリポイン
トは、ＢＹＴＥＱ１０６の先頭にあるＲＯＰ０ＰＲＥ、
ＲＯＰ０ＯＰ、ＲＯＰ０ＭＯＤＲＭ、およびＲＯＰ０Ｓ
ＩＢ要素と、プリデコードされたｘ８６命令から得られ
るモード（リアル／プロテクト）および優先順位レベル
情報等のプロセッサ状態情報とに基づき、その後マイク
ロコードシーケンス自体からの他の情報に基づく。
【００６９】動作１０２４において、ＢＹＴＥＱ１０６
の先頭にあるマイクロコードマッピングｘ８６命令から
の統合プレフィックスデータ要素、ｏｐコード要素、ｍ
ｏｄｒ／ｍ要素、およびｓｉｂ要素は、信号ＲＯＰｘＰ
ＲＥ、ＲＯＰｘＯＰ、ＲＯＰｘＭＯＤＲＭ、およびＲＯ
ＰｘＳＩＢ要素としてＩＣＯＭＭＯＮｘによって使用さ
れるためにすべての発行位置に供給される。命令の開始
および終了ビットから定められるとき、プリデコードさ
れたｘ８６命令に要素がなければ、不在の要素に対応す
る発行位置で受取られる情報は「ドントケア」情報とし
て扱われる。
の先頭にあるマイクロコードマッピングｘ８６命令から
の統合プレフィックスデータ要素、ｏｐコード要素、ｍ
ｏｄｒ／ｍ要素、およびｓｉｂ要素は、信号ＲＯＰｘＰ
ＲＥ、ＲＯＰｘＯＰ、ＲＯＰｘＭＯＤＲＭ、およびＲＯ
ＰｘＳＩＢ要素としてＩＣＯＭＭＯＮｘによって使用さ
れるためにすべての発行位置に供給される。命令の開始
および終了ビットから定められるとき、プリデコードさ
れたｘ８６命令に要素がなければ、不在の要素に対応す
る発行位置で受取られる情報は「ドントケア」情報とし
て扱われる。
【００７０】動作１０２６において、キューの次の先頭
が、発行される１、２、３および４のＲＯＰに関して定
められる。この情報は、マイクロコードマッピングｘ８
６命令がフルに発行される場合にＢＹＴＥＱ１０６のシ
フトのために用いられる。
が、発行される１、２、３および４のＲＯＰに関して定
められる。この情報は、マイクロコードマッピングｘ８
６命令がフルに発行される場合にＢＹＴＥＱ１０６のシ
フトのために用いられる。
【００７１】ＲＯＰＭＵＸ７００に関連する種々のデー
タ、アドレス、および制御信号は、２つのデコードステ
ージだけで命令デコードを完了するために、ＦＥＴＣ
Ｈ、ＤＥＣＯＤＥ１、およびＤＥＣＯＤＥ２パイプライ
ンステージの異なる時間に有効となる。ＦＥＴＣＨステ
ージの間、ＩＣＡＣＨＥ１０４からＲＯＰＭＵＸ７００
へのある分岐情報が有効になる。分岐予測は、その技術
が分岐が存在する際の十分な命令フェッチ速度を可能に
するので図１のプロセッサ１００において使用され、複
数の投入を伴なう性能の実現には必要である。分岐は、
同時係属中の米国特許出願連続番号第１４６，３８２号
（デイビッド・ビィ・ウィットおよびマイケル・ディ・
ゴダードの「高性能スーパースカラマイクロプロセッ
サ」に開示され、その全体をここに引用によって援用す
る。他の適切な分岐技術およびシステムは当該分野では
周知である。
タ、アドレス、および制御信号は、２つのデコードステ
ージだけで命令デコードを完了するために、ＦＥＴＣ
Ｈ、ＤＥＣＯＤＥ１、およびＤＥＣＯＤＥ２パイプライ
ンステージの異なる時間に有効となる。ＦＥＴＣＨステ
ージの間、ＩＣＡＣＨＥ１０４からＲＯＰＭＵＸ７００
へのある分岐情報が有効になる。分岐予測は、その技術
が分岐が存在する際の十分な命令フェッチ速度を可能に
するので図１のプロセッサ１００において使用され、複
数の投入を伴なう性能の実現には必要である。分岐は、
同時係属中の米国特許出願連続番号第１４６，３８２号
（デイビッド・ビィ・ウィットおよびマイケル・ディ・
ゴダードの「高性能スーパースカラマイクロプロセッ
サ」に開示され、その全体をここに引用によって援用す
る。他の適切な分岐技術およびシステムは当該分野では
周知である。
【００７２】図８に示されるように、ＢＹＴＥＱ１０６
からＲＯＰＭＵＸ７００への１６の未処理バイトＢＹＴ
ＥＱｘ［７：０］は、ＤＥＣＯＤＥ１ステージの段階１
の早い時期に有効になる。ＤＥＣＯＤＥ１ステージの段
階１の早い時点ではまた、ＢＹＴＥＱ１０６からＲＯＰ
ＭＵＸ７００へのプリデコード情報入力が有効になる。
これらは、プリデコード開始バイト指示ＢＹＴＥＱＳ
［１５：０］、プリデコード有効バイト指示ＢＹＴＥＱ
Ｖ［１５：０］、プリデコード終了バイト指示ＢＹＴＥ
ＱＥ［１５：０］、バイトプリデコード情報ＢＹＴＥＱ
Ｐ２［１５：０］、ＢＹＴＥＱＰ１［１５：０］、およ
びＢＹＴＥＱＰ０［１５：０］である。ＢＹＴＥＱＰ２
は、関連のバイトがｏｐコードバイトであればセットさ
れる。段階１の早い時点でまた有効となるのは、ＩＤＥ
ＣＣＮＴＬ７６０からの制御信号ＰＡＲＴＩＡＬＤＩＳ
Ｐ［１：０］であり、これはＢＹＴＥＱ１０６の先頭に
あるｘ８６命令について発行されずに残っているＲＯＰ
の数を示す。
からＲＯＰＭＵＸ７００への１６の未処理バイトＢＹＴ
ＥＱｘ［７：０］は、ＤＥＣＯＤＥ１ステージの段階１
の早い時期に有効になる。ＤＥＣＯＤＥ１ステージの段
階１の早い時点ではまた、ＢＹＴＥＱ１０６からＲＯＰ
ＭＵＸ７００へのプリデコード情報入力が有効になる。
これらは、プリデコード開始バイト指示ＢＹＴＥＱＳ
［１５：０］、プリデコード有効バイト指示ＢＹＴＥＱ
Ｖ［１５：０］、プリデコード終了バイト指示ＢＹＴＥ
ＱＥ［１５：０］、バイトプリデコード情報ＢＹＴＥＱ
Ｐ２［１５：０］、ＢＹＴＥＱＰ１［１５：０］、およ
びＢＹＴＥＱＰ０［１５：０］である。ＢＹＴＥＱＰ２
は、関連のバイトがｏｐコードバイトであればセットさ
れる。段階１の早い時点でまた有効となるのは、ＩＤＥ
ＣＣＮＴＬ７６０からの制御信号ＰＡＲＴＩＡＬＤＩＳ
Ｐ［１：０］であり、これはＢＹＴＥＱ１０６の先頭に
あるｘ８６命令について発行されずに残っているＲＯＰ
の数を示す。
【００７３】ＤＥＣＯＤＥ１ステージの段階１の早い時
点ではまた、ＢＹＴＥＱ１０６からＲＯＰＭＵＸ７００
への分岐情報入力が有効になる。これらは、バイト非順
次指示ＢＹＴＥＱＮＳ［１５：０］、バイトキャッシュ
カラム指示ＢＹＴＥＱＣＬＭ１［１５：０］およびＢＹ
ＴＥＱＣＬＭ０［１５：０］である。この情報の使用
は、同時係属中の米国特許連続出願番号第１４５，９０
５号、デイビッド・ビィ・ウィットおよびマイケル・デ
ィ・ゴダードの「可変バイト長命令に特に適したプリデ
コードされた命令キャッシュおよびその方法」に議論さ
れ、その全体がここに引用によって援用される。
点ではまた、ＢＹＴＥＱ１０６からＲＯＰＭＵＸ７００
への分岐情報入力が有効になる。これらは、バイト非順
次指示ＢＹＴＥＱＮＳ［１５：０］、バイトキャッシュ
カラム指示ＢＹＴＥＱＣＬＭ１［１５：０］およびＢＹ
ＴＥＱＣＬＭ０［１５：０］である。この情報の使用
は、同時係属中の米国特許連続出願番号第１４５，９０
５号、デイビッド・ビィ・ウィットおよびマイケル・デ
ィ・ゴダードの「可変バイト長命令に特に適したプリデ
コードされた命令キャッシュおよびその方法」に議論さ
れ、その全体がここに引用によって援用される。
【００７４】発行位置に供給される幾つかの信号は、Ｄ
ＥＣＯＤＥ１ステージの段階１の遅くに有効になる。図
８に示されるように、信号ＲＯＰｘＮＵＭ［１：０］は
ＦＡＳＴＣＯＮＶｘ９０２に供給されて、発行位置が特
定のＲＯＰシーケンスの第１、第２、または第３のＲＯ
Ｐに割当てられるか、またはマイクロコードＲＯＭに割
当てられるのかを示す。バイトキューの先頭にあるｘ８
６命令がマイクロコードＲＯＭ命令であるかどうかを示
す、ＩＤＥＣＣＮＴＬ７６０への信号ＲＯＰＭＲＯＭは
有効となる。
ＥＣＯＤＥ１ステージの段階１の遅くに有効になる。図
８に示されるように、信号ＲＯＰｘＮＵＭ［１：０］は
ＦＡＳＴＣＯＮＶｘ９０２に供給されて、発行位置が特
定のＲＯＰシーケンスの第１、第２、または第３のＲＯ
Ｐに割当てられるか、またはマイクロコードＲＯＭに割
当てられるのかを示す。バイトキューの先頭にあるｘ８
６命令がマイクロコードＲＯＭ命令であるかどうかを示
す、ＩＤＥＣＣＮＴＬ７６０への信号ＲＯＰＭＲＯＭは
有効となる。
【００７５】ＤＥＣＯＤＥ１ステージの段階１の遅くに
はまた、ＩＤＥＣＣＮＴＬ７６０への信号ＲＯＰｘＤＩ
ＦＦが有効となり、各可能な発行について、割当てられ
る４８６の命令の中で残っているＲＯＰの数を示す。Ｒ
ＯＰｘＤＩＦＦはＩＤＥＣＣＮＴＬ７６０に供給され
る。ＲＯＰｘＤＩＦＦはＩＤＥＣＣＮＴＬ７６０によっ
て用いられて、次のサイクルでキューの先頭にあるプリ
デコードされたｘ８６命令に関して発行されないで残っ
ているＲＯＰの数であるＰＡＲＴＩＡＬＤＩＳＰを定め
る。ＰＡＲＴＩＡＬＤＩＳＰ［１：０］は、現在の発行
ウィンドウから発行されると予測されたＲＯＰの数に基
づいて選択されるＲＯＰｘＤＩＦＦ信号の１つから次の
サイクルの間ラッチされる。図１３の例に関しては、Ｒ
ＯＰ０ＤＩＦＦは２であり、ＲＯＰ１ＤＩＦＦは１であ
り、ＲＯＰ２ＤＩＦＦは０であり、ＲＯＰ３ＤＩＦＦは
２である。ＩＤＥＣＣＮＴＬ７６０が発行ウィンドウ内
の４つのＲＯＰすべてが発行されるべきであると判断す
ると仮定すれば、ＲＯＰ３ＤＩＦＦがＰＡＲＴＩＡＬＤ
ＩＳＰとして選択され、ラッチされる。ＰＡＲＴＩＡＬ
ＤＩＳＰの値は、図１４に示される次のサイクルではし
たがって２である。
はまた、ＩＤＥＣＣＮＴＬ７６０への信号ＲＯＰｘＤＩ
ＦＦが有効となり、各可能な発行について、割当てられ
る４８６の命令の中で残っているＲＯＰの数を示す。Ｒ
ＯＰｘＤＩＦＦはＩＤＥＣＣＮＴＬ７６０に供給され
る。ＲＯＰｘＤＩＦＦはＩＤＥＣＣＮＴＬ７６０によっ
て用いられて、次のサイクルでキューの先頭にあるプリ
デコードされたｘ８６命令に関して発行されないで残っ
ているＲＯＰの数であるＰＡＲＴＩＡＬＤＩＳＰを定め
る。ＰＡＲＴＩＡＬＤＩＳＰ［１：０］は、現在の発行
ウィンドウから発行されると予測されたＲＯＰの数に基
づいて選択されるＲＯＰｘＤＩＦＦ信号の１つから次の
サイクルの間ラッチされる。図１３の例に関しては、Ｒ
ＯＰ０ＤＩＦＦは２であり、ＲＯＰ１ＤＩＦＦは１であ
り、ＲＯＰ２ＤＩＦＦは０であり、ＲＯＰ３ＤＩＦＦは
２である。ＩＤＥＣＣＮＴＬ７６０が発行ウィンドウ内
の４つのＲＯＰすべてが発行されるべきであると判断す
ると仮定すれば、ＲＯＰ３ＤＩＦＦがＰＡＲＴＩＡＬＤ
ＩＳＰとして選択され、ラッチされる。ＰＡＲＴＩＡＬ
ＤＩＳＰの値は、図１４に示される次のサイクルではし
たがって２である。
【００７６】ＤＥＣＯＤＥ１ステージの段階１の遅くに
有効となる以下の信号が、発行位置７１０、７２０、７
３０および７４０の各々の種々のブロックに供給され
る。信号ＭＵＸＶＡＬ［３：０］は、それぞれ発行位置
７１０、７２０、７３０および７４０に関するＲＯＰ有
効ビットを含む。ＭＵＸＶＡＬのビットは、それぞれ発
行位置７１０、７２０、７３０および７４０のＩＣＯＭ
ＭＯＮｘ９０４ブロックに供給され、これらはその値に
基づいて発行制御信号を発生する。ＦＡＳＴＣＯＮＶｘ
９０２、ＩＣＯＭＭＯＮｘ９０４、およびＩＤＥＣＣＮ
ＴＬ７６０（ｘ＝０，１，２，３）に全体でまたは部分
的に供給される、信号ＲＯＰｘＰＲＥ［７：０］、ＲＯ
ＰｘＯＰ［７：０］、ＲＯＰｘＭＯＤＲＭ［７：０］、
およびＲＯＰｘＳＩＢ［７：０］は、発行位置ｘが割当
てられるｘ８６命令のプレフィックス、ｏｐコード、ｍ
ｏｄｒｍ、およびｓｉｂバイトである。特定のバイトが
特定の命令に適用されないと仮定すれば、これはドント
ケアとして扱われることに注目されたい。たとえば、図
１３は、命令Ｉ１がプレフィックスバイトを含まないの
で、発行位置０、１および２はプレフィックスバイトに
対応する位置において無効データを受取ることを示す。
この無効データは、たとえばプレフィックスバイトの不
在下でプレフィックスバイト位置におけるすべてのビッ
トをリセットした結果であってもよいが、他の構成もま
た適切である。いずれにしても、ＲＯＰＭＵＸ７００
は、データを、それが命令開始および終了ビットによっ
て識別される範囲外であるので無効と識別し、それを無
視する。
有効となる以下の信号が、発行位置７１０、７２０、７
３０および７４０の各々の種々のブロックに供給され
る。信号ＭＵＸＶＡＬ［３：０］は、それぞれ発行位置
７１０、７２０、７３０および７４０に関するＲＯＰ有
効ビットを含む。ＭＵＸＶＡＬのビットは、それぞれ発
行位置７１０、７２０、７３０および７４０のＩＣＯＭ
ＭＯＮｘ９０４ブロックに供給され、これらはその値に
基づいて発行制御信号を発生する。ＦＡＳＴＣＯＮＶｘ
９０２、ＩＣＯＭＭＯＮｘ９０４、およびＩＤＥＣＣＮ
ＴＬ７６０（ｘ＝０，１，２，３）に全体でまたは部分
的に供給される、信号ＲＯＰｘＰＲＥ［７：０］、ＲＯ
ＰｘＯＰ［７：０］、ＲＯＰｘＭＯＤＲＭ［７：０］、
およびＲＯＰｘＳＩＢ［７：０］は、発行位置ｘが割当
てられるｘ８６命令のプレフィックス、ｏｐコード、ｍ
ｏｄｒｍ、およびｓｉｂバイトである。特定のバイトが
特定の命令に適用されないと仮定すれば、これはドント
ケアとして扱われることに注目されたい。たとえば、図
１３は、命令Ｉ１がプレフィックスバイトを含まないの
で、発行位置０、１および２はプレフィックスバイトに
対応する位置において無効データを受取ることを示す。
この無効データは、たとえばプレフィックスバイトの不
在下でプレフィックスバイト位置におけるすべてのビッ
トをリセットした結果であってもよいが、他の構成もま
た適切である。いずれにしても、ＲＯＰＭＵＸ７００
は、データを、それが命令開始および終了ビットによっ
て識別される範囲外であるので無効と識別し、それを無
視する。
【００７７】ＲＯＰｘＰＲＥ［７：０］のどのビット
も、バイトが有効でありその終了ビットがセットされな
い（これはそれが前の命令の一部であることを示す）こ
とがない限り、セットされない。プレフィックス情報
は、ｏｐコードの直前の統合バイトに要約され、以下の
表７に挙げられる情報を含む。
も、バイトが有効でありその終了ビットがセットされな
い（これはそれが前の命令の一部であることを示す）こ
とがない限り、セットされない。プレフィックス情報
は、ｏｐコードの直前の統合バイトに要約され、以下の
表７に挙げられる情報を含む。
【００７８】
【表７】
【００７９】ＲＯＰＭＵＸ７００からＩＣＡＣＨＥ１０
４への信号Ｄ１ＳＨＦＴ［１５：０］ないしＤ４ＳＨＦ
Ｔ［１５：０］もまた、図８に示されるようにＤＥＣＯ
ＤＥ１ステージの段階１の遅くに有効になる。これらの
信号はＩＣＡＣＨＥ１０４に、発行されるＲＯＰの可能
な数すべて、すなわち１、２、３、または４のＲＯＰに
ついてバイトキューの前部にシフトされるべきバイトの
位置を示す。どの信号が使用されるかは、ＩＤＥＣＣＮ
ＴＬ７６０によって定められて信号ＤＩＳＰＡＴＣＨ０
ないしＤＩＳＰＡＴＣＨ４としてＩＣＡＣＨＥ１０４に
送られる推定に依存する。
４への信号Ｄ１ＳＨＦＴ［１５：０］ないしＤ４ＳＨＦ
Ｔ［１５：０］もまた、図８に示されるようにＤＥＣＯ
ＤＥ１ステージの段階１の遅くに有効になる。これらの
信号はＩＣＡＣＨＥ１０４に、発行されるＲＯＰの可能
な数すべて、すなわち１、２、３、または４のＲＯＰに
ついてバイトキューの前部にシフトされるべきバイトの
位置を示す。どの信号が使用されるかは、ＩＤＥＣＣＮ
ＴＬ７６０によって定められて信号ＤＩＳＰＡＴＣＨ０
ないしＤＩＳＰＡＴＣＨ４としてＩＣＡＣＨＥ１０４に
送られる推定に依存する。
【００８０】ＲＯＰＳＥＬＥＣＴｘ１５００（図１７参
照）に供給される以下の信号は、ＤＥＣＯＤＥ２ステー
ジの段階１の早くに有効となる。信号ＲＯＰｘＤＩ［６
３：０］は、割当てられたｘ８６命令の最後のバイトに
従って正しく位置調整されたバイトキューからの未処理
の命令バイトを含む。４バイトの変位／即値データを含
む命令、たとえばＲＯＰｘＤＩ［６３：０］は、未処理
のプレフィックスバイト、未処理のｏｐコードバイト、
未処理の修飾ｒ／ｍバイト、未処理のｓｉｂバイト、お
よび未処理の変位／即値データの４バイトを含むであろ
う。信号ＲＯＰＰＲＤＴＫＮ［３：０］は、ｘ８６命令
の最後のバイトからの割当てられた非順次指示である。
信号ＲＯＰｘＣＬＭ［１：０］は、ｘ８６命令の最後の
バイトからの割当てられたキャッシュカラム指示であ
る。
照）に供給される以下の信号は、ＤＥＣＯＤＥ２ステー
ジの段階１の早くに有効となる。信号ＲＯＰｘＤＩ［６
３：０］は、割当てられたｘ８６命令の最後のバイトに
従って正しく位置調整されたバイトキューからの未処理
の命令バイトを含む。４バイトの変位／即値データを含
む命令、たとえばＲＯＰｘＤＩ［６３：０］は、未処理
のプレフィックスバイト、未処理のｏｐコードバイト、
未処理の修飾ｒ／ｍバイト、未処理のｓｉｂバイト、お
よび未処理の変位／即値データの４バイトを含むであろ
う。信号ＲＯＰＰＲＤＴＫＮ［３：０］は、ｘ８６命令
の最後のバイトからの割当てられた非順次指示である。
信号ＲＯＰｘＣＬＭ［１：０］は、ｘ８６命令の最後の
バイトからの割当てられたキャッシュカラム指示であ
る。
【００８１】３２ビットまたは１６ビット指示を与える
コードセグメントレジスタからの信号ＣＳ３２Ｘ１６
は、プロセッサ状態関連信号である。この信号は実際に
はシリアルな態様で変えられ、ＩＤＥＣＯＤＥ１０８が
活性のときにはスタティックである。
コードセグメントレジスタからの信号ＣＳ３２Ｘ１６
は、プロセッサ状態関連信号である。この信号は実際に
はシリアルな態様で変えられ、ＩＤＥＣＯＤＥ１０８が
活性のときにはスタティックである。
【００８２】［バイトキューシフト動作の制御］ＲＯＰ
発行が完了したプリデコードｘ８６命令のバイトキュー
エントリは、ＢＹＴＥＱ１０６からシフトアウトされ
て、新しいプリデコードｘ８６命令の要素のための空間
を与える。ＢＹＴＥＱ１０６は、１サイクルに０ないし
１５の位置をシフトすることのできるバレルシフタを含
む。ＢＹＴＥＱ１０６のシフトは、信号Ｄ１ＳＨＦＴ
［１５：０］ないしＤ４ＳＨＦＴ［１５：０］とＤＩＳ
ＰＡＴＣＨ０ないしＤＩＳＰＡＴＣＨ４によって制御さ
れ、これらは有利に、ＢＹＴＥＱ１０６が次のデコード
サイクルのためにタイムリーな態様でシフトされ得るよ
うに、ＤＥＣＯＤＥ１ステージの適切な時間にそれぞれ
ＲＯＰＭＵＸ７００およびＩＤＥＣＣＮＴＬ７６０によ
って発生される。
発行が完了したプリデコードｘ８６命令のバイトキュー
エントリは、ＢＹＴＥＱ１０６からシフトアウトされ
て、新しいプリデコードｘ８６命令の要素のための空間
を与える。ＢＹＴＥＱ１０６は、１サイクルに０ないし
１５の位置をシフトすることのできるバレルシフタを含
む。ＢＹＴＥＱ１０６のシフトは、信号Ｄ１ＳＨＦＴ
［１５：０］ないしＤ４ＳＨＦＴ［１５：０］とＤＩＳ
ＰＡＴＣＨ０ないしＤＩＳＰＡＴＣＨ４によって制御さ
れ、これらは有利に、ＢＹＴＥＱ１０６が次のデコード
サイクルのためにタイムリーな態様でシフトされ得るよ
うに、ＤＥＣＯＤＥ１ステージの適切な時間にそれぞれ
ＲＯＰＭＵＸ７００およびＩＤＥＣＣＮＴＬ７６０によ
って発生される。
【００８３】ＩＤＥＣＯＤＥ１０８が、ＤＥＣＯＤＥ２
ステージで発行が起こる２ステージデコーダなので、Ｂ
ＹＴＥＱ１０６は、発行されたＲＯＰの実際の数がわか
る前にシフトされなくてはならない。ＲＯＰＭＵＸ７０
０は、ＤＥＣＯＤＥ１ステージの段階１の早くに有効で
ある種々の入力をＩＣＡＣＨＥ１０４から受取り、ＤＥ
ＣＯＤＥ１ステージの段階１の遅くには、信号Ｄ１ＳＨ
ＦＴ［１５：０］ないしＤ４ＳＨＦＴ［１５：０］によ
ってＩＣＡＣＨＥ１０４に、可能な発行シナリオ、すな
わち０、１、２、３または４のＲＯＰの発行の各々につ
いてバイトをいかにシフトするかを示す。ＩＣＡＣＨＥ
１０４は、ＤＥＣＯＤＥ１ステージの段階２でこの情報
を用いてＢＹＴＥＱ１０６のためのロード／シフト論理
を設定する。ＤＥＣＯＤＥ１ステージの段階２の非常に
遅い時点で、ＩＤＥＣＣＮＴＬ７６０はＢＹＴＥＱ１０
６から幾つのＲＯＰがシフトされるかの予測を伝え、Ｉ
ＣＡＣＨＥ１０４は次のＤＥＣＯＤＥ１ステージの段階
１においてダイナミックにバイトキューをシフトし、充
填する。予測が用いられるのは、ＲＯＰタイプおよび機
能ユニットのフルの状態に関する情報がＤＥＣＯＤＥ１
ステージの後までわからないからである。
ステージで発行が起こる２ステージデコーダなので、Ｂ
ＹＴＥＱ１０６は、発行されたＲＯＰの実際の数がわか
る前にシフトされなくてはならない。ＲＯＰＭＵＸ７０
０は、ＤＥＣＯＤＥ１ステージの段階１の早くに有効で
ある種々の入力をＩＣＡＣＨＥ１０４から受取り、ＤＥ
ＣＯＤＥ１ステージの段階１の遅くには、信号Ｄ１ＳＨ
ＦＴ［１５：０］ないしＤ４ＳＨＦＴ［１５：０］によ
ってＩＣＡＣＨＥ１０４に、可能な発行シナリオ、すな
わち０、１、２、３または４のＲＯＰの発行の各々につ
いてバイトをいかにシフトするかを示す。ＩＣＡＣＨＥ
１０４は、ＤＥＣＯＤＥ１ステージの段階２でこの情報
を用いてＢＹＴＥＱ１０６のためのロード／シフト論理
を設定する。ＤＥＣＯＤＥ１ステージの段階２の非常に
遅い時点で、ＩＤＥＣＣＮＴＬ７６０はＢＹＴＥＱ１０
６から幾つのＲＯＰがシフトされるかの予測を伝え、Ｉ
ＣＡＣＨＥ１０４は次のＤＥＣＯＤＥ１ステージの段階
１においてダイナミックにバイトキューをシフトし、充
填する。予測が用いられるのは、ＲＯＰタイプおよび機
能ユニットのフルの状態に関する情報がＤＥＣＯＤＥ１
ステージの後までわからないからである。
【００８４】ＲＯＰＭＵＸ７００におけるＤ１ＳＨＦＴ
［１５：０］ないしＤ４ＳＨＦＴ［１５：０］の評価
は、発行位置０、１、２および３がＢＹＴＥＱ１０６か
らプリデコードされたｘ８６命令を受取るとすぐに始ま
り、Ｄ１ＳＨＦＴ［１５：０］ないしＤ４ＳＨＦＴ［１
５：０］がＤＥＣＯＤＥ１ステージの第１の段階の遅く
に有効になる。Ｄ１ＳＨＦＴ［１５：０］は、ＲＯＰが
１つだけ発行されるのであればＢＹＴＥＱ１０６の先頭
にシフトされるべきバイトキューエントリを示し、Ｄ２
ＳＨＦＴ［１５：０］は、２つのＲＯＰが発行される場
合にＢＹＴＥＱ１０６の先頭にシフトされるべきバイト
キューエントリを示し、Ｄ３ＳＨＦＴ［１５：０］は３
つのＲＯＰが発行される場合にＢＹＴＥＱ１０６の先頭
にシフトされるべきバイトキューエントリを示し、Ｄ４
ＳＨＦＴ［１５：０］は４つのＲＯＰが発行される場合
にＢＹＴＥＱ１０６の先頭にシフトされるべきバイトキ
ューエントリを示す。有利に、Ｄ１ＳＨＦＴ［１５：
０］ないしＤ４ＳＨＦＴ［１５：０］の評価は、できる
だけ早く、かつ発行されたＲＯＰの実際の数がわかる前
に始められ、クロックサイクルを無駄にするのを防ぐ。
［１５：０］ないしＤ４ＳＨＦＴ［１５：０］の評価
は、発行位置０、１、２および３がＢＹＴＥＱ１０６か
らプリデコードされたｘ８６命令を受取るとすぐに始ま
り、Ｄ１ＳＨＦＴ［１５：０］ないしＤ４ＳＨＦＴ［１
５：０］がＤＥＣＯＤＥ１ステージの第１の段階の遅く
に有効になる。Ｄ１ＳＨＦＴ［１５：０］は、ＲＯＰが
１つだけ発行されるのであればＢＹＴＥＱ１０６の先頭
にシフトされるべきバイトキューエントリを示し、Ｄ２
ＳＨＦＴ［１５：０］は、２つのＲＯＰが発行される場
合にＢＹＴＥＱ１０６の先頭にシフトされるべきバイト
キューエントリを示し、Ｄ３ＳＨＦＴ［１５：０］は３
つのＲＯＰが発行される場合にＢＹＴＥＱ１０６の先頭
にシフトされるべきバイトキューエントリを示し、Ｄ４
ＳＨＦＴ［１５：０］は４つのＲＯＰが発行される場合
にＢＹＴＥＱ１０６の先頭にシフトされるべきバイトキ
ューエントリを示す。有利に、Ｄ１ＳＨＦＴ［１５：
０］ないしＤ４ＳＨＦＴ［１５：０］の評価は、できる
だけ早く、かつ発行されたＲＯＰの実際の数がわかる前
に始められ、クロックサイクルを無駄にするのを防ぐ。
【００８５】幾つのＲＯＰが発行されるかの予測はＩＤ
ＥＣＣＮＴＬ７６０で行なわれ、信号ＤＩＳＰＡＴＣＨ
０（どのＲＯＰも発行されない）ないしＤＩＳＰＡＴＣ
Ｈ４（４つのＲＯＰが発行される）のうちの適切な１つ
によってＩＣＡＣＨＥ１０４に伝えられる。信号ＤＩＳ
ＰＡＴＣＨ０ないしＤＩＳＰＡＴＣＨ４は、信号Ｄ０Ｓ
ＨＦＴ［１５：０］ないしＤ４ＳＨＦＴ［１５：０］の
うちのどれも選択しないか、またはその対応する１つを
選択し、これがＢＹＴＥＱ１０６のシフトを制御する。
ＥＣＣＮＴＬ７６０で行なわれ、信号ＤＩＳＰＡＴＣＨ
０（どのＲＯＰも発行されない）ないしＤＩＳＰＡＴＣ
Ｈ４（４つのＲＯＰが発行される）のうちの適切な１つ
によってＩＣＡＣＨＥ１０４に伝えられる。信号ＤＩＳ
ＰＡＴＣＨ０ないしＤＩＳＰＡＴＣＨ４は、信号Ｄ０Ｓ
ＨＦＴ［１５：０］ないしＤ４ＳＨＦＴ［１５：０］の
うちのどれも選択しないか、またはその対応する１つを
選択し、これがＢＹＴＥＱ１０６のシフトを制御する。
【００８６】図９の実施例において、予測は２つの規則
を適用することによって達成される。まず、過去に発生
と予測された分岐（次のＲＯＰ非順次）は発行されず、
プログラムカウンタ維持を簡略にする。第２に、浮動小
数点演算のために使用される２つのＲＯＰは同じサイク
ルに発行されなくてはならず、一実施例においては、初
めの２つの発行位置から、または別の実施例では初めの
３つの発行位置のうちの２つから発行されなくてはなら
ない。典型的には、すべてのＲＯＰが高速経路整数ＲＯ
Ｐであれば、ＩＤＥＣＣＮＴＬ７６０は４つのＲＯＰの
発行を予測する。多くの異なる予測ルールが可能であ
り、過去に発生と予測された分岐が発生されることを可
能にするものや、いかなる位置からでも、異なる発行ウ
ィンドウからでも浮動小数点演算の２つの浮動小数点Ｒ
ＯＰが発行されることを可能にするルールでさえも可能
であるが、このようなルールを使用するとより複雑な論
理計算をより速く実行することが必要となるであろう。
を適用することによって達成される。まず、過去に発生
と予測された分岐（次のＲＯＰ非順次）は発行されず、
プログラムカウンタ維持を簡略にする。第２に、浮動小
数点演算のために使用される２つのＲＯＰは同じサイク
ルに発行されなくてはならず、一実施例においては、初
めの２つの発行位置から、または別の実施例では初めの
３つの発行位置のうちの２つから発行されなくてはなら
ない。典型的には、すべてのＲＯＰが高速経路整数ＲＯ
Ｐであれば、ＩＤＥＣＣＮＴＬ７６０は４つのＲＯＰの
発行を予測する。多くの異なる予測ルールが可能であ
り、過去に発生と予測された分岐が発生されることを可
能にするものや、いかなる位置からでも、異なる発行ウ
ィンドウからでも浮動小数点演算の２つの浮動小数点Ｒ
ＯＰが発行されることを可能にするルールでさえも可能
であるが、このようなルールを使用するとより複雑な論
理計算をより速く実行することが必要となるであろう。
【００８７】予測は、ＲＯＰＳＥＬＥＣＴｘ１５００
（図１７）からの信号ＱＶＡＬ［３：０］およびＱＰＲ
ＤＴＫＮ［３：０］に基づき、これらのすべて、および
未処理のｘ８６ｏｐコードバイトの上位５ビットがＤＥ
ＣＯＤＥ１ステージの段階２の中ほどで有効になる。信
号ＱＶＡＬ［３：０］は、ＭＵＸＶＡＬの段階２でラッ
チされたものである。ＱＶＡＬ［３：０］は予測の際に
無効ＲＯＰの非発行を考慮に入れるために用いられる。
発行ウィンドウ内のＲＯＰが発生と予測された分岐にあ
るかどうかを示す信号ＱＰＲＤＴＫＮ［３：０］は、Ｂ
ＹＴＥＱＮＳ［ｘ］の段階２でラッチされたものであ
る。ＱＰＲＤＴＫＮ［３：０］は予測の際に過去に発生
と予測された分岐（次のＲＯＰ非順次）を検出するため
に用いられ、そのため発行ウィンドウ内の後続のＲＯＰ
は発行されないこととなる。
（図１７）からの信号ＱＶＡＬ［３：０］およびＱＰＲ
ＤＴＫＮ［３：０］に基づき、これらのすべて、および
未処理のｘ８６ｏｐコードバイトの上位５ビットがＤＥ
ＣＯＤＥ１ステージの段階２の中ほどで有効になる。信
号ＱＶＡＬ［３：０］は、ＭＵＸＶＡＬの段階２でラッ
チされたものである。ＱＶＡＬ［３：０］は予測の際に
無効ＲＯＰの非発行を考慮に入れるために用いられる。
発行ウィンドウ内のＲＯＰが発生と予測された分岐にあ
るかどうかを示す信号ＱＰＲＤＴＫＮ［３：０］は、Ｂ
ＹＴＥＱＮＳ［ｘ］の段階２でラッチされたものであ
る。ＱＰＲＤＴＫＮ［３：０］は予測の際に過去に発生
と予測された分岐（次のＲＯＰ非順次）を検出するため
に用いられ、そのため発行ウィンドウ内の後続のＲＯＰ
は発行されないこととなる。
【００８８】発行されたＲＯＰの実際の数は、機能ユニ
ット１３１−１３６から、およびＲＯＢ１１４からの種
々の信号に基づいて、ＤＥＣＯＤＥ２の第２段階の非常
に遅い時点になって初めてわかる。これらの信号は、機
能ユニットフル信号ＡＬＵ０ＦＵＬＬ、ＡＬＵ１ＦＵＬ
Ｌ、ＬＳＦＵＬＬ［１：０］、ＢＲＮＦＵＬＬ［１：
０］およびＦＰＴＦＵＬＬと、リオーダバッファ割当指
示ＲＯＢＳＴＡＴ［３：０］と、ＲＯＢ空指示ＲＯＢＥ
ＭＰＴＹとを含む。デコード中の各有効ＲＯＰについ
て、ＲＯＢＳＴＡＴ［３：０］の対応するビットは、Ｒ
ＯＢ１１４の位置がそれに対する割当のために利用可能
であるかどうかを示す。ＲＯＢ空指示ＲＯＢＥＭＰＴＹ
はアサートされて、直列化事象を始めることができると
きを示す。
ット１３１−１３６から、およびＲＯＢ１１４からの種
々の信号に基づいて、ＤＥＣＯＤＥ２の第２段階の非常
に遅い時点になって初めてわかる。これらの信号は、機
能ユニットフル信号ＡＬＵ０ＦＵＬＬ、ＡＬＵ１ＦＵＬ
Ｌ、ＬＳＦＵＬＬ［１：０］、ＢＲＮＦＵＬＬ［１：
０］およびＦＰＴＦＵＬＬと、リオーダバッファ割当指
示ＲＯＢＳＴＡＴ［３：０］と、ＲＯＢ空指示ＲＯＢＥ
ＭＰＴＹとを含む。デコード中の各有効ＲＯＰについ
て、ＲＯＢＳＴＡＴ［３：０］の対応するビットは、Ｒ
ＯＢ１１４の位置がそれに対する割当のために利用可能
であるかどうかを示す。ＲＯＢ空指示ＲＯＢＥＭＰＴＹ
はアサートされて、直列化事象を始めることができると
きを示す。
【００８９】図９の実施例の予測技術は、最終的に発行
された実際のＲＯＰの数に等しいか、またはそれより多
い予測をもたらすので、発行されたＲＯＰの実際の数
は、ＤＥＣＯＤＥ１ステージの第１段階の遅くに行なわ
れる予測とは一致しないかもしれない。この場合、ＩＤ
ＥＣＯＤＥ１０８は、後続のサイクルで残りの未発行の
ＲＯＰが発行されるまで機能停止となる。この機能停止
は、ＩＤＥＣＣＮＴＬ７６０からＲＯＰＭＵＸ７００へ
の信号ＤＩＳＰＡＬＬによって制御される。ＤＩＳＰＡ
ＬＬがＤＥＣＯＤＥ１ステージの第２段階の遅い時点ま
でにアサートしなければ、これはＤＥＣＯＤＥ２ステー
ジにおいて発行するべきＲＯＰが発行されないことを後
続の段階１に知らせる。ＤＩＳＰＡＬＬがアサートされ
ないとき、ＤＥＣＯＤＥ２ステージの間ＤＥＣＯＤＥ１
ステージ信号をラッチするＲＯＰＳＥＬＥＣＴｘ１５０
０内のラッチは、ＤＥＣＯＤＥ１信号がＤＥＣＯＤＥ２
ステージに動くことを防ぐように、活性化されない。
された実際のＲＯＰの数に等しいか、またはそれより多
い予測をもたらすので、発行されたＲＯＰの実際の数
は、ＤＥＣＯＤＥ１ステージの第１段階の遅くに行なわ
れる予測とは一致しないかもしれない。この場合、ＩＤ
ＥＣＯＤＥ１０８は、後続のサイクルで残りの未発行の
ＲＯＰが発行されるまで機能停止となる。この機能停止
は、ＩＤＥＣＣＮＴＬ７６０からＲＯＰＭＵＸ７００へ
の信号ＤＩＳＰＡＬＬによって制御される。ＤＩＳＰＡ
ＬＬがＤＥＣＯＤＥ１ステージの第２段階の遅い時点ま
でにアサートしなければ、これはＤＥＣＯＤＥ２ステー
ジにおいて発行するべきＲＯＰが発行されないことを後
続の段階１に知らせる。ＤＩＳＰＡＬＬがアサートされ
ないとき、ＤＥＣＯＤＥ２ステージの間ＤＥＣＯＤＥ１
ステージ信号をラッチするＲＯＰＳＥＬＥＣＴｘ１５０
０内のラッチは、ＤＥＣＯＤＥ１信号がＤＥＣＯＤＥ２
ステージに動くことを防ぐように、活性化されない。
【００９０】図１３の例において、ＲＯＰＭＵＸ７００
は第１のプリデコードされたｘ８６命令の要素（Ｉ１−
ＯＣ、Ｉ１−ＭＲＭ、およびＩ１−ＳＩＢ）を第１、第
２および第３の発行位置に送り、第２のプリデコードさ
れたｘ８６命令の要素（Ｉ２−ＰＲＥＣ、Ｉ２−ＯＣ、
Ｉ２−ＭＲＭ、およびＩ２−ＳＩＢ）を第３の発行位置
に送る。Ｄ１ＳＨＦＴおよびＤ２ＳＨＦＴの両方にシフ
トなしを表わすビットパターン「００００００００００
０００００１」（ビットパターンにおける２進数１の位
置はキューの先頭の位置にシフトされるべきバイトを示
す）が割当てられる。第１のｘ８６命令は、第１のｘ８
６命令を完全に実行するのに必要な数である３つ未満の
ＲＯＰが発行されるのであれば、ＢＹＴＥＱ１０６の先
頭に残っているべきだからである。Ｄ３ＳＨＦＴには３
つのエントリを左シフトする（第４のバイトをキューの
先頭に置く）ことを表わすビットパターン「０００００
０００００００１０００」が割当てられる。第１のｘ８
６命令Ｉ−１は、ＲＯＰが最初の３つの発行位置から発
行されるのであれば完全に実行され、したがってＢＹＴ
ＥＱ１０６から外にシフトされるべきであり、第２のプ
リデコードされたｘ８６命令Ｉ−２がＢＹＴＥＱ１０６
の前部にシフトされて新しいプリデコードされたｘ８６
命令のために空間を設けるべきだからである。Ｄ４ＳＨ
ＦＴにも３つのエントリを左シフトすることを表わす同
じビットパターン「００００００００００００１００
０」が割当てられる、というのは第２のｘ８６命令Ｉ−
２は、第２のｘ８６命令Ｉ−２を完全に実行するのに必
要な数である３つ未満のＲＯＰが発行されるのであれば
ＢＹＴＥＱ１０６の先頭に進み、そこに留まるべきであ
るからである。
は第１のプリデコードされたｘ８６命令の要素（Ｉ１−
ＯＣ、Ｉ１−ＭＲＭ、およびＩ１−ＳＩＢ）を第１、第
２および第３の発行位置に送り、第２のプリデコードさ
れたｘ８６命令の要素（Ｉ２−ＰＲＥＣ、Ｉ２−ＯＣ、
Ｉ２−ＭＲＭ、およびＩ２−ＳＩＢ）を第３の発行位置
に送る。Ｄ１ＳＨＦＴおよびＤ２ＳＨＦＴの両方にシフ
トなしを表わすビットパターン「００００００００００
０００００１」（ビットパターンにおける２進数１の位
置はキューの先頭の位置にシフトされるべきバイトを示
す）が割当てられる。第１のｘ８６命令は、第１のｘ８
６命令を完全に実行するのに必要な数である３つ未満の
ＲＯＰが発行されるのであれば、ＢＹＴＥＱ１０６の先
頭に残っているべきだからである。Ｄ３ＳＨＦＴには３
つのエントリを左シフトする（第４のバイトをキューの
先頭に置く）ことを表わすビットパターン「０００００
０００００００１０００」が割当てられる。第１のｘ８
６命令Ｉ−１は、ＲＯＰが最初の３つの発行位置から発
行されるのであれば完全に実行され、したがってＢＹＴ
ＥＱ１０６から外にシフトされるべきであり、第２のプ
リデコードされたｘ８６命令Ｉ−２がＢＹＴＥＱ１０６
の前部にシフトされて新しいプリデコードされたｘ８６
命令のために空間を設けるべきだからである。Ｄ４ＳＨ
ＦＴにも３つのエントリを左シフトすることを表わす同
じビットパターン「００００００００００００１００
０」が割当てられる、というのは第２のｘ８６命令Ｉ−
２は、第２のｘ８６命令Ｉ−２を完全に実行するのに必
要な数である３つ未満のＲＯＰが発行されるのであれば
ＢＹＴＥＱ１０６の先頭に進み、そこに留まるべきであ
るからである。
【００９１】その後、ＤＥＣＯＤＥ１ステージの第２段
階の非常に遅い時点で、ＤＩＳＰＡＴＣＨ０が、現在の
サイクルでどのＲＯＰも予測発行されないのであればア
サートされ、その結果、次のサイクルではＢＹＴＥＱ１
０６のシフトは生じず、第１の発行位置から現在のサイ
クルで予測発行されるＲＯＰが１つだけであればＤＩＳ
ＰＡＴＣＨ１がアサートされて、その結果次のサイクル
でＢＹＴＥＱ１０６のシフトが生じず、現在のサイクル
において最初の２つの発行位置から２つのＲＯＰが予測
発行されるのであればＤＩＳＰＡＴＣＨ２がアサートさ
れ、その結果次のサイクルでＢＹＴＥＱ１０６のシフト
は生じず、現在のサイクルで最初の３つの発行位置から
３つのＲＯＰが予測発行されるのであればＤＩＳＰＡＴ
ＣＨ３がアサートされ、その結果次のサイクルでＢＹＴ
ＥＱ１０６の３つのエントリの左シフトが起こり、現在
のサイクルにおいて発行位置すべてから４つのＲＯＰが
予測発行されるのであればＤＩＳＰＡＴＣＨ４がアサー
トされ、その結果次のサイクルでＢＹＴＥＱ１０６の３
つのエントリの左シフトが起こる。図１４は、先のデコ
ードサイクルで４つのＲＯＰすべてが発行された後の第
２のプリデコードされたｘ８６命令Ｉ−２、第３のプリ
デコードされたｘ８６命令Ｉ−３、および第４のプリデ
コードされたｘ８６命令Ｉ−４のＢＹＴＥＱ１０６にお
ける位置を示す。
階の非常に遅い時点で、ＤＩＳＰＡＴＣＨ０が、現在の
サイクルでどのＲＯＰも予測発行されないのであればア
サートされ、その結果、次のサイクルではＢＹＴＥＱ１
０６のシフトは生じず、第１の発行位置から現在のサイ
クルで予測発行されるＲＯＰが１つだけであればＤＩＳ
ＰＡＴＣＨ１がアサートされて、その結果次のサイクル
でＢＹＴＥＱ１０６のシフトが生じず、現在のサイクル
において最初の２つの発行位置から２つのＲＯＰが予測
発行されるのであればＤＩＳＰＡＴＣＨ２がアサートさ
れ、その結果次のサイクルでＢＹＴＥＱ１０６のシフト
は生じず、現在のサイクルで最初の３つの発行位置から
３つのＲＯＰが予測発行されるのであればＤＩＳＰＡＴ
ＣＨ３がアサートされ、その結果次のサイクルでＢＹＴ
ＥＱ１０６の３つのエントリの左シフトが起こり、現在
のサイクルにおいて発行位置すべてから４つのＲＯＰが
予測発行されるのであればＤＩＳＰＡＴＣＨ４がアサー
トされ、その結果次のサイクルでＢＹＴＥＱ１０６の３
つのエントリの左シフトが起こる。図１４は、先のデコ
ードサイクルで４つのＲＯＰすべてが発行された後の第
２のプリデコードされたｘ８６命令Ｉ−２、第３のプリ
デコードされたｘ８６命令Ｉ−３、および第４のプリデ
コードされたｘ８６命令Ｉ−４のＢＹＴＥＱ１０６にお
ける位置を示す。
【００９２】［ＲＯＰＭＵＸ−ＦＡＳＴＣＯＮＶｘ−Ｉ
ＣＯＭＭＯＮｘ−ＲＯＰＳＥＬＥＣＴｘ演算］ＦＡＳＴ
ＣＯＮＶｘ９０２およびＩＣＯＭＭＯＮｘ９０４は、Ｒ
ＯＰＭＵＸ７００から受取った信号を用いての種々のタ
イプの「単純な」ｘ８６命令のＲＯＰへの高速変換に関
与する。
ＣＯＭＭＯＮｘ−ＲＯＰＳＥＬＥＣＴｘ演算］ＦＡＳＴ
ＣＯＮＶｘ９０２およびＩＣＯＭＭＯＮｘ９０４は、Ｒ
ＯＰＭＵＸ７００から受取った信号を用いての種々のタ
イプの「単純な」ｘ８６命令のＲＯＰへの高速変換に関
与する。
【００９３】まずＦＡＳＴＣＯＮＶｘ９０２に与えられ
る信号を検討する。ＲＯＰｘＮＵＭは、ｘ８６命令を実
行するのに必要なＲＯＰのシーケンスにおけるＲＯＰ位
置ｘで発生されるべきＲＯＰの数を特定し、シーケンス
におけるＲＯＰの総数は、ビットＢＹＴＥＱＰ２［ａ］
がセットされるバイトキュー要素「ａ」に対応するビッ
トＢＹＴＥＱＰ１［ａ］およびＢＹＴＥＱＰ０［ａ］に
よって特定される。図１３の例において、ＢＹＴＥＱＰ
２［０］はセットされ、これはＡＤＤｏｐコードを含む
第１のバイトキュー要素Ｉ１−ＯＣに対応する。ＦＡＳ
ＴＣＯＮＶ０に与えられるＲＯＰ０ＮＵＭは００であ
り、ＦＡＳＴＣＯＮＶ１に与えられるＲＯＰ１ＮＵＭは
０１であり、ＦＡＳＴＣＯＮＶ２に与えられるＲＯＰ２
ＮＵＭは１０である。図１３の例において、ＢＹＴＥＱ
Ｐ２［５］もセットされ、これはＢＹＴＥＱ１０６の先
頭から第６のバイトキュー要素に含まれる第２の命令Ｉ
２のｏｐコードに対応する。ＦＡＳＴＣＯＮＶ３に与え
られるＲＯＰ３ＮＵＭは００である。
る信号を検討する。ＲＯＰｘＮＵＭは、ｘ８６命令を実
行するのに必要なＲＯＰのシーケンスにおけるＲＯＰ位
置ｘで発生されるべきＲＯＰの数を特定し、シーケンス
におけるＲＯＰの総数は、ビットＢＹＴＥＱＰ２［ａ］
がセットされるバイトキュー要素「ａ」に対応するビッ
トＢＹＴＥＱＰ１［ａ］およびＢＹＴＥＱＰ０［ａ］に
よって特定される。図１３の例において、ＢＹＴＥＱＰ
２［０］はセットされ、これはＡＤＤｏｐコードを含む
第１のバイトキュー要素Ｉ１−ＯＣに対応する。ＦＡＳ
ＴＣＯＮＶ０に与えられるＲＯＰ０ＮＵＭは００であ
り、ＦＡＳＴＣＯＮＶ１に与えられるＲＯＰ１ＮＵＭは
０１であり、ＦＡＳＴＣＯＮＶ２に与えられるＲＯＰ２
ＮＵＭは１０である。図１３の例において、ＢＹＴＥＱ
Ｐ２［５］もセットされ、これはＢＹＴＥＱ１０６の先
頭から第６のバイトキュー要素に含まれる第２の命令Ｉ
２のｏｐコードに対応する。ＦＡＳＴＣＯＮＶ３に与え
られるＲＯＰ３ＮＵＭは００である。
【００９４】ＲＯＰＭＵＸ７００からの信号ＲＯＰｘＰ
ＲＥ［２：０］は統合プレフィックスからのビットであ
り、表７に述べられる情報を与える。特に、ビット
［２］はオペランドサイズプレフィックスが存在するか
どうかを示す。オペランドサイズプレフィックスは、コ
ードセグメント記述レジスタＣＳ＿ｄｅｓｃ（図示せ
ず）におけるＤｅｆａｕｌｔＡｔｔｒフラグによって特
定されるデフォルトオペランドサイズ属性によって特定
されるデフォルトオペランドサイズの意味を反転する。
ビット［１］はアドレスサイズプレフィックスが存在す
るかどうかを示す。アドレスサイズプレフィックスは、
コードセグメント記述レジスタＣＳ＿ｄｅｓｃ（図示せ
ず）におけるＤｅｆａｕｌｔＡｔｔｒフラグによって特
定されるデフォルトアドレスサイズ属性によって特定さ
れるデフォルトアドレスサイズの意味を反転する。ビッ
ト［０］は２バイトｏｐコードが存在するかどうかを示
す。ＩＣＡＣＨＥ１０４はこのような２ｏｐコード命令
をすべて検出し、第１のインジケータｏｐコードをＲＯ
ＰｘＰＲＥ［０］として表わす。
ＲＥ［２：０］は統合プレフィックスからのビットであ
り、表７に述べられる情報を与える。特に、ビット
［２］はオペランドサイズプレフィックスが存在するか
どうかを示す。オペランドサイズプレフィックスは、コ
ードセグメント記述レジスタＣＳ＿ｄｅｓｃ（図示せ
ず）におけるＤｅｆａｕｌｔＡｔｔｒフラグによって特
定されるデフォルトオペランドサイズ属性によって特定
されるデフォルトオペランドサイズの意味を反転する。
ビット［１］はアドレスサイズプレフィックスが存在す
るかどうかを示す。アドレスサイズプレフィックスは、
コードセグメント記述レジスタＣＳ＿ｄｅｓｃ（図示せ
ず）におけるＤｅｆａｕｌｔＡｔｔｒフラグによって特
定されるデフォルトアドレスサイズ属性によって特定さ
れるデフォルトアドレスサイズの意味を反転する。ビッ
ト［０］は２バイトｏｐコードが存在するかどうかを示
す。ＩＣＡＣＨＥ１０４はこのような２ｏｐコード命令
をすべて検出し、第１のインジケータｏｐコードをＲＯ
ＰｘＰＲＥ［０］として表わす。
【００９５】図１３の例に関して、第１のプリデコード
された命令Ｉ１がそこから導出される未処理のｘ８６命
令は図６に示されるＡＤＤ命令であり、これはプレフィ
ックスを持たず、単一のｏｐコード命令である。したが
って、発行位置０、１および２におけるそれぞれＲＯＰ
０ＰＲＥ［２：０］、ＲＯＰ１ＰＲＥ［２：０］および
ＲＯＰ２ＰＲＥ［２：０］は０００である。第２の未処
理のｘ８６命令Ｉ２が３８６命令セットのために加えら
れた「符号拡張付移動」命令ＭＯＶＳＸ等の２ｏｐコー
ド命令であると仮定し、かつデフォルトアドレスおよび
デフォルトオペランドサイズの意味を反転する２つのプ
レフィックスを有すると仮定すれば、発行位置３のＲＯ
Ｐ２ＰＲＥ［２：０］は１１１であろう。
された命令Ｉ１がそこから導出される未処理のｘ８６命
令は図６に示されるＡＤＤ命令であり、これはプレフィ
ックスを持たず、単一のｏｐコード命令である。したが
って、発行位置０、１および２におけるそれぞれＲＯＰ
０ＰＲＥ［２：０］、ＲＯＰ１ＰＲＥ［２：０］および
ＲＯＰ２ＰＲＥ［２：０］は０００である。第２の未処
理のｘ８６命令Ｉ２が３８６命令セットのために加えら
れた「符号拡張付移動」命令ＭＯＶＳＸ等の２ｏｐコー
ド命令であると仮定し、かつデフォルトアドレスおよび
デフォルトオペランドサイズの意味を反転する２つのプ
レフィックスを有すると仮定すれば、発行位置３のＲＯ
Ｐ２ＰＲＥ［２：０］は１１１であろう。
【００９６】図１３の例に関して、信号ＲＯＰ０ＯＰ、
ＲＯＰ１ＯＰ、およびＲＯＰ２ＯＰは信号ＢＹＴＥＱ０
［７：０］であり、これはｘ８６ＡＤＤ命令バイト００
０００００１であり、一方、信号ＲＯＰ３ＯＰはＢＹＴ
ＥＱ５［７：０］であり、これはプリデコードされたｘ
８６命令Ｉ２がそこから導出される未処理のｘ８６命令
の第２の命令バイトである。
ＲＯＰ１ＯＰ、およびＲＯＰ２ＯＰは信号ＢＹＴＥＱ０
［７：０］であり、これはｘ８６ＡＤＤ命令バイト００
０００００１であり、一方、信号ＲＯＰ３ＯＰはＢＹＴ
ＥＱ５［７：０］であり、これはプリデコードされたｘ
８６命令Ｉ２がそこから導出される未処理のｘ８６命令
の第２の命令バイトである。
【００９７】さらに図１３の例に関して、信号ＲＯＰ０
ＭＯＤＲＭ［７：０］、ＲＯＰ１ＭＯＤＲＭ［７：
０］、およびＲＯＰ２ＭＯＤＲＭ［７：０］は、信号Ｂ
ＹＴＥＱ１［７：０］であり、これはプリデコードされ
たｘ８６命令Ｉ１がそこから導出される未処理のｘ８６
命令のｍｏｄ ｒ／ｍバイト００００００１１である。
信号ＲＯＰ３ＭＯＤＲＭ［７：０］は信号ＢＹＴＥＱ６
［７：０］であり、これはプリデコードされたｘ８６命
令Ｉ２がそこから導出される未処理のｘ８６命令のｍｏ
ｄ ｒ／ｍバイトである。
ＭＯＤＲＭ［７：０］、ＲＯＰ１ＭＯＤＲＭ［７：
０］、およびＲＯＰ２ＭＯＤＲＭ［７：０］は、信号Ｂ
ＹＴＥＱ１［７：０］であり、これはプリデコードされ
たｘ８６命令Ｉ１がそこから導出される未処理のｘ８６
命令のｍｏｄ ｒ／ｍバイト００００００１１である。
信号ＲＯＰ３ＭＯＤＲＭ［７：０］は信号ＢＹＴＥＱ６
［７：０］であり、これはプリデコードされたｘ８６命
令Ｉ２がそこから導出される未処理のｘ８６命令のｍｏ
ｄ ｒ／ｍバイトである。
【００９８】何らかの適切な組合せ論理またはプログラ
マブルアレイ論理を用いて、各発行位置のＦＡＳＴＣＯ
ＮＶｘ９０２は、発行位置ｘのためのＲＯＰ制御および
データ信号をアセンブルし、そのオペランドおよび行先
ポインタを符号化する際にＲＯＰＳＥＬＥＣＴｘ１５０
０によって用いられるための適切な信号にＲＯＰｘＯＰ
［７：０］を変換する。選択されたＲＯＰは、ＲＯＰｘ
ＮＵＭ［１：０］に基づき、ＲＯＰｘＰＲＥ［２：０］
およびＲＯＰｘＭＯＤＲＭ［７：０］に従って定められ
た未処理のｘ８６命令がマッピングするシーケンスのＲ
ＯＰのうちの適切な１つである。ＦＡＳＴＣＯＮＶｘ９
０２は、例示的に、レジスタ−レジスタ命令、メモリ−
レジスタ命令、レジスタ−メモリ命令、算術演算命令、
シフト命令、および分岐命令を含む単純なｘ８６命令の
すべてについてこの機能を実行する。
マブルアレイ論理を用いて、各発行位置のＦＡＳＴＣＯ
ＮＶｘ９０２は、発行位置ｘのためのＲＯＰ制御および
データ信号をアセンブルし、そのオペランドおよび行先
ポインタを符号化する際にＲＯＰＳＥＬＥＣＴｘ１５０
０によって用いられるための適切な信号にＲＯＰｘＯＰ
［７：０］を変換する。選択されたＲＯＰは、ＲＯＰｘ
ＮＵＭ［１：０］に基づき、ＲＯＰｘＰＲＥ［２：０］
およびＲＯＰｘＭＯＤＲＭ［７：０］に従って定められ
た未処理のｘ８６命令がマッピングするシーケンスのＲ
ＯＰのうちの適切な１つである。ＦＡＳＴＣＯＮＶｘ９
０２は、例示的に、レジスタ−レジスタ命令、メモリ−
レジスタ命令、レジスタ−メモリ命令、算術演算命令、
シフト命令、および分岐命令を含む単純なｘ８６命令の
すべてについてこの機能を実行する。
【００９９】ＤＥＣＯＤＥ１ステージの段階２の遅くに
有効になる、ＦＡＳＴＣＯＮＶｘ９０２の出力での信号
は、機能ユニットのうちの適切な１つを選択するための
ＲＯＰのタイプを示すＩＴＹＰＥ［２：０］と、ＲＩＳ
Ｃｏｐコード自体を示すＩＯＰ［７：０］と、ＲＯＰを
構成する際にＡオペランドが用いられるべきであること
を示すＵＳＥＡと、ＲＯＰを構成する際にＢオペランド
が用いられるべきであることを示すＵＳＥＢと、Ａオペ
ランドに関してＲＥＧＦ１１２およびＲＯＢ１１４への
オペランドポインタを含むＡＲＥＧ［９：０］と、Ｂオ
ペランドに関してＲＥＧＦ１１２およびＲＯＢ１１４へ
のオペランドポインタを含むＢＲＥＧ［９：０］と、Ｒ
ＥＧＦ１１２およびＲＯＢ１１４への行先ポインタを含
むＢＲＥＧ［９：０］と、ＲＥＧＦ１１２およびＲＯＢ
１１４への行先ポインタを含むＤＲＥＧ［９：０］と、
ＲＯＢ１１４に整数および浮動小数点フラグ更新制御情
報を供給するＲＯＢＤＥＣ［６：０］と、変位フィール
ドが用いられるべきであることを示すＵＳＥＤＩＳＰ
と、さらなるＲＯＰが発行される前にパイプラインが空
にされなくてはならないことを示すことによって状態可
変更新およびテスト可変読出等の直列化事象に備えるＳ
ＥＲＩＡＬと、演算がバイト向き演算であることを示す
ＦＯＲＣＥ８ＢＩＴと、即値データのどの部分が選択さ
れるべきかあるかを示すＩＭＭＳＥＬ［２：０］とであ
る。これらの信号は、図１７に示されるように、同じ名
前で、しかし「Ｆ」プレフィックスを伴ってＲＯＰＳＥ
ＬＥＣＴｘ１５００に供給される。
有効になる、ＦＡＳＴＣＯＮＶｘ９０２の出力での信号
は、機能ユニットのうちの適切な１つを選択するための
ＲＯＰのタイプを示すＩＴＹＰＥ［２：０］と、ＲＩＳ
Ｃｏｐコード自体を示すＩＯＰ［７：０］と、ＲＯＰを
構成する際にＡオペランドが用いられるべきであること
を示すＵＳＥＡと、ＲＯＰを構成する際にＢオペランド
が用いられるべきであることを示すＵＳＥＢと、Ａオペ
ランドに関してＲＥＧＦ１１２およびＲＯＢ１１４への
オペランドポインタを含むＡＲＥＧ［９：０］と、Ｂオ
ペランドに関してＲＥＧＦ１１２およびＲＯＢ１１４へ
のオペランドポインタを含むＢＲＥＧ［９：０］と、Ｒ
ＥＧＦ１１２およびＲＯＢ１１４への行先ポインタを含
むＢＲＥＧ［９：０］と、ＲＥＧＦ１１２およびＲＯＢ
１１４への行先ポインタを含むＤＲＥＧ［９：０］と、
ＲＯＢ１１４に整数および浮動小数点フラグ更新制御情
報を供給するＲＯＢＤＥＣ［６：０］と、変位フィール
ドが用いられるべきであることを示すＵＳＥＤＩＳＰ
と、さらなるＲＯＰが発行される前にパイプラインが空
にされなくてはならないことを示すことによって状態可
変更新およびテスト可変読出等の直列化事象に備えるＳ
ＥＲＩＡＬと、演算がバイト向き演算であることを示す
ＦＯＲＣＥ８ＢＩＴと、即値データのどの部分が選択さ
れるべきかあるかを示すＩＭＭＳＥＬ［２：０］とであ
る。これらの信号は、図１７に示されるように、同じ名
前で、しかし「Ｆ」プレフィックスを伴ってＲＯＰＳＥ
ＬＥＣＴｘ１５００に供給される。
【０１００】何らかの適切な、ラッチ型組合せ論理を用
いて、各発行位置におけるＩＣＯＭＭＯＮｘ９０４は、
その入力信号をパイプライン化し、ＲＯＰを符号化する
際にＲＯＰＳＥＬＥＣＴｘ１５００によって用いられる
ための制御信号に変換し、また浮動小数点演算のための
ある情報を与える。ＩＣＯＭＭＯＮｘ９０４は、ＩＤＥ
ＣＣＮＴＬ７６０の制御下でＭＲＯＭ０ ７１６、ＭＲ
ＯＭ１ ７２６、ＭＲＯＭ２ ７３６、ＭＲＯＭ３ ７
４６から読出される頻繁には使用されない、かつ複雑な
命令、およびＦＡＳＴＣＯＮＶｘ９０２において変換さ
れる単純な命令を含むすべてのｘ８６命令についてこの
機能を実行する。
いて、各発行位置におけるＩＣＯＭＭＯＮｘ９０４は、
その入力信号をパイプライン化し、ＲＯＰを符号化する
際にＲＯＰＳＥＬＥＣＴｘ１５００によって用いられる
ための制御信号に変換し、また浮動小数点演算のための
ある情報を与える。ＩＣＯＭＭＯＮｘ９０４は、ＩＤＥ
ＣＣＮＴＬ７６０の制御下でＭＲＯＭ０ ７１６、ＭＲ
ＯＭ１ ７２６、ＭＲＯＭ２ ７３６、ＭＲＯＭ３ ７
４６から読出される頻繁には使用されない、かつ複雑な
命令、およびＦＡＳＴＣＯＮＶｘ９０２において変換さ
れる単純な命令を含むすべてのｘ８６命令についてこの
機能を実行する。
【０１０１】ＲＯＰＭＵＸ７００からＩＣＯＭＭＯＮｘ
への入力は以下のとおりである。ビットＲＯＰｘＰＲＥ
［７：１］は、もし存在すれば統合プレフィックスバイ
トからのものであり、表７に述べられる情報を与える。
特に、ビット［７：５］はデフォルトセグメントが無効
にされるべきかどうか、そしてもしそうであればどのセ
グメントディスクリプタによるかを示す。ビット［４：
３］は、ロックプレフィックスまたはリピートプレフィ
ックスが存在するかどうか、そしてもしそうであればど
のプレフィックスかを示す。ビット［２］はオペランド
サイズプレフィックスが存在するかどうかを示す。ビッ
ト［１］はアドレスサイズプレフィックスが存在するか
どうかを示す。図１３の例において、第１のプリデコー
ドされた命令Ｉ１がそこから導出される未処理のｘ８６
命令は、図６に示されるＡＤＤ命令であり、これはプレ
フィックスを持たず、単一のｏｐコード命令である。し
たがって、発行位置０，１および２のそれぞれＲＯＰ０
ＰＲＥ［７：１］、ＲＯＰ１ＰＲＥ［７：１］およびＲ
ＯＰ２ＰＲＥ［７：１］は０００である。第２の未処理
のｘ８６命令Ｉ２が、３８６命令セットに関して加えら
れる「符号拡張付移動」等の２ｏｐコード命令であり、
かつＣＳセグメント無効を示しデフォルトオペランドサ
イズおよびデフォルトアドレスの意味を反転する２つの
プレフィックスを有すると仮定すれば、発行位置３のＲ
ＯＰ３ＰＲＥ［２：０］は００１００１１である。ビッ
トＲＯＰ０ＯＰ［２：０］、ＲＯＰ１ＯＰ［２：０］お
よびＲＯＰ２ＯＰ［２：０］は、ｘ８６ＡＤＤ命令バイ
ト部分００１であるビットＢＹＴＥＱ０［２：０］から
ラッチされ、一方ビットＲＯＰ３ＯＰ［２：０］は、プ
リデコードされたｘ８６命令Ｉ２がそこから導出される
未処理のｘ８６命令の第２の命令バイトの一部であるビ
ットＢＹＴＥＱ５［２：０］である。ビットＲＯＰ０Ｍ
ＯＤＲＭ［７：０］、ＲＯＰ１ＭＯＤＲＭ［７：０］、
およびＲＯＰ２ＭＯＤＲＭ［７：０］はＢＹＴＥＱ１
［７：０］から与えられ、これはプリデコードされたｘ
８６命令Ｉ１がそこから導出される未処理のｘ８６命令
のｍｏｄ ｒ／ｍバイト００００００１１である。ビッ
トＲＯＰ３ＭＯＤＲＭ［７：０］はＢＹＴＥＱ６［７：
０］から与えられ、これはプリデコードされたｘ８６命
令Ｉ２がそこから導出される未処理のｘ８６命令のｍｏ
ｄ ｒ／ｍバイトである。同様に、ビットＲＯＰ０ＳＩ
Ｂ［７：０］、ＲＯＰ１ＳＩＢ［７：０］およびＲＯＰ
２ＳＩＢ［７：０］はＢＹＴＥＱ２［７：０］から与え
られ、これはプリデコードされたｘ８６命令Ｉ１がそこ
から導出される未処理のｘ８６命令のｓｉｂバイト１１
００１０１１である。ビットＲＯＰ３ＳＩＢ［７：０］
はＢＹＴＥＱ７［７：０］からであり、これはプリデコ
ードされたｘ８６命令Ｉ２がそこから導出される未処理
のｘ８６命令のｓｉｂバイトである。
への入力は以下のとおりである。ビットＲＯＰｘＰＲＥ
［７：１］は、もし存在すれば統合プレフィックスバイ
トからのものであり、表７に述べられる情報を与える。
特に、ビット［７：５］はデフォルトセグメントが無効
にされるべきかどうか、そしてもしそうであればどのセ
グメントディスクリプタによるかを示す。ビット［４：
３］は、ロックプレフィックスまたはリピートプレフィ
ックスが存在するかどうか、そしてもしそうであればど
のプレフィックスかを示す。ビット［２］はオペランド
サイズプレフィックスが存在するかどうかを示す。ビッ
ト［１］はアドレスサイズプレフィックスが存在するか
どうかを示す。図１３の例において、第１のプリデコー
ドされた命令Ｉ１がそこから導出される未処理のｘ８６
命令は、図６に示されるＡＤＤ命令であり、これはプレ
フィックスを持たず、単一のｏｐコード命令である。し
たがって、発行位置０，１および２のそれぞれＲＯＰ０
ＰＲＥ［７：１］、ＲＯＰ１ＰＲＥ［７：１］およびＲ
ＯＰ２ＰＲＥ［７：１］は０００である。第２の未処理
のｘ８６命令Ｉ２が、３８６命令セットに関して加えら
れる「符号拡張付移動」等の２ｏｐコード命令であり、
かつＣＳセグメント無効を示しデフォルトオペランドサ
イズおよびデフォルトアドレスの意味を反転する２つの
プレフィックスを有すると仮定すれば、発行位置３のＲ
ＯＰ３ＰＲＥ［２：０］は００１００１１である。ビッ
トＲＯＰ０ＯＰ［２：０］、ＲＯＰ１ＯＰ［２：０］お
よびＲＯＰ２ＯＰ［２：０］は、ｘ８６ＡＤＤ命令バイ
ト部分００１であるビットＢＹＴＥＱ０［２：０］から
ラッチされ、一方ビットＲＯＰ３ＯＰ［２：０］は、プ
リデコードされたｘ８６命令Ｉ２がそこから導出される
未処理のｘ８６命令の第２の命令バイトの一部であるビ
ットＢＹＴＥＱ５［２：０］である。ビットＲＯＰ０Ｍ
ＯＤＲＭ［７：０］、ＲＯＰ１ＭＯＤＲＭ［７：０］、
およびＲＯＰ２ＭＯＤＲＭ［７：０］はＢＹＴＥＱ１
［７：０］から与えられ、これはプリデコードされたｘ
８６命令Ｉ１がそこから導出される未処理のｘ８６命令
のｍｏｄ ｒ／ｍバイト００００００１１である。ビッ
トＲＯＰ３ＭＯＤＲＭ［７：０］はＢＹＴＥＱ６［７：
０］から与えられ、これはプリデコードされたｘ８６命
令Ｉ２がそこから導出される未処理のｘ８６命令のｍｏ
ｄ ｒ／ｍバイトである。同様に、ビットＲＯＰ０ＳＩ
Ｂ［７：０］、ＲＯＰ１ＳＩＢ［７：０］およびＲＯＰ
２ＳＩＢ［７：０］はＢＹＴＥＱ２［７：０］から与え
られ、これはプリデコードされたｘ８６命令Ｉ１がそこ
から導出される未処理のｘ８６命令のｓｉｂバイト１１
００１０１１である。ビットＲＯＰ３ＳＩＢ［７：０］
はＢＹＴＥＱ７［７：０］からであり、これはプリデコ
ードされたｘ８６命令Ｉ２がそこから導出される未処理
のｘ８６命令のｓｉｂバイトである。
【０１０２】ＩＣＯＭＭＯＮｘ９０４は、入力信号ＲＯ
ＰｘＯＰ［２：０］、ＲＯＰｘＭＯＤＲＭ［７：０］お
よびＲＯＰｘＳＩＢ［７：０］のあるビットを分離し、
行先およびオペランドポインタの決定ならびにレジスタ
選択および他の制御情報のためにこれらをＲＯＰＳＥＬ
ＥＣＴｘ１５００に供給する。レジスタポインタは５つ
の位置のうちの何らかの１つまたはそれ以上に現われ得
る、すなわちｏｐコードバイトのビット［２：０］、ｍ
ｏｄｒｍバイトのビット［５：３］（ＲＥＧ１）、ｍｏ
ｄｒｍバイトのビット［２：０］（ＲＥＧ２）、ｓｉｂ
バイトのビット［５：３］（ＡＤＤＲ１）、ｓｉｂバイ
トのビット［２：０］（ＡＤＤＲ２）である。これらの
ビットは、ＦＡＳＴＣＯＮＶｘ９０２によってＲＯＰ命
令に関するｏｐコードおよびレジスタ情報を得るために
用いられ、これは信号ＲＯＰＯＰＲＥＧ［２：０］、Ｒ
ＯＰＲＥＧ１［２：０］、ＲＯＰＲＥＧ２［２：０］、
ＲＯＰＡＤＤＲ１［２：０］、およびＲＯＰＡＤＤＲ２
［２：０］に含まれる。命令フォーマットおよびタイミ
ング情報は、１９９２年、カリフォルニア州、サンタク
ララのインテル社の出版物である「インテル４８６（登
録商標）マイクロプロセッサファミリー：プログラマの
手引書」（Intel486 Microprocessor Family:Programme
r's Reference Manual) 」の補遺Ｅにより詳細に述べら
れ、その全体をここに引用によって援用する。
ＰｘＯＰ［２：０］、ＲＯＰｘＭＯＤＲＭ［７：０］お
よびＲＯＰｘＳＩＢ［７：０］のあるビットを分離し、
行先およびオペランドポインタの決定ならびにレジスタ
選択および他の制御情報のためにこれらをＲＯＰＳＥＬ
ＥＣＴｘ１５００に供給する。レジスタポインタは５つ
の位置のうちの何らかの１つまたはそれ以上に現われ得
る、すなわちｏｐコードバイトのビット［２：０］、ｍ
ｏｄｒｍバイトのビット［５：３］（ＲＥＧ１）、ｍｏ
ｄｒｍバイトのビット［２：０］（ＲＥＧ２）、ｓｉｂ
バイトのビット［５：３］（ＡＤＤＲ１）、ｓｉｂバイ
トのビット［２：０］（ＡＤＤＲ２）である。これらの
ビットは、ＦＡＳＴＣＯＮＶｘ９０２によってＲＯＰ命
令に関するｏｐコードおよびレジスタ情報を得るために
用いられ、これは信号ＲＯＰＯＰＲＥＧ［２：０］、Ｒ
ＯＰＲＥＧ１［２：０］、ＲＯＰＲＥＧ２［２：０］、
ＲＯＰＡＤＤＲ１［２：０］、およびＲＯＰＡＤＤＲ２
［２：０］に含まれる。命令フォーマットおよびタイミ
ング情報は、１９９２年、カリフォルニア州、サンタク
ララのインテル社の出版物である「インテル４８６（登
録商標）マイクロプロセッサファミリー：プログラマの
手引書」（Intel486 Microprocessor Family:Programme
r's Reference Manual) 」の補遺Ｅにより詳細に述べら
れ、その全体をここに引用によって援用する。
【０１０３】ＭＵＸＶＡＬＬ［３：０］は４つの発行位
置のそれぞれのＲＯＰに関する４つの有効ビットを含
む。発行位置ｘからの各ビットＭＵＸＶＡＬｘは、発行
位置ｘのＲＯＰがそこから導出されるプリデコードされ
たｘ８６命令の有効ビットから得られる。発行位置ｘの
ＲＯＰに関するＭＵＸＶＡＬｘは、ＲＯＰのプリデコー
ドソースｘ８６命令が有効でありかつＲＯＰ自体が有効
であるときのみアサートされる。
置のそれぞれのＲＯＰに関する４つの有効ビットを含
む。発行位置ｘからの各ビットＭＵＸＶＡＬｘは、発行
位置ｘのＲＯＰがそこから導出されるプリデコードされ
たｘ８６命令の有効ビットから得られる。発行位置ｘの
ＲＯＰに関するＭＵＸＶＡＬｘは、ＲＯＰのプリデコー
ドソースｘ８６命令が有効でありかつＲＯＰ自体が有効
であるときのみアサートされる。
【０１０４】ＲＯＰＳＥＬＥＣＴｘ１５００に供給され
る、ＩＣＯＭＭＯＮｘ９０４の出力での信号は図１７に
示される。これらの信号はＤＥＣＯＤＥ２ステージの段
階１の早くに有効となる。信号の多くはメモリオペラン
ド符号化に関する。信号ＡＤＤＲ３２Ｘ１６は、アドレ
スサイズが３２ビットであるか１６ビットであるかを示
す。信号ＤＡＴＡ３２Ｘ１６は、命令のオペランドが倍
長語または語であるかを示す。信号ＳＥＬＡＤＤＲＡ１
６はＡオペランドに関し、１６ビットアドレスモードに
おけるＢＸレジスタまたはＢＰレジスタの選択を制御す
る。信号ＳＥＬＡＤＤＲＢ１６［１：０］はＢオペラン
ドに関し、１６ビットアドレスモードにおけるＢＸ，Ｂ
Ｐ，ＳＩまたはＤＩレジスタの選択を制御する。信号Ｓ
ＥＬＡＤＤＲＢ３２［１：０］は３２ビットアドレスモ
ードにおいてＲＥＧ２、ＡＤＤＲ１、またはＡＤＤＲ２
が使用されているかを示す。この態様で、高速経路およ
びマイクロコードマッピング経路に関するｘ８６アドレ
スモードのすべてが共通して扱われる。信号ＡＤＤＲＵ
ＳＥＡは、すべてのアドレスモードで用いられるわけで
はないＡオペランドを用いるかどうかを示す。信号ＡＤ
ＤＲＵＳＥＢは、すべてのアドレスモードで使用される
わけでないＢオペランドを使用するかどうかを示す。信
号ＤＩＳＰＳＥＬ［１：０］は、変位フィールドがいか
に扱われるかを示し、以下のように解釈される、すなわ
ち０ｘｘ（２進）−ゼロ拡張、１ｘｘ（２進）−３２ビ
ットに符号拡張、ｘ００（２進）−なし、ｘ０１（２
進）−８ビット、ｘ１０（２進）−１６ビット、ｘ１１
（２進）−３２ビットである。信号ＦＰＲＥＩＮＳ
［６：０］は、ＬＳＳＥＣ１３４に関してモード無効化
として作用するプリ命令ロード／ストア信号である。ア
サートされると、ビット６はプロセッサの状態を変える
ことなく３２ビットアドレスモードにする。アサートさ
れると、ビット５はアクセスをロックさせる。０のと
き、ビット４はｘ８６命令によって示されたアドレスセ
グメントの使用を命じ、１のとき、ビット４はセグメン
トがビット［３：０］において特定されることを示す。
信号の幾つかは浮動小数点演算で用いられる。信号ＦＰ
ＲＥＯＰ［１０：０］は、ビットＲＯＰｘＭＯＤＲＭ
［２：０］およびＲＯＰｘＯＰ［７：０］を含む。信号
ＦＰＲＥＶＡＬは、ＭＵＸＶＡＬがラッチされたもので
ある。信号ＲＯＰＯＰＲＥＧ［２：０］、ＲＯＰＲＥＧ
１［２：０］、ＲＯＰＲＥＧ２［２：０］、ＲＯＰＡＤ
ＤＲ１［２：０］およびＲＯＰＡＤＤＲ２［２：０］は
上述のとおりである。
る、ＩＣＯＭＭＯＮｘ９０４の出力での信号は図１７に
示される。これらの信号はＤＥＣＯＤＥ２ステージの段
階１の早くに有効となる。信号の多くはメモリオペラン
ド符号化に関する。信号ＡＤＤＲ３２Ｘ１６は、アドレ
スサイズが３２ビットであるか１６ビットであるかを示
す。信号ＤＡＴＡ３２Ｘ１６は、命令のオペランドが倍
長語または語であるかを示す。信号ＳＥＬＡＤＤＲＡ１
６はＡオペランドに関し、１６ビットアドレスモードに
おけるＢＸレジスタまたはＢＰレジスタの選択を制御す
る。信号ＳＥＬＡＤＤＲＢ１６［１：０］はＢオペラン
ドに関し、１６ビットアドレスモードにおけるＢＸ，Ｂ
Ｐ，ＳＩまたはＤＩレジスタの選択を制御する。信号Ｓ
ＥＬＡＤＤＲＢ３２［１：０］は３２ビットアドレスモ
ードにおいてＲＥＧ２、ＡＤＤＲ１、またはＡＤＤＲ２
が使用されているかを示す。この態様で、高速経路およ
びマイクロコードマッピング経路に関するｘ８６アドレ
スモードのすべてが共通して扱われる。信号ＡＤＤＲＵ
ＳＥＡは、すべてのアドレスモードで用いられるわけで
はないＡオペランドを用いるかどうかを示す。信号ＡＤ
ＤＲＵＳＥＢは、すべてのアドレスモードで使用される
わけでないＢオペランドを使用するかどうかを示す。信
号ＤＩＳＰＳＥＬ［１：０］は、変位フィールドがいか
に扱われるかを示し、以下のように解釈される、すなわ
ち０ｘｘ（２進）−ゼロ拡張、１ｘｘ（２進）−３２ビ
ットに符号拡張、ｘ００（２進）−なし、ｘ０１（２
進）−８ビット、ｘ１０（２進）−１６ビット、ｘ１１
（２進）−３２ビットである。信号ＦＰＲＥＩＮＳ
［６：０］は、ＬＳＳＥＣ１３４に関してモード無効化
として作用するプリ命令ロード／ストア信号である。ア
サートされると、ビット６はプロセッサの状態を変える
ことなく３２ビットアドレスモードにする。アサートさ
れると、ビット５はアクセスをロックさせる。０のと
き、ビット４はｘ８６命令によって示されたアドレスセ
グメントの使用を命じ、１のとき、ビット４はセグメン
トがビット［３：０］において特定されることを示す。
信号の幾つかは浮動小数点演算で用いられる。信号ＦＰ
ＲＥＯＰ［１０：０］は、ビットＲＯＰｘＭＯＤＲＭ
［２：０］およびＲＯＰｘＯＰ［７：０］を含む。信号
ＦＰＲＥＶＡＬは、ＭＵＸＶＡＬがラッチされたもので
ある。信号ＲＯＰＯＰＲＥＧ［２：０］、ＲＯＰＲＥＧ
１［２：０］、ＲＯＰＲＥＧ２［２：０］、ＲＯＰＡＤ
ＤＲ１［２：０］およびＲＯＰＡＤＤＲ２［２：０］は
上述のとおりである。
【０１０５】［ＲＯＰＭＵＸ−ＩＤＥＣＣＮＴＬ−ＭＲ
ＯＭｘ−ＲＯＰＳＥＬＥＣＴ演算］マイクロコードＲＯ
Ｍ命令の順序付はＩＤＥＣＣＮＴＬ７６０によって制御
され、これは、プレフィックス、ｏｐコード、ｍｏｄ
ｒ／ｍ、ｓｉｂ、プロセッサ状態および例外情報に基づ
いてエントリポイントを確立し、そのエントリポイント
を、１サイクルにつき４のＲＯＰの割合でＭＲＯＭ０
７１６、ＭＲＯＭ１７２６、ＭＲＯＭ２ ７３６、およ
びＭＲＯＭ３ ７４６からＲＯＰシーケンスを読出すた
めに用いる。順序付論理はＩＤＥＣＣＮＴＬ７６０内に
配置され、これが制御ＲＯＭ７５０から信号ＭＲＯＭＣ
［１１：０］を受取り、ＭＲＯＭ０７１６、ＭＲＯＭ１
７２６、ＭＲＯＭ２ ７３６、ＭＲＯＭ３ ７４６、
および制御ＲＯＭ７５０にアクセスするために信号ＧＯ
ＭＲＯＭおよびＭＲＯＭＭＡＤＤＲ［９：０］を供給す
る。
ＯＭｘ−ＲＯＰＳＥＬＥＣＴ演算］マイクロコードＲＯ
Ｍ命令の順序付はＩＤＥＣＣＮＴＬ７６０によって制御
され、これは、プレフィックス、ｏｐコード、ｍｏｄ
ｒ／ｍ、ｓｉｂ、プロセッサ状態および例外情報に基づ
いてエントリポイントを確立し、そのエントリポイント
を、１サイクルにつき４のＲＯＰの割合でＭＲＯＭ０
７１６、ＭＲＯＭ１７２６、ＭＲＯＭ２ ７３６、およ
びＭＲＯＭ３ ７４６からＲＯＰシーケンスを読出すた
めに用いる。順序付論理はＩＤＥＣＣＮＴＬ７６０内に
配置され、これが制御ＲＯＭ７５０から信号ＭＲＯＭＣ
［１１：０］を受取り、ＭＲＯＭ０７１６、ＭＲＯＭ１
７２６、ＭＲＯＭ２ ７３６、ＭＲＯＭ３ ７４６、
および制御ＲＯＭ７５０にアクセスするために信号ＧＯ
ＭＲＯＭおよびＭＲＯＭＭＡＤＤＲ［９：０］を供給す
る。
【０１０６】図１０はＲＯＰの順序付を制御するための
ステップを示す。信号ＲＯＰＭＲＯＭは、マイクロコー
ドマッピングプリデコードｘ８６命令がＢＹＴＥＱ１０
６の先頭にあるとアサートされる。動作１０２２に示さ
れるように、ＩＤＥＣＣＮＴＬ７６０は、ＢＹＴＥＱ１
０６の先頭にあるマイクロコードマッピングｘ８６命令
から受取った４つの要素に基づいてＭＲＯＭエントリポ
イントを定める。４つの要素とは、統合プレフィックス
データ要素、ｏｐコード要素、ｍｏｄ ｒ／ｍ要素、お
よびｓｉｂ要素である。プリデコードされたｘ８６命令
に要素がなければ、命令の開始および終了ビットから定
められるとき、不在の要素に対応する発行位置で受取ら
れる情報は「ドントケア」情報として扱われる。
ステップを示す。信号ＲＯＰＭＲＯＭは、マイクロコー
ドマッピングプリデコードｘ８６命令がＢＹＴＥＱ１０
６の先頭にあるとアサートされる。動作１０２２に示さ
れるように、ＩＤＥＣＣＮＴＬ７６０は、ＢＹＴＥＱ１
０６の先頭にあるマイクロコードマッピングｘ８６命令
から受取った４つの要素に基づいてＭＲＯＭエントリポ
イントを定める。４つの要素とは、統合プレフィックス
データ要素、ｏｐコード要素、ｍｏｄ ｒ／ｍ要素、お
よびｓｉｂ要素である。プリデコードされたｘ８６命令
に要素がなければ、命令の開始および終了ビットから定
められるとき、不在の要素に対応する発行位置で受取ら
れる情報は「ドントケア」情報として扱われる。
【０１０７】動作１０２４によって示されるように、Ｉ
ＤＥＣＣＮＴＬ７６０は、ＭＲＯＭｘ９０６にアクセス
するために信号ＲＯＰ０ＰＲＥ、ＲＯＰ０ＯＰ、ＲＯＰ
０ＭＯＤＲＭ、およびＲＯＰ０ＳＩＢを用いる。これは
図８では事象８０８として示される。図１５は、ＩＤＥ
ＣＣＮＴＬ７６０のＭＲＯＭ制御部分のブロック図であ
る。ＩＤＥＣＣＮＴＬ７６０は、ＤＥＣＯＤＥ１ステー
ジの第２段階において幾つかの発行位置のＭＲＯＭｘ９
０６にアクセスする。順序付制御論理１３０２は、ＭＲ
ＯＭＡＤＤＲ［９：０］におけるマイクロコードＲＯＭ
エントリポイントアドレスを供給するためのマルチプレ
クサ１３０６を制御する何らかの適切な設計のステート
マシンである。順序付制御論理１３０２は、制御ＲＯＭ
７５０からの制御語と、ＩＤＥＣＯＤＥ１０８の種々の
ユニットおよびプロセッサ１００の他のユニットからの
プレフィックス、ｏｐコード、ｍｏｄ ｒ／ｍ、ｓｉ
ｂ、プロセッサ状態および例外指示信号とに応答する。
初期マイクロコードエントリポイントは、何らかの適切
な設計のプログラマブル論理アレイである初期エントリ
ポイントジェネレータ１３０４によって、ＲＯＰ０ＰＲ
Ｅ、ＲＯＰ０ＯＰ、ＲＯＰ０ＭＯＤＲＭ、およびＲＯＰ
０ＳＩＢに基づいて発生され、これらはマイクロコード
ＲＯＭの第２段階アクセスの前に有効となり、図８のＲ
ＯＰＭＵＸ事象８０６を参照されたい。
ＤＥＣＣＮＴＬ７６０は、ＭＲＯＭｘ９０６にアクセス
するために信号ＲＯＰ０ＰＲＥ、ＲＯＰ０ＯＰ、ＲＯＰ
０ＭＯＤＲＭ、およびＲＯＰ０ＳＩＢを用いる。これは
図８では事象８０８として示される。図１５は、ＩＤＥ
ＣＣＮＴＬ７６０のＭＲＯＭ制御部分のブロック図であ
る。ＩＤＥＣＣＮＴＬ７６０は、ＤＥＣＯＤＥ１ステー
ジの第２段階において幾つかの発行位置のＭＲＯＭｘ９
０６にアクセスする。順序付制御論理１３０２は、ＭＲ
ＯＭＡＤＤＲ［９：０］におけるマイクロコードＲＯＭ
エントリポイントアドレスを供給するためのマルチプレ
クサ１３０６を制御する何らかの適切な設計のステート
マシンである。順序付制御論理１３０２は、制御ＲＯＭ
７５０からの制御語と、ＩＤＥＣＯＤＥ１０８の種々の
ユニットおよびプロセッサ１００の他のユニットからの
プレフィックス、ｏｐコード、ｍｏｄ ｒ／ｍ、ｓｉ
ｂ、プロセッサ状態および例外指示信号とに応答する。
初期マイクロコードエントリポイントは、何らかの適切
な設計のプログラマブル論理アレイである初期エントリ
ポイントジェネレータ１３０４によって、ＲＯＰ０ＰＲ
Ｅ、ＲＯＰ０ＯＰ、ＲＯＰ０ＭＯＤＲＭ、およびＲＯＰ
０ＳＩＢに基づいて発生され、これらはマイクロコード
ＲＯＭの第２段階アクセスの前に有効となり、図８のＲ
ＯＰＭＵＸ事象８０６を参照されたい。
【０１０８】特定のマイクロコードＲＯＭシーケンスの
初めにＭＲＯＭ０ ７１６、ＭＲＯＭ１ ７２６、ＭＲ
ＯＭ２ ７３６およびＭＲＯＭ３ ７４６にアクセスす
るために、初期エントリポイントジェネレータ１３０４
の出力は、マルチプレクサ１３０６によって選択され、
制御ＲＯＭ７５０と各発行位置ｘのＭＲＯＭｘ９０６と
に与えられる。後続のＭＲＯＭｘ９０６アクセスは、順
序付機構に依存して、インクリメンタ１３１０、リター
ンラッチ１３０８、およびバスＸＴＡＲＧＥＴ［９：
０］から選択される。ＭＲＯＭｘ９０６におけるＲＯＰ
の位置は固定される。したがって、特定のラインのすべ
てのＲＯＰが、次のラインのものが発行される前に発行
される。ラインの最後のＲＯＰが発行されたときを定め
る論理を簡略化するために、部分的に充填されたライン
はＲＯＰを第３の発行位置７４０に右詰めして、未使用
の発行位置がもしあれば空タイプを示す。
初めにＭＲＯＭ０ ７１６、ＭＲＯＭ１ ７２６、ＭＲ
ＯＭ２ ７３６およびＭＲＯＭ３ ７４６にアクセスす
るために、初期エントリポイントジェネレータ１３０４
の出力は、マルチプレクサ１３０６によって選択され、
制御ＲＯＭ７５０と各発行位置ｘのＭＲＯＭｘ９０６と
に与えられる。後続のＭＲＯＭｘ９０６アクセスは、順
序付機構に依存して、インクリメンタ１３１０、リター
ンラッチ１３０８、およびバスＸＴＡＲＧＥＴ［９：
０］から選択される。ＭＲＯＭｘ９０６におけるＲＯＰ
の位置は固定される。したがって、特定のラインのすべ
てのＲＯＰが、次のラインのものが発行される前に発行
される。ラインの最後のＲＯＰが発行されたときを定め
る論理を簡略化するために、部分的に充填されたライン
はＲＯＰを第３の発行位置７４０に右詰めして、未使用
の発行位置がもしあれば空タイプを示す。
【０１０９】ＲＯＰの順序付の制御には２つの機構、す
なわちシーケンス制御フィールドおよびマイクロ分岐Ｒ
ＯＰが使用される。シーケンス制御フィールドはＤＥＣ
ＯＤＥ１ステージにおいて効果を発し、これはＭＲＯＭ
ｘ９０６がアクセスされるステージである。一方、マイ
クロ分岐ＲＯＰは実行のためにＢＲＮＳＥＣ１３５に発
行され、遅延効果を有する。
なわちシーケンス制御フィールドおよびマイクロ分岐Ｒ
ＯＰが使用される。シーケンス制御フィールドはＤＥＣ
ＯＤＥ１ステージにおいて効果を発し、これはＭＲＯＭ
ｘ９０６がアクセスされるステージである。一方、マイ
クロ分岐ＲＯＰは実行のためにＢＲＮＳＥＣ１３５に発
行され、遅延効果を有する。
【０１１０】シーケンス制御フィールドは、インクリメ
ンタ１３１０およびリターンラッチ１３０８を介して幾
つかの能力、すなわちマイクロコードサブルーチンコー
ル／リターン（信号レベルはサポートされる）、ブロッ
ク整列単位での何らかのＭＲＯＭ位置への無条件分岐、
プロセッサ状態に基づいてのプラスまたはマイナス３２
ブロック以内の条件付分岐、およびシーケンスの終了指
示を与える。シーケンス制御フィールドの制御語は制御
ＲＯＭ７５０にストアされ、これは１０２４の制御語を
含む。制御語の各々は１２ビット長である。図１６に示
される例示的な符号化機構では、「４つ１組」の発行ウ
ィンドウの各々に制御語が１つ与えられる。各制御語は
その先頭ビットに依存した態様で解釈される。制御ＲＯ
Ｍビット［１１：１０］が００であれば、「雑制御」フ
ォーマットフィールドが示される。雑制御フォーマット
フィールドのビット［９：８］が００（２進）であれば
インクリメンタ１３１０によって実現される順序付を示
し、０１（２進）であれば現在の発行ウィンドウ内の４
つのＲＯＰが発行された後リターンラッチ１３０８に含
まれる値への無条件分岐を示し、１０であれば出口を示
す。制御ＲＯＭビット［１１：１０］が０１であれば、
無条件分岐が示され、分岐アドレスがビット［９：０］
によって示される。制御ＲＯＭビット［１１：１０］が
１０であれば、条件付分岐が、現在の発行ウィンドウ内
の４つのＲＯＰが発行された後、「条件特定子」（テス
トプレフィックス、ｏｐコード、ｍｏｄ ｒ／ｍ、ｓｉ
ｂ、プロセッサ状態、または例外指示）に基づく「分岐
発生アドレス」とともにＳＥＱＭＡＤＤＲ［９：５］に
示される。条件はビット［９：６］によって特定され、
分岐オフセットはビット［５：０］によって特定され
る。制御ＲＯＭビット［１１：１０］が１１であれば、
コール先が示され、その行先はビット［９：０］によっ
て示される。「コール先」は、現在の発行ウィンドウ内
の４つのＲＯＰが発行された後「サブルーチンエントリ
ポイント」への無条件分岐を起こし、リターンラッチ１
３０８が次の順次アドレスで更新される。マイクロサブ
ルーチンコール制御語はまた、「リターンラッチ１３０
８」が現在有効でなければ無条件分岐絶対としても有用
であることに注目されたい。
ンタ１３１０およびリターンラッチ１３０８を介して幾
つかの能力、すなわちマイクロコードサブルーチンコー
ル／リターン（信号レベルはサポートされる）、ブロッ
ク整列単位での何らかのＭＲＯＭ位置への無条件分岐、
プロセッサ状態に基づいてのプラスまたはマイナス３２
ブロック以内の条件付分岐、およびシーケンスの終了指
示を与える。シーケンス制御フィールドの制御語は制御
ＲＯＭ７５０にストアされ、これは１０２４の制御語を
含む。制御語の各々は１２ビット長である。図１６に示
される例示的な符号化機構では、「４つ１組」の発行ウ
ィンドウの各々に制御語が１つ与えられる。各制御語は
その先頭ビットに依存した態様で解釈される。制御ＲＯ
Ｍビット［１１：１０］が００であれば、「雑制御」フ
ォーマットフィールドが示される。雑制御フォーマット
フィールドのビット［９：８］が００（２進）であれば
インクリメンタ１３１０によって実現される順序付を示
し、０１（２進）であれば現在の発行ウィンドウ内の４
つのＲＯＰが発行された後リターンラッチ１３０８に含
まれる値への無条件分岐を示し、１０であれば出口を示
す。制御ＲＯＭビット［１１：１０］が０１であれば、
無条件分岐が示され、分岐アドレスがビット［９：０］
によって示される。制御ＲＯＭビット［１１：１０］が
１０であれば、条件付分岐が、現在の発行ウィンドウ内
の４つのＲＯＰが発行された後、「条件特定子」（テス
トプレフィックス、ｏｐコード、ｍｏｄ ｒ／ｍ、ｓｉ
ｂ、プロセッサ状態、または例外指示）に基づく「分岐
発生アドレス」とともにＳＥＱＭＡＤＤＲ［９：５］に
示される。条件はビット［９：６］によって特定され、
分岐オフセットはビット［５：０］によって特定され
る。制御ＲＯＭビット［１１：１０］が１１であれば、
コール先が示され、その行先はビット［９：０］によっ
て示される。「コール先」は、現在の発行ウィンドウ内
の４つのＲＯＰが発行された後「サブルーチンエントリ
ポイント」への無条件分岐を起こし、リターンラッチ１
３０８が次の順次アドレスで更新される。マイクロサブ
ルーチンコール制御語はまた、「リターンラッチ１３０
８」が現在有効でなければ無条件分岐絶対としても有用
であることに注目されたい。
【０１１１】マイクロ分岐ＲＯＰは命令レベル分岐のよ
うに行なわれ、実行のためにＢＲＮＳＥＣ１３５に発行
され、誤予測の訂正が施される。マイクロ分岐は、シー
ケンス制御フィールドにおける出口コードおよびマイク
ロ分岐のデコード位置によって命令レベル分岐から識別
される。命令レベル分岐ＲＯＰはシーケンスの最後のＲ
ＯＰであり、したがってシーケンス出口コードを伴って
第３の発行位置に現われる。他の分岐はマイクロ分岐と
考えられる。ＩＮＳＢＲＮにおけるビット［０］はＢＲ
ＮＳＥＣ１３５へのＲＯＰに付随する。ターゲットアド
レス形成または分岐訂正のために命令アドレスではなく
ＭＲＯＭアドレスが送られる。分岐訂正の際に、ＢＲＮ
ＳＥＣ１３５は、ＸＴＡＲＧＥＴバス１０３を介してＩ
ＤＥＣＯＤＥ１０８に、訂正アドレスがＰＣではなくＭ
ＲＯＭアドレスであることを示す。マイクロ分岐ＲＯＰ
は、基本的に、ゼロ、非ゼロ、正または負であるレジス
タ値に基づいた条件付分岐および無条件分岐能力を与え
る。
うに行なわれ、実行のためにＢＲＮＳＥＣ１３５に発行
され、誤予測の訂正が施される。マイクロ分岐は、シー
ケンス制御フィールドにおける出口コードおよびマイク
ロ分岐のデコード位置によって命令レベル分岐から識別
される。命令レベル分岐ＲＯＰはシーケンスの最後のＲ
ＯＰであり、したがってシーケンス出口コードを伴って
第３の発行位置に現われる。他の分岐はマイクロ分岐と
考えられる。ＩＮＳＢＲＮにおけるビット［０］はＢＲ
ＮＳＥＣ１３５へのＲＯＰに付随する。ターゲットアド
レス形成または分岐訂正のために命令アドレスではなく
ＭＲＯＭアドレスが送られる。分岐訂正の際に、ＢＲＮ
ＳＥＣ１３５は、ＸＴＡＲＧＥＴバス１０３を介してＩ
ＤＥＣＯＤＥ１０８に、訂正アドレスがＰＣではなくＭ
ＲＯＭアドレスであることを示す。マイクロ分岐ＲＯＰ
は、基本的に、ゼロ、非ゼロ、正または負であるレジス
タ値に基づいた条件付分岐および無条件分岐能力を与え
る。
【０１１２】［ＲＯＰＳＥＬＥＣＴｘおよびＲＯＰＳＨ
ＡＲＥＤ］各発行位置にあるＲＯＰＳＥＬＥＣＴｘ１５
００は、ＦＡＳＴＣＯＮＶｘ９０２、ＩＣＯＭＭＯＮｘ
９０４、ＭＲＯＭｘ９０６、およびＲＯＰＭＵＸ７００
からの情報を選択し、この情報をＲＥＧＦ１１２および
ＲＯＢ１１４、ならびにプロセッサ１００の種々の機能
ユニットに送る。ＲＯＰＳＥＬＥＣＴｘ１５００はま
た、共有される資源への発行のためにＲＯＰＳＨＡＲＥ
Ｄ７９０にも情報を供給する。発行される情報は、Ａオ
ペランドポインタ、Ｂオペランドポインタ、行先ポイン
タ、命令タイプに関する情報、命令ｏｐコード、割込イ
ネーブル、バックアップイネーブル、命令終了、および
定数値を含む。例示的な機能ユニットＦＵ、リオーダバ
ッファＲＯＢ１１４、レジスタファイルＲＥＧＦ１１
２、ＲＯＰＳＥＬＥＣＴｘ１５００およびＩＣＡＣＨＥ
１０４の他の要素の間の種々のデータおよび制御経路は
図１７に示される。
ＡＲＥＤ］各発行位置にあるＲＯＰＳＥＬＥＣＴｘ１５
００は、ＦＡＳＴＣＯＮＶｘ９０２、ＩＣＯＭＭＯＮｘ
９０４、ＭＲＯＭｘ９０６、およびＲＯＰＭＵＸ７００
からの情報を選択し、この情報をＲＥＧＦ１１２および
ＲＯＢ１１４、ならびにプロセッサ１００の種々の機能
ユニットに送る。ＲＯＰＳＥＬＥＣＴｘ１５００はま
た、共有される資源への発行のためにＲＯＰＳＨＡＲＥ
Ｄ７９０にも情報を供給する。発行される情報は、Ａオ
ペランドポインタ、Ｂオペランドポインタ、行先ポイン
タ、命令タイプに関する情報、命令ｏｐコード、割込イ
ネーブル、バックアップイネーブル、命令終了、および
定数値を含む。例示的な機能ユニットＦＵ、リオーダバ
ッファＲＯＢ１１４、レジスタファイルＲＥＧＦ１１
２、ＲＯＰＳＥＬＥＣＴｘ１５００およびＩＣＡＣＨＥ
１０４の他の要素の間の種々のデータおよび制御経路は
図１７に示される。
【０１１３】ＲＯＰＳＥＬＥＣＴｘ１５００に関連する
種々の入力信号は、ＤＥＣＯＤＥ１およびＤＥＣＯＤＥ
２パイプラインステージの様々な時間に有効となる。信
号の１つＳＳ３２Ｘ１６は、スタックセグメントレジス
タからの３２ビットまたは１６ビット指示であり、プロ
セッサ状態関連信号である。信号は、効果においてシリ
アルな態様で変えられ、ＩＤＥＣＯＤＥ１０８が活性の
ときにはスタティックである。
種々の入力信号は、ＤＥＣＯＤＥ１およびＤＥＣＯＤＥ
２パイプラインステージの様々な時間に有効となる。信
号の１つＳＳ３２Ｘ１６は、スタックセグメントレジス
タからの３２ビットまたは１６ビット指示であり、プロ
セッサ状態関連信号である。信号は、効果においてシリ
アルな態様で変えられ、ＩＤＥＣＯＤＥ１０８が活性の
ときにはスタティックである。
【０１１４】ＤＥＣＯＤＥ１ステージの段階１の遅く
に、ＲＯＰＭＵＸ７００からの未処理のｘ８６命令情報
は有効になる。ＲＯＰＤＩ［６３：０］は、割当てられ
たｘ８６命令の最後のバイトに従って適切に位置調整さ
れるＢＹＴＥＱ１０６からの未処理の命令バイトを含
む。ＲＯＰＰＲＤＴＫＮは、割当てられたｘ８６命令の
最後のバイトからの割当てられた非順次指示であり、Ｂ
ＲＮＳＥＣ１３５によって命令が読出されたときに分岐
が発生と予測されたか、または発生されないと予測され
たかを定める。ＲＯＰＣＬＭ［１：０］は、割当てられ
たｘ８６命令の最後のバイトから割当てられたキャッシ
ュカラム指示であり、キャッシュ更新の間にＩＣＡＣＨ
Ｅ１０４の適切な位置にアクセスするために用いられ
る。
に、ＲＯＰＭＵＸ７００からの未処理のｘ８６命令情報
は有効になる。ＲＯＰＤＩ［６３：０］は、割当てられ
たｘ８６命令の最後のバイトに従って適切に位置調整さ
れるＢＹＴＥＱ１０６からの未処理の命令バイトを含
む。ＲＯＰＰＲＤＴＫＮは、割当てられたｘ８６命令の
最後のバイトからの割当てられた非順次指示であり、Ｂ
ＲＮＳＥＣ１３５によって命令が読出されたときに分岐
が発生と予測されたか、または発生されないと予測され
たかを定める。ＲＯＰＣＬＭ［１：０］は、割当てられ
たｘ８６命令の最後のバイトから割当てられたキャッシ
ュカラム指示であり、キャッシュ更新の間にＩＣＡＣＨ
Ｅ１０４の適切な位置にアクセスするために用いられ
る。
【０１１５】ＤＥＣＯＤＥ１ステージの段階２の早く
に、幾つかの汎用入力が有効となる。ＵＳＥＭＲＯＭは
アサートされると、ＲＯＰＳＥＬＥＣＴ ＭＲＯＭｘ９
０６入力がＦＡＳＴＣＯＮＶｘ９０２入力の代わりに用
いられるべきであることを示す。
に、幾つかの汎用入力が有効となる。ＵＳＥＭＲＯＭは
アサートされると、ＲＯＰＳＥＬＥＣＴ ＭＲＯＭｘ９
０６入力がＦＡＳＴＣＯＮＶｘ９０２入力の代わりに用
いられるべきであることを示す。
【０１１６】ＦＡＳＴＣＯＮＶｘ９０２、ＩＣＯＭＭＯ
Ｎｘ９０４およびＭＲＯＭｘ９０６からの信号は、ＤＥ
ＣＯＤＥ２ステージの第１段階の早くに有効となる。
Ｎｘ９０４およびＭＲＯＭｘ９０６からの信号は、ＤＥ
ＣＯＤＥ２ステージの第１段階の早くに有効となる。
【０１１７】ＲＯＰＳＨＡＲＥＤ７９０は、有効タイプ
に従って共有される資源に発行情報を割当てる。ＤＥＣ
ＯＤＥ２ステージの段階１の中ほどで、ＩＤＥＣＣＮＴ
ＬからＲＯＢ１１４へのＲＯＰ有効ビットである入力Ｒ
ＯＰＶＡＬ［３：０］が有効となる。ＲＯＰＳＨＡＲＥ
Ｄ７９０はまた、処理および共有される資源への発行の
ために発行位置の各々のＲＯＰＳＥＬＥＣＴｘ１５００
からの信号を受取る。これらの信号は、ＤＥＣＯＤＥ２
ステージの段階１の中ほど、および段階２の早くに有効
となる。
に従って共有される資源に発行情報を割当てる。ＤＥＣ
ＯＤＥ２ステージの段階１の中ほどで、ＩＤＥＣＣＮＴ
ＬからＲＯＢ１１４へのＲＯＰ有効ビットである入力Ｒ
ＯＰＶＡＬ［３：０］が有効となる。ＲＯＰＳＨＡＲＥ
Ｄ７９０はまた、処理および共有される資源への発行の
ために発行位置の各々のＲＯＰＳＥＬＥＣＴｘ１５００
からの信号を受取る。これらの信号は、ＤＥＣＯＤＥ２
ステージの段階１の中ほど、および段階２の早くに有効
となる。
【０１１８】ＤＥＣＯＤＥ２ステージの段階１の中ほど
で、発行位置の各々におけるＲＯＰＳＥＬＥＣＴｘ１５
００からのｏｐコードＰＲＥＯＰｘＢ［７：０］（ｘ＝
０，１，２，３）および命令タイプＰＲＥｘＴＹＰ
［２：０］（ｘ＝０，１，２，３）が有効になる。命令
タイプ情報ＰＲＥＴＹＰ［２：０］は、ＵＳＥＭＲＯＭ
に基づいてＭＩＴＹＰＥおよびＦＩＴＹＰＥから選択さ
れる。ｏｐコード情報ＰＲＥＯＰＢ［７：０］は、ＵＳ
ＥＭＲＯＭに基づいて値ＭＩＯＰまたはＦＩＯＰをとる
が、ＰＲＥＯＰＢ［７：６］は幾つかのｏｐコードタイ
プに関しては行先サイズＤＥＳＴＳＩＺＥにとって代わ
られる。
で、発行位置の各々におけるＲＯＰＳＥＬＥＣＴｘ１５
００からのｏｐコードＰＲＥＯＰｘＢ［７：０］（ｘ＝
０，１，２，３）および命令タイプＰＲＥｘＴＹＰ
［２：０］（ｘ＝０，１，２，３）が有効になる。命令
タイプ情報ＰＲＥＴＹＰ［２：０］は、ＵＳＥＭＲＯＭ
に基づいてＭＩＴＹＰＥおよびＦＩＴＹＰＥから選択さ
れる。ｏｐコード情報ＰＲＥＯＰＢ［７：０］は、ＵＳ
ＥＭＲＯＭに基づいて値ＭＩＯＰまたはＦＩＯＰをとる
が、ＰＲＥＯＰＢ［７：６］は幾つかのｏｐコードタイ
プに関しては行先サイズＤＥＳＴＳＩＺＥにとって代わ
られる。
【０１１９】ＤＥＣＯＤＥ２ステージの段階２の早く
に、ＲＯＰＳＥＬＥＣＴｘ１５００からＲＯＰＳＨＡＲ
ＥＤ７９０への以下の入力、すなわちＤＩＳＰｘＢ［３
１：０］（ｘ＝０，１，２，３）、ＰＲＥｘＩＮＳ
［７：０］（ｘ＝０，１，２，３）、ＦＰＴｘＯＰ［１
０：０］（ｘ＝０，１，２，３）、ＣＬＭｘ［１：０］
（ｘ＝０，１，２，３）およびＰＲＤＴＫＮｘが有効と
なる。ＤＩＳＰｘＢ［３１：０］は、以下のようにＦＵ
ＳＥＤＩＳＰおよびＭＵＳＥＤＩＳＰならびにＤＩＳＰ
ＳＥＬ［１：０］の値に依存してＲＯＰＤＩ［６３：
０］から選択される３２ビット変位フィールドである。
ＤＩＳＰＳＥＬ［１：０］はアドレスモードから定めら
れ、以下のように解釈される、すなわち００（２進）−
なし、０１（２進）−８ビット、３２ビットに符号拡
張、１０（２進）−１６ビット、３２ビットに符号拡
張、および１１（２進）−３２ビットである。ＦＵＳＥ
ＤＩＳＰ／ＭＵＳＥＤＩＳＰは、変位が実際に用いられ
るべきであるか否かを定める。ＦＵＳＥＤＩＳＰ／ＭＵ
ＳＥＤＩＳＰがアサートされなければ、ゼロ変位が与え
られる。ＰＲＥｘＩＮＳ［７：０］は、ロードおよびス
トアのための追加のｏｐコード情報であり、ＰＲＥＩＮ
Ｓ［７：６］はスケールビットであり、ＰＲＥＩＮＳ
［５］はアドレス「３２Ｘ１６」ビットであり、ＰＲＥ
ＩＮＳ［４］はロックビットであり、ＰＲＥＩＮＳ
［３：０］はセグメントビットである。ＰＲＥｘＩＮＳ
は、高速経路プリ命令情報ＦＰＲＥＩＮＳか、またはマ
イクロコードＲＯＭプリ命令情報ＭＰＲＥＩＮＳから、
ＵＳＥＭＲＯＭおよびＤＩＳＰＡＬＬに従って選択され
る。ＦＰＴＯＰｘ［１０：０］は、ＦＰＲＥＯＰ［１
０：０］の遅延されたものである。ＣＬＭｘ［１：０］
は、ＲＯＰＣＬＭの遅延されたものであり、ｘ８６命令
の最後のバイトからのキャッシュカラムである。ＰＲＤ
ＴＫＮ［３：０］は、ＲＯＰＰＲＤＴＫＮの遅延された
ものであり、非順次指示である。
に、ＲＯＰＳＥＬＥＣＴｘ１５００からＲＯＰＳＨＡＲ
ＥＤ７９０への以下の入力、すなわちＤＩＳＰｘＢ［３
１：０］（ｘ＝０，１，２，３）、ＰＲＥｘＩＮＳ
［７：０］（ｘ＝０，１，２，３）、ＦＰＴｘＯＰ［１
０：０］（ｘ＝０，１，２，３）、ＣＬＭｘ［１：０］
（ｘ＝０，１，２，３）およびＰＲＤＴＫＮｘが有効と
なる。ＤＩＳＰｘＢ［３１：０］は、以下のようにＦＵ
ＳＥＤＩＳＰおよびＭＵＳＥＤＩＳＰならびにＤＩＳＰ
ＳＥＬ［１：０］の値に依存してＲＯＰＤＩ［６３：
０］から選択される３２ビット変位フィールドである。
ＤＩＳＰＳＥＬ［１：０］はアドレスモードから定めら
れ、以下のように解釈される、すなわち００（２進）−
なし、０１（２進）−８ビット、３２ビットに符号拡
張、１０（２進）−１６ビット、３２ビットに符号拡
張、および１１（２進）−３２ビットである。ＦＵＳＥ
ＤＩＳＰ／ＭＵＳＥＤＩＳＰは、変位が実際に用いられ
るべきであるか否かを定める。ＦＵＳＥＤＩＳＰ／ＭＵ
ＳＥＤＩＳＰがアサートされなければ、ゼロ変位が与え
られる。ＰＲＥｘＩＮＳ［７：０］は、ロードおよびス
トアのための追加のｏｐコード情報であり、ＰＲＥＩＮ
Ｓ［７：６］はスケールビットであり、ＰＲＥＩＮＳ
［５］はアドレス「３２Ｘ１６」ビットであり、ＰＲＥ
ＩＮＳ［４］はロックビットであり、ＰＲＥＩＮＳ
［３：０］はセグメントビットである。ＰＲＥｘＩＮＳ
は、高速経路プリ命令情報ＦＰＲＥＩＮＳか、またはマ
イクロコードＲＯＭプリ命令情報ＭＰＲＥＩＮＳから、
ＵＳＥＭＲＯＭおよびＤＩＳＰＡＬＬに従って選択され
る。ＦＰＴＯＰｘ［１０：０］は、ＦＰＲＥＯＰ［１
０：０］の遅延されたものである。ＣＬＭｘ［１：０］
は、ＲＯＰＣＬＭの遅延されたものであり、ｘ８６命令
の最後のバイトからのキャッシュカラムである。ＰＲＤ
ＴＫＮ［３：０］は、ＲＯＰＰＲＤＴＫＮの遅延された
ものであり、非順次指示である。
【０１２０】発行位置の各々におけるＲＯＰＳＥＬＥＣ
Ｔｘ１５００およびＲＯＰＳＨＡＲＥＤ７９０は、プロ
セッサ１００の種々の機能ユニットに発行される命令の
ためのオペランドを協働して選択する。ＲＥＧＦは、例
示的に汎用レジスタの大きな組である。レジスタ番号
は、ＲＥＧＦ１１２によって単にデコードされ、選択さ
れたエントリにおける値が与えられる。対照的に、ＲＯ
Ｂ１１４は、命令結果にダイナミックに割当てられるい
くつかの記憶位置を含むユニットである。命令がデコー
ドされると、その結果値にはリオーダバッファ位置が割
当てられ、その行先レジスタ番号は、この位置と関連
し、リオーダバッファ位置に行先レジスタを指定し直
す。後続の命令が、レジスタ内にストアされた値を得る
ために指定し直された行先レジスタを参照するとき、命
令はその代わりにリオーダバッファにストアされた値、
または値がまだ計算されていなければこの値に関するタ
グ（リオーダバッファへのインデックス）を得る。この
能力を与えるために、ＲＯＢ１１４は、例示的に内容参
照メモリとして実現され、そのためＲＯＢ１１４はレジ
スタ番号をすべてのエントリにおけるレジスタ番号と比
較し、一致するレジスタ番号を有するエントリにおける
タグまたは値があれば戻す。
Ｔｘ１５００およびＲＯＰＳＨＡＲＥＤ７９０は、プロ
セッサ１００の種々の機能ユニットに発行される命令の
ためのオペランドを協働して選択する。ＲＥＧＦは、例
示的に汎用レジスタの大きな組である。レジスタ番号
は、ＲＥＧＦ１１２によって単にデコードされ、選択さ
れたエントリにおける値が与えられる。対照的に、ＲＯ
Ｂ１１４は、命令結果にダイナミックに割当てられるい
くつかの記憶位置を含むユニットである。命令がデコー
ドされると、その結果値にはリオーダバッファ位置が割
当てられ、その行先レジスタ番号は、この位置と関連
し、リオーダバッファ位置に行先レジスタを指定し直
す。後続の命令が、レジスタ内にストアされた値を得る
ために指定し直された行先レジスタを参照するとき、命
令はその代わりにリオーダバッファにストアされた値、
または値がまだ計算されていなければこの値に関するタ
グ（リオーダバッファへのインデックス）を得る。この
能力を与えるために、ＲＯＢ１１４は、例示的に内容参
照メモリとして実現され、そのためＲＯＢ１１４はレジ
スタ番号をすべてのエントリにおけるレジスタ番号と比
較し、一致するレジスタ番号を有するエントリにおける
タグまたは値があれば戻す。
【０１２１】命令がデコードされると、そのソースオペ
ランドのレジスタ番号がＲＯＢ１１４およびＲＥＧＦ１
１２に同時にアクセスするのに用いられる。リオーダバ
ッファが、そのレジスタ番号がソースレジスタ番号と一
致するエントリを持たない場合には、レジスタファイル
内の値がオペランドとして選択される。リオーダバッフ
ァが１つまたはそれ以上の一致するエントリを有する場
合には、最も最近のエントリの値が利用可能であれば選
択され、そうでなければその値に関するタグが選択され
る。値またはそのタグが、プロセッサ１００の種々の機
能ユニットの待合せステーションの適切な１つにコピー
される。
ランドのレジスタ番号がＲＯＢ１１４およびＲＥＧＦ１
１２に同時にアクセスするのに用いられる。リオーダバ
ッファが、そのレジスタ番号がソースレジスタ番号と一
致するエントリを持たない場合には、レジスタファイル
内の値がオペランドとして選択される。リオーダバッフ
ァが１つまたはそれ以上の一致するエントリを有する場
合には、最も最近のエントリの値が利用可能であれば選
択され、そうでなければその値に関するタグが選択され
る。値またはそのタグが、プロセッサ１００の種々の機
能ユニットの待合せステーションの適切な１つにコピー
される。
【０１２２】オペランド供給機能は、ＲＥＧＦ１１２お
よびＲＯＢ１１４に供給されるＲＯＰＳＨＡＲＥＤ７９
０およびＲＯＰＳＥＬＥＣＴｘ１５００の種々の出力を
用いて実現される。これらの出力は、ＥＸＥＣＵＴＥス
テージに備えてＤＥＣＯＤＥ２ステージの間に有効とな
る。ＲＯＰＳＥＬＥＣＴｘ１５００からＲＥＧＦ１１２
およびＲＯＢ１１４への信号ＵＳＥＡＲＤ、ＵＳＥＢＲ
Ｄ、およびＲＯＢＡＬＬＯＣと、ＲＯＰＳＥＬＥＣＴｘ
１５００からＲＯＢ１１４への信号ＲＤＡＰＴＥＲ、Ｒ
ＤＢＰＴＲ、およびＤＥＳＴＲＥＧＢは、ＤＥＳＯＤＥ
２の段階１の中ほどで有効となる。ＵＳＥＡＲＤは、Ｒ
ＯＢ１１４およびＲＥＧＦ１１２に対するレジスタ使用
インジケータである。ＵＳＥＡＲＤは、ｘ８６命令がＦ
ＡＳＴＣＯＮＶｘ９０２において処理されているか、Ｍ
ＲＯＭｘ９０６において処理されているか、または特殊
ｘ８６アドレスモードに関わるかに依存して、それぞれ
ＦＵＳＥＡ、ＭＵＳＥＡ、およびＡＤＤＲＵＳＥＡから
導出される。ＵＳＥＢＲＤはＵＳＥＡＲＤのＢオペラン
ドのバージョンであり、ＵＳＥＡＲＤに類似した態様で
導出される。ＲＯＢＡＬＬＯＣ［１５：０］は、ＲＯＰ
割当情報を示し、ＵＳＥＭＲＯＭおよびＤＩＳＰＡＬＬ
に依存してＦＲＯＢＤＥＣまたはＭＲＯＢＤＥＣから導
出される。ＲＯＢＡＬＬＯＣは、デコード中の各有効Ｒ
ＯＰについて４ビットの割当データを含み、ビット
［３］においてレジスタライトバックのためのその要
件、およびビット［２：０］において整数／浮動小数点
フラグ変更のための要件を符号化する。ＲＤＡＰＴＲ
［８：０］は、ＲＯＢ１１４に対するＡソースオペラン
ドポインタである。一般に、ＲＤＡＰＴＲ［６：３］
は、命令が行先もしくはソースレジスタまたは特殊ｘ８
６モードに関与するとき、ＩＣＯＭＭＯＮｘ９０４から
の入力ＲＯＰＯＰＲＥＧ、ＲＯＰＲＥＧ１、およびＲＯ
ＰＲＥＧ２から導出される。しかしながら、ｘ８６命令
がＦＡＳＴＣＯＮＶｘ９０２またはＭＲＯＭｘ９０６に
おいて処理されているときには、ＲＤＡＰＴＲはＦＡＲ
ＥＧまたはＭＡＲＥＧから得られる。ＲＤＢＰＴＲ
［８：０］は、ＲＤＡＰＴＲのＢオペランドバージョン
であり、入力信号のＢオペランドバージョンからを除い
ては、ＲＤＡＰＴＲに類似した態様で導出される。ＤＥ
ＳＴＲＥＧＢ［８：０］は、ＲＯＢ１１４に対する行先
ポインタであり、入力信号の行先バージョンからを除い
ては、ＲＤＡＰＴＲに類似した態様で導出される。
よびＲＯＢ１１４に供給されるＲＯＰＳＨＡＲＥＤ７９
０およびＲＯＰＳＥＬＥＣＴｘ１５００の種々の出力を
用いて実現される。これらの出力は、ＥＸＥＣＵＴＥス
テージに備えてＤＥＣＯＤＥ２ステージの間に有効とな
る。ＲＯＰＳＥＬＥＣＴｘ１５００からＲＥＧＦ１１２
およびＲＯＢ１１４への信号ＵＳＥＡＲＤ、ＵＳＥＢＲ
Ｄ、およびＲＯＢＡＬＬＯＣと、ＲＯＰＳＥＬＥＣＴｘ
１５００からＲＯＢ１１４への信号ＲＤＡＰＴＥＲ、Ｒ
ＤＢＰＴＲ、およびＤＥＳＴＲＥＧＢは、ＤＥＳＯＤＥ
２の段階１の中ほどで有効となる。ＵＳＥＡＲＤは、Ｒ
ＯＢ１１４およびＲＥＧＦ１１２に対するレジスタ使用
インジケータである。ＵＳＥＡＲＤは、ｘ８６命令がＦ
ＡＳＴＣＯＮＶｘ９０２において処理されているか、Ｍ
ＲＯＭｘ９０６において処理されているか、または特殊
ｘ８６アドレスモードに関わるかに依存して、それぞれ
ＦＵＳＥＡ、ＭＵＳＥＡ、およびＡＤＤＲＵＳＥＡから
導出される。ＵＳＥＢＲＤはＵＳＥＡＲＤのＢオペラン
ドのバージョンであり、ＵＳＥＡＲＤに類似した態様で
導出される。ＲＯＢＡＬＬＯＣ［１５：０］は、ＲＯＰ
割当情報を示し、ＵＳＥＭＲＯＭおよびＤＩＳＰＡＬＬ
に依存してＦＲＯＢＤＥＣまたはＭＲＯＢＤＥＣから導
出される。ＲＯＢＡＬＬＯＣは、デコード中の各有効Ｒ
ＯＰについて４ビットの割当データを含み、ビット
［３］においてレジスタライトバックのためのその要
件、およびビット［２：０］において整数／浮動小数点
フラグ変更のための要件を符号化する。ＲＤＡＰＴＲ
［８：０］は、ＲＯＢ１１４に対するＡソースオペラン
ドポインタである。一般に、ＲＤＡＰＴＲ［６：３］
は、命令が行先もしくはソースレジスタまたは特殊ｘ８
６モードに関与するとき、ＩＣＯＭＭＯＮｘ９０４から
の入力ＲＯＰＯＰＲＥＧ、ＲＯＰＲＥＧ１、およびＲＯ
ＰＲＥＧ２から導出される。しかしながら、ｘ８６命令
がＦＡＳＴＣＯＮＶｘ９０２またはＭＲＯＭｘ９０６に
おいて処理されているときには、ＲＤＡＰＴＲはＦＡＲ
ＥＧまたはＭＡＲＥＧから得られる。ＲＤＢＰＴＲ
［８：０］は、ＲＤＡＰＴＲのＢオペランドバージョン
であり、入力信号のＢオペランドバージョンからを除い
ては、ＲＤＡＰＴＲに類似した態様で導出される。ＤＥ
ＳＴＲＥＧＢ［８：０］は、ＲＯＢ１１４に対する行先
ポインタであり、入力信号の行先バージョンからを除い
ては、ＲＤＡＰＴＲに類似した態様で導出される。
【０１２３】発行される命令はまた、タイプおよびｏｐ
コード情報を必要とし、これはＩＤＥＣＣＮＴＬ７６０
によって供給され、ＥＸＥＣＵＴＥステージのための準
備にあたってＤＥＣＯＤＥ２ステージの間に有効とな
る。信号ＩＮＳＤＩＳＰ［３：０］は、現在のサイクル
でＲＯＰがそこから発行されるべき発行位置を示す。タ
イプ信号ＩＮＳｘＴＹＰＥ［２：０］の各々は、特定の
機能ユニットに発行位置ｘからの命令を処理するように
知らせる。機能ユニットの各々について異なるタイプ信
号が用いられ、ＡＬＵ０ １３１とＡＬＵ１ １３２と
の間でのトグル算術および論理演算の能力、および複数
の目的のために１つの機能ユニット（たとえば、算術お
よび論理演算とシフト演算とのためにＡＬＵ１）を用い
る能力を含む種々の能力を与える。信号ＸＩＮＳＤＩＳ
Ｐ［３：０］は、どのＲＯＰが発行されるかを示す。信
号ＷＲＩＴＥＦＩＦＯは、ＢＲＮＳＥＣ１３５が予測Ｆ
ＩＦＯにＸＴＡＲＧＥＴバスを介して予測発生アドレス
を書込むべきであることを示す。信号ＣＯＭＭＩＴは、
直列化された事象が発行されているかどうかを示す。
コード情報を必要とし、これはＩＤＥＣＣＮＴＬ７６０
によって供給され、ＥＸＥＣＵＴＥステージのための準
備にあたってＤＥＣＯＤＥ２ステージの間に有効とな
る。信号ＩＮＳＤＩＳＰ［３：０］は、現在のサイクル
でＲＯＰがそこから発行されるべき発行位置を示す。タ
イプ信号ＩＮＳｘＴＹＰＥ［２：０］の各々は、特定の
機能ユニットに発行位置ｘからの命令を処理するように
知らせる。機能ユニットの各々について異なるタイプ信
号が用いられ、ＡＬＵ０ １３１とＡＬＵ１ １３２と
の間でのトグル算術および論理演算の能力、および複数
の目的のために１つの機能ユニット（たとえば、算術お
よび論理演算とシフト演算とのためにＡＬＵ１）を用い
る能力を含む種々の能力を与える。信号ＸＩＮＳＤＩＳ
Ｐ［３：０］は、どのＲＯＰが発行されるかを示す。信
号ＷＲＩＴＥＦＩＦＯは、ＢＲＮＳＥＣ１３５が予測Ｆ
ＩＦＯにＸＴＡＲＧＥＴバスを介して予測発生アドレス
を書込むべきであることを示す。信号ＣＯＭＭＩＴは、
直列化された事象が発行されているかどうかを示す。
【０１２４】ＤＥＣＯＤＥ２ステージの段階１の遅く
に、ＲＯＰＳＨＡＲＥＤ７９０からＲＥＧＦ１１２およ
びＲＯＢ１１４への信号ＲＤＦＬＧＰＴＲおよびＵＳＥ
ＦＬＧＲＤが有効になる。整数フラグソースオペランド
ポインタであるＲＤＦＬＧＰＴＲ［２：０］は、分岐セ
クションＢＲＮＳＥＣ１３５にマッピングされる第１の
未発行ＲＯＰの発行位置に基づいて適切なＲＤｘＦＬＧ
ＰＴＲ［２：０］にセットされる。どのＲＯＰも分岐セ
クションＢＲＮＳＥＣ１３５にマッピングされなけれ
ば、ＲＤＦＬＧＰＴＲ［２：０］は０にセットされる。
使用指示であるＵＳＥＦＬＧＲＤ［１：０］は、分岐セ
クションＢＲＮＳＥＣ１３５にマッピングされる第１の
未発行ＲＯＰの発行位置を示すように符号化される。
に、ＲＯＰＳＨＡＲＥＤ７９０からＲＥＧＦ１１２およ
びＲＯＢ１１４への信号ＲＤＦＬＧＰＴＲおよびＵＳＥ
ＦＬＧＲＤが有効になる。整数フラグソースオペランド
ポインタであるＲＤＦＬＧＰＴＲ［２：０］は、分岐セ
クションＢＲＮＳＥＣ１３５にマッピングされる第１の
未発行ＲＯＰの発行位置に基づいて適切なＲＤｘＦＬＧ
ＰＴＲ［２：０］にセットされる。どのＲＯＰも分岐セ
クションＢＲＮＳＥＣ１３５にマッピングされなけれ
ば、ＲＤＦＬＧＰＴＲ［２：０］は０にセットされる。
使用指示であるＵＳＥＦＬＧＲＤ［１：０］は、分岐セ
クションＢＲＮＳＥＣ１３５にマッピングされる第１の
未発行ＲＯＰの発行位置を示すように符号化される。
【０１２５】ＤＥＣＯＤＥ２ステージの段階２の早く
に、ＲＯＰＳＥＬＥＣＴｘ１５００およびＲＯＰＳＨＡ
ＲＥＤ７９０からＲＯＢ１１４、および場合によっては
ＲＥＧＦ１１２への残っている信号が有効となる。ＣＯ
ＮＳＴＢ［３１：０］はＲＥＧＦ１１２への３２ビット
定数フィールドであり、以下のようにＭＵＳＥＢおよび
ＦＵＳＥＢおよびＩＭＭＳＥＬ［２：０］の値に依存し
てＲＯＰＤＩ［６３：０］から選択される。ＩＭＭＳＥ
Ｌ［２：０］は４８６命令から定められ、以下のように
解釈される、すなわち０ｘｘ（２進）−ゼロ拡張、１ｘ
ｘ（２進）−３２ビットに符号拡張、ｘ００（２進）−
なし、ｘ０１（２進）−８ビット、ｘ１０（２進）−１
６ビット、ｘ１１ （２進）−３２ビットである。ＦＵ
ＳＥＢ／ＭＵＳＥＢがアサートされると、ゼロ定数が与
えられる。ＦＵＳＥＢ／ＭＵＳＥＢがアサートされなけ
れば、定数は以下のようにＦＢＲＥＧ［９：８］／ＭＢ
ＲＥＧ［９：８］に基づいて選択される、すなわち００
２進−なし、０１ ２進−ｘ８６命令即値データ使
用、１０ ２進−ＦＢＲＥＧ［７：０］／ＭＢＲＥＧ
［７：０］からの８ビット定数、符号拡張なし、１１
２進−ＦＢＲＥＧ［７：０］／ＭＢＲＥＧ［７：０］か
らの８ビット定数、符号拡張である。さらに、ＦＵＳＥ
Ａ／ＭＵＳＥＡがアサートされず、かつＦＢＲＥＧ
［９］／ＭＢＲＥＧ［９］がアサートされると、８ビッ
ト定数は１６ビットに拡張され得る。ＩＮＳＴＥＩは、
ＲＯＢ１１４に関する命令終了情報であり、プログラム
カウンタ維持に使用される。ＥＮＩＮＴＲは、ＲＯＢ１
１４に関する外部割込イネーブル指示である。ＩＮＳＴ
ＥＩおよびＥＮＩＮＴＲは、ＵＳＥＭＲＯＭおよびＤＩ
ＳＰＡＬＬに依存してＦＲＯＢＤＥＣまたはＭＲＯＢＤ
ＥＣから導出される。実行される最後のｘ８６浮動小数
点命令の浮動小数点ｏｐコードであり、浮動小数点命令
の放棄の際の状態更新に用いられるＦＰＴＯＰＣ［１
０：０］は、浮動小数点セクションにマッピングされる
第１の未発行ＲＯＰの発行位置に基づいてＲＯＰｘＭＯ
ＤＲＭ［７：０］で適切な浮動小数点ｏｐコードＲＯＰ
ｘＯＰ［２：０］にセットされる。どのＲＯＰも浮動小
数点セクションにマッピングされなければ、ＦＰＴＯＰ
Ｃ［９：０］は「ドントケア」である。
に、ＲＯＰＳＥＬＥＣＴｘ１５００およびＲＯＰＳＨＡ
ＲＥＤ７９０からＲＯＢ１１４、および場合によっては
ＲＥＧＦ１１２への残っている信号が有効となる。ＣＯ
ＮＳＴＢ［３１：０］はＲＥＧＦ１１２への３２ビット
定数フィールドであり、以下のようにＭＵＳＥＢおよび
ＦＵＳＥＢおよびＩＭＭＳＥＬ［２：０］の値に依存し
てＲＯＰＤＩ［６３：０］から選択される。ＩＭＭＳＥ
Ｌ［２：０］は４８６命令から定められ、以下のように
解釈される、すなわち０ｘｘ（２進）−ゼロ拡張、１ｘ
ｘ（２進）−３２ビットに符号拡張、ｘ００（２進）−
なし、ｘ０１（２進）−８ビット、ｘ１０（２進）−１
６ビット、ｘ１１ （２進）−３２ビットである。ＦＵ
ＳＥＢ／ＭＵＳＥＢがアサートされると、ゼロ定数が与
えられる。ＦＵＳＥＢ／ＭＵＳＥＢがアサートされなけ
れば、定数は以下のようにＦＢＲＥＧ［９：８］／ＭＢ
ＲＥＧ［９：８］に基づいて選択される、すなわち００
２進−なし、０１ ２進−ｘ８６命令即値データ使
用、１０ ２進−ＦＢＲＥＧ［７：０］／ＭＢＲＥＧ
［７：０］からの８ビット定数、符号拡張なし、１１
２進−ＦＢＲＥＧ［７：０］／ＭＢＲＥＧ［７：０］か
らの８ビット定数、符号拡張である。さらに、ＦＵＳＥ
Ａ／ＭＵＳＥＡがアサートされず、かつＦＢＲＥＧ
［９］／ＭＢＲＥＧ［９］がアサートされると、８ビッ
ト定数は１６ビットに拡張され得る。ＩＮＳＴＥＩは、
ＲＯＢ１１４に関する命令終了情報であり、プログラム
カウンタ維持に使用される。ＥＮＩＮＴＲは、ＲＯＢ１
１４に関する外部割込イネーブル指示である。ＩＮＳＴ
ＥＩおよびＥＮＩＮＴＲは、ＵＳＥＭＲＯＭおよびＤＩ
ＳＰＡＬＬに依存してＦＲＯＢＤＥＣまたはＭＲＯＢＤ
ＥＣから導出される。実行される最後のｘ８６浮動小数
点命令の浮動小数点ｏｐコードであり、浮動小数点命令
の放棄の際の状態更新に用いられるＦＰＴＯＰＣ［１
０：０］は、浮動小数点セクションにマッピングされる
第１の未発行ＲＯＰの発行位置に基づいてＲＯＰｘＭＯ
ＤＲＭ［７：０］で適切な浮動小数点ｏｐコードＲＯＰ
ｘＯＰ［２：０］にセットされる。どのＲＯＰも浮動小
数点セクションにマッピングされなければ、ＦＰＴＯＰ
Ｃ［９：０］は「ドントケア」である。
【０１２６】ＲＯＰＳＥＬＥＣＴｘ１５００およびＲＯ
ＰＳＨＡＲＥＤ７９０は、プロセッサ１００内の種々の
機能ユニットに情報を発行し、これはＤＥＣＯＤＥ２ス
テージの段階２の早くに有効になる。各発行位置のＲＯ
ＰＳＥＬＥＣＴｘ１５００は、機能ユニットに対するソ
ースオペランド上位バイト指示である、ＡＨＩＧＨＢＹ
ＴＥおよびＢＨＩＧＨＢＹＴＥを供給する。ＡＨＩＧＨ
ＢＹＴＥは、ＦＡＲＥＧから導出され、ＢＨＩＧＨＢＹ
ＴＥは、ＦＢＲＥＧから導出される。ＲＯＰＳＨＡＲＥ
Ｄ７９０は、ＩＮＳＯＰｘＢ［７：０］（ｘ＝０，１，
２，３）を供給し、これらは命令ＲＯＰｏｐコード符号
であり、ＡＬＵ０ １３１、ＡＬＵ１およびＳＨＦ１３
２、ＬＳＳＥＣ１３４、およびＢＲＮＳＥＣ１３５に発
行される。
ＰＳＨＡＲＥＤ７９０は、プロセッサ１００内の種々の
機能ユニットに情報を発行し、これはＤＥＣＯＤＥ２ス
テージの段階２の早くに有効になる。各発行位置のＲＯ
ＰＳＥＬＥＣＴｘ１５００は、機能ユニットに対するソ
ースオペランド上位バイト指示である、ＡＨＩＧＨＢＹ
ＴＥおよびＢＨＩＧＨＢＹＴＥを供給する。ＡＨＩＧＨ
ＢＹＴＥは、ＦＡＲＥＧから導出され、ＢＨＩＧＨＢＹ
ＴＥは、ＦＢＲＥＧから導出される。ＲＯＰＳＨＡＲＥ
Ｄ７９０は、ＩＮＳＯＰｘＢ［７：０］（ｘ＝０，１，
２，３）を供給し、これらは命令ＲＯＰｏｐコード符号
であり、ＡＬＵ０ １３１、ＡＬＵ１およびＳＨＦ１３
２、ＬＳＳＥＣ１３４、およびＢＲＮＳＥＣ１３５に発
行される。
【０１２７】ＩＮＳＯＰｘＢに加えて、ＬＳＳＥＣ１３
４はまた、ＤＥＣＯＤＥ２ステージの段階２の中ほどで
有効となるＲＯＰＳＨＡＲＥＤ７９０の幾つかの出力を
受取る。ＩＮＳＬＳ０Ｂ［７：０］およびＩＮＳＬＳ１
Ｂ［７：０］は追加のＲＯＰ情報であり、ロード／スト
アセクションに対する最初の２つの未発行ＲＯＰにマッ
ピングされるＰＲＥｘＩＮＳ［７：０］のマルチプレク
スされてラッチされたものであり、以下のとおりであ
る、すなわちＩＮＳＬＳｘＢ［７：６］、スケールファ
クタ；ＩＮＳＬＳｘＢ［５］、アドレスサイズ（３２Ｘ
１６）；ＩＮＳＬＳｘＢ［４］、ロックプレフィック
ス；およびＩＮＳＬＳｘＢ［３：０］００００ 保存
（未使用）、０００１ ＣＳ、００１０ ＤＳ、００１
１ ＥＳ、０１００ ＦＳ、０１０１ ＧＳ、０１１０
ＳＳであり、その他はマイクロコードによって規定さ
れる。ＦＡＳＴＣＮ０Ｂ［３１：０］およびＦＡＳＴＣ
Ｎ１Ｂ［３１：０］は、ロード／ストアセクションＬＳ
ＳＥＣ１３４への高速変位経路であり、ロード／ストア
セクションにマッピングされる最初の２つの未発行ＲＯ
ＰにマッピングされるＤＩＳＰｘＢ［３１：０］のマル
チプレクスされてラッチされたものである。これらのバ
スは、ロード／ストアセクションへの対応する発行がな
ければ、「ドントケア」である。
４はまた、ＤＥＣＯＤＥ２ステージの段階２の中ほどで
有効となるＲＯＰＳＨＡＲＥＤ７９０の幾つかの出力を
受取る。ＩＮＳＬＳ０Ｂ［７：０］およびＩＮＳＬＳ１
Ｂ［７：０］は追加のＲＯＰ情報であり、ロード／スト
アセクションに対する最初の２つの未発行ＲＯＰにマッ
ピングされるＰＲＥｘＩＮＳ［７：０］のマルチプレク
スされてラッチされたものであり、以下のとおりであ
る、すなわちＩＮＳＬＳｘＢ［７：６］、スケールファ
クタ；ＩＮＳＬＳｘＢ［５］、アドレスサイズ（３２Ｘ
１６）；ＩＮＳＬＳｘＢ［４］、ロックプレフィック
ス；およびＩＮＳＬＳｘＢ［３：０］００００ 保存
（未使用）、０００１ ＣＳ、００１０ ＤＳ、００１
１ ＥＳ、０１００ ＦＳ、０１０１ ＧＳ、０１１０
ＳＳであり、その他はマイクロコードによって規定さ
れる。ＦＡＳＴＣＮ０Ｂ［３１：０］およびＦＡＳＴＣ
Ｎ１Ｂ［３１：０］は、ロード／ストアセクションＬＳ
ＳＥＣ１３４への高速変位経路であり、ロード／ストア
セクションにマッピングされる最初の２つの未発行ＲＯ
ＰにマッピングされるＤＩＳＰｘＢ［３１：０］のマル
チプレクスされてラッチされたものである。これらのバ
スは、ロード／ストアセクションへの対応する発行がな
ければ、「ドントケア」である。
【０１２８】ＩＮＳＯＰｘＢに加えて、ＢＲＮＳＥＣ１
３５はまた、ＤＥＣＯＤＥ２ステージの段階２の中ほど
で有効となるＲＯＰＳＨＡＲＥＤ７９０の出力を受取
る。ＩＮＳＢＲＮ［４：０］は、以下のように分岐セク
ションに対しての最初の未発行ＲＯＰにマッピングされ
る追加ＲＯＰ情報（信号ＵＳＥＦＬＧＲＤ［１：０］に
よって示される）である、すなわちＩＮＳＢＲＮ［４］
−交換アンダフロー、ＩＮＳＢＲＮ［３：２］−ＣＬＭ
ｘ［１：０］から選択されたキャッシュカラム、ＩＮＳ
ＢＲＮ［１］−ＰＲＤＴＫＮｘから選択された発生予測
された分岐、およびＩＮＳＢＲＮ［０］マイクロ分岐指
示（１：ＩＣＡＣＨＥ１０４、０：ＩＤＥＣＯＤＥ１０
８）である。
３５はまた、ＤＥＣＯＤＥ２ステージの段階２の中ほど
で有効となるＲＯＰＳＨＡＲＥＤ７９０の出力を受取
る。ＩＮＳＢＲＮ［４：０］は、以下のように分岐セク
ションに対しての最初の未発行ＲＯＰにマッピングされ
る追加ＲＯＰ情報（信号ＵＳＥＦＬＧＲＤ［１：０］に
よって示される）である、すなわちＩＮＳＢＲＮ［４］
−交換アンダフロー、ＩＮＳＢＲＮ［３：２］−ＣＬＭ
ｘ［１：０］から選択されたキャッシュカラム、ＩＮＳ
ＢＲＮ［１］−ＰＲＤＴＫＮｘから選択された発生予測
された分岐、およびＩＮＳＢＲＮ［０］マイクロ分岐指
示（１：ＩＣＡＣＨＥ１０４、０：ＩＤＥＣＯＤＥ１０
８）である。
【０１２９】ＤＥＣＯＤＥ１ステージの段階２の非常に
遅い時点で、ＤＩＳＰＡＬＬは有効となり、信号ＵＳＥ
ＭＲＯＭと関連して、表８に示されるようにＲＯＰＳＥ
ＬＥＣＴｘ１５００からの発行を制御する。ＤＩＳＰＡ
ＬＬは、アサートされるとＰＨ１で発行されると予想さ
れるものすべてが発行されることを示す。
遅い時点で、ＤＩＳＰＡＬＬは有効となり、信号ＵＳＥ
ＭＲＯＭと関連して、表８に示されるようにＲＯＰＳＥ
ＬＥＣＴｘ１５００からの発行を制御する。ＤＩＳＰＡ
ＬＬは、アサートされるとＰＨ１で発行されると予想さ
れるものすべてが発行されることを示す。
【０１３０】
【表８】
【０１３１】本発明を種々の実施例を参照して説明した
が、これらの実施例は例示的なものであり、本発明の範
囲はこれに制限されるものではないことを理解された
い。説明した実施例の多くの変更、変形、付加、および
改良が可能である。たとえば、各発行ウィンドウ内のＲ
ＯＰの数は例示的なものであり、変えられてもよい。Ｉ
ＣＡＣＨＥ１０４およびＢＹＴＥＱ１０６のサイズ、Ｉ
ＤＥＣＯＤＥ１０８における発行位置の数、ソースオペ
ランドバスの数、ＴＡＤバスの数、結果バスの数、およ
びライトバックバスの数は例示的なものであり、変えら
れてもよい。種々の信号のうちの多くの段階付も例示的
なものであり、変えられてもよい。種々の信号の機能は
例示的であり、信号は、ある機能を他の信号に割当てる
か、または他の機能を信号に統合することによって変更
できる。リードオンリメモリ以外のタイプのメモリをＭ
ＲＯＭｘ９０６内で用いてもよい。ＩＤＥＣＯＤＥ１０
８にさらに機能を加えてもよい。プロセッサの推論実行
状態維持の態様は例示的であり、単一の待合せステーシ
ョン等の他の構成も用いられる。これらのおよび他の変
形、変更、付加、および改良は、前掲の特許請求の範囲
によって規定される本発明の範囲内である。
が、これらの実施例は例示的なものであり、本発明の範
囲はこれに制限されるものではないことを理解された
い。説明した実施例の多くの変更、変形、付加、および
改良が可能である。たとえば、各発行ウィンドウ内のＲ
ＯＰの数は例示的なものであり、変えられてもよい。Ｉ
ＣＡＣＨＥ１０４およびＢＹＴＥＱ１０６のサイズ、Ｉ
ＤＥＣＯＤＥ１０８における発行位置の数、ソースオペ
ランドバスの数、ＴＡＤバスの数、結果バスの数、およ
びライトバックバスの数は例示的なものであり、変えら
れてもよい。種々の信号のうちの多くの段階付も例示的
なものであり、変えられてもよい。種々の信号の機能は
例示的であり、信号は、ある機能を他の信号に割当てる
か、または他の機能を信号に統合することによって変更
できる。リードオンリメモリ以外のタイプのメモリをＭ
ＲＯＭｘ９０６内で用いてもよい。ＩＤＥＣＯＤＥ１０
８にさらに機能を加えてもよい。プロセッサの推論実行
状態維持の態様は例示的であり、単一の待合せステーシ
ョン等の他の構成も用いられる。これらのおよび他の変
形、変更、付加、および改良は、前掲の特許請求の範囲
によって規定される本発明の範囲内である。
【図１】ＣＩＳＣ命令セットのスーパースカラ実行を達
成するためのプロセッサのアーキテクチャレベルのブロ
ック図である。
成するためのプロセッサのアーキテクチャレベルのブロ
ック図である。
【図２】図１のプロセッサにおける５実効ステージ逐次
実行パイプラインのタイミング図である。
実行パイプラインのタイミング図である。
【図３】図１のプロセッサにおける誤予測ペナルティを
有する５実効ステージ実行パイプラインのタイミング図
である。
有する５実効ステージ実行パイプラインのタイミング図
である。
【図４】図１のプロセッサのバイトキューでのストアに
適した、プリデコードされたｘ８６命令の図的表現の図
である。
適した、プリデコードされたｘ８６命令の図的表現の図
である。
【図５】図４のプリデコードされたｘ８６命令の要素の
図的表現の図である。
図的表現の図である。
【図６】プリデコードされたｘ８６命令へのＡＤＤ命令
として知られるｘ８６命令の変換の図的表現の図であ
る。
として知られるｘ８６命令の変換の図的表現の図であ
る。
【図７】命令デコーダのアーキテクチャレベルのブロッ
ク図である。
ク図である。
【図８】図７の命令デコーダのメモリＲＯＭ経路および
高速変換経路に関わる主な事象のタイミング図である。
高速変換経路に関わる主な事象のタイミング図である。
【図９】図７の命令デコーダのＲＯＰマルチプレクサと
図１のプロセッサの他の種々の機能ブロックとの間の相
互接続を示すデータ−アドレス−制御信号レベルのブロ
ック図である。
図１のプロセッサの他の種々の機能ブロックとの間の相
互接続を示すデータ−アドレス−制御信号レベルのブロ
ック図である。
【図１０】図９のＲＯＰマルチプレクサによって実現さ
れる方法を示すフローチャートの図である。
れる方法を示すフローチャートの図である。
【図１１】図９のＲＯＰマルチプレクサによって実現さ
れる方法を示すフローチャートの図である。
れる方法を示すフローチャートの図である。
【図１２】図９のＲＯＰマルチプレクサによって実現さ
れる方法を示すフローチャートの図である。
れる方法を示すフローチャートの図である。
【図１３】図９のＲＯＰマルチプレクサによるプリデコ
ードされたｘ８６命令の発行の図的表現の図である。
ードされたｘ８６命令の発行の図的表現の図である。
【図１４】図９のＲＯＰマルチプレクサによるプリデコ
ードされたｘ８６命令の発行の図的表現の図である。
ードされたｘ８６命令の発行の図的表現の図である。
【図１５】図７の命令デコーダで有用なマイクロコード
ＲＯＭコントローラの機能ブロック図である。
ＲＯＭコントローラの機能ブロック図である。
【図１６】図１３のマイクロコードＲＯＭコントローラ
において有用な制御ＲＯＭの内容に関する種々のフォー
マットの図的表現の図である。
において有用な制御ＲＯＭの内容に関する種々のフォー
マットの図的表現の図である。
【図１７】ＩＤＥＣＯＤＥのＲＯＰ選択機能ブロックと
図１のプロセッサの種々の他の機能ブロックとの間の相
互接続を示す、データ−アドレス−制御信号レベルのブ
ロック図である。
図１のプロセッサの種々の他の機能ブロックとの間の相
互接続を示す、データ−アドレス−制御信号レベルのブ
ロック図である。
【図１８】ＩＤＥＣＯＤＥのＲＯＰ共有機能ブロックと
図１のプロセッサの種々の他の機能ブロックとの間の相
互接続を示す、データ−アドレス−制御信号レベルのブ
ロック図である。
図１のプロセッサの種々の他の機能ブロックとの間の相
互接続を示す、データ−アドレス−制御信号レベルのブ
ロック図である。
１００ スーパースカラ複雑命令セットコンピュータ
（ＣＩＳＣ）プロセッサ １０４ 命令キャッシュ １０６ バイトキュー １０８ 命令デコーダ １１０ 縮小命令セットコンピュータ（ＲＩＳＣ）スー
パースカラコア
（ＣＩＳＣ）プロセッサ １０４ 命令キャッシュ １０６ バイトキュー １０８ 命令デコーダ １１０ 縮小命令セットコンピュータ（ＲＩＳＣ）スー
パースカラコア
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド・ビィ・ウィット アメリカ合衆国、78759 テキサス州、オ ースティン、パスファインダー・ドライ ブ、6318 (72)発明者 マイケル・ディ・ゴダード アメリカ合衆国、78739 テキサス州、オ ースティン、オールド・ハーバー・レイ ン、6434
Claims (49)
- 【請求項１】 複数個「ｍ」までのＲＩＳＣ類似演算
（「ＲＯＰ」）を並列に発行するための装置であって、
ＲＯＰは１つまたはそれ以上のＣＩＳＣ命令からマッピ
ングされ、 ＣＩＳＣ命令およびプリデコード情報をストアするため
のメモリを含み、前記プリデコード情報は、ＣＩＳＣ命
令がマッピングするＲＯＰの数を識別する値を含み、さ
らに複数個「ｍ」の出力を有し、前記メモリに結合され
るマルチプレクサを含み、前記マルチプレクサは、前記
ＣＩＳＣ命令からの情報を、前記ＣＩＳＣ命令がマッピ
ングする「ｍ」までのＲＯＰの数に等しい前記マルチプ
レクサ出力の割当てられていないものに送り、さらにそ
れぞれ前記マルチプレクサ出力に結合されて、前記マル
チプレクサ出力に存在する前記ＣＩＳＣ命令情報を、前
記ＣＩＳＣ命令がマッピングするそれぞれのＲＯＰに変
換するための複数の変換経路と、 前記変換経路に結合されて、現在の発行ウィンドウ内の
ＲＯＰを発行するための発行論理とを含む、装置。 - 【請求項２】 前記プリデコード情報が、命令開始識別
子および命令終了識別子を含み、さらに前記マルチプレ
クサが、前記ＣＩＳＣ命令が前記開始および終了識別子
によって示されるようにメモリ内に完全に含まれるかど
うかを検出するための命令完全論理を含み、 前記マルチプレクサは、前記命令完全論理に応答して、
前記ＣＩＳＣ命令が完全にメモリに含まれていると、前
記ＣＩＳＣ命令情報を前記マルチプレクサ出力の群に送
る、請求項１に記載の装置。 - 【請求項３】 前記プリデコード情報がｏｐコード識別
子を含み、 前記マルチプレクサが、前記ＣＩＳＣ命令情報に含むた
めに前記ＣＩＳＣ命令のｏｐコードバイトを選択するた
めの選択論理を含む、請求項２に記載の装置。 - 【請求項４】 前記マルチプレクサが、前記ＣＩＳＣ命
令情報に含むための、前記ｏｐコードに対して予め定め
られた関係を有する前記ＣＩＳＣ命令の付加的なバイト
を選択するための選択論理を含み、前記予め定められた
関係は、前記付加的なバイトをプレフィックス、ＭＯＤ
ＲＭ、およびＳＩＢバイトとして修飾する、請求項３に
記載の装置。 - 【請求項５】 前記マルチプレクサが、メモリに結合さ
れるスキャン論理を含み、前記スキャン論理は、前記変
換経路のうちの割当てられていないものを検出し、前記
割当てられていない変換経路を前記ＣＩＳＣ命令に割当
てる、請求項１に記載の装置。 - 【請求項６】 ＲＩＳＣプロセッサへの発行のためにＣ
ＩＳＣ命令をＲＩＳＣ類似演算（「ＲＯＰ」）にデコー
ドするための装置であって、 それぞれの数のＲＯＰにマッピングする複数のＣＩＳＣ
命令のアドレス情報およびＣＩＳＣｏｐコードを前記Ｃ
ＩＳＣ命令がマッピングする複数のＲＯＰの前記数に基
づいて発行位置に整列させるための手段と、 前記ＣＩＳＣｏｐコードおよびアドレス情報を、各ＣＩ
ＳＣ命令について、前記ＣＩＳＣ命令をデコードする前
記発行位置の、同じＣＩＳＣ命令をデコードする他の発
行位置に関しての位置に基づいてＲＯＰｏｐコードおよ
びアドレス情報にデコードするための手段と、 前記発行位置から前記ＲＯＰｏｐコードおよびアドレス
情報を前記ＲＩＳＣプロセッサに並列に送るための手段
とを含む、装置。 - 【請求項７】 ＲＩＳＣプロセッサへの発行のためにＣ
ＩＳＣ命令をＲＩＳＣ類似演算（「ＲＯＰ」）にデコー
ドするための方法であって、 それぞれの数のＲＯＰにマッピングするＣＩＳＣ命令の
アドレス情報およびＣＩＳＣｏｐコードを前記ＣＩＳＣ
命令がマッピングするＲＯＰの数に基づいて発行位置に
整列させるためのステップと、 前記ＣＩＳＣｏｐコードおよびアドレス情報を、各ＣＩ
ＳＣ命令について、前記ＣＩＳＣ命令をデコードする発
行位置の、同じＣＩＳＣ命令をデコードする他の発行位
置に関しての位置に基づいて、ＲＯＰｏｐコードおよび
アドレス情報にデコードするステップと、 前記発行位置から前記ＲＯＰｏｐコードおよびアドレス
情報を前記ＲＩＳＣプロセッサに並列に送るステップと
を含む、方法。 - 【請求項８】 前記整列させるステップが、 割当てられていない発行位置を識別するステップと、 前記ＣＩＳＣｏｐコードおよびアドレス情報の１つを、
前記識別された割当てられていない発行位置に送り、さ
らに、前記送られたＣＩＳＣｏｐコードがマッピングす
るＲＯＰの数に従って、後続の発行位置に最後の発行位
置まで送るステップと、 割当てられていない発行位置がなくなるまで、前記識別
するステップおよび送るステップを繰返すステップとを
含み、 前記デコードするステップが、前記発行位置の前記ＣＩ
ＳＣｏｐコードをそれぞれＲＯＰｏｐコードに変換する
ステップを含む、請求項７に記載の方法。 - 【請求項９】 前記整列させるステップが、前記ＣＩＳ
Ｃｏｐコードおよびアドレス情報の１つを、第１の割当
てられていない発行位置に送り、さらに、前記送られた
ＣＩＳＣｏｐコードがマッピングするＲＯＰの数に従っ
て、後続の発行位置に最後の発行位置まで送るステップ
を含み、前記デコードするステップが、 前記送られたＣＩＳＣｏｐコードから初期エントリポイ
ントを発生するステップと、 前記初期エントリポイントに従ってマイクロコードＲＯ
Ｍから前記送られたＣＩＳＣｏｐコードがマッピングす
るＲＯＰｏｐコードを読出すステップとを含む、請求項
７に記載の方法。 - 【請求項１０】 前記デコードするステップがさらに、
前記読出すステップの後に、 前記送られたＣＩＳＣｏｐコードから後続のエントリポ
イントを発生するステップと、 前記後続のエントリポイントに従ってマイクロコードＲ
ＯＭから前記送られたＣＩＳＣｏｐコードがマッピング
するＲＯＰｏｐコードを読出すステップとを含む、請求
項９に記載の方法。 - 【請求項１１】 縮小命令セットコンピュータ（「ＲＩ
ＳＣ」）スーパースカラコアを有する複雑命令セットコ
ンピュータ（「ＣＩＳＣ」）プロセッサのための命令デ
コーダであって、 複数の発行位置と、 ＲＩＳＣ類似演算（「ＲＯＰ」）のシーケンスにマッピ
ングするＣＩＳＣ命令を前記発行位置に並列に送るため
の手段と、 前記発行位置の各々において、前記送る手段からの前記
送られたＣＩＳＣ命令を前記ＲＯＰ命令シーケンスのＲ
ＯＰのそれぞれに並列に変換するための手段と、 変換手段からの前記ＲＯＰを前記発行位置から並列に前
記スーパースカラＲＩＳＣコアに発行するための手段と
を含む、命令デコーダ。 - 【請求項１２】 縮小命令セットコンピュータ（「ＲＩ
ＳＣ」）スーパースカラコアを有する複雑命令セットコ
ンピュータ（「ＣＩＳＣ」）プロセッサのための命令デ
コーダであって、 プログラムからの少なくとも１つのＣＩＳＣ命令のシー
ケンスを複数のＲＩＳＣ類似演算（「ＲＯＰ」）に変換
するための複数の発行位置を含み、前記ＣＩＳＣ命令シ
ーケンス内の各ＣＩＳＣ命令は少なくとも１つのＲＯＰ
のシーケンスにマッピングし、さらにデコードサイクル
の間に前記発行位置をプログラム順に前記ＣＩＳＣ命令
シーケンスに、前記ＣＩＳＣ命令シーケンス内の各ＣＩ
ＳＣ命令がマッピングされるＲＯＰの数に従って、割当
てるための手段と、 前記ＣＩＳＣ命令シーケンスの各ＣＩＳＣ命令をデコー
ドサイクルの間に前記発行位置の少なくとも１つに、前
記割当手段の割当に従って送るための手段と、前記発行
位置の各々において、前記送るための手段によってそれ
に送られたＣＩＳＣ命令をデコードサイクルの間にその
前記ＲＯＰ命令シーケンスの前記ＲＯＰの１つに変換す
るための手段と、 前記変換する手段からの前記ＲＯＰを含む現在の発行ウ
ィンドウからのＲＯＰを前記発行位置から前記スーパー
スカラＲＩＳＣコアに発行するための手段とを含む、命
令デコーダ。 - 【請求項１３】 前記現在の発行ウィンドウ内のすべて
のＲＯＰがデコードサイクルの間に発行されない場合に
は、未発行のＲＯＰが後続の発行のために利用可能であ
るように、前記デコーダを機能停止にするための手段を
さらに含む、請求項１２に記載の命令デコーダ。 - 【請求項１４】 前記割当てる手段が、 前記発行位置のうちの割当てられていないものを順次識
別するための手段と、 前記割当てられていない発行位置を識別する手段に応答
して、前記割当てられていない発行位置をプログラム順
にＣＩＳＣ命令シーケンスに順次割当てるための手段
と、 前記割当てる手段に応答して、前記発行位置の各々を前
記ＲＯＰ命令シーケンス内のそれぞれの未発行のＲＯＰ
と関連づけるための手段を含む、請求項１２に記載の命
令デコーダ。 - 【請求項１５】 前記発行位置の各々が、前記複数の発
行位置よりも少ない数のＲＯＰにマッピングするＣＩＳ
Ｃ命令を、前記現在の発行ウィンドウ内の前記ＲＯＰ
の、ＲＯＰ命令シーケンスの他のＲＯＰに関しておよび
発行された前記ＲＯＰ命令シーケンスのＲＯＰの数に関
しての位置に従って、前記ＲＯＰ命令シーケンス内の特
定のＲＯＰに変換するための手段を含む、請求項１４に
記載の命令デコーダ。 - 【請求項１６】 前記ＣＩＳＣ命令シーケンスの各ＣＩ
ＳＣ命令がＣＩＳＣｏｐコードを含み、前記変換する手
段が、ＣＩＳＣｏｐコードを特定のＲＯＰタイプおよび
ｏｐコードに、前記現在の発行ウィンドウ内の前記ＲＯ
Ｐの、前記ＲＯＰ命令シーケンスの他のＲＯＰに関して
および発行された前記ＲＯＰ命令シーケンスのＲＯＰの
数に関しての位置に従って、変換するための手段を含
む、請求項１４に記載の命令デコーダ。 - 【請求項１７】 前記変換する手段が組合せ論理を含
む、請求項１６に記載の命令デコーダ。 - 【請求項１８】 前記変換する手段がプログラマブルア
レイ論理を含む、請求項１６に記載の命令デコーダ。 - 【請求項１９】 前記変換する手段が、前記ＲＯＰ命令
シーケンスをストアするためのメモリを含み、 前記命令デコーダはさらに、ＣＩＳＣｏｐコードに従っ
て前記メモリへのエントリポイントを発生するためのメ
モリコントローラを含む、請求項１６に記載の命令デコ
ーダ。 - 【請求項２０】 前記複数の発行位置に等しい、または
それよりも多い数のＲＯＰにマッピングするＣＩＳＣ命
令を前記ＲＯＰ命令シーケンス内の特定のＲＯＰに、前
記現在の発行ウィンドウ内の前記ＲＯＰの、前記ＲＯＰ
命令シーケンスの他のＲＯＰに関しておよび発行された
前記ＲＯＰ命令シーケンスのＲＯＰの数に関しての位置
に従って、変換するためのメモリ手段をさらに含む、請
求項１４に記載の命令デコーダ。 - 【請求項２１】 前記メモリ手段が、 それぞれの発行位置と関連づけられる複数のメモリを含
み、前記メモリは、前記ＲＯＰシーケンスのマイクロコ
ード化された命令のそれぞれの組を含み、さらに変換の
ために与えられるＣＩＳＣ命令に従ってエントリポイン
トを発生するための手段と、 前記発行位置の各々から特定のＲＯＰタイプおよびｏｐ
コードを、前記現在の発行ウィンドウ内の前記ＲＯＰ
の、前記ＲＯＰ命令シーケンスの他のＲＯＰに関してお
よび発行される前記ＲＯＰ命令シーケンスのＲＯＰの数
に関しての位置に従って供給するように、前記エントリ
ポイントに従って前記メモリの各々の読出を制御するた
めの手段とを含む、請求項２０に記載の命令デコーダ。 - 【請求項２２】 前記メモリ制御手段が、変換のために
与えられる前記ＣＩＳＣ命令に従って初期エントリポイ
ントを定めるための手段をさらに含む、請求項２１に記
載の命令デコーダ。 - 【請求項２３】 後続のエントリポイントが逐次定めら
れる、請求項２２に記載の命令デコーダ。 - 【請求項２４】 後続のエントリポイントが無条件分岐
によって定められる、請求項２２に記載の命令デコー
ダ。 - 【請求項２５】 後続のエントリポイントが条件付分岐
によって定められる、請求項２２に記載の命令デコー
ダ。 - 【請求項２６】 後続のエントリポイントがコール先に
よって定められる、請求項２２に記載の命令デコーダ。 - 【請求項２７】 後続のエントリポイントがマイクロ分
岐ＲＯＰによって定められる、請求項２２に記載の命令
デコーダ。 - 【請求項２８】 前記発行位置の各々が、 前記複数の発行位置よりも少ない数のＲＯＰにマッピン
グするＣＩＳＣ命令を、前記ＲＯＰ命令シーケンス内の
特定のＲＯＰに関するＲＯＰタイプおよびｏｐコード情
報に、前記ＲＯＰ命令シーケンスの他のＲＯＰに関し
て、および発行された前記ＲＯＰ命令シーケンスのＲＯ
Ｐの数に関して前記現在の発行ウィンドウにおける前記
ＲＯＰの位置に従って、変換するための論理手段と、 ＣＩＳＣ命令を前記ＲＯＰ命令シーケンス内の特定のＲ
ＯＰに関するＲＯＰタイプおよびｏｐコードに、前記Ｒ
ＯＰ命令シーケンスの他のＲＯＰに関して、および発行
された前記ＲＯＰ命令シーケンスのＲＯＰの数に関して
の前記ＲＯＰの位置に従って変換するためのメモリ手段
と、 前記論理変換手段および前記メモリ変換手段に共通し
て、ＣＩＳＣ命令をオペランドポインタ情報に変換する
ための手段とを含む、請求項１４に記載の命令デコー
ダ。 - 【請求項２９】 前記共通の変換手段が論理を含む、請
求項２８に記載の命令デコーダ。 - 【請求項３０】 変換のために前記メモリ手段に与えら
れるＣＩＳＣ命令が、前記複数の発行位置に等しいか、
またはそれよりも多い数のＲＯＰにマッピングする、請
求項２８に記載の命令デコーダ。 - 【請求項３１】 変換のために前記メモリ手段に与えら
れるＣＩＳＣ命令が、頻繁には用いられないＣＩＳＣ命
令である、請求項２８に記載の命令デコーダ。 - 【請求項３２】 縮小命令セットコンピュータ（「ＲＩ
ＳＣ」）スーパースカラコアを有する複雑命令セットコ
ンピュータ（「ＣＩＳＣ」）プロセッサのための命令デ
コーダであって、 プログラムからの少なくとも１つのＣＩＳＣ命令のシー
ケンスをプログラム順に待ち行列に入れるための手段を
含み、前記シーケンスの第１のＣＩＳＣ命令はキューの
先頭に整列され、さらに待ち行列化手段における前記Ｃ
ＩＳＣ命令をＲＩＳＣ類似演算（「ＲＯＰ」）に変換す
るための複数の発行位置を含み、前記待ち行列化手段に
おける前記ＣＩＳＣ命令の各々は、少なくとも１つのＲ
ＯＰのシーケンスにマッピングし、さらに発行位置を前
記待ち行列化手段内の前記ＣＩＳＣ命令に、デコードサ
イクルの間にキューの前記先頭にある前記ＣＩＳＣ命令
から始まって、前記待ち行列化手段におけるＣＩＳＣ命
令がマッピングするＲＯＰの数に従って、順次割当てる
ための手段と、 前記待ち行列化手段における前記ＣＩＳＣ命令の少なく
とも１つをデコードサイクルの間に前記割当手段による
割当に従って前記発行位置に送るための手段と、 前記発行位置の各々において、前記送るための手段によ
ってそれに送られた前記ＣＩＳＣ命令をデコードサイク
ルの間に前記ＲＯＰ命令シーケンスのＲＯＰに変換する
ための手段と、 前記変換するための手段からのＲＯＰを含む現在の発行
ウィンドウからのＲＯＰを、前記発行位置から前記スー
パースカラＲＩＳＣコアに発行するための手段とを含
む、命令デコーダ。 - 【請求項３３】 前記待ち行列化手段においてストアさ
れた各ＣＩＳＣ命令が、マッピングされるＲＯＰの数の
指示およびｏｐコード要素識別子を含むｏｐコード要素
を含み、前記送る手段が前記待ち行列化手段におけるＣ
ＩＳＣ命令の前記ｏｐコード要素識別子を検出して、そ
の前記ｏｐコード要素を識別するための手段と、 前記識別されたｏｐコード要素と、前記識別されたｏｐ
コード要素に対する第１の相対的な位置を有し、かつ存
在すればプレフィックス情報を表わすための第１の付加
的な要素と、前記識別されたｏｐコード要素に対する第
２の相対的な位置を有し、かつ存在すればｍｏｄ ｒ／
ｍ情報を表わす第２の付加的な要素と、前記識別された
ｏｐコード要素に対する第３の相対的な位置を有し、か
つ存在すればｓｉｂ情報を表わす第３の付加的な要素と
を、前記割当手段の割当に従って、デコードサイクルの
間にマッピングされるＲＯＰの数の前記指示までの数の
割当てられていない発行位置に送るための手段とを含
む、請求項３２に記載の命令デコーダ。 - 【請求項３４】 前記発行位置の各々が、 前記複数の発行位置を下回る数のＲＯＰにマッピングす
るＣＩＳＣ命令のｏｐコード要素を、前記ＲＯＰ命令シ
ーケンスの特定のＲＯＰのＲＯＰタイプおよびｏｐコー
ドに、前記現在の発行ウィンドウ内の前記特定のＲＯＰ
の、前記ＲＯＰ命令シーケンスの他のＲＯＰに関して、
および発行された前記ＲＯＰ命令シーケンスのＲＯＰの
数に関しての位置に従って、変換するための論理手段
と、 前記複数の発行位置に等しい、またはそれよりも多い数
のＲＯＰにマッピングするＣＩＳＣ命令のｏｐコード要
素を、前記ＲＯＰ命令シーケンスの特定のＲＯＰのＲＯ
Ｐタイプおよびｏｐコードに、前記現在の発行ウィンド
ウ内の前記特定のＲＯＰの、前記ＲＯＰ命令シーケンス
の他のＲＯＰに関して、および発行された前記ＲＯＰ命
令シーケンスのＲＯＰの数に関しての位置に従って、変
換するためのメモリ手段と、 前記論理変換手段および前記メモリ手段に共通して、Ｃ
ＩＳＣ命令のプレフィックス、ｍｏｄ ｒ／ｍ、および
ｓｉｂ要素をＲＯＰオペランドポインタ情報に変換する
ための手段とを含む、請求項３３に記載の命令デコー
ダ。 - 【請求項３５】 前記待ち行列化手段内のどの命令がキ
ューの次の先頭であるかを、前記待ち行列化手段内の各
ＣＩＳＣ命令がマッピングされるＲＯＰの数およびタイ
プに従って識別するための手段をさらに含む、請求項３
２に記載の命令デコーダ。 - 【請求項３６】 前記識別手段が、 ＲＯＰ発行の可能なすべてのシナリオに関してキューの
次の先頭を識別するための手段と、 ＲＯＰ発行の可能なシナリオの１つを選択するための手
段とを含む、請求項３５に記載の命令デコーダ。 - 【請求項３７】 予め定められた予測基準に従って、前
記ＲＯＰ発行の可能なシナリオのどれが最も起こりそう
かを予測するための手段と、 前記予測手段に応答して、前記予測に従って前記ＲＯＰ
の発行の可能なシナリオの１つを選択するための手段と
を含む、請求項３６に記載の命令デコーダ。 - 【請求項３８】 前記予め定められた予測基準が、予測
発生された分岐を超えてＲＯＰを発行しないことを含
む、請求項３７に記載の命令デコーダ。 - 【請求項３９】 前記予め定められた予測基準が、２Ｒ
ＯＰ浮動小数点命令の２つのＲＯＰの両方が前記現在の
発行ウィンドウにおいて発行され得ないときには、前記
浮動小数点命令を超えてＲＯＰを発行しないことを含
む、請求項３８に記載の命令デコーダ。 - 【請求項４０】 前記予め定められた予測基準が、２Ｒ
ＯＰ浮動小数点命令の２つのＲＯＰの両方が前記現在の
発行ウィンドウにおいて発行され得ないときには、前記
ＲＯＰ浮動小数点命令を超えてＲＯＰを発行しないこと
を含む、請求項３７に記載の命令デコーダ。 - 【請求項４１】 縮小命令セットコンピュータ（「ＲＩ
ＳＣ」）スーパースカラコアを有する複雑命令セットコ
ンピュータ（「ＣＩＳＣ」）プロセッサのための命令デ
コーダであって、 プログラムからの少なくとも１つのＣＩＳＣ命令のシー
ケンスを複数のＲＩＳＣ類似演算（「ＲＯＰ」）に変換
するための複数の発行位置を含み、前記ＣＩＳＣ命令シ
ーケンスの各ＣＩＳＣ命令は、少なくとも１つのＲＯＰ
のシーケンスにマッピングし、さらに前記発行位置をデ
コードサイクルの間にプログラム順に前記ＣＩＳＣ命令
シーケンスに、前記ＣＩＳＣ命令シーケンスの各ＣＩＳ
Ｃ命令がマッピングされるＲＯＰの数に従って割当てる
ための手段と、 前記ＣＩＳＣ命令シーケンスの各ＣＩＳＣ命令を、デコ
ードサイクルの間に前記発行位置の少なくとも１つに、
前記割当手段による割当に従って送るための手段と、 前記発行位置の各々において、前記ＲＯＰ命令シーケン
スにおける第１の特定のＲＯＰに関して第１のタイプの
ＣＩＳＣ命令をＲＯＰ情報に、現在の発行ウィンドウ内
の前記第１の特定のＲＯＰの、前記ＲＯＰ命令シーケン
スの他のＲＯＰに関して、および前記ＲＯＰ命令シーケ
ンスから発行されたＲＯＰの数に関しての位置に従っ
て、変換するための論理手段と、 前記発行位置の各々において、前記ＲＯＰ命令シーケン
スにおける第２の特定のＲＯＰに関して第２のタイプの
ＣＩＳＣ命令をＲＯＰ情報に、前記現在の発行ウィンド
ウ内の前記第２の特定のＲＯＰの、前記ＲＯＰ命令シー
ケンスの他のＲＯＰに関して、および発行された前記Ｒ
ＯＰ命令シーケンスのＲＯＰの数に関しての位置に従っ
て、変換するためのメモリ手段と、 第１のタイプのＣＩＳＣ命令からマッピングされるＲＯ
Ｐのための前記論理手段から、および第２のタイプのＣ
ＩＳＣ命令からマッピングされるＲＯＰのための前記メ
モリ手段からのＲＯＰ情報を選択するための手段と、 前記選択手段からのＲＯＰを含む現在の発行ウィンドウ
内のＲＯＰをデコードサイクルの間に前記スーパースカ
ラＲＩＳＣコアに発行するための手段とを含む、命令デ
コーダ。 - 【請求項４２】 前記選択手段の出力に従って、共有さ
れる資源に関する制御情報を発生するための手段をさら
に含む、請求項４１に記載の命令デコーダ。 - 【請求項４３】 縮小命令セットコンピュータ（「ＲＩ
ＳＣ」）スーパースカラコアを有する複雑命令セットコ
ンピュータ（「ＣＩＳＣ」）プロセッサのための命令デ
コーダであって、 プログラムからの少なくとも１つのＣＩＳＣ命令のシー
ケンスを複数のＲＩＳＣ類似演算（「ＲＯＰ」）に変換
するための複数の発行位置を含み、各ＣＩＳＣ命令は少
なくとも１つのＲＯＰのシーケンスにマッピングし、さ
らに前記発行位置をデコードサイクルの間にプログラム
順に前記ＣＩＳＣ命令シーケンスに、前記ＣＩＳＣシー
ケンスにおける各ＣＩＳＣ命令がマッピングされるＲＯ
Ｐの前記数に従って割当てるための手段と、 前記ＣＩＳＣ命令シーケンスの各ＣＩＳＣ命令をデコー
ドサイクルの間に前記発行位置の少なくとも１つに、前
記割当手段による割当に従って送るための手段と、 前記発行位置の各々において、前記ＲＯＰ命令シーケン
スの第１の特定のＲＯＰに関して第１のタイプのＣＩＳ
Ｃ命令のｏｐコード要素をＲＯＰタイプおよびｏｐコー
ドに、前記現在の発行ウィンドウ内の前記第１の特定の
ＲＯＰの、前記ＲＯＰ命令シーケンスの他のＲＯＰに関
して、および前記ＲＯＰ命令シーケンスから発行された
ＲＯＰの数に関しての位置に従って、変換するための論
理手段と、 前記発行位置の各々において、前記ＲＯＰ命令シーケン
スにおける第２の特定のＲＯＰに関して第２のタイプの
ＣＩＳＣ命令のｏｐコード要素をＲＯＰタイプおよびｏ
ｐコードに、前記現在の発行ウィンドウ内の前記第２の
特定のＲＯＰの、前記ＲＯＰ命令シーケンスの他のＲＯ
Ｐに関して、および発行された前記ＲＯＰ命令シーケン
スのＲＯＰの数に関しての位置に従って、変換するため
のメモリ手段と、 前記発行位置の各々において、論理変換手段および前記
メモリ変換手段に共通して、ＣＩＳＣ命令のプレフィッ
クス、ｍｏｄ ｒ／ｍ、およびｓｉｂ要素をＲＯＰオペ
ランドポインタ情報に変換するための手段と、 第１のタイプのＣＩＳＣ命令からマッピングされたＲＯ
Ｐに関して共通手段および論理手段の出力を組合せ、第
２のタイプのＣＩＳＣ命令からマッピングされたＲＯＰ
に関して前記共通手段および前記メモリ手段の出力を組
合せるための手段と、 前記組合せる手段からのＲＯＰを含む現在の発行ウィン
ドウからのＲＯＰを前記組合せ手段から前記スーパース
カラＲＩＳＣコアに発行するための手段とを含む、命令
デコーダ。 - 【請求項４４】 前記組合せ手段の出力に従って共有さ
れる資源に関する制御情報を発生するための手段をさら
に含む、請求項４３に記載の命令デコーダ。 - 【請求項４５】 複数個の発行位置から発行ウィンドウ
内の複数のＲＩＳＣ類似演算（「ＲＯＰ」）をＲＩＳＣ
類似プロセッサコアに発行するための装置であって、前
記ＲＯＰは１つまたはそれ以上のＣＩＳＣ命令からマッ
ピングされ、 アドレス情報に基づいてＣＩＳＣ命令にアクセスするた
めのインタフェースユニットと、 アドレス情報を前記インタフェースユニットに供給し、
ＣＩＳＣ命令を受取り、前記受取られたＣＩＳＣ命令を
プリデコードするための命令キャッシュとを含み、前記
プリデコードされたＣＩＳＣ命令は、それぞれの前記プ
リデコードされたＣＩＳＣ命令がマッピングするＲＯＰ
の数を識別するプリデコード情報を含み、さらに実行順
にプリデコードされたＣＩＳＣ命令をストアするための
メモリと、 前記ＣＩＳＣ命令がマッピングするＲＯＰの数と各発行
ウィンドウについての発行位置の数とのうちの少ない方
にまで、実行順での前記プリデコードされたＣＩＳＣ命
令への前記発行位置の割当を定めるためのコントローラ
と、 前記発行位置における複数のそれぞれの変換経路と、 前記コントローラに応答して、前記割当に従って前記変
換経路に前記プリデコードされたＣＩＳＣ命令を供給す
るためのマルチプレクサとを含む、装置。 - 【請求項４６】 ＣＩＳＣ命令をストアするための外部
メモリと、 前記外部メモリおよび前記インタフェースユニットに結
合される外部バスとをさらに含む、請求項４５に記載の
装置。 - 【請求項４７】 前記コントローラは、各発行位置につ
いてＲＯＰの数を定めて、自身と共通して１つのＣＩＳ
Ｃ命令に割当てられた他の発行位置に関してのその相対
的な位置を示すためのＲＯＰ数論理を含み、前記コント
ローラは、それぞれ前記変換経路に結合されてそれに前
記ＲＯＰ数を供給するための出力を有し、 前記変換経路の各々は、自身に供給された前記ＲＯＰ数
に応答して、１つまたはそれ以上のＲＯＰのシーケンス
にマッピングする供給されたＣＩＳＣ命令を、前記シー
ケンスの前記ＲＯＰの特定の１つに変換するための論理
を含む、請求項４５に記載の装置。 - 【請求項４８】 前記変換経路が、ＣＩＳＣ命令のため
のＲＯＰのそれぞれのシーケンスをストアするためのそ
れぞれのＲＯＰメモリを含み、 前記コントローラが、供給されたＣＩＳＣ命令に関して
前記変換経路における前記ＲＯＰメモリに対するエント
リポイントを定めるためのメモリ制御論理を含み、 前記ＲＯＰメモリは、前記供給されたＣＩＳＣ命令に関
してＲＯＰのシーケンスを供給する、請求項４５に記載
の装置。 - 【請求項４９】 前記変換経路の各々が、 それに供給されるＲＯＰ数に応答して、１つまたはそれ
以上のＲＯＰのシーケンスにマッピングする供給された
ＣＩＳＣ命令を前記ＲＯＰの特定の１つに変換するため
の変換論理と、 ＣＩＳＣ命令に関するＲＯＰのそれぞれのシーケンスを
ストアするためのそれぞれのＲＯＰメモリとを含み、 前記コントローラが、 各発行位置についてＲＯＰ数を定め、共通にあるＣＩＳ
Ｃ命令に割当てられた他の発行位置に関してのその相対
位置を示すためのＲＯＰ数論理を含み、前記コントロー
ラは、前記変換経路にそれぞれ結合されて、それに前記
ＲＯＰ数を供給するための出力を有し、前記コントロー
ラはさらに供給されたＣＩＳＣ命令に関して前記変換経
路における前記ＲＯＰメモリに対するエントリポイント
を定めるためのメモリ制御論理を含み、前記ＲＯＰメモ
リは前記供給されたＣＩＳＣ命令に関するＲＯＰのシー
ケンスを供給し、 前記装置はさらに、それぞれの変換位置において前記Ｒ
ＯＰメモリと前記変換論理との間で選択するための、前
記発行位置それぞれにおける複数の選択回路をさらに含
む、請求項４５に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14638393A | 1993-10-29 | 1993-10-29 | |
| US146383 | 1993-10-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182163A true JPH07182163A (ja) | 1995-07-21 |
Family
ID=22517123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6262437A Withdrawn JPH07182163A (ja) | 1993-10-29 | 1994-10-26 | スーパスカラ命令デコード／発行装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6189087B1 (ja) |
| EP (1) | EP0651320B1 (ja) |
| JP (1) | JPH07182163A (ja) |
| DE (1) | DE69427265T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000515268A (ja) * | 1996-01-26 | 2000-11-14 | アドバンスト・マイクロ・デバイシズ・インコーポレイテッド | ロード／ストアオペレーションのｏｕｔ―ｏｆ―ｏｒｄｅｒ実行コントロールのための階層的スキャンロジック |
| JP2007095061A (ja) * | 2005-09-27 | 2007-04-12 | Internatl Business Mach Corp <Ibm> | 情報処理システムにおいて命令を発行キューから発行するための方法及び装置 |
| JP2010066893A (ja) * | 2008-09-09 | 2010-03-25 | Renesas Technology Corp | データプロセッサ |
Families Citing this family (74)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5630082A (en) * | 1993-10-29 | 1997-05-13 | Advanced Micro Devices, Inc. | Apparatus and method for instruction queue scanning |
| GB2290395B (en) | 1994-06-10 | 1997-05-28 | Advanced Risc Mach Ltd | Interoperability with multiple instruction sets |
| US5781789A (en) * | 1995-08-31 | 1998-07-14 | Advanced Micro Devices, Inc. | Superscaler microprocessor employing a parallel mask decoder |
| WO1997013195A1 (en) * | 1995-10-06 | 1997-04-10 | Advanced Micro Devices, Inc. | Instruction decoder including emulation using indirect specifiers |
| US5926642A (en) | 1995-10-06 | 1999-07-20 | Advanced Micro Devices, Inc. | RISC86 instruction set |
| US5794063A (en) * | 1996-01-26 | 1998-08-11 | Advanced Micro Devices, Inc. | Instruction decoder including emulation using indirect specifiers |
| US5920713A (en) * | 1995-10-06 | 1999-07-06 | Advanced Micro Devices, Inc. | Instruction decoder including two-way emulation code branching |
| US6093213A (en) * | 1995-10-06 | 2000-07-25 | Advanced Micro Devices, Inc. | Flexible implementation of a system management mode (SMM) in a processor |
| US5796974A (en) * | 1995-11-07 | 1998-08-18 | Advanced Micro Devices, Inc. | Microcode patching apparatus and method |
| US5787266A (en) * | 1996-02-20 | 1998-07-28 | Advanced Micro Devices, Inc. | Apparatus and method for accessing special registers without serialization |
| JPH10177482A (ja) * | 1996-10-31 | 1998-06-30 | Texas Instr Inc <Ti> | マイクロプロセッサおよび動作方法 |
| US6088793A (en) * | 1996-12-30 | 2000-07-11 | Intel Corporation | Method and apparatus for branch execution on a multiple-instruction-set-architecture microprocessor |
| US5845102A (en) * | 1997-03-03 | 1998-12-01 | Advanced Micro Devices, Inc. | Determining microcode entry points and prefix bytes using a parallel logic technique |
| US6016544A (en) * | 1997-06-09 | 2000-01-18 | Ip First Llc | Apparatus and method for tracking changes in address size and for different size retranslate second instruction with an indicator from address size |
| US5933629A (en) | 1997-06-12 | 1999-08-03 | Advanced Micro Devices, Inc. | Apparatus and method for detecting microbranches early |
| US5930491A (en) * | 1997-06-18 | 1999-07-27 | International Business Machines Corporation | Identification of related instructions resulting from external to internal translation by use of common ID field for each group |
| US5875316A (en) * | 1997-06-25 | 1999-02-23 | Sun Microsystems, Inc. | Method for handling complex instructions in an out-of-order processor |
| US6098165A (en) * | 1997-06-25 | 2000-08-01 | Sun Microsystems, Inc. | Fetching and handling a bundle of instructions comprising instructions and non-complex instructions |
| US6192398B1 (en) * | 1997-10-17 | 2001-02-20 | International Business Machines Corporation | Remote/shared browser cache |
| US6253311B1 (en) * | 1997-11-29 | 2001-06-26 | Jp First Llc | Instruction set for bi-directional conversion and transfer of integer and floating point data |
| US6546479B1 (en) * | 1998-02-10 | 2003-04-08 | Koninklijke Philips Electronics N.V. | Reduced instruction fetch latency in a system including a pipelined processor |
| US6249855B1 (en) * | 1998-06-02 | 2001-06-19 | Compaq Computer Corporation | Arbiter system for central processing unit having dual dominoed encoders for four instruction issue per machine cycle |
| US6418527B1 (en) * | 1998-10-13 | 2002-07-09 | Motorola, Inc. | Data processor instruction system for grouping instructions with or without a common prefix and data processing system that uses two or more instruction grouping methods |
| US6438664B1 (en) | 1999-10-27 | 2002-08-20 | Advanced Micro Devices, Inc. | Microcode patch device and method for patching microcode using match registers and patch routines |
| US6442707B1 (en) | 1999-10-29 | 2002-08-27 | Advanced Micro Devices, Inc. | Alternate fault handler |
| US6539470B1 (en) | 1999-11-16 | 2003-03-25 | Advanced Micro Devices, Inc. | Instruction decode unit producing instruction operand information in the order in which the operands are identified, and systems including same |
| US6502185B1 (en) * | 2000-01-03 | 2002-12-31 | Advanced Micro Devices, Inc. | Pipeline elements which verify predecode information |
| WO2002035466A1 (fr) * | 2000-10-23 | 2002-05-02 | Stmicroelectronics Sa | Circuit de detection et de mise en forme de trames de donnees |
| US7149878B1 (en) | 2000-10-30 | 2006-12-12 | Mips Technologies, Inc. | Changing instruction set architecture mode by comparison of current instruction execution address with boundary address register values |
| US7711763B2 (en) | 2001-02-21 | 2010-05-04 | Mips Technologies, Inc. | Microprocessor instructions for performing polynomial arithmetic operations |
| US7162621B2 (en) * | 2001-02-21 | 2007-01-09 | Mips Technologies, Inc. | Virtual instruction expansion based on template and parameter selector information specifying sign-extension or concentration |
| US7181484B2 (en) | 2001-02-21 | 2007-02-20 | Mips Technologies, Inc. | Extended-precision accumulation of multiplier output |
| US7599981B2 (en) | 2001-02-21 | 2009-10-06 | Mips Technologies, Inc. | Binary polynomial multiplier |
| US6738792B1 (en) | 2001-03-09 | 2004-05-18 | Advanced Micro Devices, Inc. | Parallel mask generator |
| US7711926B2 (en) * | 2001-04-18 | 2010-05-04 | Mips Technologies, Inc. | Mapping system and method for instruction set processing |
| US7074489B2 (en) * | 2001-05-23 | 2006-07-11 | Air Products And Chemicals, Inc. | Low dielectric constant material and method of processing by CVD |
| US7107439B2 (en) * | 2001-08-10 | 2006-09-12 | Mips Technologies, Inc. | System and method of controlling software decompression through exceptions |
| US7529912B2 (en) * | 2002-02-12 | 2009-05-05 | Via Technologies, Inc. | Apparatus and method for instruction-level specification of floating point format |
| US7181596B2 (en) * | 2002-02-12 | 2007-02-20 | Ip-First, Llc | Apparatus and method for extending a microprocessor instruction set |
| US7315921B2 (en) | 2002-02-19 | 2008-01-01 | Ip-First, Llc | Apparatus and method for selective memory attribute control |
| US7328328B2 (en) * | 2002-02-19 | 2008-02-05 | Ip-First, Llc | Non-temporal memory reference control mechanism |
| US7395412B2 (en) * | 2002-03-08 | 2008-07-01 | Ip-First, Llc | Apparatus and method for extending data modes in a microprocessor |
| US7546446B2 (en) * | 2002-03-08 | 2009-06-09 | Ip-First, Llc | Selective interrupt suppression |
| US7155598B2 (en) * | 2002-04-02 | 2006-12-26 | Ip-First, Llc | Apparatus and method for conditional instruction execution |
| US7185180B2 (en) * | 2002-04-02 | 2007-02-27 | Ip-First, Llc | Apparatus and method for selective control of condition code write back |
| US7380103B2 (en) * | 2002-04-02 | 2008-05-27 | Ip-First, Llc | Apparatus and method for selective control of results write back |
| US7373483B2 (en) * | 2002-04-02 | 2008-05-13 | Ip-First, Llc | Mechanism for extending the number of registers in a microprocessor |
| US7302551B2 (en) * | 2002-04-02 | 2007-11-27 | Ip-First, Llc | Suppression of store checking |
| US7380109B2 (en) * | 2002-04-15 | 2008-05-27 | Ip-First, Llc | Apparatus and method for providing extended address modes in an existing instruction set for a microprocessor |
| US6957322B1 (en) | 2002-07-25 | 2005-10-18 | Advanced Micro Devices, Inc. | Efficient microcode entry access from sequentially addressed portion via non-sequentially addressed portion |
| US7822955B2 (en) * | 2003-01-21 | 2010-10-26 | Arm Limited | Data processing apparatus and method for utilizing endianess independent data values |
| US6957319B1 (en) | 2003-02-19 | 2005-10-18 | Advanced Micro Devices, Inc. | Integrated circuit with multiple microcode ROMs |
| US20040193845A1 (en) * | 2003-03-24 | 2004-09-30 | Sun Microsystems, Inc. | Stall technique to facilitate atomicity in processor execution of helper set |
| US20040193844A1 (en) * | 2003-03-24 | 2004-09-30 | Sun Microsystems, Inc. | Load and/or store queue emptying technique to facilitate atomicity in processor execution of helper set |
| US7219218B2 (en) * | 2003-03-31 | 2007-05-15 | Sun Microsystems, Inc. | Vector technique for addressing helper instruction groups associated with complex instructions |
| JP3752493B2 (ja) * | 2003-03-31 | 2006-03-08 | 東芝マイクロエレクトロニクス株式会社 | レジスタ・リネーミング機能を有するプロセッサ |
| US7707389B2 (en) * | 2003-10-31 | 2010-04-27 | Mips Technologies, Inc. | Multi-ISA instruction fetch unit for a processor, and applications thereof |
| EP1622009A1 (en) * | 2004-07-27 | 2006-02-01 | Texas Instruments Incorporated | JSM architecture and systems |
| US7707387B2 (en) * | 2005-06-01 | 2010-04-27 | Microsoft Corporation | Conditional execution via content addressable memory and parallel computing execution model |
| US7793040B2 (en) | 2005-06-01 | 2010-09-07 | Microsoft Corporation | Content addressable memory architecture |
| US7451297B2 (en) | 2005-06-01 | 2008-11-11 | Microsoft Corporation | Computing system and method that determines current configuration dependent on operand input from another configuration |
| US7802073B1 (en) | 2006-03-29 | 2010-09-21 | Oracle America, Inc. | Virtual core management |
| US7624253B2 (en) * | 2006-10-25 | 2009-11-24 | Arm Limited | Determining register availability for register renaming |
| US8219788B1 (en) | 2007-07-23 | 2012-07-10 | Oracle America, Inc. | Virtual core management |
| CN100530164C (zh) * | 2007-12-29 | 2009-08-19 | 中国科学院计算技术研究所 | 一种risc处理器及其寄存器标志位处理方法 |
| CN101216755B (zh) * | 2008-01-02 | 2011-10-12 | 中国科学院计算技术研究所 | Risc处理器及其浮点寄存器的非对齐访存方法 |
| CN101216778B (zh) * | 2008-01-21 | 2011-04-13 | 中国科学院计算技术研究所 | 一种risc处理器装置及其指令地址转换查找方法 |
| CN100555225C (zh) * | 2008-03-17 | 2009-10-28 | 中国科学院计算技术研究所 | 一种支持x86虚拟机的risc处理器装置及方法 |
| US8639886B2 (en) * | 2009-02-03 | 2014-01-28 | International Business Machines Corporation | Store-to-load forwarding mechanism for processor runahead mode operation |
| US8589661B2 (en) * | 2010-12-07 | 2013-11-19 | Advanced Micro Devices, Inc. | Odd and even start bit vectors |
| US9280352B2 (en) * | 2011-11-30 | 2016-03-08 | Apple Inc. | Lookahead scanning and cracking of microcode instructions in a dispatch queue |
| US9710278B2 (en) * | 2014-09-30 | 2017-07-18 | International Business Machines Corporation | Optimizing grouping of instructions |
| US10095637B2 (en) * | 2016-09-15 | 2018-10-09 | Advanced Micro Devices, Inc. | Speculative retirement of post-lock instructions |
| US11977890B2 (en) * | 2021-12-30 | 2024-05-07 | Advanced Micro Devices, Inc. | Stateful microcode branching |
Family Cites Families (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3781808A (en) | 1972-10-17 | 1973-12-25 | Ibm | Virtual memory system |
| AT354159B (de) | 1975-02-10 | 1979-12-27 | Siemens Ag | Assoziativspeicher mit getrennt assoziierbaren bereichen |
| US4161784A (en) | 1978-01-05 | 1979-07-17 | Honeywell Information Systems, Inc. | Microprogrammable floating point arithmetic unit capable of performing arithmetic operations on long and short operands |
| US4502111A (en) | 1981-05-29 | 1985-02-26 | Harris Corporation | Token generator |
| US4928223A (en) | 1982-10-06 | 1990-05-22 | Fairchild Semiconductor Corporation | Floating point microprocessor with directable two level microinstructions |
| US4807115A (en) | 1983-10-07 | 1989-02-21 | Cornell Research Foundation, Inc. | Instruction issuing mechanism for processors with multiple functional units |
| JPH0658631B2 (ja) | 1983-12-19 | 1994-08-03 | 株式会社日立製作所 | デ−タ処理装置 |
| EP0239081B1 (en) | 1986-03-26 | 1995-09-06 | Hitachi, Ltd. | Pipelined data processor capable of decoding and executing plural instructions in parallel |
| AU587714B2 (en) | 1986-08-27 | 1989-08-24 | Amdahl Corporation | Cache storage queue |
| US4992934A (en) | 1986-12-15 | 1991-02-12 | United Technologies Corporation | Reduced instruction set computing apparatus and methods |
| US4926322A (en) | 1987-08-03 | 1990-05-15 | Compag Computer Corporation | Software emulation of bank-switched memory using a virtual DOS monitor and paged memory management |
| US5222230A (en) | 1988-01-29 | 1993-06-22 | Texas Instruments Incorporated | Circuitry for transferring data from a data bus and temporary register into a plurality of input registers on clock edges |
| US5155817A (en) | 1988-04-01 | 1992-10-13 | Kabushiki Kaisha Toshiba | Microprocessor |
| US5101341A (en) | 1988-08-25 | 1992-03-31 | Edgcore Technology, Inc. | Pipelined system for reducing instruction access time by accumulating predecoded instruction bits a FIFO |
| US5131086A (en) | 1988-08-25 | 1992-07-14 | Edgcore Technology, Inc. | Method and system for executing pipelined three operand construct |
| US5056006A (en) | 1988-09-12 | 1991-10-08 | General Electric Company | Parallel processor with single program storage and sequencer and simultaneous instruction processing |
| JP2810068B2 (ja) | 1988-11-11 | 1998-10-15 | 株式会社日立製作所 | プロセッサシステム、コンピュータシステム及び命令処理方法 |
| US5067069A (en) | 1989-02-03 | 1991-11-19 | Digital Equipment Corporation | Control of multiple functional units with parallel operation in a microcoded execution unit |
| US5113515A (en) | 1989-02-03 | 1992-05-12 | Digital Equipment Corporation | Virtual instruction cache system using length responsive decoded instruction shifting and merging with prefetch buffer outputs to fill instruction buffer |
| US5155816A (en) | 1989-02-10 | 1992-10-13 | Intel Corporation | Pipelined apparatus and method for controlled loading of floating point data in a microprocessor |
| US5155820A (en) | 1989-02-21 | 1992-10-13 | Gibson Glenn A | Instruction format with designations for operand lengths of byte, half word, word, or double word encoded in address bits |
| US5226126A (en) | 1989-02-24 | 1993-07-06 | Nexgen Microsystems | Processor having plurality of functional units for orderly retiring outstanding operations based upon its associated tags |
| CA2016068C (en) | 1989-05-24 | 2000-04-04 | Robert W. Horst | Multiple instruction issue computer architecture |
| US5136697A (en) | 1989-06-06 | 1992-08-04 | Advanced Micro Devices, Inc. | System for reducing delay for execution subsequent to correctly predicted branch instruction using fetch information stored with each block of instructions in cache |
| US5129067A (en) | 1989-06-06 | 1992-07-07 | Advanced Micro Devices, Inc. | Multiple instruction decoder for minimizing register port requirements |
| JP2725450B2 (ja) | 1989-08-28 | 1998-03-11 | 日本電気株式会社 | マイクロプロセッサ |
| US5251306A (en) | 1990-01-16 | 1993-10-05 | Advanced Micro Devices, Inc. | Apparatus for controlling execution of a program in a computing device |
| US5185868A (en) | 1990-01-16 | 1993-02-09 | Advanced Micro Devices, Inc. | Apparatus having hierarchically arranged decoders concurrently decoding instructions and shifting instructions not ready for execution to vacant decoders higher in the hierarchy |
| US5226130A (en) | 1990-02-26 | 1993-07-06 | Nexgen Microsystems | Method and apparatus for store-into-instruction-stream detection and maintaining branch prediction cache consistency |
| US5128888A (en) | 1990-04-02 | 1992-07-07 | Advanced Micro Devices, Inc. | Arithmetic unit having multiple accumulators |
| EP0454985B1 (en) * | 1990-05-04 | 1996-12-18 | International Business Machines Corporation | Scalable compound instruction set machine architecture |
| CA2037708C (en) | 1990-05-04 | 1998-01-20 | Richard J. Eickemeyer | General purpose compound apparatus for instruction-level parallel processors |
| EP0459232B1 (en) * | 1990-05-29 | 1998-12-09 | National Semiconductor Corporation | Partially decoded instruction cache and method therefor |
| WO1992006426A1 (en) | 1990-10-09 | 1992-04-16 | Nexgen Microsystems | Method and apparatus for parallel decoding of instructions with branch prediction look-up |
| JPH04156613A (ja) * | 1990-10-20 | 1992-05-29 | Fujitsu Ltd | 命令バッファ装置 |
| EP0498654B1 (en) | 1991-02-08 | 2000-05-10 | Fujitsu Limited | Cache memory processing instruction data and data processor including the same |
| JPH052484A (ja) | 1991-06-24 | 1993-01-08 | Mitsubishi Electric Corp | スーパースカラプロセツサ |
| EP1526446A3 (en) | 1991-07-08 | 2007-04-04 | Seiko Epson Corporation | Extensible RISC microprocessor architecture |
| US5345569A (en) | 1991-09-20 | 1994-09-06 | Advanced Micro Devices, Inc. | Apparatus and method for resolving dependencies among a plurality of instructions within a storage device |
| SG45269A1 (en) | 1992-02-06 | 1998-01-16 | Intel Corp | End bit markers for instruction decode |
| GB2263985B (en) * | 1992-02-06 | 1995-06-14 | Intel Corp | Two stage window multiplexors for deriving variable length instructions from a stream of instructions |
| GB2263895B (en) | 1992-02-07 | 1995-06-28 | Aeb Jacked Structures Ltd | Improvements in and relating to moving a structure relative to the ground |
| US5438668A (en) * | 1992-03-31 | 1995-08-01 | Seiko Epson Corporation | System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer |
| US5337415A (en) | 1992-12-04 | 1994-08-09 | Hewlett-Packard Company | Predecoding instructions for supercalar dependency indicating simultaneous execution for increased operating frequency |
| US5465373A (en) | 1993-01-08 | 1995-11-07 | International Business Machines Corporation | Method and system for single cycle dispatch of multiple instructions in a superscalar processor system |
| IE80854B1 (en) | 1993-08-26 | 1999-04-07 | Intel Corp | Processor ordering consistency for a processor performing out-of-order instruction execution |
| EP0651321B1 (en) | 1993-10-29 | 2001-11-14 | Advanced Micro Devices, Inc. | Superscalar microprocessors |
| US5632023A (en) | 1994-06-01 | 1997-05-20 | Advanced Micro Devices, Inc. | Superscalar microprocessor including flag operand renaming and forwarding apparatus |
-
1994
- 1994-09-20 DE DE69427265T patent/DE69427265T2/de not_active Expired - Lifetime
- 1994-09-20 EP EP94306884A patent/EP0651320B1/en not_active Expired - Lifetime
- 1994-10-26 JP JP6262437A patent/JPH07182163A/ja not_active Withdrawn
-
1997
- 1997-08-05 US US08/906,730 patent/US6189087B1/en not_active Expired - Lifetime
- 1997-08-06 US US08/912,622 patent/US5796973A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000515268A (ja) * | 1996-01-26 | 2000-11-14 | アドバンスト・マイクロ・デバイシズ・インコーポレイテッド | ロード／ストアオペレーションのｏｕｔ―ｏｆ―ｏｒｄｅｒ実行コントロールのための階層的スキャンロジック |
| JP2007095061A (ja) * | 2005-09-27 | 2007-04-12 | Internatl Business Mach Corp <Ibm> | 情報処理システムにおいて命令を発行キューから発行するための方法及び装置 |
| JP2010066893A (ja) * | 2008-09-09 | 2010-03-25 | Renesas Technology Corp | データプロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69427265D1 (de) | 2001-06-28 |
| US6189087B1 (en) | 2001-02-13 |
| US5796973A (en) | 1998-08-18 |
| EP0651320B1 (en) | 2001-05-23 |
| DE69427265T2 (de) | 2002-05-02 |
| EP0651320A1 (en) | 1995-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07182163A (ja) | スーパスカラ命令デコード／発行装置 | |
| JP3628379B2 (ja) | 命令を処理するためのパイプラインを有するマイクロプロセッサ装置およびそれにおいて用いるためのプログラムカウンタ値を発生する装置 | |
| US5796974A (en) | Microcode patching apparatus and method | |
| US5689672A (en) | Pre-decoded instruction cache and method therefor particularly suitable for variable byte-length instructions | |
| JP3662296B2 (ja) | スーパースカラマイクロプロセッサおよびｒｏｐを処理する方法 | |
| EP0651323B1 (en) | Microprocessors load/store functional units and data caches | |
| US5826053A (en) | Speculative instruction queue and method therefor particularly suitable for variable byte-length instructions | |
| US5630082A (en) | Apparatus and method for instruction queue scanning | |
| US5655097A (en) | High performance superscalar microprocessor including an instruction cache circuit for byte-aligning CISC instructions stored in a variable byte-length format | |
| US5600806A (en) | Method and apparatus for aligning an instruction boundary in variable length macroinstructions with an instruction buffer | |
| US5913047A (en) | Pairing floating point exchange instruction with another floating point instruction to reduce dispatch latency | |
| US6684323B2 (en) | Virtual condition codes | |
| JP2002521761A (ja) | 仮想レジスタ番号を用いて論理レジスタ番号を物理レジスタ番号にマッピングするように構成されるプロセッサ | |
| JP2002521762A (ja) | 命令のリタイアメント時に物理レジスタを選択的に自由にするよう構成されたプロセッサ | |
| US5940602A (en) | Method and apparatus for predecoding variable byte length instructions for scanning of a number of RISC operations | |
| US5898851A (en) | Method and apparatus for five bit predecoding variable length instructions for scanning of a number of RISC operations |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |