JPH11510288A

JPH11510288A - 間接指定子を用いるエミュレーションを含む命令デコーダ

Info

Publication number: JPH11510288A
Application number: JP9514328A
Authority: JP
Inventors: フェイバー、ジョン・ジー
Original assignee: アドバンスト・マイクロ・デバイシズ・インコーポレイテッド
Priority date: 1995-10-06
Filing date: 1996-10-04
Publication date: 1999-09-07
Also published as: DE69613586D1; WO1997013195A1; DE69613586T2; EP0853782A1; AU7246496A; EP0853782B1

Abstract

(57)【要約】様々なオペレーション構造を共有し、かつ実質的にメモリサイズを減らすために、命令間の高い冗長度を高度に利用する。デコーダはＲＯＭサイズを減らすための共通ＲＯＭシーケンスをマージし、かつ共有するための回路を含む。スーパースケーラマイクロプロセッサが、論理命令デコーダをエミュレートする、エミュレーションデコードコントロール回路及びエミュレーションＲＯＭを有する命令デコーダを含む。命令レジスタは現在命令をロードされ、プロセッサの状態に対応して更新される様々なビットフィールドを有する。各エントリポイント回路が命令レジスタに格納された命令からエミュレーションＲＯＭエントリポイントを導出する。エミュレーションＲＯＭエントリポイントは、オペレーション（Ｏｐ）が読み出される、エミュレーションＲＯＭをアドレス指定するために用いられる。Ｏｐの様々なフィールドは、命令レジスタ及びエミュレーション環境レジスタから選択的に置換えられる。

Description

【発明の詳細な説明】間接指定子を用いるエミュレーションを含む命令デコーダ技術分野本発明はプロセッサに関連する。更に詳細には、本発明はデコーダ論理をエミュレートするためのエミュレーションＲＯＭを含む命令デコーダを備えたプロセッサに関連する。背景技術Ｐ６クラスｘ８６のような高性能マイクロプロセッサは共通な機構の組により定義される。この機構とは、スーパースケーラアーキテクチャ及びパフォーマンス、サイクル毎の複数ｘ８６命令のデコーディング、複数ｘ８６命令のＲＩＳＣ風オペレーションへの変換を含む。ＲＩＳＣ風オペレーションはデコードから切り離されたＣＳＩＣタイプコアにてｏｕｔ−ｏｆ−ｏｒｄｅｒ実行される。これらの高性能マイクロプロセッサは、命令及びメモリ参照をリオーダするための大きな命令ウインドウをサポートする。高度なスーパースケーラマイクロプロセッサの動作は、デコーディング速度を含むデコーディング特性、１サイクル内にデコードされるｘ８６命令数、分岐予測特性及びハンドリングにかなり依存する。高度なスーパースケーラマイクロプロセッサ内の命令デコーダは１つ或いはそれ以上のデコーディング経路を含み、その中で、ｘ８６命令に対応するＲＩＳＣ命令シーケンスをフェッチするためのＲＯＭメモリを用いて、ｘ８６命令はハードウエア論理変換及び分離デコーディング経路によりデコードされる。一般にハードウエア論理により変換されるｘ８６命令は、単一のｘ８６命令である。ルックアップＲＯＭはより複雑なｘ８６命令をデコードするために用いられる。命令実行を割り当てるためのマイクロコードＲＯＭを用いるプロセッサの実質的な問題点は、ＲＯＭメモリのサイズである。命令をデコードするためにルックアップＲＯＭを用いる他の問題点は、ベクトルＲＯＭアドレス（vector ＲＯＭ address）を確定し、オペレーション（Ｏｐｓ）をＲＯＭから検索する際に発生するオーバーヘッドである。オーバーヘッドは一般に、ＲＯＭを用いてデコードされる命令に対するスループットにおけるペナルティを発生する。このスループットペナルティはデコーディング特性を低下させる。ｘ８６命令をデコーディングするためにルックアップＲＯＭを用いる別の問題点は、ｘ８６プロセッサに対して標準的であるＣＩＳＣタイプ命令が、多数の違う種類のものが存在することである。実質的な命令数が実装されるから、命令をＲＩＳＣ風命令に変換するために、そのプロセッサチップ上に大きなＲＯＭ回路が必要になる。実装される多数の命令は、ＲＯＭに対するポインタを導出し、その導出したポインタをＲＯＭに適用するための回路を、増大させ、かつ複雑にする。この増大した回路の複雑性は、命令デコーディングスループットを減少させるオーバーヘッドの増加に直接結びつく。大きなルックアップＲＯＭはプロセッサ集積回路のサイズを増大し、それにより、回路の製造数は減少し、生産コストは増大する。ルックアップＲＯＭの１つの特性は、多くの命令シーケンスが互いに類似しており、小さな違いしかないことである。従ってルックアップＲＯＭメモリは一般に、種々の命令間に大きな冗長度を有する。必要とされることは、スーパースケーラ命令デコーダにおいて、サイズを減少し、ＲＯＭ型デコーダの複雑性を減少させることである。発明の開示本発明に基づくと、ＲＯＭベースのデコーダは、命令間の高い冗長性を利用して、様々なオペレーション構造を共有（share）し、メモリのサイズを大幅に低減する。このデコーダは、ＲＯＭのサイズを低減するべく共通のＲＯＭシーケンスをマージ（merge）しかつ共有するための回路を含む。本発明の一側面に基づくと、スーパースケーラマイクロプロセッサは、論理命令デコーダの機能をエミュレートするエミュレーションＲＯＭ及びエミュレーションコード制御回路を備えた命令デコーダを含む。命令レジスタには現在の命令（current instruction）がロードされ、さらに命令レジスタは、プロセッサの状態に基づいて更新される様々なビットフィールドを有する。エントリポイント回路は、命令レジスタ内に格納された命令からエミュレーションＲＯＭエントリポイントを導出する。このエミュレーションＲＯＭエントリポイントは、エミュレーションＲＯＭをアドレス指定するのに用いられる。エミュレーションＲＯＭからは、オペレーション（Ｏｐ）もしくはＯｐのグループが読み出される。Ｏｐ内の様々なフィールドが命令レジスタから選択的に置換される。本発明の第１の実施例に基づけば、プロセッサ内の命令デコーダエミュレーション回路は、命令コードを保持するための命令レジスタと、命令コードを受け取るように命令レジスタに接続されたエントリポイント回路とを含む。この命令レジスタは、命令コード内に複数のエンコードされたビットフィールドを有する。エントリポイント回路は、命令コードからエントリポイントを導き出す。命令デコーダエミュレーション回路はまた、導き出されたエントリポイントを受け取るように前記エントリポイント回路に接続されたエミュレーションコードシーケンサと、方向信号（direction signal）を受け取るように前記エミュレーションコードシーケンサに接続されたエミュレーションコードメモリとを有する。エミュレーションコードシーケンスは、オペレーションのシーケンス（Ｏｐｓ）を方向付けて、方向付けられたシーケンスに基づいて方向信号を生成する。エミュレーションコードメモリは、複数のＯｐシーケンス及びシーケンス制御コードを記憶する。エミュレーションコードメモリは、また、Ｏｐシーケンスを出力するための第１の出力端子と、シーケンス制御コードを出力するための第２の出力端子とを有する。シーケンス制御コード出力端子は、エミュレーションコードシーケンサに接続されている。また、命令デコーダエミュレーション回路は、Ｏｐシーケンスを受け取るようにエミュレーションコードメモリの第１出力端子に接続されかつ命令コードの選択されたエンコードされたビットフィールドを受け取るように命令レジスタに接続されたオペレーション（Ｏｐ）置換回路を含む。このＯｐ置換回路は、命令コードビットフィールドの選択されたフィールドをＯｐシーケンスに挿入する。命令レジスタは、ベクタリングデコーダ（vectoring decoder）によってデコードされた命令バイトを保持する。ベクタリングによる命令デコードの間、ベクタリングデコーダは、命令レジスタの内容に基づいて、最初のベクタリングクワド（vectoring quad）及びエントリポイントアドレスを生成する。同時に、ベクタリングデコーダは、命令レジスタのフィールド及び他の情報に基づく様々な情報から、エミュレーション環境レジスタとも呼ばれるエミュレーション環境変数を初期化する。エミュレーション環境レジスタからの情報は、オペレーションの置換を実行するＯｐ置換論理へ供給される。本発明の他の実施例に基づけば、プロセッサ内の命令デコーダエミュレーション回路を動作させる方法は、命令コード内に複数のエンコードされたビットフィールドを有する命令レジスタ内へ命令コードを受け取る過程と、プロセッサの状態に基づいて前記複数のエンコードされたビットフィールドの様々なビットフィールドを選択的に更新する過程とを有する。この方法は、さらに、命令コードからエントリポイントを導き出す過程と、導き出されたエントリポイントに基づいてエミュレーションコードメモリをアドレス指定する過程とを有する。エミュレーションコードメモリは、複数のＯｐシーケンスを記憶する。この方法は、さらに、エミュレーションコードメモリからアドレス指定されたオペレーションをポップアップする過程と、命令コードの選択されたエンコードされたビットフィールドをアドレス指定されたオペレーションに挿入する過程とを含む。多くの利点が、上述されたデコーダによって得られる。エミュレーションモードの置換を用いることにより、ＣＩＳＣ機能のエンコードを達成しつつ、エミュレーションコードＲＯＭのサイズが縮小され、とりわけ、プロセッサ集積回路の寸法及び製造コストが低減される。エミュレーションモードの置換によって、類似した命令によるＲＯＭシーケンスの共有が可能となる。図面の簡単な説明新規であると考えられる本発明の特徴は、添付の請求の範囲に記載されている。しかしながら、本発明自身は、その構造及びその動作方法の両方において、添付の図面及び以下の説明からより最もよく理解されるだろう。第１図は、本発明の一実施例に基づくコンピュータシステムを表すブロック図である。第２図は、第１図に例示されたコンピュータシステムで用いるためのプロセッサの一実施例を表すブロック図である。第３図は、第２図に例示されたプロセッサの実施例に対するパイプラインのタイミングを表すタイミング図である。第４図は、第２図に例示されたプロセッサで用いられる命令デコーダの実施例を表す模式的ブロック図である。第５図は、第４図に例示された命令デコーダのエミュレーションコードメモリ及びエミュレーションコードシーケンサの構造を表す模式的なブロック図である。第６Ａ図〜第６Ｅ図は、第４図に例示された命令デコーダによって生成された複数のオペレーション（Ｏｐ）フォーマットを表す図である。第７図は、第５図に例示されたエミュレーションコードメモリで用いられるＯｐＳｅｑフィールドフォーマットを表す図である。第８図は、命令置換の例を表す図である。第９図は、本発明のある実施例に基づく間接指定子（indirectspecifier）を用いたエミュレーションを含む命令デコーダを備えたプロセッサを組み込んだパーソナルコンピュータのブロック図である。発明を実施するための形態第１図に示すようなコンピュータシステム１００は、パーソナルコンピュータへの応用を含む、様々な応用例にて用いられる。コンピュータシステム１００は本発明の１つの実施例に従ったプロセッサを包含するコンピュータマザーボード１１０を含む。プロセッサ１２０はモノリシック集積回路であり、複雑な命令セットを実行するために複雑命令セットコンピュータ（ＣＩＳＣ）と呼ばれることもある。複雑な命令の例はよく知られるマイクロプロセッサの８０８６ファミリ上にインプリメントされるｘ８６命令セットである。プロセッサ１２０はレベル２（Ｌ２）キャッシュ１２２、メモリコントローラ１２４、ローカルバスコントローラ１２６及び１２８に接続される。メモリコントローラ１２４はメインメモリ１３０に接続され、プロセッサ１２０と主メモリ１３０との間のインターフェースを形成する。ローカルバスコントローラ１２６及び１２８はＰＣＩバス１３２とＩＳＡバス１３４を含むバスに接続され、ＰＣＩバス１３２とＩＳＡバス１３４との間のインターフェースを形成する。第２図において、プロセッサ１２０の１つの実施例のブロック図が示される。プロセッサ１２０のコアはＲＩＳＣスーパースケーラプロセッシングエンジンである。共通ｘ８６命令が命令デコード用ハードウエアにより変換され、内部ＲＩＳＣ８６命令セットにて動作する。プロセッシングを除く他の８６命令及び種々の機能はオンチップＲＯＭに格納されるＲＩＳＣ８６オペレーションシーケンスとしてインプリメントされる。プロセッサ１２０はシステムインターフェース２１０を含むインターフェース及びＬ２キャッシュコントロールロジック２１２を含む。システムインターフェース２１０はプロセッサ１２０をコンピュータシステム１００の他のブロックに接続する。プロセッサ１２０は主メモリ１３０及びローカルバス上の装置１３２、１３４を含む、コンピュータシステム１００のアドレス空間に、システムインターフェース２１０を介する読出しアクセス及び書込みアクセスによりアクセスする。Ｌ２キャッシュコントロールロジック２１２は、Ｌ２キャッシュ１２２のような外部キャッシュとプロセッサ１２０との間のインターフェースを形成する。詳細にはＬ２キャッシュコントロールロジック２１２は、プロセッサ１２０内の命令キャッシュ２１４及びデータキャッシュ２１６に対するＬ２キャッシュ１２２のインターフェースを形成する。命令キャッシュ２１４及びデータキャッシュ２１６はレベル１キャッシュであり、コンピュータシステム１００のアドレス空間に対して、Ｌ２キャッシュを通して接続される。主メモリ１３０からの命令は予測実行のためのプリデコーダ２７０を介して命令キャッシュ２１４内にロードされる。プリデコーダ２７０は、命令キャッシュ２１４内の命令ビットと組み合わせて格納されるプリデコードビットを生成する。そのプリデコードビット、例えば３ビットは、関連する命令バイト（８ビット）と共にフェッチされ、複数の命令デコーディングを容易にし、デコード時間を短縮するために用いられる。命令バイトは、４つの８バイトデータのバースト転送により一度に３２バイトが、命令キャッシュ２１４内にロードされる。プリデコーダ２７０のロジックは８回複製され、キャッシュラインにおいて４回使用され、それによって全８命令バイトに対するプリデコードビットが命令キャッシュ２１４内に書き込まれる直前に同時に計算されるようになっている。あるバイトに対するプリデコードオペレーションは、１、２、または３つのバイトの情報に基づき、プリデコード情報は８バイトグループを越えて広がることができる。そのため、ある８バイトグループの最後の２つのバイトは、２つの８バイトグループ間にまたがるようなプリデコード情報に備えて、次の８バイトグループに対する処理に対し退避される。命令キャッシュ２１４内の命令はＣＩＳＣ命令であり、マクロ命令として参照される。命令デコーダ２２０は、命令キャッシュ２１４からのＣＩＳＣ命令を、実行エンジン２２２上で実行するために、縮小命令セットコンピューティング（ＲＩＳＣ）アーキテクチャ命令セットに変換する。命令キャッシュ２１４からの１つのマクロ命令は、実行エンジン２２２に対する１つ或いは複数のオペレーション内にデコードされる。命令デコーダ２２０は、命令キャッシュ２１４及び命令フェッチコントロール回路２１８（第４図参照）とのインターフェース接続を有する。命令デコーダ２２０は、ほとんどのマクロ命令をデコードするためのマクロ命令デコーダ２３０、複雑な命令を含む命令のサブセットをデコードするためのエミュレーションＲＯＭ２３２を含む命令エミュレーション回路２３１、並びに分岐予測し、ハンドリングするための分岐ユニット２３４を含む。マクロ命令は、それらのマクロ命令が変換される一般的なオペレーションタイプに基づいて分類される。一般のタイプのオペレーションはレジスタオペレーション（ＲegＯps）、ロード−ストアオペレーション（Ｌ dＳtＯps）、ロード即値オペレーション（ＲＩＭＮＯps）、専用オペレーション（ＳpecＯps）、浮動小数点演算（ＦpＯps）である。実行エンジン２２２はスケジューラ２６０及び、ロードユニット２４０、ストアユニット２４２、第１のレジスタユニット２４４、第２のレジスタユニット２４６、浮動小数点ユニット２４８、マルチメディアユニット２５０を含む６つの実行ユニットを有する。スケジューラ２６０は適切な実行ユニットにオペレーションを分散し、実行ユニットは並行して動作する。各実行ユニットは特定のタイプのオペレーションを実行する。特にロードユニット２４０及びストアユニット２４２はそれぞれ、ロード／ストアオペレーション（ＬdＳtＯps）中、データキャッシュ２１６（Ｌ１データキャッシュ）、Ｌ２キャッシュ１２２、メインメモリ１３０に対してデータのロード（読出し）或いはデータの格納（書込み）を行う。格納キュー２６２は、ストアユニット２４２及びロードユニット２４０がデータキャッシュ２１６へのアクセスに競合がなく並行して動作するように、ストアユニット２４２からのデータを一時格納する。レジスタユニット２４４及び２４６は、レジスタファイル２９０にアクセスするためにレジスタオペレーション（ＲegＯps）を実行する。浮動小数点ユニット２４８は浮動小数点演算（ＦpＯp s）を実行する。マルチメディアユニット２５０は、マルチメディアへの応用の場合に算術演算を実行する。スケジューラ２６０は複数の、例えば２４のエントリに分割され、各エントリが記憧機構及び論理を含む。２４エントリはＯｐクワドと呼ばれる、４エントリからなる６つのグループにグループ化される。各エントリに格納された情報は実行に対するオペレーション、その実行が未完了か、或いは完了か否かを記述する。スケジューラはエントリを監視し、情報指定実行ユニットに対してエントリからの情報をディスパッチする。図３においてプロセッサ１２０は、５ステージ及び６スデージベーシックパイプラインタイミングを用いる。命令デコーダ２２０は、１クロックサイクルにおいて、２つの命令をデコードする。第１のステージ３１０、フェッチサイクルステージ中に、命令フェッチコントロール回路２１８はＣＩＳＣ命令を命令キャッシュ２１４内にフェッチする。ステージ３１０中のＣＩＳＣ命令のプリデコーディングは、後続するデコード時間を短縮する。第２のステージ３２０、デコードサイクルステージ中に、命令デコーダ２２０は命令キャッシュ２１４からの命令をデコードし、Ｏｐクワドをスケジューラ２６０内にロードする。第３のステージ３３０、発行サイクルステージ中に、実行ユニットのそれぞれのタイプに対するオペレーションが有効である場合に、スケジューラ２６０はそのエントリをスキャンし、対応する実行ユニット２４０から２５２に対してオペレーションを発行する。ステージ３３０にて発行されたオペレーションに対するオペランドは、第４のステージ３４０の実行ユニットにフォアードされる。ＲｅｇＯｐの場合、ステージ３５０である次のクロックサイクルにて通常完了するが、ＬｄＳｔＯｐｓはアドレス計算３５２、データアクセス及び結果の転送３６２のために多くの時間を必要とする。分岐オペレーションの場合、命令デコーダ２２０は分岐オペレーションの最初のデコーディング中に分岐予測３２４を実行する。分岐ユニット２５２は後のステージ３６４にて分岐に対する条件を評価し、分岐予測３２４が正確であったか否かを判定する。２レベル分岐予測アルゴリズムが条件分岐の方向を予測し、ステージ３１０にてＣＩＳＣ命令のフェッチング、さらにステージ３２０にてＣＩＳＣ命令のデコーディングが予測された分岐方向にて継続される。スケジューラ２６０は分岐評価に対して必要とされる全ての条件コードが有効であるとき確定し、分岐命令を評価するために分岐ユニット２５２を割り当てる。分岐が不正確に予測された場合、スケジューラ２６０にて実行されるべきでないオペレーションがフラッシュされ、デコーダ２２０は分岐後の正確なアドレスから新しいＯｐクワドをロードし始める。正確な分岐に対する命令がフェッチされるが、タイムペナルティを被る。命令デコーダ２２０は前ストア予測アドレスを読み出すか、或いは並列加算器の組を用いてアドレスを計算する。前予測アドレスが格納される場合には、予測アドレスはステージ３２６にてフェッチされ、予測アドレスにて位置する命令は、加算器で遅延することなくステージ３２８にてフェッチされる。そうでない場合には、並列加算器が予測アドレスを計算する。分岐評価ステージ３６４では、分岐ユニット２５２が予測された分岐方向が正確か否かを判定する。予測された分岐が正確である場合には、フェッチ、デコード及び命令実行ステップが割り込みなしに継続される。予測が不正確な場合には、スケジューラ２６０がフラッシュされ、命令デコーダ２２０は分岐に後続する正確なプログラムカウンタからマクロ命令をデコードし始める。図４において略ブロック図により、主メモリ１３０に接続される命令準備回路４００の実施例を示す。命令準備回路４００は、プリデコーダ２７０を介して主メモリ１３０に接続される命令キャッシュ２１４を含む。命令デコーダ２２０は３つの別々のソース、命令キャッシュ２１４、分岐ターゲットバッファ（ＢＴＢ）１４６、命令バッファ４０８からの命令バイト及びプリデコードビットを受信するために接続される。命令バイト及びブレデコードビットは複数のローテータ４３０、４３２及び４３４を通って命令レジスタ４５０、４５２及び４５４を介して命令デコーダ２２０に与えられる。マクロ命令デコーダ２３０は、命令キャッシュ２１４及び命令フェッチコントロール回路２１８に接続され、命令バイト及び関連するプリデコード情報を受信する。マクロ命令デコーダ２３０は、命令フェッチコントロール回路２１８に接続される命令バッファ４０８にてフェッチされた命令バイトをバッファリングする。命令バッファ４０８は命令キャッシュ２１４からの１６バイト或いは４つの配列されたワードまでを受信し、バッファリングする１６バイトバッファである。命令キャッシュ２１４は、命令バッファ４０８内の空きスペースにより許容されるだけのデータをロードする。命令バッファ４０８はデコードされるべき次の命令バイトを保持し、古い命令バイトがマクロ命令デコーダ２３０により処理されるに従って、新しい命令バイトをリロードする。命令キャッシュ２１４及び命令バッファ４０８における命令は、メモリビット（８）及びプリデコードビット（５）を含む「拡張された」バイト内に保持され、同一の配列にて保持される。プリデコードビットは、マクロ命令デコーダ２３０が単一クロックサイクル内において複数の命令デコードを実行することを支援する。デコードプログラムカウンタ（ＰＣ）４２０、４２２或いは４２４を用いてアドレス指定された命令バイトは、命令バッファ４０８からマクロ命令デコーダ２３０に転送される。命令バッファ４０８はマクロ命令デコーダ２３０内のデコーダによるバイトに基づきアクセスされる。しかしながら各デコードサイクルにおいて、命令バッファ４０８は、命令バッファ４０８内のそのバイトが有効であり、かつ命令キャッシュ２１４から新しいバイトと共にリロードされる、トラッキングに対するワードに基づき管理される。命令バイトが有効であるか否かの指定は、命令バイトがデコードされるに従って保持される。無効な命令バイトの場合には、デコーダ無効確認ロジック（図示せず）がマクロ命令デコーダ２３０に接続されており、「バイト無効」信号をセットする。現在フェッチＰＣ４２６の更新の制御は、命令バッファ４０８における命令バイトの有効性及び命令デコーダ２２０による命令バイトの消費と密接に同期される。マクロ命令デコーダ２３０はフェッチサイクルの最後で命令フェッチコントロール回路２１８からフェッチされた命令バイトを１６バイト、すなわち４つの配列されたワードまでを受信する。命令キャッシュ２１４からの命令バイトは１６バイト命令バッファ４０８にロードされる。命令バイトがフェッチ並びにまたデコードされるように、命令バッファ４０８は、各命令バイトに関連するプリデコード情報を加えた命令バイトをバッファリングする。命令バッファ４０８は命令バッファ４０８の空きスペースによって収容できるだけの多くの命令バイトを受信し、デコードされるべき次の命令バイトを保持し、続いて前命令バイトがマクロ命令デコーダ２３０内の個々のデコーダに転送されるように新しい命令バイトをリロードする。命令プリデコーダ２７０は命令バイトが命令キャッシュ２１４に転送されるとき、プリデコード情報ビットを命令バイトに加える。それ故命令キャッシュ２１４によって格納され、転送される命令バイトは、拡張バイトと呼ばれる。各拡張バイトは８つのメモリビットと５つのプリデコードビットを含む。５つのプリデコードビットは命令長をエンコードする３つのビット、その命令長がＤビット依存するか否かを指定する１つのＤビット、命令コードがｍｏｄｒｍフィールドを含むか否かを示すＨａｓＭｏｄＲＭビットを含む。１３ビットが命令バッファ４０８に格納され、マクロ命令デコーダ２３０のデコーダに渡される。命令バッファ４０８は各５つのプリデコードビットの組を６つのプリデコードビットに拡張する。プリデコードビットはそのデコーダをイネーブルし、１クロックサイクル内で迅速に複数の命令デコードを実行する。命令バッファ４０８は命令がワード細分性を有してロードされ、置き換えられるように、命令キャッシュ２１４の記憶装置のメモリ配列されたワードに基づき、命令キャッシュ２１４から命令バイトを受信する。従って命令バッファ４０８のバイトロケーション０は、０（ｍｏｄ１６）のアドレスにてメモリにアドレス指定されたバイトを常に保持する。命令バイトはバイト細分性を有して命令バッファ４０８からマクロ命令デコーダ２３０に転送される。各デコードサイクル中、命令バッファ４０８内の１６の拡張された命令バイトは、関連する暗黙ワード有効ビットを含み、マクロ命令デコーダ２３０内の複数のデコーダに転送される。命令キャッシュ２１４からマクロ命令デコーダ２３０への命令バッファ４０８を介した命令バイトの転送の方法は命令がデコードされ続ける限り、各デコードサイクルを用いて繰り返される。例えば行われた分岐オペレーションにより、コントロール転送が生じるとき、命令バッファ４０８はフラッシュされ、その方法は再度開始される。現在デコードＰＣは任意のバイト配列を有し、命令バッファ４０８はそのバイト配列内に１６バイトの容量を有するが、４バイトワード毎に管理される。ワードの全４バイトは消費されると、取り除かれ、命令バッファ４０８内の４つの新しいバイトを有するワードと置き換えられる。命令バイトが命令バッファ４０８からマクロ命令デコーダ２３０へ転送されるとき、命令バッファ４０８は命令キャッシュ２１４からリロードされる。命令バイトは、マクロ命令デコーダ２３０に対して連続的な命令バイトを適用する場合に適切である逐次バイト配列ではなくメモリ用配列を用いて命令バッファ４０８内に格納される。それ故バイトローテータ４３０、４３２、４３４の組が命令バッファ４０８とマクロ命令デコーダ２３０の各デコーダとの間に挿入される。４つの命令デコーダは３つのショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２或いはＳＤｅｃ２４１４、及び１つの組み合わされるロングデコーダ及びベクタリングデコーダ４１８を含み、バイトローテータ４３０、４３２、４３４に共有される。特に、ショートデコーダＳＤｅｃ０４１０及び組み合わせたロングデコーダ及びベクタリングデコーダ４１８は、バイトローテータ４３０に共有される。ショートデコーダＳＤｅｃ１４１２はバイトローテータ４３２に関連し、ショートデコーダＳＤｅｃ２４１４はバイトローテータ４３４に関連する。複数のパイプラインレジスタ、具体的には命令レジスタ４５０、４５２及び４５４は、バイトローテータ４３０、４３２、４３４及び命令デコーダ２２０間に挿入され、一時的に命令バイト、プリデコードビット及びその他の情報を保持し、それによってデコードタイミングサイクルを短縮する。命令レジスタ４５０、４５２、４５４に保持されるその他の情報は、プレフィクス（例えば０Ｆ）状態、即値サイズ（８ビット或いは３２ビット）、配列及び長いデコード可能長指定を含む命令デコーディングを支援するための様々な情報を含む。回路は３つのローテータ及び３つのショートデコーダを用いて示されるが、他の実施例では、異なる数の回路構成要素が用いられる場合もある。例えば１つの回路が２つのローテータ及び２つのショートデコーダを含む。命令は、命令用配列ではなくメモリ用配列にて、命令キャッシュ２１４、分岐ターゲットバッファ（ＢＴＢ）４５６及び命令バッファ４０８内に格納され、第１の命令バイトの位置は未知である。バイトローテータ４３０、４３２及び４３４が命令の先頭バイトを見出す。マクロ命令デコーダ２３０はまた、様々な命令デコード及び、デコードオペレーションの有効性確認及び異なるタイプのデコードオペレーション間選択を含む、例外デコードオペレーションを実行する。デコードオペレーション中に実行される機能はプレフィクスバイトハンドリング、命令のエミュレーションのためのエミュレーションコードＲＯＭ２３２に対するベクタリングのための支援及び、分岐ユニット２３４のオペレーション、分岐ユニットのインターフェース化及び復帰アドレス予測に対する支援を含む。命令バイト及び関連する情報に基づき、マクロ命令デコーダ２３０はＯｐクワドに対応する４つのオペレーショングループにてオペレーション情報を生成する。マクロ命令デコーダ２３０はまた、命令ベクタリングコントロール情報及びエミュレーションコードコントロール情報を生成する。マクロ命令デコーダ２３０はまた、Ｏｐクワド情報、命令ベクタリングコントロール情報及びエミュレーションコードコントロール情報を出力するために、スケジューラ２６０及びエミュレーションＲＯＭ２３０に対する出力を有する。マクロ命令デコーダ２３０は、スケジューラ２６０がＯｐクワドを許容できない、或いはエミュレーションコードＲＯＭ２３０からのＯｐクワドを許容しているとき、命令をデコードしない。マクロ命令デコーダ２３０は５つの別々のデコーダを有し、その中に含まれる３つの「ショート」デコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４はｘ８６命令セットの簡単な命令のサブセット内において定義される３つまでの命令の「ショート」デコードオペレーションをデコードするための組み合わせにおいて機能する。一般に簡単な命令は３つ以下のオペレーションに翻訳する命令である。ショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４の各々は、プレフィクスデコードのような場合にはオペレーションは生成されないが、一般に１つ或いは２つのオペレーションを生成する。従って３つのショートデコーダオペレーションの場合、１デコードサイクルにおいて２つから６つまでのオペレーションが生成される。３つのショートデコーダからの２つから６つのオペレーションは、６つのオペレーションの最大４つが有効であるから、Ｏｐクワド内のオペレーションパッキングロジック４３８により共に順次パックされる。具体的には、潜在的に６つのオペレーションを生成するので、３つのショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４の各々は、２つのオペレーションをデコードすることを試みる。４つ以上のオペレーションが生じた場合には、ショートデコーダＳＤｅｃ２４１４からのオペレーションは無効とし、一度に４つのオペレーションのみが生成される。５つのデコーダはまた、１つの「ロング」デコーダ４１６及び１つの「ベクタリング」デコーダ４１８を含む。ロングデコーダ４１６は命令、すなわち多数の複雑なアドレスモード形式を有する命令の形式をデコードすることにより、２つ以上のオペレーションが生成され、ショートデコードハンドリングは有効にならない。ベクタリングデコーダ４１８はショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４のオペレーションによって或いはロングデコーダ４１６のオペレーションによっては処理できない命令を処理する。ベクタリングデコーダ４１８は実際には命令をデコードしないが、命令をエミュレーションのためにエミュレーションＲＯＭ２３０の位置にベクタリングする。マクロ命令デコーダ２３０によって検出される様々な例外条件はまた、ベクタリングデコードオペレーションの特殊な形式として処理される。起動されると、ロングデコーダ４１６及びベクタリングデコーダ４１８はそれぞれ全Ｏｐクワドを生成する。ショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４により生成されたＯｐクワドはロングデコーダ４１６及びベクタリングデコーダ４１８により生成されるＯｐクワドと同じフォーマットを有する。ショートデコーダ及ロングデコーダＯｐクワドはＯｐＳｅｑフィールドを含まない。マクロ命令デコーダ２３０は、マクロ命令デコーダ２３０のＯｐクワド結果が各デコードサイクルとなるように、ショートデコーダ４１０、４１２、４１４によって生成されるＯｐクワドか、或いはロングデコーダ４１６またはベクタリングデコーダ４１８により生成されるＯｐクワドのどちらかを選択する。１度に１つのデコーダのみの結果が用いられるが、ショートデコーダオペレーション、ロングデコーダオペレーション及びベクタリングデコーダオペレーションは並列して、互いに独立に機能する。各ショートデコーダ４１０、４１２、４１４は、先頭バイトがオペレーションコード（オペコード）バイトであり、命令がショートデコード命令であることを仮定する場合、７つまでの命令バイトをデコードする。２つのオペレーション（Ｏｐｓ）は対応する有効なビットを用いて生成される。有効なアドレスサイズ、有効なデータサイズ、現在ｘ８６標準Ｂビット及び任意のオーバーライドオペランドセグメントレジスタに対する適切な値は、これらのパラメータに依存するオペレーションの生成のために与えられる。デコードされるべき次の「逐次」命令の論理的アドレスはＣＡＬＬ命令に対するオペレーションを生成する際に用いるために与えられる。逐次という用語は引用符の中におかれているが、「逐次」アドレスは一般に現在の命令の直前の命令をさすが、「逐次」アドレスは任意にアドレス指定された位置にセットされる場合があるということを示す。現在分岐予測は条件付き転送コントロール命令に対するオペレーションを生成する際に用いるために与えられる。ショートデコードは転送コントロール命令（例えばＪｃｃ，ＬＯＯＰ，ＪＭＰ，ＣＡＬＬ）、無条件転送コントロール命令（例えばＪＭＰ，ＣＡＬＬ）、ＣＡＬＬ命令、プレフィクスバイト、ｃｃ−ｄｅｐｅｎｄｅｎｔＲｅｇＯｐ、並びに命令長がアドレス或いはデータサイズ依存か否かの指定の指示を含む制御信号を発生する。一般に１つ或いは２つのオペレーションが有効であるが、プレフィクスバイト及びＪＭＰは有効なオペレーションを発生しない。無効なオペレーションはＯｐクワドをパッドするために有効なＮＯＯＰオペレーションとして生じる。第１のショートデコーダ４１０はデコーディングする以上の命令バイトに基づきオペレーションを生成する。第１のショートデコーダ４１０はまた、前デコードサイクル中、デコードされる任意のプレフィクスバイトの存在を判定する。種々のプレフィクスバイトは０Ｆ、アドレスサイズオーバーライド、オペランドサイズオーバーライド、６セグメントオーバーライドバイト、ＲＥＰ／ＲＥＰＥ、ＲＥＰＮＥ及びＬＯＣＫバイトを含む。各プレフィクスバイトは定義される方法において、後続命令デコードに影響を与える。プレフィクスバイトのカウント及び連続プレフィクスバイトのカウントはデコーディング中に累積され、第１のショートデコーダＳＤｅｃ０４１０及びロングデコーダ４１６に与えられる。連続プレフィクスバイトカウントはデコードされている命令が長すぎないか否かを検査するために用いられる。プレフィクスバイト情報は、後続デコードサイクルを制御するためにも用いられ、あるタイプの命令特定例外条件に対する検査を含む。プレフィクスカウントはプレフィクス及び次の命令のオペコードバイトをデコードするための準備において、各有効な非プレフィクスコードサイクル終了時点で、リセット、すなわち初期化される。プレフィクスカウントは、マクロ命令デコーダ２３０が分岐条件及び書込み命令ポインタ（ＷＲＩＰ）オペレーションデコードするとき、再度初期化される。プレフィクスバイトは１バイトショートデコード命令の形式で、第１のショートデコーダ４１０により処理される。多くても、１プレフィクスバイトは１デコードサイクル、プレフィクスバイトのデコードに後続する全てのショートデコードの無効性確認を通して強制される条件にてデコードされる。有効なアドレスサイズ、データサイズ、オペランドセグメントレジスタ値及び現在Ｂビットは、第１のショートデコーダ４１０に与えられるが、先行するオペコードと共にデコードできる。アドレスサイズプレフィクスは、生成されたオペレーションは有効なアドレスサイズに依存する命令のデコーディングに対して、並びにｍｏｄｒ／ｍ命令のアドレスモード及び命令長のデコーディングに対して、後続命令のデコードに影響する。デフォルトアドレスサイズは現在特定済ｘ８６標準Ｄビットにより特定され、Ｄビットは１つ或いはそれ以上のアドレスサイズプレフィクスの発生により有効にトグルされる。オペラントサイズプレフィクスもまた、生成したオペレーションが有効なデータサイズに依存する命令のデコーディングに対して、並びに命令長のデコーディングに対して、後続命令のデコードに影響を与える。デフォルトオペランドサイズは現在特定済ｘ８６標準Ｄビットによって特定され、Ｄビットは１つ或いはそれ以上のオペランドサイズプレフィクスの発生により有効にトグルされる。セグメントオーバーライドプレフィクスは、ロードーストアオペレーション（ＬｄＳｔＯｐｓ）の発生が命令の有効なオペランドセグメントに依存する場合にのみ、後続命令のデコードに影響を与える。デフォルトセグメントはＤＳ或いはＳＳであり、関連する通常のアドレスモードに依存し、最後のセグメントオーバーライドプレフィクスにより特定されるセグメントによって置き換えられる。ＲＥＰ／ＲＥＲＥ及びＲＥＰＮＥプレフィクスは後続命令のデコードに影響を与えない。命令がエミュレーションコードＲＯＭ２３２ではなく、マクロ命令デコーダ２３０によりデコードされる場合には、あらゆる先行ＲＥＰプレフィクスは無視される。しかしながら、命令がベクタリングされる場合には、ベクトルアドレスの生成が、ある場合には変更される。具体的には、ストリング命令或いは特定の隣接オペコードがベクタリングされる場合には、１つ或いはそれ以上のＲＥＰプレフィクスの発生の指示及び遭遇した最後のＲＥＰプレフィクスの指定がベクトルアドレスに含まれる。その他の全ての命令に対しては、ベクトルアドレスは修正されず、ＲＥＰプレフィクスは無視される。ＬＯＣＫプレフィクスは、プレフィクスバイトのデコーディングを除く、全てのショートデコーディング及びロングデコーディングを禁止し、後続命令をベクタリングさせる。この後続命令のベクタリングデコードサイクルが発生するとき、後続命令がプレフィクスでない限りは、オペコードバイトが検査され、命令がその命令の「ロック可能」サブセット内にあることを確実にする。命令がロック可能な命令でない場合には、例外条件が認識され、ベクタリングデコーダ４１８により生成されたベクトルアドレスは例外エントリポイントアドレスにより置き換えられる。第２のショートデコーダ４１２及び第３のショートデコーダ４１４によりデコードされる命令はプレフィクスバイトを有さず、デコーダ４１２及び４１４はアドレスサイズ、データサイズ及びオペランドセグメントレジスタ値に対する固定デフォルト値を仮定する。一般に、３つの連続するショートデコードが実行されるとは限らないため、かつ命令は単一のオペレーションのみにおいてショートデコードする場合が多いため、３つのショートデコーダは４つ或いはそれ以下のオペレーションしか生成しない。しかしながら、まれに４つ以上の有効なオペレーションが生成される場合があるため、オペレーションパッキングロジック４３８が第３のショートデコーダ４１４を禁止、すなわち無効にし、２つの命令のみが完全にデコードされ、多くても、４つのオペレーションがＯｐクワッド内にパッキングするために生成される。第１のショートデコーダ４１０が有効でないとき、第２のショートデコーダ４１２及び第３のデコーダ４１４の動作は無効にされる。第２のショートデコーダ４１２が有効でないときには、第３のショートデコーダ４１４の動作は無効にされる。第１のショートデコーダが無効であった場合でも、デコードサイクルはロングデコードサイクル或いはベクタリングデコードサイクルになる。一般にマクロ命令デコーダ２３０は、１つ或いはそれ以上のショートデコードを試み、ショートデコードが失敗する場合には、１つのロングデコードを試みる。ロングデコードが失敗する場合には、マクロ命令デコーダ２３０はベクタリングデコードを実行する。複数の条件によりショートデコーダ４１０、４１２及び４１４は無効にされる。大抵の場合、命令オペレーションコード（ｏｐｃｏｄｅ）、すなわちｍｏｄｒ／ｍ命令の指定されたアドレスモードが、定義されたショートデコードに入らない、すなわち単一の命令のサブセットに入らない場合、ショートデコードは無効にされる。この条件は一般に、ショートデコード命令を１つ或いは２つのオペレーションを生成するオペレーションに限定する。デコードされた命令に対する命令バッファ４０８内の全てのバイトが有効ではない場合には、デコードはまた無効とされる。また「ｃｃ−ｄｅｐｅｎｄｅｎｔ」オペレーションは、ステータスフラグに依存するオペレーションであり、第１のショートデコーダ４１０によってのみ生成され、これらのオペレーションが確実に「.ｃｃ」ＲｅｇＯｐｓにより先行されないようにする。直前のショートデコードが分岐予測した方向にもかかわらず、転送コントロール命令のデコードであったとき、ショートデコードは２つの連続するショートデコードの第２のデコードに対して無効とされる。第１のショートデコードがプレフィクスバイトのデコードであったときは、ショートデコードは２つの連続するショートデコードの第２のデコードに対して無効とされる。一般に、プレフィクスコード或いは転送コントロールコードは１サイクル中でそれ以上のデコードを禁止する。更に、命令バッファ４０８は一度に１６バイトしか保持できないため、マクロ命令デコーダ２３０によって１６命令バイトしか消費されない。また多くても４つのオペレーションしかＯｐクワド内にパックされることができない。これらの制約条件は、各ショートデコード命令の長さが多くても７バイトしかないため、第３のショートデコーダ４１４のみに影響を与え、４つより多いオペレーションは第３のショートデコーダ４１４においてのみ発生する。関連する制約条件では、現在Ｄビット値が１６ビットアドレスとデータサイズデフォルトを特定する場合には、アドレス並びにまたデータ依存する長さを有する命令は、プレデコード情報が不正確である可能性が高いため、第１のショートデコーダ４１０によってのみ処理される。また複数の命令デコーディングがディスエーブルされるときには、第１のショートデコーダ４１０のみが有効に命令及びプレフィクスバイトをデコードすることができる。有効性確認テストはマクロ命令デコーダ２３０内のショートデコーダ有効性確認ロジックにより制御され、ショートデコーダ４１０、４１２及び４１４のオペレーションと独立である。しかしながらデコーダ４１０、４１２及び４１４は０をセットし、１つあるいは２つの有効なビットはデコードされたオペレーションの数に依存する。これらの有効ビットは、３つのショートデコーダ４１０、４１２及び４１４の場合全６ビットであり、オペレーションパッキングロジック４３８により用いられ、Ｏｐクワッド内にパックするためのいづれかのオペレーションを確定し、かつ無効なオペレーションをＮＯＯＰ（ｎｏｏｐｅｒａｔｉｏｎ）オペレーションとして発生させる。オペレーションパッキングロジック４３８は、有効なショートデコード及び関連するオペレーションが、他の有効なショートデコード及び関連する情報によってのみ先行されるため、ショートデコーダ有効性確認情報を用いずに動作する。ショートデコーダ４１０、４１２、及び４１４はまた、様々な特殊なオペコード、すなわちｍｏｄｒ／ｍアドレスモードデコードを表す複数の信号を生成する。これらの信号はある命令の形式が現在、命令デコーダ２２０によりデコードされているか否かを示す。これらの信号はショートデコード有効性確認ロジックにより用いられ、ショートデコード有効性確認状況を処理する。命令バイトは、命令バッファ４０８内に配列されずに格納されており、命令バイトがデコーダ４１０−４１８に転送されるときに、バイトローテータ４３０、４３２及び４３４により配列される。第１のショートデコーダＳＤｅｃ０４１０、ロングデコーダ４１６及びベクタリングデコーダ４１８は、第１のバイトローテータ４３０を共有する。第２のショートデコーダＳＤｅｃ１４１２及び第３のショートデコーダＳＤｅｃ２４１４はそれぞれ第２のバイトローテータ４３２及び第３のバイトローテータ４３４を用いる。各デコードサイクル中、３つのショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４は、３つの独立に動作し、かつ並列するバイトローテータ４３０、４３２及び４３４を用いて、最も有効に３つのショートデコードオペレーションをデコードすることを試みる。命令バッファ４０８内の適切なバイトのバイトローテータ４３０、４３２及び４３４によりそれぞれのデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４に対する多重化を行うことは概念的に先行する命令デコードオペレーションに依存するが、命令長ルックアヘッドロジック４３６はプリデコードビットを用いて、デコーダが概ね並行して動作するようにする。ロングデコーダ４１６及びベクタリングデコーダ４１８は共同で、１１命令バイトの２つの並行したデコードを実行し、第１のバイトをオペコードバイトとし、ロング命令デコードＯｐクワド或いはベクタリングデコードＯｐクワドのいずれかを生成する。ロングデコーダ４１６及びベクタリングデコーダ４１８により解析された情報は、有効なアドレスサイズ、有効なデータサイズ、現在Ｂビツト及びＤＦビット、任意のオーバーライドオペランドセグメントレジスタ、デコードされるべき次に続くターゲット命令の論理アドレスを含む。ロングデコーダ４１６及びベクタリングデコーダ４１８は、任意のセグメントオーバーライドを加えたｍｏｄｒ／ｍアドレスモードにより暗示されるデフォルトに基づいて、先行プレフィックスビット、その命令が命令にロングデコードサブセット内にあるか否かの指示、ＲＥＴ命令及び有効なオペランドセグメントレジスタを除く命令長を含むデコード信号を生成する。ショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４の何れもがショート命令をうまくデコードしないデコードサイクル中は、マクロ命令デコーダ２３０はロングデコーダ４１６を用いてロングデコードを行うことを試みる。ロングデコードが実行できない場合には、ベクタリングデコードが実行される。ある実施例では、ロングデコーダ４１６及びベクタリングデコーダ４１８は概念的に別々の独立のデコーダである。それはロングデコーダ４１６及びベクタリングデコーダ４１８が、ショートデコーダ４１０、４１２及び４１４と別々の独立のデコーダであるのと同様である。しかしながら、物理的にロングデコーダ４１６およびベクタリングデコーダ４１８は多くのロジックを共有し、同様のＯｐクワド出力を生成する。命令長が７バイトよりも長いために、或いはアドレスがディスブレイスメントに対して処理するための第３のオペレーションの発生を必要とする大きなディスブレイスメントを有するために、その命令がショートデコーダによりデコードできないようなアドレスモード制約条件を除いて、ロングデコーダ４１６によりデコードされる命令は一般に、命令のショートデコードサブセット内に含まれる。ロングデコーダ４１６はまた、ある付加的なｍｏｄｒ／ｍ命令をデコードするが、その命令はショートデコードサブセット内にはなく、ハードウェアデコーディングを保証するため十分に共有される。ロングデコーダ４１６によりデコーディングする際に用いるための命令バイトは、、第１のバイトローテータ４３０、命令バイトを第１のショートデコーダＳＤｅｃ０４１０に与える同一の命令マルチプレクサにより命令バッファ４０８から与えられる。しかしながら、第１のショートデコーダＳＤｅｃ０４１０は７バイトのみを受信するが、ロングデコーダ４１６はプレフィックスハイトを除くｍｏｄ／ｍ命令の最大長に対応する１１バイトまでの連続命令バイトを受信する。従って最初の７バイトだけは第１のショートデコーダＳＤｅｃ０４１０に接続されるが、第１のバイトローテータ４３０は１１バイト幅である。ロングデコーダ４１６は、１度に１つの命令のみをデコードし、命令バッファ４０８内の関連するプリデコード情報は用いられずに、通常無効とされる。第１のバイトローテータ４３０の最初のバイトはオペコードバイトとして完全にデコードされ、ｍｏｄｒ／ｍ命令の場合には、第２の命令バイト及び恐らく第３の命令バイトがｍｏｄｒ／ｍ及びｓｉｂバイトとして完全にデコードされる。０Ｆプレフィックスの存在はオペコードバイトのデコーディングの際に考慮される。全てのショートデコード命令は０Ｆではない、すなわち「１バイト」オペコードであるから、０Ｆプレフィックスバイトは全てのショートデコーディングを禁止する。全てのプレフィックスバイトは「１バイト」オペコード空間内に配置されるため、０Ｆプレフィックスのデコーディングは次のデコードサイクルを、ロングデコード命令或いはベクタリングデコード命令のような、２バイトオペコード命令にさせる。ｍｏｄｒ／ｍ及びｓｉｂバイトのデコーディングに基づき発生するオペレーションに加えて、第１のバイトローテータ４３０はまた、様々なプログラムカウンタにより使用するための命令長、その命令がロングデコーダを禁止する、すなわち無効とするためのｍｏｄｒ／ｍ命令であるか否かを、更にその命令がオペレーションコード（ｏｐｃｏｄｅｓ）のロングデコードサブセット内の命令であるか否かを判定する。ロングデコーダ４１６は常に３つのオペレーションを発生し、ショートデコーダ４１０、４１２及び４１４のように、ＯｐＳｅｑフィールドを除くエミュレーションコード型Ｏｐクワドの形式にてオペレーションを与える。ロングデコーダ４１６は比較的簡単なｍｏｄｒ／ｍ命令のみを使う。ロングデコードＯｐクワドは、第３のオペレーションがロードオペレーション（ＬｄＯｐ）或いはストアオペレーション（ＳｔＯｐ）であるか、並びに第４のオペレーションがＲｅｇＯｐ或いはＮＯＯＰであるかにおいてのみ異なる２つの形式を有することができる。第１のロングデコードＯｐクワドは以下の形式を有する。第２のロングデコードＯｐクワドは以下の形式を有する。＠（＜ｇａｍ＞）アドレスモード仕様は命令のｍｏｄｒ／ｍ並びに又ｓｉｂバイトにより特定されるものに対応するアドレス計算、例えば＠（ＡＸ＋ＢＸ^*４＋ＬＤ）を表す。＜ｉｍｍ３２＞及び＜ｄｉｓｐ３２＞値は、デコードされた命令がそのような値を含むときに、即値及びディスプレイスメント命令バイトを含む４バイト値である。ロングデコーダ４１６は、第１のショートデコーダ４１０のように先行デコードサイクル中にショートデコーダによりデコードされる任意のプレフィックスバイトの存在を考慮してオペレーションを発生する。有効なアドレスサイズ、データサイズ、オペランドセグメントレジスタ値、現在Ｂビットはロングデコーダ４１６に与えられ、オペレーションを発生するために用いられる。間接サイズ、すなわちセグメントレジスタ規則子はロングデコーダ４１６により発生する最終的なオペレーション内に含まれない。いくつかの条件のみが、別の有効なロングデコードを禁止、すなわち無効とする。そのような条件の１つが、命令のロングデコードサブセットに含まれない命令オペレーションコード（ｏｐｃｏｄｅ）である。第２の条件はデコードされた命令に対する命令バッファ４０８バイトの全てが有効ではないということである。ベクタリングデコーダ４１８は、ショートデコーダか或いはロングデコーダ４１８かのどちらかによってデコードされない命令を処理する。ベクタリングデコードはロングデコーディングが可能であり、しかも十分な有効バイトが利用可能であるようなデフォルトケースである。一般にベクタリングデコーダ４１８により処理される命令はショートデコード或いはロングデコードサブセットに含まれないばかりでなく、ディスエーブルされるデコーディング、すなわち例外条件の検出のような他の条件から導かれる。通常のオペレーション中、非ショート命令および非ロング命令のみがベクタリングされる。しかしながら全ての命令がベクタリングされる場合もある。未定義のオペコードは常にベクタリングされる。プレフィックスバイトのみが常にデコードされる。プレフィックスバイトはショートデコーダ４１０、４１２及び４１４により常にデコードされる。例外条件がデコード中に検出されるとき、ベクタリングデコードは一般に、デコードされた命令の命令バイトの有効性に関係なくデコードの他の形式をオーバーライドすることを強制する。検出された例外条件がベクタリングデコードサイクルを強制するとき、発生したＯｐクワドは未定義であり、スケジューラ２６０対して与えるためのＯｐクワド有効ビットは０にされる。Ｏｐクワド有効ビットは、オペレーションがスケジューラ２６０に対してロードされるべきでないということを、スケジューラ２６０に知らせる。結果的に、例外ベクタリングデコードサイクル中、Ｏｐクワドはスケジューラ２６０にロードされない。いくつかの条件がベクタリングデコードを禁止、すなわち無効とする。そのような条件の１つが命令バッファ４０８内の全てのバイトが有効ではないということである。命令がベクタリングされるとき、制御はエミュレーションコードエントリポイントに移される。エミュレーションコードエントリポイントは内部エミュレーションコードＲＯＭ２３２或いは外部エミュレーションコードＲＯＭ２３２のどちらかにある。エントリポイントアドレスから開始するエミュレーションコードは、命令をエミュレートするか、或いは適切な例外処理を開始する。ベクタリングデコードサイクルはマクロ命令デコーダ２３０デコードサイクルと考えられる。ベクタリングデコードの場合には、マクロ命令デコーダ２３０はベクタリングクワドを発生し、エミュレーションコードアドレスをエミュレーションコードＲＯＭ２３２内に発生する。最初のベクタリングデコードサイクルの後、エミュレーションＯｐＳｅｑからの復帰（ＥＲＥＴ）が起こるまで、命令がエミュレーションコードＲＯＭ２３２或いはエミュレーションコードＲＡＭ２３６により発生するが、マクロ命令デコーダ２３０は動作しないままである。エミュレーションからの復帰（ＥＲＥＴ）の順序付け動作は、マクロ命令デコーダ２３０デコーディングに復帰する。最初のベクタリングデコードサイクルに後続するデコードサイクル中、マクロ命令デコーダ２３０は動作しないままであり、ＥＲＥＴが起こった後、デフォルトにより次の「逐次」命令をデコードするために待ち状態にはいるまで、引き続き次の「逐次」命令をデコードすることを試みるが、デコードサイクルは繰り返し無効とされる。ベクタリングデコーダ４１８により使用する、すなわちデコードするための命令バイトは、第１のショートデコーダＳＤｅｃ０４１０及びロングデコーダ４１６に命令バイトを与える命令マルチプレッサである、第１のバイトローテータ４３０により、命令バッファー４０８から与えられる。ベクタリングデコーダ４１８はプレフィクスバイトを除くｍｏｄｒ／ｍ命令の最大長に対応する、１１バイトまでの連続する命令バイトを受信する。従って、第１のバイトローテータ４３０の全１１バイト幅は、ロングデコーダ４１６及びベクタリングデコーダ４１８の両方に分散される。命令バッファー４０８内のプリデコード情報は、ベクタリングデコーダ４１８により用いられる。ロングデコーダ４１６の場合には、第１のバイトローテータ４３０の最初のバイトは、オペコードバイトとして完全にデコードされ、ｍｏｄｒ／ｍ命令の場合には、第２の命令バイト及びおそらく第３の命令バイトがｍｏｄｒ／ｍおよびｓｉｂバイトとしてそれぞれ完全にデコードされる。ベクタリングデコーダ４１８は、先行デコードサイクル中，ショートデコーダによりデコードされる任意のプレフィクスバイトの存在を考慮してオペレーションを発生する。０Ｆプレフィクスの存在はオペコードバイトのデコードの際に考慮される。ｍｏｄｒ／ｍ及びｓｉｂバイトのデコーディングに基づきオペレーションを発生することに加えて、第１のバイトローテータ４３０はまた、様々なプログラムカウンタにより使用するための命令長、その命令がロングデコーダを禁止、すなわち無効とするためのｍｏｄｒ／ｍ命令であるか否か、或いはその命令がオペレーションコード（オペコード）のロングデコードサブセット内の命令であるか否かを判定する。そうでない場合には、ベクタリングデコードが開始される。有効なアドレスサイズ、データサイズ及びオペラアンドセグメントレジスタ値は、ベクタリングデコーダ４１８に与えられ、オペレーションを発生するために用いられる。間接サイズ、すなわちセグメントレジスタ規則子はベクタリングデコーダ４１８により発生する最終的なオペレーション内に含まれない。ベクタリングデコードサイクル中、ベクタリングデコーダ４１８はベクタリングＯｐクワドを発生し、エミュレーションコードエントリーポイントすなわちベクトルアドレスを発生し、エミュレーション環境を初期化する。ベクタリングＯｐクワドが様々な情報を渡すために特定され、エミュレーション環境スクラッチレジスタを初期化する。エミュレーションコードエントリポイント、すなわちベクトルアドレスの値は、０Ｆプレフィクス、ＲＥＰプレフィクス或いはそれと同様の存在のような他の情報を加えた、第１及び第２の命令バイト、例えばオペコード並びにｍｏｄｒ／ｍバイトのデコードに基づく。例外条件により発生するベクタリングの場合には、エントリポイント、すなわちベクトルアドレスは簡単なエンコードされた例外規則子に基づく。エミュレーション環境は環境依存性を解決するために格納される。すべてのショートデコーダ４１０、４１２、４１４及びロングデコーダ４１６が、オペレーションが間接サイズすなわちレジスタ規則子含まないように発生するとき、有効なアドレス及びデータサイズへの依存性のような、環境依存性を直接解決する。しかしながらエミュレーションコードオペレーションは、エミュレートされている命令の特別な事例の場合、そのように有効なアドレス及びデータサイズ値を参照する。エミュレーション環境はベクタリングされる特別な命令に関連するこの付加的な情報を格納するために用いられる。この情報は、汎用レジスタ番号、有効なアドレス及びデータサイズ、有効なオペランドセグメントレジスタ番号、プレフィクスバイトカウント及びＬＯＣＫプレフィクスの存在の記録を含む。エミュレーション環境はまた、ｍｏｄｒ／ｍｒｅｇフィールドをロードし、ｍｏｄｒ／ｍｒｅｇｍフィールドはｒｅｇおよびｒｅｇｍレジスタ内にロードされる。エミュレーション環境は、有効なベクタリングデコードサイクルの最後で初期化され、ＥＲＥＴコードが発生するまで、エミュレーションコードによる命令のエミュレーションの実質的な期間中、初期状態のままである。ベクタリングデコーダ４１８は４つの形式の１つにてＯｐクワドの４つのオペレーションを発生する。すべての４つの形式は３つのＬＩＭＭオペレーションを含む。４つの形式はＬＩＭＭオペレーションの即値において及び第３のオペレーションがＬＥＡオペレーション或いはＮＯＯＰオペレーションであるか否かにおいてのみ異なる。第１のベクタリングデコードＯｐクワドは以下の形式を有する。第２のベクタリングデコードＯｐクワドは以下の形式を有する。第３のベクタリングデコードＯｐクワドは以下の形式を有する。第４のベクタリングデコードＯｐクワドは以下の形式を有する。ベクタリングＯｐクワドの最初の２つの形式はほとんどのデコーダに対して適用される。第１の形式は、ＬＥＡオペレーションが計算するために用いられ、ｔｒｅｇ内に一般のアドレスモード有効オペランドアドレスをロードするメモリ参照ｍｏｄｒ／ｍ命令に対して用いられる。第２の形式は非ｍｏｄｒ／ｍ及びレジスタ参照ｍｏｄｒ／ｍ命令に対して用いられる。第２の形式を有する命令の場合、オペコードバイトに後続する命令バイトを含む限りにおいて＜ｉｍｍ３２＞及び＜ｄｉｓｐ３２＞値は有効なままであるが、アドレスは計算される必要がない。ベクタリングＯｐクワドの第３の形式は、いくつかの隣接する非ｍｏｄｒ／ｍ命令に加えた、すべてのストリング命令に対して用いられる。ベクタリングＯｐクワドの第４の形式は、ニアＲＥＴ命令に対する特殊なベクタリング及びエミュレーション要件を支援する。マクロ命令デコーダ２３０は４つのプログラムカウンタを有し、３つのデコードプログラムカウンタ４２０、４２２及び４２４、更に１つのフェッチプログラムカウンタ４２６を含む。第１のデコードプログラムカウンタは、命令ＰＣ４２０と呼ばれ、第１のバイトの論理アドレスであり、デコードされている現在の命令或いは、現在デコードしている命令がないなら、デコードされるべき次の命令のいづれかの任意のプレフィクスバイトを含む。デコードペレーションが複数命令デコードである場合には、命令ＰＣ４２０はデコードされるべき複数の命令の第１の命令を指す。命令ＰＣ４２０は命令の構造的なアドレスに対応し、例外の処理に対して命令障害プログラムカウンタを発生させるために用いられる。命令ＰＣ４２０は対応するＯｐクワドを用いてスケジューダーに渡され、スケジューラ２６０のオペレーションコミットユニット（ＯＣＵ）（図示せず）により用いられ、例外処理中に退避されるべき命令障害プログラムカウンタを生成する。Ｏｐクワドがマクロ命令デコーダ２３０により発生するときは、現在命令ＰＣ４２０値はＯｐクワドにタグ付けされ、Ｏｐクワドと共にスケジューラ２６００ｐクワドエントリにロードされる。第２のデコードプログラムカウンタは、論理デコードＰＣ４２２と呼ばれ、デコードされるべき次の命令バイトの論理アドレスであり、オペコードバイト或いはプレフィクスバイトのどちらかをアドレス指定する。第３のプログラムカウンタは、リニアデコードＰＣ４２４と呼ばれ、デコードされるべき次の命令バイトのリニアアドレスであり、オペコードバイト或いはプレフィクスバイトのいづれかをアドレス指定する。論理デコードＰＣ４２２及びリニアデコードＰＣ４２４は同一の命令バイトを指す。リニアデコードＰＣ４２４は第１のバイトローテータ４３０にて現在の命令バイトのアドレスを指定する。マクロ命令デコーダ２３０内の種々のデコーダは、プレフィクスが１バイト命令として通常に処理されるように、プレフィクスバイトか或いは任意のプレフィクスバイトを引いた全命令のどちらかをデコードする、すなわち消費することに基づいて機能する。それ故命令とプレフィクスバイトとの間のアドレス境界は、命令境界よりも重要である。従って各デコードサイクルの開始時、デコードされるべき次の命令バイトは真の命令の開始である必要は無い。デコードサイクルの開始時には、論理デコードＰＣ４２２及びリニアデコードＰＣ４２４は、デコードされるべき次の命令の論理及びリニアアドレス、命令あるいはプレフィクスバイトのいずれかを含む。リニアデコードＰＣ４２４は、命令バッファ４０８にアクセスするために、デコーディング処理中に用いられる１次プログラムカウンタ値である。リニアデコードＰＣ４２４は、１サイクルのデコードに対する開始点を表し、詳細には命令バッファ４０８から、第１のショートデコーダ４１０への、並びにロングデコーダ４１６及びベクタリングデコーダ４１８への、バイトを供給するバイトローテータを制御する。リニアデコードＰＣ４２４はまた、任意の更なるショートデコード命令或いはプレフィクスバイトの命令アドレスを確定し、従って第２のショートデコーダ４１２及び第３のショートデコーダ４１４に供給するバイトローテータに対して制御信号を発生するための基準点でもある。リニアデコードＰＣ４２４はまた２次的に動作し、プレフィクスバイトがデコードされる前に、新しい命令の第１のデコードサイクル中にブレークポイント照会のための検査を行い、さらに有効な命令デコードサイクル中にマクロ命令デコーダ２３０によるコードセグメントオーバーランのための検査を行う。論理デコードＰＣ４２２はＣＡＬＬ命令を含む、プログラムカウンタ関連転送コントロール命令に対して用いられる。論理デコードＰＣ４２２は分岐ユニット２３４に与えられ、分岐ターゲットアドレスを計算するためにＰＣ関連転送コントロール命令のディスプレイスメント値と合計される。論理デコードＰＣ４２２はまた、命令のエミュレーションコードエミュレーションを支援する。次の逐次論理デコードプログラムカウンタ（ＰＣ）４２２は一般的な使用のためのベクタリングＯｐクワドによる一時的なレジスタ内の記憶機構からのエミュレーションコードにて使用可能である。例えば、次の逐次論理デコードＰＣ４２２は、ＣＡＬＬ命令がスタック上にプッシュする復帰アドレスを与えるために用いられる。次の論理デコードＰＣ４２８は、次の逐次論理デコードプログラムカウンタ値にセットされ、論理デコードＰＣ４２２のユーティリティを超える機能的なユーティリティを有する。次の論理デコードＰＣ４２８はマクロ命令デコーダ２３０によりデコードされるＣＡＬＬ命令に対する復帰アドレスを直接供給する。次の論理デコードＰＣ４２８はまた、ベクタリングＯｐクワド内のオペレーションの１つを介して、ベクタリングデコードサイクル中にエミュレーションデコード論理に渡される。デコードサイクル中、リニアデコードＰＣ４２４はデコードされるべき次の命令バイトを指す。リニアデコードＰＣ４２４の４つの最下位ビットは、命令バッファ４０８内の第１の命令バイトを指しており、それにより命令キャッシュ２１４内の第１及び後続する命令バイトを配列するために必要とされるバイトローテーション量を直接指示する。第１のバイトローテータ４３０は命令マルチプレクサ、詳細には１６：１バイトプレクサであり、リニアデコードＰＣ４２４量だけオフセットされる命令バッファ４０８内のバイトにアクセスする。第１のバイトローテータ４３０は、第１のショートデコーダＳＤｅｃ０４１０に対して７バイト幅であり、ロングデコーダ４１６及びベクタリングデコーダ４１８の組み合わせに対しては１１バイト幅である。第１のショートデコーダＳＤｅｃ０４１０、ロングデコーダ４１６及びベクタリングデコーダ４１８内で共有される論理は、第１の命令に対する第１の命令長値ＩＬｅｎ０を発生する。第２のバイトローテータ４３２及び第３のバイトローテータ４３４は７バイト幅命令マルチプレクサであり、詳細には１６：１バイトマルチプレクサである。第２のバイトローテータ４３２は、リニアデコードＰＣ４２４量及び第１の命令長ＩＬｅｎ０の合計だけオフセットされる、命令バッファ４０８内のバイトにアクセスする。第２のショートデコーダＳＤｅｃ１４１２における論理は、第２の命令に対する第２の命令長値ＩＬｅｎ１を発生する。第３のバイトローテータ４３４はリニアデコードＰＣ４２４量、並びに第１の命令長ＩＬｅｎ０及び第２の命令長ＩＬｅｎ１の合計だけオフセットされる、命令バッファ４０８内のバイトにアクセスする。バイトローテータ４３０、４３２及び４３４は命令バイトを多重化するが、プリデコードビットは含まない。命令バイトローテータ４３０、４３２及び４３４はプリデコード情報を用いて制御され、その中の第１オペコードバイト、すなわち第１の命令の最初のバイトに関連するプリデコードビットは第２のローテータ４３２を直接制御する。第２の命令の最初のバイトは第３のローテータ４３４を直接制御する。各プリデコードコードは命令長を暗に示すが、次のローテータに適用されるものはポインターである。ポインターは次の命令に対するプログラムカウンタを達成するための長さを加えた、現在の命令におけるプログラムカウンタの４つの最下位ビットを得ることにより導かれる。マクロ命令デコーダ２３０内の全てのプログラムカウンタ４２０、４２２、４２４及び４２８は命令及び例外処理において初期化される。この初期化は複数の信号源によってアクチベート（activate）される。第１に、ＰＣ関連制御転送命令がデコードされ且つ実行されると予測されると、ターゲット分岐アドレスが分岐ユニット２３４によって供給される。第２に、近くのＲＥＴ命令がデコードされると、予測されたリターンターゲットアドレスがリターンアドレススタック（図示せず）によって供給される。第３に、誤って予測された分岐条件（ＢＲＣＯＮＤ）オペレーションのためにマクロ命令デコーダ２３０がスケジューラ２６０によってプロセッサ１２０内の残りの回路と共にリスタートされるとき、スケジューラ２６０は別の正しい分岐アドレスを生成する。第４として、レジスタユニット２４４（プライマリＲｅｇＯＰ実行ユニット）は、ＷＲＩＰＲegＯpが実行されるとき新たなデコードアドレスを供給する。ＷＲＩＰＲegＯpの実行によって、エミュレーションコードが明示的に命令デコードをリダイレクト（redirect ）することが可能となる。４つの全ての場合において、３つのデコードプログラムカウンタ４２０、４２２及び４２４を同時に再初期化するべく論理アドレスが供給され且つ使用される。リニアデコードＰＣ４２４に対しては、供給された論理アドレスをその時のコードセグメントベースアドレスに加えることによってリニアアドレス値が供給され、リニアデコードＰＣ４２４にロードするための対応するリニアアドレスが生成される。論理アドレスは現命令（currentinstruction ）ＰＣ４２０及び論理デコードＰＣ４２２にロードされる。各デコードサイクルに対し次の再初期化まで、マクロ命令デコーダ２３０は現命令ＰＣ４２０、論理デコードＰＣ４２２及びリニアデコードＰＣ４２４を順次的に且つ同期して更新し、マクロ命令デコーダ２３０の個々のデコーダによって命令バイトがデコードされ消費（consume）される。命令長さＩｌｅｎ０及びＩｌｅｎ１は順次的に生成される。並列オペレーションをエミュレートすることによってこの順次的処理を速めるため、命令長さルックアヘッド論理（instruction length lookahead logic）４３６は、命令バッファ４０８内の各命令バイトの長さを示す４つのプリデコードビットを用いて命令長さＩｌｅｎ０及びＩｌｅｎ１を速やかに特定する。命令バッファ４０８内の第１の命令バイトのｏｐｃｏｄｅバイトに関連づけられたプリデコードビット（第１命令バイトは第１ショートデコーダＳＤｅｃ０４１０にマルチプレックスされる）は、命令バッファ４０８内の第２の命令バイトのｏｐｃｏｄｅバイトのバイトインデックス（byte index）を直接指定する。命令バッファ４０８内の第２の命令バイトのｏｐｃｏｄｅバイトに関連づけられたプリデコードビット（第２命令バイトは第２ショートデコーダＳＤｅｃ１４１２にマルチプレックスされる）は、命令バッファ４０８内の第３の命令バイトのｏｐｃｏｄｅバイトのバイトインデックスを直接指定する。命令長さルックアヘッド論理４３６には、命令バッファ４０８内の第２及び第３命令バイトのｏｐｃｏｄｅバイトのバイトインデックスを生成するため２つの４ビット幅１６対１マルチプレクサが含まれる。また、命令ルックアヘッド論理４３６はプリデコードビットのセットの有効性を判定するための論理を含む。プリデコードビットは、関連する命令バイトが有効なショートデコード命令の開始であるとき有効である。詳述すると、命令ルックアヘッド論理４３６は、命令バッファ４０８内の所与のバイトに対する複数のプリデコードビットが同じバイトを指す（そのバイトから始まる命令に対し０長さを意味する）か否かを判定する。そうである場合、そのバイトはショートデコード命令の開始ではなく、従ってそれ以上ショートデコーディングはできない。そうでない場合、ショートデコードオペレーションは可能であり、プリデコードビットは次の命令の開始を指す。主メモリ１３０と命令キャッシュ２１４との間に接続されたプリデコーダ２７０は８つの論理ユニットを有しており、それらは各々関連する命令バイト及びある場合にはそれに続く１若しくは２つの命令バイトの検査（examine）を行う。第１命令バイトはｏｐｃｏｄｅバイトとしてデコードされ、第２及び第３命令バイトは、そのｏｐｃｏｄｅバイトがｍｏｄｒ／ｍｏｐｃｏｄｅである場合、ｍｏｄｒ／ｍ及びｓｉｂバイトとしてデコードされる。これら３つのバイトに基づき、命令長さが決定され、その命令が“ｓｈｏｒｔ”命令として分類されるかどうかが判定される。命令の長さは、その論理ユニット１６の論理ユニットに対する位置に対応する４ビットの固定値に加えられ、命令長さルックアヘッド論理４３６によって使用されるバイトインデックスを決定する。このバイトインデックスは、命令がショート命令の基準を満たす場合、プリデコードビットの値としてセットされる。ショート命令の基準に合わない命令バイトに対しては、プリデコードビットはその論理ユニットの１６の論理ユニットに対する位置に対応する４ビットの固定値にセットされ、０の命令長さを示すべくインクレメントされない。命令長さが０であるということは、その命令がショート命令ではないということを意味する。ショートデコード命令は７バイトより長くはならず、また最上位ビットは３つのプリデコードビット及び関連する固定されたバイトアドレスから容易に再構成されるため、プリデコードビットは４ビットから３ビットへと切りつめられる。プリデコードビットの３ビットから４ビットへの拡張は、命令キャッシュ２１４の１６の命令バイトに対応する１６の論理ユニットを有するプリデコード拡張論理（predecodeexpansion logic）４４０によって実行される。プリデコード拡張論理４４０の１６の論理ユニットは、命令バイトが命令キャッシュ２１４からフェッチされ命令バッファ４０８へと送られるとき、独立して且つ同時にプリデコードビットに対して作用する。プリデコードされて命令キャッシュ２１４へとロードされる３２の命令バイトのうち最後の２つは、プリデコーダ２７０によって検査される１または２バイトのみを有する。ｍｏｄｒ／ｍｏｐｃｏｄｅに対しては、完全な命令長さは決定できない。従って、プリデコーダ２７０内のバイト１４及び１５に対する論理ユニットは、バイト０乃至１３に対する論理ユニットから変更（modify）される。命令バイト１５に対して、プリデコーダ２７０の論理ユニット１５は全てのｍｏｄｒ／ｍｏｐｃｏｄｅ及び非ショートデコード命令に対し０の命令長さを強制する。命令バイト１４に対しては、ｍｏｄｒ／ｍｏｐｃｏｄｅに対して０の実効命令長さが強制されるが、アドレスモードでは確実に命令長さを決定するためｓｉｂバイトの検査が要求される。これは非ショート命令に対しても同様である。各デコードサイクル中、マクロ命令デコーダ２３０はいくつかの例外条件に対する検査を行う。例外条件は命令ブレイクポイント、未完了のマスク不可能割り込み（ＮＭＩ）、未完了の割り込み（ＩＮＴＲ）、コードセグメントオーバーラン、命令フェッチページフォルト、１６バイトより大きい命令長、ＬＯＣＫプレフィクスを有するＬＯＯＫ不可能命令、浮動小数点利用使用不可条件、未完了の浮動小数点誤差条件を含む。ある条件は別の有効なデコードサイクル中のみ評価され、他の条件はそのサイクル中あらゆるデコーディング動作とは関係なく評価される。起動例外条件が検出されるとき、ショートデコードサイクル、ロングデコードサイクル及びベクタリングデコードサイクルを含むすべての命令デコードサイクルは禁止され、「例外」ベクタリングデコードは、例外検出に従ってそのデコードサイクルにて強制される。例外条件の認識は、例えば、ショート及びロング或いはベクタリングデコーダＯｐクワドではなく、エミュレーションコードＯｐクワドがスケジューラー２６０により許容されるとき、マクロ命令デコーダ２３０の休止によってのみ無効にされる、禁止される。実質的に、あらゆる例外条件の認識及び処理は、ＥＲＥＴＯｐｓｅｑがマクロ命令デコーダ２３０に対する制御を復帰するまで遅延される。例外ベクタリングを強制するデコードサイクル中に、専用エミュレーションコードベクトルアドレスが通常の命令ベクトルアドレスに代わって生成される。ロングデコーダ４１６及びベクタリングデコーダ４１８によって生成されるベクタリングＯｐクワドは未定義である。例外ベクトルアドレスは認識され、処理される特定の例外条件を特定するための下位ビットを除き、固定値である。複数の例外条件が同時に検出されるとき、例外は前オーダにてオーダされ、最優先例外が認識される。命令ブレイクポイント例外、最優先例外条件はリニアデコードＰＣ４２４がプレフィクスを含む命令の最初のバイトを指すとき認識され、リニアデコードＰＣ４２４は命令ブレイクポイントとしてイネーブルされるブレイクポイントアドレスに一致し、いずれの命令ブレイクポイントマスクフラグもクリアされない。１つのマスクフラグ（ＲＦ）は特に、命令ブレイクポイントの認識をマスクする。別のマスクフラグ（ＤＮＴＦ）は、一時的にＮＭＩ要求及び命令ブレイクポイントをマスクする。未完了のＮＭＩ例外、下から２番目の優先例外はＮＭＩ要求が未完了であり、かついずれのＮＭＩマスクフラグもクリアされないとき認識される。１つのマスク（ＮＦ）は特にマスク不可能割り込みをマスクする。別のマスクフラグ（ＢＮＴＦ）は一時的にＮＭＩ要求及び命令ブレイクポイントをマスクする。未完了のＩＭＴＲ例外、未完了のＮＭＩ例外に後続する優先順位の次の例外は、ＩＮＴＲ要求が未完了であるとき認識され、割り込みフラグ（ＩＦ）及び一時的割り込みフラグ（ＩＴＦ）がクリアされる。コードセグメントオーバラン例外、未完了のＩＮＴＲ例外に後続する優先順位における次の例外は、マクロ命令デコーダ２３０が現在コードセグメント制限を越える命令の組を有効にデコードすることを試みるとき認識される。命令フェッチページフォルト例外は、コードセグメントオーバーラン例外に対してすぐ下の優先順位を有しており、別の命令或いはプレフィクスバイトのデコーディングが可能になる前に、マクロ命令デコーダ２３０が命令バッファ４０８からの付加的な有効命令バイト及び、ページフォルトが現在命令フェッチにて発生することを示す命令翻訳ルックアサイドバッファ（ＩＴＢ）信号を必要とするとき認識される。命令フェッチコントロール回路２１８のフォルティング条件は、ページフォルトがマクロ命令デコーダ２３０により認識され、後続する例外処理プロセッシングが停止し、かつ新しいアドレスに対してフェッチする命令を再度割り当てるまで、ＩＴＢがページフォルト連続的にを報告するように、繰り返し試行される。ＩＴＢからのフォルト指示は、命令キャッシュ２１４からロードされる命令と同じタイミングを有し、それ故後続デコードサイクルにおいてレジスタされる。ＩＴＢはフェッチングが新しい命令アドレスに再度割り当てられるまで、マクロ命令デコーダ２３０がフォルト指示を保持するように、連続する命令フェッチ試行において、フォルトを信号化する必要はない。ページフォルトを認識すると、付加的なフォルト情報が専用レジスタフィールドにロードされる。１６バイトより大きい命令長例外は、命令フェッチページフォルト例外のすぐ下の優先順位を有し、マクロ命令デコーダ２３０が１５バイトより大きいプレフィクスバイトを含む全長を有する命令を有効にデコードすることを試みるとき認識される。１６バイトより大きい命令長例外は、実際の命令がデコードされる前にプレフィクスバイト数をカウントし、デコードされるとき命令の残りの長さを計算することにより検出される。プレフィクスバイト及び残りの命令長の合計が１６バイトより大きい場合には、エラーが認識される。ＬＯＣＫプレフィクスを有するロック不可能命令例外は、マクロ命令デコーダ２３０がＬＯＣＫプレフィクスを有する命令を有効にデコードすることを試み、その命令がロック可能命令サブセットに含まれないとき認識される。ロック不可能ＬＯＣＫ命令例外はオペコードバイトのデコード及び０Ｆプレフィクスの存在に基づき検出される。ロック不可能ＬＯＯＫ命令例外は、ＬＯＣＫプレフィクスがショートデコード及びロングデコードを検出するため、ベクタリングデコードサイクル中のみ生じる。浮動小数点使用不可例外は、最も低い優先順位に次いでおり、マクロ命令デコーダ２３０がＷＡＩＴ命令或いはプロセッサコントロールＥＳＣではないＥＳＣ命令を有効にデコードすることを試み、浮動小数点エラーの報告が未完了であるとき認識される。マクロ命令デコーダ２３０は、０Ｆプレフィクスの存在に加えて、オペコード及びｍｏｄｒ／ｍバイトのデコーディングに基づいて、不動小数点使用不可例外を検出する。各デコードサイクル中、マクロ命令デコーダ２３０はいくつかの形式の１つ或いはそれ以上の命令の命令デコードを実行することを試みる。一般にマクロ命令デコーダ２３０は、１つ或いは複数のショートデコードのどちらか、１つのロングデコード或いは命令ベクタリングデコードを有効に実行する。場合によりデコードは、起動例外条件の検出、命令バッファ４０８或いはマクロ命令デコーダ２３０の十分な有効バイト数の欠如を含む３つのタイプの条件の場合に有効に行われないか、或いは外部的な理由により進捗しない。起動例外条件が検出されるとき、すべての形式の命令デコードは禁止され、例外条件の検出に続く第２のデコードサイクル中、例外ベクタリングデコードサイクルが強制され、無効なＯｐクワドを生成する。十分に有効バイト数が命令バッファ４０８において使用可能でないとき、有効なバイトが命令バッファ４０８内に保持されないか或いは、少なくとも第１のオペコードが有効であり、かつデコーダの１つが命令をデコードするが、デコードされた命令長が、現在すべてが有効ではない命令バッファ４０８において、さらに有効なバイトを必要とするかのどちらかである。外部的理由がマクロ命令デコーダ２３０の進捗を妨げるとき、スケジューラ２６０が一杯で、デコードサイクル中の更なるＯｐクワドを受け入れることができないか、或いはマクロ命令デコーダ２３０がデコーディングへの復帰を待つことを休止するように、現在エミュレーションコードＯｐクワドを受け入れているかのどちらかである。後者２つの場合には、マクロ命令デコーダ２３０のデコード状態は進捗を禁止され、マクロ命令デコーダ２３０は次のデコードサイクルにおいて単純に同一のデコードを繰り返す。マクロ命令デコーダ２３０禁止の制御は、各デコーダに対応する信号を有するデコード有効信号の組の発生に基づく。各デコーダに対して、デコーダが有効にデコードを実施することができるかどうか否かを判定するためのデコード有効信号に組み合わされる複数の理由がある。すべてのデコーダに対するデコーダ有効信号はそのとき監視され、合わせて、実行するデコードサイクルのタイプを確定する。デコードサイクルのタイプは、デコードを実行する特定のデコーダを示す。外部的理由がまた評価され、選択されたデコードサイクルタイプが有効であるか否かを判定する。デコードサイクルの選択したタイプを示す信号は、代わりとなる次のデコードＰＣ値のように、異なるデコーダにより発生するマクロ命令デコーダ２３０に対する内部の様々な信号間で選択し、またショートデコーダ、ロングデコーダ４１６及びベクタリングデコーダ４１８により発生するＯｐクワドからのスケジューラ２６０に適用される入力Ｏｐクワドを選択するＯｐクワドマルチプレクサ４４４を制御するためにも適用される。ベクタリングデコードサイクルの場合には、マクロ命令デコーダ２３０はまた、内部エミュレーションコードＲＯＭ２３２或いは外部エミュレーションコードＲＡＭ２３６のいずれかにおけるエントリーポイントに対するベクタリングを開始する信号を発生する。マクロ命令デコーダ２３０はそのとき、スケジューラ２６０内にフェッチし、ロードするエミュレーションコードの起動持続時間を監視する。命令デコーダ２２０は、オペレーションが投機的に実行されるように分岐予測を実行するための分岐ユニット（図示せず）を含んでいる。パイプラインドレイニング予測誤り（pipeline-draining misprediction）が回避されるように分岐が速やかに且つ正確に処理されると、out-of-orderプロセッサのパフォーマンスが向上する。プロセッサ１２０は２レベル分岐予測アルゴリズムを採用している。この分岐予測アルゴリズムは、“ＣＯＮＦＩＧＵＲＡＢＬＥＢＲＡＮＣＨＰＲＥＤＩＣＴＩＯＮＦＯＲＡＰＲＯＣＥＳＳＯＲＰＥＲＦＯＲＭＩＮＧＳＰＥＣＵＬＡＴＩＶＥ”というタイトルの米国特許第５，４５４，１１７号（Ｐuz iol et al，１９９５年９月２６日発行）、 “ＴＷＯ-ＬＥＶＥＬＢＲＡＮＣＨＰＲＥＤＩＣＴＩＯＮＣＡＣＨＥ”というタイトルの米国特許第５，３２７，５４７号（Ｓtiles et al，１９９４年７月５日発行）、“ＴＷＯ-ＬＥＶＥＬＢＲＡＮＣＨＰＲＥＤＩＣＴＩＯＮＣＡＣＨＥ”というタイトルの米国特許第５，１６３，１４０号（Ｓtiles et al，１９９２年１１月１０日発行）、及び“ＩＮＴＥＧＲＡＴＥＤＳＩＮＧＬＥＳＴＲＵＣＴＵＲＥＢＲＡＮＣＨＰＲＥＤＩＣＴＩＯＮＣＡＣＨＥ”というタイトルの米国特許第５，０９３，７７８号（Ｆavor et.al，１９９３年３月３日発行）に詳しく開示されている。プロセッサ１２０は更に、８，１９２エントリの分岐履歴テーブル（ＢＨＴ）（図示せず）を用いている。分岐履歴テーブルは、４つのプログラムカウンタビットをグローバル分岐履歴の９つのビットと組み合わせることによってインデックス付けされる。各ＢＨＴエントリは２つの履歴ビットを含む。ＢＨＴはデュアルポートＲＡＭであり、読み取り／参照アクセスと、書き込み／更新アクセスの両方が可能である。ＢＨＴの参照及び更新は、１つのクロックサイクルの反対側の半位相（halfphase）で行われるため衝突することはない。ＢＨＴの多数のエントリが適切な集積回路エリア内に供給されるが、これはＢＨＴは条件付き分岐の方向を予測するのみでありエントリはタグ付けされず予測された分岐ターゲットアドレスは１６エントリのリターンアドレススタック（図示せず）を除いて記憶されないからである。従って、ＢＨＴへのアクセスはキャッシュ状構造への直接マッピングに類似している。即ち、ＢＨＴはＢＨＴ内のエントリへのアクセスのためインデックス付けされ、アクセスされるエントリは分岐命令であるとされる。リターン以外の分岐に対しては、デコードサイクルにおいてターゲットアドレスが計算される。ターゲットアドレスは並列加算器（図示せず）を複数用いることによって十分高速に計算され、分岐命令のロケーションが分かる前に全ての可能なターゲットアドレスが計算される。デコードサイクルの終了までに、（もしあるのであれば）どのターゲットアドレス結果が有効かが決定される。ある分岐が選択されると予測される場合、ターゲットアドレスはすぐに分かり、ターゲット命令は続くサイクルにおいてフェッチされ、１サイクルの分岐選択ペナルティ（one-cycle taken-branch penalty）が生じる。分岐選択ペナルティは分岐ターゲットバッファ（ＢＴＢ）４５６を用いることによって回避することができる。ＢＴＢ４５６は１６のエントリを含み、各エントリは１６の命令バイトと関連するプリデコードビットとを有する。ＢＴＢ４５６は分岐アドレスによってインデックス付けされ、デコードサイクルにおいてアクセスされる。ＢＨＴ（図示せず）が選択される分岐を予測する際、ＢＴＢ４５６のキャッシュヒットに対してＢＴＢ４５６から命令が命令デコーダ２２０に送られ、分岐選択ペナルティが回避される。各デコードサイクルにおいて、ＢＴＢ４５６をアドレス指定するのに直接マップ形式でリニアデコードＰＣ４２４が使用される。もし、ＰＣ関連条件付き制御転送命令がショートデコーダによってデコードされ且つこの制御転送が実行されると予測された場合に、ＢＴＢエントリに対してヒットが発生すると（デコードサイクルの終了前に認識される）、２つの動作が発生する。第１に、命令キャッシュ２１４に向けられた初期ターゲットリニアフェッチアドレス（initial targ et linear fetch address）が、実ターゲットアドレス（actual target address ）から、ＢＴＢエントリ内に格納された有効なターゲットバイトの直後の命令バイトを指す値に変更される。この修飾されたフェッチアドレスはＢＴＢエントリ内に格納され、ＢＴＢエントリから直接アクセスされる。第２に、エントリからの命令バイト及びプリデコード情報がデコードサイクルの終了時に命令バッファ４０８にロードされる。ＰＣ関連条件付き制御転送命令がショートデコーダによってデコードされこの制御転送が実行されると予測される場合にミスが発生すると、新たなＢＴＢエントリがターゲット命令フェッチの結果と共に生成される。詳述すると、ターゲット命令バイトの命令キャッシュ２１４から命令バッファ４０８への最初の有効なロードと同時に、選択されたＢＴＢエントリに同じ情報がロードされ、前の内容を書き換える。ミスが発生しない場合、ターゲットフェッチ及び命令バッファ４０８のロードは通常通りに進行する。各エントリはタグ部とデータ部を含む。データ部は１つのメモリバイトと３つの関連するプリデコードビットを含む１６の拡張された命令バイトを保持する。メモリバイトの対応（correspondence）は、対応する命令バッファ４０８のロケーションとメモリ整合（memory-aligned）されている。ＢＴＢエントリのタグ部は、キャッシュターゲット、下位ビット［４：１］、エントリ有効ビット（entr y valid bit）及び３０ビット被修飾初期ターゲットリニア命令フェッチアドレス（30-bitmodified initial target linear instruction fetch address）を有する制御転送命令に関連づけられた３２ビットリニアデコードＰＣ４２４を含む３０ビットタグを保持する。明示的な命令ワード有効ビット（instruction word valid bits）は使用されない。なぜなら、真のターゲットアドレスと修飾されたターゲットアドレスとの間の距離がＢＴＢ４５６内の有効な命令ワードの数及び指示（designation）を直接的に意味するからである。ＢＴＢ４５６の目的は、ループ及び入れ子状になったループが実行されているあいだ小型乃至中型サイズのループ内の分岐ターゲットを捕捉する（capture）ことである。この目的のため、不整合の可能性が少しでも検出されると、全ＢＴＢが無効にされフラッシュされる。ＢＴＢ４５６は、命令キャッシュ２１４のミス（miss）、命令キャッシュ２１４の任意の形態での無効化、ＩＴＢミス、または任意の形態でのＩＴＢ無効化に応じて無効化及び消去される。時間的または空間的局所性（locality）の外の分岐ターゲットは効果的に捕えられない。通常、ＢＴＢ４５６は複雑性を軽減するべく少数のエントリしか含まないが、理想的な分岐ターゲットの捕捉によって生じ得る機能的な利点の大部分が達成されている。ＰＣ関連分岐ターゲットアドレス計算論理（図示せず）はターゲットアドレスの計算を実行する。分岐ターゲットアドレス計算論理は、ショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１４またはＳＤｅｃ２４１６によってデコードされるＰＣ関連転送制御命令に対してのみ用いられる。特に、分岐ターゲットアドレス計算論理は、Ｊｃｃｄｉｓｐ８、ＬＯＯＰｄｉｓｐ８、ＪＭＰｄｉｓｐ８、ＪＭＰｄｉｓｐ１６／３２、及びＣＡＬＬｄｉｓｐ１６／３２を含むショートデコード分岐命令に対して用いられる。各ショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４は、論理及びリニア分岐ターゲットアドレス計算論理（図示せず）を含む。ショートデコーダ４１０、４１２及び４１４が、オペレーションのいずれかがＰＣ関連ショートデコード分岐命令でないかどうか判定する際、これら３セットの論理及びリニア分岐ターゲットアドレス計算論理は並列に機能する。論理及びリニア分岐ターゲットアドレス計算論理は、分岐の論理プログラムカウンタ、分岐命令の長さ、及び分岐命令の符号拡張された変位（sign-extended displacement）を加算し、計算サイズに応じて加算値の上位側１６ビットを条件付きマスクし、論理ターゲットアドレスを生成する。論理及びリニア分岐ターゲットアドレス計算論理は論理ターゲットアドレスを現コードセグメントベースアドレス（current codesegment base a ddress）に加算し、リニアターゲットアドレスを生成する。その分岐が選択される場合、無条件または選択されると予測されているときは、デコードされたショートデコード分岐命令に対応する計算されたアドレスが論理デコードＰＣ４２２及びリニアデコードＰＣ４２４を再初期化するのに使用される。分岐が選択されないと予測されている場合は、論理アドレスはスケジューラ２６０のＯｐクワドエントリ内の関連するショートデコード分岐命令（ＢＲＣＯＮＤＯｐ）と共に退避される。論理ターゲットアドレスは現コードセグメント制限値と比較され、制限値を違反しないかどうかチェックされる。論理及びリニア分岐ターゲットアドレス計算論理によって制限値違反が検出されると、その分岐が選択されると予測されているか或いは選択されないと予測されているかによらず、制限値違反を示す特別なタグがその分岐命令から生成されるオペレーションを保持しているスケジューラ２６０のＯｐクワドエントリにおいてセットされる。続いて、スケジューラ２６０のオペレーションコミットユニット（ＯＣＵ）が、このＯｐクワドにコミット（commit）を試みると、Ｏｐクワドはフォールトを含むものとして処理されアボート（abort）される。マクロ命令デコーダ２３０は、エミュレーションコードＲＯＭ２３２内のフォールトハンドラ（fault handler）へのベクタリングを開始させる信号を生成する。フォールトハンドラはショート及びロングデコーダによるデコーディングを一時的に禁止し、フォールトされたＯｐクワドに関連する違反命令のフォールトＰＣアドレス（fault ＰＣ address）へとジャンプする。最終的に、分岐命令は再デコードされ命令エミュレーションコードにベクタリングされる。分岐が実際に選択される場合、エミュレーションコードは制限値違反を認識し、その違反を適切に処理する。プロセッサ１２０は一般にフォールト条件に対してエミュレーションコードＲＯＭ２３２内の特定のフォールトハンドラにベクタリングすることによって応答する。フォールトハンドラは、フォールトの源を特定し、そのフォールトに対する適切な応答を決定し、そして適切な応答を開始するステップを決定するルーチンを実行するＲＩＳＣ命令セット内において定義されたオペレーションを含む。適切な場合における別の方法として、プロセッサ１２０は特別なフォールト応答を開始する特別な“ロードオルタネートフォールトハンドラ（ load alternate faulthandler）”オペレーションも含む。デコード時に検出される様々な例外（exceptions）は、オルタネートフォールトハンドラを起動してフォールトハンドラアドレスを指定するベクタリングデコーダ４１８のオペレーションを通じ、可能な例外条件の各々に対し１エントリポイントが対応するようにして、エントリポイントの固定されたセットへと実行を移す。オルタネートフォールトハンドラは、特殊条件の修正された完全な取り扱いを可能とする利点がある。ロードオルタネートフォールトハンドラ命令は、全ての命令と同様に命令デコーダ２２０のパイプラインを通過するが、その後の全ての例外条件によって異なるベクトル命令ＲＯＭエントリポイントが呼び出されるようにする。オルタネートフォールトハンドラは現マクロ命令の実行が完了すると終了する。オルタネートフォールトハンドラの利点の１例は、繰返し動作ストリング命令（repeated move string instruction：ＲＥＰＭＯＶ）に関連して見ることができる。多数の相互作用を高速に実行するためには、オペレーションのシーケンスの並べ替え（reorder）をする能力が重要である。オペレーションシーケンスは、通常、第１のポインタ指定されたアドレスへのロード、第２のポインタ指定されたアドレスへの格納、そしてロード及び格納が両方とも問題なく行われた場合、第１及び第２ポインタのインクレメント及びカウンタのデクレメントを含む。より効率を上げるため、ポインタのインクレメント及びカウンタのデクレメントは格納オペレーションが完了する前になされる。しかしながら、オペレーションシーケンスにおいてフォールトまたは例外が発生すると、シーケンスはアボートされカウンタ及びポインタは誤った状態となる。例えば、構造的なｘ８６のＳＩ、ＤＩ及びＣＸレジスタは正しい値を持たない。オルタネートフォールトハンドラは、シーケンスに先だって指定されて使用され、繰返し動作フォールトの後にクリーンアップ（cleanup）を実行する。シーケンスは、ポインタ及びカウンタの追跡のための中間命令のオーバーヘッドなしに進行する。エラーが発生しない場合、オルタネートフォールトハンドラは影響を与えることなく終了する。しかしながら、エラーが発生すると、オルタネートフォールトハンドラが呼び出される。オルタネートフォールトハンドラは特定のオペレーションシーケンスに対して規定されており、それに応じてクリーンアップを実行し、デフォルトのフォールトハンドラにジャンプする。エラーの発生（このときエラーはアドレス指定される）までは、オルタネートフォールトハンドラによって阻害されることなく、効率的なコードによって実行速度の改善がなされる。分岐履歴テーブル（ＢＨＴ）は、過去に遭遇した条件付き制御転送命令についての最新の履歴情報（特に分岐方向情報）を格納する。ある分岐が繰り返されると、その分岐に関連する格納された情報が解析され、その分岐の現方向（curren t direction）が予測される。続いて、格納情報は、分岐によって選択された実際の方向に基づいて更新される。格納情報は、特定の新たに遭遇した分岐、その特定の分岐の最新の方向履歴、及び他の分岐の最新の方向履歴から求められる。格納情報は２ビット状態マシーンの複数のセットに基づくとともに、最新の９つの分岐実行の方向履歴にも基づいている（これら最新の９つの分岐実行が特定の分岐に関連しているのか、または他の分岐に関連しているのかによらない）。特定の新たに遭遇した分岐の命令アドレスは、２ビット状態マシーンの複数のセットの１つを選択するのに用いられる。最新の９つの分岐実行の方向履歴は、状態マシーンの選択されたセットの中から特定の２ビット状態マシーンを選択するのに用いられる。各状態マシーンは、この特定の状態マシーンにアクセスした最新の数個の分岐によって選択された方向をカウントするための２ビット飽和カウンタ（two-bit saturating counter）である。特定の状態マシーンが同じ静的な分岐（static branch）によってアクセスされるのが通常であるが、他の分岐が同じ状態マシーンにアクセスしてもよい。大きな状態マシーン値は分岐の選択が多いことを示す。小さな状態マシーン値は分岐の選択が少ないことを示す。状態マシーンを選択すると、その状態マシーンがアクセスされる。その時点での総合的なカウントが“より大きい（greater）”である場合、分岐が選択されると予測される。その時点での総合的なカウントが“より小さい（lesser）”の場合、分岐は選択されないと予測される。最新の９つの分岐実行の方向履歴は９ビットのシフトレジスタに保持され、このレジスタは分岐命令が問題なくデコードされる度にクロック（clocked）またはシフトされる。予測されたばかりの分岐方向はシフトレジスタ内にシフトされ新たな方向履歴値となる。値が１の履歴ビット値は選択された分岐を示し、値が０の履歴ビット値は非選択の分岐を示す。デコードサイクルに於いて、リニアデコードＰＣ４２４はＢＨＴテーブル参照を実行するのに用いられる。ＰＣ関連分岐命令がデコードされる場合、アクセスされた状態マシーンは瞬時に分岐方向を予測するが、続いてフェッチされデコードされる実際の命令はそのデコードサイクルの終了時にマイクロ命令デコーダ２３０によって決定される。続いて、条件付き分岐命令のデコーディングによって生成される分岐条件（ＢＲＣＯＮＤ）オペレーションがスケジューラ２６０内の論理によって解決（resolv e）されるが、そのとき状態マシーンの更新がなされる。その分岐が実際に選択されると、状態マシーンは既に最大値（３）になっていない限りデクレメントされる。分岐が実際には選択されなかった場合、状態マシーンは既に最小値（０）になっていなければインクレメントされる。したがって、０及び１の状態マシーン値は、それぞれ分岐が選択されない強い予測及びそれほど強くない予測を意味する。ステートマシーン値２及び３は、それぞれ分岐が選択されるあまり強くない予測及び強い予測を意味する。ＢＨＴエントリの更新をサポートするため、ＢＨＴをアクセスするための分岐アドレス及び方向履歴ビットのコピー及び状態マシーン値のコピーが分岐条件（ＢＲＣＯＮＤ）オペレーションとともにスケジューラ２６０に渡される。最大一つのＢＲＣＯＮＤが一つのＯｐクワドに含まれるため、ＢＨＴサポード情報はスケジューラ２６０に与えられるＯｐクワドにタグとして付加される。回路サイズ及び複雑性を低減するためには、キャッシュ構造では通常的なことであるが、ＢＨＴがエントリタグ（デコードされる条件付き分岐に関連するリニアデコードＰＣ４２４のアドレス）を含まないことが有利である。さらに、ＢＨＴが衝突発生率が低くなるように多数のエントリを有していることが有利である。関連するＢＲＣＯＮＤオペレーションとともにスケジューラ２６０のＯｐクワド内に退避された情報は、４つの分岐アドレスビット、９つの現履歴ビット、及び直前にアクセスされた２つの状態マシーンビット（そのうち上位側のビットは直前の分岐に対する予測方向でもある）を含む１５ビットの幅を有する。最初の１３ビットは、必要に応じて、ＢＨＴへの再アクセス及び状態マシーン値の更新に用いられる。最後の２ビットは新たな状態マシーン値を生成するべく修飾される。分岐が誤って予測された場合、９ビット分岐履歴シフトレジスタ内の履歴値のセットは、分岐によって選択された実際の方向を反映するように修正される。さらにそのシフトレジスタは、誤って予測された分岐に対応するよう“シフトバック”され、そうして実際の分岐方向及びどの分岐方向が予測されたかに基づいて更新される。リターンアドレススタック（ＲＡＳ）（図示せず）は、リターン（ＲＥＴ）制御転送命令用のターゲットアドレスキャッシュである。ＲＡＳは、８エントリ、３２ビット幅、シングルポートのＲＡＭであり、単一の３ビットポインタを用いることによって循環型バッファ（circularbuffer）として扱われる。各サイクルに於いて、高々１アクセス（ＲＥＴデコードに対する読み出しアクセスまたはＣＡＬＬデコードに対する書き込みアクセスのいずれか）が実行される。ＲＡＳはＲＥＴリターンアドレスをキャッシュして、間接的にターゲットアドレスを指定するリターンアドレスを予測する。これは、ターゲットアドレスの直接的な指定を含む他の制御転送命令と対照的である。ＲＥＴ命令はその実行においてしばしばターゲットアドレスを変化させるため、ＲＡＳを使用することに利点がある。ＲＡＳは、ＣＡＬＬ命令によって退避（スタックにプッシュ）されるリターンアドレスをモニタリングすることによって、ＲＥＴ命令の各実行に対してターゲットアドレス値を見い出しかつ予期する。通常、対応するＣＡＬＬ及びＲＥＴ命令は動的に対をなして生じ、他のＣＡＬＬ及びＲＥＴ命令ペアに対してラストインファーストアウト（ＬＩＦＯ）の順で発生される。ＣＡＬＬ命令が問題なくデコードされる度、ＣＡＬＬ命令の論理リターンアドレスは、ＬＩＦＯスタックとして使用される循環型バッファに退避（プッシュ）される。ＲＥＴ命令が問題なくデコードされる度、そのときＲＡＳの一番上に位置するリターンアドレス値がそのＲＥＴに対する予測ターゲットアドレスとして用いられ、その値はＲＡＳからポップされる。ＲＡＳは高い予測率を達成するが、ＣＡＬＬ及びＲＥＴは常に入れ子状になったペアとして現れるとは限らず、また近接したＣＡＬＬ及びＲＥＴのみがサポートされ遠く離れたＣＡＬＬ及びＲＥＴはサポートされないため予測誤りの発生は不可避ある。また予測誤りはＲＡＳの深さが有限であることに起因しても発生する。条件付き分岐の予測誤りが発生すると、ＲＡＳは予測誤りの前の状態に戻すべくスタックの一番上のポインタ（トップスタックポインタ）を前の状態にセットする。ＣＡＬＬ及びＲＥＴ命令が投機的に実行されトップスタックポインタがそれによって変化されている可能性があるからである。予測誤りの前の元のポインタは復元されるはずである。予測誤り後の復元は、スケジューラ２６０によってサポートされる。各スケジューラ２６０のＯｐクワドには、そのＯｐクワドが生成されたデコードサイクルの間有効であった現初期トップスタックポインタ値（current initial top-of-stackpointer value）がタグ付けされている。条件付き分岐命令に対して生成されるＢＲＣＯＮＤＯｐが分析され、誤って予測されていることがわかると、スケジューラＯｐクワドにタグ付けされたトップスタックポインタは、スケジューラ２６０によって生成されるリスタートサイクルに於いてＲＡＳに供給される。ＲＡＳは現トップスタック値をスケジューラのＯｐクワドのトップスタックポインタタグによって置き換える。第５図の模式的なブロック図に示されているように、命令デコーダエミュレーション回路２３１は、命令レジスタ５１２、エントリポイント回路５１４、エミュレーション環境レジスタ５１６、エミュレーションコードシーケンサ５１０、エミュレーションコードメモリ５２０及びＯｐ置換回路（substitution circuit ）５２２を含んでいる。命令デコーダエミュレーション回路５００は命令デコーダ２２０内の回路である。命令デコーダエミュレーション回路２３１は、命令キャッシュ２１４、ＢＴＢ４５６、または命令フェッチ制御回路２１８に接続された命令バッファ４０８から命令バイト及び関連するプレデコード情報を受け取る。命令バッファ４０８は命令レジスタ５１２に接続されており、それに対してｘ８６命令を供給する。命令レジスタ５１２はエントリポイント回路５１４に接続されており、エミュレーションコードＲＯＭエントリポイントを供給する。エントリポイント回路５１４はｘ８６命令を受け取り、ｘ８６命令オペレーションコード（ｏｐｃｏｄｅ）からエントリポイントアドレスを生成する。このエントリポイントアドレスはエミュレーションコードメモリ５２０内を指し示す開始アドレスである。このようにして、エミュレーションコードメモリ５２０内の命令のアドレスが、ｘ８６命令のｏｐｃｏｄｅから合成される。このアドレスは、モデムバイト（modem byte）、プレフィックスＲＥＰ及びＲＥＰＥ、保護モードビット及び実効データサイズビットＤＳｚのような情報とともにｘ８６命令のバイト（特にｘ８６命令の第１及び第２バイト）に基づいて求められる。一般に、緊密に関連する複数のｘ８６命令は同じ様にコード化されたビットフィールドを有し（例えば関連するｘ８６命令間では命令タイプを示すビットフィールドは同じである）、エミュレーションコードメモリ５２内の単一のエントリがいくつかのｘ８６命令に対応するようになっている。エントリポイントは一般に、ｘ８６命令を読み出し、特定のｘ８６命令ビットフィールドの値に基づいてエントリポイントアドレスのビットの割り当てを行うことによって合成される。命令レジスタ５１２はエミュレーションコードシーケンサ５１０に接続され、さらにエミュレーションコードシーケンサ５１０はエミュレーションコードメモリ５２０に接続されている。エミュレーションコードシーケンサ５１０はエントリポイントをエミュレーションコードメモリ５２０に適用し、エミュレーションコードメモリ５２０からシーケンシング情報（sequencing information）を受け取る。エミュレーションコードシーケンサ５１０は命令のシーケンシングを制御するか、或いは、新たなシーケンスが開始される場合には、エントリポイントをエミュレーションコードメモリ５２０に適用する。エミュレーションコードメモリ５２０内のエンコードされたオペレーション（Ｏｐｓ）は、エミュレーションコードメモリ５２０によってＯｐクワドまたはＯｐユニットとしてＯｐ置換回路へと出力される。これらのＯｐはＲＩＳＣ型ｘ８６オペレーション用のテンプレート（template）に対応する。このテンプレートは複数のフィールドを含んでおり、これらの複数のフィールドにコードが選択的に代替挿入される。エミュレーションコードメモリ５２０はＯｐ置換回路５２２に接続されてＯｐを供給し、そこに様々なＯｐフィールドが選択的に代替挿入される。機能的には、エントリポイント回路５１４はエミュレーションコードＲＯＭ２３２またはエミュレーションコードＲＡＭ２３６へのエントリポイントを計算する。エミュレーションコードＲＯＭ２３２内のシーケンスは命令の機能を決定する。エミュレーションコードメモリ５２０は、オンチップエミュレーションコードＲＯＭ２３２及び外部エミュレーションコードＲＡＭ２３６を含む。エミュレーションコードメモリ５２０は、プロセッサ１２０がどのように機能するかを定める複数のエンコードされたオペレーションを含んでおり、ｘ８６命令がどのように実行されるかを定める。エミュレーションコードＲＯＭ２３２及びＲＡＭ２３６はどちらも、ＲＯＭ２３２及びＲＡＭ２３６内において同じＯｐコーディングフォーマットを有する複数のオペレーション（Ｏｐ）命令エンコーディングを含む。例えば一実施例では、エミュレーションコード２３２は４Ｋ６４ビットワードの容量を有する。Ｏｐコーディングフォーマットは、典型的には、例えば３０乃至４０ビットで定義されたフォーマットである。一実施例では、第６Ａ図乃至第６Ｅ図に示すように、３８ビットフォーマットが定義される。エミュレーション空間内におけるエミュレーションコードＲＯＭ２３２のベースアドレスロケーションは固定である。外部エミュレーションコードＲＡＭ２３６は、キャッシュ可能メモリ内の標準メモリアドレス空間内に位置する。エミュレーション空間内におけるエミュレーションコードＲＡＭ２３６のベースアドレスロケーションは固定である。３２ビットエミュレーションコードＲＡＭ２３６のアドレスは、上位１５ビット＜３１：１７＞を与える固定されたベースアドレスと、これらのベースアドレスビットに続く１４ビット＜１６：３＞を与えるＯｐアドレスとによって形成される。エミュレーションコードＲＡＭのアドレスの２つの最下位側ビット＜１：０＞は０にセットされる。エミュレーションコードＲＡＭ２３６内の１４ビットのＯｐアドレスは、エミュレーションコードＲＯＭ２３２内のＯｐアドレスと同じである。オペレーション（Ｏｐ）は、例えば３８ビットのＯｐコーディングフォーマットで、６４ビットワードの外部エミュレーションコードＲＡＭ２３６に格納される。６４ビットワードのＯｐコーディングフォーマットビットを越えるビットは、制御転送（ＯｐＳｅｑ）情報を格納するのに用いられる。外部エミュレーションコードＲＡＭ２３６は、通常、試験及びデバッグの目的に用いられ、エミュレーションコードＲＯＭ２３２内のエンコードされた命令のパッチ（patching）を可能にするとともに、システム管理モード（ＳＭＭ）のような特殊な機能の実現を可能とする。例えば、エミュレーションコードＲＯＭ２３２内の命令が適切に機能しないことが判明した場合、外部エミュレーションコードＲＡＭ２３６がアクセスされ、エミュレーションコードＲＯＭ２３２内の不適切に機能する固定されたコードを一時的にまたは永久的に置き換える。外部エミュレーションコードＲＡＭ２３６へのアクセスは、通常２つの技法の内の一方を用いてなされる。第１の技法では、エミュレーションコードメモリ５２０の要素のＯｐＳｅｑフィールド内の１ビットフィールドによって、命令をフェッチするための次のアドレスが外部エミュレーションコードＲＡＭ２３６内に位置していることが指定される。この第１の技法では、オンチップエミュレーションコードＲＯＭ２３２によって外部エミュレーションコードＲＡＭ２３６の実行が開始される。第２の技法では、エミュレーションコードＲＡＭ２３６内のエントリポイントをベクタリングするベクトルアドレスが与えられる。命令キャッシュ２１４、命令フェッチ制御回路２１８及び命令デコーダ２２０は、３つの命令フェッチ及びデコードモードで機能する。第１のモードでは、命令デコーダ２２０はオンチップエミュレーションコードＲＯＭ２３２からエミュレーションコードＯｐクワドをフェッチする。各Ｏｐクワドは４つのオペレーション（Ｏｐ）に加えて、フェッチ及びデコード機能の次のサイクルを決定する制御転送情報（ＯｐＳｅｑ）を含む。第２のモードでは、命令フェッチ制御回路２１８は、オンチップＬ１命令キャッシュ２１４の一部である命令キャッシュ２１４からのｘ８６マクロ命令バイトのフェッチング（fetching）を制御する。ｘ８６マクロ命令はマクロ命令デコーダ２３０によってデコードされ、マクロ命令デコーダ２３０は４つのオペレーション（Ｏｐ）を生成する。４つのＯｐ及びＯｐＳｅｑフィールドは完全なＯｐクワドを形成する。命令デコーダ２２０は分岐ユニット２３４を用い且つマクロ命令デコーダ２３０の機能をベクタリングしてコーディングされた制御転送を実行する。第３のモードでは、命令フェッチ制御回路２１８は、Ｏｐコーディングフォーマットでエミュレーションコードを含む６４ビットワードの命令キャッシュ２１４からのフェッチング（fetching）を１サイクルにつき６４ビットワード１つというように制御する。各６４ビットワードは１つのオペレーション（Ｏｐ）に対応する。別の実施例では、１サイクルにつき複数の６４ビットワードがアクセスされるようにしてもよい。４つの６４ビットワードがアクセスされる実施例では、エミュレーションコードＲＡＭ２３６がオンチップエミュレーションコードＲＯＭ２３２の様に完全なＯｐクワドを供給し、完全に再プログラム可能（fully-reprogrammable）な効率のよいプロセッサが達成される。完全に再プログラム可能なプロセッサは、単一のハードウェアにおいて例えばｘ８６プロセッサやｐｏｗｅｒＰＣＯのような大幅に異なるプロセッサをソフトウェア的に具現することができるという利点を有する。第１及び第３のオペレーティングモードでは、制御転送情報はフォーマットされて、Ｏｐクワドのオペレーションシーケンス（ＯｐＳｅｑ）フィールド内に入れられる。無条件制御転送（例えばエミュレーションからのリターン（ＥＲＥＴ）オペレーションや分岐（ＢＲ）オペレーション）は、ＯｐＳｅｑ制御転送情報を用いて完全に制御される。条件付き転送（例えば条件付き分岐（ＢＲｃｃ））は、ＯｐＳｅｑフィールドと分岐条件（ＢＲＣＯＮＤ）オペレーションの組み合わせを用いて制御される。ＯｐＳｅｑフィールドフォーマットを図式的に第７図に示す。１６ビットＯｐＳｅｑフィールド７００は、２ビットシーケンスアクション（ＡＣＴ）フィールド７１０、１ビット外部ｅｍｃｏｄｅフィールド７１２、及び１３ビットオペレーション（Ｏｐ）アドレスフィールド７１４を含んでいる。ＡＣＴフィールド７１０内の４つのシーケンスアクションは次のようにエンコードされる。ＯｐＳｅｑのシーケンスアクションが無条件か条件付きかは、Ｏｐクワド内のどこかに分岐条件（ＢＲＣＯＮＤ）Ｏｐが存在するか否かによる。Ｏｐクワド内のＢＲＣＯＮＤＯｐは、テストされるべき条件を規定するとともに、代替エミュレーションコードターゲットアドレスを規定する。明示的な静的分岐方向予測ビット（static branch direction prediction bit）は存在しない。代わりに、予測されるアクション及び次のアドレスは常にＯｐＳｅｑフィールド７００によって規定され、“予測されない”次のアドレスは常にＢＲＣＯＮＤＯｐによって規定される。ＢＲＣＯＮＤＯｐは無条件コールを含むＢＳＲシーケンスアクションと常にペアとなっている。無条件及び条件付き“選択されると予測された（predicted-taken）”コールに対して、ＢＲＣＯＮＤＯｐは退避するべきリターンアドレスを規定する。外部ｅｍｃｏｄｅフィールド７１２は、実行されるべきエミュレーションコードが外部エミュレーションコードＲＡＭ２３６内にある場合１にセットされる。外部ｅｍｃｏｄｅフィールド７１２は、実行されるべきエミュレーションコードが内部エミュレーションコードＲＯＭ２３２内にある場合０にセットされる。Ｏｐアドレスフィールド７１４は、非エントリポイントＯｐクワド内のターゲットＯｐのアドレスを指定する。Ｏｐｓｅｑコントロール転送情報は、Ｏｐクワドまたは６４ビットメモリワードがフェッチされ、「即時解読」されるとき、無条件コントロール転送を制御する。次に解読される命令の指定は、Ｏｐｓｅｑフィールドのみにより制御される。Ｏｐｓｅｑフィールドは、３つの異なる動作（action）の１つを指定する。第１に、ＯｐｓｅｑフィールドはエミュレーションコードＲＯＭ２３２からエミュレーションコードを指定された１４ビットの１つのオペレーションワードアドレスにフェッチするようにし、従ってエミュレーションコードＲＯＭ２３２Ｏｐクワドがフェッチされる。第２に、Ｏｐｓｅｑフィールドは、エミュレーションコードＲＡＭ２３６からのエミュレーションコードの指定された１４ビットの１つのオペレーションワードアドレスにフェッチするようにし、従ってエミュレーションコードＲＡＭ２３２６４ビットメモリワードがフェッチされる。第３に、Ｏｐｓｅｑフィールドは、エミュレーションからのリターン（ＥＲＥＴ）指示を含み、これは、命令デコーダ２３０にｘ８６マイクロ命令デコーディングを戻すようにするものである。エミュレーションコードＲＯＭ２３２からフェッチされたエミュレーションコードは、Ｏｐクワドと位置合わせされた形態でフェッチされる。Ｏｐクワド内での即値位置への分岐により、Ｏｐクワド内での先行のオペレーションは、その先行オペレーションの代わりにＮＯＯＰをフェッチすることにより無効なものとして処理される。６４ビットメモリワードをエミュレーションコードＲＡＭ２３６からフェッチするためのバイトメモリアドレスは、指定された１４ビットオペレーションアドレスと、既に設定された３つの最上位ビットとを結合することにより生成され、これにより位置合わせされた８ビットアドレスが生成される。１６ビットメモリワードをフェッチするためのバイトメモリアドレスは、８ビットの位置合わせされたアドレスであり、従ってメモリＯｐデコーディング及びフェッチ／デコードの進行を首尾一貫させ単純なものとすることができる。Ｏｐｓｅｑコントロール転送情報、条件付きコントロール転送のために次にデコードされる命令表示の制御も行う。分岐条件（ＢＲＣＯＮＤ）オペレーションは、テストされ評価される条件コードを指定し、代わりの（alternate）１４ビットエミュレーションコードフェッチ及びデコードアドレスを指定する。従って、条件付きコントロール転送のためのＯｐｓｅｑコントロール転送情報は、条件分岐の予測経路を効果的に指定する。ＢＲＣＯＮＤアドレスは、通常１４ビットターゲットＯｐワードアドレスであるか、次の「順次」オペレーション（Ｏｐ）の１４ビットＯｐワードアドレスの何れかである。更に一般的には、ＢＲＣＯＮＤアドレスは、一般的な２ウェイ（２方向の）条件分岐全体を指定し得る。条件付きＥＲＥＴオペレーションは、ＥＲＥＴオペレーションを指定するようにＯｐｓｅｑフィールドを設定し、条件付きＥＲＥＴが予測されるようにすることにより実行される。次いでＥＲＥＴオペレーションが予測ミスであることが分かった場合には、ＥＲＥＴによるｘ８６マクロ命令ストリームがアボート（abort：中断）され、ＢＲＣＯＮＤにオペレーションにより指定された連続的なマクロ命令ストリームが再スタートされる。ＢＲＣＯＮＤオペレーションは、実行されない状態でスケジューラ２６０にロードされる。ＢＲＣＯＮＤオペレーションはスケジューラ２６０の分岐分析ユニットにより順番に評価される。分岐が適切に予測された場合には、分岐は完全にマークされる。そうでない場合には、ＢＲＣＯＮＤ状態が、未発行状態のままにされ、Ｏｐ画定ユニットにより検出されたとき分岐アボート信号がトリガされる。エミュレーションコードメモリ５２０は、シングルレベル（入れ子のない）サブルーチンの機能性をサポートしており、この機能性においてはＯｐｓｅｑフィールドがエミュレーションコードのフェッチングのためのオルタナティブ（alte rnative）を指定するように設定される。このオルタナティブは、典型的な２ウェイ条件付き分岐として構成されているが、ＯｐクワドまたはメモリＯｐ内のＢＲＣＯＮＤＯｐの即値フィールドからの１４ビットＯｐワードアドレスが、サブルーチンリターンアドレスレジスタにロードされる点が異なっている。このサブルーチンリターンアドレスレジスタは、１４ビットＯｐワードアドレス及びリターンアドレスが、エミュレーションコードＲＯＭ２３２かＲＡＭ２３６の何れに存在するかを表す１ビットを格納する。このＢＲＣＯＮＤＯｐにより指定された条件コードは、ＴＲＵＥを含むオルタナティブであり、無条件及び条件付き（予測が行われる）サブルーチンの双方が指定されることになる。しかし、ＢＲＣＯＮＤＯｐはサブルーチンリターンアドレスレジスタに未定義の値をロードすることが回避されるように指定されなければならない。全てのエミュレーションコードサブルーチンのサポート及びリターンアドレスレジスタの管理は、パイプラインの前にあるエミュレーションコードシーケンサ５１０により実行される。従って、リターンアドレスレジスタのローディング及び使用は、標準的なデコーダのタイミングと完全に同期されており、遅延が生じないことになる。２ウェイエミュレーションコード分岐エミュレーションコードＲＯＭ２３２は、複数のオペレーション（Ｏｐｓ）シーケンス用のストレージ（記憶機構）である。オペレーションシーケンスは、定義されたエントリポイントにおいて始まり、エミュレーションコードＲＯＭ２３２にハード符号化され、オペレーションシーケンスの終わりのエミュレーションコード（ＥＲＥＴ）Ｏｐｓｅｑ宣言からのリターンに拡張している。１つのシーケンスにおけるオペレーションの数は、通常様々な異なる機能を実行するために適切な数に変えることができる。単純なｘ８６命令は、エミュレーションコードＲＯＭ２３２に１つのＯｐエントリしか有していないが、これらの命令はＯｐクワドの細分性（granularity）をもってフェッチされる。より複雑なｘ８６命令は、多くの成分オペレーションを使用する。エミュレーションコードＲＯＭ２３２ストレージは、固定ＲＯＭアドレス空間にプログラムされた複数のＯｐクワドとして構成される。各Ｏｐクワドは４つのＲＩＳＣＯｐフィールド及び１つのＯｐｓｅｑフィールドを有する。オペレーションシーケンスは、通常Ｏｐクワド内で位置合わせされておらず、従ってエミュレーションコードＲＯＭ２３２内の分散した位置に分岐させるためのいくつかの技術が用いられず、エミュレーションコードＲＯＭ２３２内の多くのＲＯＭユニットが使用不可能であり、集積回路空間を無駄に使用することになる。更に、エミュレーションコードＲＯＭ７３２における命令のエントリポイントアドレスが、ｘ８６命令のｏｐｃｏｄｅから合成されることから、エントリポイントアドレスは、ＲＯＭアドレス空間全体に間隔をおいて固定された位置に広がるようになり、これがＲＯＭ内の使用されない部位を増やすことになる。エントリポイントを介したアクセスが行われないＲＯＭ内の位置は、自由に他の用途に供することができるが、アクセス可能な領域が連続したものとならないという欠点がある。Ｏｐｓｅｑフィールドは、このような間隔をおいた位置への分岐のための技術を提供するものであり、これによりメモリ空間内の無駄が概ね除去されることになる。Ｏｐクワドの４つのＲＩＳＣＯｐフィールドのそれぞれは、単純なＲＩＳＣ風オペレーションを格納する。Ｏｐｓｅｑフィールドは、エミュレーションコードシーケンサ５１０とやりとりし、エミュレーションコードシーケンサ５１０にエミュレーションコードＲＯＭ２３２内の次の位置への分岐をなさしめるコントロールコードを格納する。エミュレーションコードＲＯＭ２３２における４つのＲＩＳＣＯｐフィールドのそれぞれは、条件付きまたは無条件の分岐オペレーションを格納し、これによりターゲットアドレスを指定して複数の分岐がそのＯｐクワド内にコード化されることになる。命令エミュレーション回路２３１の他の実施例では、ＯｐクワドがＯｐｓｅｑフィールドと共にＯｐを順序付けする１個の分岐オペレーションしか有していない。４つのＲＩＳＣＯｐフィールドの１つにおける条件付き分岐ＯｐとＯｐクワドにおけるＯｐｓｅｑフィールドの組み合わせにより、２つの可能なターゲットまたは次のアドレスを有するＯｐクワドが生成される。複数のターゲットアドレスを有するＯｐクワドの場合は、エミュレーションコードシーケンサ５１０は、符号化された予測ターゲットアドレスを選択することによりオペレーションのシーケンスを制御する。従って、条件分岐を含むＯｐクワドの場合は、エミュレーションコードシーケンサ５１０が、条件分岐に対する選好（preference）において、ハード符号化されたＯｐｓｅｑターゲットアドレスを選択する。条件分岐は、プロセッサ１２０の分岐予測機能に基づいて続けて処理され、２ウェイエミュレーションコード分岐の実現により、追加の分岐処理オーバーヘッドが発生することがなくなる。エミュレーションマイクロコードは、Ｏｐクワドの３つの位置の１つにＢＲＣＯＮＤＯｐが配置されるように書かれる。従って、ＯｐクワドにおけるＢＲＣＯＮＤＯｐに続くＯｐｓは、分岐が最終的に行われるか否かではなく予測された方向に基づいて実行される。分岐が最終的に正しく予測されていることが分かった場合には、Ｏｐクワドの全てのＯｐｓ及び後続のＯｐクワドの全てのＯｐｓは、スケジューラ２６０にコミットされる。この分岐が最終的に誤り予測であることが分かった場合には、ＢＲＣＯＮＤＯｐに続く全てのＯｐｓ＋全ての後続のＯｐクワドがアボートされる。エミュレーションコードは、分岐条件、ターゲットアドレス、「予測」アドレス、及び分岐条件の予測も含む形で供給される。大抵の命令においては、Ｏｐｓｅｑフィールドのみが次のフェッチアドレス即ちベクトルアドレスかＥＲＥＴリターンの何れかを供給する。これは制御用のハードウェアを単純化し、条件分岐または分岐予測の分析なしにオペレーションのフェッチングを制御できる高速で単純なコントロールロジックを与えられるという点で有益である。条件分岐命令の場合には、Ｏｐｓｅｑフィールドが予測分岐アドレスを供給し、クワドにおけるＢＲＣＯＮＤオペレーションが、評価されるべき条件コードを指定し、予測ミスの場合にそのフェッチアドレスを指定する。エミュレーションコード処理（handling）により、いくつかに制限された少ない数のプログラムにより命令コントロールシーケンスが選択されるという非逐次的なＯｐクワドフェッチングの柔軟性が利点として得られる。従って、Ｏｐｓｅｑフィールドは、エミュレーションコードＲＯＭ２３２における使用されない位置に効率的にＯｐシーケンスを当てはめるために利用されるという点で有益である。このエミュレーションコード処理により、条件分岐の場合に所望に応じて２ウェイの分岐を行える柔軟性も得られ、また呼び出し命令の後の命令に戻さなければいけないという制約を加えるのではなく後続の任意の位置に戻すようにされるサブルーチン呼び出しの場合にも、所望に応じた２ウェイ分岐の柔軟性が得られる。ターゲットアドレスで分岐するＯｐｓｅｑフィールドのこのように利用することにより、時間的またはサイクルのペナルティを引き起こすことなく無条件分岐が達成できるという利点が得られる。エミュレーション環境置換エミュレーションコードシーケンサ５１０は様々なエミュレーション環境置換を制御して、事実上エミュレーションコードＲＯＭ２３２におけるオペレーションエントリの数より多い数の符号化されたオペレーションへの拡張を行うことができる。エミュレーションコードシーケンサ５１０は、Ｏｐフィールドの特定の、典型的には専用のエンコーディングを分析し、いつ置換が行われ、どの置換が実行されたかを判定するロジック回路を備えている。たいていのエンコーディングは直接フィールドの値を指定する。他のエンコーディングはエミュレーション環境置換を介して間接的にフィールドの値を指定する。エミュレーションモードの置換を用いることにより、エミュレーションコードＲＯＭ２３２のサイズを小さくする共にＣＩＳＣ機能の符号化を達成することができ、またプロセッサの集積回路のサイズ及び製造コストを低減できるという利点が得られる。レジスタフィールド及びいくつかのサイズフィールドを含むＯｐフィールドは、レジスタを直接指定するか、またはＡＸまたはＴ１のような間接レジスタ指定子を指定する。同様にフィールドは、直接レジスタ指定子であるＲｅｇＭも選択し得る。Ｏｐ置換ロジックは、間接レジスタ指定子に対するコーディングを分析して、レジスタコーディングを定義し、レジスタコーディングを現在レジスタに置換する。サイズフィールドは、１バイト、２バイト、または４バイトの中から選択するか、Ｄサイズを選択して、現在の実効データサイズをもとのエンコーディングに戻す。ＨＲｅｇのような記号は、例えばＴ２に対するエンコーディングを表すシンボルＨＲｅｇ＿Ｔ２のように表して特定のエンコーディングを表す。このようなシンボルにはＨＲｅｇ、ＨＤＳｚ、ＨＡＳｚ、ＨＳｅｇＤｅｓｃｒ、ＨＳｐｅｃＯｐＴｙｐｅ等がある。以下の擬似ＲＴＬコードはエミュレーション環境置換オペレーションを記述したものである。エミュレーションコードシーケンサ５１０は、エミュレーションコードＲＯＭ２３２における次のエントリポイントに順序付けをし、４つのオペレーション（Ｏｐｓ）及びＯｐｓｅｑフィールドを含むＯｐクワドを生成する。Ｏｐクワドにおける４つのオペレーションのそれぞれに対して、様々な置換が行われ、置換のタイプは５つの汎用オペレーションタイプの特定のオペレーションタイプによって決まる。５つのオペレーションタイプには、レジスタオペレーション（ＲｅｇＯｐｓ）、ロード−ストアオペレーション（ＬｄＳｔＯＰｓ）、ロード即値オペレーション（ＬＩＭＭＯｐｓ）、特殊オペレーション（ＳｐｅｃＯｐｓ）、及び浮動小数点演算（ＦｐＯｐｓ）が含まれる。５つのオペレーションタイプに対するＯｐフォーマットは第６Ａ図〜第６Ｅ図に示されている。エミュレーションコードＲＯＭ２３２によって生成されるＯｐｓはもともと一般的なものである。特に、このＯｐｓはｘ８６命令と正確に一致していない。その代わりに、エミュレーションコードＲＯＭ２３２からのＯｐｓはｘ８６命令様の構造を形成する。Ｏｐテンプレート内の様々なビットフィールドはエミュレーションコードシーケンサ５１０により実行される置換ファンクションを用いて置換される。簡単に説明すると、置換ファンクションはＯｐのいくつかのビットをその選択されたビットで置き換える。ｘ８６命令は、ｍｏｄｒ／ｍバイトが後続するＯｐコードを含んでいるのが普通である。ｍｏｄｒ／ｍバイトは、命令において使用されるインデクシングタイプまたはレジスタ番号を表す。ｍｏｄｒ／ｍバイトは、２ビット（ＭＳＢ）モードフィールド、３ビット（中間）ｒｅｇフィールド、及び３ビット（ＬＳＢ）ｒ／ｍフィールドを含む３つのフィールドを有する。モードフィールドはｒ／ｍフィールドと結合して、８つのレジスタ及び２４個のインデクシングモードを表す４２個の可能な値を形成する。ｒｅｇフィールドは、レジスタ番号またはＯｐコード情報の更なる３ビットを指定する。ｒ／ｍフィールドは、オペランドのロケーションしてレジスタを指定するか、またはモードフィールドと共に用いられてレジスタ及びインデクシングモードを定義する。第６Ａ図は、ＲｅｇＯｐフォーマットの様々なフィールドを示すレジスタオペレーション（ＲｅｇＯｐ）フィールドエンコーディングの図である。ＲｅｇＯｐフィールド６１０においては、最上位ビット３６及び３７がクリアされて、オペレーションをＲｅｇＯｐとして表す。ＲｅｇＯｐフィールド６１０は、ロケーション［３５：３０］に６ビットオペレーションタイプ（ＴＹＰＥ）フィールド６１２、ビットロケーション［２９：２６］に４ビット拡張（ＥＸＴ）フィールド６１４、ビットロケーション［２５］にＲＵ１−ｏｎｌｙ（Ｒ１）ビット６１６、ビットロケーション［２４：２２］に３ビットオペレーション／データサイズ（ＤＳｚ）フィールド６１８、ビットロケーション［２１：１７］に５ビットデスティネーション（ＤＥＳＴ）汎用レジスタフィールド６２０、及びビットロケーション［１６：１２］に５ビットソース１（ＳＲＣ１）汎用レジスタフィールド６２２を有する。ＲｅｇＯｐフィールド６１０は、ビットロケーション［９］にシングルビットセットステータス（ＳＳ）フィールド６２４、ビットロケーション［８］にシングルビット即値ソース２（Ｉ）フィールド６２６、ビットロケーション［７：０］にソース２オペランド（ＩＭＭ８／ＳＲＣ２）フィールド６２８用の８ビット即値データまたは汎用レジスタを有する。ＲｅｇＯｐエンコーディングのＴＹＰＥフィールド６１２は以下のようなものを含む。いくつかのＲｅｇＯｐエンコーディング、特にｘｘ０１ｘエンコーディングは、条件コード依存性を指定する。シフトＯｐｓのローテート及びシフトは、異なるｓｔａｔｍｏｄビットがアサートされる点を除いて機能的に等価である。５ビット条件コードを指定するＭＯＶｃｃオペレーションのために、エクステンションフィールド（ＥＸＴ）６１４がＴＹＰＥフィールド６１２のビット＜０＞と共に用いられる。エクステンションフィールド（ＥＸＴ）６１４は、ビットの特殊レジスタ番号を特定するＲＤｘｘｘ／ＷＲｘｘｘオペレーションのためにも使用される。セットステータス（ＳＳ）フィールド６２４は、ＥＸＴフィールド６１４と共に、オペレーションによる影響を受けるステータスフラグを指定するために使用される。セットステータス（ＳＳ）フィールド６２４が１に設定される、即ちこのＯｐがフラグを変更するようなＯｐｓの場合は、エクステンションフィールド（ＥＸＴ）６１４が、Ｏｐにより修飾されるフラグのグループを指定する４つのステータス修飾ビットを特定する。ＲＤＳＥＧＯｐｓの場合には、ＥＸＴフィールド６１４が、４ビットセグメント（セレクタ）レジスタを指定する。ＷＲＦＬＧ条件付きＯｐの場合には、特殊レジスタエンコーディングがＳＳフィールドが設定されている場合のための所望のＳｔａｔＭｏｄ値に一致する。セットステータス（ＳＳ）フィールド６２４及びＥＸＴフィールド６１４は、ＲｅｇＯｐフィールドである。条件コードは、５つのビットに付加され、５ビット条件コードフィールドのビット＜０＞は、条件またはその相補的な条件が捨てられるか若しくはアサートされるようにテストされるべきか否かを指定する。例えばＣＣ＜０＞が１の場合は、条件が反転される。５ビット条件コードＣＣフィールドのビット＜４：１＞、評価されるべき条件を以下のように指定する。ＥＸＴフィールド６１４は、ｘ８６フラグ及び２つのエミュレーションフラグに対応する４つのフラグを含む条件フラグを更新するために使用される。８つのフラグはフラグのグループ毎にステップのステータス修飾ビットを用いて８つのグループに分割される。ＥＸＴフィールド６１４は事実上ＴＹＰＥ６１２仕様（specification）から独立した様々な条件コードフラグの更新を定め、機能的に関連性を有するフラグは、制御されグループとして更新される。関連するフラグのグループとしての更新は、コントロールロジックを保存するという利点がある。ＥＸＴフィールド６１４は特定の命令に対して更新されるフラグを決定するビットセットを定義する。独立のＴＹＰＥ６１２及びセットステータス（ＳＳ）フィールド６２４を用いて、オペレーションタイプから条件コード処理を切り離すことにより、いくつかのオペレーションをフラグを更新しないものとして定義することができる。従って、条件フラグの更新が不要なこのような条件の下では、フラグの更新をディスエーブルして、不必要な以前のフラグ値に対する依存性を取り除くことができるという利点が得られる。ＲＵ１ｏｎｌｙフィールド６１６は、第１レジスタユニット２４４に対して実行され、第２レジスタユニット２４６に対しては発効されないＯｐｓを表し、従ってＲ１フィールド６１６は実行ユニットの仕様のハード符号化のためのビットである。従って、ＲＵ１ｏｎｌｙフィールド６１６は、特殊実行ユニットのみがそのユニット上で実現される機能を組み込んでいることから、特殊実行ユニット上でのみ実行される特定のオペレーションを表す。セットステータス（ＳＳ）フィールド６２４はＥＸＴフィールド６１４の設定に従ってフラグを変更する。このＩフィールド６２６は、ソース２オペランドが即値であるか汎用レジスタであるかを指定する。ＩＭＭ８／ＳＲＣ２フィールド６２８は、Ｉフィールド６２６が０である場合、５ビット汎用レジスタを指定する。ＩＭＭ８／ＳＲＣ２フィールド６２８は、Ｉフィールド６２６が０の場合、ＤＳｚフィールドサイズにより指定されたオペレーションのサイズを拡張した符号付き即値を規定する。レジスタオペレーション（ＲｅｇＯｐ）置換の場合は、Ｏｐクワドからのオペレーション（Ｏｐ）がレジスタオペレーション（ＲｅｇＯｐ）である。命令レジスタ５１２はベクタリングデコーダ４１８により解読される命令バイトを保持する。ベクタリング命令デコードの間、ベクタリングデコーダ４１８は初期ベクタリングクワド及びエントリポインタアドレスを命令レジスタ５１２の内容に基づいて発生する。同時に、ベクタリングデコーダ４１８はエミュレーション環境変数を初期化し、命令レジスタ５１２のフィールド及び他の情報に基づいて様々な情報からエミュレーション環境レジスタ５１６の呼び出しを行う。エミュレーション環境レジスタ５１６からの情報は、置換オペレーションを実行するＯｐ置換ロジックに供給される。ＲｅｇＯｐ置換の場合は、様々な置換が第６Ａ図に示すＲｅｇＯｐフォーマット６１０のフィールドに対して行われる。ＲｅｇＯｐオペレーションのデスティネーション（ＤＥＳＴ）６２０及びソース１（ＳＲＣ１）６２２フィールドの場合は、５ビットのレジスタエンコーディングが直接レジスタ指定子０−１５、または間接レジスタ指定子（Ｒｅｇ及びＲｅｇＭ）を用いてレジスタを指定する。直接レジスタ指定子は１６個のレジスタの１つを直接指定する。間接指定子Ｒｅｇ及びＲｅｇＭは、エミュレーション環境レジスタ５１６からの現在レジスタ数（０〜１５）によりＯｐデコード時間において置換される。置換は命令デコーダ２３０が命令をデコードし、エミュレーションコードＲＯＭ２３２におけるエミュレーションコードシーケンスにベクタリングし、及び他の情報から様々なフィールドを備えたエミュレーション環境レジスタ５１６を初期化するときに行われる。エミュレーションコードシーケンスのオペレーションの間、このシーケンスのＯｐｓは間接レジスタフィールド及びサイズデータフィールドのような様々なフィールドを有しており、これらはエミュレーション環境レジスタ５１６の現在値に基づいて置換される。Ｏｐ置換ロジックは、フィールドに対するエンコーディングが置換されたフィールドを表しているか否かを判定する。そのフィールドに対するエンコーディングが他のフィールドが置換されたことを示していることもあり得る。例えば、ｄｅｓｔ６２０及びｓｒｃ１６２２フィールドにおける間接指定子Ｒｅｇ及びＲｅｇＭのコーディングが、ＤＳｚフィールド６１８も置換されたことを示している。ＤＳｚフィールド６１８に関しては、ｘ８６命令セットは、プロセッサ１２０の現在のデフォルト条件に応じて８ビット、１６ビット、または３２ビットデータについて作用する命令である。ＤＳｚフィールド６１８は、１バイト、２バイト、または３バイトのデータサイズを示す３つのビットを有している。データサイズの置換を指定する命令については、間接サイズ指定子がＡサイズ、Ｄサイズ、またはＳサイズを指定する。データサイズ置換は、Ｂビット及びＤビットにより決定される。Ｂビットは現在スタックセグメントレジスタ（ＳＳ）により指定される。Ｄビットは、コードセグメントレジスタ（ＣＳ）により指定される。間接サイズ指定子の場合は、ＳサイズがＢビットにより決定される。実効アドレス（Ａ）サイズ及び実効データ（Ｄ）サイズは、Ｄビットにより決定され、アドレスまたはデータサイズオーバーライトプリフィクスによりオーバーライドすることができ、エミュレーション環境レジスタ５１６に保持される。一般に、Ａサイズ、Ｄサイズ、及びＳサイズの間接指定子は、バイトまたは４バイトの絶対エンコーディングにより置換される。例えば、Ｄサイズが選択される場合には、データサイズはエミュレーション環境レジスタ５１６におけるビットによって指定された実効データサイズに基づいて２バイトまたは４バイトに分解される。同様に、間接サイズ指定子がＡサイズをコード化する場合には、実効データサイズはエミュレーション環境レジスタ５１６におけるビットにより２バイトか４バイトの何れかに指定される。間接指定子はＳサイズを選択する場合には、Ｂビットが２バイトが置換されるか４バイトが置換されるかを決定する。Ｉｍｍ８／Ｓｒｃ２フィールド６２８の置換は、ソース２（ｓｒｃ２）オペランドが即値ではなく間接レジスタ指定子である場合にのみ実行される。Ｏｐ置換ロジックは、即値（Ｉ）フィールド６２６に対するエンコーディングがＩｍｍ８／Ｓｒｃ２フィールド６２８における置換を表しているか否かを、Ｉフィールド６２６にアクセスすることにより判定する。間接レジスタ指定子が選択されている場合には、レジスタの汎用レジスタ指定をＲｅｇＯｐフォーマット６１０のＩｍｍ８／Ｓｒｃ２フィールド６２８に置換する。メモリのインデックスを付されたアドレス指定フォームを用いるレジスタに格納されたｓｒｃ２オペランドの場合には、置換は行われずＲｅｇＯｐフォーマット６１０のＩｍｍ８／Ｓｒｃ２フィールド６２８がインデックス値と共にロードされる。ＲｅｇＯｐフォーマット６１０はＳｒｃ１フィールド６２２、Ｉｍｍ８／Ｓｒｃ２フィールド６２８、及びｄｅｓｔフィールド６２０を含むＲＩＳＣ型の３つの（２つのソースで１つがデスティネーション）オペランドフォーマットである。標準ｘ８６フォーマットは非オペランドフォーマットである。ｉフィールド６２６により、ソース２オペランドが即値か汎用レジスタの何れかのフォームを利用できる柔軟性を持つようにできるという点で有益である。ＲｅｇＯｐフィールド６１０は符号付き乗算（ＭＵＬ１Ｓ）、符号付き乗算（ＭＵＬ１Ｕ）、符号付き乗算（ＭＵＬＥＨ）、上位データの乗算（ＭＵＬＥＨ）及び下位データの乗算（ＭＵＬＥＬ）オペレーションを含む特定のＯｐｓのグループを定義する。これらのＯｐｓは乗算及びアンローディングオペレーションの一部を実行し、即ち複数のこれらの特定の乗算Ｏｐｓから乗算命令が成り立っていることになる。除算オペレーションは、同様に複数の特定の単純な除算Ｏｐｓ、即ち１または２のビット除算（ＤＩＶ１）、ステップ除算（ＤＩＶ２）、除算アンロード剰余（ＤＩＶＥＲ）及び除算アンロード商（ＤＩＶＥＱ）Ｏｐｓの組み合わせにより実行され、例えば除算における２ビット反復（two-bititeration on a divide）が実行される。ＷＲＩＰＯｐは、それが交代したとき実行アドレスが変更するｘ８６プログラムカウンタ（ＰＣ）を書き込み、所望のアドレスにおける命令のフェッチを再開する。ＷＲＩＰＯｐは、命令長のデコードが困難または不可能な様々な命令の場合、即ちロジックが複雑になるのを回避するべく、インクリメントされたロジックは正しく命令長をデコードできない場合に特に有用である。この命令は、命令フェッチオペレーションのシリアル化や分岐のエミュレートにおいても有益である。ロジックが命令長を正しくデコードしなくてもよく、ロジックはＷＲＩＰＯｐを用いてプログラムカウンタを実現できるようにし、前記正しくないデコード命令長を無視するようにすることによって効率が上がる。チェックセレクタ（ＣＨＫＳ）Ｏｐは、ｘ８６命令セットセグメントデスクリプタ及びセレクタのために使用される。ＣＨＫＳＯｐは、ｎｕｌｌセレクタのチェックやデスクリプタテーブルへのアドレスオフセットの発生のオペレーションを含むセグメントレジスタのローディングのプロセスを開始する。第６Ｂ図は、ロード−ストアオペレーション（ＬｄＳｔＯＰ）フィールドエンコーディングの図であり、ＬｄＳｔＯｐフォーマットの様々なフィールドが示されている。ＬｄＳｔＯｐフィールド６３０においては、最上位ビット３６及び３７がそれぞれ１及び０に設定され、ＬｄＳｔＯｐとして動作することを示している。ＬｄＳｔＯｐフィールド６３０はビットロケーション［３５：３２］に４ビットオペレーションタイプ（ＴＹＰＥ）フィールド６３２、及びビットロケーション［３１：３０］に２ビットのインデックススケールファクタ（ＩＳＦ）フィールド６３４を有し、これは１ｘ、２ｘ、４ｘ及び８の係数を表している。ＬｄＳｔＯｐフィールド６３０は、ビットロケーション［２９：２６］に４ビットのセグメントレジスタ（ＳＥＧ）フィールド６３６、及びビットロケーション［２５：２４］に２ビットのアドレス計算サイズ（ＡＳｚ）フィールド６３８を有し、後者はＡサイズ、Ｓサイズ、Ｄサイズ及び４つのバイトの間の選択を指定する。実効データ及びアドレスサイズは、ＲｅｇＯｐ置換と同様にＬｄＳｔＯｐｓの代わりに置き換えられる。ＬｄＳｔＯｐフィールド６３０は、ビットロケーション［２３：２２］において２ビットのデータサイズ（ＤＳｚ）フィールド６４０を有し、ビットロケーション［２１：１７］に５ビットのデータソース／デスティネーション（ＤＡＴＡ）汎用レジスタフィールド６４２を有し、ビットロケーション［１６］にシングルビットの大きい変位（ＬＤ）を有する。ＤＳｚは、整数用のサイズ（１、２、４及びＤサイズを）及び浮動小数点用のサイズ（２、４、及び８バイト）を指定し、ＬＤは先行のＯｐからのＤｉｓｐ８変位を用いて大きな変位を指定するものである。ＬＤビット６４４は、Ｏｐｓが３８ビットの幅、３２ビットの変位全部をオペレーションに指定するには不十分な命令フォーマットであることから有用である。８ビットに符号化された変位のみが１つのＬｄＳｔＯｐフィールド６３０で可能である。ＬＤビット６４４は、アサートされたとき、３２ビット変位全体を供給するオペレーションに先行する即値を示す。ＬｄＳｔＯｐフィールド６３０は、ビットロケーション［１５：１２］において４ビットベース（ＢＡＳＥ）の汎用レジスタフィールド６４６を有する。ＬｄＳｔＯｐフィールド６３０は、ビットロケーション［１１：４］における８ビット符号付き変位（ＤＩＳＰ８）フィールド６８４、及びビットロケーション［３：０］に４ビットインデックス（ＩＮＤＥＸ）汎用レジスタ６４９を有する。ＬｄＳｔＯｐエンコーディングのＴＹＰＥフィールド６３２は以下のようなものである。ロード／ストアオペレーション（ＬｄＳｔＯｐ）置換の場合は、エミュレーションコードシーケンサ５１０がＬＯＣＫプリフィクスがエミュレーション環境のセットアップの間に確認されたか否かを判定する。指定されたＬｄＳｔＯｐオペレーションがストアチェックを有するロード整数（ＬＤＳＴ）であり、ＬＯＣＫプリフィクスが確認された場合には、エミュレーションコードシーケンサ５１０は、ストアチェックを有するロード整数のロックされた（ＬＤＳＴＬ）ｏｐｃｏｄｅをＬＤＳＴｏｐｃｏｄｅの代わりに用いる。ＬｄＳｔＯｐ置換の場合は、様々な置換が第６Ｂ図に示すＬｄＳｔＯｐフォーマット６３０のフィールドにおいてなされる。ＬｄＳｔＯｐオペレーションのデータレジスタ（ＤａｔａＲｅｇ）フィールド６４２の場合は、５ビットのレジスタエンコーディングが直接レジスタ指定子（０〜１５）または間接レジスタ指定子（Ｒｅｇ及びＲｅｇＭ）を用いてレジスタを指定する。直接レジスタ指定子は、１６個のレジスタの１つを直接指定する。間接レジスタ指定子（Ｒｅｇ及びＲｅｇＭ）は、Ｏｐデコードの時間に、エミュレーション環境レジスタ５１６からの現在レジスタ数（０〜１５）で置き換えられる。命令デコーダが命令をデコードし、エミュレーションコードＲＯＭ２３２におけるエミュレーションコードシーケンスをベクトル指定し、エミュレーション環境レジスタ５１６を命令及び他の情報からの様々なフィールドと共に初期化する。エミュレーションコードシーケンスのオペレーションの間、シーケンス内のＯｐｓは、複数のフィールド、例えば間接レジスタ指定子フィールド、及びサイズデータフィールドを有し、これらはエミュレーション環境レジスタ５１６の現在値に基づいて置換される。Ｏｐ置換ロジックは、１つのフィールドに対するエンコーディングは置換されたフィールドを指定しているか否かを判定する。一つのフィールドに対するエンコーディングが他のフィールドが置換されたことを指定している場合もあり得る。特定の置換はデータレジスタ（ＤａｔａＲｅｇ）６４２をレジスタアドレシングまたはメモリインデックストアドレシングを用いてアドレス指定されるか否かに依存している。レジスタアドレシングフォームが指定されている場合には、ＬｄＳｔＯｐフォーマット６３０のＤａｔａＲｅｇフィールド６４２が間接指定子Ｒｅｇにより決定される。メモリインデックストアドレシングが指定されている場合には、ＬｄＳｔＯｐフォーマット６３０のＤａｔａＲｅｇフィールド６４２が間接指定子ＲｅｇＭにより定められる。ＡＳｚフィールド６３８及びＤＳｚフィールド６４０については、ｘ８６命令セット命令がプロセッサ１２０の現在のデフォルト条件に応じて８ビット、１６ビット、または３２ビットデータ上に対して作用する。ＡＳｚフィールド６３８及びＤＳｚフィールド６４０はそれぞれ１バイト、２バイト、または３バイトのデータサイズを示す２つのビットを有する。データサイズの置換を指定する命令の場合は、間接サイズ指定子がＡサイズ、Ｄサイズ、またはＳサイズを指定する。データサイズ置換は、Ｂビット及びＤビットにより定められる。Ｂビットは現在スタックセグメントレジスタ（ＳＳ）により指定される。Ｄビットは、コードセグメントレジスタ（ＣＳ）により指定される。間接サイズ指定子の場合は、ＳサイズがＢビットにより定められる。実効アドレス（Ａ）サイズ及び実効データ（Ｄ）サイズは、Ｄビットにより定められ、アドレスまたはデータサイズオーバーライトプリフィクスによりオーバーライドされ、エミュレーション環境レジスタ５１６に保持される。実際に、Ａサイズ、Ｄサイズ、及びＳサイズの間接指定子は、バイトまたは４バイトの代わりに絶対エンコーディングにより置換または置き換えられる。例えば、Ｄサイズが選択された場合、データサイズはエミュレーション環境レジスタ５１６におけるビットにより指定された実効データサイズに基づいて２バイトまたは４バイトに展開される。同様に、間接サイズ指定子がＡサイズをコード化する場合、実効アドレスサイズは２バイトまたは４バイトの何れかであるエミュレーション環境レジスタ５１６におけるビットによって指定される。間接サイズ指定子がＳサイズを選択した場合、Ｂビットが２バイトまたは８バイトが置換されたか否かを判定する。ＬｄＳｔＯｐオペレーションが４ビットセグメントレジスタフィールド６３６が置換されるべきか否かを判定するべくチェックされる。エミュレーション環境がセットアップされたとき、セグメントオーバーライドプリフィクスがモニタされる。セグメントオーバーライドプリフィクスがＬｄＳｔＯｐの生成が命令の実行オペランドセグメントに依存するとき、後続の命令のデコードに影響を与える。デフォルトセグメントは関連する汎用アドレスモードに応じてＤＳかＳＳであり、最終セグメントオーバーライドプリフィクスにより指定されるセグメントで置き換えられる。セグメントレジスタアドレス空間は、従来型のｘ８６仕様から４ビットに拡張され、追加の特殊セグメントレジスタのサポートを可能にする。セグメントレジスタは以下のように符号化される。Ｏｐデコード時間において、エミュレーションコードシーケンサ５１０は「ＯＳ」セグメントレジスタをエミュレーション環境からの現在の３ビットセグメントレジスタの数で置き換える。従って、セグメントレジスタは特殊セグメントレジスタにおいて交代的にハード符号化されるか、またはセグメントＯＳに設定され、このセグメントＯＳは現在の実効データセグメントレジスタを指定するが、セグメントオーバーライドでオーバーライドされ得ない。エミュレーションメモリセグメントレジスタ（ＭＳ）は、エミュレーション環境において使用するための特殊エミュレーションメモリのアクセスを表す。デスクリプタテーブルＳｅｇＲｅｇＴＳが、グローバルなディスクリプタテーブル（ＧＤＴ）またはローカルなディスクリプタテーブル（ＬＤＴ）の何れかのアクセスを探す。第６Ｃ図は、ロード即値オペレーション（ＬＩＭＭＯＰ）フィールドエンコーディングの図であり、ＬＩＭＭＯＰフォーマットにおける様々なフィールドが示されている。ＬＩＭＭＯＰフィールド６５０において、上位ビット３６及び３７は、双方共に１に設定され、これはＬＩＭＭＯＰとしてのオペレーションを表す。ＬＩＭＭＯＰフィールド６５０は、ビットロケーション［３５：２０］に１６ビットの即値上位部分（ＩｍｍＨｉ）６５２、ビットロケーション［１９：１６］の位置に５ビットのデスティネーション（ＤＥＳＴ）汎用レジスタフィールド６５４、ビットロケーション［１５：０］の位置に１６ビットの即値下位部分（ＩｍｍＬｏ）６５６を有する。ＩｍｍＨｉ６５２及びＩｍｍＬｏ６５６は、両者組み合わせて、ＤＥＳＴフィールド６５４により指定されたレジスタにロードされる３２ビットの値を指定する。第６Ｄ図は、ＳｐｅｃＯｐフォーマットの様々なフィールドを示す特殊オペレーション（ＳｐｅｃＯｐ）フィールドをコードするシーケンスの図である。ＳｐｅｃＯｐフィールド６６０において、上位ビット３５〜３７は、それぞれ１０１に設定され、これはＳｐｅｃＯｐとしてのオペレーションを表す。ＳｐｅｃＯｐフィールド６６０はビットロケーション［３４：３１］の位置に４ビットのオペレーションタイプ（ＴＹＰＥ）フィールド６６２、ビットロケーション［３０：２６］の位置に５ビットの条件コード（ＣＣ）フィールド６６４、及びビットロケーション［３０：２６］の位置に２ビットのデータサイズ（ＤＳｚ）フィールド６６６（これは１、４、及びＤサイズバイトのサイズを表す）を有している。ＳｐｅｃＯｐフィールド６６０は、ビットロケーション［２１：１７］の位置に５ビットのデスティネーション汎用レジスタ（ＤＥＳＴ）フィールド６６８、ビットロケーション［１６：０］の位置に１７ビットの即値定数（Ｉｍｍ１７）フィールド６７０を有する。Ｉｍｍ１７フィールド６７０は１７ビットの符号付き即値か１４ビットのＯｐアドレスの何れかを保持する。ＣＣフィールド６６４はＢＲＣＯＮＤＯｐｓによってのみ使用される。ＤＳｚフィールド６６６及びＤＥＳＴフィールド６６８は、ＬＤＫｘｘＯｐｓによってのみ使用される。標準的なＮＯＰＯｐは、“ＬＩＭＭｔ０，＜ｕｎｄｅｆｉｎｅｄ＞”と定義される。ＳｐｅｃＯｐエンコーディングのＴＹＰＥフィールド６６２は以下のようなコードを含む。特殊オペレーション（ＳｐｅｃＯｐ）置換の場合においては、ＳｐｅｃＯｐがチェックされ、レジスタアドレシングまたはメモリインデックストアドレシングについて、デスティネーション汎用レジスタ（ＤｅｓｔＲｅｇ）がアドレス指定されたか否かが判定される。レジスタアドレシングフォームが指定された場合、エミュレーションコードシーケンサ５１０はＲｅｇレジスタから第６Ｄ図に示すＳｐｅｃＯｐフォーマット６６０のＤｅｓｔＲｅｇフィールド６６８、既に格納されたｍｏｄｒ／ｍｒｅｇを置換する。メモリインデックストアドレシングフォームが指定された場合には、エミュレーションコードシーケンサ５１０は、ＲｅｇｍレジスタからＳｐｅｃＯｐフォーマットのＤｅｓｔＲｅｇフィールド６６８へ以前に格納されたｍｏｄｒ／ｍｒｅｇｍを置換する。ＤｅｓｔＲｅｇフィールド６６８はＬＤＫまたはＬＤＫＤなるオペレーションのデスティネーションである５ビットのレジスタの数を保持する。ＳｐｅｃＯｐは、データサイズ（ＤＳｚ）フィールド６６６が置換されるべきか否かを決定するためにチェックされる。ＤＳｚフィールドの代わりに置換される値は、エミュレーション環境がオペランドサイズオーバーライドによりオーバーライドされたときの現在セグメントデフォルト情報に基づいて定義されたとき、エミュレーションコードシーケンサ５１０により、Ｏｐ処理の前に決定される。ＤＳｚフィールド６６６は１バイト、４バイトのサイズまたはロード定数オペレーションＬＤＫ及びに対する代わりの定義されたＤサイズに設定される。エミュレーションコードシーケンサ５１０は、ＳｐｅｃＯｐフォーマット６６６のＤＳｚフィールド６６６に指定された置換値を置き換える。ＳｐｅｃＯｐがロード定数、即ちデータ（ＬＤＫＤ）オペレーションである場合、エミュレーションコードシーケンサ５１０はデータサイズ（ＤＳｚ）フィールド６６６により指定された現在実効データサイズに基づいて１７ビット即値（Ｉｍｍ１７）フィールド６７０におけるデータを調節またはスケールする。１７ビット即値（Ｉｍｍ１７）フィールドは、１７ビットの定数、１７ビットの符号付き即値または１４ビットのＯｐアドレスを含む。レジスタアドレス空間及びエミュレーションインタフェースプロセッサ１２０は従来型のｘ８６レジスタアドレス空間と比較して拡張されたレジスタアドレス空間を実現している。プロセッサ１２０レジスタアドレス空間は、５ビットでアドレス指定され、即ち２⁵または３２個のレジスタが定義されうる。８個のレジスタがｘ８６アーキテクチャのレジスタに対応する。１６個の追加の一次レジスタが追加されている。データサイズ（ＤＳｚ）フィールドは直接または間接にオペレーションのデータサイズを指定する。１バイトのオペレーションに対しては、レジスタエンコーディングフィールドにより指定されたレジスタが同じレジスタエンコーディングフィールドにより指定された２バイトまたは４バイトのレジスタとは異なったものとなる。オペレーションのデータサイズは、オペレーションＲｅｇＯｐｓ、ＳｐｅＯｐｓ、及びＬｄＳｔＯｐｓのデータフィールド６４２に対して１バイト（１^B）または２／４バイト（２^B／４^B）の何れかである。このデータサイズはＬｄＳｔＯｐｓのインデックス６４９及びベース６４６フィールドに対しては常に２／４バイト（２^B／４^B）である。プロセッサ１２０レジスタフィールドエンコーディングは以下の通りである。即値データー時レジスタは、値の差またはリトルエンディアン桁（little-end ian significance）の順番でｔ８から始めて使用される。“ｒｅｇ”及び“ｒｅｇｍ”レジスタ番号は、Ｏｐデコード時に、Ｒｅｇ／ＲｅｇＭを“００ｘｘｘ” で置換することによりエミュレーション環境からの現在３ビットレジスタ番号により置き換えられる。この３ビットは、第１の８個のレジスタ（ＡＸ〜ＤＩ）の中から１つのレジスタを指定する。Ｏｐフォーマットの生成及び拡張レジスタアドレス空間は、プロセッサ１２０の柔軟な内部マイクロアーキテクチャの状態を定義する。ｘ８６アーキテクチャ状態は、プロセッサ１２０のマイクロアーキテクチャの状態のサブセットであることもある。拡張レジスタアドレス空間は、ｘ８６レジスタアドレス空間と比較して拡張された数の一次レジスタを備えている。２４個のレジスタがプロセッサ１２０の拡張レジスタアドレス空間により与えられ、これらのレジスタのうち８つだけがｘ８６アーキテクチャのレジスタに対応し、１６個の一次レジスタが追加されたものである。同様に、プロセッサ１２０は拡張された数のフラグレジスタを備えており、これらのうちいくつかがｘ８６ステータスフラグに対応している。例えば、プロセッサ１２０の一実施例においては、エミュレーションキャリーフラグが従来型のキャリーフラグ及び関連するエミュレーション環境に追加されて定義されている。従って、従来のａｄｄ命令は、キャリーフラグを設定し、プロセッサ１２０の持続的なアーキテクチャの状態を変化させるものとして定義される。エミュレーションａｄｄオペレーションは、エミュレーションキャリーフラグをセットし、従来型のキャリーフラグはセットしないように定義される。様々な命令がエミュレーションキャリーフラグに基づく分岐を行うように定義されているが、他の命令は従来型のキャリーフラグに基づいて分岐する。従って、プロセッサ１２０は従来型のマイクロアーキテクチャ状態とエミュレーションマイクロアーキテクチャ状態と双方において同時に動作する。このエミュレーション環境における動作により、プロセッサ１２０はエミュレーションマイクロシーケンスを実行すると共に目に見える（visible）マイクロアーキテクチャの状態を変化させないようにすることができる。第８図には、特定の実施例により代替技術が説明されている。ｘ８６命令セットのＡＤＤレジスタ命令は、ｍｏｄｒ／ｍバイトに先行するｏｐｃｏｄｅとしてコード化される。ＡＤＤ命令の８ビットｏｐｃｏｄｅフィールドは、命令がレジスタ命令であるｍｏｄｒ／ｍバイトにおける使用と共に、エミュレーションコードＲＯＭ２３２にＡＤＤＲｅｇＭ〜Ｒｅｇオペレーションに対するＯｐを生成させる特定のＲＯＭエントリポイントを誘導するために用いられる。命令レジスタ５１２におけるｒｅｇ及びｒｅｇｍフィールドは、ｒｅｇがＡＸになり、ｒｅｇｍがＢＸになるように指定する。ｒｅｇ及びｒｅｇｍフィールドは、命令レジスタ５１２からＯｐ置換回路５２２に供給され、それにより置換が行われる。オペレーションコードＲＯＭ２３２は、限られた数のＯｐｓのみに対するテンプレートを有し、Ｏｐ置換回路５２２は、このテンプレートを埋め、複数の異なるＯｐｓを生成する。リストされたプロセッサ１２０のレジスタフィールドエンコーディングでは、レジスタＡＸがｒｅｇコード０００００によりハード的に特定されている。この他、４つの可能なｒｅｇエンコーディング、即ち１１０ｘｘが、レジスタの置換を指定する。この置換はエミュレートされる特定の命令、及び現在エミュレーション環境を含むプロセッサ１２０現在の状態に基づいてなされる。一般に、オペレーションの置換及び実行は、（１）Ｒｅｇに対するエンコーディングをｄｅｓｔフィールド６２０に入れ、（２）レジスタＲｅｇに対するエンコーディングをｓｒｃ１フィールド６２２に入れ、（３）ＲｅｇＭに対するエンコーディングをＩｍｍ８／Ｓｅｃ２フィールド６２８に入れ、（４）０を即値（Ｉ）フィールド６２６に入れ、（５）データサイズにより指定された１、２、または４バイトをＤＳｚフィールド６１８に入れることにより行われる。システム開示テキスト本発明に基づく間接指定子を用いるエミュレーション回路を含む命令デコーダを実現する様々なコンピュータシステムコンフィギュレーションが考えられる。例えば、このようなコンピュータシステム（例えばコンピュータシステム１０００）は、本発明に基づく間接指定子を用いるエミュレーション回路を含む命令デコーダを提供するプロセッサ１００、メモリサブシステム（例えばＲＡＭ１０２０）、ディスプレイアダプタ１０１０、ディスクコントローラ／アダプタ１０３０、様々な入力／出力インタフェース及びアダプタ（例えば並列インタフェース１００９、直列インタフェース１００８、ＬＡＮアダプタ１０７等）、及び対応する外部装置（例えばディスプレイデバイス１００１、プリンタ１００２、モデム１００３、キーボード１００６、及びデータ記憶装置）を含む。データ記憶装置には、例えばハードディスク１０３２、フロッピーディスク１０３１、テープユニット、ＣＤ−ＲＯＭ、ジュークボックス、ＲＡＩＤ、フラッシュメモリ等のような装置が含まれる。本発明について様々な実施例を取り上げて説明したが、これらの実施例は例示であり、本発明の範囲をこれらに限定するものではないということは理解されよう。ここに開示した実施例の様々な変更、追加、及び改良が可能である。更に、実施例の中でハードウェアとして実現された構造及び機能性は、別の実施例ではソフトウェア、ファームウェア、またはマイクロコードとして実現され得る。例えば、本明細書においては、３つのローテータ４３０、４３２、及び４３４、３つの命令レジスタ４５０、４５２、及び４５４、及び３つのショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１１４１２、ＳＤｅｃ２４１４を備えたショートデコード回路を有するマクロ命令デコーダが開示されているが、他の実施例では、異なる数のショートデコーダ経路が採用される。２つのデコード経路を採用したデコーダは非常に適切なものである。これらの実施例及び他の実施例の変更、修正、追加、及び改良は請求の範囲に記載の本発明の範囲内に収まり得るものである。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年１１月３日【補正内容】明細書間接指定子を用いるエミュレーションを含む命令デコーダ技術分野本発明はプロセッサに関連する。更に詳細には、本発明はデコーダ論理をエミュレートするためのエミュレーションＲＯＭを含む命令デコーダを備えたプロセッサに関連する。背景技術ＥＰ−Ａ−０６５１３２０は、当出願人による先行技術スーパスケーラ命令デコーダを開示する。先行技術は、Ｓegars他による論文、「Ｅmbedded control problems,thumb,an d the ＡＲＮ７ＴＤＭＩ」ＩＥＥＥＭＩＣＲＯ,vol.15,Ｎo.5,１Ｏctober1995, pages22-30,ＸＰ000527879に関連する。また先行技術は、Ｊohn ＲＭickによる論文、「Ｍicroprogramming techniqu es using the ＡＭ 2910 sequencer」ＣＯＭＰＣＯＮ'78，Ｆebrury 1978,ＩＥＥＥ，Ｎew Ｙork,ＵＳＡ,pages81-87,ＸＰ002021090に関連する。Ｐ６クラスｘ８６のような高性能マイクロプロセッサは共通な機構の組により定義される。この機構とは、スーパースケーラアーキテクチャ及びパフォーマンス、サイクル毎の複数ｘ８６命令のデコーディング、複数ｘ８６命令のＲＩＳＣ風オペレーションへの変換を含む。ＲＩＳＣ風オペレーションはデコードから切り離されたＣＳＩＣタイプコアにてｏｕｔ−ｏｆ−ｏｒｄｅｒ実行される。これらの高性能マイクロプロセッサは、命令及びメモリ参照をリオーダするための大きな命令ウインドウをサポートする。高度なスーパースケーラマイクロプロセッサの動作は、デコーディング速度を含むデコーディング特性、１サイクル内にデコードされるｘ８６命令数、分岐予測特性及びハンドリングにかなり依存する。高度なスーパースケーラマイクロプロセッサ内の命令デコーダは１つ或いはそれ以上のデコーディング経路を含み、その中で、ｘ８６命令に対応するＲＩＳＣ命令シーケンスをフェッチするためのＲＯＭメモリを用いて、ｘ８６命令はハードウエア論理変換及び分離デコーディング経路によりデコードされる。一般にハードウエア論理により変換されるｘ８６命令は、単一のｘ８６命令である。ルックアップＲＯＭはより複雑なｘ８６命令をデコードするために用いられる。命令実行を割り当てるためのマイクロコードＲＯＭを用いるプロセッサの実質的な問題点は、ＲＯＭメモリのサイズである。命令をデコードするためにルックアップＲＯＭを用いる他の問題点は、ベクトルＲＯＭアドレス（vector ＲＯＭ address）を確定し、オペレーション（Ｏｐｓ）をＲＯＭから検索する際に発生するオーバーヘッドである。オーバーヘッドは一般に、ＲＯＭを用いてデコードされる命令に対するスループットにおけるペナルティを発生する。このスループットペナルティはデコーディング特性を低下させる。ｘ８６命令をデコーディングするためにルックアップＲＯＭを用いる別の問題点は、ｘ８６プロセッサに対して標準的であるＣＩＳＣタイプ命令が、多数の違う種類のものが存在することである。実質的な命令数が実装されるから、命令をＲＩＳＣ風命令に変換するために、そのプロセッサチップ上に大きなＲＯＭ回路が必要になる。実装される多数の命令は、ＲＯＭに対するポインタを導出し、その導出したポインタをＲＯＭに適用するための回路を、増大させ、かつ複雑にする。この増大した回路の複雑性は、命令デコーディングスループットを減少させるオーバーヘッドの増加に直接結びつく。大きなルックアップＲＯＭはプロセッサ集積回路のサイズを増大し、それにより、回路の製造数は減少し、生産コストは増大する。ルックアップＲＯＭの１つの特性は、多くの命令シーケンスが互いに類似しており、小さな違いしかないことである。従ってルックアップＲＯＭメモリは一般に、種々の命令間に大きな冗長度を有する。必要とされることは、スーパースケーラ命令デコーダにおいて、サイズを減少し、ＲＯＭ型デコーダの複雑性を減少させることである。発明の開示本発明に基づくと、ＲＯＭベースのデコーダは、命令間の高い冗長性を利用して、様々なオペレーション構造を共有（share）し、メモリのサイズを大幅に低減する。このデコーダは、ＲＯＭのサイズを低減するべく共通のＲＯＭシーケンスをマージ（merge）しかつ共有するための回路を含む。本発明の一側面に基づくと、スーパースケーラマイクロプロセッサは、論理命令デコーダの機能をエミュレートするエミュレーションＲＯＭ及びエミュレーションコード制御回路を備えた命令デコーダを含む。命令レジスタには現在の命令（current instruction）がロードされ、さらに命令レジスタは、プロセッサの状態に基づいて更新される様々なビットフィールドを有する。エントリポイント回路は、命令レジスタ内に格納された命令からエミュレーションＲＯＭエントリポイントを導出する。このエミュレーションＲＯＭエントリポイントは、エミュレーションＲＯＭをアドレス指定するのに用いられる。エミュレーションＲＯＭからは、オペレーション（Ｏｐ）もしくはＯｐのグループが読み出される。Ｏｐ内の様々なフィールドが命令レジスタから選択的に置換される。本発明の第１の実施例に基づけば、プロセッサ内の命令デコーダエミュレーション回路は、命令コードを保持するための命令レジスタと、命令コードを受け取るように命令レジスタに接続されたエントリポイント回路とを含む。この命令レジスタは、命令コード内に複数のエンコードされたビットフィールドを有する。エントリポイント回路は、命令コードからエントリポイントを導き出す。命令デコーダエミュレーション回路はまた、導き出されたエントリポイントを受け取るように前記エントリポイント回路に接続されたエミュレーションコードシーケンサと、方向信号（direction signal）を受け取るように前記エミュレーションコードシーケンサに接続されたエミュレーションコードメモリとを有する。エミュレーションコードシーケンスは、オペレーションのシーケンス（Ｏｐｓ）を方向付けて、方向付けられたシーケンスに基づいて方向信号を生成する。エミュレーションコードメモリは、複数のＯｐシーケンス及びシーケンス制御コードを記憶する。エミュレーションコードメモリは、また、Ｏｐシーケンスを出力するための第１の出力端子と、シーケンス制御コードを出力するための第２の出力端子とを有する。シーケンス制御コード出力端子は、エミュレーションコードシーケンサに接続されている。また、命令デコーダエミュレーション回路は、Ｏｐシーケンスを受け取るようにエミュレーションコードメモリの第１出力端子に接続されかつ命令コードの選択されたエンコードされたビットフィールドを受け取るように命令レジスタに接続されたオペレーション（Ｏｐ）置換回路を含む。このＯｐ置換回路は、命令コードビットフィールドの選択されたフィールドをＯｐシーケンスに挿入する。命令レジスタは、ベクタリングデコーダ（vectoring decoder）によってデコードされた命令バイトを保持する。ベクタリングによる命令デコードの間、ベクタリングデコーダは、命令レジスタの内容に基づいて、最初のベクタリングクワド（vectoring quad）及びエントリポイントアドレスを生成する。同時に、ベクタリングデコーダは、命令レジスタのフィールド及び他の情報に基づく様々な情報から、エミュレーション環境レジスタとも呼ばれるエミュレーション環境変数を初期化する。エミュレーション環境レジスタからの情報は、オペレーションの置換を実行するＯｐ置換論理へ供給される。本発明の他の実施例に基づけば、プロセッサ内の命令デコーダエミュレーション回路を動作させる方法は、命令コード内に複数のエンコードされたビットフィールドを有する命令レジスタ内へ命令コードを受け取る過程と、プロセッサの状態に基づいて前記複数のエンコードされたビットフィールドの様々なビットフィールドを選択的に更新する過程とを有する。この方法は、さらに、命令コードからエントリポイントを導き出す過程と、導き出されたエントリポイントに基づいてエミュレーションコードメモリをアドレス指定する過程とを有する。エミュレーションコードメモリは、複数のＯｐシーケンスを記憶する。この方法は、さらに、エミュレーションコードメモリからアドレス指定されたオペレーションをポップアップする過程と、命令コードの選択されたエンコードされたビットフィールドをアドレス指定されたオペレーションに挿入する過程とを含む。多くの利点が、上述されたデコーダによって得られる。エミュレーションモードの置換を用いることにより、ＣＩＳＣ機能のエンコードを達成しつつ、エミュレーションコードＲＯＭのサイズが縮小され、とりわけ、プロセッサ集積回路の寸法及び製造コストが低減される。エミュレーションモードの置換によって、類似した命令によるＲＯＭシーケンスの共有が可能となる。図面の簡単な説明新規であると考えられる本発明の特徴は、添付の請求の範囲に記載されている。しかしながら、本発明自身は、その構造及びその動作方法の両方において、添付の図面及び以下の説明からより最もよく理解されるだろう。第１図は、本発明の一実施例に基づくコンピュータシステムを表すブロック図である。第２図は、第１図に例示されたコンピュータシステムで用いるためのプロセッサの一実施例を表すブロック図である。第３図は、第２図に例示されたプロセッサの実施例に対するパイプラインのタイミングを表すタイミング図である。第４図は、第２図に例示されたプロセッサで用いられる命令デコーダの実施例を表す模式的ブロック図である。第５図は、第４図に例示された命令デコーダのエミュレーションコードメモリ及びエミュレーションコードシーケンサの構造を表す模式的なブロック図である。第６Ａ図〜第６Ｅ図は、第４図に例示された命令デコーダによって生成された複数のオペレーション（Ｏｐ）フォーマットを表す図である。第７図は、第５図に例示されたエミュレーションコードメモリで用いられるＯｐＳｅｑフィールドフォーマットを表す図である。第８図は、命令置換の例を表す図である。第９図は、本発明のある実施例に基づく間接指定子（indirectspecifier）を用いたエミュレーションを含む命令デコーダを備えたプロセッサを組み込んだパーソナルコンピュータのブロック図である。発明を実施するための形態第１図に示すようなコンピュータシステム１００は、パーソナルコンピュータへの応用を含む、様々な応用例にて用いられる。コンピュータシステム１００は本発明の１つの実施例に従ったプロセッサを包含するコンピュータマザーボード１１０を含む。プロセッサ１２０はモノリシック集積回路であり、複雑な命令セットを実行するために複雑命令セットコンピュータ（ＣＩＳＣ）と呼ばれることもある。複雑な命令の例はよく知られるマイクロプロセッサの８０８６ファミリ上にインプリメントされるｘ８６命令セットである。プロセッサ１２０はレベル２（Ｌ２）キャッシュ１２２、メモリコントローラ１２４、ローカルバスコントローラ１２６及び１２８に接続される。メモリコントローラ１２４はメインメモリ１３０に接続され、プロセッサ１２０と主メモリ１３０との間のインターフェースを形成する。ローカルバスコントローラ１２６及び１２８はＰＣＩバス１３２とＩＳＡバス１３４を含むバスに接続され、ＰＣＩバス１３２とＩＳＡバス１３４との間のインターフェースを形成する。第２図において、プロセッサ１２０の１つの実施例のブロック図が示される。プロセッサ１２０のコアはＲＩＳＣスーパースケーラプロセッシングエンジンである。共通ｘ８６命令が命令デコード用ハードウエアにより変換され、内部ＲＩＳＣ８６命令セットにて動作する。プロセッシングを除く他の８６命令及び種々の機能はオンチップＲＯＭに格納されるＲＩＳＣ８６オペレーションシーケンスとしてインプリメントされる。プロセッサ１２０はシステムインターフェース２１０を含むインターフェース及びＬ２キャッシュコントロールロジック２１２を含む。システムインターフェース２１０はプロセッサ１２０をコンピュータシステム１００の他のブロックに接続する。プロセッサ１２０は主メモリ１３０及びローカルバス上の装置１３２、１３４を含む、コンピュータシステム１００のアドレス空間に、システムインターフェース２１０を介する読出しアクセス及び書込みアクセスによりアクセスする。Ｌ２キャッシュコントロールロジック２１２は、Ｌ２キャッシュ１２２のような外部キャッシュとプロセッサ１２０との間のインターフェースを形成する。詳細にはＬ２キャッシュコントロールロジック２１２は、プロセッサ１２０内の命令キャッシュ２１４及びデータキャッシュ２１６に対するＬ２キャッシュ１２２のインターフェースを形成する。命令キャッシュ２１４及びデータキャッシュ２１６はレベル１キャッシュであり、コンピュータシステム１００のアドレス空間に対して、Ｌ２キャッシュを通して接続される。主メモリ１３０からの命令は予測実行のためのプリデコーダ２７０を介して命令キャッシュ２１４内にロードされる。プリデコーダ２７０は、命令キャッシュ２１４内の命令ビットと組み合わせて格納されるプリデコードビットを生成する。そのプリデコードビット、例えば３ビットは、関連する命令バイト（８ビット）と共にフェッチされ、複数の命令デコーディングを容易にし、デコード時間を短縮するために用いられる。命令バイトは、４つの８バイトデータのバースト転送により一度に３２バイトが、命令キャッシュ２１４内にロードされる。プリデコーダ２７０のロジックは８回複製され、キャッシュラインにおいて４回使用され、それによって全８命令バイトに対するプリデコードビットが命令キャッシュ２１４内に書き込まれる直前に同時に計算されるようになっている。あるバイトに対するプリデコードオペレーションは、１、２、または３つのバイトの情報に基づき、プリデコード情報は８バイトグループを越えて広がることができる。そのため、ある８バイトグループの最後の２つのバイトは、２つの８バイトグループ間にまたがるようなプリデコード情報に備えて、次の８バイトグループに対する処理に対し退避される。命令キャッシュ２１４内の命令はＣＩＳＣ命令であり、マクロ命令として参照される。命令デコーダ２２０は、命令キャッシュ２１４からのＣＩＳＣ命令を、実行エンジン２２２上で実行するために、縮小命令セットコンピューティング（ＲＩＳＣ）アーキテクチャ命令セットに変換する。命令キャッシュ２１４からの１つのマクロ命令は、実行エンジン２２２に対する１つ或いは複数のオペレーション内にデコードされる。命令デコーダ２２０は、命令キャッシュ２１４及び命令フェッチコントロール回路２１８（第４図参照）とのインターフェース接続を有する。命令デコーダ２２０は、ほとんどのマクロ命令をデコードするためのマクロ命令デコーダ２３０、複雑な命令を含む命令のサブセットをデコードするためのエミュレーションＲＯＭ２３２を含む命令エミュレーション回路２３１、並びに分岐予測し、ハンドリングするための分岐ユニット２３４を含む。マクロ命令は、それらのマクロ命令が変換される一般的なオペレーションタイプに基づいて分類される。一般のタイプのオペレーションはレジスタオペレーション（ＲegＯps）、ロードーストアオペレーション（ＬdＳtＯps）、ロード即値オペレーション（ＲＩＭＮＯps）、専用オペレーション（ＳpecＯps）、浮動小数点演算（ＦpＯps）である。実行エンジン２２２はスケジューラ２６０及び、ロードユニット２４０、ストアユニット２４２、第１のレジスタユニット２４４、第２のレジスタユニット２４６、浮動小数点ユニット２４８、マルチメディアユニット２５０を含む６つの実行ユニットを有する。スケジューラ２６０は適切な実行ユニットにオペレーションを分散し、実行ユニットは並行して動作する。各実行ユニットは特定のタイプのオペレーションを実行する。特にロードユニット２４０及びストアユニット２４２はそれぞれ、ロード／ストアオペレーション（ＬdＳtＯps）中、データキャッシュ２１６（Ｌ１データキャッシュ）、Ｌ２キャッシュ１２２、メインメモリ１３０に対してデータのロード（読出し）或いはデータの格納（書込み）を行う。格納キュー２６２は、ストアユニット２４２及びロードユニット２４０がデータキャッシュ２１６へのアクセスに競合がなく並行して動作するように、ストアユニット２４２からのデータを一時格納する。レジスタユニット２４４及び２４６は、レジスタファイル２９０にアクセスするためにレジスタオペレーション（ＲegＯps）を実行する。浮動小数点ユニット２４８は浮動小数点演算（ＦpＯps）を実行する。マルチメディアユニット２５０は、マルチメディアへの応用の場合に算術演算を実行する。スケジューラ２６０は複数の、例えば２４のエントリに分割され、各エントリが記憶機構及び論理を含む。２４エントリはＯｐクワドと呼ばれる、４エントリからなる６つのグループにグループ化される。各エントリに格納された情報は実行に対するオペレーション、その実行が未完了か、或いは完了か否かを記述する。スケジューラはエントリを監視し、情報指定実行ユニットに対してエントリからの情報をディスパッチする。図３においてプロセッサ１２０は、５ステージ及び６スデージベーシックパイプラインタイミングを用いる。命令デコーダ２２０は、１クロックサイクルにおいて、２つの命令をデコードする。第１のステージ３１０、フェッチサイクルステージ中に、命令フェッチコントロール回路２１８はＣＩＳＣ命令を命令キャッシュ２１４内にフェッチする。ステージ３１０中のＣＩＳＣ命令のプリデコーディングは、後続するデコード時間を短縮する。第２のステージ３２０、デコードサイクルステージ中に、命令デコーダ２２０は命令キャッシュ２１４からの命令をデコードし、Ｏｐクワドをスケジューラ２６０内にロードする。第３のステージ３３０、発行サイクルステージ中に、実行ユニットのそれぞれのタイプに対するオペレーションが有効である場合に、スケジューラ２６０はそのエントリをスキャンし、対応する実行ユニット２４０から２５２に対してオペレーションを発行する。ステージ３３０にて発行されたオペレーションに対するオペランドは、第４のステージ３４０の実行ユニットにフォアードされる。ＲｅｇＯｐの場合、ステージ３５０である次のクロックサイクルにて通常完了するが、ＬｄＳｔＯｐｓはアドレス計算３５２、データアクセス及び結果の転送３６２のために多くの時間を必要とする。分岐オペレーションの場合、命令デコーダ２２０は分岐オペレーションの最初のデコーディング中に分岐予測３２４を実行する。分岐ユニット２５２は後のステージ３６４にて分岐に対する条件を評価し、分岐予測３２４が正確であったか否かを判定する。２レベル分岐予測アルゴリズムが条件分岐の方向を予測し、ステージ３１０にてＣＩＳＣ命令のフェッチング、さらにステージ３２０にてＣＩＳＣ命令のデコーディングが予測された分岐方向にて継続される。スケジューラ２６０は分岐評価に対して必要とされる全ての条件コードが有効であるとき確定し、分岐命令を評価するために分岐ユニット２５２を割り当てる。分岐が不正確に予測された場合、スケジューラ２６０にて実行されるべきでないオペレーションがフラッシュされ、デコーダ２２０は分岐後の正確なアドレスから新しいＯｐクワドをロードし始める。正確な分岐に対する命令がフェッチされるが、タイムペナルティを被る。命令デコーダ２２０は前ストア予測アドレスを読み出すか、或いは並列加算器の組を用いてアドレスを計算する。前予測アドレスが格納される場合には、予測アドレスはステージ３２６にてフェッチされ、予測アドレスにて位置する命令は、加算器で遅延することなくステージ３２８にてフェッチされる。そうでない場合には、並列加算器が予測アドレスを計算する。分岐評価ステージ３６４では、分岐ユニット２５２が予測された分岐方向が正確か否かを判定する。予測された分岐が正確である場合には、フェッチ、デコード及び命令実行ステップが割り込みなしに継続される。予測が不正確な場合には、スケジューラ２６０がフラッシュされ、命令デコーダ２２０は分岐に後続する正確なプログラムカウンタからマクロ命令をデコードし始める。図４において略ブロック図により、主メモリ１３０に接続される命令準備回路４００の実施例を示す。命令準備回路４００は、プリデコーダ２７０を介して主メモリ１３０に接続される命令キャッシュ２１４を含む。命令デコーダ２２０は３つの別々のソース、命令キャッシュ２１４、分岐ターゲットバッファ（ＢＴＢ）１４６、命令バッファ４０８からの命令バイト及びプリデコードビットを受信するために接続される。命令バイト及びブレデコードビットは複数のローテータ４３０、４３２及び４３４を通って命令レジスタ４５０、４５２及び４５４を介して命令デコーダ２２０に与えられる。マクロ命令デコーダ２３０は、命令キャッシュ２１４及び命令フェッチコントロール回路２１８に接続され、命令バイト及び関連するプリデコード情報を受信する。マクロ命令デコーダ２３０は、命令フェッチコントロール回路２１８に接続される命令バッファ４０８にてフェッチされた命令バイトをバッファリングする。命令バッファ４０８は命令キャッシュ２１４からの１６バイト或いは４つの配列されたワードまでを受信し、バッファリングする１６バイトバッファである。命令キャッシュ２１４は、命令バッファ４０８内の空きスペースにより許容されるだけのデータをロードする。命令バッファ４０８はデコードされるべき次の命令バイトを保持し、古い命令バイトがマクロ命令デコーダ２３０により処理されるに従って、新しい命令バイトをリロードする。命令キャッシュ２１４及び命令バッファ４０８における命令は、メモリビット（８）及びプリデコードビット（５）を含む「拡張された」バイト内に保持され、同一の配列にて保持される。プリデコードビットは、マクロ命令デコーダ２３０が単一クロックサイクル内において複数の命令デコードを実行することを支援する。デコードプログラムカウンタ（ＰＣ）４２０、４２２或いは４２４を用いてアドレス指定された命令バイトは、命令バッファ４０８からマクロ命令デコーダ２３０に転送される。命令バッファ４０８はマクロ命令デコーダ２３０内のデコーダによるバイトに基づきアクセスされる。しかしながら各デコードサイクルにおいて、命令バッファ４０８は、命令バッファ４０８内のそのバイトが有効であり、かつ命令キャッシュ２１４から新しいバイトと共にリロードされる、トラッキングに対するワードに基づき管理される。命令バイトが有効であるか否かの指定は、命令バイトがデコードされるに従って保持される。無効な命令バイトの場合には、デコーダ無効確認ロジック（図示せず）がマクロ命令デコーダ２３０に接続されており、「バイト無効」信号をセットする。現在フェッチＰＣ４２６の更新の制御は、命令バッファ４０８における命令バイトの有効性及び命令デコーダ２２０による命令バイトの消費と密接に同期される。マクロ命令デコーダ２３０はフェッチサイクルの最後で命令フェッチコントロール回路２１８からフェッチされた命令バイトを１６バイト、すなわち４つの配列されたワードまでを受信する。命令キャッシュ２１４からの命令バイトは１６バイト命令バッファ４０８にロードされる。命令バイトがフェッチ並びにまたデコードされるように、命令バッファ４０８は、各命令バイトに関連するプリデコード情報を加えた命令バイトをバッファリングする。命令バッファ４０８は命令バッファ４０８の空きスペースによって収容できるだけの多くの命令バイトを受信し、デコードされるべき次の命令バイトを保持し、続いて前命令バイトがマクロ命令デコーダ２３０内の個々のデコーダに転送されるように新しい命令バイトをリロードする。命令プリデコーダ２７０は命令バイトが命令キャッシュ２１４に転送されるとき、プリデコード情報ビットを命令バイトに加える。それ故命令キャッシュ２１４によって格納され、転送される命令バイトは、拡張バイトと呼ばれる。各拡張バイトは８つのメモリビットと５つのプリデコードビットを含む。５つのプリデコードビットは命令長をエンコードする３つのビット、その命令長がＤビット依存するか否かを指定する１つのＤビット、命令コードがｍｏｄｒｍフィールドを含むか否かを示すＨａｓＭｏｄＲＭビットを含む。１３ビットが命令バッファ４０８に格納され、マクロ命令デコーダ２３０のデコーダに渡される。命令バッファ４０８は各５つのプリデコードビットの組を６つのプリデコードビットに拡張する。プリデコードビットはそのデコーダをイネーブルし、１クロックサイクル内で迅速に複数の命令デコードを実行する。命令バッファ４０８は命令がワード細分性を有してロードされ、置き換えられるように、命令キャッシュ２１４の記憶装置のメモリ配列されたワードに基づき、命令キャッシュ２１４から命令バイトを受信する。従って命令バッファ４０８のバイトロケーション０は、０（ｍｏｄ１６）のアドレスにてメモリにアドレス指定されたバイトを常に保持する。命令バイトはバイト細分性を有して命令バッファ４０８からマクロ命令デコーダ２３０に転送される。各デコードサイクル中、命令バッファ４０８内の１６の拡張された命令バイトは、関連する暗黙ワード有効ビットを含み、マクロ命令デコーダ２３０内の複数のデコーダに転送される。命令キャッシュ２１４からマクロ命令デコーダ２３０への命令バッファ４０８を介した命令バイトの転送の方法は命令がデコードされ続ける限り、各デコードサイクルを用いて繰り返される。例えば行われた分岐オペレーションにより、コントロール転送が生じるとき、命令バッファ４０８はフラッシュされ、その方法は再度開始される。現在デコードＰＣは任意のバイト配列を有し、命令バッフア４０８はそのバイト配列内に１６バイトの容量を有するが、４バイトワード毎に管理される。ワードの全４バイトは消費されると、取り除かれ、命令バッファ４０８内の４つの新しいバイトを有するワードと置き換えられる。命令バイトが命令バッファ４０８からマクロ命令デコーダ２３０へ転送されるとき、命令バッファ４０８は命令キャッシュ２１４からリロードされる。命令バイトは、マクロ命令デコーダ２３０に対して連続的な命令バイトを適用する場合に適切である逐次バイト配列ではなくメモリ用配列を用いて命令バッファ４０８内に格納される。それ故バイトローテータ４３０、４３２、４３４の組が命令バッファ４０８とマクロ命令デコーダ２３０の各デコーダとの間に挿入される。４つの命令デコーダは３つのショートデコーダＳＤｅｃ０４１０，ＳＤｅｃ１４１２或いはＳＤｅｃ２４１４、及び１つの組み合わされるロングデコーダ及びベクタリングデコーダ４１８を含み、バイトローテータ４３０、４３２、４３４に共有される。特に、ショートデコーダＳＤｅｃ０４１０及び組み合わせたロングデコーダ及びベクタリングデコーダ４１８は、バイトローテータ４３０に共有される。ショートデコーダＳＤｅｃ１４１２はバイトローテータ４３２に関連し、ショートデコーダＳＤｅｃ２４１４はバイトローテータ４３４に関連する。複数のパイプラインレジスタ、具体的には命令レジスタ４５０、４５２及び４５４は、バイトローテータ４３０、４３２、４３４及び命令デコーダ２２０間に挿入され、一時的に命令バイト、プリデコードビット及びその他の情報を保持し、それによってデコードタイミングサイクルを短縮する。命令レジスタ４５０、４５２、４５４に保持されるその他の情報は、プレフィクス（例えば０Ｆ）状態、即値サイズ（８ビット或いは３２ビット）、配列及び長いデコード可能長指定を含む命令デコーディングを支援するための様々な情報を含む。回路は３つのローテータ及び３つのショートデコーダを用いて示されるが、他の実施例では、異なる数の回路構成要素が用いられる場合もある。例えば１つの回路が２つのローテータ及び２つのショートデコーダを含む。命令は、命令用配列ではなくメモリ用配列にて、命令キャッシュ２１４、分岐ターゲットバッファ（ＢＴＢ）４５６及び命令バッファ４０８内に格納され、第１の命令バイトの位置は未知である。バイトローテータ４３０、４３２及び４３４が命令の先頭バイトを見出す。マクロ命令デコーダ２３０はまた、様々な命令デコード及び、デコードオペレーションの有効性確認及び異なるタイプのデコードオペレーション間選択を含む、例外デコードオペレーションを実行する。デコードオペレーション中に実行される機能はプレフィクスバイトハンドリング、命令のエミュレーションのためのエミュレーションコードＲＯＭ２３２に対するベクタリングのための支援及び、分岐ユニット２３４のオペレーション、分岐ユニットのインターフェース化及び復帰アドレス予測に対する支援を含む。命令バイト及び関連する情報に基づき、マクロ命令デコーダ２３０はＯｐクワドに対応する４つのオペレーショングループにてオペレーション情報を生成する。マクロ命令デコーダ２３０はまた、命令ベクタリングコントロール情報及びエミュレーションコードコントロール情報を生成する。マクロ命令デコーダ２３０はまた、Ｏｐクワド情報、命令ベクタリングコントロール情報及びエミュレーションコードコントロール情報を出力するために、スケジューラ２６０及びエミュレーションＲＯＭ２３０に対する出力を有する。マクロ命令デコーダ２３０は、スケジューラ２６０がＯｐクワドを許容できない、或いはエミュレーションコードＲＯＭ２３０からのＯｐクワドを許容しているとき、命令をデコードしない。マクロ命令デコーダ２３０は５つの別々のデコーダを有し、その中に含まれる３つの「ショート」デコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４はｘ８６命令セットの簡単な命令のサブセット内において定義される３つまでの命令の「ショート」デコードオペレーションをデコードするための組み合わせにおいて機能する。一般に簡単な命令は３つ以下のオペレーションに翻訳する命令である。ショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４の各々は、プレフィクスデコードのような場合にはオペレーションは生成されないが、一般に１つ或いは２つのオペレーションを生成する。従って３つのショートデコーダオペレーションの場合、１デコードサイクルにおいて２つから６つまでのオペレーションが生成される。３つのショートデコーダからの２つから６つのオペレーションは、６つのオペレーションの最大４つが有効であるから、Ｏｐクワド内のオペレーションパッキングロジック４３８により共に順次パックされる。具体的には、潜在的に６つのオペレーションを生成するので、３つのショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４の各々は、２つのオペレーションをデコードすることを試みる。４つ以上のオペレーションが生じた場合には、ショートデコーダＳＤｅｃ２４１４からのオペレーションは無効とし、一度に４つのオペレーションのみが生成される。５つのデコーダはまた、１つの「ロング」デコーダ４１６及び１つの「ベクタリング」デコーダ４１８を含む。ロングデコーダ４１６は命令、すなわち多数の複雑なアドレスモード形式を有する命令の形式をデコードすることにより、２つ以上のオペレーションが生成され、ショートデコードハンドリングは有効にならない。ベクタリングデコーダ４１８はショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４のオペレーションによって或いはロングデコーダ４１６のオペレーションによっては処理できない命令を処理する。ベクタリングデコーダ４１８は実際には命令をデコードしないが、命令をエミュレーションのためにエミュレーションＲＯＭ２３０の位置にベクタリングする。マクロ命令デコーダ２３０によって検出される様々な例外条件はまた、ベクタリングデコードオペレーションの特殊な形式として処理される。起動されると、ロングデコーダ４１６及びベクタリングデコーダ４１８はそれぞれ全Ｏｐクワドを生成する。ショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４により生成されたＯｐクワドはロングデコーダ４１６及びベクタリングデコーダ４１８により生成されるＯｐクワドと同じフォーマットを有する。ショートデコーダ及ロングデコーダＯｐクワドはＯｐＳｅｑフィールドを含まない。マクロ命令デコーダ２３０は、マクロ命令デコーダ２３０のＯｐクワド結果が各デコードサイクルとなるように、ショートデコーダ４１０、４１２、４１４によって生成されるＯｐクワドか、或いはロングデコーダ４１６またはベクタリングデコーダ４１８により生成されるＯｐクワドのどちらかを選択する。１度に１つのデコーダのみの結果が用いられるが、ショートデコーダオペレーション、ロングデコーダオペレーション及びベクタリングデコーダオペレーションは並列して、互いに独立に機能する。各ショートデコーダ４１０、４１２、４１４は、先頭バイトがオペレーションコード（オペコード）バイトであり、命令がショートデコード命令であることを仮定する場合、７つまでの命令バイトをデコードする。２つのオペレーション（Ｏｐｓ）は対応する有効なビットを用いて生成される。有効なアドレスサイズ、有効なデータサイズ、現在ｘ８６標準Ｂビット及び任意のオーバーライドオペランドセグメントレジスタに対する適切な値は、これらのパラメータに依存するオペレーションの生成のために与えられる。デコードされるべき次の「逐次」命令の論理的アドレスはＣＡＬＬ命令に対するオペレーションを生成する際に用いるために与えられる。逐次という用語は引用符の中におかれているが、「逐次」アドレスは一般に現在の命令の直前の命令をさすが、「逐次」アドレスは任意にアドレス指定された位置にセットされる場合があるということを示す。現在分岐予測は条件付き転送コントロール命令に対するオペレーションを生成する際に用いるために与えられる。ショートデコードは転送コントロール命令（例えばＪｃｃ，ＬＯＯＰ，ＪＭＰ，ＣＡＬＬ）、無条件転送コントロール命令（例えばＪＭＰ，ＣＡＬＬ）、ＣＡＬＬ命令、プレフィクスバイト、ｃｃ−ｄｅｐｅｎｄｅｎｔＲｅｇＯｐ、並びに命令長がアドレス或いはデータサイズ依存か否かの指定の指示を含む制御信号を発生する。一般に１つ或いは２つのオペレーションが有効であるが、プレフィクスバイト及びＪＭＰは有効なオペレーションを発生しない。無効なオペレーションはＯｐクワドをパッドするために有効なＮＯＯＰオペレーションとして生じる。第１のショートデコーダ４１０はデコーディングする以上の命令バイトに基づきオペレーションを生成する。第１のショートデコーダ４１０はまた、前デコードサイクル中、デコードされる任意のプレフィクスバイトの存在を判定する。種々のプレフィクスバイトは０Ｆ、アドレスサイズオーバーライド、オペランドサイズオーバーライド、６セグメントオーバーライドバイト、ＲＥＰ／ＲＥＰＥ、ＲＥＰＮＥ及びＬＯＣＫバイトを含む。各プレフィクスバイトは定義される方法において、後続命令デコードに影響を与える。プレフィクスバイトのカウント及び連続プレフィクスバイトのカウントはデコーディング中に累積され、第１のショートデコーダＳＤｅｃ０４１０及びロングデコーダ４１６に与えられる。連続プレフィクスバイトカウントはデコードされている命令が長すぎないか否かを検査するために用いられる。プレフィクスバイト情報は、後続デコードサイクルを制御するためにも用いられ、あるタイプの命令特定例外条件に対する検査を含む。プレフィクスカウントはプレフィクス及び次の命令のオペコードバイトをデコードするための準備において、各有効な非プレフィクスコードサイクル終了時点で、リセット、すなわち初期化される。プレフィクスカウントは、マクロ命令デコーダ２３０が分岐条件及び書込み命令ポインタ（ＷＲＩＰ）オペレーションデコードするとき、再度初期化される。プレフィクスバイトは１バイトショートデコード命令の形式で、第１のショートデコーダ４１０により処理される。多くても、１プレフィクスバイトは１デコードサイクル、プレフィクスバイトのデコードに後続する全てのショートデコードの無効性確認を通して強制される条件にてデコードされる。有効なアドレスサイズ、データサイズ、オペランドセグメントレジスタ値及び現在Ｂビットは、第１のショートデコーダ４１０に与えられるが、先行するオペコードと共にデコードできる。アドレスサイズプレフィクスは、生成されたオペレーションは有効なアドレスサイズに依存する命令のデコーディングに対して、並びにｍｏｄｒ／ｍ命令のアドレスモード及び命令長のデコーディングに対して、後続命令のデコードに影響する。デフォルトアドレスサイズは現在特定済ｘ８６標準Ｄビットにより特定され、Ｄビットは１つ或いはそれ以上のアドレスサイズプレフィクスの発生により有効にトグルされる。オペラントサイズプレフィクスもまた、生成したオペレーションが有効なデータサイズに依存する命令のデコーディングに対して、並びに命令長のデコーディングに対して、後続命令のデコードに影響を与える。デフォルトオペランドサイズは現在特定済ｘ８６標準Ｄビットによって特定され、Ｄビットは１つ或いはそれ以上のオペランドサイズプレフィクスの発生により有効にトグルされる。セグメントオーバーライドプレフィクスは、ロード−ストアオペレーション（ＬｄＳｔＯｐｓ）の発生が命令の有効なオペランドセグメントに依存する場合にのみ、後続命令のデコードに影響を与える。デフォルトセグメントはＤＳ或いはＳＳであり、関連する通常のアドレスモードに依存し、最後のセグメントオーバーライドプレフィクスにより特定されるセグメントによって置き換えられる。ＲＥＰ／ＲＥＲＥ及びＲＥＰＮＥプレフィクスは後続命令のデコードに影響を与えない。命令がエミュレーションコードＲＯＭ２３２ではなく、マクロ命令デコーダ２３０によりデコードされる場合には、あらゆる先行ＲＥＰプレフィクスは無視される。しかしながら、命令がベクタリングされる場合には、ベクトルアドレスの生成が、ある場合には変更される。具体的には、ストリング命令或いは特定の隣接オペコードがベクタリングされる場合には、１つ或いはそれ以上のＲＥＰプレフィクスの発生の指示及び遭遇した最後のＲＥＰプレフィクスの指定がベクトルアドレスに含まれる。その他の全ての命令に対しては、ベクトルアドレスは修正されず、ＲＥＰプレフィクスは無視される。ＬＯＣＫプレフィクスは、プレフィクスバイトのデコーディングを除く、全てのショートデコーディング及びロングデコーディングを禁止し、後続命令をベクタリングさせる。この後続命令のベクタリングデコードサイクルが発生するとき、後続命令がプレフィクスでない限りは、オペコードバイトが検査され、命令がその命令の「ロック可能」サブセット内にあることを確実にする。命令がロック可能な命令でない場合には、例外条件が認識され、ベクタリングデコーダ４１８により生成されたベクトルアドレスは例外エントリポイントアドレスにより置き換えられる。第２のショートデコーダ４１２及び第３のショートデコーダ４１４によりデコードされる命令はプレフィクスバイトを有さず、デコーダ４１２及び４１４はアドレスサイズ、データサイズ及びオペランドセグメントレジスタ値に対する固定デフォルト値を仮定する。一般に、３つの連続するショートデコードが実行されるとは限らないため、かつ命令は単一のオペレーションのみにおいてショートデコードする場合が多いため、３つのショートデコーダは４つ或いはそれ以下のオペレーションしか生成しない。しかしながら、まれに４つ以上の有効なオペレーションが生成される場合があるため、オペレーションパッキングロジック４３８が第３のショートデコーダ４１４を禁止、すなわち無効にし、２つの命令のみが完全にデコードされ、多くても、４つのオペレーションがＯｐクワッド内にパッキングするために生成される。第１のショートデコーダ４１０が有効でないとき、第２のショートデコーダ４１２及び第３のデコーダ４１４の動作は無効にされる。第２のショートデコーダ４１２が有効でないときには、第３のショートデコーダ４１４の動作は無効にされる。第１のショートデコーダが無効であった場合でも、デコードサイクルはロングデコードサイクル或いはベクタリングデコードサイクルになる。一般にマクロ命令デコーダ２３０は、１つ或いはそれ以上のショートデコードを試み、ショートデコードが失敗する場合には、１つのロングデコードを試みる。ロングデコードが失敗する場合には、マクロ命令デコーダ２３０はベクタリングデコードを実行する。複数の条件によりショートデコーダ４１０、４１２及び４１４は無効にされる。大抵の場合、命令オペレーションコード（ｏｐｃｏｄｅ）、すなわちｍｏｄｒ／ｍ命令の指定されたアドレスモードが、定義されたショートデコードに入らない、すなわち単一の命令のサブセットに入らない場合、ショートデコードは無効にされる。この条件は一般に、ショートデコード命令を１つ或いは２つのオペレーションを生成するオペレーションに限定する。デコードされた命令に対する命令バッファ４０８内の全てのバイトが有効ではない場合には、デコードはまた無効とされる。また「ｃｃ−ｄｅｐｅｎｄｅｎｔ」オペレーションは、ステータスフラグに依存するオペレーションであり、第１のショートデコーダ４１０によってのみ生成され、これらのオペレーションが確実に「.ｃｃ」ＲｅｇＯｐｓにより先行されないようにする。直前のショートデコードが分岐予測した方向にもかかわらず、転送コントロール命令のデコードであったとき、ショートデコードは２つの連続するショートデコードの第２のデコードに対して無効とされる。第１のショートデコードがプレフィクスバイトのデコードであったときは、ショートデコードは２つの連続するショートデコードの第２のデコードに対して無効とされる。一般に、プレフィクスコード或いは転送コントロールコードは１サイクル中でそれ以上のデコードを禁止する。更に、命令バッファ４０８は一度に１６バイトしか保持できないため、マクロ命令デコーダ２３０によって１６命令バイトしか消費されない。また多くても４つのオペレーションしかＯｐクワド内にパックされることができない。これらの制約条件は、各ショートデコード命令の長さが多くても７バイトしかないため、第３のショートデコーダ４１４のみに影響を与え、４つより多いオペレーションは第３のショートデコーダ４１４においてのみ発生する。関連する制約条件では、現在Ｄビット値が１６ビットアドレスとデータサイズデフォルトを特定する場合には、アドレス並びにまたデータ依存する長さを有する命令は、プレデコード情報が不正確である可能性が高いため、第１のショートデコーダ４１０によってのみ処理される。また複数の命令デコーディングがディスエーブルされるときには、第１のショートデコーダ４１０のみが有効に命令及びプレフィクスバイトをデコードすることができる。有効性確認テストはマクロ命令デコーダ２３０内のショートデコーダ有効性確認ロジックにより制御され、ショートデコーダ４１０、４１２及び４１４のオペレーションと独立である。しかしながらデコーダ４１０、４１２及び４１４は０をセットし、１つあるいは２つの有効なビットはデコードされたオペレーションの数に依存する。これらの有効ビットは、３つのショートデコーダ４１０、４１２及び４１４の場合全６ビットであり、オペレーションパッキングロジック４３８により用いられ、Ｏｐクワッド内にパックするためのいづれかのオペレーションを確定し、かつ無効なオペレーションをＮＯＯＰ（ｎｏｏｐｅｒａｔｉｏｎ）オペレーションとして発生させる。オペレーションパッキングロジック４３８は、有効なショートデコード及び関連するオペレーションが、他の有効なショートデコード及び関連する情報によってのみ先行されるため、ショートデコーダ有効性確認情報を用いずに動作する。ショートデコーダ４１０、４１２、及び４１４はまた、様々な特殊なオペコード、すなわちｍｏｄｒ／ｍアドレスモードデコードを表す複数の信号を生成する。これらの信号はある命令の形式が現在、命令デコーダ２２０によりデコードされているか否かを示す。これらの信号はショートデコード有効性確認ロジックにより用いられ、ショートデコード有効性確認状況を処理する。命令バイトは、命令バッファ４０８内に配列されずに格納されており、命令バイトがデコーダ４１０−４１８に転送されるときに、バイトローテータ４３０、４３２及び４３４により配列される。第１のショートデコーダＳＤｅｃ０４１０、ロングデコーダ４１６及びベクタリングデコーダ４１８は、第１のバイトローテータ４３０を共有する。第２のショートデコーダＳＤｅｃ１４１２及び第３のショートデコーダＳＤｅｃ２４１４はそれぞれ第２のバイトローテータ４３２及び第３のバイトローテータ４３４を用いる。各デコードサイクル中、３つのショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４は、３つの独立に動作し、かつ並列するバイトローテータ４３０、４３２及び４３４を用いて、最も有効に３つのショートデコードオペレーションをデコードすることを試みる。命令バッファ４０８内の適切なバイトのバイトローテータ４３０、４３２及び４３４によりそれぞれのデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４に対する多重化を行うことは概念的に先行する命令デコードオペレーションに依存するが、命令長ルックアヘッドロジック４３６はプリデコードビットを用いて、デコーダが概ね並行して動作するようにする。ロングデコーダ４１６及びベクタリングデコーダ４１８は共同で、１１命令バイトの２つの並行したデコードを実行し、第１のバイトをオペコードバイトとし、ロング命令デコードＯｐクワド或いはベクタリングデコードＯｐクワドのいずれかを生成する。ロングデコーダ４１６及びベクタリングデコーダ４１８により解析された情報は、有効なアドレスサイズ、有効なデータサイズ、現在Ｂビツト及びＤＦビット、任意のオーバーライドオペランドセグメントレジスタ、デコードされるべき次に続くターゲット命令の論理アドレスを含む。ロングデコーダ４１６及びベクタリングデコーダ４１８は、任意のセグメントオーバーライドを加えたｍｏｄｒ／ｍアドレスモードにより暗示されるデフォルトに基づいて、先行プレフィックスビット、その命令が命令にロングデコードサブセット内にあるか否かの指示、ＲＥＴ命令及び有効なオペランドセグメントレジスタを除く命令長を含むデコード信号を生成する。ショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４の何れもがショート命令をうまくデコードしないデコードサイクル中は、マクロ命令デコーダ２３０はロングデコーダ４１６を用いてロングデコードを行うことを試みる。ロングデコードが実行できない場合には、ベクタリングデコードが実行される。ある実施例では、ロングデコーダ４１６及びベクタリングデコーダ４１８は概念的に別々の独立のデコーダである。それはロングデコーダ４１６及びベクタリングデコーダ４１８が、ショートデコーダ４１０、４１２及び４１４と別々の独立のデコーダであるのと同様である。しかしながら、物理的にロングデコーダ４１６およびベクタリングデコーダ４１８は多くのロジックを共有し、同様のＯｐクワド出力を生成する。命令長が７バイトよりも長いために、或いはアドレスがディスブレイスメントに対して処理するための第３のオペレーションの発生を必要とする大きなディスブレイスメントを有するために、その命令がショートデコーダによりデコードできないようなアドレスモード制約条件を除いて、ロングデコーダ４１６によりデコードされる命令は一般に、命令のショートデコードサブセット内に含まれる。ロングデコーダ４１６はまた、ある付加的なｍｏｄｒ／ｍ命令をデコードするが、その命令はショートデコードサブセット内にはなく、ハードウェアデコーディングを保証するため十分に共有される。ロングデコーダ４１６によりデコーディングする際に用いるための命令バイトは、、第１のバイトローテータ４３０、命令バイトを第１のショートデコーダＳＤｅｃ０４１０に与える同一の命令マルチプレクサにより命令バッファ４０８から与えられる。しかしながら、第１のショートデコーダＳＤｅｃ０４１０は７バイトのみを受信するが、ロングデコーダ４１６はプレフィックスハイトを除くｍｏｄ／ｍ命令の最大長に対応する１１バイトまでの連続命令バイトを受信する。従って最初の７バイトだけは第１のショートデコーダＳＤｅｃ０４１０に接続されるが、第１のバイトローテータ４３０は１１バイト幅である。ロングデコーダ４１６は、１度に１つの命令のみをデコードし、命令バッファ４０８内の関連するプリデコード情報は用いられずに、通常無効とされる。第１のバイトローテータ４３０の最初のバイトはオペコードバイトとして完全にデコードされ、ｍｏｄｒ／ｍ命令の場合には、第２の命令バイト及び恐らく第３の命令バイトがｍｏｄｒ／ｍ及びｓｉｂバイトとして完全にデコードされる。０Ｆプレフィックスの存在はオペコードバイトのデコーディングの際に考慮される。全てのショートデコード命令は０Ｆではない、すなわち「１バイト」オペコードであるから、０Ｆプレフィックスバイトは全てのショートデコーディングを禁止する。全てのプレフィックスバイトは「１バイト」オペコード空間内に配置されるため、０Ｆプレフィックスのデコーディングは次のデコードサイクルを、ロングデコード命令或いはベクタリングデコード命令のような、２バイトオペコード命令にさせる。ｍｏｄｒ／ｍ及びｓｉｂバイトのデコーディングに基づき発生するオペレーションに加えて、第１のバイトローテータ４３０はまた、様々なプログラムカウンタにより使用するための命令長、その命令がロングデコーダを禁止する、すなわち無効とするためのｍｏｄｒ／ｍ命令であるか否かを、更にその命令がオペレーションコード（ｏｐｃｏｄｅｓ）のロングデコードサブセット内の命令であるか否かを判定する。ロングデコーダ４１６は常に３つのオペレーションを発生し、ショートデコーダ４１０、４１２及び４１４のように、ＯｐＳｅｑフィールドを除くエミュレーションコード型Ｏｐクワドの形式にてオペレーションを与える。ロングデコーダ４１６は比較的簡単なｍｏｄｒ／ｍ命令のみを使う。ロングデコードＯｐクワドは、第３のオペレーションがロードオペレーション（ＬｄＯｐ）或いはストアオペレーション（ＳｔＯｐ）であるか、並びに第４のオペレーションがＲｅｇＯｐ或いはＮＯＯＰであるかにおいてのみ異なる２つの形式を有することができる。第１のロングデコードＯｐクワドは以下の形式を有する。第２のロングデコードＯｐクワドは以下の形式を有する。＠（＜ｇａｍ＞）アドレスモード仕様は命令のｍｏｄｒ／ｍ並びに又ｓｉｂバイトにより特定されるものに対応するアドレス計算、例えば＠（ＡＸ＋ＢＸ^*４＋ＬＤ）を表す。＜ｉｍｍ３２＞及び＜ｄｉｓｐ３２＞値は、デコードされた命令がそのような値を含むときに、即値及びディスプレイスメント命令バイトを含む４バイト値である。ロングデコーダ４１６は、第１のショートデコーダ４１０のように先行デコードサイクル中にショートデコーダによりデコードされる任意のプレフィックスバイトの存在を考慮してオペレーションを発生する。有効なアドレスサイズ、データサイズ、オペランドセグメントレジスタ値、現在Ｂビットはロングデコーダ４１６に与えられ、オペレーションを発生するために用いられる。間接サイズ、すなわちセグメントレジスタ規則子はロングデコーダ４１６により発生する最終的なオペレーション内に含まれない。いくつかの条件のみが、別の有効なロングデコードを禁止、すなわち無効とする。そのような条件の１つが、命令のロングデコードサブセットに含まれない命令オペレーションコード（ｏｐｃｏｄｅ）である。第２の条件はデコードされた命令に対する命令バッファ４０８バイトの全てが有効ではないということである。ベクタリングデコーダ４１８は、ショートデコーダか或いはロングデコーダ４１８かのどちらかによってデコードされない命令を処理する。ベクタリングデコードはロングデコーディングが可能であり、しかも十分な有効バイトが利用可能であるようなデフォルトケースである。一般にベクタリングデコーダ４１８により処理される命令はショートデコード或いはロングデコードサブセットに含まれないばかりでなく、ディスエーブルされるデコーディング、すなわち例外条件の検出のような他の条件から導かれる。通常のオペレーション中、非ショート命令および非ロング命令のみがベクタリングされる。しかしながら全ての命令がベクタリングされる場合もある。未定義のオペコードは常にベクタリングされる。プレフィックスバイトのみが常にデコードされる。プレフィックスバイトはショートデコーダ４１０、４１２及び４１４により常にデコードされる。例外条件がデコード中に検出されるとき、ベクタリングデコードは一般に、デコードされた命令の命令バイトの有効性に関係なくデコードの他の形式をオーバーライドすることを強制する。検出された例外条件がベクタリングデコードサイクルを強制するとき、発生したＯｐクワドは未定義であり、スケジューラ２６０対して与えるためのＯｐクワド有効ビットは０にされる。Ｏｐクワド有効ビットは、オペレーションがスケジューラ２６０に対してロードされるべきでないということを、スケジューラ２６０に知らせる。結果的に、例外ベクタリングデコードサイクル中、Ｏｐクワドはスケジューラ２６０にロードされない。いくつかの条件がベクタリングデコードを禁止、すなわち無効とする。そのような条件の１つが命令バッファ４０８内の全てのバイトが有効ではないということである。命令がベクタリングされるとき、制御はエミュレーションコードエントリポイントに移される。エミュレーションコードエントリポイントは内部エミュレーションコードＲＯＭ２３２或いは外部エミュレーションコードＲＯＭ２３２のどちらかにある。エントリポイントアドレスから開始するエミュレーションコードは、命令をエミュレートするか、或いは適切な例外処理を開始する。ベクタリングデコードサイクルはマクロ命令デコーダ２３０デコードサイクルと考えられる。ベクタリングデコードの場合には、マクロ命令デコーダ２３０はベクタリングクワドを発生し、エミュレーションコードアドレスをエミュレーションコードＲＯＭ２３２内に発生する。最初のベクタリングデコードサイクルの後、エミュレーションＯｐＳｅｑからの復帰（ＥＲＥＴ）が起こるまで、命令がエミュレーションコードＲＯＭ２３２或いはエミュレーションコードＲＡＭ２３６により発生するが、マクロ命令デコーダ２３０は動作しないままである。エミュレーションからの復帰（ＥＲＥＴ）の順序付け動作は、マクロ命令デコーダ２３０デコーディングに復帰する。最初のベクタリングデコードサイクルに後続するデコードサイクル中、マクロ命令デコーダ２３０は動作しないままであり、ＥＲＥＴが起こった後、デフォルトにより次の「逐次」命令をデコードするために待ち状態にはいるまで、引き続き次の「逐次」命令をデコードすることを試みるが、デコードサイクルは繰り返し無効とされる。ベクタリングデコーダ４１８により使用する、すなわちデコードするための命令バイトは、第１のショートデコーダＳＤｅｃ０４１０及びロングデコーダ４１６に命令バイトを与える命令マルチプレッサである、第１のバイトローテータ４３０により、命令バッファー４０８から与えられる。ベクタリングデコーダ４１８はプレフィクスバイトを除くｍｏｄｒ／ｍ命令の最大長に対応する、１１バイトまでの連続する命令バイトを受信する。従って、第１のバイトローテータ４３０の全１１バイト幅は、ロングデコーダ４１６及びベクタリングデコーダ４１８の両方に分散される。命令バッファー４０８内のプリデコード情報は、ベクタリングデコーダ４１８により用いられる。ロングデコーダ４１６の場合には、第１のバイトローテータ４３０の最初のバイトは、オペコードバイトとして完全にデコードされ、ｍｏｄｒ／ｍ命令の場合には、第２の命令バイト及びおそらく第３の命令バイトがｍｏｄｒ／ｍおよびｓｉｂバイトとしてそれぞれ完全にデコードされる。ベクタリングデコーダ４１８は、先行デコードサイクル中，ショートデコーダによりデコードされる任意のプレフィクスバイトの存在を考慮してオペレーションを発生する。０Ｆプレフィクスの存在はオペコードバイトのデコードの際に考慮される。ｍｏｄｒ／ｍ及びｓｉｂバイトのデコーディングに基づきオペレーションを発生することに加えて、第１のバイトローテータ４３０はまた、様々なプログラムカウンタにより使用するための命令長、その命令がロングデコーダを禁止、すなわち無効とするためのｍｏｄｒ／ｍ命令であるか否か、或いはその命令がオペレーションコード（オペコード）のロングデコードサブセット内の命令であるか否かを判定する。そうでない場合には、ベクタリングデコードが開始される。有効なアドレスサイズ、データサイズ及びオペラアンドセグメントレジスタ値は、ベクタリングデコーダ４１８に与えられ、オペレーションを発生するために用いられる。間接サイズ、すなわちセグメントレジスタ規則子はベクタリングデコーダ４１８により発生する最終的なオペレーション内に含まれない。ベクタリングデコードサイクル中、ベクタリングデコーダ４１８はベクタリングＯｐクワドを発生し、エミュレーションコードエントリーポイントすなわちベクトルアドレスを発生し、エミュレーション環境を初期化する。ベクタリングＯｐクワドが様々な情報を渡すために特定され、エミュレーション環境スクラッチレジスタを初期化する。エミュレーションコードエントリポイント、すなわちベクトルアドレスの値は、０Ｆプレフィクス、ＲＥＰプレフィクス或いはそれと同様の存在のような他の情報を加えた、第１及び第２の命令バイト、例えばオペコード並びにｍｏｄｒ／ｍバイトのデコードに基づく。例外条件により発生するベクタリングの場合には、エントリポイント、すなわちベクトルアドレスは簡単なエンコードされた例外規則子に基づく。エミュレーション環境は環境依存性を解決するために格納される。すべてのショートデコーダ４１０、４１２、４１４及びロングデコーダ４１６が、オペレーションが間接サイズすなわちレジスタ規則子含まないように発生するとき、有効なアドレス及びデータサイズへの依存性のような、環境依存性を直接解決する。しかしながらエミュレーションコードオペレーションは、エミュレートされている命令の特別な事例の場合、そのように有効なアドレス及びデータサイズ値を参照する。エミュレーション環境はベクタリングされる特別な命令に関連するこの付加的な情報を格納するために用いられる。この情報は、汎用レジスタ番号、有効なアドレス及びデータサイズ、有効なオペランドセグメントレジスタ番号、プレフィクスバイトカウント及びＬＯＣＫプレフィクスの存在の記録を含む。エミュレーション環境はまた、ｍｏｄｒ／ｍｒｅｇフィールドをロードし、ｍｏｄｒ／ｍｒｅｇｍフィールドはｒｅｇおよびｒｅｇｍレジスタ内にロードされる。エミュレーション環境は、有効なベクタリングデコードサイクルの最後で初期化され、ＥＲＥＴコードが発生するまで、エミュレーションコードによる命令のエミュレーションの実質的な期間中、初期状態のままである。ベクタリングデコーダ４１８は４つの形式の１つにてＯｐクワドの４つのオペレーションを発生する。すべての４つの形式は３つのＬＩＭＭオペレーションを含む。４つの形式はＬＩＭＭオペレーションの即値において及び第３のオペレーシヨンがＬＥＡオペレーション或いはＮＯＯＰオペレーションであるか否かにおいてのみ異なる。第１のベクタリングデコードＯｐクワドは以下の形式を有する。第２のベクタリングデコードＯｐクワドは以下の形式を有する。第３のベクタリングデコードＯｐクワドは以下の形式を有する。第４のベクタリングデコードＯｐクワドは以下の形式を有する。ベクタリングＯｐクワドの最初の２つの形式はほとんどのデコーダに対して適用される。第１の形式は、ＬＥＡオペレーションが計算するために用いられ、ｔｒｅｇ内に一般のアドレスモード有効オペランドアドレスをロードするメモリ参照ｍｏｄｒ／ｍ命令に対して用いられる。第２の形式は非ｍｏｄｒ／ｍ及びレジスタ参照ｍｏｄｒ／ｍ命令に対して用いられる。第２の形式を有する命令の場合、オペコードバイトに後続する命令バイトを含む限りにおいて＜ｉｍｍ３２＞及び＜ｄｉｓｐ３２＞値は有効なままであるが、アドレスは計算される必要がない。ベクタリングＯｐクワドの第３の形式は、いくつかの隣接する非ｍｏｄｒ／ｍ命令に加えた、すべてのストリング命令に対して用いられる。ベクタリングＯｐクワドの第４の形式は、ニアＲＥＴ命令に対する特殊なベクタリング及びエミュレーション要件を支援する。マクロ命令デコーダ２３０は４つのプログラムカウンタを有し、３つのデコードプログラムカウンタ４２０、４２２及び４２４、更に１つのフェッチプログラムカウンタ４２６を含む。第１のデコードプログラムカウンタは、命令ＰＣ４２０と呼ばれ、第１のバイトの論理アドレスであり、デコードされている現在の命令或いは、現在デコードしている命令がないなら、デコードされるべき次の命令のいづれかの任意のプレフィクスバイトを含む。デコードペレーションが複数命令デコードである場合には、命令ＰＣ４２０はデコードされるべき複数の命令の第１の命令を指す。命令ＰＣ４２０は命令の構造的なアドレスに対応し、例外の処理に対して命令障害プログラムカウンタを発生させるために用いられる。命令ＰＣ４２０は対応するＯｐクワドを用いてスケジューダーに渡され、スケジューラ２６０のオペレーションコミットユニット（ＯＣＵ）（図示せず）により用いられ、例外処理中に退避されるべき命令障害プログラムカウンタを生成する。Ｏｐクワドがマクロ命令デコーダ２３０により発生するときは、現在命令ＰＣ４２０値はＯｐクワドにタグ付けされ、Ｏｐクワドと共にスケジューラ２６０Ｏｐクワドエントリにロードされる。第２のデコードプログラムカウンタは、論理デコードＰＣ４２２と呼ばれ、デコードされるべき次の命令バイトの論理アドレスであり、オペコードバイト或いはプレフィクスバイトのどちらかをアドレス指定する。第３のプログラムカウンタは、リニアデコードＰＣ４２４と呼ばれ、デコードされるべき次の命令バイトのリニアアドレスであり、オペコードバイト或いはプレフィクスバイトのいづれかをアドレス指定する。論理デコードＰＣ４２２及びリニアデコードＰＣ４２４は同一の命令バイトを指す。リニアデコードＰＣ４２４は第１のバイトローテータ４３０にて現在の命令バイトのアドレスを指定する。マクロ命令デコーダ２３０内の種々のデコーダは、プレフィクスが１バイト命令として通常に処理されるように、プレフィクスバイトか或いは任意のプレフィクスバイトを引いた全命令のどちらかをデコードする、すなわち消費することに基づいて機能する。それ故命令とプレフィクスバイトとの間のアドレス境界は、命令境界よりも重要である。従って各デコードサイクルの開始時、デコードされるべき次の命令バイトは真の命令の開始である必要は無い。デコードサイクルの開始時には、論理デコードＰＣ４２２及びリニアデコードＰＣ４２４は、デコードされるべき次の命令の論理及びリニアアドレス、命令あるいはプレフィクスバイトのいずれかを含む。リニアデコードＰＣ４２４は、命令バッファ４０８にアクセスするために、デコーディング処理中に用いられる１次プログラムカウンタ値である。リニアデコードＰＣ４２４は、１サイクルのデコードに対する開始点を表し、詳細には命令バッファ４０８から、第１のショートデコーダ４１０への、並びにロングデコーダ４１６及びベクタリングデコーダ４１８への、バイトを供給するバイトローテータを制御する。リニアデコードＰＣ４２４はまた、任意の更なるショートデコード命令或いはプレフィクスバイトの命令アドレスを確定し、従って第２のショートデコーダ４１２及び第３のショートデコーダ４１４に供給するバイトローテータに対して制御信号を発生するための基準点でもある。リニアデコードＰＣ４２４はまた２次的に動作し、プレフィクスバイトがデコードされる前に、新しい命令の第１のデコードサイクル中にブレークポイント照会のための検査を行い、さらに有効な命令デコードサイクル中にマクロ命令デコーダ２３０によるコードセグメントオーバーランのための検査を行う。論理デコードＰＣ４２２はＣＡＬＬ命令を含む、プログラムカウンタ関連転送コントロール命令に対して用いられる。論理デコードＰＣ４２２は分岐ユニット２３４に与えられ、分岐ターゲットアドレスを計算するためにＰＣ関連転送コントロール命令のディスプレイスメント値と合計される。論理デコードＰＣ４２２はまた、命令のエミュレーションコードエミュレーションを支援する。次の逐次論理デコードプログラムカウンタ（ＰＣ）４２２は一般的な使用のためのベクタリングＯｐクワドによる一時的なレジスタ内の記憶機構からのエミュレーションコードにて使用可能である。例えば、次の逐次論理デコードＰＣ４２２は、ＣＡＬＬ命令がスタック上にプッシュする復帰アドレスを与えるために用いられる。次の論理デコードＰＣ４２８は、次の逐次論理デコードプログラムカウンタ値にセットされ、論理デコードＰＣ４２２のユーティリティを超える機能的なユーティリティを有する。次の論理デコードＰＣ４２８はマクロ命令デコーダ２３０によりデコードされるＣＡＬＬ命令に対する復帰アドレスを直接供給する。次の論理デコードＰＣ４２８はまた、ベクタリングＯｐクワド内のオペレーションの１つを介して、ベクタリングデコードサイクル中にエミュレーションデコード論理に渡される。デコードサイクル中、リニアデコードＰＣ４２４はデコードされるべき次の命令バイトを指す。リニアデコードＰＣ４２４の４つの最下位ビットは、命令バッファ４０８内の第１の命令バイトを指しており、それにより命令キャッシュ２１４内の第１及び後続する命令バイトを配列するために必要とされるバイトローテーション量を直接指示する。第１のバイトローテータ４３０は命令マルチプレクサ、詳細には１６：１バイトプレクサであり、リニアデコードＰＣ４２４量だけオフセットされる命令バッファ４０８内のバイトにアクセスする。第１のバイトローテータ４３０は、第１のショートデコーダＳＤｅｃ０４１０に対して７バイト幅であり、ロングデコーダ４１６及びベクタリングデコーダ４１８の組み合わせに対しては１１バイト幅である。第１のショートデコーダＳＤｅｃ０４１０、ロングデコーダ４１６及びベクタリングデコーダ４１８内で共有される論理は、第１の命令に対する第１の命令長値ＩＬｅｎ０を発生する。第２のバイトローテータ４３２及び第３のバイトローテータ４３４は７バイト幅命令マルチプレクサであり、詳細には１６：１バイトマルチプレクサである。第２のバイトローテータ４３２は、リニアデコードＰＣ４２４量及び第１の命令長ＩＬｅｎ０の合計だけオフセットされる、命令バッファ４０８内のバイトにアクセスする。第２のショートデコーダＳＤｅｃ１４１２における論理は、第２の命令に対する第２の命令長値ＩＬｅｎ１を発生する。第３のバイトローテータ４３４はリニアデコードＰＣ４２４量、並びに第１の命令長ＩＬｅｎ０及び第２の命令長ＩＬｅｎ１の合計だけオフセットされる、命令バッファ４０８内のバイトにアクセスする。バイトローテータ４３０、４３２及び４３４は命令バイトを多重化するが、プリデコードビットは含まない。命令バイトローテータ４３０、４３２及び４３４はプリデコード情報を用いて制御され、その中の第１オペコードバイト、すなわち第１の命令の最初のバイトに関連するプリデコードビットは第２のローテータ４３２を直接制御する。第２の命令の最初のバイトは第３のローテータ４３４を直接制御する。各プリデコードコードは命令長を暗に示すが、次のローテータに適用されるものはポインターである。ポインターは次の命令に対するプログラムカウンタを達成するための長さを加えた、現在の命令におけるプログラムカウンタの４つの最下位ビットを得ることにより導かれる。マクロ命令デコーダ２３０内の全てのプログラムカウンタ４２０、４２２、４２４及び４２８は命令及び例外処理において初期化される。この初期化は複数の信号源によってアクチベート（activate）される。第１に、ＰＣ関連制御転送命令がデコードされ且つ実行されると予測されると、ターゲット分岐アドレスが分岐ユニット２３４によって供給される。第２に、近くのＲＥＴ命令がデコードされると、予測されたリターンターゲットアドレスがリターンアドレススタック（図示せず）によって供給される。第３に、誤って予測された分岐条件（ＢＲＣＯＮＤ）オペレーションのためにマクロ命令デコーダ２３０がスケジューラ２６０によってプロセッサ１２０内の残りの回路と共にリスタートされるとき、スケジューラ２６０は別の正しい分岐アドレスを生成する。第４として、レジスタユニット２４４（プライマリＲｅｇＯＰ実行ユニット）は、ＷＲＩＰＲegＯpが実行されるとき新たなデコードアドレスを供給する。ＷＲＩＰＲegＯpの実行によって、エミュレーションコードが明示的に命令デコードをリダイレクト（redirect）することが可能となる。４つの全ての場合において、３つのデコードプログラムカウンタ４２０、４２２及び４２４を同時に再初期化するべく論理アドレスが供給され且つ使用される。リニアデコードＰＣ４２４に対しては、供給された論理アドレスをその時のコードセグメントベースアドレスに加えることによってリニアアドレス値が供給され、リニアデコードＰＣ４２４にロードするための対応するリニアアドレスが生成される。論理アドレスは現命令（currentinstruction）ＰＣ４２０及び論理デコードＰＣ４２２にロードされる。各デコードサイクルに対し次の再初期化まで、マクロ命令デコーダ２３０は現命令ＰＣ４２０、論理デコードＰＣ４２２及びリニアデコードＰＣ４２４を順次的に且つ同期して更新し、マクロ命令デコーダ２３０の個々のデコーダによって命令バイトがデコードされ消費（consume）される。命令長さＩｌｅｎ０及びＩｌｅｎ１は順次的に生成される。並列オペレーションをエミュレートすることによってこの順次的処理を速めるため、命令長さルックアヘッド論理（instruction length lookahead logic）４３６は、命令バッファ４０８内の各命令バイトの長さを示す４つのプリデコードビットを用いて命令長さＩｌｅｎ０及びＩｌｅｎ１を速やかに特定する。命令バッファ４０８内の第１の命令バイトのｏｐｃｏｄｅバイトに関連づけられたプリデコードビット（第１命令バイトは第１ショートデコーダＳＤｅｃ０４１０にマルチプレックスされる）は、命令バッファ４０８内の第２の命令バイトのｏｐｃｏｄｅバイトのバイトインデックス（byte index）を直接指定する。命令バッファ４０８内の第２の命令バイトのｏｐｃｏｄｅバイトに関連づけられたプリデコードビット（第２命令バイトは第２ショートデコーダＳＤｅｃ１４１２にマルチプレックスされる）は、命令バッファ４０８内の第３の命令バイトのｏｐｃｏｄｅバイトのバイトインデックスを直接指定する。命令長さルックアヘッド論理４３６には、命令バッファ４０８内の第２及び第３命令バイトのｏｐｃｏｄｅバイトのバイトインデックスを生成するため２つの４ビット幅１６対１マルチプレクサが含まれる。また、命令ルックアヘッド論理４３６はプリデコードビットのセットの有効性を判定するための論理を含む。プリデコードビットは、関連する命令バイトが有効なショートデコード命令の開始であるとき有効である。詳述すると、命令ルックアヘッド論理４３６は、命令バッファ４０８内の所与のバイトに対する複数のプリデコードビットが同じバイトを指す（そのバイトから始まる命令に対し０長さを意味する）か否かを判定する。そうである場合、そのバイトはショートデコード命令の開始ではなく、従ってそれ以上ショートデコーディングはできない。そうでない場合、ショートデコードオペレーションは可能であり、プリデコードビットは次の命令の開始を指す。主メモリ１３０と命令キャッシュ２１４との間に接続されたプリデコーダ２７０は８つの論理ユニットを有しており、それらは各々関連する命令バイト及びある場合にはそれに続く１若しくは２つの命令バイトの検査（examine）を行う。第１命令バイトはｏｐｃｏｄｅバイトとしてデコードされ、第２及び第３命令バイトは、そのｏｐｃｏｄｅバイトがｍｏｄｒ／ｍｏｐｃｏｄｅである場合、ｍｏｄｒ／ｍ及びｓｉｂバイトとしてデコードされる。これら３つのバイトに基づき、命令長さが決定され、その命令が“ｓｈｏｒｔ”命令として分類されるかどうかが判定される。命令の長さは、その論理ユニット１６の論理ユニットに対する位置に対応する４ビットの固定値に加えられ、命令長さルックアヘッド論理４３６によって使用されるバイトインデックスを決定する。このバイトインデックスは、命令がショート命令の基準を満たす場合、プリデコードビットの値としてセットされる。ショート命令の基準に合わない命令バイトに対しては、プリデコードビットはその論理ユニットの１６の論理ユニットに対する位置に対応する４ビットの固定値にセットされ、０の命令長さを示すべくインクレメントされない。命令長さが０であるということは、その命令がショート命令ではないということを意味する。ショートデコード命令は７バイトより長くはならず、また最上位ビットは３つのプリデコードビット及び関連する固定されたバイトアドレスから容易に再構成されるため、プリデコードビットは４ビットから３ビットへと切りつめられる。プリデコードビットの３ビットから４ビットへの拡張は、命令キャッシュ２１４の１６の命令バイトに対応する１６の論理ユニットを有するプリデコード拡張論理（predecodeexpansion logic）４４０によって実行される。プリデコード拡張論理４４０の１６の論理ユニットは、命令バイトが命令キャッシュ２１４からフェッチされ命令バッファ４０８へと送られるとき、独立して且つ同時にプリデコードビットに対して作用する。プリデコードされて命令キャッシュ２１４へとロードされる３２の命令バイトのうち最後の２つは、プリデコーダ２７０によって検査される１または２バイトのみを有する。ｍｏｄｒ／ｍｏｐｃｏｄｅに対しては、完全な命令長さは決定できない。従って、プリデコーダ２７０内のバイト１４及び１５に対する論理ユニットは、バイト０乃至１３に対する論理ユニットから変更（modify）される。命令バイト１５に対して、プリデコーダ２７０の論理ユニット１５は全てのｍｏｄｒ／ｍｏｐｃｏｄｅ及び非ショートデコード命令に対し０の命令長さを強制する。命令バイト１４に対しては、ｍｏｄｒ／ｍｏｐｃｏｄｅに対して０の実効命令長さが強制されるが、アドレスモードでは確実に命令長さを決定するためｓｉｂバイトの検査が要求される。これは非ショート命令に対しても同様である。各デコードサイクル中、マクロ命令デコーダ２３０はいくつかの例外条件に対する検査を行う。例外条件は命令ブレイクポイント、未完了のマスク不可能割り込み（ＮＭＩ）、未完了の割り込み（ＩＮＴＲ）、コードセグメントオーバーラン、命令フェッチページフォルト、１６バイトより大きい命令長、ＬＯＣＫプレフィクスを有するＬＯＯＫ不可能命令、浮動小数点利用使用不可条件、未完了の浮動小数点誤差条件を含む。ある条件は別の有効なデコードサイクル中のみ評価され、他の条件はそのサイクル中あらゆるデコーディング動作とは関係なく評価される。起動例外条件が検出されるとき、ショートデコードサイクル、ロングデコードサイクル及びベクタリングデコードサイクルを含むすべての命令デコードサイクルは禁止され、「例外」ベクタリングデコードは、例外検出に従ってそのデコードサイクルにて強制される。例外条件の認識は、例えば、ショート及びロング或いはベクタリングデコーダＯｐクワドではなく、エミュレーションコードＯｐクワドがスケジューラー２６０により許容されるとき、マクロ命令デコーダ２３０の休止によってのみ無効にされる、禁止される。実質的に、あらゆる例外条件の認識及び処理は、ＥＲＥＴＯｐｓｅｑがマクロ命令デコーダ２３０に対する制御を復帰するまで遅延される。例外ベクタリングを強制するデコードサイクル中に、専用エミュレーションコードベクトルアドレスが通常の命令ベクトルアドレスに代わって生成される。ロングデコーダ４１６及びベクタリングデコーダ４１８によって生成されるベクタリングＯｐクワドは未定義である。例外ベクトルアドレスは認識され、処理される特定の例外条件を特定するための下位ビットを除き、固定値である。複数の例外条件が同時に検出されるとき、例外は前オーダにてオーダされ、最優先例外が認識される。命令ブレイクポイント例外、最優先例外条件はリニアデコードＰＣ４２４がプレフィクスを含む命令の最初のバイトを指すとき認識され、リニアデコードＰＣ４２４は命令ブレイクポイントとしてイネーブルされるブレイクポイントアドレスに一致し、いずれの命令ブレイクポイントマスクフラグもクリアされない。１つのマスクフラグ（ＲＦ）は特に、命令ブレイクポイントの認識をマスクする。別のマスクフラグ（ＤＮＴＦ）は、一時的にＮＭＩ要求及び命令ブレイクポイントをマスクする。未完了のＮＭＩ例外、下から２番目の優先例外はＮＭＩ要求が未完了であり、かついずれのＮＭＩマスクフラグもクリアされないとき認識される。１つのマスク（ＮＦ）は特にマスク不可能割り込みをマスクする。別のマスクフラグ（ＢＮＴＦ）は一時的にＮＭＩ要求及び命令ブレイクポイントをマスクする。未完了のＩＭＴＲ例外、未完了のＮＭＩ例外に後続する優先順位の次の例外は、ＩＮＴＲ要求が未完了であるとき認識され、割り込みフラグ（ＩＦ）及び一時的割り込みフラグ（ＩＴＦ）がクリアされる。コードセグメントオーバラン例外、未完了のＩＮＴＲ例外に後続する優先順位における次の例外は、マクロ命令デコーダ２３０が現在コードセグメント制限を越える命令の組を有効にデコードすることを試みるとき認識される。命令フェッチページフォルト例外は、コードセグメントオーバーラン例外に対してすぐ下の優先順位を有しており、別の命令或いはプレフィクスバイトのデコーディングが可能になる前に、マクロ命令デコーダ２３０が命令バッファ４０８からの付加的な有効命令バイト及び、ページフォルトが現在命令フェッチにて発生することを示す命令翻訳ルックアサイドバッファ（ＩＴＢ）信号を必要とするとき認識される。命令フェッチコントロール回路２１８のフォルティング条件は、ページフォルトがマクロ命令デコーダ２３０により認識され、後続する例外処理プロセッシングが停止し、かつ新しいアドレスに対してフェッチする命令を再度割り当てるまで、ＩＴＢがページフォルト連続的にを報告するように、繰り返し試行される。ＩＴＢからのフォルト指示は、命令キャッシュ２１４からロードされる命令と同じタイミングを有し、それ故後続デコードサイクルにおいてレジスタされる。ＩＴＢはフェッチングが新しい命令アドレスに再度割り当てられるまで、マクロ命令デコーダ２３０がフォルト指示を保持するように、連続する命令フェッチ試行において、フォルトを信号化する必要はない。ページフォルトを認識すると、付加的なフォルト情報が専用レジスタフィールドにロードされる。１６バイトより大きい命令長例外は、命令フェッチページフォルト例外のすぐ下の優先順位を有し、マクロ命令デコーダ２３０が１５バイトより大きいプレフィクスバイトを含む全長を有する命令を有効にデコードすることを試みるとき認識される。１６バイトより大きい命令長例外は、実際の命令がデコードされる前にプレフィクスバイト数をカウントし、デコードされるとき命令の残りの長さを計算することにより検出される。プレフィクスバイト及び残りの命令長の合計が１６バイトより大きい場合には、エラーが認識される。ＬＯＣＫプレフィクスを有するロック不可能命令例外は、マクロ命令デコーダ２３０がＬＯＣＫプレフィクスを有する命令を有効にデコードすることを試み、その命令がロック可能命令サブセットに含まれないとき認識される。ロック不可能ＬＯＣＫ命令例外はオペコードバイトのデコード及び０Ｆプレフィクスの存在に基づき検出される。ロック不可能ＬＯＯＫ命令例外は、ＬＯＣＫプレフィクスがショートデコード及びロングデコードを検出するため、ベクタリングデコードサイクル中のみ生じる。浮動小数点使用不可例外は、最も低い優先順位に次いでおり、マクロ命令デコーダ２３０がＷＡＩＴ命令或いはプロセッサコントロールＥＳＣではないＥＳＣ命令を有効にデコードすることを試み、浮動小数点エラーの報告が未完了であるとき認識される。マクロ命令デコーダ２３０は、０Ｆプレフィクスの存在に加えて、オペコード及びｍｏｄｒ／ｍバイトのデコーディングに基づいて、不動小数点使用不可例外を検出する。各デコードサイクル中、マクロ命令デコーダ２３０はいくつかの形式の１つ或いはそれ以上の命令の命令デコードを実行することを試みる。一般にマクロ命令デコーダ２３０は、１つ或いは複数のショートデコードのどちらか、１つのロングデコード或いは命令ベクタリングデコードを有効に実行する。場合によりデコードは、起動例外条件の検出、命令バッファ４０８或いはマクロ命令デコーダ２３０の十分な有効バイト数の欠如を含む３つのタイプの条件の場合に有効に行われないか、或いは外部的な理由により進捗しない。起動例外条件が検出されるとき、すべての形式の命令デコードは禁止され、例外条件の検出に続く第２のデコードサイクル中、例外ベクタリングデコードサイクルが強制され、無効なＯｐクワドを生成する。十分に有効バイト数が命令バッファ４０８において使用可能でないとき、有効なバイトが命令バッファ４０８内に保持されないか或いは、少なくとも第１のオペコードが有効であり、かつデコーダの１つが命令をデコードするが、デコードされた命令長が、現在すべてが有効ではない命令バッファ４０８において、さらに有効なバイトを必要とするかのどちらかである。外部的理由がマクロ命令デコーダ２３０の進捗を妨げるとき、スケジューラ２６０が一杯で、デコードサイクル中の更なるＯｐクワドを受け入れることができないか、或いはマクロ命令デコーダ２３０がデコーディングへの復帰を待つことを休止するように、現在エミュレーションコードＯｐクワドを受け入れているかのどちらかである。後者２つの場合には、マクロ命令デコーダ２３０のデコード状態は進捗を禁止され、マクロ命令デコーダ２３０は次のデコードサイクルにおいて単純に同一のデコードを繰り返す。マクロ命令デコーダ２３０禁止の制御は、各デコーダに対応する信号を有するデコード有効信号の組の発生に基づく。各デコーダに対して、デコーダが有効にデコードを実施することができるかどうか否かを判定するためのデコード有効信号に組み合わされる複数の理由がある。すべてのデコーダに対するデコーダ有効信号はそのとき監視され、合わせて、実行するデコードサイクルのタイプを確定する。デコードサイクルのタイプは、デコードを実行する特定のデコーダを示す。外部的理由がまた評価され、選択されたデコードサイクルタイプが有効であるか否かを判定する。デコードサイクルの選択したタイプを示す信号は、代わりとなる次のデコードＰＣ値のように、異なるデコーダにより発生するマクロ命令デコーダ２３０に対する内部の様々な信号間で選択し、またショートデコーダ、ロングデコーダ４１６及びベクタリングデコーダ４１８により発生するＯｐクワドからのスケジューラ２６０に適用される入力Ｏｐクワドを選択するＯｐクワドマルチプレクサ４４４を制御するためにも適用される。ベクタリングデコードサイクルの場合には、マクロ命令デコーダ２３０はまた、内部エミュレーションコードＲＯＭ２３２或いは外部エミュレーションコードＲＡＭ２３６のいずれかにおけるエントリーポイントに対するベクタリングを開始する信号を発生する。マクロ命令デコーダ２３０はそのとき、スケジューラ２６０内にフェッチし、ロードするエミュレーションコードの起動持続時間を監視する。命令デコーダ２２０は、オペレーションが投機的に実行されるように分岐予測を実行するための分岐ユニット（図示せず）を含んでいる。パイプラインドレイニング予測誤り（pipeline-draining misprediction）が回避されるように分岐が速やかに且つ正確に処理されると、out-of-orderプロセッサのパフォーマンスが向上する。プロセッサ１２０は２レベル分岐予測アルゴリズムを採用している。この分岐予測アルゴリズムは、“ＣＯＮＦＩＧＵＲＡＢＬＥＢＲＡＮＣＨＰＲＥＤＩＣＴＩＯＮＦＯＲＡＰＲＯＣＥＳＳＯＲＰＥＲＦＯＲＭＩＮＧＳＰＥＣＵＬＡＴＩＶＥ”というタイトルの米国特許第５，４５４，１１７号（Ｐuziol et al，１９９５年９月２６日発行）、“ＴＷＯ-ＬＥＶＥＬＢＲＡＮＣＨＰＲＥＤＩＣＴＩＯＮＣＡＣＨＥ”というタイトルの米国特許第５，３２７，５４７号（Ｓtiles et al，１９９４年７月５日発行）、“ＴＷＯ-ＬＥＶＥＬＢＲＡＮＣＨＰＲＥＤＩＣＴＩＯＮＣＡＣＨＥ”というタイトルの米国特許第５，１６３，１４０号（Ｓtiles et al，１９９２年１１月１０日発行）、及び“ＩＮＴＥＧＲＡＴＥＤＳＩＮＧＬＥＳＴＲＵＣＴＵＲＥＢＲＡＮＣＨＰＲＥＤＩＣＴＩＯＮＣＡＣＨＥ”というタイトルの米国特許第５，０９３，７７８号（Ｆavor et.al，１９９３年３月３日発行）に詳しく開示されている。プロセッサ１２０は更に、８，１９２エントリの分岐履歴テーブル（ＢＨＴ）（図示せず）を用いている。分岐履歴テーブルは、４つのプログラムカウンタビットをグローバル分岐履歴の９つのビットと組み合わせることによってインデックス付けされる。各ＢＨＴエントリは２つの履歴ビットを含む。ＢＨＴはデュアルポートＲＡＭであり、読み取り／参照アクセスと、書き込み／更新アクセスの両方が可能である。ＢＨＴの参照及び更新は、１つのクロックサイクルの反対側の半位相（halfphase）で行われるため衝突することはない。ＢＨＴの多数のエントリが適切な集積回路エリア内に供給されるが、これはＢＨＴは条件付き分岐の方向を予測するのみでありエントリはタグ付けされず予測された分岐ターゲットアドレスは１６エントリのリターンアドレススタック（図示せず）を除いて記憶されないからである。従って、ＢＨＴへのアクセスはキャッシュ状構造への直接マッピングに類似している。即ち、ＢＨＴはＢＨＴ内のエントリへのアクセスのためインデックス付けされ、アクセスされるエントリは分岐命令であるとされる。リターン以外の分岐に対しては、デコードサイクルにおいてターゲットアドレスが計算される。ターゲットアドレスは並列加算器（図示せず）を複数用いることによって十分高速に計算され、分岐命令のロケーションが分かる前に全ての可能なターゲットアドレスが計算される。デコードサイクルの終了までに、（もしあるのであれば）どのターゲットアドレス結果が有効かが決定される。ある分岐が選択されると予測される場合、ターゲットアドレスはすぐに分かり、ターゲット命令は続くサイクルにおいてフェッチされ、１サイクルの分岐選択ペナルティ（one-cycle taken-branch penalty）が生じる。分岐選択ペナルティは分岐ターゲットバッファ（ＢＴＢ）４５６を用いることによって回避することができる。ＢＴＢ４５６は１６のエントリを含み、各エントリは１６の命令バイトと関連するプリデコードビットとを有する。ＢＴＢ４５６は分岐アドレスによってインデックス付けされ、デコードサイクルにおいてアクセスされる。ＢＨＴ（図示せず）が選択される分岐を予測する際、ＢＴＢ４５６のキャッシュヒットに対してＢＴＢ４５６から命令が命令デコーダ２２０に送られ、分岐選択ペナルティが回避される。各デコードサイクルにおいて、ＢＴＢ４５６をアドレス指定するのに直接マップ形式でリニアデコードＰＣ４２４が使用される。もし、ＰＣ関連条件付き制御転送命令がショートデコーダによってデコードされ且つこの制御転送が実行されると予測された場合に、ＢＴＢエントリに対してヒットが発生すると（デコードサイクルの終了前に認識される）、２つの動作が発生する。第１に、命令キャッシュ２１４に向けられた初期ターゲットリニアフェッチアドレス（initial target linear fetch address）が、実ターゲットアドレス（actual target address）から、ＢＴＢエントリ内に格納された有効なターゲットバイトの直後の命令バイトを指す値に変更される。この修飾されたフェッチアドレスはＢＴＢエントリ内に格納され、ＢＴＢエントリから直接アクセスされる。第２に、エントリからの命令バイト及びプリデコード情報がデコードサイクルの終了時に命令バッファ４０８にロードされる。ＰＣ関連条件付き制御転送命令がショートデコーダによってデコードされこの制御転送が実行されると予測される場合にミスが発生すると、新たなＢＴＢエントリがターゲット命令フェッチの結果と共に生成される。詳述すると、ターゲット命令バイトの命令キャッシュ２１４から命令バッファ４０８への最初の有効なロードと同時に、選択されたＢＴＢエントリに同じ情報がロードされ、前の内容を書き換える。ミスが発生しない場合、ターゲットフェッチ及び命令バッファ４０８のロードは通常通りに進行する。各エントリはタグ部とデータ部を含む。データ部は１つのメモリバイトと３つの関連するプリデコードビットを含む１６の拡張された命令バイトを保持する。メモリバイトの対応（correspondence）は、対応する命令バッファ４０８のロケーションとメモリ整合（memory-aligned）されている。ＢＴＢエントリのタグ部は、キャッシュターゲット、下位ビット［４：１］、エントリ有効ビット（entr y valid bit）及び３０ビット被修飾初期ターゲットリニア命令フエッチアドレス（30-bitmodified initial target linear instruction fetch address）を有する制御転送命令に関連づけられた３２ビットリニアデコードＰＣ４２４を含む３０ビットタグを保持する。明示的な命令ワード有効ビット（instruction word valid bits）は使用されない。なぜなら、真のターゲットアドレスと修飾されたターゲットアドレスとの間の距離がＢＴＢ４５６内の有効な命令ワードの数及び指示（designation）を直接的に意味するからである。ＢＴＢ４５６の目的は、ループ及び入れ子状になったループが実行されているあいだ小型乃至中型サイズのループ内の分岐ターゲットを捕捉する（capture）ことである。この目的のため、不整合の可能性が少しでも検出されると、全ＢＴＢが無効にされフラッシュされる。ＢＴＢ４５６は、命令キャッシュ２１４のミス（miss）、命令キャッシュ２１４の任意の形態での無効化、ＩＴＢミス、または任意の形態でのＩＴＢ無効化に応じて無効化及び消去される。時間的または空間的局所性（locality）の外の分岐ターゲットは効果的に捕えられない。通常、ＢＴＢ４５６は複雑性を軽減するべく少数のエントリしか含まないが、理想的な分岐ターゲットの捕捉によって生じ得る機能的な利点の大部分が達成されている。ＰＣ関連分岐ターゲットアドレス計算論理（図示せず）はターゲットアドレスの計算を実行する。分岐ターゲットアドレス計算論理は、ショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１４またはＳＤｅｃ２４１６によってデコードされるＰＣ関連転送制御命令に対してのみ用いられる。特に、分岐ターゲットアドレス計算論理は、Ｊｃｃｄｉｓｐ８、ＬＯＯＰｄｉｓｐ８、ＪＭＰｄｉｓｐ８、ＪＭＰｄｉｓｐ１６／３２、及びＣＡＬＬｄｉｓｐ１６／３２を含むショートデコード分岐命令に対して用いられる。各ショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１４１２及びＳＤｅｃ２４１４は、論理及びリニア分岐ターゲットアドレス計算論理（図示せず）を含む。ショートデコーダ４１０、４１２及び４１４が、オペレーションのいずれかがＰＣ関連ショートデコード分岐命令でないかどうか判定する際、これら３セットの論理及びリニア分岐ターゲットアドレス計算論理は並列に機能する。論理及びリニア分岐ターゲットアドレス計算論理は、分岐の論理プログラムカウンタ、分岐命令の長さ、及び分岐命令の符号拡張された変位（sign-extended displaceme nt）を加算し、計算サイズに応じて加算値の上位側１６ビットを条件付きマスクし、論理ターゲットアドレスを生成する。論理及びリニア分岐ターゲットアドレス計算論理は論理ターゲットアドレスを現コードセグメントベースアドレス（cu rrent codesegment base address）に加算し、リニアターゲットアドレスを生成する。その分岐が選択される場合、無条件または選択されると予測されているときは、デコードされたショートデコード分岐命令に対応する計算されたアドレスが論理デコードＰＣ４２２及びリニアデコードＰＣ４２４を再初期化するのに使用される。分岐が選択されないと予測されている場合は、論理アドレスはスケジューラ２６０のＯｐクワドエントリ内の関連するショートデコード分岐命令（ＢＲＣＯＮＤＯｐ）と共に退避される。論理ターゲットアドレスは現コードセグメント制限値と比較され、制限値を違反しないかどうかチェックされる。論理及びリニア分岐ターゲットアドレス計算論理によって制限値違反が検出されると、その分岐が選択されると予測されているか或いは選択されないと予測されているかによらず、制限値違反を示す特別なタグがその分岐命令から生成されるオペレーションを保持しているスケジューラ２６０のＯｐクワドエントリにおいてセットされる。続いて、スケジューラ２６０のオペレーションコミットユニット（ＯＣＵ）が、このＯｐクワドにコミット（commit）を試みると、Ｏｐクワドはフォールトを含むものとして処理されアボート（abort）される。マクロ命令デコーダ２３０は、エミュレーションコードＲＯＭ２３２内のフォールトハンドラ（fault handler）へのベクタリングを開始させる信号を生成する。フォールトハンドラはショート及びロングデコーダによるデコーディングを一時的に禁止し、フォールトされたＯｐクワドに関連する違反命令のフォールトＰＣアドレス（fault ＰＣ address）へとジャンプする。最終的に、分岐命令は再デコードされ命令エミュレーションコードにベクタリングされる。分岐が実際に選択される場合、エミュレーションコードは制限値違反を認識し、その違反を適切に処理する。プロセッサ１２０は一般にフォールト条件に対してエミュレーションコードＲＯＭ２３２内の特定のフォールトハンドラにベクタリングすることによって応答する。フォールトハンドラは、フォールトの源を特定し、そのフォールトに対する適切な応答を決定し、そして適切な応答を開始するステップを決定するルーチンを実行するＲＩＳＣ命令セット内において定義されたオペレーションを含む。適切な場合における別の方法として、プロセッサ１２０は特別なフォールト応答を開始する特別な“ロードオルタネートフォールトハンドラ（load alternate f ault handler）”オペレーションも含む。デコード時に検出される様々な例外（ exceptions）は、オルタネートフォールトハンドラを起動してフォールトハンドラアドレスを指定するベクタリングデコーダ４１８のオペレーションを通じ、可能な例外条件の各々に対し１エントリポイントが対応するようにして、エントリポイントの固定されたセットへと実行を移す。オルタネートフォールトハンドラは、特殊条件の修正された完全な取り扱いを可能とする利点がある。ロードオルタネートフォールトハンドラ命令は、全ての命令と同様に命令デコーダ２２０のパイプラインを通過するが、その後の全ての例外条件によって異なるベクトル命令ＲＯＭエントリポイントが呼び出されるようにする。オルタネートフォールトハンドラは現マクロ命令の実行が完了すると終了する。オルタネートフォールトハンドラの利点の１例は、繰返し動作ストリング命令（repeated move string instruction：ＲＥＰＭＯＶ）に関連して見ることができる。多数の相互作用を高速に実行するためには、オペレーションのシーケンスの並べ替え（reorder）をする能力が重要である。オペレーションシーケンスは、通常、第１のポインタ指定されたアドレスへのロード、第２のポインタ指定されたアドレスへの格納、そしてロード及び格納が両方とも問題なく行われた場合、第１及び第２ポインタのインクレメント及びカウンタのデクレメントを含む。より効率を上げるため、ポインタのインクレメント及びカウンタのデクレメントは格納オペレーションが完了する前になされる。しかしながら、オペレーションシーケンスにおいてフォールトまたは例外が発生すると、シーケンスはアボートされカウンタ及びポインタは誤った状態となる。例えば、構造的なｘ８６のＳＩ，ＤＩ及びＣＸレジスタは正しい値を持たない。オルタネートフォールトハンドラは、シーケンスに先だって指定されて使用され、繰返し動作フォールトの後にクリーンアップ（cleanup）を実行する。シーケンスは、ポインタ及びカウンタの追跡のための中間命令のオーバーヘッドなしに進行する。エラーが発生しない場合、オルタネートフォールトハンドラは影響を与えることなく終了する。しかしながら、エラーが発生すると、オルタネートフォールトハンドラが呼び出される。オルタネートフォールトハンドラは特定のオペレーションシーケンスに対して規定されており、それに応じてクリーンアップを実行し、デフォルトのフォールトハンドラにジャンプする。エラーの発生（このときエラーはアドレス指定される）までは、オルタネートフォールトハンドラによって阻害されることなく、効率的なコードによって実行速度の改善がなされる。分岐履歴テーブル（ＢＨＴ）は、過去に遭遇した条件付き制御転送命令についての最新の履歴情報（特に分岐方向情報）を格納する。ある分岐が繰り返されると、その分岐に関連する格納された情報が解析され、その分岐の現方向（current direction）が予測される。続いて、格納情報は、分岐によって選択された実際の方向に基づいて更新される。格納情報は、特定の新たに遭遇した分岐、その特定の分岐の最新の方向履歴、及び他の分岐の最新の方向履歴から求められる。格納情報は２ビット状態マシーンの複数のセットに基づくとともに、最新の９つの分岐実行の方向履歴にも基づいている（これら最新の９つの分岐実行が特定の分岐に関連しているのか、または他の分岐に関連しているのかによらない）。特定の新たに遭遇した分岐の命令アドレスは、２ビット状態マシーンの複数のセットの１つを選択するのに用いられる。最新の９つの分岐実行の方向履歴は、状態マシーンの選択されたセットの中から特定の２ビット状態マシーンを選択するのに用いられる。各状態マシーンは、この特定の状態マシーンにアクセスした最新の数個の分岐によって選択された方向をカウントするための２ビット飽和カウンタ（two-bit saturating counter）である。特定の状態マシーンが同じ静的な分岐（static branch）によってアクセスされるのが通常であるが、他の分岐が同じ状態マシーンにアクセスしてもよい。大きな状態マシーン値は分岐の選択が多いことを示す。小さな状態マシーン値は分岐の選択が少ないことを示す。状態マシーンを選択すると、その状態マシーンがアクセスされる。その時点での総合的なカウントが“より大きい（greater）”である場合、分岐が選択されると予測される。その時点での総合的なカウントが“より小さい（less er）”の場合、分岐は選択されないと予測される。最新の９つの分岐実行の方向履歴は９ビットのシフトレジスタに保持され、このレジスタは分岐命令が問題なくデコードされる度にクロック（clocked）またはシフトされる。予測されたばかりの分岐方向はシフトレジスタ内にシフトされ新たな方向履歴値となる。値が１の履歴ビット値は選択された分岐を示し、値が０の履歴ビット値は非選択の分岐を示す。デコードサイクルに於いて、リニアデコードＰＣ４２４はＢＨＴテーブル参照を実行するのに用いられる。ＰＣ関連分岐命令がデコードされる場合、アクセスされた状態マシーンは瞬時に分岐方向を予測するが、続いてフェッチされデコードされる実際の命令はそのデコードサイクルの終了時にマイクロ命令デコーダ２３０によって決定される。続いて、条件付き分岐命令のデコーディングによって生成される分岐条件（ＢＲＣＯＮＤ）オペレーションがスケジューラ２６０内の論理によって解決（resolve）されるが、そのとき状態マシーンの更新がなされる。その分岐が実際に選択されると、状態マシーンは既に最大値（３）になっていない限りデクレメントされる。分岐が実際には選択されなかった場合、状態マシーンは既に最小値（０）になっていなければインクレメントされる。したがって、０及び１の状態マシーン値は、それぞれ分岐が選択されない強い予測及びそれほど強くない予測を意味する。ステートマシーン値２及び３は、それぞれ分岐が選択されるあまり強くない予測及び強い予測を意味する。ＢＨＴエントリの更新をサポートするため、ＢＨＴをアクセスするための分岐アドレス及び方向履歴ビットのコピー及び状態マシーン値のコピーが分岐条件（ＢＲＣＯＮＤ）オペレーションとともにスケジューラ２６０に渡される。最大一つのＢＲＣＯＮＤが一つのＯｐクワドに含まれるため、ＢＨＴサポート情報はスケジューラ２６０に与えられるＯｐクワドにタグとして付加される。回路サイズ及び複雑性を低減するためには、キャッシュ構造では通常的なことであるが、ＢＨＴがエントリタグ（デコードされる条件付き分岐に関連するリニアデコードＰＣ４２４のアドレス）を含まないことが有利である。さらに、ＢＨＴが衝突発生率が低くなるように多数のエントリを有していることが有利である。関連するＢＲＣＯＮＤオペレーションとともにスケジューラ２６０のＯｐクワド内に退避された情報は、４つの分岐アドレスビット、９つの現履歴ビット、及び直前にアクセスされた２つの状態マシーンビット（そのうち上位側のビットは直前の分岐に対する予測方向でもある）を含む１５ビットの幅を有する。最初の１３ビットは、必要に応じて、ＢＨＴへの再アクセス及び状態マシーン値の更新に用いられる。最後の２ビットは新たな状態マシーン値を生成するべく修飾される。分岐が誤って予測された場合、９ビット分岐履歴シフトレジスタ内の履歴値のセットは、分岐によって選択された実際の方向を反映するように修正される。さらにそのシフトレジスタは、誤って予測された分岐に対応するよう“シフトバック”され、そうして実際の分岐方向及びどの分岐方向が予測されたかに基づいて更新される。リターンアドレススタック（ＲＡＳ）（図示せず）は、リターン（ＲＥＴ）制御転送命令用のターゲットアドレスキャッシュである。ＲＡＳは、８エントリ、３２ビット幅、シングルポートのＲＡＭであり、単一の３ビットポインタを用いることによって循環型バッファ（circularbuffer）として扱われる。各サイクルに於いて、高々１アクセス（ＲＥＴデコードに対する読み出しアクセスまたはＣＡＬＬデコードに対する書き込みアクセスのいずれか）が実行される。ＲＡＳはＲＥＴリターンアドレスをキャッシュして、間接的にターゲットアドレスを指定するリターンアドレスを予測する。これは、ターゲットアドレスの直接的な指定を含む他の制御転送命令と対照的である。ＲＥＴ命令はその実行においてしばしばターゲットアドレスを変化させるため、ＲＡＳを使用することに利点がある。ＲＡＳは、ＣＡＬＬ命令によって退避（スタックにプッシュ）されるリターンアドレスをモニタリングすることによって、ＲＥＴ命令の各実行に対してターゲットアドレス値を見い出しかつ予期する。通常、対応するＣＡＬＬ及びＲＥＴ命令は動的に対をなして生じ、他のＣＡＬＬ及びＲＥＴ命令ペアに対してラストインファーストアウト（ＬＩＦＯ）の順で発生される。ＣＡＬＬ命令が問題なくデコードされる度、ＣＡＬＬ命令の論理リターンアドレスは、ＬＩＦＯスタックとして使用される循環型バッファに退避（プッシュ）される。ＲＥＴ命令が問題なくデコードされる度、そのときＲＡＳの一番上に位置するリターンアドレス値がそのＲＥＴに対する予測ターゲットアドレスとして用いられ、その値はＲＡＳからポップされる。ＲＡＳは高い予測率を達成するが、ＣＡＬＬ及びＲＥＴは常に入れ子状になったペアとして現れるとは限らず、また近接したＣＡＬＬ及びＲＥＴのみがサポートされ遠く離れたＣＡＬＬ及びＲＥＴはサポートされないため予測誤りの発生は不可避ある。また予測誤りはＲＡＳの深さが有限であることに起因しても発生する。条件付き分岐の予測誤りが発生すると、ＲＡＳは予測誤りの前の状態に戻すべくスタックの一番上のポインタ（トップスタックポインタ）を前の状態にセットする。ＣＡＬＬ及びＲＥＴ命令が投機的に実行されトップスタックポインタがそれによって変化されている可能性があるからである。予測誤りの前の元のポインタは復元されるはずである。予測誤り後の復元は、スケジューラ２６０によってサポートされる。各スケジューラ２６０のＯｐクワドには、そのＯｐクワドが生成されたデコードサイクルの間有効であった現初期トップスタックポインタ値（current initial top-of-stack p ointer value）がタグ付けされている。条件付き分岐命令に対して生成されるＢＲＣＯＮＤＯｐが分析され、誤って予測されていることがわかると、スケジューラＯｐクワドにタグ付けされたトップスタックポインタは、スケジューラ２６０によって生成されるリスタートサイクルに於いてＲＡＳに供給される。ＲＡＳは現トップスタック値をスケジューラのＯｐクワドのトップスタックポインタタグによって置き換える。第５図の模式的なブロック図に示されているように、命令デコーダエミュレーション回路２３１は、命令レジスタ５１２、エントリポイント回路５１４、エミュレーション環境レジスタ５１６、エミュレーションコードシーケンサ５１０、エミュレーションコードメモリ５２０及びＯｐ置換回路（substitution circuit ）５２２を含んでいる。命令デコーダエミュレーション回路２３１は命令デコーダ２２０内の回路である。命令デコーダエミュレーション回路２３１は、命令キャッシュ２１４、ＢＴＢ４５６、または命令フェッチ制御回路２１８に接続された命令バッファ４０８から命令バイト及び関連するプレデコード情報を受け取る。命令バッファ４０８は命令レジスタ５１２に接続されており、それに対してｘ８６命令を供給する。命令レジスタ５１２はエントリポイント回路５１４に接続されており、エミュレーションコードＲＯＭエントリポイントを供給する。エントリポイント回路５１４はｘ８６命令を受け取り、ｘ８６命令オペレーションコード（ｏｐｃｏｄｅ）からエントリポイントアドレスを生成する。このエントリポイントアドレスはエミュレーションコードメモリ５２０内を指し示す開始アドレスである。このようにして、エミュレーションコードメモリ５２０内の命令のアドレスが、ｘ８６命令のｏｐｃｏｄｅから合成される。このアドレスは、モデムバイト（modem byte）、プレフィックスＲＥＰ及びＲＥＰＥ、保護モードビット及び実効データサイズビットＤＳｚのような情報とともにｘ８６命令のバイト（特にｘ８６命令の第１及び第２バイト）に基づいて求められる。一般に、緊密に関連する複数のｘ８６命令は同じ様にコード化されたビットフィールドを有し（例えば関連するｘ８６命令間では命令タイプを示すビットフィールドは同じである）、エミュレーションコードメモリ５２内の単一のエントリがいくつかのｘ８６命令に対応するようになっている。エントリポイントは一般に、ｘ８６命令を読み出し、特定のｘ８６命令ビットフィールドの値に基づいてエントリポイントアドレスのビットの割り当てを行うことによって合成される。命令レジスタ５１２はエミュレーションコードシーケンサ５１０に接続され、さらにエミュレーションコードシーケンサ５１０はエミュレーションコードメモリ５２０に接続されている。エミュレーションコードシーケンサ５１０はエントリポイントをエミュレーションコードメモリ５２０に適用し、エミュレーションコードメモリ５２０からシーケンシング情報（ sequencing inkrmation）を受け取る。エミュレーションコードシーケンサ５１０は命令のシーケンシングを制御するか、或いは、新たなシーケンスが開始される場合には、エントリポイントをエミュレーションコードメモリ５２０に適用する。エミュレーションコードメモリ５２０内のエンコードされたオペレーション（Ｏｐｓ）は、エミュレーションコードメモリ５２０によってＯｐクワドまたはＯｐユニットとしてＯｐ置換回路へと出力される。これらのＯｐはＲＩＳＣ型ｘ８６オペレーション用のテンプレート（template）に対応する。このテンプレートは複数のフィールドを含んでおり、これらの複数のフィールドにコードが選択的に代替挿入される。エミュレーションコードメモリ５２０はＯｐ置換回路５２２に接続されてＯｐを供給し、そこに様々なＯｐフィールドが選択的に代替挿入される。機能的には、エントリポイント回路５１４はエミュレーションコードＲＯＭ２３２またはエミュレーションコードＲＡＭ２３６へのエントリポイントを計算する。エミュレーションコードＲＯＭ２３２内のシーケンスは命令の機能を決定する。エミュレーションコードメモリ５２０は、オンチップエミュレーションコードＲＯＭ２３２及び外部エミュレーションコードＲＡＭ２３６を含む。エミュレーションコードメモリ５２０は、プロセッサ１２０がどのように機能するかを定める複数のエンコードされたオペレーションを含んでおり、ｘ８６命令がどのように実行されるかを定める。エミュレーションコードＲＯＭ２３２及びＲＡＭ２３６はどちらも、ＲＯＭ２３２及びＲＡＭ２３６内において同じＯｐコーディングフォーマットを有する複数のオペレーション（Ｏｐ）命令エンコーディングを含む。例えば一実施例では、エミュレーションコード２３２は４Ｋ６４ビットワードの容量を有する。Ｏｐコーディングフォーマットは、典型的には、例えば３０乃至４０ビットで定義されたフォーマットである。一実施例では、第６Ａ図乃至第６Ｅ図に示すように、３８ビットフォーマットが定義される。エミュレーション空間内におけるエミュレーションコードＲＯＭ２３２のベースアドレスロケーションは固定である。外部エミュレーションコードＲＡＭ２３６は、キャッシュ可能メモリ内の標準メモリアドレス空間内に位置する。エミュレーション空間内におけるエミュレーションコードＲＡＭ２３６のベースアドレスロケーションは固定である。３２ビットエミュレーションコードＲＡＭ２３６のアドレスは、上位１５ビット＜３１：１７＞を与える固定されたベースアドレスと、これらのベースアドレスビットに続く１４ビット＜１６：３＞を与えるＯｐアドレスとによって形成される。エミュレーションコードＲＡＭのアドレスの２つの最下位側ビット＜１：０＞は０にセットされる。エミュレーションコードＲＡＭ２３６内の１４ビットのＯｐアドレスは、エミュレーションコードＲＯＭ２３２内のＯｐアドレスと同じである。オペレーション（Ｏｐ）は、例えば３８ビットのＯｐコーディングフォーマットで、６４ビットワードの外部エミュレーションコードＲＡＭ２３６に格納される。６４ビットワードのＯｐコーディングフォーマットビットを越えるビットは、制御転送（ＯｐＳｅｑ）情報を格納するのに用いられる。外部エミュレーションコードＲＡＭ２３６は、通常、試験及びデバッグの目的に用いられ、エミュレーションコードＲＯＭ２３２内のエンコードされた命令のパッチ（patching）を可能にするとともに、システム管理モード（ＳＭＭ）のような特殊な機能の実現を可能とする。例えば、エミュレーションコードＲＯＭ２３２内の命令が適切に機能しないことが判明した場合、外部エミュレーションコードＲＡＭ２３６がアクセスされ、エミュレーションコードＲＯＭ２３２内の不適切に機能する固定されたコードを一時的にまたは永久的に置き換える。外部エミュレーションコードＲＡＭ２３６へのアクセスは、通常２つの技法の内の一方を用いてなされる。第１の技法では、エミュレーションコードメモリ５２０の要素のＯｐＳｅｑフィールド内の１ビットフィールドによって、命令をフェッチするための次のアドレスが外部エミュレーションコードＲＡＭ２３６内に位置していることが指定される。この第１の技法では、オンチップエミュレーションコードＲＯＭ２３２によって外部エミュレーションコードＲＡＭ２３６の実行が開始される。第２の技法では、エミュレーションコードＲＡＭ２３６内のエントリポイントをベクタリングするベクトルアドレスが与えられる。命令キャッシュ２１４、命令フェッチ制御回路２１８及び命令デコーダ２２０は、３つの命令フェッチ及びデコードモードで機能する。第１のモードでは、命令デコーダ２２０はオンチップエミュレーションコードＲＯＭ２３２からエミュレーションコードＯｐクワドをフェッチする。各Ｏｐクワドは４つのオペレーション（Ｏｐ）に加えて、フェッチ及びデコード機能の次のサイクルを決定する制御転送情報（ＯｐＳｅｑ）を含む。第２のモードでは、命令フェッチ制御回路２１８は、オンチップＬ１命令キャッシュ２１４の一部である命令キャッシュ２１４からのｘ８６マクロ命令バイトのフェッチング（fetching）を制御する。ｘ８６マクロ命令はマクロ命令デコーダ２３０によってデコードされ、マクロ命令デコーダ２３０は４つのオペレーション（Ｏｐ）を生成する。４つのＯｐ及びＯｐＳｅｑフィールドは完全なＯｐクワドを形成する。命令デコーダ２２０は分岐ユニット２３４を用い且つマクロ命令デコーダ２３０の機能をベクタリングしてコーディングされた制御転送を実行する。第３のモードでは、命令フェッチ制御回路２１８は、Ｏｐコーディングフォーマットでエミュレーションコードを含む６４ビットワードの命令キャッシュ２１４からのフェッチング（fetching）を１サイクルにつき６４ビットワード１つというように制御する。各６４ビットワードは１つのオペレーション（Ｏｐ）に対応する。別の実施例では、１サイクルにつき複数の６４ビットワードがアクセスされるようにしてもよい。４つの６４ビットワードがアクセスされる実施例では、エミュレーションコードＲＡＭ２３６がオンチップエミュレーションコードＲＯＭ２３２の様に完全なＯｐクワドを供給し、完全に再プログラム可能（fully-reprogrammable）な効率のよいプロセッサが達成される。完全に再プログラム可能なプロセッサは、単一のハードウェアにおいて例えばｘ８６プロセッサやＰｏｗｅｒＰＣＯのような大幅に異なるプロセッサをソフトウェア的に具現することができるという利点を有する。第１及び第３のオペレーティングモードでは、制御転送情報はフォーマットされて、Ｏｐクワドのオペレーションシーケンス（ＯｐＳｅｑ）フィールド内に入れられる。無条件制御転送（例えばエミュレーションからのリターン（ＥＲＥＴ）オペレーションや分岐（ＢＲ）オペレーション）は、ＯｐＳｅｑ制御転送情報を用いて完全に制御される。条件付き転送（例えば条件付き分岐（ＢＲｃｃ））は、ＯｐＳｅｑフィールドと分岐条件（ＢＲＣＯＮＤ）オペレーションの組み合わせを用いて制御される。ＯｐＳｅｑフィールドフォーマットを図式的に第７図に示す。１６ビットＯｐＳｅｑフィールド７００は、２ビットシーケンスアクション（ＡＣＴ）フィールド７１０、１ビット外部ｅｍｃｏｄｅフィールド７１２、及び１３ビットオペレーション（Ｏｐ）アドレスフィールド７１４を含んでいる。ＡＣＴフィールド７１０内の４つのシーケンスアクションは次のようにエンコードされる。ＯｐＳｅｑのシーケンスアクションが無条件か条件付きかは、Ｏｐクワド内のどこかに分岐条件（ＢＲＣＯＮＤ）Ｏｐが存在するか否かによる。Ｏｐクワド内のＢＲＣＯＮＤＯｐは、テストされるべき条件を規定するとともに、代替エミュレーションコードターゲットアドレスを規定する。明示的な静的分岐方向予測ビット（static branch direction prediction bit）は存在しない。代わりに、予測されるアクション及び次のアドレスは常にＯｐＳｅｑフィールド７００によって規定され、“予測されない”次のアドレスは常にＢＲＣＯＮＤＯｐによって規定される。ＢＲＣＯＮＤＯｐは無条件コールを含むＢＳＲシーケンスアクションと常にペアとなっている。無条件及び条件付き“選択されると予測された（predicted-taken）”コールに対して、ＢＲＣＯＮＤＯｐは退避するべきリターンアドレスを規定する。外部ｅｍｃｏｄｅフィールド７１２は、実行されるべきエミュレーションコードが外部エミュレーションコードＲＡＭ２３６内にある場合１にセットされる。外部ｅｍｃｏｄｅフィールド７１２は、実行されるべきエミュレーションコードが内部エミュレーションコードＲＯＭ２３２内にある場合０にセットされる。Ｏｐアドレスフィールド７１４は、非エントリポイントＯｐクワド内のターゲットＯｐのアドレスを指定する。Ｏｐｓｅｑコントロール転送情報は、Ｏｐクワドまたは６４ビットメモリワードがフェッチされ、「即時解読」されるとき、無条件コントロール転送を制御する。次に解読される命令の指定は、Ｏｐｓｅｑフィールドのみにより制御される。Ｏｐｓｅｑフィールドは、３つの異なる動作（action）の１つを指定する。第１に、ＯｐｓｅｑフィールドはエミュレーションコードＲＯＭ２３２からエミュレーションコードを指定された１４ビットの１つのオペレーションワードアドレスにフェッチするようにし、従ってエミュレーションコードＲＯＭ２３２Ｏｐクワドがフェッチされる。第２に、Ｏｐｓｅｑフィールドは、エミュレーションコードＲＡＭ２３６からのエミュレーションコードの指定された１４ビットの１つのオペレーションワードアドレスにフェッチするようにし、従ってエミュレーションコードＲＡＭ２３２６４ビットメモリワードがフェッチされる。第３に、Ｏｐｓｅｑフィールドは、エミュレーションからのリターン（ＥＲＥＴ）指示を含み、これは、命令デコーダ２３０にｘ８６マイクロ命令デコーディングを戻すようにするものである。エミュレーションコードＲＯＭ２３２からフェッチされたエミュレーションコードは、Ｏｐクワドと位置合わせされた形態でフェッチされる。Ｏｐクワド内での即値位置への分岐により、Ｏｐクワド内での先行のオペレーションは、その先行オペレーションの代わりにＮＯＯＰをフェッチすることにより無効なものとして処理される。６４ビットメモリワードをエミュレーションコードＲＡＭ２３６からフェッチするためのバイトメモリアドレスは、指定された１４ビットオペレーションアドレスと、既に設定された３つの最上位ビットとを結合することにより生成され、これにより位置合わせされた８ビットアドレスが生成される。１６ビットメモリワードをフェッチするためのバイトメモリアドレスは、８ビットの位置合わせされたアドレスであり、従ってメモリＯｐデコーディング及びフェッチ／デコードの進行を首尾一貫させ単純なものとすることができる。Ｏｐｓｅｑコントロール転送情報、条件付きコントロール転送のために次にデコードされる命令表示の制御も行う。分岐条件（ＢＲＣＯＮＤ）オペレーションは、テストされ評価される条件コードを指定し、代わりの（alternate）１４ビットエミュレーションコードフェッチ及びデコードアドレスを指定する。従って、条件付きコントロール転送のためのＯｐｓｅｑコントロール転送情報は、条件分岐の予測経路を効果的に指定する。ＢＲＣＯＮＤアドレスは、通常１４ビットターゲットＯｐワードアドレスであるか、次の「順次」オペレーション（Ｏｐ）の１４ビットＯｐワードアドレスの何れかである。更に一般的には、ＢＲＣＯＮＤアドレスは、一般的な２ウェイ（２方向の）条件分岐全体を指定し得る。条件付きＥＲＥＴオペレーションは、ＥＲＥＴオペレーションを指定するようにＯｐｓｅｑフィールドを設定し、条件付きＥＲＥＴが予測されるようにすることにより実行される。次いでＥＲＥＴオペレーションが予測ミスであることが分かった場合には、ＥＲＥＴによるｘ８６マクロ命令ストリームがアボート（abort：中断）され、ＢＲＣＯＮＤにオペレーションにより指定された連続的なマクロ命令ストリームが再スタートされる。ＢＲＣＯＮＤオペレーションは、実行されない状態でスケジューラ２６０にロードされる。ＢＲＣＯＮＤオペレーションはスケジューラ２６０の分岐分析ユニットにより順番に評価される。分岐が適切に予測された場合には、分岐は完全にマークされる。そうでない場合には、ＢＲＣＯＮＤ状態が、未発行状態のままにされ、Ｏｐ画定ユニットにより検出されたとき分岐アボート信号がトリガされる。エミュレーションコードメモリ５２０は、シングルレベル（入れ子のない）サブルーチンの機能性をサポートしており、この機能性においてはＯｐｓｅｑフィールドがエミュレーションコードのフェッチングのためのオルタナティブ（alte rnative）を指定するように設定される。このオルタナティブは、典型的な２ウェイ条件付き分岐として構成されているが、ＯｐクワドまたはメモリＯｐ内のＢＲＣＯＮＤＯｐの即値フィールドからの１４ビットＯｐワードアドレスが、サブルーチンリターンアドレスレジスタにロードされる点が異なっている。このサブルーチンリターンアドレスレジスタは、１４ビットＯｐワードアドレス及びリターンアドレスが、エミュレーションコードＲＯＭ２３２かＲＡＭ２３６の何れに存在するかを表す１ビットを格納する。このＢＲＣＯＮＤＯｐにより指定された条件コードは、ＴＲＵＥを含むオルタナティブであり、無条件及び条件付き（予測が行われる）サブルーチンの双方が指定されることになる。しかし、ＢＲＣＯＮＤＯｐはサブルーチンリターンアドレスレジスタに未定義の値をロードすることが回避されるように指定されなければならない。全てのエミュレーションコードサブルーチンのサポート及びリターンアドレスレジスタの管理は、パイプラインの前にあるエミュレーションコードシーケンサ５１０により実行される。従って、リターンアドレスレジスタのローディング及び使用は、標準的なデコーダのタイミングと完全に同期されており、遅延が生じないことになる。２ウェイエミュレーションコード分岐エミュレーションコードＲＯＭ２３２は、複数のオペレーション（Ｏｐｓ）シーケンス用のストレージ（記憶機構）である。オペレーションシーケンスは、定義されたエントリポイントにおいて始まり、エミュレーションコードＲＯＭ２３２にハード符号化され、オペレーションシーケンスの終わりのエミュレーションコード（ＥＲＥＴ）Ｏｐｓｅｑ宣言からのリターンに拡張している。１つのシーケンスにおけるオペレーションの数は、通常様々な異なる機能を実行するために適切な数に変えることができる。単純なｘ８６命令は、エミュレーションコードＲＯＭ２３２に１つのＯｐエントリしか有していないが、これらの命令はＯｐクワドの細分性（granularity）をもってフェッチされる。より複雑なｘ８６命令は、多くの成分オペレーションを使用する。エミュレーションコードＲＯＭ２３２ストレージは、固定ＲＯＭアドレス空間にプログラムされた複数のＯｐクワドとして構成される。各Ｏｐクワドは４つのＲＩＳＣＯｐフィールド及び１つのＯｐｓｅｑフィールドを有する。オペレーションシーケンスは、通常Ｏｐクワド内で位置合わせされておらず、従ってエミュレーションコードＲＯＭ２３２内の分散した位置に分岐させるためのいくつかの技術が用いられず、エミュレーションコードＲＯＭ２３２内の多くのＲＯＭユニットが使用不可能であり、集積回路空間を無駄に使用することになる。更に、エミュレーションコードＲＯＭ７３２における命令のエントリポイントアドレスが、ｘ８６命令のｏｐｃｏｄｅから合成されることから、エントリポイントアドレスは、ＲＯＭアドレス空間全体に間隔をおいて固定された位置に広がるようになり、これがＲＯＭ内の使用されない部位を増やすことになる。エントリポイントを介したアクセスが行われないＲＯＭ内の位置は、自由に他の用途に供することができるが、アクセス可能な領域が連続したものとならないという欠点がある。Ｏｐｓｅｑフィールドは、このような間隔をおいた位置への分岐のための技術を提供するものであり、これによりメモリ空間内の無駄が概ね除去されることになる。Ｏｐクワドの４つのＲＩＳＣＯｐフィールドのそれぞれは、単純なＲＩＳＣ風オペレーションを格納する。Ｏｐｓｅｑフィールドは、エミュレーションコードシーケンサ５１０とやりとりし、エミュレーションコードシーケンサ５１０にエミュレーションコードＲＯＭ２３２内の次の位置への分岐をなさしめるコントロールコードを格納する。エミュレーションコードＲＯＭ２３２における４つのＲＩＳＣＯｐフィールドのそれぞれは、条件付きまたは無条件の分岐オペレーションを格納し、これによりターゲットアドレスを指定して複数の分岐がそのＯｐクワド内にコード化されることになる。命令エミュレーション回路２３１の他の実施例では、ＯｐクワドがＯｐｓｅｑフィールドと共にＯｐを順序付けする１個の分岐オペレーションしか有していない。４つのＲＩＳＣＯｐフィールドの１つにおける条件付き分岐ＯｐとＯｐクワドにおけるＯｐｓｅｑフィールドの組み合わせにより、２つの可能なターゲットまたは次のアドレスを有するＯｐクワドが生成される。複数のターゲットアドレスを有するＯｐクワドの場合は、エミュレーションコードシーケンサ５１０は、符号化された予測ターゲットアドレスを選択することによりオペレーションのシーケンスを制御する。従って、条件分岐を含むＯｐクワドの場合は、エミュレーションコードシーケンサ５１０が、条件分岐に対する選好（preference）において、ハード符号化されたＯｐｓｅｑターゲットアドレスを選択する。条件分岐は、プロセッサ１２０の分岐予測機能に基づいて続けて処理され、２ウェイエミュレーションコード分岐の実現により、追加の分岐処理オーバーヘッドが発生することがなくなる。エミュレーションマイクロコードは、Ｏｐクワドの３つの位置の１つにＢＲＣＯＮＤＯｐが配置されるように書かれる。従って、ＯｐクワドにおけるＢＲＣＯＮＤＯｐに続くＯｐｓは、分岐が最終的に行われるか否かではなく予測された方向に基づいて実行される。分岐が最終的に正しく予測されていることが分かった場合には、Ｏｐクワドの全てのＯｐｓ及び後続のＯｐクワドの全てのＯｐｓは、スケジューラ２６０にコミットされる。この分岐が最終的に誤り予測であることが分かった場合には、ＢＲＣＯＮＤＯｐに続く全てのＯｐｓ＋全ての後続のＯｐクワドがアボートされる。エミュレーションコードは、分岐条件、ターゲットアドレス、「予測」アドレス、及び分岐条件の予測も含む形で供給される。大抵の命令においては、Ｏｐｓｅｑフィールドのみが次のフェッチアドレス即ちベクトルアドレスかＥＲＥＴリターンの何れかを供給する。これは制御用のハードウェアを単純化し、条件分岐または分岐予測の分析なしにオペレーションのフェッチングを制御できる高速で単純なコントロールロジックを与えられるという点で有益である。条件分岐命令の場合には、Ｏｐｓｅｑフィールドが予測分岐アドレスを供給し、クワドにおけるＢＲＣＯＮＤオペレーションが、評価されるべき条件コードを指定し、予測ミスの場合にそのフェッチアドレスを指定する。エミュレーションコード処理（handling）により、いくつかに制限された少ない数のプログラムにより命令コントロールシーケンスが選択されるという非逐次的なＯｐクワドフェッチングの柔軟性が利点として得られる。従って、Ｏｐｓｅｑフィールドは、エミュレーションコードＲＯＭ２３２における使用されない位置に効率的にＯｐシーケンスを当てはめるために利用されるという点で有益である。このエミュレーションコード処理により、条件分岐の場合に所望に応じて２ウェイの分岐を行える柔軟性も得られ、また呼び出し命令の後の命令に戻さなければいけないという制約を加えるのではなく後続の任意の位置に戻すようにされるサブルーチン呼び出しの場合にも、所望に応じた２ウェイ分岐の柔軟性が得られる。ターゲットアドレスで分岐するＯｐｓｅｑフィールドのこのように利用することにより、時間的またはサイクルのペナルティを引き起こすことなく無条件分岐が達成できるという利点が得られる。エミュレーション環境置換エミュレーションコードシーケンサ５１０は様々なエミュレーション環境置換を制御して、事実上エミュレーションコードＲＯＭ２３２におけるオペレーションエントリの数より多い数の符号化されたオペレーションへの拡張を行うことができる。エミュレーションコードシーケンサ５１０は、Ｏｐフィールドの特定の、典型的には専用のエンコーディングを分析し、いつ置換が行われ、どの置換が実行されたかを判定するロジック回路を備えている。たいていのエンコーディングは直接フィールドの値を指定する。他のエンコーディングはエミュレーション環境置換を介して間接的にフィールドの値を指定する。エミュレーションモードの置換を用いることにより、エミュレーションコードＲＯＭ２３２のサイズを小さくする共にＣＩＳＣ機能の符号化を達成することができ、またプロセッサの集積回路のサイズ及び製造コストを低減できるという利点が得られる。レジスタフィールド及びいくつかのサイズフィールドを含むＯｐフィールドは、レジスタを直接指定するか、またはＡＸまたはＴ１のような間接レジスタ指定子を指定する。同様にフィールドは、直接レジスタ指定子であるＲｅｇＭも選択し得る。Ｏｐ置換ロジックは、間接レジスタ指定子に対するコーディングを分析して、レジスタコーディングを定義し、レジスタコーディングを現在レジスタに置換する。サイズフィールドは、１バイト、２バイト、または４バイトの中から選択するか、Ｄサイズを選択して、現在の実効データサイズをもとのエンコーディングに戻す。ＨＲｅｇのような記号は、例えばＴ２に対するエンコーディングを表すシンボルＨＲｅｇ＿Ｔ２のように表して特定のエンコーディングを表す。このようなシンボルにはＨＲｅｇ、ＨＤＳｚ、ＨＡＳｚ、ＨＳｅｇＤｅｓｃｒ，ＨＳｐｅｃＯｐＴｙｐｅ等がある。以下の擬似ＲＴＬコードはエミュレーション環境置換オペレーションを記述したものである。エミュレーションコードシーケンサ５１０は、エミュレーションコードＲＯＭ２３２における次のエントリポイントに順序付けをし、４つのオペレーション（Ｏｐｓ）及びＯｐｓｅｑフィールドを含むＯｐクワドを生成する。Ｏｐクワドにおける４つのオペレーションのそれぞれに対して、様々な置換が行われ、置換のタイプは５つの汎用オペレーションタイプの特定のオペレーションタイプによって決まる。５つのオペレーションタイプには、レジスタオペレーション（ＲｅｇＯｐｓ）、ロード−ストアオペレーション（ＬｄＳｔＯｐｓ）、ロード即値オペレーション（ＬＩＭＭＯｐｓ）、特殊オペレーション（ＳｐｅｃＯｐｓ）、及び浮動小数点演算（ＦｐＯｐｓ）が含まれる。５つのオペレーションタイプに対するＯｐフォーマットは第６Ａ図〜第６Ｅ図に示されている。エミュレーションコードＲＯＭ２３２によって生成されるＯｐｓはもともと一般的なものである。特に、このＯｐｓはｘ８６命令と正確に一致していない。その代わりに、エミュレーションコードＲＯＭ２３２からのＯｐｓはｘ８６命令様の構造を形成する。Ｏｐテンプレート内の様々なビットフィールドはエミュレーションコードシーケンサ５１０により実行される置換ファンクションを用いて置換される。簡単に説明すると、置換ファンクションはＯｐのいくつかのビットをその選択されたビットで置き換える。ｘ８６命令は、ｍｏｄｒ／ｍバイトが後続するＯｐコードを含んでいるのが普通である。ｍｏｄｒ／ｍバイトは、命令において使用されるインデクシングタイプまたはレジスタ番号を表す。ｍｏｄｒ／ｍバイトは、２ビット（ＭＳＢ）モードフィールド、３ビット（中間）ｒｅｇフィールド、及び３ビット（ＬＳＢ）ｒ／ｍフィールドを含む３つのフィールドを有する。モードフィールドはｒ／ｍフィールドと結合して、８つのレジスタ及び２４個のインデクシングモードを表す４２個の可能な値を形成する。ｒｅｇフィールドは、レジスタ番号またはＯｐコード情報の更なる３ビットを指定する。ｒ／ｍフィールドは、オペランドのロケーションしてレジスタを指定するか、またはモードフィールドと共に用いられてレジスタ及びインデクシングモードを定義する。第６Ａ図は、ＲｅｇＯｐフォーマットの様々なフィールドを示すレジスタオペレーション（ＲｅｇＯｐ）フィールドエンコーディングの図である。ＲｅｇＯｐフィールド６１０においては、最上位ビット３６及び３７がクリアされて、オペレーションをＲｅｇＯｐとして表す。ＲｅｇＯｐフィールド６１０は、ロケーション［３５：３０］に６ビットオペレーションタイプ（ＴＹＰＥ）フィールド６１２、ビットロケーション［２９：２６］に４ビット拡張（ＥＸＴ）フィールド６１４、ビットロケーション［２５］にＲＵ１−ｏｎｌｙ（Ｒ１）ビット６１６、ビットロケーション［２４：２２］に３ビットオペレーション／データサイズ（ＤＳｚ）フィールド６１８、ビットロケーション［２１：１７］に５ビットデスティネーション（ＤＥＳＴ）汎用レジスタフィールド６２０、及びビットロケーション［１６：１２］に５ビットソース１（ＳＲＣ１）汎用レジスタフィールド６２２を有する。ＲｅｇＯｐフィールド６１０は、ビットロケーション［９］にシングルビットセットステータス（ＳＳ）フィールド６２４、ビットロケーション［８］にシングルビット即値ソース２（Ｉ）フィールド６２６、ビットロケーション［７：０］にソース２オペランド（ＩＭＭ８／ＳＲＣ２）フィールド６２８用の８ビット即値データまたは汎用レジスタを有する。ＲｅｇＯｐエンコーディングのＴＹＰＥフィールド６１２は以下のようなものを含む。いくつかのＲｅｇＯｐエンコーディング、特にｘｘ０１ｘエンコーディングは、条件コード依存性を指定する。シフトＯｐｓのローテート及びシフトは、異なるｓｔａｔｍｏｄビットがアサートされる点を除いて機能的に等価である。５ビット条件コードを指定するＭＯＶｃｃオペレーションのために、エクステンションフィールド（ＥＸＴ）６１４がＴＹＰＥフィールド６１２のビット＜０＞と共に用いられる。エクステンションフィールド（ＥＸＴ）６１４は、ビットの特殊レジスタ番号を特定するＲＤｘｘｘ／ＷＲｘｘｘオペレーションのためにも使用される。セットステータス（ＳＳ）フィールド６２４は、ＥＸＴフィールド６１４と共に、オペレーションによる影響を受けるステータスフラグを指定するために使用される。セットステータス（ＳＳ）フィールド６２４が１に設定される、即ちこのＯｐがフラグを変更するようなＯｐｓの場合は、エクステンションフィールド（ＥＸＴ）６１４が、Ｏｐにより修飾されるフラグのグループを指定する４つのステータス修飾ビットを特定する。ＲＤＳＥＧＯｐｓの場合には、ＥＸＴフィールド６１４が、４ビットセグメント（セレクタ）レジスタを指定する。ＷＲＦＬＧ条件付きＯｐの場合には、特殊レジスタエンコーディングがＳＳフィールドが設定されている場合のための所望のＳｔａｔＭｏｄ値に一致する。セットステータス（ＳＳ）フィールド６２４及びＥＸＴフィールド６１４は、ＲｅｇＯｐフィールドである。条件コードは、５つのビットに付加され、５ビット条件コードフィールドのビット＜０＞は、条件またはその相補的な条件が捨てられるか若しくはアサートされるようにテストされるべきか否かを指定する。例えばＣＣ＜０＞が１の場合は、条件が反転される。５ビット条件コードＣＣフィールドのビット＜４：１＞、評価されるべき条件を以下のように指定する。ＥＸＴフィールド６１４は、ｘ８６フラグ及び２つのエミュレーションフラグに対応する４つのフラグを含む条件フラグを更新するために使用される。８つのフラグはフラグのグループ毎にステップのステータス修飾ビットを用いて８つのグループに分割される。ＥＸＴフィールド６１４は事実上ＴＹＰＥ６１２仕様（ specification）から独立した様々な条件コードフラグの更新を定め、機能的に関連性を有するフラグは、制御されグループとして更新される。関連するフラグのグループとしての更新は、コントロールロジックを保存するという利点がある。ＥＸＴフィールド６１４は特定の命令に対して更新されるフラグを決定するビットセットを定義する。独立のＴＹＰＥ６１２及びセットステータス（ＳＳ）フィールド６２４を用いて、オペレーションタイプから条件コード処理を切り離すことにより、いくつかのオペレーションをフラグを更新しないものとして定義することができる。従って、条件フラグの更新が不要なこのような条件の下では、フラグの更新をディスエーブルして、不必要な以前のフラグ値に対する依存性を取り除くことができるという利点が得られる。ＲＵ１ｏｎｌｙフィールド６１６は、第１レジスタユニット２４４に対して実行され、第２レジスタユニット２４６に対しては発効されないＯｐｓを表し、従ってＲ１フィールド６１６は実行ユニットの仕様のハード符号化のためのビットである。従って、ＲＵ１ｏｎｌｙフィールド６１６は、特殊実行ユニットのみがそのユニット上で実現される機能を組み込んでいることから、特殊実行ユニット上でのみ実行される特定のオペレーションを表す。セットステータス（ＳＳ）フィールド６２４はＥＸＴフィールド６１４の設定に従ってフラグを変更する。このＩフィールド６２６は、ソース２オペランドが即値であるか汎用レジスタであるかを指定する。ＩＭＭ８／ＳＲＣ２フィールド６２８は、Ｉフィールド６２６が０である場合、５ビット汎用レジスタを指定する。ＩＭＭ８／ＳＲＣ２フィールド６２８は、Ｉフィールド６２６が０の場合、ＤＳｚフィールドサイズにより指定されたオペレーションのサイズを拡張した符号付き即値を規定する。レジスタオペレーション（ＲｅｇＯｐ）置換の場合は、Ｏｐクワドからのオペレーション（Ｏｐ）がレジスタオペレーション（ＲｅｇＯｐ）である。命令レジスタ５１２はベクタリングデコーダ４１８により解読される命令バイトを保持する。ベクタリング命令デコードの間、ベクタリングデコーダ４１８は初期ベクタリングクワド及びエントリポインタアドレスを命令レジスタ５１２の内容に基づいて発生する。同時に、ベクタリングデコーダ４１８はエミュレーション環境変数を初期化し、命令レジスタ５１２のフィールド及び他の情報に基づいて様々な情報からエミュレーション環境レジスタ５１６の呼び出しを行う。エミュレーション環境レジスタ５１６からの情報は、置換オペレーションを実行するＯｐ置換ロジックに供給される。ＲｅｇＯｐ置換の場合は、様々な置換が第６Ａ図に示すＲｅｇＯｐフォーマット６１０のフィールドに対して行われる。ＲｅｇＯｐオペレーションのデスティネーション（ＤＥＳＴ）６２０及びソース１（ＳＲＣ１）６２２フィールドの場合は、５ビットのレジスタエンコーディングが直接レジスタ指定子０−１５、または間接レジスタ指定子（Ｒｅｇ及びＲｅｇＭ）を用いてレジスタを指定する。直接レジスタ指定子は１６個のレジスタの１つを直接指定する。間接指定子Ｒｅｇ及びＲｅｇＭは、エミュレーション環境レジスタ５１６からの現在レジスタ数（０〜１５）によりＯｐデコード時間において置換される。置換は命令デコーダ２３０が命令をデコードし、エミュレーションコードＲＯＭ２３２におけるエミュレーションコードシーケンスにベクタリングし、及び他の情報から様々なフィールドを備えたエミュレーション環境レジスタ５１６を初期化するときに行われる。エミュレーションコードシーケンスのオペレーションの間、このシーケンスのＯｐｓは間接レジスタフィールド及びサイズデータフィールドのような様々なフィールドを有しており、これらはエミュレーション環境レジスタ５１６の現在値に基づいて置換される。Ｏｐ置換ロジックは、フィールドに対するエンコーディングが置換されたフィールドを表しているか否かを判定する。そのフィールドに対するエンコーディングが他のフィールドが置換されたことを示していることもあり得る。例えば、ｄｅｓｔ６２０及びｓｒｃ１６２２フィールドにおける間接指定子Ｒｅｇ及びＲｅｇＭのコーディングが、ＤＳｚフィールド６１８も置換されたことを示している。ＤＳｚフィールド６１８に関しては、ｘ８６命令セットは、プロセッサ１２０の現在のデフォルト条件に応じて８ビット、１６ビット、または３２ビットデータについて作用する命令である。ＤＳｚフィールド６１８は、１バイト、２バイト、または３バイトのデータサイズを示す３つのビットを有している。データサイズの置換を指定する命令については、間接サイズ指定子がＡサイズ、Ｄサイズ、またはＳサイズを指定する。データサイズ置換は、Ｂビット及びＤビットにより決定される。Ｂビットは現在スタックセグメントレジスタ（ＳＳ）により指定される。Ｄビットは、コードセグメントレジスタ（ＣＳ）により指定される。間接サイズ指定子の場合は、ＳサイズがＢビットにより決定される。実効アドレス（Ａ）サイズ及び実効データ（Ｄ）サイズは、Ｄビットにより決定され、アドレスまたはデータサイズオーバーライトプリフィクスによりオーバーライドすることができ、エミュレーション環境レジスタ５１６に保持される。一般に、Ａサイズ、Ｄサイズ、及びＳサイズの間接指定子は、バイトまたは４バイトの絶対エンコーディングにより置換される。例えば、Ｄサイズが選択される場合には、データサイズはエミュレーション環境レジスタ５１６におけるビットによって指定された実効データサイズに基づいて２バイトまたは４バイトに分解される。同様に、間接サイズ指定子がＡサイズをコード化する場合には、実効データサイズはエミュレーション環境レジスタ５１６におけるビットにより２バイトか４バイトの何れかに指定される。間接指定子はＳサイズを選択する場合には、Ｂビットが２バイトが置換されるか４バイトが置換されるかを決定する。Ｉｍｍ８／Ｓｒｃ２フィールド６２８の置換は、ソース２（ｓｒｃ２）オペランドが即値ではなく間接レジスタ指定子である場合にのみ実行される。Ｏｐ置換ロジックは、即値（Ｉ）フィールド６２６に対するエンコーディングがＩｍｍ８／Ｓｒｃ２フィールド６２８における置換を表しているか否かを、Ｉフィールド６２６にアクセスすることにより判定する。間接レジスタ指定子が選択されている場合には、レジスタの汎用レジスタ指定をＲｅｇＯｐフォーマット６１０のＩｍｍ８／Ｓｒｃ２フィールド６２８に置換する。メモリのインデックスを付されたアドレス指定フォームを用いるレジスタに格納されたｓｒｃ２オペランドの場合には、置換は行われずＲｅｇＯｐフォーマット６１０のＩｍｍ８／Ｓｒｃ２フィールド６２８がインデックス値と共にロードされる。ＲｅｇＯｐフォーマット６１０はＳｒｃ１フィールド６２２、Ｉｍｍ８／Ｓｒｃ２フィールド６２８、及びｄｅｓｔフィールド６２０を含むＲＩＳＣ型の３つの（２つのソースで１つがデスティネーション）オペランドフォーマットである。標準ｘ８６フォーマットは非オペランドフォーマットである。ｉフィールド６２６により、ソース２オペランドが即値か汎用レジスタの何れかのフォームを利用できる柔軟性を持つようにできるという点で有益である。ＲｅｇＯｐフィールド６１０は符号付き乗算（ＭＵＬ１Ｓ）、符号付き乗算（ＭＵＬ１Ｕ）、符号付き乗算（ＭＵＬＥＨ）、上位データの乗算（ＭＵＬＥＨ）及び下位データの乗算（ＭＵＬＥＬ）オペレーションを含む特定のＯｐｓのグループを定義する。これらのＯｐｓは乗算及びアンローディングオペレーションの一部を実行し、即ち複数のこれらの特定の乗算Ｏｐｓから乗算命令が成り立っていることになる。除算オペレーションは、同様に複数の特定の単純な除算Ｏｐｓ、即ち１または２のビット除算（ＤＩＶ１）、ステップ除算（ＤＩＶ２）、除算アンロード剰余（ＤＩＶＥＲ）及び除算アンロード商（ＤＩＶＥＱ）Ｏｐｓの組み合わせにより実行され、例えば除算における２ビット反復（two-bit iteratio n on a divide）が実行される。ＷＲＩＰＯｐは、それが交代したとき実行アドレスが変更するｘ８６プログラムカウンタ（ＰＣ）を書き込み、所望のアドレスにおける命令のフェッチを再開する。ＷＲＩＰＯｐは、命令長のデコードが困難または不可能な様々な命令の場合、即ちロジックが複雑になるのを回避するべく、インクリメントされたロジックは正しく命令長をデコードできない場合に特に有用である。この命令は、命令フェッチオペレーションのシリアル化や分岐のエミュレートにおいても有益である。ロジックが命令長を正しくデコードしなくてもよく、ロジックはＷＲＩＰＯｐを用いてプログラムカウンタを実現できるようにし、前記正しくないデコード命令長を無視するようにすることによって効率が上がる。チェックセレクタ（ＣＨＫＳ）Ｏｐは、ｘ８６命令セットセグメントデスクリプタ及びセレクタのために使用される。ＣＨＫＳＯｐは、ｎｕｌｌセレクタのチェックやデスクリプタテーブルへのアドレスオフセットの発生のオペレーションを含むセグメントレジスタのローディングのプロセスを開始する。第６Ｂ図は、ロード−ストアオペレーション（ＬｄＳｔＯｐ）フィールドエンコーディングの図であり、ＬｄＳｔＯｐフォーマットの様々なフィールドが示されている。ＬｄＳｔＯｐフィールド６３０においては、最上位ビット３６及び３７がそれぞれ１及び０に設定され、ＬｄＳｔＯｐとして動作することを示している。ＬｄＳｔＯｐフィールド６３０はビットロケーション［３５：３２］に４ビットオペレーションタイプ（ＴＹＰＥ）フィールド６３２、及びビットロケーション［３１：３０］に２ビットのインデックススケールファクタ（ＩＳＦ）フィールド６３４を有し、これは１ｘ、２ｘ、４ｘ及び８の係数を表している。ＬｄＳｔＯｐフィールド６３０は、ビットロケーション［２９：２６］に４ビットのセグメントレジスタ（ＳＥＧ）フィールド６３６、及びビットロケーション［２５：２４］に２ビットのアドレス計算サイズ（ＡＳｚ）フィールド６３８を有し、後者はＡサイズ、Ｓサイズ、Ｄサイズ及び４つのバイトの間の選択を指定する。実効データ及びアドレスサイズは、ＲｅｇＯｐ置換と同様にＬｄＳｔＯｐｓの代わりに置き換えられる。ＬｄＳｔＯｐフィールド６３０は、ビットロケーション［２３：２２］において２ビットのデータサイズ（ＤＳｚ）フィールド６４０を有し、ビットロケーション［２１：１７］に５ビットのデータソース／デスティネーション（ＤＡＴＡ）汎用レジスタフィールド６４２を有し、ビットロケーション［１６］にシングルビットの大きい変位（ＬＤ）を有する。ＤＳｚは、整数用のサイズ（１、２、４及びＤサイズを）及び浮動小数点用のサイズ（２、４、及び８バイト）を指定し、ＬＤは先行のＯｐからのＤｉｓｐ８変位を用いて大きな変位を指定するものである。ＬＤビット６４４は、Ｏｐｓが３８ビットの幅、３２ビットの変位全部をオペレーションに指定するには不十分な命令フォーマットであることから有用である。８ビットに符号化された変位のみが１つのＬｄＳｔＯｐフィールド６３０で可能である。ＬＤビット６４４は、アサートされたとき、３２ビット変位全体を供給するオペレーションに先行する即値を示す。ＬｄＳｔＯｐフィールド６３０は、ビットロケーション［１５：１２］において４ビットベース（ＢＡＳＥ）の汎用レジスタフィールド６４６を有する。ＬｄＳｔＯｐフィールド６３０は、ビットロケーション［１１：４］における８ビット符号付き変位（ＤＩＳＰ８）フィールド６８４、及びビットロケーション［３：０］に４ビットインデックス（ＩＮＤＥＸ）汎用レジスタ６４９を有する。ＬｄＳｔＯｐエンコーディングのＴＹＰＥフィールド６３２は以下のようなものである。ロード／ストアオペレーション（ＬｄＳｔＯｐ）置換の場合は、エミュレーションコードシーケンサ５１０がＬＯＣＫプリフィクスがエミュレーション環境のセットアップの間に確認されたか否かを判定する。指定されたＬｄＳｔＯｐオペレーションがストアチェックを有するロード整数（ＬＤＳＴ）であり、ＬＯＣＫプリフィクスが確認された場合には、エミュレーションコードシーケンサ５１０は、ストアチェックを有するロード整数のロックされた（ＬＤＳＴＬ）ｏｐｃｏｄｅをＬＤＳＴｏｐｃｏｄｅの代わりに用いる。ＬｄＳｔＯｐ置換の場合は、様々な置換が第６Ｂ図に示すＬｄＳｔＯｐフォーマット６３０のフィールドにおいてなされる。ＬｄＳｔＯｐオペレーションのデータレジスタ（ＤａｔａＲｅｇ）フィールド６４２の場合は、５ビットのレジスタエンコーディングが直接レジスタ指定子（０〜１５）または間接レジスタ指定子（Ｒｅｇ及びＲｅｇＭ）を用いてレジスタを指定する。直接レジスタ指定子は、１６個のレジスタの１つを直接指定する。間接レジスタ指定子（Ｒｅｇ及びＲｅｇＭ）は、Ｏｐデコードの時間に、エミュレーション環境レジスタ５１６からの現在レジスタ数（０〜１５）で置き換えられる。命令デコーダが命令をデコードし、エミュレーションコードＲＯＭ２３２におけるエミュレーションコードシーケンスをベクトル指定し、エミュレーション環境レジスタ５１６を命令及び他の情報からの様々なフィールドと共に初期化する。エミュレーションコードシーケンスのオペレーションの間、シーケンス内のＯｐｓは、複数のフィールド、例えば間接レジスタ指定子フィールド、及びサイズデータフィールドを有し、これらはエミュレーション環境レジスタ５１６の現在値に基づいて置換される。Ｏｐ置換ロジックは、１つのフィールドに対するエンコーディングは置換されたフィールドを指定しているか否かを判定する。一つのフィールドに対するエンコーディングが他のフィールドが置換されたことを指定している場合もあり得る。特定の置換はデータレジスタ（ＤａｔａＲｅｇ）６４２をレジスタアドレシングまたはメモリインデックストアドレシングを用いてアドレス指定されるか否かに依存している。レジスタアドレシングフォームが指定されている場合には、ＬｄＳｔＯｐフォーマット６３０のＤａｔａＲｅｇフィールド６４２が間接指定子Ｒｅｇにより決定される。メモリインデックストアドレシングが指定されている場合には、ＬｄＳｔＯｐフォーマット６３０のＤａｔａＲｅｇフィールド６４２が間接指定子ＲｅｇＭにより定められる。ＡＳｚフィールド６３８及びＤＳｚフィールド６４０については、ｘ８６命令セット命令がプロセッサ１２０の現在のデフォルト条件に応じて８ビット、１６ビット、または３２ビットデータ上に対して作用する。ＡＳｚフィールド６３８及びＤＳｚフィールド６４０はそれぞれ１バイト、２バイト、または３バイトのデータサイズを示す２つのビットを有する。データサイズの置換を指定する命令の場合は、間接サイズ指定子がＡサイズ、Ｄサイズ、またはＳサイズを指定する。データサイズ置換は、Ｂビット及びＤビットにより定められる。Ｂビットは現在スタックセグメントレジスタ（ＳＳ）により指定される。Ｄビットは、コードセグメントレジスタ（ＣＳ）により指定される。間接サイズ指定子の場合は、ＳサイズがＢビットにより定められる。実効アドレス（Ａ）サイズ及び実効データ（Ｄ）サイズは、Ｄビットにより定められ、アドレスまたはデータサイズオーバーライトプリフィクスによりオーバーライドされ、エミュレーション環境レジスタ５１６に保持される。実際に、Ａサイズ、Ｄサイズ、及びＳサイズの間接指定子は、バイトまたは４バイトの代わりに絶対エンコーディングにより置換または置き換えられる。例えば、Ｄサイズが選択された場合、データサイズはエミュレーション環境レジスタ５１６におけるビットにより指定された実効データサイズに基づいて２バイトまたは４バイトに展開される。同様に、間接サイズ指定子がＡサイズをコード化する場合、実効アドレスサイズは２バイトまたは４バイトの何れかであるエミュレーション環境レジスタ５１６におけるビットによって指定される。間接サイズ指定子がＳサイズを選択した場合、Ｂビットが２バイトまたは８バイトが置換されたか否かを判定する。ＬｄＳｔＯｐオペレーションが４ビットセグメントレジスタフィールド６３６が置換されるべきか否かを判定するべくチェックされる。エミュレーション環境がセットアップされたとき、セグメントオーバーライドプリフィクスがモニタされる。セグメントオーバーライドプリフィクスがＬｄＳｔＯｐの生成が命令の実行オペランドセグメントに依存するとき、後続の命令のデコードに影響を与える。デフォルトセグメントは関連する汎用アドレスモードに応じてＤＳかＳＳであり、最終セグメントオーバーライドプリフィクスにより指定されるセグメントで置き換えられる。セグメントレジスタアドレス空間は、従来型のｘ８６仕様から４ビットに拡張され、追加の特殊セグメントレジスタのサポートを可能にする。セグメントレジスタは以下のように符号化される。Ｏｐデコード時間において、エミュレーションコードシーケンサ５１０は「ＯＳ」セグメントレジスタをエミュレーション環境からの現在の３ビットセグメントレジスタの数で置き換える。従って、セグメントレジスタは特殊セグメントレジスタにおいて交代的にハード符号化されるか、またはセグメントＯＳに設定され、このセグメントＯＳは現在の実効データセグメントレジスタを指定するが、セグメントオーバーライドでオーバーライドされ得ない。エミュレーションメモリセグメントレジスタ（ＭＳ）は、エミュレーション環境において使用するための特殊エミュレーションメモリのアクセスを表す。デスクリプタテーブルＳｅｇＲｅｇＴＳが、グローバルなディスクリプタテーブル（ＧＤＴ）またはローカルなディスクリプタテーブル（ＬＤＴ）の何れかのアクセスを探す。第６Ｃ図は、ロード即値オペレーション（ＬＩＭＭＯＰ）フィールドエンコーディングの図であり、ＬＩＭＭＯＰフォーマットにおける様々なフィールドが示されている。ＬＩＭＭＯＰフィールド６５０において、上位ビット３６及び３７は、双方共に１に設定され、これはＬＩＭＭＯＰとしてのオペレーションを表す。ＬＩＭＭＯＰフィールド６５０は、ビットロケーション［３５：２０］に１６ビットの即値上位部分（ＩｍｍＨｉ）６５２、ビットロケーション［１９：１６］の位置に５ビットのデスティネーション（ＤＥＳＴ）汎用レジスタフィールド６５４、ビットロケーション［１５：０］の位置に１６ビットの即値下位部分（ＩｍｍＬｏ）６５６を有する。ＩｍｍＨｉ６５２及びＩｍｍＬｏ６５６は、両者組み合わせて、ＤＥＳＴフィールド６５４により指定されたレジスタにロードされる３２ビットの値を指定する。第６Ｄ図は、ＳｐｅｃＯｐフォーマットの様々なフィールドを示す特殊オペレーション（ＳｐｅｃＯｐ）フィールドをコードするシーケンスの図である。ＳｐｅｃＯｐフィールド６６０において、上位ビット３５〜３７は、それぞれ１０１に設定され、これはＳｐｅｃＯｐとしてのオペレーションを表す。ＳｐｅｃＯｐフィールド６６０はビットロケーション［３４：３１］の位置に４ビットのオペレーションタイプ（ＴＹＰＥ）フィールド６６２、ビットロケーション［３０：２６］の位置に５ビットの条件コード（ＣＣ）フィールド６６４、及びビットロケーション［３０：２６］の位置に２ビットのデータサイズ（ＤＳｚ）フィールド６６６（これは１、４、及びＤサイズバイトのサイズを表す）を有している。ＳｐｅｃＯｐフィールド６６０は、ビットロケーション［２１：１７］の位置に５ビットのデスティネーション汎用レジスタ（ＤＥＳＴ）フィールド６６８、ビットロケーション［１６：０］の位置に１７ビットの即値定数（Ｉｍｍ１７）フィールド６７０を有する。Ｉｍｍ１７フィールド６７０は１７ビットの符号付き即値か１４ビットのＯｐアドレスの何れかを保持する。ＣＣフィールド６６４はＢＲＣＯＮＤＯｐｓによってのみ使用される。ＤＳｚフィールド６６６及びＤＥＳＴフィールド６６８は、ＬＤＫｘｘＯｐｓによってのみ使用される。標準的なＮＯＰＯｐは、“ＬＩＭＭｔ０，＜ｕｎｄｅｆｉｎｅｄ＞”と定義される。ＳｐｅｃＯｐエンコーディングのＴＹＰＥフィールド６６２は以下のようなコードを含む。特殊オペレーション（ＳｐｅｃＯｐ）置換の場合においては、ＳｐｅｃＯｐがチェックされ、レジスタアドレシングまたはメモリインデックストアドレシングについて、デスティネーション汎用レジスタ（ＤｅｓｔＲｅｇ）がアドレス指定されたか否かが判定される。レジスタアドレシングフォームが指定された場合、エミュレーションコードシーケンサ５１０はＲｅｇレジスタから第６Ｄ図に示すＳｐｅｃＯｐフォーマット６６０のＤｅｓｔＲｅｇフィールド６６８、既に格納されたｍｏｄｒ／ｍｒｅｇを置換する。メモリインデックストアドレシングフォームが指定された場合には、エミュレーションコードシーケンサ５１０は、ＲｅｇｍレジスタからＳｐｅｃＯｐフォーマットのＤｅｓｔＲｅｇフィールド６６８へ以前に格納されたｍｏｄｒ／ｍｒｅｇｍを置換する。ＤｅｓｔＲｅｇフィールド６６８はＬＤＫまたはＬＤＫＤなるオペレーションのデスティネーションである５ビットのレジスタの数を保持する。ＳｐｅｃＯｐは、データサイズ（ＤＳｚ）フィールド６６６が置換されるべきか否かを決定するためにチェックされる。ＤＳｚフィールドの代わりに置換される値は、エミュレーション環境がオペランドサイズオーバーライドによりオーバーライドされたときの現在セグメントデフォルト情報に基づいて定義されたとき、エミュレーションコードシーケンサ５１０により、Ｏｐ処理の前に決定される。ＤＳｚフィールド６６６は１バイト、４バイトのサイズまたはロード定数オペレーションＬＤＫ及びに対する代わりの定義されたＤサイズに設定される。エミュレーションコードシーケンサ５１０は、ＳｐｅｃＯｐフォーマット６６６のＤＳｚフィールド６６６に指定された置換値を置き換える。ＳｐｅｃＯｐがロード定数、即ちデータ（ＬＤＫＤ）オペレーションである場合、エミュレーションコードシーケンサ５１０はデータサイズ（ＤＳｚ）フィールド６６６により指定された現在実効データサイズに基づいて１７ビット即値（Ｉｍｍ１７）フィールド６７０におけるデータを調節またはスケールする。１７ビット即値（Ｉｍｍ１７）フィールドは、１７ビットの定数、１７ビットの符号付き即値または１４ビットのＯｐアドレスを含む。レジスタアドレス空間及びエミュレーションインタフェースプロセッサ１２０は従来型のｘ８６レジスタアドレス空間と比較して拡張されたレジスタアドレス空間を実現している。プロセッサ１２０レジスタアドレス空間は、５ビットでアドレス指定され、即ち２⁵または３２個のレジスタが定義されうる。８個のレジスタがｘ８６アーキテクチャのレジスタに対応する。１６個の追加の一次レジスタが追加されている。データサイズ（ＤＳｚ）フィールドは直接または間接にオペレーションのデータサイズを指定する。１バイトのオペレーションに対しては、レジスタエンコーディングフィールドにより指定されたレジスタが同じレジスタエンコーディングフィールドにより指定された２バイトまたは４バイトのレジスタとは異なったものとなる。オペレーションのデータサイズは、オペレーションＲｅｇＯｐｓ、ＳｐｅＯｐｓ、及びＬｄＳｔＯｐｓのデータフィールド６４２に対して１バイト（１^B）または２／４バイト（２^B／４^B）の何れかである。このデータサイズはＬｄＳｔＯｐｓのインデックス６４９及びベース６４６フィールドに対しては常に２／４バイト（２^B／４^B）である。プロセッサ１２０レジスタフィールドエンコーディングは以下の通りである。即値データー時レジスタは、値の差またはリトルエンディアン桁（little-end ian significance）の順番でｔ８から始めて使用される。“ｒｅｇ”及び“ｒｅｇｍ”レジスタ番号は、Ｏｐデコード時に、Ｒｅｇ／ＲｅｇＭを“００ｘｘｘ” で置換することによりエミュレーション環境からの現在３ビットレジスタ番号により置き換えられる。この３ビットは、第１の８個のレジスタ（ＡＸ〜ＤＩ）の中から１つのレジスタを指定する。Ｏｐフォーマットの生成及び拡張レジスタアドレス空間は、プロセッサ１２０の柔軟な内部マイクロアーキテクチャの状態を定義する。ｘ８６アーキテクチャ状態は、プロセッサ１２０のマイクロアーキテクチャの状態のサブセットであることもある。拡張レジスタアドレス空間は、ｘ８６レジスタアドレス空間と比較して拡張された数の一次レジスタを備えている。２４個のレジスタがプロセッサ１２０の拡張レジスタアドレス空間により与えられ、これらのレジスタのうち８つだけがｘ８６アーキテクチャのレジスタに対応し、１６個の一次レジスタが追加されたものである。同様に、プロセッサ１２０は拡張された数のフラグレジスタを備えており、これらのうちいくつかがｘ８６ステータスフラグに対応している。例えば、プロセッサ１２０の一実施例においては、エミュレーションキャリーフラグが従来型のキャリーフラグ及び関連するエミュレーション環境に追加されて定義されている。従って、従来のａｄｄ命令は、キャリーフラグを設定し、プロセッサ１２０の持続的なアーキテクチャの状態を変化させるものとして定義される。エミュレーションａｄｄオペレーションは、エミュレーションキャリーフラグをセットし、従来型のキャリーフラグはセットしないように定義される。様々な命令がエミュレーションキャリーフラグに基づく分岐を行うように定義されているが、他の命令は従来型のキャリーフラグに基づいて分岐する。従って、プロセッサ１２０は従来型のマイクロアーキテクチャ状態とエミュレーションマイクロアーキテクチャ状態と双方において同時に動作する。このエミュレーション環境における動作により、プロセッサ１２０はエミュレーションマイクロシーケンスを実行すると共に目に見える（visible）マイクロアーキテクチャの状態を変化させないようにすることができる。第８図には、特定の実施例により代替技術が説明されている。ｘ８６命令セットのＡＤＤレジスタ命令は、ｍｏｄｒ／ｍバイトに先行するｏｐｃｏｄｅとしてコード化される。ＡＤＤ命令の８ビットｏｐｃｏｄｅフィールドは、命令がレジスタ命令であるｍｏｄｒ／ｍバイトにおける使用と共に、エミュレーションコードＲＯＭ２３２にＡＤＤＲｅｇＭ〜Ｒｅｇオペレーションに対するＯｐを生成させる特定のＲＯＭエントリポイントを誘導するために用いられる。命令レジスタ５１２におけるｒｅｇ及びｒｅｇｍフィールドは、ｒｅｇがＡＸになり、ｒｅｇｍがＢＸになるように指定する。ｒｅｇ及びｒｅｇｍフィールドは、命令レジスタ５１２からＯｐ置換回路５２２に供給され、それにより置換が行われる。オペレーションコードＲＯＭ２３２は、限られた数のＯｐｓのみに対するテンプレートを有し、Ｏｐ置換回路５２２は、このテンプレートを埋め、複数の異なるＯｐｓを生成する。リストされたプロセッサ１２０のレジスタフィールドエンコーディングでは、レジスタＡＸがｒｅｇコード０００００によりハード的に特定されている。この他、４つの可能なｒｅｇエンコーディング、即ち１１０ｘｘが、レジスタの置換を指定する。この置換はエミュレートされる特定の命令、及び現在エミュレーション環境を含むプロセッサ１２０現在の状態に基づいてなされる。一般に、オペレーションの置換及び実行は、（１）Ｒｅｇに対するエンコーディングをｄｅｓｔフィールド６２０に入れ、（２）レジスタＲｅｇに対するエンコーディングをｓｒｃ１フィールド６２２に入れ、（３）ＲｅｇＭに対するエンコーディングをＩｍｍ８／Ｓｅｃ２フィールド６２８に入れ、（４）０を即値（Ｉ）フィールド６２６に入れ、（５）データサイズにより指定された１、２、または４バイトをＤＳｚフィールド６１８に入れることにより行われる。システム開示テキスト本発明に基づく間接指定子を用いるエミュレーション回路を含む命令デコーダを実現する様々なコンピュータシステムコンフィギュレーションが考えられる。例えば、このようなコンピュータシステム（例えばコンピュータシステム１０００）は、本発明に基づく間接指定子を用いるエミュレーション回路を含む命令デコーダを提供するプロセッサ１２０、メモリサブシステム（例えばＲＡＭ１０２０）、ディスプレイアダプタ１０１０、ディスクコントローラ／アダプタ１０３０、様々な入力／出力インタフェース及びアダプタ（例えば並列インタフェース１００９、直列インタフェース１００８、ＬＡＮアダプタ１０７等）、及び対応する外部装置（例えばディスプレイデバイス１００１，プリンタ１００２、モデム１００３、キーボード１００６、及びデータ記憶装置）を含む。データ記憶装置には、例えばハードディスク１０３２、フロッピーディスク１０３１、テープユニット、ＣＤ−ＲＯＭ、ジュークボックス、ＲＡＩＤ、フラッシュメモリ等のような装置が含まれる。本発明について様々な実施例を取り上げて説明したが、これらの実施例は例示であり、本発明の範囲をこれらに限定するものではないということは理解されよう。ここに開示した実施例の様々な変更、追加、及び改良が可能である。更に、実施例の中でハードウェアとして実現された構造及び機能性は、別の実施例ではソフトウェア、ファームウェア、またはマイクロコードとして実現され得る。例えば、本明細書においては、３つのローテータ４３０、４３２、及び４３４、３つの命令レジスタ４５０、４５２、及び４５４、及び３つのショートデコーダＳＤｅｃ０４１０、ＳＤｅｃ１１４１２、ＳＤｅｃ２４１４を備えたショートデコード回路を有するマクロ命令デコーダが開示されているが、他の実施例では、異なる数のショートデコーダ経路が採用される。２つのデコード経路を採用したデコーダは非常に適切なものである。これらの実施例及び他の実施例の変更、修正、追加、及び改良は請求の範囲に記載の本発明の範囲内に収まり得るものである。請求の範囲１．プロセッサ（１２０）内の命令デコーダエミュレーション回路（２３１）において、命令コードを保持するための命令レジスタ（５１２）であって、前記命令レジスタが命令コード内に複数のエンコードされたビットフィールドを有する、該命令レジスタと、命令コードを受信するために前記命令レジスタに接続されるエントリポイント回路（５１４）であって、前記エントリポイント回路が前記命令コードからエントリポイントを導出する、該エントリポイント回路と、前記導出されたエントリポイントを受信するために前記エントリポイント回路に接続されるエミュレーションコードシーケンサ（５１０）であって、前記エミュレーションコードシーケンサ（５１０）が演算（Ｏps）のシーケンスを制御する制御信号を発生する、該エミュレーションコードシーケンサと、前記割当て信号を受信するために前記エミュレーションコードシーケンサ（５１０）に接続されるエミュレーションコードメモリ（５２０）であって、前記エミュレーションコードメモリがＯpシーケンス及びシーケンスコントロールコードを格納し、また前記エミュレーションコードメモリがＯpシーケンスを出力するための第１の出力端子及びシーケンスコントロールコードを出力するための第２の出力端子を有し、前記シーケンスコントロール出力端子が前記エミュレーションコードシーケンサ（５１０）に接続される、該エミュレーションコードメモリ（５２０）と、Ｏpシーケンスを受信するために前記エミュレーションコードメモリ（５２０）第１出力端子に接続され、かつ前記命令コードの選択されたエンコードされたビットフィールドを受信するために前記命令レジスタ（５１２）に接続されるオペレシーョン（Ｏp）置換回路（５２２）であって、前記Ｏp置換回路（５２２）が前記命令コードビットフィールドの選択されたフィールドをＯpシーケンスに置き換え、また前記Ｏp置換回路（５２２）が前記命令のビットフィールドにより指定される直接指定子及び間接指定子に従って置換を制御する、該オペレーション置換回路とを有することを特徴とする命令デコーダエミュレーション回路。２．前記命令レジスタ（５１２）が現在命令及びエミュレーション環境を含むプロセッサ（１２０）の現在状態の組み合わせからセットされるフィールドを有する複数のフィールドを含むことを特徴とする請求項１に記載の命令デコーダエミュレーション回路。３．前記エミュレーション環境が、Ｒegレジスタ内のmodr/m regフィールド及びＲegＭレジスタ内のmodr/m regmフィールドをロードし、前記Ｏp置換回路（５２２）が前記Ｒeg及びＲegＭレジスタを前記Ｏpシーケンスの前記命令ビットコードフィールドの選択されたフィールドに置き換え、前記エミュレーションコードメモリ（５２０）が複数の異なるレジスタ仕様上のＯpsオペレーティングを生成するための単一ＲＯＭエントリポイントを含むことを特徴とする請求項１に記載の命令デコーダエミュレーション回路。４．前記エミュレーション環境が、データサイズ仕様をロードし、前記Ｏp置換回路（５２２）が前記データサイズ仕様を前記Ｏpシーケンスの前記命令コードビットフィールドのデータサイズフィールドに置き換え、前記エミュレーションコードメモリ（５２０）が複数の異なるデータサィズ上にＯpsオペレーティングを生成するための単一ＲＯＭエントリポイントを含むことを特徴とする請求項１に記載の命令デコーダエミュレーション回路。５．前記エミュレーション環境が、メモリセグメント記述子をロードし、前記Ｏp置換回路（５２２）が前記メモリセグメント記述子を前記Ｏpシーケンスの前記命令ビットコードフィールドのセグメント記述子フィールドに置き換え、前記エミュレーションコードメモリ（５２０）が複数の異なるメモリセグメント内にＯpsオペレーティングを生成するための単一ＲＯＭエントリポイントを含むことを特徴とする請求項１に記載の命令デコーダエミュレーション回路。６．前記エミュレーション環境が、アドレスサイズ仕様をロードし、前記Ｏp置換回路（５２２）が前記アドレスサイズ仕様をＡＳzフィールドに置き換えることを特徴とする請求項１に記載の命令デコーダエミュレーション回路。７．前記エミュレーション環境が、データサイズ仕様をロードし、前記Ｏp置換回路（５２２）が前記データサイズ仕様をＤＳzフィールドに置き換えることを特徴とする請求項１に記載の命令デコーダエミュレーション回路。８．プロセッサ（１２０）内の命令デコーダエミュレーション回路（２３１）を動作させるための方法において、命令コード内に複数のエンコードされたビットフィールドを有する命令レジスタ（５１２）内の命令コードを受信する過程と、プロセッサ状態に従って各前記複数のエンコードされたビットフィールドを選択的に更新する過程と、前記命令コードかエントリポイントを導出する過程と、前記導出されたエントリポイントに従って複数のＯpシーケンスを格納する、エミュレーションコードメモリ（５２０）をアドレス指定する過程と、前記エミュレーションコードメモリ（５２０）からアドレス指定されたオペレーションを出力する過程と、前記命令コードが選択されたエンコードされたビットフィールドを前記アドレス指定されたオペレーションに置き換える過程と、前記命令のビットフィールドにより指定される直接指定子及び間接指定子に従って置換を制御する過程とを有することを特徴とする方法。９．前記方法がさらに、命令コード内に複数のエンコードされたビットフィールドを有する命令レジスタ（５１２）内の命令コードを受信する過程と、プロセッサ状態に従って各前記複数のエンコードされたビットフィールドを選択的に更新する過程と、前記命令コードかエントリポイントを導出する過程と、前記導出されたエントリポイントを受信し、オペレーションのシーケンス（Ｏｐｓ）を制御するための制御信号を生成する過程と、前記導出されたエントリポイントに従って複数のＯpシーケンスを格納する、エミュレーションコードメモリ（５２０）をアドレス指定する過程と、前記エミュレーションコードメモリ（５２０）からアドレス指定されたオペレーションを出力する過程と、前記エミュレーションコードメモリからの前記シーケンスコントロール信号を受信し、かつ出力する過程と、前記エミュレーションコードメモリからのＯpシーケンスを受信し、かつ前記命令レジスタから受信した前記命令コードの選択されるエンコードされたビットフィールドをアドレス指定されたオペレーションに置き換える過程と、前記命令のビットフィールドにより指定される直接指定予及び間接指定子に従って置換を制御する過程とを有することを特徴とする方法。１０．スーパスケーラプロセッサ用の命令デコーダ（２２０）において、第１のタイプの命令の所定グループ内の複数の命令を同時にデコードするための複数の第１のタイプのマクロ命令デコーダ（４１０，４１２，４１４）と、請求項１に記載があるような命令デコーダエミュレーション回路（２３１）とを有することを特徴とする命令デコーダ。１１．ＣＩＳＣ型命令をＲＩＳＣ型オペレーションに変換するためのスーパスケーラプロセッサ内の命令デコーダにおいて、複数の第１のタイプのマクロ命令デコーダが第１のＣＩＳＣ型命令の所定グループ内の複数のＣＩＳＣ型命令を同時にデコードし前記エミュレーションＲＯＭデコーダによりデコードされる命令コードが第２のＣＩＳＣ型命令コードであることを特徴とする請求項１０に記載のスーパスケーラ用命令デコーダ。１２．コンピュータシステムにおいて、データ及び命令を格納するためのメモリサブシステムと、前記メモリサブシステム内に格納される前記データ及び命令にアクセスするために動作可能に接続されるプロセッサであって、前記プロセッサが請求項１０に記載があるような命令デコーダ（２２０）を含む、該プロセッサとを有することを特徴とするコンピュータシステム。１３．プロセッサのためのデコーダにおいて、前記デコーダが請求項１に記載があるような命令デコーダエミュレーション回路（２３１）を含むことを特徴とするデコーダ。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号５９２，２０８ (32)優先日 1996年１月26日 (33)優先権主張国米国（ＵＳ） (31)優先権主張番号６４９，９８０ (32)優先日 1996年５月16日 (33)優先権主張国米国（ＵＳ） (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．プロセッサ内の命令デコーダエミュレーション回路において、命令コードを保持するための命令レジスタであって、前記命令レジスタが命令コード内に複数のエンコードされたビットフィールドを有する、該命令レジスタと、命令コードを受信するために前記命令レジスタに接続されるエントリポイント回路であって、前記エントリーポイント回路が前記命令コードからエントリポイントを導出する、該エントリポイント回路と、前記導出されたエントリポイントを受信するために前記エントリポイント回路に接続されるエミュレーションコードシーケンサであって、前記エミュレーションコードシーケンサが演算（Ｏps）のシーケンスを割り当て、また前記エミュレーションコードシーケンサが前記割り当てられたシーケンスに従って割当て信号を発生する、該エミュレーションコードシーケンサと、前記割当て信号を受信するために前記エミュレーションコードシーケンサに接続されるエミュレーションコードメモリであって、前記エミュレーションコードメモリがＯpシーケンス及びシーケンスコントロールコードを格納し、また前記エミュレーションコードメモリがＯpシーケンスを出力するための第１の出力端子及びシーケンスコントロールコードを出力するための第２の出力端子を有し、前記シーケンスコントロール出力端子が前記エミュレーションコードシーケンサに接続される、該エミュレーションコードメモリと、Ｏpシーケンスを受信するために前記エミュレーションコードメモリ第１出力端子に接続され、かつ前記命令コードの選択されたエンコードされたビットフィールドを受信するために前記命令レジスタに接続されるオペレシーョン（Ｏp）置換回路であって、前記Ｏp置換回路が前記命令コードビットフィールドの選択されたフィールドをＯpシーケンスに置き換える、該オペレーション置換回路とを有することを特徴とする命令デコーダエミュレーション回路。２．前記命令レジスタが現在命令及びエミュレーション環境を含むプロセッサの現在状態の組み合わせからセットされるフィールドを有する複数のフィールドを含むことを特徴とする請求項１に記載の命令デコーダエミュレーション回路。３．前記エミュレーション環境が、Ｒegレジスタ内のmodr/m regフィールド及びＲegＭレジスタ内のmodr/m regmフィールドをロードし、前記Ｏp置換回路が前記Ｒeg及びＲegＭレジスタを前記Ｏpシーケンスの前記命令ビットコードフィールドの選択されたフィールドに置き換え、前記エミュレーションコードメモリが複数の異なるレジスタ仕様上のＯpsオペレーティングを生成するための単一ＲＯＭエントリポイントを含むことを特徴とする請求項１に記載の命令デコーダエミュレーション回路。４．前記エミュレーション環境が、データサイズ仕様をロードし、前記Ｏp置換回路が前記データサイズ仕様を前記Ｏpシーケンスの前記命令コードビットフィールドのデータサイズフィールドに置き換え、前記エミュレーションコードメモリが複数の異なるデータサイズ上にＯpsオペレーティングを生成するための単一ＲＯＭエントリポイントを含むことを特徴とする請求項１に記載の命令デコーダエミュレーションエミュレーション回路。５．前記エミュレーション環境が、メモリセグメント記述子をロードし、前記Ｏ p置換回路が前記メモリセグメント記述子を前記Ｏpシーケンスの前記命令ビットコードフィールドのセグメント記述子フィールドに置き換え、前記エミュレーションコードメモリが複数の異なるメモリセグメント内にＯpsオペレーティングを生成するための単一ＲＯＭエントリポイントを含むことを特徴とする請求項１に記載の命令デコーダエミュレーション回路。６．前記エミュレーション環境が、アドレスサイズ仕様をロードし、前記Ｏp置換回路が前記アドレスサイズ仕様をＡＳzフィールドに置き換えることを特徴とする請求項１に記載の命令デコーダエミュレーション回路。７．前記エミュレーション環境が、データサイズ仕様をロードし、前記Ｏp置換回路が前記データサイズ仕様をＤＳzフィールドに置き換えることを特徴とする請求項１に記載の命令デコーダエミュレーション回路。８．プロセッサ内の命令デコーダエミュレーション回路を動作させるための方法において、命令コード内に複数のエンコードされたビットフィールドを有する命令レジスタ内の命令コードを受信する過程と、プロセッサ状態に従って各前記複数のエンコードされたビットフィールドを選択的に更新する過程と、前記命令コードかエントリポイントを導出する過程と、前記導出されたエントリポイントに従って複数のＯpシーケンスを格納する、エミュレーションコードメモリをアドレス指定する過程と、前記エミュレーションコードメモリからアドレス指定されたオペレーションを出力する過程と、前記命令コードが選択されたエンコードされたビットフィールドを前記アドレス指定されたオペレーションに置き換える過程とを有することを特徴とする方法。９．スーパスケーラプロセッサ内の命令デコーダにおいて、第１のタイプの命令の所定グループ内の複数の命令を同時にデコードするための複数の第１のタイプのマクロ命令デコーダと、前記複数のマクロ命令デコーダに接続されるエミュレーションＲＯＭデコーダとを有することを特徴とし、前記エミュレーションＲＯＭデコーダが、前記命令コード内に複数のエンコードされたビットフィールドを有する、前記命令コード保持するための命令レジスタと、前記命令コードを受信するために前記命令レジスタに接続されるエントリポイント回路であって、前記エントリポイント回路が前記命令コードからエントリポイントを導出する、該エントリポイント回路と、前記導出されたエントリポイントを受信するために前記エントリポイント回路に接続されるエミュレーション回路シーケンサであって、前記エミュレーションコードシーケンサがオペレーション（Ｏps）のシーケンスを割り当て、また前記エミュレーションコードシーケンサが前記割り当てられたシーケンスに従って割当て信号を発生する、該エミュレーションコードシーケンサと、前記割当て信号を受信するために前記エミュレーションコードシーケンサに接続されるエミュレーションコードメモリであって、前記エミュレーションコードメモリコードが複数のＯpシーケンス及びシーケンスコントロールコードを格納し、また前記エミュレーションコードメモリがＯpシーケンスを出力するための第１の出力端子及びシーケンスコントロールコードを出力するための第２の出力端子を有し、前記シーケンスコントロールコード出力端子が前記エミュレーションコードシーケンサに接続される、該エミュレーションコードメモリと、Ｏpシーケンスを受信するために前記エミュレーションコードメモリの第１の出力端子に接続され、かつ前記命令コードの選択されるエンコードされたビットフィールドを受信するために前記命令レジスタに接続されるオペレーション（Ｏp）置換回路であって、前記Ｏp置換回路が前記命令コードビットフィールドの選択されたフィールドを前記Ｏpシーケンスに置き換える、該オペレーション置換回路とを有することを特徴とする命令デコーダ。１０．プロセッサ内の命令デコーダエミュレーション回路において、命令コードを保持するための命令レジスタであって、前記命令レジスタが前記命令コード内に複数のエンコードされたビットフィールドを有する、該命令レジスタと、前記命令コードを受信し、かつ前記命令コードからエントリポイントを導出するために前記命令レジスタに接続される手段と、前記導出されたエントリポイントを受信し、かつオペレーション（Ｏps）のシーケンスを割り当てるために、前記エントリポイント導出に接続される手段と、前記割り当てられたシーケンスに従って割当て信号を生成するために前記受信及び割当て手段に接続される手段と、複数のＯpシーケンス及びシーケンスコントロールコードを格納するために前記割当て信号生成手段に接続されるエミュレーションコードメモリであって、前記エミュレーションコードメモリがＯpシーケンスを出力し、また前記エミュレーションコードメモリがシーケンスコントロールコードを出力し、前記シーケンスコントロールコード出力端子が前記エミュレーションコードシーケンサに接続される、該エミュレーションコードメモリと、Ｏpシーケンスを受信するために前記エミュレーションコードメモリに接続され、かつ前記命令コードの選択されるエンコードされたビットフィールドを受信するために前記命令レジスタに接続されるオペレーション（Ｏp）置換回路であって、前記Ｏp置換回路が前記命令コードビットフィールドの選択されたフィールドを前記Ｏpシーケンスに置き換える、該オペレーション置換回路とを有することを特徴とする命令デコーダエミュレーション回路。１１．前記命令レジスタが現在命令及びエミュレーション環境を含むプロセッサの現在状態の組み合わせからセットされるフィールドを有する複数のフィールドを含むことを特徴とする請求項１０に記載の命令デコーダエミュレーション回路。１２．前記エミュレーション環境が、Ｒegレジスタ内のmodr/m regフィールド及びＲegＭレジスタ内のmodr/m regmフィールドをロードし、前記Ｏp置換回路が前記Ｒeg及びＲegＭレジスタを前記Ｏpシーケンスの前記命令コードビットフィールドの選択されたフィールドに置き換え、前記エミュレーションコードメモリが複数の異なるレジスタ仕様上のＯpsオペレーティングを生成するための単一ＲＯＭエントリポイントを含むことを特徴とする請求項１０に記載の命令デコーダエミュレーション回路。１３．前記エミュレーション環境が、データサイズ仕様をロードし、前記Ｏp置換回路が前記データサイズ仕様を前記Ｏpシーケンスの前記命令コードビットフィールドのデータサイズフィールドに置き換え、前記エミュレーションコードメモリが複数の異なるデータサイズ上Ｏpsオペレーティングを生成するための単一ＲＯＭエントリポイントを含むことを特徴とする請求項１０に記載の命令デコーダエミュレーション回路。１４．前記エミュレーション環境が、メモリセグメント記述子をロードし、前記Ｏp置換回路が前記メモリセグメント記述子を前記Ｏpシーケンスの前記命令コードビットフィールドのセグメント記述子フィールドに置き換え、前記エミュレーションコードメモリが複数の異なるメモリセグメント内のＯpsオペレーティングを生成するための単一ＲＯＭエントリポイントを含むことを特徴とする請求項１０に記載の命令デコーダエミュレーション回路。１５．前記エミュレーション環境が、アドレスサイズ仕様をロードし、前記Ｏp 置換回路が前記アドレスサイズ仕様をＡＳzフィールドに置き換えることを特徴とする請求項１０に記載の命令デコーダエミュレーション回路。１６．前記エミュレーション環境が、データサイズ仕様をロードし、前記Ｏp置換回路が前記データサイズ仕様をＤＳzフィールドに置き換えることを特徴とする請求項１０に記載の命令デコーダエミュレーション回路。１７．ＣＩＳＣ型命令をＲＩＳＣ型オペレーションに変換するためのスーパスケーラプロセッサ内の命令デコーダにおいて、第１のＣＩＳＣ型命令の所定グループ内の複数のＣＩＳＣ型命令を同時にデコードするための複数の第１のタイプのマクロ命令デコーダと、第２のＣＩＳＣ型命令をＲＩＳＣ型オペレーションに、デコードするために前記複数のマクロ命令デコーダに接続されるエミュレーションＲＯＭデコーダとを有することを特徴とし、前記エミュレーションＲＯＭデコーダが、第２のＣＩＳＣ型命令コードを保持するための命令レジスタであって、前記命令レジスタが前記命令コード内に複数のエンコードされたビットフィールドを有する、該命令レジスタと、第２のＣＩＳＣ型命令コードを受信するために前記命令レジスタに接続されるエントリポイント回路であって、前記エントリポイント回路が前記第２のＣＩＳＣ型命令コードからエントリポイントを導出する、該エントリポイント回路と、前記導出されたエントリポイントを受信するために前記エントリポイント回路に接続されるエミュレーションコードシーケンサであって、前記エミュレーションコードシーケンサがオペレーション（Ｏps）のシーケンスを割り当て、また前記エミュレーションコードシーケンサが前記割り当てられたシーケンスに従って割当て信号を生成する、該エミュレーションコードシーケンサと、前記割当て信号を受信するために前記エミュレーションコードシーケンサに接続されるエミュレーションコードメモリであって、前記エミュレーションコードメモリが複数のＯpシーケンス及びシーケンスコントロールコードを格納し、また前記エミュレーションコードメモリがＯpシーケンスを出力するための第１の出力端子及びシーケンスコントロールコードを出力するための第２の出力端子を有し、前記シーケンスコントロールコード出力端予が前記エミュレーションコードシーケンサに接続される、該エミュレーションコードメモリと、Ｏpシーケンスを受信するための前記エミュレーションコードメモリの第１の出力端子に接続され、かつ前記命令コードが選択されるエンコードされたビットフィールドを受信するための前記命令レジスタに接続されるオペレーション（Ｏp）置換回路であって、前記Ｏp置換回路が前記命令コードビットフィールドの選択されたフィールドを前記Ｏpシーケンスに置き換える、該オペレーション置換回路とを有することを特長とする命令デコーダ。１８．コンピュータシステムであって、データ及び命令を格納するためのメモリサブシステムと、前記メモリサブシステム内に格納される前記データ及び命令にアクセスするために実行可能に接続される命令デコーダを含むプロセッサとを有することを特徴とし、前記命令デコーダさらに、第１のタイプの命令の所定グループ内の複数の命令を同時にデコードするための複数の第１のタイプのマクロ命令デコーダと前記複数のマクロ命令デコーダに接続されるエミュレーションＲＯＭデコーダとを含むことを特徴とし、前記マクロ命令デコーダが、命令コードを保持するための命令レジスタであって、前記命令レジスタが前記命令コード内に複数のエンコードされたビットフィールドを有する、該命令レジスタと、命令コードを受信するために前記命令レジスタに接続されるエントリポイント回路であって、前記エントリポイント回路が前記命令コードからエントリポイントを導出する、該エントリポイント回路と、前記導出されたエントリポイントを受信するために前記エントリポイント回路に接続されるエミュレーションコードシーケンサであって、前記エミュレーションコードシーケンサがオペレーション（Ｏps）のシーケンスを割り当て、また前記エミュレーションコードシーケンサが前記割り当てられたシーケンスに従って割当て信号を生成する、該エミュレーションコードシーケンサと、前記割当て信号を受信するために前記エミュレーションコードシーケンサに接続されるエミュレーションコードメモリであって、前記エミュレーションコードメモリが複数のＯpシーケンス及びシーケンスコントロールコードを格納し、また前記エミュレーションコードメモリがＯpシーケンスを出力するための第１の出力端子及びシーケンスコントロールコードを出力するための第２の出力端子を有し、前記シーケンスコントロールコード出力端子が前記エミュレーションコードシーケンサに接続される、該エミュレーションコードメモリと、Ｏpシーケンスを受信するために前記エミュレーションコードメモリの第１の出力端子に接続され、かつ前記命令コードの選択されるエンコードされたビットフィールドを受信するために前記命令レジスタに接続されるオペレーション（Ｏp）置換回路であって、前記Ｏp置換回路が前記命令コードビットフィールドの選択されたフィールドを前記Ｏpシーケンスに置き換える、該オペレーション置換回路とを有することを特徴とするコンピュータシステム。１９．デコーダを有するプロセッサにおいて、前記デコーダが命令デコーダエミュレーション回路を含み、前記命令デコーダエミュレーション回路が、命令コードを保持するための命令レジスタであって、前記命令レジスタが前記命令コード内に複数のエンコードされたビットフィールドを有する、該命令レジスタと、命令コードを受信するための前記命令レジスタに接続されるエントリポイント回路であって、前記エントリポイント回路が前記命令コードからエントリポイントを導出する、該エントリポイント回路と、前記導出されたエントリポイントを受信するために前記エントリポイント回路に接続されるエミュレーションコードシーケンサであって、前記エミュレーションコードシーケンサがオペレーション（Ｏps）のシーケンスを割り当て、また前記エミュレーションコードシーケンサが前記割り当てられたシーケンスに従って割当て信号を発生する、該エミュレーションコードシーケンサと、前記割当て信号を受信するために前記エミュレーションコードシーケンサに接続されるエミュレーションコードメモリであって、前記エミュレーションコードメモリが複数のＯpシーケンス及びシーケンスコントロールコードを格納し、また前記エミュレーションコードメモリがＯpシーケンスを出力するための第１の出力端子及びシーケンスコントロールコードを出力するための第２の出力端子を有し、前記シーケンスコントロールコード出力端子が前記エミュレーションコードシーケンサに接続される該エミュレーションコードメモリと、Ｏpシーケンスを受信するために前記エミュレーションコードメモリの第１の出力端子に接続され、かつ前記命令コードの選択されるエンコードされたビットフィールドを受信するために前記命令レジスタに接続されるオペレーション（Ｏ p）置換回路であって、前記Ｏp置換回路が前記命令コードビットフィールドの選択されたフィールドを前記Ｏpシーケンスに置き換える、該オペレーション置換回路とを有することを特徴とするデコーダ。