JP2002063149A - データ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 使い勝手を良くしたデータ処理システムを提
供する。 【解決手段】 データプロセッサはメモリカード又はＩ
／Ｏカードを含むＰＣカードと接続可能とし、第１ＰＣ
カードコネクタは前記ＰＣカードに接続可能とし、前記
外部バスは前記ＲＯＭ、前記ＤＲＡＭ、前記ＰＣカード
に固定的に割り当てられた複数のエリアに分割され、前
記データプロセッサ、前記ＲＯＭ、前記ＤＲＡＭ、前記
第１ＰＣカードコネクタに接続され、前記データプロセ
ッサはアドレス空間内の物理アドレスに基づいて前記外
部バスにアクセスし、前記データプロセッサは内部論理
アドレスを出力する中央処理装置と、前記中央処理装置
に接続され、内部論理アドレスに基づいて前記外部バス
に物理アドレスを出力するメモリ管理ユニットを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データ処理シス
テム関し、特に、そのバスインターフェイス回路技術に
利用して有効な技術に関するものである。

【０００２】

【従来の技術】ＰＣＭＣＩＡ（Personal Computer Memo
ry Card International Association)インターフェイス
は、ＰＣカードガイドラインver4.1及び4.2 の中のＩＣ
メモリカードガイドラインver4.1で規定される６８ピン
ＩＣメモリカードのＩＣメモリカードインターフェイス
とＩ／Ｏカードインターフェイスとがある。また、この
ようなＰＣＭＣＩＡインターフェイスには専用のＩＣチ
ップ（８２３６５ＳＬ）が用意されている。

【０００３】

【発明が解決しようとする課題】本願発明者においては
各種小型携帯用情報機器の外部周辺装置としてＩＣメ
モリカードやＩ／Ｏカードが欠かせないことに着目し、
マイクロプロセッサにおいてＰＣＭＣＩＡインターフェ
イスを搭載させることを考えた。

【０００４】この発明の目的は、使い勝手を良くしたデ
ータ処理システムを提供することにある。 この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、データプロセッサはメモリ
カード又はＩ／Ｏカードを含むＰＣカードと接続可能と
し、第１ＰＣカードコネクタは前記ＰＣカードに接続可
能とし、前記外部バスは前記ＲＯＭ、前記ＤＲＡＭ、前
記ＰＣカードに固定的に割り当てられた複数のエリアに
分割され、前記データプロセッサ、前記ＲＯＭ、前記Ｄ
ＲＡＭ、前記第１ＰＣカードコネクタに接続され、前記
データプロセッサはアドレス空間内の物理アドレスに基
づいて前記外部バスにアクセスし、前記データプロセッ
サは内部論理アドレスを出力する中央処理装置と、前記
中央処理装置に接続され、内部論理アドレスに基づいて
前記外部バスに物理アドレスを出力するメモリ管理ユニ
ットを有する。

【０００６】上記した手段によれば、データプロセッサ
にＩＣメモリカードやＩ／Ｏカードを直結させることが
できるので、各種携帯用情報機器を構成するデータ処理
システムの使い勝手が良くなる。

【０００７】

【発明の実施の形態】図１には、この発明に係るマイク
ロプロセッサに搭載されるバスステートコントローラの
一実施例のブロック図が示されている。同図の各回路ブ
ロックは、マイクロプロセッサを構成する他の回路ブロ
ックとともに、公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。

【０００８】バスステートコントローラＢＳＣは、物理
アドレス空間の分割、各種のメモリ及びバスステートイ
ンターフェイス仕様に応じた制御信号の出力などを行
う。このバスステートコントローラＢＳＣの機能によっ
て、外付け回路なしに、ＤＲＡＭ、ＳＤＲＡＭ、ＰＳＲ
ＡＭ、ＳＲＡＭ、ＲＯＭなどを直結させることができ
る。ここで、ＤＲＡＭはダイナミック型ＲＡＭ（ランダ
ム・アクセス・メモリ）であり、ＳＤＲＡＭはシンクロ
ナスダイナミック型ＲＡＭであり、ＰＳＲＡＭは擬似ス
タティック型ＲＡＭであり、ＳＲＡＭはスタティック型
ＲＡＭであり、ＲＯＭはリード・オンリー・メモリであ
る。

【０００９】本願発明では、上記のようなバスステート
コントローラＢＳＣに、ＰＣＭＣＩＡインターフェイス
も搭載させるようにする。これにより、ＩＣメモリカー
ドとＩ／Ｏカードとも直結させることができるようにな
り、マイクロプロセッサを用いた各種情報機器のシステ
ム設計が容易になると同時に、コンパクトなシステムに
より高速なデータ転送を行うようにすることができ、小
型携帯用情報機器に便利なものとなる。

【００１０】ウェイト制御部は、ＷＡＩＴ端子によりウ
ェイトステート挿入が可能にされる。かかるウェイトス
テートの挿入は、プログラムで制御可能にされ、全ての
エリア０〜６において独立に１〜１０からなるステート
のウェイト挿入をレジスタの設定により指定される。た
だし、エリア１〜３は共通とされる。そして、異なった
エリアに対する連続したメモリアクセスや同一エリアに
対するリードアクセス直後のライトアクセスといったデ
ータバスの衝突回避のためにウェイトサンクルが自動挿
入させる機能が設けられる。

【００１１】エリア制御部において物理アドレス空間を
７つの分割して管理する。エリアは０〜６からなり、各
エリアは最大６４Ｍバイトとされる。各エリアのバス幅
は、レジスタにより設定可能にされる。ただし、エリア
０のみは、外部ピンにより設定される。

【００１２】メモリ制御部では、上記のように物理アド
レス空間が７つのエリアに分割され、各エリア（物理ア
ドレス）毎に接続できるメモリの種類が指定されてるこ
とに対応して、各エリアに接続するメモリに直結できる
制御信号を出力する。

【００１３】ＤＲＡＭ直結インターフェイスは、ＤＲＡ
Ｍ容量に応じたロウアドレス／カラムアドレスマルチプ
レックス、バースト動作（高速ページモード，ハイパー
ページモード）、ＣＡＳビフォアＲＡＳリフレッシュと
セルフリフレッシュ、低消費電力に対応したＣＡＳ４本
方式のバイトコントロール、ＤＲＡＭ直結制御信号のタ
イミングをレジスタの設定により制御するという各種機
能を持つ。

【００１４】ＳＤＲＡＭ直結インターフェイスは、ＳＤ
ＲＡＭ容量に応じたロウアドレス／カラムアドレスマル
チプレックス、バースト動作、オートリフレッシュとセ
ルフリフレッシュ、ＳＤＲＡＭ直結制御信号のタイミン
グをレジスタの設定により制御するという各種機能を持
つ。

【００１５】ＰＳＲＡＭ直結インターフェイスは、バー
スト動作（スタティックカラムモード）、オートリフレ
ッシュとセルフリフレッシュ機能を備える。

【００１６】ＲＯＭバーストインターフェイスは、ウェ
イトステート挿入がプログラムで制御可能とされ、レジ
スタで設定された回数のバースト転送動作を備える。

【００１７】そして、ＰＣＭＣＩＡ直結インターフェイ
スは、ウェイトステート挿入がプログラムにより制御可
能とされ、高速データ転送のためにバースト動作（ペー
ジモード）と、Ｉ／Ｏバス幅のバスサイジング機能を持
つようにされる。

【００１８】リフレッシュ制御部は、リフレッシュカウ
ンタのオーバーフロー割り込み機能により、ローパワー
ＤＲＡＭにおけるセルフリフレッシュ終了直後のリフレ
ッシュ動作をサポートし、リフレッシュ用カウンタをイ
ンターバルタイマとして使用可能とされ、コンペアマッ
チで割り込み要求を発生させ、及びリフレッシュカウン
タのオーバーフローで割り込み要求を発生させる。

【００１９】ウェイト制御部に対応されたレジスタＷＣ
Ｒ１，２は、ウェイトコントロールレジスタである。エ
リア制御部に対応されたレジスタＢＣＲ１は、バスコン
トロールレジスタである。このレジスタＢＣＲ１は、Ｂ
ＣＲ２とともにメモリ制御部にも用いられる。メモリ制
御部に対応された他のレジスタＭＣＲは、メモリコント
ロールレジスタ、ＤＣＲはＤＲＡＭコントールレジス
タ、ＰＣＲはＰＣＭＣＩＡコントロールレジスタであ
る。リフレッシュ制御部に対応されたレジスタＲＦＣＲ
はリフレッシュカウントレジスタ、ＲＴＣＮＴはリフレ
ッシュタイマカウントレジスタ、ＲＴＣＯＲはリフレッ
シュタイムコンスタントレジスタ、ＲＴＣＳＲはリフレ
ッシュタイマコントロール／ステータスレジスタであ
る。

【００２０】上記バスステートコントローラＢＳＣに設
けられた各レジスタは、モジュールバスに接続され、か
かるモジュールバスは、バスインターフェイスを介して
内部バスに接続される。内部バスは、中央処理装置ＣＰ
Ｕ等や他の周辺回路が接続される。そして、アドレス制
御部は、Ａ０〜Ａ２５からなるアドレス信号を出力す
る。このアドレス制御部には、前記ＲＯＭやＰＣＭＣＩ
Ａのバースト動作を実現するためのアドレス発生回路
（アドレスカウンタ）が設けられる。

【００２１】図２には、上記バスステートコントローラ
ＢＳＣを説明するための一部の端子構成図が示され、図
３には残り一部の端子構成図が示されている。これらの
端子構成図においては、端子名称と信号名、入出力及び
機能が示されている。

【００２２】この実施例のマイクロプロセッサにおいて
は、アーキティクチャとして論理空間、物理空間ともに
３２ビットのアドレス空間を持つ。論理空間は、上位側
アドレスの値によって５つの空間に分割される。物理空
間は、８空間に分割されている。８空間のうち、１つが
内蔵ＩＯエリア及び予約エリアとされ、外部メモリアク
セスに使用されるのは前記のような残りの７空間とされ
る。論理空間は、内蔵のアドレス変換機構（ＭＭＵ）に
より任意の物理空間に割り付けることが可能とされる。

【００２３】図４には、物理空間の割り付けを説明する
ためのアドレス空間図が示されている。物理アドレス
は、前記のように８分割されるが、そのうちエリア０〜
６の７つの空間が使用される。エリア０は通常メモリ又
はバーストＲＯＭが、エリア１は通常メモリが、エリア
２は通常メモリ又はＳＤＲＡＭ，ＤＲＡＭが、エリア３
は通常メモリ又はＳＤＲＡＭ，ＤＲＡＭ，ＰＳＲＡＭ
が、エリア４は通常メモリがそれぞれ割り当てられる。
そして、エリア５と６には、それぞれに通常メモリ又は
バーストＲＡＭ又はＰＣＭＣＩＡが割り当てられる。

【００２４】メモリのバスサイズは、空間毎に設定でき
るようにされる。エリア０では、外部ピンを用いてバス
サイズをバイト（８ビット）、ワード（１６ビット）、
ロングワード（３２ビット）から選択できる。エリア１
〜６では、通常メモリ、ＲＯＭ、バーストＲＯＭのいず
れかを使用する場合には、バスコントロールレジスタＢ
ＣＲ２によってバス幅がバイト、ワード又はロングワー
ドの中から選ぶことができ、ＳＤＡＲＭ、ＤＲＡＭ、Ｐ
ＳＲＡＭのいずれかを使用するときには、個別メモリコ
ントロールレジスタＭＣＲ１とによってバス幅をワード
かロングワードから選ぶことができる。エリア２をＤＲ
ＡＭエリアとして使用するときには、エリア２と３のバ
ス幅はワードにされる。そして、エリア５と６をＰＣＭ
ＣＩＡインターフェイスとして使用する場合には、バス
幅はバイト又ワードのいずれかに設定するようにされ
る。

【００２５】このようなエリア５と６でＰＣＭＣＩＡ準
拠のインターフェイス使用をサポートした場合、基本的
にはＰＣＭＣＩＡ仕様バージョン(ver)4.2で定められた
ＩＣメモリカードインターフェイスとＩ／Ｏカードイン
ターフェイスである。この他に、使い勝手を良くするた
めに、言い換えるならば、ＩＣメモリカード又はＩ／Ｏ
カードの高速アクセスを可能にするために、かかる仕様
を拡張させてバーストアクセス機能が付加される。つま
り、ＲＯＭにおけるページモードのように連続アクセス
が可能にされる。このような連続アクセスのために、ア
ドレス制御部には連続アクセスのためのアドレス生成機
能が付加される。

【００２６】この実施例のＰＣＭＣＩＡインターフェイ
スは、ＰＣＭＣＩＡ仕様バージョン4.1 で定められラン
ダムアクセスの他に上記バーストアクセス機能が付加さ
れる。そして、データバス幅は、上記のようにバイト
（８ビット）／ワード（１６ビット）の指定が可能にさ
れる。メモリタイプとしては、マスクＲＯＭ、ＯＴＰＲ
ＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラシュメモリと
ＳＲＡＭである。メモリ容量としては、最大３２Ｍバイ
トとされ、カード属性を保持する付属メモリ（ＲＥＧ機
能）が設けられる。

【００２７】また、後述するようなアドレス変換機能Ｍ
ＭＵを利用することにより、上記エリア５又は６に割り
当てられたＰＣＭＣＩＡインターフェイスのアドレス変
換を行って任意の論理アドレス空間でアクセスすること
ができるようにされる。そして、ＰＣＭＣＩＡ空間割り
付けは表１に示すようにされる。

【００２８】

【００２９】つまり、エリア５は、物理アドレスのＡ２
８〜２６が１０１のエリアであり、アドレスのＡ３１〜
Ａ２９は無視され、アドレスの範囲はＨ’１４００００
００＋Ｈ’２０００００００＊ｎ〜Ｈ’１７ＦＦＦＦＦ
Ｆ＋Ｈ’２０００００００＊ｎ（ｎ＝０〜７、ｎ＝１〜
７はシャドウ空間）の６４ＭＢとなる。ＰＣＭＡインタ
ーフェイスを使用するときには、ＩＣメモリカードイン
ターフェイスのみで、アドレス範囲はＨ’１４００００
００＋Ｈ’２００００００〜Ｈ’１５ＦＦＦＦＦＦ＋
Ｈ’２００００００〜＊ｎ（ｎ＝０〜７、ｎ＝１〜７は
シャドウ空間）の３２ＭＢとなる。

【００３０】バス幅は、前記のようにバスコントロール
レジスタＢＣＲ２よりバイト又はワードのいずれかを選
択する。ＰＣＭＣＩＡインターフェイスを接続している
場合、ＣＥ１、ＣＥ２信号やＯＥ信号、ＷＥ信号が有効
とされる。バスサイクルは、ウェイトコントロールレジ
スタＷＣＲ２によってウェイト数を０〜１０から選択で
きる。バースト機能を使用する場合には、ウェイト数に
対応してバーストサイクルのバスサイクルピッチ数が２
〜１０の範囲で決まるようにされる。

【００３１】エリア６は、物理アドレスのＡ２８〜２６
が１０１のエリアであり、アドレスのＡ３１〜Ａ２９は
無視され、アドレスの範囲はＨ’１４００００００＋
Ｈ’２０００００００＊ｎ〜Ｈ’１７ＦＦＦＦＦＦ＋
Ｈ’２０００００００＊ｎ（ｎ＝０〜７、ｎ＝１〜７は
シャドウ空間）の６４ＭＢとなる。ＰＣＭＡインターフ
ェイスを使用するときには、ＩＣメモリカードインター
フェイスが、アドレス範囲はＨ’１４００００００＋
Ｈ’２００００００〜Ｈ’１５ＦＦＦＦＦＦ＋Ｈ’２０
０００００〜＊ｎ（ｎ＝０〜７、ｎ＝１〜７はシャドウ
空間）の３２ＭＢ、Ｉ／Ｏカードインターフェイスが、
アドレス範囲はＨ’１６００００００＋Ｈ’２００００
００〜Ｈ’１７ＦＦＦＦＦＦ＋Ｈ’２００００００〜＊
ｎ（ｎ＝０〜７、ｎ＝１〜７はシャドウ空間）の３２Ｍ
Ｂ、となる。

【００３２】バス幅は、前記のようにバスコントロール
レジスタＢＣＲ２よりバイト又はワードのいずれかを選
択する。ＰＣＭＣＩＡインターフェイスを接続している
場合、ＣＥ１、ＣＥ２信号やＯＥ信号、ＷＥ、ＩＯＲ
Ｄ、ＩＯＷＲが有効とされる。バスサイクルは、ウェイ
トコントロールレジスタＷＣＲ２によってウェイト数を
０〜１０から選択できる。バースト機能を使用する場合
には、ウェイト数に対応してバーストサイクルのバスサ
イクルピッチ数が２〜１０の範囲で決まるようにされ
る。

【００３３】バーストモードは、キャッシュファイルの
際の１６バイトのアクセスをＲＯＭのページモードと同
様のバーストモードでアクセスする。つまり、バースト
転送のデータ転送回数は、バスコントロールレジスタＢ
ＣＲ１により設定可能で、４、８、１６回である。バー
スト転送の読み出し時の先頭のアクセスサイクルは、内
部の要求の発生したデータを含むデータとなる。残りの
アクセスは、当該データを含む１６バイトバウンダリの
データをラップアラウンドでアクセスする。バースト転
送の書き込み時は、１６バイトバウンダリのデータに対
応して遷都うから順次書き込みが行われる。先頭アクセ
ス及び２回目以降のアクセス時のウェイトステートの挿
入は、ウェイトコントロールレジスタＷＣＲ２により設
定が可能とされる。

【００３４】図５には、この発明に係るマイクロプロセ
ッサ（シングルチップマイクロコンピュータ）の一実施
例のブロック図が示されている。同図には、主要な回路
が代表として例示的に各ブロックが実際の半導体基板上
における幾何学的な配置に合わせて描かれている。

【００３５】ＣＰＵは中央処理ユニットである。Ｃache
は、キャッシュメモリであり、演算器は算術論理演算を
行う。乗算器は乗算を行う。ＩＮＴＣは割り込み制御回
路である。ＭＭＵは、論理アドレスと物理アドレスとの
変換を行うメモリ管理ユニットである。ＤＭＡＣは、直
接メモリアクセス制御回路であり、Ｄ／Ａconverterは
ディジタル／アナログ変換器であり、Ａ／Ｄconverter
はアナログ／ディジタル変換器である。ＳＣＩはシリア
ルコミュニケーションインターフェイスである。Ｔimer
はタイマー回路である。そして、ＣＰＧはクロックパル
ス発生回路であり、ドライバＤriver を介して各回路ブ
ロックにその動作に必要なクロックパルスの供給を行う
ものである。そして、バスコントローラが、この発明に
係るバスステートコントローラＢＳＣに対応している。
上記の他に、必要に応じて各種周辺モジュールが設けら
れる。

【００３６】この実施例のマイクロプロセッサでは、上
記のようにメモリ管理ユニットが内蔵されているので、
前記のような物理アドレスを論理アドレスに変換してア
クセスすることができる。それ故、ユーザーにおいては
物理アドレスに拘束されることなく、任意の論理アドレ
スにより各種メモリをアクセスすることができ、前記Ｐ
ＣＭＣＩＡインターフェイスと相俟っていっそう使い勝
手が良くなる。特に、この実施例のＰＣＭＣＩＡインタ
ーフェイスでは、物理アドレス空間によりＩＣメモリカ
ード、Ｉ／Ｏカードを分離しているので、従来の専用チ
ップのようにＩＣメモリカード用かＩ／Ｏカード用かの
モード設定が不要にできるので使い勝手が良くなる。

【００３７】図６には、この発明に係るマイクロプロセ
ッサを用いたコンピュータシステムを使用した応用例が
示されている。同図（ａ）はＩＣカードスロットＭＳＬ
ＯＴを備え、前記ＩＣメモリカード又はＩ／Ｏカードに
よって構成されたファイルＦｆｉｌｅを内蔵したシステ
ムであり、入出力装置をキーボードＫＢ及びディスプレ
イＤＰとしたノートタイプパソコンである。

【００３８】同図（ｂ）はフロッピー（登録商標）ディ
スクドライブＦＤＤ及び上記ＩＣメモリカード又はＩ／
Ｏカードによって構成されたファイルＦｆｉｌｅを内蔵
したシステムである。そして、入出力装置をキーボード
ＫＢ及びディスプレイＤＰとし、フロッピーディスクＦ
Ｄが上記フロッピーディスクドライブＦＤＤに挿入され
る。このことによってソフトウェアとしての上記フロッ
ピーディスクＦＤおよびハードウェアとしての上記ファ
イルＦｆｉｌｅに情報を記憶できるデスクトップタイプ
パソコンとなる。

【００３９】同図（ｃ）は前記ＩＣメモリカード又はＩ
／ＯカードとしてのファイルカードＦｆｉｌｅＣＡＲＤ
を挿入し、入出力装置を入力専用ペンＰＥＮ及びディス
プレイＤＰとしたペンポータブルタイプパソコンであ
る。このように、本発明に係るＰＣＭＣＩＡインターフ
ェイスをマイクロプロセッサに搭載させることにより、
上述したような携帯用のコンピュータシステムの簡素化
ができる。このことによって、システム全体の小型化，
軽量化，薄型化が図れるとともに消費電力を低減でき、
さらにバースト機能を付加することにより大容量の情報
を高速に読み書きできるので、コンピュータシステム全
体としての処理能力を向上させることができる。

【００４０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） マイクロプロセッサにおける物理アドレス空間
の分割、各種のメモリ及びバスインターフェイス仕様に
応じた制御信号の出力を行うバスステートコントローラ
にＰＣＭＣＩＡインターフェイスを搭載することによ
り、マイクロプロセッサにＩＣメモリカードやＩ／Ｏカ
ードを直結させることができるので、各種携帯用情報機
器を構成するマイクロプロセッサの使い勝手を良くする
ことができるという効果が得られる。

【００４１】（２） 上記ＰＣＭＣＩＡインターフェイ
スにおいて、メモリカード用インターフェイスとＩ／Ｏ
カード用インターフェイスとが物理アドレス空間により
分離させることにより、逐一モード設定が不要にできる
ので使い勝手を良くすることができるという効果が得ら
れる。

【００４２】（３） 上記ＰＣＭＣＩＡインターフェイ
スは、バーストアクセスのためのアドレス生成回路を設
けることにより、ＩＣメモリカード又はＩ／Ｏカードを
高速にアクセスすることができるという効果が得られ
る。

【００４３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、マイ
クロプロセッサに搭載される機能は、図５の実施例の他
に種々の実施形態を採ることができる。また、バスステ
ートコントローラにおいて、上記ＰＣＭＣＩＡインター
フェイスを除いた他のインターフェイスは種々の組み合
わせにより構成することができる。この発明は、データ
処理システムに広く利用することができる。

【００４４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、マイクロプロセッサにおけ
る物理アドレス空間の分割、各種のメモリ及びバスイン
ターフェイス仕様に応じた制御信号の出力を行うバスス
テートコントローラにＰＣＭＣＩＡインターフェイスを
搭載することにより、マイクロプロセッサにＩＣメモリ
カードやＩ／Ｏカードを直結させることができるので、
各種携帯用情報機器を構成するマイクロプロセッサの使
い勝手を良くすることができる。

【００４５】上記ＰＣＭＣＩＡインターフェイスにおい
て、メモリカード用インターフェイスとＩ／Ｏカード用
インターフェイスとが物理アドレス空間により分離させ
ることにより、従来のように逐一モード設定が不要にで
きるので使い勝手を良くすることができる。

【００４６】上記ＰＣＭＣＩＡインターフェイスは、バ
ーストアクセスのためのアドレス生成回路を設けること
により、ＩＣメモリカード又はＩ／Ｏカードを高速にア
クセスすることができる。

【図面の簡単な説明】

【図１】この発明に係るマイクロプロセッサに搭載され
るバスステートコントローラの一実施例を示すブロック
図である。

【図２】上記バスステートコントローラＢＳＣを説明す
るための一部の端子構成図である。

【図３】上記バスステートコントローラＢＳＣを説明す
るための残り一部の端子構成図である。

【図４】この発明に係るマイクロプロセッサにおける、
物理空間の割り付けを説明するためのアドレス空間図で
ある。

【図５】この発明に係るマイクロプロセッサ（シングル
チップマイクロコンピュータ）の一実施例を示すブロッ
ク図である。

【図６】この発明に係るマイクロプロセッサを用いたコ
ンピュータシステムを使用した応用例を示す構成図であ
る。

【符号の説明】

ＢＳＣ…バスステートコントローラ、ＷＣＲ１，２…ウ
ェイトコントロールレジスタ、ＢＣＲ１，２…バスコン
トロールレジスタ、ＭＣＲ…メモリコントロールレジス
タ、ＤＣＲ…ＤＲＡＭコントロールレジスタ、ＰＣＲ…
ＰＣＭＣＩＡコントロールレジスタ、ＲＦＣＲ…リフレ
ッシュカウントレジスタ、ＲＴＣＮＴ…リフレッシュタ
イマカウントレジスタ、ＲＴＣＯＲ…リフレッシュタイ
ムコンスタントレジスタ、ＲＴＣＳＲ…リフレッシュタ
イマコントロール／ステータスレジスタ、ＣＰＵ…中央
処理ユニット、Ｃache…キャッシュメモリ、ＩＮＴＣ…
割り込み制御回路、ＭＭＵ…メモリ管理ユニット、ＤＭ
ＡＣ…直接メモリアクセス制御回路、Ｄ／Ａconverter
…ディジタル／アナログ変換器、Ａ／Ｄconverter …ア
ナログ／ディジタル変換器、ＳＣＩ…シリアルコミュニ
ケーションインターフェイス、Ｔimer…タイマー回路、
ＣＰＧ…クロックパルス発生回路、Ｄriver …ドライ
バ、ＭＳＬＯＴ…ＩＣカードスロット、Ｆｆｉｌｅ…フ
ァイル、ＫＢ…キーボード、ＤＰ…ディスプレイ、ＦＤ
Ｄ…フロッピーディスクドライブＦＤＤ、ＰＥＮ…ペ
ン。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 成田 進 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 根本 正人 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 Ｆターム(参考） 5B014 GE01 HB26 5B062 CC01 EE10

Claims (19)

【特許請求の範囲】
1. 【請求項１】 データプロセッサと、ＲＯＭと、ＤＲＡ
   Ｍと、第１ＰＣカードコネクタと、外部バスを有し、 前記データプロセッサはＰＣカードと接続可能であり、 前記第１ＰＣカードコネクタは前記ＰＣカードに接続可
   能であり、 前記ＰＣカードはメモリカード又はＩ／Ｏカードを含
   み、 前記外部バスは前記データプロセッサ、前記ＲＯＭ、前
   記ＤＲＡＭ、前記第１ＰＣカードコネクタに接続され、 前記データプロセッサはアドレス空間内の物理アドレス
   に基づいて前記外部バスにアクセスし、 前記アドレス空間は前記ＲＯＭ、前記ＤＲＡＭ、前記Ｐ
   Ｃカードに固定的に割り当てられた複数のエリアに分割
   され、 前記データプロセッサは中央処理装置と、メモリ管理ユ
   ニットを有し、 前記中央処理装置は内部論理アドレスを出力し、 前記メモリ管理ユニットは前記中央処理装置に接続さ
   れ、内部論理アドレスに基づいて前記外部バスに物理ア
   ドレスを出力することを特徴とするデータ処理システ
   ム。
2. 【請求項２】 請求項１において、 さらに第２ＰＣカードコネクタを有し、 前記第２ＰＣカードコネクタは前記外部バスに接続可能
   であり、 前記第１、第２ＰＣカードコネクタのそれぞれはメモリ
   カードまたはＩ／Ｏカードと同時に接続されることを特
   徴とするデータ処理システム。
3. 【請求項３】 請求項２において、 さらに第１バッファ回路と、第２バッファ回路を有し、 前記第１バッファ回路は前記第１ＰＣカードコネクタと
   前記外部バス間に接続され、 前記第２バッファ回路は前記第２ＰＣカードコネクタと
   前記外部バス間に接続されることを特徴とするデータ処
   理システム。
4. 【請求項４】 請求項３において、 さらにバスステートコントローラを有し、 前記バスステートコントローラは前記外部バスに接続さ
   れ、前記ＲＯＭ又は前記ＤＲＡＭと前記データプロセッ
   サ間と、前記ＰＣカードと前記データプロセッサ間、も
   しくはその何れかのインターフェイス制御のためのレジ
   スタを含み、 前記レジスタは前記ＲＯＭまたは前記ＤＲＡＭと、エリ
   アに割り当てられた前記ＰＣカード、もしくはその何れ
   かの操作条件の設定をされることを特徴とするデータ処
   理システム。
5. 【請求項５】 データプロセッサと、ＲＯＭと、ＳＤＲ
   ＡＭと、第１ＰＣカードコネクタと、外部バスを有し、 前記データプロセッサは前記第１ＰＣカードコネクタに
   接続可能とされ、 前記第１ＰＣカードコネクタはＰＣカードと接続可能と
   され、 前記ＰＣカードはメモリカードまたはＩ／Ｏカードを含
   み、 前記外部バスはデータプロセッサ、前記ＲＯＭ、前記Ｓ
   ＤＲＡＭ、前記第１ＰＣカードコネクタと接続され、 前記データプロセッサはアドレス空間内の物理アドレス
   に基づいて前記外部バスにアクセスし、アドレス空間は
   前記ＲＯＭ、前記ＳＤＲＡＭ、前記ＰＣカードに固定的
   に割り当てられた複数のエリアに分割され、 前記データプロセッサ中央処理装置と、メモリ管理ユニ
   ットを有し、 前記中央処理装置は内部論理アドレスを出力し、 前記メモリ管理ユニットは中央処理装置に接続され、内
   部論理アドレスに基づいて前記外部バスに物理アドレス
   出力することを特徴とするデータ処理システム。
6. 【請求項６】 請求項５において、 さらに第２ＰＣカードコネクタを有し、 前記第２ＰＣカードコネクタは前記外部バスに接続可能
   とされ、 前記第１ＰＣカードコネクタと第２ＰＣカードコネクタ
   は、同時に前記メモリカードまたは前記Ｉ／Ｏカードと
   接続可能とされることを特徴とするデータ処理システ
   ム。
7. 【請求項７】 請求項６において、 さらに第１バッファ回路と、第２バッファ回路を有し、 前記第１バッファ回路は前記第１ＰＣカードコネクタと
   前記外部バス間に接続され、 前記第２バッファ回路は前記第２ＰＣカードコネクタと
   前記外部バス間に接続されることを特徴とするデータ処
   理システム。
8. 【請求項８】 請求項７において、 さらに中央処理装置と、メモリ管理ユニットに接続され
   るバスステートコントローラを有し、 前記バスステートコントローラは前記ＲＯＭまたは前記
   ＤＲＡＭと前記データプロセッサ間と、前記ＰＣカード
   と前記データプロセッサ間またはその何れかのインター
   フェイス制御のためのレジスタを含み、 前記レジスタは前記ＲＯＭまたは前記ＤＲＡＭと、エリ
   アに割り当てられた前記ＰＣカードまたはその何れかの
   操作条件を設定されることを特徴とするデータ処理シス
   テム。
9. 【請求項９】 データプロセッサと、ＲＯＭとＲＡＭ
   と、ＰＣカードコネクタと、外部バスを有し、 前記データプロセッサは前記ＰＣカードを接続可能さ
   れ、 前記ＲＡＭはダイナミック・ランダム・アクセス・メモ
   リまたはシンクロナス・ダイナミック・ランダム・アク
   セス・メモリを含み、 前記外部バスはデータバスとアドレスバスを含み、前記
   データプロセッサ、前記ＲＯＭ、前記ＲＡＭ、前記ＰＣ
   カードコネクタに接続され、 前記データプロセッサは外部アドレス空間にアクセス
   し、 外部アドレス空間は複数のエリアに分割され、 前記ＰＣカードコネクタはＰＣカードに接続され、 前記ＰＣカードはメモリカードまたはＩ／Ｏカードを含
   み、 前記ＲＯＭ、ＲＡＭは複数のエリアのあらかじめ決めら
   れたエリアにアドレスを割り当てられ、 前記ＰＣカードが前記ＰＣカードコネクタに接続された
   とき、前記ＰＣカードは複数のエリアの内の決められた
   エリアへ割り当てられ、前記データプロセッサは所定の
   エリアに基づいて前記ＰＣカードへアクセスすることを
   特徴とするデータ処理システム。
10. 【請求項１０】 請求項９において、 さらに入力制御装置と、表示制御回路と、入力手段と、
    表示装置を有し、 前記入力制御回路と、前記表示制御回路は前記外部ドス
    に接続され、 前記入力手段は前記入力制御回路に接続され、 前記表示装置は前記表示制御回路に接続されることを特
    徴とするデータ処理システム。
11. 【請求項１１】 請求項１０において、 さらに前記外部バスと前記ＰＣカードコネクタ間に接続
    されるバッファ回路を含むことを特徴とするデータ処理
    システム。
12. 【請求項１２】 請求項１１において、 前記ＲＡＭと前記ＰＣカードは、一連のアドレスへの連
    続したアクセスのためのバーストモード作動をし、 前記データプロセッサはさらにバーストモードのために
    アドレスを生成するバスステートコントローラを含むこ
    とを特徴とするデータ処理システム。
13. 【請求項１３】 データプロセッサと、ＲＯＭと、ＲＡ
    Ｍと、１以上のＰＣカードコネクタと、外部バスを有
    し、 前記データプロセッサはＰＣカードへ接続可能であり、 前記ＲＡＭはダイナミック・ランダム・アクセス・メモ
    リまたはシンクロナス・ダイナミック・ランダム・アク
    セス・メモリを含み、 前記一つまたはそれ以上の各ＰＣカードコネクタはメモ
    リと入出力回路、またはその何れかを含むＰＣカードに
    接続可能とされ、 前記外部バスはデータバスとアドレスバスを含み、 前記外部バスは前記データプロセッサ、前記ＲＯＭ、前
    記ＲＡＭ、一つまたはそれ以上の前記ＰＣカードコネク
    タに接続され、 前記データプロセッサは外部アドレス空間にアクセス
    し、 前記外部アドレス空間は複数のエリアに分割され、 前記ＲＯＭ、前記ＲＡＭ、前記一つまたはそれ以上のＰ
    Ｃカードは複数のエリアの所定のエリアにアドレスを割
    り当てられ、 前記ＰＣカードがＰＣカードコネクタに接続されると
    き、前記データプロセッサは前記ＰＣカードに割り当て
    られる所定のエリアの一つの中のアドレスに基づいて前
    記ＰＣカードにアクセスすることを特徴とするデータ処
    理システム。
14. 【請求項１４】 請求項１３において、 さらに入力制御回路と、表示制御回路と、入力手段と、
    表示装置を有し、 前記入力制御回路と前記表示制御回路は前記外部バスに
    接続され、 前記入力装置は前記入力制御回路に接続され、 前記表示装置は前記表示制御回路に接続されることを特
    徴とするデータ処理システム。
15. 【請求項１５】 請求項１３において、 さらに前記外部バスと、前記一つまたはそれ以上のＰＣ
    カードコネクタ間に接続するバッファ回路を含むことを
    特徴とするデータ処理システム。
16. 【請求項１６】 請求項１３において、 前記ＲＡＭと少なくとも前記一つまたはそれ以上のＰＣ
    カードの一つは一連のアドレスに連続してアクセスする
    ためのバーストモード作動をし、 前記データプロセッサはさらにバーストモードのために
    アドレスを生成するバスステートコントローラを含むこ
    とを特徴とするデータ処理システム。
17. 【請求項１７】 請求項１３において、 前記データプロセッサは、中央処理装置とメモリ管理ユ
    ニットを有し、 前記中央処理装置は内部論理アドレスを出力し、 前記メモリ管理ユニットは前記中央処理装置に接続さ
    れ、内部論理アドレスに基づいて物理アドレスを外部バ
    スヘ出力することを特徴とするデータ処理システム。
18. 【請求項１８】 請求項１３において、 前記データプロセッサはインターフェイス制御レジスタ
    を持つバスステートコントローラを含み、 前記ＲＯＭと前記ＲＡＭ、前記ＰＣカードもしくはその
    何れかの操作条件はインターフェイス制御レジスタの内
    容どうりに決定されていることを特徴とするデータ処理
    システム。
19. 【請求項１９】 請求項１３において、 前記中央処理装置と前記メモリ管理ユニットと前記バス
    ステートコントローラは、電気的に信号がやりとりされ
    るものであることを特徴とするデータ処理システム。