JP6660374B2 - プログラマブル論理のためのメモリの仮想化 - Google Patents
プログラマブル論理のためのメモリの仮想化 Download PDFInfo
- Publication number
- JP6660374B2 JP6660374B2 JP2017509754A JP2017509754A JP6660374B2 JP 6660374 B2 JP6660374 B2 JP 6660374B2 JP 2017509754 A JP2017509754 A JP 2017509754A JP 2017509754 A JP2017509754 A JP 2017509754A JP 6660374 B2 JP6660374 B2 JP 6660374B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory address
- identifier
- address
- translation lookaside
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims description 342
- 238000012545 processing Methods 0.000 claims description 47
- 238000013519 translation Methods 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 33
- 239000000872 buffer Substances 0.000 claims description 29
- 238000013507 mapping Methods 0.000 claims description 19
- 238000013461 design Methods 0.000 claims description 11
- 230000001427 coherent effect Effects 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 8
- 238000007726 management method Methods 0.000 description 28
- 230000006870 function Effects 0.000 description 7
- 238000004891 communication Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- LHMQDVIHBXWNII-UHFFFAOYSA-N 3-amino-4-methoxy-n-phenylbenzamide Chemical compound C1=C(N)C(OC)=CC=C1C(=O)NC1=CC=CC=C1 LHMQDVIHBXWNII-UHFFFAOYSA-N 0.000 description 1
- 101000879673 Streptomyces coelicolor Subtilisin inhibitor-like protein 3 Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1063—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently virtually addressed
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3215—Monitoring of peripheral devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1009—Address translation using page tables, e.g. page table structures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/50—Control mechanisms for virtual memory, cache or TLB
- G06F2212/502—Control mechanisms for virtual memory, cache or TLB using adaptive policy
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
開示は一般的に集積回路(IC)に関し、より特定的にはメモリ仮想化に関する。
プログラマブル集積回路(IC)は、特定される論理機能を果たすようにプログラミング可能なデバイスである。一種のプログラマブルICであるフィールドプログラマブルゲートアレイ(FPGA)は典型的にプログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入出力ブロック(IOB)、コンフィギュラブル論理ブロック(CLB)、専用ランダムアクセスメモリブロック(BRAM)、乗算器、デジタル信号処理ブロック(DSP)、プロセッサ、クロックマネージャ、遅延ロックループ(DLL)、バスまたは周辺構成要素相互接続エクスプレス(PCIe)およびイーサネット(登録商標)などのネットワークインターフェイスなどを含むことができる、さまざまな種類の論理ブロックを備える。
処理サブシステムおよびプログラマブル論理サブシステムを含むシステムが開示される。処理サブシステムは、プログラムの変数の記憶のためのメモリ場所を参照する仮想メモリアドレスの組を用いてプログラムを実行するように構成される。プログラマブル論理サブシステムは、コンフィギュレーションデータストリーム中に特定される回路の組を実現するように構成される。回路の組の各々は複数の入出力(I/O)回路を含み、その各々はそれぞれの識別子(ID)を有しかつ変数のそれぞれ1つにアクセスするように構成される。システムは、メモリと、仮想メモリアドレスの組をメモリの物理メモリアドレスにマッピングするように構成されるメモリ管理回路とも含む。複数のI/O回路の各々毎に、メモリ管理回路は、I/O回路のIDを、I/O回路がアクセスするように構成されるそれぞれの変数の仮想メモリアドレスにマッピングされる物理アドレスにもマッピングする。システムは、I/O回路の少なくとも1つに結合される少なくとも1つのトランスレーションルックアサイドバッファ(TLB)も含む。IDを示すメモリアクセス要求を受信するのに応答して、TLBは、IDにマッピングされる物理メモリアドレスを示すメモリアクセス要求をメモリに与えるように構成される。
仮想メモリアドレスの使用は、プログラマブルICの処理サブシステムで実行される回路設計のソフトウェア部分とプログラマブル論理サブシステム中で実現される回路設計のハードウェア部分との間でデータを通信するための課題を提示することがある。たとえば、変数が記憶されるメモリアドレスにアクセスすることによって、プログラマブル論理が処理サブシステム中で実行されるプログラムの変数にアクセスし得る。しかしながら、処理サブシステムが仮想メモリアドレスを用いる場合、プログラマブル論理サブシステムが、どの物理アドレスがアクセスすべき変数に対応しているかを判定することが困難なことがある。ある方策では、仮想メモリアドレス変換を行なうために処理サブシステム上でソフトウェアを実行してもよい。しかしながら、この方策は非効率的で、ソフトウェアの複雑さを増大させ、かつソフトウェアの可搬性を低下させてしまう可能性がある。
一例では、処理サブシステムおよびプログラマブル論理サブシステムを含む電子システムが開示される。
Claims (12)
- 電子システムであって、
プログラムの変数の記憶のためのメモリ場所を参照する仮想メモリアドレスの組を用いて前記プログラムを実行するように構成される処理サブシステムと、
コンフィギュレーションデータストリーム中で特定される回路設計を実現するように構成されるプログラマブル論理サブシステムとを備え、前記回路設計は複数の入出力回路を含み、各々の入出力回路は、それぞれの識別子を有し、かつ前記変数のそれぞれ1つにアクセスするように構成され、さらに
メモリと、
メモリ管理回路とを備え、前記メモリ管理回路は、
仮想メモリアドレスの前記組を前記メモリの物理メモリアドレスにマッピングし、かつ
前記プログラムの前記変数のそれぞれ1つにアクセスする前記複数の入出力回路の各々毎に、前記変数の前記それぞれ1つに対応する前記物理メモリアドレスに前記入出力回路のそれぞれの前記識別子をマッピングする、ように構成され、さらに
前記複数の入出力回路の少なくとも1つの入出力回路に結合される少なくとも1つのトランスレーションルックアサイドバッファを備え、前記少なくとも1つのトランスレーションルックアサイドバッファは、識別子を示すメモリアクセス要求を受信するのに応答して、前記メモリアドレス要求中に示される前記識別子に基づいて物理メモリアドレスを判定し、かつ前記識別子にマッピングされる前記物理メモリアドレスを示すメモリアクセス要求を前記メモリに与えるように構成され、
前記少なくとも1つのトランスレーションルックアサイドバッファが前記プログラマブル論理サブシステムによって実現される、電子システム。 - 前記少なくとも1つのトランスレーションルックアサイドバッファは、1つ以上の識別子について、前記物理メモリアドレスへの前記識別子の前記マッピングを記憶するように構成されるキャッシュを含み、
前記少なくとも1つのトランスレーションルックアサイドバッファは、識別子を示すメモリアクセス要求および前記キャッシュに記憶される仮想メモリアドレスを受信するのに応答して、前記キャッシュから前記識別子にマッピングされる前記物理メモリアドレスおよび仮想メモリアドレスを取出すようにさらに構成される、請求項1に記載の電子システム。 - 前記少なくとも1つのトランスレーションルックアサイドバッファは、識別子を示すメモリアクセス要求および前記キャッシュに含まれない仮想メモリアドレスを受信するのに応答して、前記メモリ管理回路から前記識別子にマッピングされる前記物理メモリアドレスおよび前記仮想メモリアドレスを取出すようにさらに構成される、請求項2に記載の電子システム。
- 前記少なくとも1つのトランスレーションルックアサイドバッファは、前記メモリ管理回路から前記識別子にマッピングされた前記物理メモリアドレスおよび前記仮想メモリアドレスを取出すのに応答して、取出された前記物理メモリアドレスへの前記識別子および前記仮想メモリアドレスのマッピングをキャッシュするようにさらに構成される、請求項3に記載の電子システム。
- 少なくとも1つのトランスレーションルックアサイドバッファは複数のトランスレーションルックアサイドバッファを含み、
前記電子システムは、前記複数のトランスレーションルックアサイドバッファから前記メモリにメモリアクセス要求を経路設定するように構成されるスイッチネットワークをさらに備える、請求項1に記載の電子システム。 - 前記電子システムは前記処理サブシステム中のキャッシュをさらに備え、前記キャッシュは前記メモリの1つ以上の物理メモリ場所の値を記憶するように構成され、さらに前記電子システムは、
前記キャッシュに記憶される前記値と前記メモリに記憶される値との間の一貫性を維持するように構成されるキャッシュコヒーレント相互接続を備え、
前記キャッシュコヒーレント相互接続は、前記複数のトランスレーションルックアサイドバッファの少なくとも1つからメモリアクセス要求を受けるように構成される、請求項5に記載の電子システム。 - 前記プログラマブル論理サブシステムは複数のインターフェイス回路を含み、前記複数のインターフェイス回路の各々は、前記複数の入出力回路の1つ以上から前記少なくとも1つのトランスレーションルックアサイドバッファにメモリアクセス要求を通信するように構成される、請求項1から6のいずれかに記載の電子システム。
- 前記複数のインターフェイス回路の少なくとも1つは、前記複数の入出力回路の複数のものから前記少なくとも1つのトランスレーションルックアサイドバッファにメモリアクセス要求を通信するように構成される、請求項7に記載の電子システム。
- 処理サブシステムおよびプログラマブル論理サブシステムを有するプログラマブルICを動作させるための方法であって、
プログラムの変数の記憶のためのメモリの場所を参照する仮想メモリアドレスの組を用いて前記処理サブシステム上で前記プログラムを実行することと、
前記プログラマブル論理サブシステムをプログラミングしてコンフィギュレーションデータストリーム中で特定される回路設計を実現することとを備え、前記回路設計は複数の入出力回路を含み、各々の入出力回路は、それぞれの識別子を有し、かつ前記変数のそれぞれ1つにアクセスするように構成され、さらに
メモリ管理回路によって仮想メモリアドレスの前記組を物理メモリアドレスの組にマッピングすることと、
前記メモリ管理回路によって各々それぞれの識別子を前記変数の前記それぞれ1つに対応する前記物理メモリアドレスにマッピングすることと、
前記入出力回路の各々毎に、動作を行なうことによって対応の前記変数にアクセスすることを備え、前記動作は、
前記入出力回路から前記メモリおよびメモリ管理回路に接続される複数のトランスレーションルックアサイドバッファの1つに、前記入出力回路の前記識別子および仮想メモリアドレスを示すメモリアクセス要求を与えることと、
前記複数のトランスレーションルックアサイドバッファの前記1つを用いて、
前記対応の変数が記憶される物理メモリアドレスを前記識別子および前記仮想メモリアドレスに基づいて判定すること、ならびに
判定された前記物理メモリアドレスを含むメモリアクセス要求を前記メモリに与えることとを含み、
前記プログラマブル論理サブシステムの前記プログラミングは、前記プログラマブル論理サブシステムをプログラミングして前記複数のトランスレーションルックアサイドバッファの少なくとも1つを実現することを含む、方法。 - 前記対応の変数が記憶される前記物理メモリアドレスを前記識別子および前記仮想メモリアドレスに基づいて判定することは、
前記識別子を示す、前記複数のトランスレーションルックアサイドバッファの前記1つが受信する第1のメモリアクセス要求について、前記メモリ管理回路から前記識別子にマッピングされた前記物理メモリアドレスおよび前記仮想メモリアドレスを取出し、取出された前記物理メモリアドレスを前記トランスレーションルックアサイドバッファのキャッシュに記憶することと、
前記識別子を示す、前記トランスレーションルックアサイドバッファが受信する第2のメモリアクセス要求について、前記トランスレーションルックアサイドバッファの前記キャッシュから前記識別子にマッピングされた前記物理メモリアドレスおよび前記仮想メモリアドレスを取出すこととを含む、請求項9に記載の方法。 - 前記プログラマブル論理サブシステムをプログラミングして複数のインターフェイス回路を実現することをさらに備え、前記複数のインターフェイス回路の各々は、前記複数の入出力回路の1つ以上から前記複数のトランスレーションルックアサイドバッファのそれぞれ1つにメモリアクセス要求を通信するように構成される、請求項9に記載の方法。
- 前記メモリの前記物理メモリ場所の1つ以上の値をキャッシュに記憶することと、
前記複数のトランスレーションルックアサイドバッファの少なくとも1つから、前記キャッシュに接続されかつ前記キャッシュに記憶された前記値と前記メモリに記憶された値との間の一貫性を維持するように構成されるキャッシュコヒーレント相互接続にメモリアクセス要求を与えることとをさらに備える、請求項9に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/462,460 | 2014-08-18 | ||
US14/462,460 US9495302B2 (en) | 2014-08-18 | 2014-08-18 | Virtualization of memory for programmable logic |
PCT/US2015/045571 WO2016028711A1 (en) | 2014-08-18 | 2015-08-17 | Virtualization of memory for programmable logic |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017528821A JP2017528821A (ja) | 2017-09-28 |
JP6660374B2 true JP6660374B2 (ja) | 2020-03-11 |
Family
ID=54015223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017509754A Active JP6660374B2 (ja) | 2014-08-18 | 2015-08-17 | プログラマブル論理のためのメモリの仮想化 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9495302B2 (ja) |
EP (1) | EP3183657B1 (ja) |
JP (1) | JP6660374B2 (ja) |
KR (1) | KR102424238B1 (ja) |
CN (1) | CN106663061B (ja) |
WO (1) | WO2016028711A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20160147667A1 (en) * | 2014-11-24 | 2016-05-26 | Samsung Electronics Co., Ltd. | Address translation in memory |
US10402332B2 (en) | 2016-05-24 | 2019-09-03 | Xilinx, Inc. | Memory pre-fetch for virtual memory |
CN110874332B (zh) * | 2016-08-26 | 2022-05-10 | 中科寒武纪科技股份有限公司 | 内存管理单元及其管理方法 |
US11232037B2 (en) * | 2017-10-23 | 2022-01-25 | Seagate Technology Llc | Using a first-in-first-out (FIFO) wraparound address lookup table (ALT) to manage cached data |
US11709624B2 (en) * | 2018-02-15 | 2023-07-25 | Xilinx, Inc. | System-on-chip having multiple circuits and memory controller in separate and independent power domains |
CN110392084B (zh) * | 2018-04-20 | 2022-02-15 | 伊姆西Ip控股有限责任公司 | 在分布式系统中管理地址的方法、设备和计算机程序产品 |
US10719452B2 (en) * | 2018-06-22 | 2020-07-21 | Xilinx, Inc. | Hardware-based virtual-to-physical address translation for programmable logic masters in a system on chip |
US11023397B2 (en) * | 2019-03-25 | 2021-06-01 | Alibaba Group Holding Limited | System and method for monitoring per virtual machine I/O |
CN113111017A (zh) * | 2021-03-24 | 2021-07-13 | 联想(北京)有限公司 | 一种信息处理方法和电子设备 |
CN114218153B (zh) * | 2021-12-06 | 2023-11-14 | 海飞科(南京)信息技术有限公司 | 用于存储管理的方法、介质、程序产品、系统和装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6560689B1 (en) * | 2000-03-31 | 2003-05-06 | Intel Corporation | TLB using region ID prevalidation |
US7009618B1 (en) | 2001-07-13 | 2006-03-07 | Advanced Micro Devices, Inc. | Integrated I/O Remapping mechanism |
US7614056B1 (en) * | 2003-09-12 | 2009-11-03 | Sun Microsystems, Inc. | Processor specific dispatching in a heterogeneous configuration |
US8314024B2 (en) * | 2008-12-19 | 2012-11-20 | Unity Semiconductor Corporation | Device fabrication |
JP4160589B2 (ja) * | 2005-10-31 | 2008-10-01 | 富士通株式会社 | 演算処理装置,情報処理装置,及び演算処理装置のメモリアクセス方法 |
US7739474B2 (en) * | 2006-02-07 | 2010-06-15 | International Business Machines Corporation | Method and system for unifying memory access for CPU and IO operations |
US7689806B2 (en) | 2006-07-14 | 2010-03-30 | Q | Method and system to indicate an exception-triggering page within a microprocessor |
US8122229B2 (en) * | 2007-09-12 | 2012-02-21 | Convey Computer | Dispatch mechanism for dispatching instructions from a host processor to a co-processor |
US8015386B1 (en) * | 2008-03-31 | 2011-09-06 | Xilinx, Inc. | Configurable memory manager |
WO2010095182A1 (ja) | 2009-02-17 | 2010-08-26 | パナソニック株式会社 | マルチスレッドプロセッサ及びデジタルテレビシステム |
US8285969B2 (en) * | 2009-09-02 | 2012-10-09 | International Business Machines Corporation | Reducing broadcasts in multiprocessors |
US9405700B2 (en) | 2010-11-04 | 2016-08-02 | Sonics, Inc. | Methods and apparatus for virtualization in an integrated circuit |
US8667192B2 (en) | 2011-02-28 | 2014-03-04 | Xilinx, Inc. | Integrated circuit with programmable circuitry and an embedded processor system |
US9218289B2 (en) * | 2012-08-06 | 2015-12-22 | Qualcomm Incorporated | Multi-core compute cache coherency with a release consistency memory ordering model |
US10310973B2 (en) * | 2012-10-25 | 2019-06-04 | Nvidia Corporation | Efficient memory virtualization in multi-threaded processing units |
-
2014
- 2014-08-18 US US14/462,460 patent/US9495302B2/en active Active
-
2015
- 2015-08-17 EP EP15757082.1A patent/EP3183657B1/en active Active
- 2015-08-17 WO PCT/US2015/045571 patent/WO2016028711A1/en active Application Filing
- 2015-08-17 KR KR1020177007400A patent/KR102424238B1/ko active IP Right Grant
- 2015-08-17 CN CN201580044730.4A patent/CN106663061B/zh active Active
- 2015-08-17 JP JP2017509754A patent/JP6660374B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
EP3183657B1 (en) | 2019-11-06 |
EP3183657A1 (en) | 2017-06-28 |
US9495302B2 (en) | 2016-11-15 |
WO2016028711A1 (en) | 2016-02-25 |
JP2017528821A (ja) | 2017-09-28 |
KR20170042764A (ko) | 2017-04-19 |
KR102424238B1 (ko) | 2022-07-21 |
US20160048454A1 (en) | 2016-02-18 |
CN106663061A (zh) | 2017-05-10 |
CN106663061B (zh) | 2021-03-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6660374B2 (ja) | プログラマブル論理のためのメモリの仮想化 | |
US9229730B2 (en) | Multi-chip initialization using a parallel firmware boot process | |
US10698824B1 (en) | Scalable coherence management independent of transport protocol | |
US10037301B2 (en) | Circuits and methods for inter-processor communication | |
US10289785B1 (en) | Platform architecture creation for a system-on-chip | |
US9983889B1 (en) | Booting of integrated circuits | |
JP6382446B2 (ja) | デッドロック回避のための方法及び回路 | |
JP5756554B2 (ja) | 半導体装置 | |
US10176131B1 (en) | Controlling exclusive access using supplemental transaction identifiers | |
Costas et al. | Characterization of FPGA-master ARM communication delays in zynq devices | |
US9448937B1 (en) | Cache coherency | |
US9330024B1 (en) | Processing device and method thereof | |
US10275259B1 (en) | Multi-stage booting of integrated circuits | |
US9589088B1 (en) | Partitioning memory in programmable integrated circuits | |
US11327899B1 (en) | Hardware-based virtual-to-physical address translation for programmable logic masters in a system on chip | |
US10043027B1 (en) | Generation of mask-value pairs for managing access to memory segments | |
Zhang et al. | Design of the Main Control RISC-V Processor in Chiplet Applications |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A529 | Written submission of copy of amendment under article 34 pct |
Free format text: JAPANESE INTERMEDIATE CODE: A529 Effective date: 20170331 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180816 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190716 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20191001 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200114 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200207 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6660374 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |