DE102018125635A1 - Halbleiterspeichervorrichtungen - Google Patents

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Hui-jung Kim
Kiseok LEE
Junsoo Kim
Sunghee Han
Bong-Soo Kim
Yoosang Hwang
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Abstract

Es werden Halbleiterspeichervorrichtungen bereitgestellt. Eine Halbleiterspeichervorrichtung weist ein Substrat (100) und einen Stapel (SS), der eine Mehrzahl von Schichten (L1, L2, L3) an dem Substrat (100) aufweist, auf. Jede der Mehrzahl von Schichten (L1, L2, L3) weist Halbleitermuster (SP) und eine erste leitfähige Leitung (CL1), die mit mindestens einem der Halbleitermuster (SP) verbunden ist, auf. Eine zweite leitfähige Leitung (CL2) und eine dritte leitfähige Leitung (CL3) durchdringen den Stapel (SS). Die Halbleitermuster (SP) weisen ein erstes Halbleitermuster und ein zweites Halbleitermuster auf, die in einer ersten Schicht (L1) aus der Mehrzahl von Schichten (L1, L2, L3) benachbart zueinander und voneinander beabstandet sind. Die dritte leitfähige Leitung (CL3) befindet sich zwischen dem ersten und dem zweiten Halbleitermuster (SP) und ist mit denselben gemeinsam verbunden.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Patentanmeldung beansprucht die Prioritäten aus der und die Vorrechte der vorläufigen US-Patentanmeldung Serien-Nr. Nr. 62/611,193 , eingereicht am 28. Dezember 2017, und der koreanischen Patentanmeldung Nr. 10-2018-0020585 , eingereicht am 21. Februar 2018, deren gesamter Inhalt hierdurch hierin durch Verweis aufgenommen ist.
  • HINTERGRUND
  • Die vorliegende Offenbarung bezieht sich auf Halbleitervorrichtungen. Eine höhere Integration von Halbleitervorrichtungen kann wünschenswert sein, um einen Verbraucherbedarf an einem überlegenen Leistungsvermögen und günstigen Preisen zu befriedigen. In dem Fall von Halbleitervorrichtungen kann, da die Integration derselben ein wichtiger Faktor beim Bestimmen von Erzeugnispreisen sein kann, eine erhöhte Integration besonders wünschenswert sein. In dem Fall von zweidimensionalen oder planaren Halbleitervorrichtungen wird, da die Integration derselben hauptsächlich durch den Bereich, der durch eine Einheitsspeicherzelle belegt wird, bestimmt wird, eine Integration stark durch das Niveau einer Feinmusterbildungstechnologie beeinflusst. Die extrem aufwendige Arbeitsausrüstung, die verwendet wird, um eine Musterfeinheit zu erhöhen, kann jedoch eine praktische Grenze beim Erhöhen einer Integration für zweidimensionale oder planare Halbleitervorrichtungen setzen. Um eine solche Grenze zu überwinden, wurden in jüngster Vergangenheit dreidimensionale Halbleiterspeichervorrichtungen, die dreidimensional angeordnete Speicherzellen aufweisen, vorgeschlagen.
  • KURZFASSUNG
  • Einige Ausführungsformen der Erfindungsgedanken liefern eine dreidimensionale Halbleiterspeichervorrichtung, die konfiguriert ist, um eine erhöhte Integrationsdichte zu haben.
  • Gemäß einigen Ausführungsformen der Erfindungsgedanken kann eine Halbleiterspeichervorrichtung ein Substrat aufweisen. Die Halbleiterspeichervorrichtung kann einen Stapel aufweisen, der eine Mehrzahl von Schichten, die auf dem Substrat vertikal gestapelt sind, aufweist. Jede der Mehrzahl von Schichten kann Halbleitermuster, die sich in einer ersten Richtung erstrecken, und eine erste leitfähige Leitung, die mit mindestens einem der Halbleitermuster verbunden ist und sich in einer zweiten Richtung, die die erste Richtung kreuzt, erstreckt, aufweisen. Die Halbleiterspeichervorrichtung kann eine zweite leitfähige Leitung und eine dritte leitfähige Leitung aufweisen, die sich, um den Stapel zu durchdringen, in einer dritten Richtung senkrecht zu den ersten und zweiten Richtungen erstrecken. Die Halbleitermuster können ein erstes Halbleitermuster und ein zweites Halbleitermuster, die in der ersten Richtung in einer ersten Schicht aus der Mehrzahl von Schichten benachbart zueinander sind und voneinander beabstandet sind, und ein drittes Halbleitermuster in einer zweiten Schicht aus der Mehrzahl von Schichten, das durch das erste Halbleitermuster in der dritten Richtung vertikal überlappt wird, aufweisen. Die Halbleiterspeichervorrichtung kann eine Gate-Isolierschicht aufweisen. Die Gate-Isolierschicht kann sich zwischen der zweiten leitfähigen Leitung und den ersten und dritten Halbleitermustern befinden. Die dritte leitfähige Leitung kann sich zwischen den ersten und zweiten Halbleitermustern befinden und mit denselben gemeinsam verbunden sein.
  • Gemäß einigen Ausführungsformen der Erfindungsgedanken kann eine Halbleiterspeichervorrichtung ein Substrat aufweisen. Die Halbleiterspeichervorrichtung kann einen Stapel aufweisen, der eine Mehrzahl von Schichten, die auf dem Substrat vertikal gestapelt sind, aufweist. Jede der Mehrzahl von Schichten kann erste und zweite Halbleiterstrukturen, die in einer ersten Richtung benachbart sind und voneinander beabstandet sind, und eine erste leitfähige Leitung aufweisen, die sich in der ersten Richtung erstreckt, um mit den ersten und zweiten Halbleiterstrukturen verbunden zu sein. Die Halbleiterspeichervorrichtung kann zweite leitfähige Leitungen aufweisen, die sich in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, vertikal erstrecken, um den Stapel zu durchdringen, und voneinander in der ersten Richtung beabstandet sind. Erste und zweite der zweiten leitfähigen Leitungen können jeweils zu den ersten und zweiten Halbleiterstrukturen benachbart sein. Die Halbleiterspeichervorrichtung kann zwischen der ersten Halbleiterstruktur und der ersten der zweiten leitfähigen Leitungen eine erste Gate-Isolierschicht aufweisen. Die Halbleiterspeichervorrichtung kann zwischen der zweiten Halbleiterstruktur und der zweiten der zweiten leitfähigen Leitungen eine zweite Gate-Isolierschicht aufweisen. Die Halbleiterspeichervorrichtung kann dritte leitfähige Leitungen aufweisen, die sich in der zweiten Richtung vertikal erstrecken und voneinander in der ersten Richtung beabstandet sind. Erste und zweite der dritten leitfähigen Leitungen können mit jeweiligen ersten Enden der ersten und zweiten Halbleiterstrukturen verbunden sein. Die Halbleiterspeichervorrichtung kann eine Abschirmungsleitung aufweisen, die sich in der zweiten Richtung vertikal erstreckt, um den Stapel zwischen den ersten und zweiten der zweiten leitfähigen Leitungen zu durchdringen.
  • Gemäß einigen Ausführungsformen der Erfindungsgedanken kann eine Halbleiterspeichervorrichtung ein Substrat aufweisen. Die Halbleiterspeichervorrichtung kann einen Stapel aufweisen, der eine Mehrzahl von Schichten, die auf dem Substrat vertikal gestapelt sind, aufweist. Jede der Mehrzahl von Schichten kann eine erste Isolierschicht, eine Halbleiterschicht und eine zweite Isolierschicht, die aufeinanderfolgend gestapelt sind, aufweisen. Die Halbleiterspeichervorrichtung kann eine erste leitfähige Leitung, die sich in der zweiten Isolierschicht befindet und sich in einer ersten Richtung erstreckt, aufweisen. Die Halbleiterspeichervorrichtung kann eine zweite leitfähige Leitung und eine dritte leitfähige Leitung, die sich vertikal erstrecken, um den Stapel zu durchdringen, aufweisen. Die Halbleiterspeichervorrichtung kann benachbart zu der zweiten leitfähigen Leitung eine Gate-Isolierschicht aufweisen. Die Halbleiterschicht kann ein Halbleitermuster, das durch die erste leitfähige Leitung überlappt wird und sich in einer zweiten Richtung, die die erste Richtung kreuzt, erstreckt, aufweisen. Die Gate-Isolierschicht kann sich zwischen der zweiten leitfähigen Leitung und dem zweiten Halbleitermuster befinden. Die dritte leitfähige Leitung kann mit einem ersten Ende des Halbleitermusters verbunden sein.
  • Gemäß einigen Ausführungsformen der Erfindungsgedanken kann eine Halbleiterspeichervorrichtung ein Substrat aufweisen. Die Halbleiterspeichervorrichtung kann ein erstes Teilzellen-Array bzw. eine erste Teilzellenanordnung und eine zweite Teilzellenanordnung auf dem Substrat und in einer ersten Richtung voneinander beabstandet aufweisen. Die Halbleiterspeichervorrichtung kann gemeinsame leitfähige Leitungen aufweisen, die sich zwischen den ersten und zweiten Teilzellenanordnungen vertikal erstrecken. Die gemeinsamen leitfähigen Leitungen können in einer zweiten Richtung, die die erste Richtung kreuzt, voneinander beabstandet sein. Jede der ersten und zweiten Teilzellenanordnungen kann erste leitfähige Leitungen, die sich in der zweiten Richtung erstrecken und vertikal gestapelt sind, zweite leitfähige Leitungen, die sich vertikal erstrecken und voneinander in der zweiten Richtung beabstandet sind, und Speicherzellen zwischen den ersten leitfähigen Leitungen und den zweiten leitfähigen Leitungen aufweisen. Die Speicherzellen können jeweils in der ersten Teilzellenanordnung und der zweiten Teilzellenanordnung eine erste Speicherzelle und eine zweite Speicherzelle aufweisen. Die erste Speicherzelle und die zweite Speicherzelle können in der ersten Richtung voneinander beabstandet sein. Eine der gemeinsamen leitfähigen Leitungen kann sich zwischen den ersten und zweiten Speicherzellen befinden und mit denselben gemeinsam verbunden sein.
  • Figurenliste
  • Beispielhafte Ausführungsformen werden aus der folgenden kurzen Beschreibung, die in Verbindung mit den beigefügten Zeichnungen vorgenommen wird, deutlicher verstanden werden. Die beigefügten Zeichnungen stellen nicht beschränkende, beispielhafte Ausführungsformen, wie sie hierin beschrieben werden, dar.
    • 1 ist ein Schaltungsdiagramm, das eine Zellenanordnung einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken schematisch darstellt.
    • 2 ist eine perspektivische Ansicht, die eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt.
    • 3 ist eine vergrößerte perspektivische Ansicht, die eine Speicherzelle der Speichervorrichtung von 2 darstellt.
    • 4 ist eine Draufsicht, die die Speicherzelle von 3 darstellt.
    • 5 ist eine Schnittansicht entlang einer Linie A-A' von 4.
    • 6 ist eine vergrößerte perspektivische Ansicht, die eine Speicherzelle einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt.
    • 7 ist eine Draufsicht, die die Speicherzelle von 6 darstellt.
    • 8 ist eine Schnittansicht entlang einer Linie A-A' von 7.
    • 9 ist eine vergrößerte perspektivische Ansicht, die eine Speicherzelle einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt.
    • 10 ist eine vergrößerte perspektivische Ansicht, die erste und zweite Speicherzellen einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt.
    • 11 ist eine Draufsicht, die die ersten und zweiten Speicherzellen von 10 darstellt.
    • 12 ist eine vergrößerte perspektivische Ansicht, die erste und zweite Speicherzellen einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt.
    • 13 ist eine Draufsicht, die die ersten und zweiten Speicherzellen von 12 darstellt.
    • 14 ist eine vergrößerte perspektivische Ansicht, die erste und zweite Speicherzellen einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt.
    • 15 ist eine Draufsicht, die die ersten und zweiten Speicherzellen von 14 darstellt.
    • 16 ist ein Schaltungsdiagramm, das eine Zellenanordnung einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken schematisch darstellt.
    • 17 ist eine perspektivische Ansicht, die eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt.
    • 18 ist eine vergrößerte perspektivische Ansicht, die eine Speicherzelle der Speichervorrichtung von 17 darstellt.
    • 19 ist eine Draufsicht, die die Speicherzelle von 18 darstellt.
    • 20 ist eine Schnittansicht entlang einer Linie A-A' von 19.
    • 21 ist eine vergrößerte perspektivische Ansicht, die eine Speicherzelle einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt.
    • 22 ist eine Draufsicht, die die Speicherzelle von 21 darstellt.
    • 23 ist eine Schnittansicht entlang einer Linie A-A' von 22.
    • 24 ist eine vergrößerte perspektivische Ansicht, die eine Speicherzelle einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt.
    • 25 ist eine vergrößerte perspektivische Ansicht, die erste und zweite Speicherzellen einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt.
    • 26 ist eine Draufsicht, die die ersten und zweiten Speicherzellen von 25 darstellt.
    • 27 ist eine vergrößerte perspektivische Ansicht, die erste und zweite Speicherzellen einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt.
    • 28 ist eine Draufsicht, die die ersten und zweiten Speicherzellen von 27 darstellt.
    • 29 ist eine vergrößerte perspektivische Ansicht, die erste und zweite Speicherzellen einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt.
    • 30 ist eine Draufsicht, die die ersten und zweiten Speicherzellen von 29 darstellt.
    • 31 ist eine perspektivische Ansicht, die eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt.
    • 32 ist eine Draufsicht, die die Speichervorrichtung von 31 darstellt.
    • 33A bis 33E sind Schnittansichten entlang von Linien A-A', B-B', C-C', D-D' bzw. E-E' von 32.
  • Es sei bemerkt, dass diese Zeichnungen lediglich die allgemeinen Charakteristiken von Verfahren, einer Struktur und/oder von Materialien, die bei bestimmten beispielhaften Ausführungsformen benutzt werden, darstellen sollen und die im Folgenden vorgesehene geschriebene Beschreibung ergänzen sollen. Diese Zeichnungen sind jedoch nicht maßstabsgerecht und spiegeln möglicherweise nicht präzise die präzisen strukturellen Charakteristiken oder Charakteristiken eines Leistungsvermögens einer gegebenen Ausführungsform wider und sollten nicht als den Bereich von Werten oder Eigenschaften, die durch beispielhafte Ausführungsformen umfasst sind, definierend oder beschränkend interpretiert werden. Die relativen Dicken und die relative Positionierung von Molekülen, Schichten, Regionen und/oder strukturellen Elementen können beispielsweise für eine Verdeutlichung reduziert oder übertrieben dargestellt werden. Die Verwendung von ähnlichen oder identischen Bezugsziffern in verschiedenen Zeichnungen soll die Anwesenheit eines ähnlichen oder identischen Elements oder einer ähnlichen oder identischen Eigenschaft angeben.
  • DETAILLIERTE BESCHREIBUNG
  • 1 ist ein Schaltungsdiagramm, das ein Zellen-Array bzw. eine Zellenanordnung einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken schematisch darstellt.
  • Bezug nehmend auf 1 kann eine Zellenanordnung einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken eine Mehrzahl von Teilzellenanordnungen SCA aufweisen. Die Teilzellenanordnungen SCA können in einer zweiten Richtung D2 angeordnet sein.
  • Jede der Teilzellenanordnungen SCA kann eine Mehrzahl von Bitleitungen BL, eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Speicherzellen MC aufweisen. Bei einigen Ausführungsformen kann jede Speicherzelle MC zwischen einer entsprechenden der Wortleitungen WL und einer entsprechenden der Bitleitungen BL vorgesehen sein.
  • Jede der Speicherzellen MC kann ein datenspeicherndes Element, das aus einem Transistor besteht, sein. Bei einigen Ausführungsformen kann jede der Speicherzellen MC eine kondensatorfreie Struktur haben. Die Speichervorrichtung gemäß der vorliegenden Ausführungsform kann beispielsweise ein dynamischer Ein-Transistor-Speicher mit wahlfreiem Zugriff (1T-DRAM) sein, aus dem ein Kondensator weggelassen ist.
  • Die Bitleitungen BL können leitfähige Muster (z. B. Metallleitungen) sein, die über einem Substrat vorgesehen sind oder von dem Substrat vertikal beabstandet sind. Die Bitleitungen BL können sich in einer ersten Richtung D1 erstrecken. In jeder Teilzellenanordnung SCA können die Bitleitungen BL voneinander in einer vertikalen Richtung (auf die im Folgenden als eine dritte Richtung D3 Bezug genommen wird), die senkrecht zu einer Oberseitenfläche des Substrats (und senkrecht zu der ersten Richtung D1 und der zweiten Richtung D2) ist, beabstandet sein.
  • Die Wortleitungen WL können leitfähige Muster (z. B. Metallleitungen) sein, die sich in der vertikalen oder dritten Richtung D3 erstrecken. In jeder Teilzellenanordnung SCA können die Wortleitungen WL in der ersten Richtung D1 voneinander beabstandet sein.
  • Gemeinsame Drain-Leitungen CDL können zwischen jeder aus einem Paar von benachbarten der Teilzellenanordnungen SCA, die in der zweiten Richtung D2 zueinander benachbart sind, vorgesehen sein. Die gemeinsamen Drain-Leitungen CDL können leitfähige Muster (z. B. Metallleitungen), die sich in der vertikalen oder der dritten Richtung D3 erstrecken, sein. Die gemeinsamen Drain-Leitungen CDL können in der ersten Richtung D1 voneinander beabstandet sein. Eine Mehrzahl der gemeinsamen Drain-Leitungen CDL kann beispielsweise in der ersten Richtung D1 zwischen benachbarten ersten und zweiten Teilzellenanordnungen SCA, die ein Paar der Teilzellenanordnungen SCA definieren, voneinander beabstandet sein.
  • Jede der gemeinsamen Drain-Leitungen CDL kann mit einem Paar der Speicherzellen MC, die in der zweiten Richtung D2 benachbart zueinander sind, gemeinsam verbunden sein. Jede der gemeinsamen Drain-Leitungen CDL kann beispielsweise mit benachbarten eines Paars der Speicherzellen MC, die sich auf dem gleichen Niveau befinden, gemeinsam verbunden sein.
  • 2 ist eine perspektivische Ansicht, die eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt. 3 ist eine vergrößerte perspektivische Ansicht, die eine Speicherzelle der Speichervorrichtung von 2 darstellt. 4 ist eine Draufsicht, die die Speicherzelle von 3 darstellt. 5 ist eine Schnittansicht entlang einer Linie A-A' von 4.
  • Bezug nehmend auf 1 bis 5 können eine erste Teilzellenanordnung SCA1 und eine zweite Teilzellenanordnung SCA2, die zwei benachbarte der Teilzellenanordnungen SCA sind, die unter Bezugnahme auf 1 beschrieben wurden, an einem Substrat 100 vorgesehen sein. Das Substrat 100 kann ein Silicium-Wafer bzw. eine Siliciumscheibe, eine Germaniumscheibe oder eine Silicium-Germanium-Scheibe sein.
  • Das Paar der ersten und zweiten Teilzellenanordnungen SCA1 und SCA2 kann in der Form eines Stapels SS vorgesehen sein. Der Stapel SS kann erste bis dritte Schichten L1, L2 und L3, die auf dem Substrat 100 vertikal gestapelt sind, aufweisen. Die ersten bis dritten Schichten L1, L2 und L3 können aufeinanderfolgend gestapelt sein, um voneinander in der vertikalen oder der dritten Richtung D2 beabstandet zu sein. Jede der ersten bis dritten Schichten L1, L2 und L3 kann ein Paar von ersten leitfähigen Leitungen CL1, die in der zweiten Richtung D2 voneinander beabstandet sind, und eine Mehrzahl von Halbleiterstrukturen, wie z. B. Halbleitermuster SP, die mit jeder der ersten leitfähigen Leitungen CL1 verbunden sind, aufweisen.
  • Jedes der Halbleitermuster SP kann ein linien-, stab- oder säulenförmiges Muster, das sich in der zweiten Richtung D2 erstreckt, sein. Bei einigen Ausführungsformen können die Halbleitermuster SP mindestens aus entweder Silicium, Germanium, Silicium-Germanium oder Indium-Gallium-Zink-Oxid (IGZO) gebildet sein oder mindestens eines davon aufweisen. Jedes der Halbleitermuster SP kann eine erste Störstellenregion IR1, eine zweite Störstellenregion IR2 und eine dritte Störstellenregion IR3 aufweisen. Die zweite Störstellenregion IR2 kann zwischen den ersten und dritten Störstellenregionen IR1 und IR3 vorgesehen sein. Die zweite Störstellenregion IR2 kann als eine Kanalregion eines Transistors, der die Speicherzelle MC von 1 begründet, dienen. Da die zweite Störstellenregion IR2 durch ein isolierendes Material umgeben ist, ohne einen Kontakt zum Body-Gebiet, kann die zweite Störstellenregion IR2 als ein potentialfreies Body-Gebiet eines Transistors, der die Speicherzelle MC von 1 begründet, verwendet werden. Die ersten und dritten Störstellenregionen IR1 und IR3 können jeweils als Source- und Drain-Regionen des Transistors, der die Speicherzelle MC von 1 begründet, verwendet werden.
  • Jede der ersten leitfähigen Leitungen CL1 kann ein linien- oder stabförmiges Muster sein, das sich in der ersten Richtung D1 erstreckt. Jede erste leitfähige Leitung CL1 kann sich beispielsweise in der ersten Richtung D1 kontinuierlich erstrecken, um mit benachbarten der Halbleitermuster SP, die in der ersten Richtung D1 voneinander beabstandet sind, verbunden (z. B. elektrisch verbunden) zu sein. Die ersten leitfähigen Leitungen CL1 können aufeinanderfolgend gestapelt sein, um in der dritten Richtung D3 voneinander beabstandet zu sein. Die ersten leitfähigen Leitungen CL1 können aus einem leitfähigen Material gebildet sein oder dasselbe aufweisen. Das leitfähige Material kann beispielsweise eines oder eine von dotierten Halbleitermaterialien (dotiertem Silicium, dotiertem Germanium und so weiter), leitfähigen Metallnitriden (Titannitrid, Tantalnitrid und so weiter), metallischen Materialien (Wolfram, Titan, Tantal und so weiter) oder Metall-Halbleiter-Verbindungen (Wolframsilicid, Kobaltsilicid, Titansilicid und so weiter) sein. Die ersten leitfähigen Leitungen CL1 können als die Bitleitungen BL, die unter Bezugnahme auf 1 beschrieben wurden, verwendet werden.
  • Für eine knappe Beschreibung wird eine der ersten bis dritten Schichten L1, L2 und L3 des Stapels SS (z. B. die erste Schicht L1) in stärkerem Detail im Folgenden beschrieben werden. Die Halbleitermuster SP der ersten Schicht L1 können voneinander in der ersten Richtung D1 beabstandet sein. Die Halbleitermuster SP der ersten Schicht L1 können sich auf einem gleichen Niveau (im Folgenden einem ersten Niveau) befinden.
  • Die erste leitfähige Leitung CL1 der ersten Schicht L1 kann an den Halbleitermustern SP der ersten Schicht L1 vorgesehen sein. Die erste leitfähige Leitung CL1 kann an Oberseitenflächen SPt der Halbleitermuster SP, die von jeweiligen Bodenoberflächen SPb der Halbleitermuster SP abgewandt sind, vorgesehen sein. Die erste leitfähige Leitung CL1 kann mit den ersten Störstellenregionen IR1 verbunden sein. Die erste leitfähige Leitung CL1 kann sich auf einem zweiten Niveau befinden, die höher als das erste Niveau der Halbleitermuster SP ist. Die zweite Schicht L2 und die dritte Schicht L3 können konfiguriert sein, um im Wesentlichen die gleichen Eigenschaften wie jene der ersten Schicht L1, die im Vorhergehenden beschrieben wurde, zu haben.
  • Zweite leitfähige Leitungen CL2 können an dem Substrat 100 vorgesehen sein, um den Stapel SS zu durchdringen. Jede der zweiten leitfähigen Leitungen CL2 kann ein linien- oder stabförmiges Muster, das sich in der dritten Richtung D3 erstreckt, sein. Die zweiten leitfähigen Leitungen CL2 können in der ersten Richtung D1 angeordnet sein. Gesehen in einer Draufsicht kann jede der zweiten leitfähigen Leitungen CL2 zwischen einem entsprechenden Paar der Halbleitermuster SP, die in der ersten Richtung D1 benachbart zueinander angeordnet sind, vorgesehen sein. Jede der zweiten leitfähigen Leitungen CL2 kann sich vertikal erstrecken, um Seitenwänden der Halbleitermuster SP, die vertikal gestapelt sind, zugewandt zu sein.
  • Als ein Beispiel kann eine der zweiten leitfähigen Leitungen CL2 vorgesehen sein, um zu dem ersten der Halbleitermuster SP der ersten Schicht L1, dem ersten der Halbleitermuster SP der zweiten Schicht L2 und dem ersten der Halbleitermuster SP der dritten Schicht L3 benachbart zu sein oder denselben zugewandt zu sein. Die zweite leitfähige Leitung CL2 kann sich beispielsweise in der dritten Richtung D3 entlang den ersten, zweiten und dritten Schichten L1, L2 und L3 kontinuierlich erstrecken. Eine andere der zweiten Leitungen CL2 kann vorgesehen sein, um zu dem zweiten der Halbleitermuster SP der ersten Schicht L1, dem zweiten der Halbleitermuster SP der zweiten Schicht L2 und dem zweiten der Halbleitermuster SP der dritten Schicht L3 benachbart zu sein oder denselben zugewandt zu sein.
  • Die zweiten leitfähigen Leitungen CL2 können aus einem leitfähigen Material gebildet sein oder dasselbe aufweisen, und das leitfähige Material kann eines oder eine von dotierten Halbleitermaterialien, leitfähigen Metallnitriden, metallischen Materialien oder Metall-Halbleiter-Verbindungen sein. Die zweiten leitfähigen Leitungen CL2 können als die Wortleitungen WL, die unter Bezugnahme auf 1 beschrieben wurden, verwendet werden.
  • Dritte leitfähige Leitungen CL3 können an dem Substrat 100 vorgesehen sein, um den Stapel SS zu durchdringen. Die dritten leitfähigen Leitungen CL3 können eine Region des Stapels SS durchdringen, die sich zwischen den ersten und zweiten Teilzellenanordnungen SCA1 und SCA2 befindet. Jede der dritten leitfähigen Leitungen CL3 kann ein linien- oder stabförmiges Muster sein, das sich in der dritten Richtung D3 erstreckt. Die dritten leitfähigen Leitungen CL3 können in der ersten Richtung D1 angeordnet sein. Gesehen in einer Draufsicht kann jede der dritten leitfähigen Leitungen CL3 zwischen einem entsprechenden Paar der Halbleitermuster SP, das in der zweiten Richtung D2 benachbart zueinander angeordnet ist, vorgesehen sein.
  • Jede der dritten leitfähigen Leitungen CL3 kann sich zwischen der dritten Störstellenregion IR3 des Halbleitermusters SP der ersten Teilzellenanordnung SCA1 und der dritten Störstellenregion IR3 des Halbleitermusters SP der zweiten Teilzellenanordnung SCA2 vertikal erstrecken. Jede der dritten leitfähigen Leitungen CL3 kann mit der dritten Störstellenregion IR3 des Halbleitermusters SP der ersten Teilzellenanordnung SCA1 und der dritten Störstellenregion IR3 des Halbleitermusters SP der zweiten Teilzellenanordnung SCA1 gemeinsam verbunden sein.
  • Die dritten leitfähigen Leitungen CL3 können aus einem leitfähigen Material gebildet sein oder dasselbe aufweisen, und das leitfähige Material kann eines oder eine von dotierten Halbleitermaterialien, leitfähigen Metallnitriden, metallischen Materialien oder Metall-Halbleiter-Verbindungen sein. Die dritten leitfähigen Leitungen CL3 können als die gemeinsamen Drain-Leitungen CDL, die unter Bezugnahme auf 1 beschrieben wurden, verwendet werden.
  • Bei einigen Ausführungsformen kann ein isolierendes Material in leeren Räumen in dem Stapel SS vorgesehen sein (z. B. um dieselben zu füllen). Das isolierende Material kann beispielsweise mindestens entweder eine Siliciumoxidschicht, eine Siliciumnitridschicht oder eine Siliciumoxinitridschicht aufweisen.
  • Die Speicherzelle der Speichervorrichtung von 2 wird unter Bezugnahme auf 3 bis 5 im stärkeren Detail beschrieben werden. Die ersten bis dritten Störstellenregionen IR1, IR2 und IR3 können störstellendotierte Regionen sein, die in dem Halbleitermuster SP gebildet sind. Bei einigen Ausführungsformen können die ersten und dritten Störstellenregionen IR1 und IR3 einen ersten Leitfähigkeitstyp (z. B. n-Typ) haben, und die zweite Störstellenregion IR2 kann einen zweiten Leitfähigkeitstyp (z. B. p-Typ) haben, der sich von dem ersten Leitfähigkeitstyp unterscheidet.
  • Das Halbleitermuster SP kann ein erstes Ende SPe1 und ein zweites Ende SPe2, das von dem ersten Ende SPe1 abgewandt ist, haben. Die erste Störstellenregion IR1 kann zu dem ersten Ende SPe1 des Halbleitermusters SP benachbart sein. Die dritte Störstellenregion IR3 kann zu dem zweiten Ende SPe2 des Halbleitermusters SP benachbart sein.
  • Leicht dotierte Regionen LD können zwischen den ersten und zweiten Störstellenregionen IR1 und IR2 und zwischen den zweiten und dritten Störstellenregionen IR2 und IR3 gebildet sein. Als ein Beispiel können die leicht dotierten Regionen LD den ersten Leitfähigkeitstyp (z. B. n-Typ) haben. Die leicht dotierten Regionen LD können eine niedrigere Störstellenkonzentration haben, die niedriger als dieselbe der ersten und dritten Störstellenregionen IR1 und IR3 ist.
  • Die erste leitfähige Leitung CL1 kann an der Oberseitenfläche SPt des Halbleitermusters SP vorgesehen sein. Die erste leitfähige Leitung CL1 kann an einer Oberseitenfläche der ersten Störstellenregion IR1 vorgesehen sein und kann mit der ersten Störstellenregion IR1 elektrisch verbunden sein. Als ein Beispiel kann die erste leitfähige Leitung CL1 durch eine erste Silicidschicht SC1 mit der ersten Störstellenregion IR1 verbunden sein. Die erste Silicidschicht SC1 kann aus einem Metallsilicid (z. B. Kobaltsilicid) gebildet sein oder dasselbe aufweisen.
  • Die zweite leitfähige Leitung CL2 kann zu der zweiten Störstellenregion IR2 benachbart sein. Die zweite leitfähige Leitung CL2 kann sich in der dritten Richtung D3 erstrecken, um einer Seitenwand der zweiten Störstellenregion IR2 zugewandt zu sein. Eine Gate-Isolierschicht GI kann zwischen der zweiten leitfähigen Leitung CL2 und der zweiten Störstellenregion IR2 vorgesehen sein. Die Gate-Isolierschicht GI kann aus mindestens entweder dielektrischen Materialien mit einem hohen k, Siliciumoxid, Siliciumnitrid oder Siliciumoxinitrid gebildet sein oder mindestens eines davon aufweisen und kann vorgesehen sein, um eine ein- oder mehrschichtige Struktur zu haben. Die dielektrischen Materialien mit einem hohen k können beispielsweise mindestens entweder Hafniumoxid, Hafnium-Silicium-Oxid, Lanthanoxid, Zirkoniumoxid, Zirkonium-Silicium-Oxid, Tantaloxid, Titanoxid, Barium-Strontium-Titan-Oxid, Barium-Titan-Oxid, Strontium-Titan-Oxid, Lithiumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid oder Blei-Zink-Niobat aufweisen.
  • Die dritte leitfähige Leitung CL3 kann vorgesehen sein, um mit dem zweiten Ende SPe2 des Halbleitermusters SP in Berührung zu sein. Die dritte leitfähige Leitung CL3 kann sich in der dritten Richtung D3 erstrecken. Als ein Beispiel kann die dritte leitfähige Leitung CL3 durch eine zweite Silicidschicht SC2 mit der dritten Störstellenregion IR3 verbunden sein. Eine Außenseitenwand der zweiten Silicidschicht SC2 kann das zweite Ende SPe2 des Halbleitermusters SP sein, und die dritte leitfähige Leitung CL3 kann mit dem zweiten Ende SPe2 in direkter Berührung sein. Die zweite Silicidschicht SC2 kann aus Metallsilicid (z. B. Kobaltsilicid) gebildet sein oder dasselbe aufweisen.
  • Die Speichervorrichtung gemäß 1-5 kann ein IT-DRAM sein, dessen Schwellenspannung (Vth) sich unter Verwendung eines Floating-Body-Effekts ändert, und hier können durch Vergleichen der Schwellenspannung (Vth) mit einer Bezugsspannung Zustände „1“ und „0“ des 1T-DRAM bestimmt werden. Da die Speichervorrichtung gemäß den 1-5 eine Struktur mit potentialfreiem Body-Gebiet hat, kann eine Änderung eines Body-Potentials zu einer Variation der Schwellenspannung (Vth) führen, die durch eine Erfassungsschaltung gemessen werden kann.
  • Bei der Speichervorrichtung gemäß 1-5 können durch eines von verschiedenen Verfahren, wie z. B. durch eine Stoßionisation, ein Gate-bewirktes Drain-Leck und einen Lawinendurchbruch, Löcher erzeugt werden. Die Löcher können sich in der zweiten Störstellenregion IR2, die eine quasi-neutrale Region in einem relativ stabilen Zustand ist, anreichern. Die angereicherten Löcher können zu einer Reduzierung der Schwellenspannung (Vth) des Transistors führen, und in diesem Fall kann die Speicherzelle den Zustand „1“ einnehmen. Die angereicherten Löcher können durch die erste Störstellenregion IR1 (z. B. die Source-Region) oder die dritte Störstellenregion IR3 (z. B. die Drain-Region) aus der zweiten Störstellenregion IR2 geräumt werden. Wenn die Löcher, die sich in der zweiten Störstellenregion IR2 angereichert haben, geräumt werden, kann sich die Schwellenspannung (Vth) des Transistors erhöhen, und in diesem Fall kann die Speicherzelle den Zustand „0“ einnehmen.
  • Verschiedene Ausführungsformen der Erfindungsgedanken werden im Folgenden beschrieben werden. In der folgenden Beschreibung muss ein Element, das vorausgehend unter Bezugnahme auf 1 bis 5 beschrieben wurde, nicht im Detail beschrieben werden, und ein Element, das unter Bezugnahme auf 1 bis 5 nicht beschrieben wurde, wird detaillierter beschrieben werden.
  • 6 ist eine vergrößerte perspektivische Ansicht, die eine Speicherzelle einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt. 7 ist eine Draufsicht, die die Speicherzelle von 6 darstellt. 8 ist eine Schnittansicht entlang einer Linie A-A' von 7. Bezug nehmend auf 6 bis 8 kann die erste leitfähige Leitung CL1 mit dem ersten Ende SPel des Halbleitermusters SP in direkter Berührung sein. Die erste leitfähige Leitung CL1 kann an einer Seitenwand des Halbleitermusters SP, jedoch nicht auf einer Oberseitenfläche des Halbleitermusters SP vorgesehen sein. Die erste leitfähige Leitung CL1 kann sich im Wesentlichen auf dem gleichen Niveau wie dasselbe des Halbleitermusters SP befinden.
  • 9 ist eine vergrößerte perspektivische Ansicht, die eine Speicherzelle einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt. Bezug nehmend auf 9 kann sich die zweite leitfähige Leitung CL2 vertikal erstrecken, um auf einer Mehrzahl von Seiten der zweiten Störstellenregion IR2 des Halbleitermusters SP zu sein (z. B. um dieselbe zu bedecken). Die zweite leitfähige Leitung CL2 kann vorgesehen sein, um die zweite Störstellenregion IR2 zu umgeben. Die zweite leitfähige Leitung CL2 kann beispielsweise vorgesehen sein, um Deck-, Boden- und abgewandte Seitenoberflächen der zweiten Störstellenregion IR2 zu bedecken. Bei einigen Ausführungsformen kann eine Mehrzahl von vertikal überlappenden der Halbleitermuster SP die zweite leitfähige Leitung CL2 durchdringen. Die Gate-Isolierschicht GI kann zwischen der zweiten leitfähigen Leitung CL2 und der zweiten Störstellenregion IR2 angeordnet sein. Das heißt, der Transistor, der die Speicherzelle MC begründet, kann ein Transistor eines Rundum-Gate-Typs sein.
  • 10 ist eine vergrößerte perspektivische Ansicht, die erste und zweite Speicherzellen einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt. 11 ist eine Draufsicht, die die ersten und zweiten Speicherzellen von 10 darstellt.
  • Bezug nehmend auf 10 und 11 können eine erste Speicherzelle MC1 und eine zweite Speicherzelle MC2, die in der ersten Richtung D1 angeordnet sind (z. B. voneinander beabstandet sind), vorgesehen sein. Jede der ersten und zweiten Speicherzellen MC1 und MC2 kann das Halbleitermuster SP aufweisen. Das Halbleitermuster SP kann eine erste Seitenwand SW1 und eine zweite Seitenwand SW2 abgewandt von der ersten Seitenwand SW1 haben. Die ersten und zweiten Seitenwände SW1 und SW2 können abgewandte Seitenoberflächen der zweiten Störstellenregion IR2 sein.
  • Die zweiten leitfähigen Leitungen CL2, die benachbart zu den Halbleitermustern SP sind, können vorgesehen sein. Jede der zweiten leitfähigen Leitungen CL2 kann eine erste leitfähige Teilleitung CL2a und eine zweite leitfähige Teilleitung CL2b aufweisen. Die ersten und zweiten leitfähigen Teilleitungen CL2a und CL2b können benachbart zu den ersten bzw. zweiten Seitenwänden SW1 und SW2 des Halbleitermusters SP sein. Die Gate-Isolierschichten GI können zwischen den ersten und zweiten leitfähigen Teilleitungen CL2a und CL2b und der zweiten Störstellenregion IR2 vorgesehen sein. Ein Transistor von jeder der ersten und zweiten Speicherzellen MC1 und MC2 kann, mit anderen Worten, eine Doppel-Gate-Struktur haben, bei der ein Paar von Gates vorgesehen ist, um abgewandten Seitenoberflächen einer Kanalregion zugewandt zu sein.
  • Die erste leitfähige Teilleitung CL2a und die zweite leitfähige Teilleitung CL2b können eine der Wortleitungen WL, die in 1 gezeigt sind, begründen. Das heißt, die erste leitfähige Teilleitung CL2a und die zweite leitfähige Teilleitung CL2b können mit demselben Knoten verbunden sein, und somit kann dasselbe elektrische Signal an die erste leitfähige Teilleitung CL2a und die zweite leitfähige Teilleitung CL2b angelegt werden.
  • Die zweite leitfähige Teilleitung CL2b der ersten Speicherzelle MC1 und die erste leitfähige Teilleitung CL2a der zweiten Speicherzelle MC2 können in der ersten Richtung D1 benachbart zueinander sein. Die zweite leitfähige Teilleitung CL2b der ersten Speicherzelle MC1 kann von der ersten leitfähigen Teilleitung CL2a der zweiten Speicherzelle MC2 in der ersten Richtung D1 durch einen ersten Abstand LE1 beabstandet sein.
  • Bei einigen Ausführungsformen kann ein Raum zwischen den ersten und zweiten Speicherzellen MC1 und MC2 ein isolierendes Material (z. B. Siliciumoxid, Siliciumnitrid oder Siliciumoxinitrid) aufweisen (z. B. damit gefüllt sein). Eine Dicke eines isolierenden Materials, das zwischen der zweiten leitfähigen Teilleitung CL2b der ersten Speicherzelle MC1 und der ersten leitfähigen Teilleitung CL2a der zweiten Speicherzelle MC2 vorgesehen ist, kann im Wesentlichen gleich dem ersten Abstand LE1 sein. Der erste Abstand LE1 oder die Dicke des isolierenden Materials kann bestimmt sein, um eine unbeabsichtigte Kopplung zwischen benachbarten der zweiten leitfähigen Leitungen CL2 zu hemmen/verhindern.
  • 12 ist eine vergrößerte perspektivische Ansicht, die erste und zweite Speicherzellen einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt. 13 ist eine Draufsicht, die die ersten und zweiten Speicherzellen von 12 darstellt. In der folgenden Beschreibung kann ein Element, das vorausgehend unter Bezugnahme auf 10 und 11 beschrieben wurde, einer Kürze wegen durch dieselbe Bezugsziffer identifiziert werden, ohne eine überlappende Beschreibung davon zu wiederholen.
  • Bezug nehmend auf 12 und 13 kann eine Abschirmungsleitung SM benachbart zu der ersten Seitenwand SW1 von jedem der Halbleitermuster SP vorgesehen sein, und die zweite leitfähige Leitung CL2 kann benachbart zu der zweiten Seitenwand SW2 vorgesehen sein. Die Abschirmungsleitung SM kann zwischen der zweiten leitfähigen Leitung CL2 der ersten Speicherzelle MC1 und der zweiten leitfähigen Leitung CL2 der zweiten Speicherzelle MC2 vorgesehen sein. Die Abschirmungsleitung SM kann verwendet werden, um zu hemmen/verhindern, dass benachbarte der zweiten leitfähigen Leitung CL2 miteinander elektrisch gekoppelt werden.
  • Die zweite leitfähige Leitung CL2 und die Abschirmungsleitung SM von jeder der ersten und zweiten Speicherzellen MC1 und MC2 können mit unterschiedlichen Knoten verbunden sein. Die zweite leitfähige Leitung CL2 kann beispielsweise mit einem Knoten zum Anlegen eines Signals an die Wortleitung verbunden sein, und die Abschirmungsleitung kann mit einem anderen Knoten, an den eine Massespannung angelegt ist, verbunden sein.
  • Die zweite leitfähige Leitung CL2 der ersten Speicherzelle MC1 und die Abschirmungsleitung SM der zweiten Speicherzelle MC2 können in der ersten Richtung D1 benachbart zueinander sein. Die zweite leitfähige Leitung CL2 der ersten Speicherzelle MC1 kann von der Abschirmungsleitung SM der zweiten Speicherzelle MC2 in der ersten Richtung D1 durch einen zweiten Abstand LE2 beabstandet sein. Der zweite Abstand LE2 kann kürzer als der erste Abstand LEI, der unter Bezugnahme auf 10 und 11 beschrieben wurde, sein. Das heißt, infolge der Anwesenheit der Abschirmungsleitung SM kann es möglich sein, einen Abstand zwischen den ersten und zweiten Speicherzellen MC1 und MC2, die sich benachbart zueinander befinden, zu reduzieren, und dadurch eine Integrationsdichte der Speichervorrichtung zu erhöhen.
  • 14 ist eine vergrößerte perspektivische Ansicht, die erste und zweite Speicherzellen einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt. 15 ist eine Draufsicht, die die ersten und zweiten Speicherzellen von 14 darstellt. In der folgenden Beschreibung kann ein Element, das vorausgehend unter Bezugnahme auf 10 und 11 beschrieben wurde, einer Kürze wegen durch dieselbe Bezugsziffer identifiziert werden, ohne eine überlappende Beschreibung davon zu wiederholen.
  • Bezug nehmend auf 14 und 15 kann jede der zweiten leitfähigen Leitungen CL2 die ersten und zweiten leitfähigen Teilleitungen CL2a und CL2b aufweisen. Die ersten und zweiten leitfähigen Teilleitungen CL2a und CL2b können benachbart zu den ersten bzw. zweiten Seitenwänden SW1 und SW2 des Halbleitermusters SP vorgesehen sein. Die Abschirmungsleitung SM kann zwischen den ersten und zweiten Speicherzellen MC1 und MC2 vorgesehen sein. Die Abschirmungsleitung SM kann zwischen der zweiten leitfähigen Teilleitung CL2b der ersten Speicherzelle MC1 und der ersten leitfähigen Teilleitung CL2a der zweiten Speicherzelle MC2 vorgesehen sein. Die Abschirmungsleitung SM kann verwendet werden, um zu hemmen/verhindern, dass die ersten und zweiten leitfähigen Teilleitungen CL2a und CL2b, die benachbart dazu sind, miteinander gekoppelt werden.
  • Die erste leitfähige Teilleitung CL2a und die zweite leitfähige Teilleitung CL2b können mit demselben Knoten verbunden sein. Die Abschirmungsleitung SM kann mit einem anderen Knoten, der nicht mit den ersten und zweiten leitfähigen Teilleitungen CL2a und CL2b verbunden ist, verbunden sein. Die Abschirmungsleitung SM kann beispielsweise mit einem Knoten, an den eine Massespannung angelegt ist, verbunden sein.
  • Die zweite leitfähige Teilleitung CL2b der ersten Speicherzelle MC1 kann von der ersten leitfähigen Teilleitung CL2a der zweiten Speicherzelle MC2 durch einen dritten Abstand LE3 beabstandet sein. Der dritte Abstand LE3 kann kürzer als der erste Abstand LE1, der unter Bezugnahme auf 10 und 11 beschrieben wurde, sein. Das heißt, infolge der Anwesenheit der Abschirmungsleitung SM kann es möglich sein, einen Abstand zwischen den ersten und zweiten Speicherzellen MC1 und MC2, die sich benachbart zueinander befinden, zu reduzieren, und dadurch eine Integrationsdichte der Speichervorrichtung zu erhöhen.
  • 16 ist ein Schaltungsdiagramm, das eine Zellenanordnung einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken schematisch darstellt.
  • Bezug nehmend auf 16 kann eine Zellenanordnung einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken eine Mehrzahl der Teilzellenanordnungen SCA aufweisen. Die Teilzellenanordnungen SCA können in der zweiten Richtung D2 angeordnet sein.
  • Jede der Teilzellenanordnungen SCA kann eine Mehrzahl von Kathodenleitungen CL, eine Mehrzahl von Gate-Leitungen GL und eine Mehrzahl der Speicherzellen MC aufweisen. Jede der Speicherzellen MC kann zwischen einer entsprechenden der Gate-Leitungen GL und einer entsprechenden der Kathodenleitungen CL vorgesehen sein.
  • Jede der Speicherzellen MC kann ein datenspeicherndes Element sein, das aus einem Thyristor besteht. Als ein Beispiel kann jede der Speicherzellen MC eine kondensatorfreie Struktur haben. Die Speichervorrichtung gemäß der vorliegenden Ausführungsform kann beispielsweise ein Thyristor-DRAM, aus dem ein Kondensator weggelassen ist, sein. Der Thyristor kann eine erste Diode, eine zweite Diode und ein Gate, das mit der ersten Diode verbunden ist, aufweisen.
  • Die Kathodenleitungen CL können leitfähige Muster (z. B. Metallleitungen) sein, die über einem Substrat vorgesehen sind oder von dem Substrat vertikal beabstandet sind. Die Kathodenleitungen CL können sich in der ersten Richtung D1 erstrecken. Bei jeder Teilzellenanordnung SCA können die Kathodenleitungen CL voneinander in der vertikalen oder dritten Richtung D3 beabstandet sein.
  • Die Gate-Leitungen GL können leitfähige Muster (z. B. Metallleitungen), die sich in der vertikalen oder dritten Richtung D3 erstrecken, sein. Bei jeder Teilzellenanordnung SCA können die Gate-Leitungen GL voneinander in der ersten Richtung D1 beabstandet sein.
  • Gemeinsame leitfähige Leitungen, wie z. B. gemeinsame Anodenleitungen CAL, können zwischen jeder aus einem Paar von benachbarten der Teilzellenanordnungen SCA, die in der zweiten Richtung D2 benachbart zueinander sind, vorgesehen sein. Die gemeinsamen Anodenleitungen CAL können leitfähige Muster (z. B. Metallleitungen) sein, die sich in der vertikalen oder dritten Richtung D3 erstrecken. Die gemeinsamen Anodenleitungen CAL können in der ersten Richtung D1 voneinander beabstandet sein.
  • Jede der gemeinsamen Anodenleitungen CAL kann mit einem Paar der Speicherzellen MC, die in der zweiten Richtung D2 benachbart zueinander sind, gemeinsam verbunden sein. Jede der gemeinsamen Anodenleitungen CAL kann beispielsweise mit einem Paar von benachbarten der Speicherzellen MC, die sich auf demselben Niveau befinden, gemeinsam verbunden sein.
  • 17 ist eine perspektivische Ansicht, die eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt. 18 ist eine vergrößerte perspektivische Ansicht, die eine Speicherzelle der Speichervorrichtung von 17 darstellt. 19 ist eine Draufsicht, die die Speicherzelle von 18 darstellt. 20 ist eine Schnittansicht entlang einer Linie A-A' von 19. In der folgenden Beschreibung kann ein Element, das vorausgehend unter Bezugnahme auf 1 bis 5 beschrieben wurde, einer Kürze wegen durch dieselbe Bezugsziffer identifiziert werden, ohne eine überlappende Beschreibung davon zu wiederholen.
  • Bezug nehmend auf 16 bis 20 können die erste Teilzellenanordnung SCA1 und die zweite Teilzellenanordnung SCA2, die zwei benachbarte der Teilzellenanordnungen SCA, die unter Bezugnahme auf 16 beschrieben wurden, sind, an dem Substrat 100 vorgesehen sein. Das Paar der ersten und zweiten Teilzellenanordnungen SCA1 und SCA2 kann in der Form von Stapeln SS1 bzw. SS2 vorgesehen sein. Die Stapel SS1 und SS2 können jeweils die ersten bis dritten Schichten L1, L2 und L3 aufweisen, die auf dem Substrat 100 vertikal gestapelt sind. Jede der ersten bis dritten Schichten L1, L2 und L3 kann ein Paar der ersten leitfähigen Leitungen CL1, die voneinander in der zweiten Richtung D2 beabstandet sind, und eine Mehrzahl der Halbleitermuster SP, die mit jeder der ersten leitfähigen Leitungen CL1 verbunden sind, aufweisen.
  • Jedes der Halbleitermuster SP kann die erste Störstellenregion IR1, die zweite Störstellenregion IR2, die dritte Störstellenregion IR3 und eine vierte Störstellenregion IR4 aufweisen. Die zweite Störstellenregion IR2 kann zwischen den ersten und dritten Störstellenregionen IR1 und IR3 vorgesehen sein. Die dritte Störstellenregion IR3 kann zwischen den zweiten und vierten Störstellenregionen IR2 und IR4 vorgesehen sein.
  • Die ersten und zweiten Störstellenregionen IR1 und IR2 können der ersten Diode, die die Speicherzelle MC von 16 begründet, entsprechen, und die dritten und vierten Störstellenregionen IR3 und IR4 können der zweiten Diode, die die Speicherzelle MC von 16 begründet, entsprechen. Wie im Vorhergehenden beschrieben wurde, kann die Speicherzelle MC aus einem Thyristor bestehen. Der Thyristor kann einen ersten Bipolartransistor, der aus den ersten bis dritten Störstellenregionen IR1, IR2 und IR3 besteht, und einen zweiten Bipolartransistor, der aus den zweiten bis vierten Störstellenregionen IR2, IR3 und IR4 besteht, aufweisen. Der Thyristor der Speicherzelle MC kann ein potentialfreies Body-Gebiet habe. Die erste Störstellenregion IR1 kann als eine Kathode des Thyristors verwendet werden, und die vierte Störstellenregion IR4 kann als eine Anode des Thyristors verwendet werden.
  • Die ersten leitfähigen Leitungen CL1 können aufeinanderfolgend gestapelt sein, um voneinander in der dritten Richtung D3 beabstandet zu sein. Die ersten leitfähigen Leitungen CL1 können als die Kathodenleitungen CL, die unter Bezugnahme auf 16 beschrieben wurden, verwendet werden.
  • Die zweiten leitfähigen Leitungen CL2, die die Stapel SS1 und SS2 durchdringen, können in der ersten Richtung D1 angeordnet sein (z. B. voneinander beabstandet sein). Die zweiten leitfähigen Leitungen CL2 können als die Gate-Leitungen GL, die unter Bezugnahme auf 16 beschrieben wurden, verwendet werden.
  • Die dritten leitfähigen Leitungen CL3 können an dem Substrat 100 vorgesehen sein, um eine Region zwischen den ersten und zweiten Teilzellenanordnungen SCA1 und SCA2 zu durchdringen. Gesehen in einer Draufsicht kann jede der dritten leitfähigen Leitungen CL3 zwischen einzelnen aus einem entsprechenden Paar der Halbleitermuster SP, die in der zweiten Richtung D2 benachbart zueinander angeordnet sind, vorgesehen sein.
  • Jede der dritten leitfähigen Leitungen CL3 kann sich zwischen der vierten Störstellenregion IR4 des Halbleitermusters SP der ersten Teilzellenanordnung SCA1 und der vierten Störstellenregion IR4 des Halbleitermusters SP der zweiten Teilzellenanordnung SCA2 vertikal erstrecken. Jede der dritten leitfähigen Leitungen CL3 kann mit der vierten Störstellenregion IR4 des Halbleitermusters SP der ersten Teilzellenanordnung SCA1 und der vierten Störstellenregion IR4 des Halbleitermusters SP der zweiten Teilzellenanordnung SCA2 gemeinsam verbunden sein. Die dritten leitfähigen Leitungen CL3 können als die gemeinsamen Anodenleitungen CAL, die unter Bezugnahme auf 16 beschrieben wurden, verwendet werden.
  • Bei einigen Ausführungsformen kann ein isolierendes Material in leeren Räumen in den Stapeln SS1 und SS2 vorgesehen sein (z. B. um dieselben zu füllen). Das isolierende Material kann beispielsweise mindestens entweder eine Siliciumoxidschicht, eine Siliciumnitridschicht oder eine Siliciumoxinitridschicht aufweisen.
  • Die Speicherzelle der Speichervorrichtung von 17 wird detaillierter unter Bezugnahme auf 18 bis 20 beschrieben werden. Die ersten bis vierten Störstellenregionen IR1, IR2, IR3 und IR4 können störstellendotierte Regionen sein, die in dem Halbleitermuster SP gebildet sind. Bei einigen Ausführungsformen können die ersten und dritten Störstellenregionen IR1 und IR3 einen ersten Leitfähigkeitstyp (z. B. n-Typ) haben. Eine Störstellenkonzentration der ersten Störstellenregion IR1 kann höher als eine Störstellenkonzentration der dritten Störstellenregion IR3 sein. Die zweiten und vierten Störstellenregionen IR2 und IR4 können einen zweiten Leitfähigkeitstyp (z. B. p-Typ) haben, der sich von dem ersten Leitfähigkeitstyp unterscheidet. Eine Störstellenkonzentration der vierten Störstellenregion IR4 kann höher als eine Störstellenkonzentration der zweiten Störstellenregion IR2 sein.
  • Das Halbleitermuster SP kann das erste Ende SPe1 und das zweite Ende SPe2, das von dem ersten Ende SPel abgewandt ist, haben. Die erste Störstellenregion IR1 kann benachbart zu dem ersten Ende SPe1 des Halbleitermusters SP sein. Die vierte Störstellenregion IR4 kann benachbart zu dem zweiten Ende SPe2 des Halbleitermusters SP sein.
  • Die erste leitfähige Leitung CL1 kann an der Oberseitenfläche SPt des Halbleitermusters SP vorgesehen sein. Die erste leitfähige Leitung CL1 kann durch die erste Silicidschicht SC1 mit der ersten Störstellenregion I1 verbunden sein.
  • Die zweite leitfähige Leitung CL2 kann benachbart zu der zweiten Störstellenregion IR2 sein. Die zweite leitfähige Leitung CL2 kann sich in der dritten Richtung D3 erstrecken, um einer Seitenwand der zweiten Störstellenregion IR2 zugewandt zu sein. Die Gate-Isolierschicht GI kann zwischen der zweiten leitfähigen Leitung CL2 und der zweiten Störstellenregion IR2 vorgesehen sein.
  • Die dritte leitfähige Leitung CL3 kann vorgesehen sein, um mit dem zweiten Ende SPe2 des Halbleitermusters SP in Berührung zu sein. Die dritte leitfähige Leitung CL3 kann sich in der dritten Richtung D3 erstrecken. Als ein Beispiel kann die dritte leitfähige Leitung CL3 durch die zweite Silicidschicht SC2 mit der vierten Störstellenregion IR4 verbunden sein.
  • Bei Ausführungsformen, bei denen die gleiche Vorwärtsvorspannung an einen Thyristor angelegt ist, kann eine Menge eines Stroms, der durch den Thyristor fließt, groß sein, wenn sich der Thyristor in einem Zustand einer hohen Leitfähigkeit befindet, oder kann klein sein, wenn sich derselbe in einem Zustand einer niedrigen Leitfähigkeit befindet. Die Speichervorrichtung gemäß 16-20 kann der Thyristor-DRAM sein, dessen Datenzustände „1“ und „0“ unter Verwendung der hohen und niedrigen Zustände einer Leitfähigkeit des Thyristors realisiert werden.
  • Verschiedene Ausführungsformen der Erfindungsgedanken werden im Folgenden beschrieben werden. In der folgenden Beschreibung muss ein Element, das vorausgehend unter Bezugnahme auf 16 bis 20 beschrieben wurde, nicht im Detail beschrieben werden, und ein Element, das unter Bezugnahme auf 16 bis 20 nicht beschrieben wurde, wird detaillierter beschrieben werden.
  • 21 ist eine vergrößerte perspektivische Ansicht, die eine Speicherzelle einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt. 22 ist eine Draufsicht, die die Speicherzelle von 21 darstellt. 23 ist eine Schnittansicht entlang einer Linie A-A' von 22. Bezug nehmend auf 21 bis 23 kann die erste leitfähige Leitung CL1 mit dem ersten Ende SPel des Halbleitermusters SP in einer direkten Berührung sein. Abgesehen von der Anwesenheit der vierten Störstellenregion IR4 kann die Halbleiterspeichervorrichtung gemäß Ausführungsformen, die unter Bezugnahme auf 21-23 beschrieben wurden, konfiguriert sein, um im Wesentlichen die gleichen Eigenschaften wie jene, die unter Bezugnahme auf 6 bis 8 beschrieben wurden, zu haben.
  • 24 ist eine vergrößerte perspektivische Ansicht, die eine Speicherzelle einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt. Bezug nehmend auf 24 kann die zweite leitfähige Leitung CL2 vorgesehen sein, um die zweite Störstellenregion IR2 zu umgeben. Abgesehen von der Anwesenheit der vierten Störstellenregion IR4 kann die Halbleiterspeichervorrichtung gemäß 24 konfiguriert sein, um im Wesentlichen die gleichen Eigenschaften wie jene, die unter Bezugnahme auf 9 beschrieben wurden, zu haben.
  • 25 ist eine vergrößerte perspektivische Ansicht, die erste und zweite Speicherzellen einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt. 26 ist eine Draufsicht, die die ersten und zweiten Speicherzellen von 25 darstellt. Bezug nehmend auf 25 und 26 können die erste Speicherzelle MC1 und die zweite Speicherzelle MC2 in der ersten Richtung D1 angeordnet sein (z. B. voneinander beabstandet sein). Die zweiten leitfähigen Leitungen CL2, die benachbart zu den Halbleitermustern P sind können vorgesehen sein. Jede der zweiten leitfähigen Leitungen CL2 kann die erste leitfähige Teilleitung CL2a und die zweite leitfähige Teilleitung CL2b aufweisen. Abgesehen von der Anwesenheit der vierten Störstellenregion IR4 kann die Halbleiterspeichervorrichtung gemäß Ausführungsformen, die unter Bezugnahme auf 25 und 26 beschrieben werden, konfiguriert sein, um im Wesentlichen die gleichen Eigenschaften wie jene zu haben, die unter Bezugnahme auf 10 und 11 beschrieben wurden.
  • 27 ist eine vergrößerte perspektivische Ansicht, die erste und zweite Speicherzellen einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt. 28 ist eine Draufsicht, die die ersten und zweiten Speicherzellen von 27 darstellt. Bezug nehmend auf 27 und 28 kann die Abschirmungsleitung SM zu der ersten Seitenwand SW1 von jedem der Halbleitermusters SP benachbart sein, und die zweite leitfähige Leitung CL2 kann zu der zweiten Seitenwand SW2 benachbart sein. Abgesehen von der Anwesenheit der vierten Störstellenregion IR4 kann die Halbleiterspeichervorrichtung gemäß Ausführungsformen, die unter Bezugnahme auf 27 und 28 beschrieben wurden, konfiguriert sein, um im Wesentlichen die gleichen Eigenschaften wie jene, die unter Bezugnahme auf 12 und 13 beschrieben wurden, zu haben.
  • 29 ist eine vergrößerte perspektivische Ansicht, die erste und zweite Speicherzellen einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt. 30 ist eine Draufsicht, die die ersten und zweiten Speicherzellen von 29 darstellt. Bezug nehmend auf 29 und 30 kann jede der zweiten leitfähigen Leitungen CL2 erste und zweite leitfähige Teilleitungen CL2a und CL2b aufweisen. Die Abschirmungsleitung SM kann zwischen den ersten und zweiten Speicherzellen MC1 und MC2 vorgesehen sein. Die Abschirmungsleitung SM kann zwischen der zweiten leitfähigen Teilleitung CL2b der ersten Speicherzelle MC1 und der ersten leitfähigen Teilleitung CL2a der zweiten Speicherzelle MC2 vorgesehen sein. Abgesehen von der Anwesenheit der vierten Störstellenregion IR4 kann die Halbleiterspeichervorrichtung gemäß Ausführungsformen, die unter Bezugnahme auf 29 und 30 beschrieben wurden, konfiguriert sein, um im Wesentlichen die gleichen Eigenschaften, wie jene, die unter Bezugnahme auf 14 und 15 beschrieben wurden, zu haben.
  • 31 ist eine perspektivische Ansicht, die eine dreidimensionale Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der Erfindungsgedanken darstellt. 32 ist eine Draufsicht, die die Speichervorrichtung von 31 darstellt. 33A bis 33E sind Schnittansichten entlang von Linien A-A', B-B', C-C', D-D' bzw. E-E' von 32. In der folgenden Beschreibung kann ein Element, das vorausgehend unter Bezugnahme auf 1 bis 5 und 16 bis 20 beschrieben wurde, durch dieselbe Bezugsziffer identifiziert werden, ohne eine überlappende Beschreibung davon zu wiederholen.
  • Bezug nehmend auf 31, 32 und 33A bis 33E kann eine Mehrzahl von Stapeln SS1 und SS2 an dem Substrat 100 vorgesehen sein. Die Stapel SS1 und SS2 können einen ersten Stapel SS1 und einen zweiten Stapel SS2 aufweisen. Jeder der ersten und zweiten Stapel SS1 und SS2 kann sich in der ersten Richtung D1 erstrecken. Die ersten und zweiten Stapel SS1 und SS2 können voneinander in der zweiten Richtung D2 beabstandet sind.
  • Jeder der ersten und zweiten Stapel SS1 und SS2 kann erste bis vierte Schichten L1, L2, L3 und L4 aufweisen, die auf dem Substrat 100 aufeinanderfolgend gestapelt sind. Jede der ersten bis vierten Schichten L1, L2, L3 und L4 kann eine erste Isolierschicht ILD1, eine Halbleiterschicht SL (die ein Halbleitermuster SP oder mehre Halbleitermuster SP aufweisen kann) und eine zweite Isolierschicht ILD2 aufweisen. Die erste Isolierschicht ILD1, die Halbleiterschicht SL und die zweite Isolierschicht ILD2 können aufeinanderfolgend gestapelt sein. Die erste Isolierschicht ILD1 und die zweite Isolierschicht ILD2 können verwendet werden, um die Halbleiterschicht SL dazwischen von einer anderen Halbleiterschicht SL vertikal zu trennen.
  • Jede der ersten bis vierten Schichten L1, L2, L3 und L4 kann ferner mindestens eine erste leitfähige Leitung CL1, die sich in der ersten Richtung erstreckt, aufweisen. Jede der ersten bis vierten Schichten L1, L2, L3 und L4 kann beispielsweise ein Paar der ersten leitfähigen Leitungen CL1, die voneinander in der zweiten Richtung D2 beabstandet sind, aufweisen. Die ersten leitfähigen Leitungen CL1 können auf dem gleichen Niveau wie die zweite Isolierschicht ILD2 vorgesehen sein. Die zweite Isolierschicht ILD2 kann an Seitenwänden der ersten leitfähigen Leitungen CL1 vorgesehen sein (z. B. um dieselben zu bedecken). Die ersten leitfähigen Leitungen CL1 können an einer Oberseitenfläche der Halbleiterschicht SL vorgesehen sein. Als ein Beispiel können die ersten leitfähigen Leitungen CL1 als Bitleitungen BL, die unter Bezugnahme auf 1 beschrieben wurden, oder als die Kathodenleitungen CL, die unter Bezugnahme auf 16 beschrieben wurden, verwendet werden.
  • Die Halbleiterschicht SL kann aus einem Halbleitermaterial (z. B. Silicium, Germanium, Silicium-Germanium oder Indium-Gallium-Zink-Oxid (IGZO)) gebildet sein oder dasselbe aufweisen. Die erste Isolierschicht ILD1 und die zweite Isolierschicht ILD2 können aus isolierenden Materialien, die sich voneinander unterscheiden, gebildet sein oder dieselben aufweisen. Sowohl die erste Isolierschicht ILD1 als auch die zweite Isolierschicht ILD2 können aus mindestens einem Material gebildet sein, das aus einer Gruppe ausgewählt ist, die durch Siliciumoxid, Siliciumnitrid, Siliciumoxinitrid, kohlenstoffhaltiges Siliciumoxid, kohlenstoffhaltiges Siliciumnitrid und kohlenstoffhaltiges Siliciumoxinitrid begründet wird. Die erste Isolierschicht ILD1 kann beispielsweise eine kohlenstoffhaltige Siliciumoxidschicht (z. B. SiOC) sein, und die zweite Isolierschicht ILD2 kann eine Siliciumnitridschicht (z. B. SiN) sein.
  • Bei jedem der ersten und zweiten Stapel SS1 und SS2 kann jede der ersten bis vierten Schichten L1, L2, L3 und L4 ein erstes Ende EN1 und ein zweites Ende EN2, die in der ersten Richtung D1 abgewandt voneinander sind, aufweisen. Sowohl das erste Ende EN2 als auch das zweite Ende EN2 können sich in der zweiten Richtung D2 erstrecken.
  • Das zweite Ende EN2 von jeder der zweiten und dritten Schichten L2 und L3 kann verglichen mit dem zweiten Ende EN2 der vierten Schicht L4 in der ersten Richtung D1 vorspringen. Das zweite Ende EN2 der zweiten Schicht L2 kann mit dem zweiten Ende EN2 der dritten Schicht L3 vertikal ausgerichtet sein. Das zweite Ende EN2 der ersten Schicht L1 kann verglichen mit dem zweiten Ende EN2 von jeder der zweiten und dritten Schicht L2 und L3 in der ersten Richtung D1 vorspringen.
  • Das erste Ende EN1 von jeder der ersten und zweiten Schichten L1 und L2 kann verglichen mit dem ersten Ende EN1 von jeder der dritten und vierten Schichten L3 und L4 in einer zu der ersten Richtung D1 entgegengesetzten Richtung vorspringen. Das erste Ende EN1 der ersten Schicht L1 kann mit dem ersten Ende EN1 der zweiten Schicht L2 vertikal ausgerichtet sein. Das erste Ende EN1 der dritten Schicht L3 kann mit dem ersten Ende EN1 der vierten Schicht L4 vertikal ausgerichtet sein.
  • Eine Mehrzahl von Löchern HO kann gebildet sein, um jeden der ersten und zweiten Stapel SS1 und SS2 zu durchdringen. Jede der Halbleiterschichten SL kann die Halbleitermuster SP, die durch die Löcher HO definiert werden, aufweisen.
  • Jede der Halbleiterschichten SL kann im Detail einen sich erstreckenden Abschnitt, der unter der ersten leitfähigen Leitung CL1 vorgesehen ist und sich in der ersten Richtung D1 erstreckt, und die Halbleitermuster SP, die sich in der zweiten Richtung D2 von dem sich erstreckenden Abschnitt erstrecken, aufweisen. Das Halbleitermuster SP kann zwischen einem Paar von benachbarten der Löcher HO vorgesehen sein.
  • Als ein Beispiel kann jedes der Halbleitermuster SP im Wesentlichen gleich dem Halbleitermuster SP der Speichervorrichtung (z. B. des 1T-DRAM), die vorausgehend unter Bezugnahme auf 1 bis 5 beschrieben wurde, sein. Jedes der Halbleitermuster SP kann beispielsweise vorgesehen sein, um die ersten bis dritten Störstellenregionen aufzuweisen.
  • Als ein anderes Beispiel kann jedes der Halbleitermuster SP im Wesentlichen gleich dem Halbleitermuster SP der Speichervorrichtung (z. B. des Thyristor-DRAM), die vorausgehend unter Bezugnahme auf 16 bis 20 beschrieben wurde, sein. Jedes der Halbleitermuster SP kann beispielsweise vorgesehen sein, um die ersten bis vierten Störstellenregionen aufzuweisen.
  • Die erste leitfähige Leitung CL1 kann an der ersten Silicidschicht SC1 des Halbleitermusters SP vorgesehen sein. Die erste leitfähige Leitung CL1 kann durch die erste Silicidschicht SC1 mit dem Halbleitermuster SP elektrisch verbunden sein.
  • Die zweiten leitfähigen Leitungen CL2 können in jedem der Löcher HO, die die Stapel SS1 oder SS2 durchdringen, vorgesehen sein und können sich in der vertikalen oder dritten Richtung D3 erstrecken. Die zweiten leitfähigen Leitungen CL2 können beispielsweise vorgesehen sein, um die ersten und zweiten Stapel SS1 und SS2 zu durchdringen. Ein Paar der zweiten leitfähigen Leitungen CL2 kann an abgewandten Seitenoberflächen von jedem der Halbleitermuster SP vorgesehen sein. Als ein Beispiel kann das Paar der zweiten leitfähigen Leitungen CL2 als die Wortleitung WL, die unter Bezugnahme auf 1 beschrieben wurde, oder als die Gate-Leitung GL, die unter Bezugnahme auf 16 beschrieben wurde, verwendet werden.
  • Jede der zweiten leitfähigen Leitungen CL2 kann ein Barrieremuster BA und einen Leiter CB aufweisen. Der Leiter CB kann ein linienförmiges Muster sein, das sich in der dritten Richtung D3 erstreckt. Das Barrieremuster BA kann an einer Seitenoberfläche und einer Bodenoberfläche des Leiters CB vorgesehen sein. Der Leiter CB kann aus einem metallischen Material (z. B. Wolfram, Titan, Tantal und so weiter) gebildet sein oder dasselbe aufweisen, und das Barrieremuster BA kann aus einem leitfähigen Metallnitridmaterial (z. B. Titannitrid, Tantalnitrid und so weiter) gebildet sein oder dasselbe aufweisen. Das Barrieremuster BA kann konfiguriert sein, um zu hemmen/verhindern, dass ein metallisches Element in dem Leiter CB in das Halbleitermuster SP diffundiert.
  • Die Gate-Isolierschicht GI kann an Innenseitenoberflächen des Stapels SS1 oder SS2, die durch jedes der Löcher HO freigelegt sind, vorgesehen sein. Die Gate-Isolierschicht GI kann somit zwischen jedem der Halbleitermuster SP und jeder der zweiten leitfähigen Leitungen CL2 vorgesehen sein. Das Barrieremuster BA von jeder der zweiten leitfähigen Leitungen CL2 kann mit der Gate-Isolierschicht GI in einer direkten Berührung sein.
  • Vertikale isolierende Muster VIP können jeweils in den Löchern HO an den/benachbart zu den zweiten leitfähigen Leitungen CL2 vorgesehen sein (z. B. um dieselben zu bedecken). Das vertikale isolierende Muster VIP kann zwischen einem Paar der zweiten leitfähigen Leitungen CL2, die benachbart zueinander platziert sind, vorgesehen sein. Das vertikale isolierende Muster CIP kann zwischen einem Paar der Halbleitermuster SP, die benachbart zueinander platziert sind, vorgesehen sein. Das vertikale isolierende Muster VIP kann ein säulenförmiges Muster sein, das sich in der dritten Richtung D3 erstreckt. Die vertikalen isolierenden Muster VIP können aus mindestens entweder beispielsweise Siliciumoxid, Siliciumnitrid oder Siliciumoxinitrid gebildet sein oder dasselbe aufweisen.
  • Die dritten leitfähigen Leitungen CL3 können vorgesehen sein, um die ersten und zweiten Stapel SS1 und SS2 zu durchdringen. Jede der dritten leitfähigen Leitungen CL3 kann zwischen einem Paar der Halbleitermuster SP, die in der zweiten Richtung D2 zueinander benachbart sind, platziert sein und kann sich in der vertikalen oder der dritten Richtung D3 erstrecken.
  • Das Paar der Halbleitermuster SP, die in der zweiten Richtung D2 benachbart zueinander sind, kann mit der dritten leitfähigen Leitung CL3 gemeinsam verbunden sein. Die dritte leitfähige Leitung CL3 kann durch die zweite Silicidschicht SC2 mit dem Halbleitermuster SP elektrisch verbunden sein. Als ein Beispiel können die dritten leitfähigen Leitungen CL3 als die gemeinsamen Drain-Leitungen CDL, die unter Bezugnahme auf 1 beschrieben wurden, oder als die gemeinsamen Anodenleitungen CAL, die unter Bezugnahme auf 16 beschrieben wurden, verwendet werden.
  • Eine isolierende Zwischenlagenschicht 110 kann an den ersten und zweiten Stapeln SS1 und SS2 vorgesehen sein (z. B. um dieselben zu bedecken). Die isolierende Zwischenlagenschicht 110 kann beispielsweise aus mindestens entweder Siliciumoxid, Siliciumnitrid oder Siliciumoxinitrid gebildet sein oder dasselbe aufweisen. Eine dritte Isolierschicht ILD3 kann an jedem der ersten und zweiten Stapel SS1 und SS2 vorgesehen sein. Die isolierende Zwischenlagenschicht 110, die dritten Isolierschichten ILD3, die vertikalen isolierenden Muster VIP, die zweiten leitfähigen Leitungen CL2 und die dritten leitfähigen Leitungen CL3 können vorgesehen sein, um jeweilige Oberseitenflächen zu haben, die im Wesentlichen koplanar zueinander sind.
  • Mindestens ein erster Kontakt CNT1 kann vorgesehen sein, um die isolierende Zwischenlagenschicht 110 zu durchdringen, und kann mit mindestens einer der ersten leitfähigen Leitungen CL1 verbunden sein. Mindestens ein zweiter Kontakt CNT2 kann mit mindestens einer der zweiten leitfähigen Leitungen CL2 verbunden sein. Mindestens ein dritter Kontakt CNT3 kann mit mindestens einer der dritten leitfähigen Leitungen CL3 verbunden sein. Der erste Kontakt CNT1 kann an einem freiliegenden Abschnitt der ersten leitfähigen Leitung CL1, der sich an einem Endabschnitt des Stapels SS1 oder SS2 befindet, vorgesehen sein. Der zweite Kontakt CNT2 kann an einem freiliegenden Abschnitt der zweiten leitfähigen Leitung CL2, der sich an einer Oberseitenfläche des Stapels SS1 oder SS2 befindet, vorgesehen sein. Der dritte Kontakt CNT3 kann an einem freiliegenden Abschnitt der dritten leitfähigen Leitung CL3, der sich an der Oberseitenfläche des Stapels SS1 oder SS2 befindet, vorgesehen sein.
  • Gemäß einigen Ausführungsformen der Erfindungsgedanken kann eine dreidimensionale Halbleiterspeichervorrichtung kondensatorfreie Speicherzellen, die auf einem Substrat dreidimensional angeordnet sind, aufweisen. Da es keinen Kondensator gibt, ist es möglich, eine Größe von jeder der Speicherzellen zu reduzieren. Da die Speicherzellen dreidimensional angeordnet sind, kann es möglich sein, eine Integrationsdichte einer Speichervorrichtung zu erhöhen.
  • Obwohl beispielhafte Ausführungsformen der Erfindungsgedanken besonders gezeigt und beschrieben wurden, versteht es sich für Fachleute von selbst, dass Variationen an der Form und an Details darin vorgenommen sein können, ohne von der Idee und dem Schutzbereich der beigefügten Ansprüche abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/611193 [0001]
    • KR 1020180020585 [0001]

Claims (20)

  1. Halbleiterspeichervorrichtung mit: einem Substrat (100); einem Stapel (SS), der eine Mehrzahl von Schichten (L1, L2, L3), die auf dem Substrat (100) vertikal gestapelt sind, aufweist, wobei jede der Mehrzahl von Schichten (L1, L2, L3) Halbleitermuster (SP), die sich in einer ersten Richtung (D2) erstrecken, und eine erste leitfähige Leitung (CL1) aufweist, die mit mindestens einem der Halbleitermuster (SP) verbunden ist und sich in einer zweiten Richtung (D1), die die erste Richtung (D2) kreuzt, erstreckt; einer zweiten leitfähigen Leitung (CL2) und einer dritten leitfähigen Leitung (CL3), die sich, um den Stapel (SS) zu durchdringen, in einer dritten Richtung (D3) senkrecht zu der ersten und der zweiten Richtung (D1, D2) erstrecken, wobei die Halbleitermuster (SP) ein erstes Halbleitermuster und ein zweites Halbleitermuster, die in der ersten Richtung (D2) in einer ersten Schicht (L1) aus der Mehrzahl von Schichten (L1, L2, L3) benachbart zueinander sind und voneinander beabstandet sind, und ein drittes Halbleitermuster in einer zweiten Schicht (L2) aus der Mehrzahl von Schichten (L1, L2, L3), das durch das erste Halbleitermuster in der dritten Richtung (D3) vertikal überlappt wird, aufweisen; und einer Gate-Isolierschicht (GI), wobei sich die Gate-Isolierschicht (GI) zwischen der zweiten leitfähigen Leitung (CL2) und dem ersten und dem dritten Halbleitermuster (SP) befindet, und wobei sich die dritte leitfähige Leitung (CL3) zwischen dem ersten und dem zweiten Halbleitermuster (SP) befindet und mit denselben gemeinsam verbunden ist.
  2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der jedes der Halbleitermuster (SP) eine erste Störstellenregion (IR1), eine zweite Störstellenregion (IR2) und eine dritte Störstellenregion (IR3) aufweist, die erste und dritte Störstellenregion (IR1, IR3) einen ersten Leitfähigkeitstyp aufweisen, die zweite Störstellenregion (IR2) einen zweiten Leitfähigkeitstyp, der sich von dem ersten Leitfähigkeitstyp unterscheidet, aufweist, die erste leitfähige Leitung (CL1) mit der ersten Störstellenregion (IR1) verbunden ist, und die zweite leitfähige Leitung (CL2) benachbart zu der zweiten Störstellenregion (IR2) ist.
  3. Halbleiterspeichervorrichtung nach Anspruch 2, bei der jedes der Halbleitermuster (SP) ferner eine vierte Störstellenregion (IR4) aufweist, die vierte Störstellenregion (IR4) den zweiten Leitfähigkeitstyp aufweist, und die dritte leitfähige Leitung (CL3) mit der vierten Störstellenregion (IR4) verbunden ist.
  4. Halbleiterspeichervorrichtung nach Anspruch 1, bei der sich die erste leitfähige Leitung (CL1) an einer Oberseitenfläche (SPt) des ersten Halbleitermusters (SP) befindet, und eine Speicherzelle, die das erste Halbleitermuster (SP) aufweist, eine kondensatorfreie Speicherzelle aufweist.
  5. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die zweite leitfähige Leitung (CL2) eine erste leitfähige Teilleitung (CL2a) und eine zweite leitfähige Teilleitung (CL2b), die sich in der dritten Richtung (D3) erstrecken, aufweist, jedes der ersten und dritten Halbleitermuster (SP) eine erste Seitenwand (SW1) und eine zweite Seitenwand (SW2) abgewandt von der ersten Seitenwand (SW1) aufweist, die erste leitfähige Teilleitung (CL2a) zu der ersten Seitenwand (SW1) benachbart ist, und die zweite leitfähige Teilleitung (CL2b) zu der zweiten Seitenwand (SW2) benachbart ist.
  6. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Halbleitermuster ferner ein viertes Halbleitermuster (SP) aufweist, das in der zweiten Richtung (D1) in der ersten Schicht (L1) benachbart zu dem ersten Halbleitermuster (SP) und beabstandet von demselben ist, und die Halbleiterspeichervorrichtung ferner eine Abschirmungsleitung (SM) aufweist, die sich in der dritten Richtung (D3) erstreckt, um den Stapel (SS) zwischen dem ersten und dem vierten Halbleitermuster (SP) zu durchdringen.
  7. Halbleiterspeichervorrichtung nach Anspruch 1, bei der das erste und das dritte Halbleitermuster (SP) die zweite leitfähige Leitung (CL2) durchdringen.
  8. Halbleiterspeichervorrichtung, mit: einem Substrat (100); einem Stapel (SS), der eine Mehrzahl von Schichten (L1, L2, L3), die auf dem Substrat (100) vertikal gestapelt sind, aufweist, wobei jede der Mehrzahl von Schichten (L1, L2, L3) erste und zweite Halbleiterstrukturen (SP), die in einer ersten Richtung (D1) benachbart sind und voneinander beabstandet sind, und eine erste leitfähige Leitung (CL1) aufweist, die sich in der ersten Richtung (D1) erstreckt, um die ersten und zweiten Halbleiterstrukturen (SP) zu verbinden; zweiten leitfähigen Leitungen (CL2), die sich in einer zweiten Richtung (D3), die senkrecht zu der ersten Richtung (D1) ist, vertikal erstrecken, um den Stapel (SS) zu durchdringen, und voneinander in der ersten Richtung (D1) beabstandet sind, wobei erste und zweite der zweiten leitfähigen Leitungen (CL2) jeweils zu den ersten und zweiten Halbleiterstrukturen (SP) benachbart sind; einer ersten Gate-Isolierschicht (GI) zwischen der ersten Halbleiterstruktur (SP) und der ersten der zweiten leitfähigen Leitungen (CL2); einer zweiten Gate-Isolierschicht (GI) zwischen der zweiten Halbleiterstruktur (SP) und der zweiten der zweiten leitfähigen Leitungen (CL2); dritten leitfähigen Leitungen (CL3), die sich in der zweiten Richtung (D3) vertikal erstrecken und voneinander in der ersten Richtung (D1) beabstandet sind, wobei erste und zweite der dritten leitfähigen Leitungen (CL3) mit jeweiligen ersten Enden (SPe2) der ersten und zweiten Halbleiterstrukturen (SP) verbunden sind; und einer Abschirmungsleitung (SM), die sich in der zweiten Richtung (D3) vertikal erstreckt, um den Stapel (SS) zwischen den ersten und zweiten der zweiten leitfähigen Leitungen (CL2) zu durchdringen.
  9. Halbleiterspeichervorrichtung nach Anspruch 8, bei der jede der ersten und zweiten Halbleiterstrukturen (SP) eine erste Störstellenregion (IR1), eine zweite Störstellenregion (IR2) und eine dritte Störstellenregion (IR3) aufweist, die ersten und dritten Störstellenregionen (IR1, IR3) einen ersten Leitfähigkeitstyp aufweisen, die zweite Störstellenregion (IR2) einen zweiten Leitfähigkeitstyp, der sich von dem ersten Leitfähigkeitstyp unterscheidet, aufweist, die erste leitfähige Leitung (CL1) mit der ersten Störstellenregion (IR1) verbunden ist, und die zweite leitfähige Leitung (CL2) zu der zweiten Störstellenregion (IR2) benachbart ist.
  10. Halbleiterspeichervorrichtung nach Anspruch 9, bei der jede der ersten und zweiten Halbleiterstrukturen (SP) zwischen den ersten und zweiten Störstellenregionen (IR1, IR2) und zwischen den zweiten und dritten Störstellenregionen (IR2, IR3) ferner leicht dotierte Regionen (LD) aufweist, die leicht dotierten Regionen (LD) den ersten Leitfähigkeitstyp aufweisen, und eine Störstellenkonzentration der leicht dotierten Regionen (LD) niedriger als eine Störstellenkonzentration der ersten und dritten Störstellenregionen (IR1, IR3) ist.
  11. Halbleiterspeichervorrichtung nach Anspruch 9, bei der jede der ersten und zweiten Halbleiterstrukturen (SP) ferner eine vierte Störstellenregion (IR4) benachbart zu dem ersten Ende (SPe2) aufweist, die vierte Störstellenregion (IR4) den zweiten Leitfähigkeitstyp aufweist, und die dritten leitfähigen Leitungen (CL3) mit der vierten Störstellenregion (IR4) verbunden sind.
  12. Halbleiterspeichervorrichtung nach Anspruch 8, bei der jede der ersten und zweiten Halbleiterstrukturen (SP) ein zweites Ende (SPel), das von dem ersten Ende (SPe2) abgewandt ist, aufweist, und die erste leitfähige Leitung (CL1) an jeweiligen Oberseitenflächen (SPt) der ersten und zweiten Halbleiterstrukturen (SP) ist und benachbart zu dem zweiten Ende (SPel) ist.
  13. Halbleiterspeichervorrichtung nach Anspruch 8, bei der jede der zweiten leitfähigen Leitungen (CL2) eine erste leitfähige Teilleitung (CL2a) und eine zweite leitfähige Teilleitung (CL2b), die sich in der zweiten Richtung (D3) vertikal erstrecken, aufweist, jede der ersten und zweiten Halbleiterstrukturen (SP) eine erste Seitenwand und eine zweite Seitenwand abgewandt von der ersten Seitenwand aufweist, die erste leitfähige Teilleitung (CL2a) benachbart zu der ersten Seitenwand ist, und die zweite leitfähige Teilleitung (CL2b) benachbart zu der zweiten Seitenwand ist.
  14. Halbleiterspeichervorrichtung nach Anspruch 8, bei der die ersten und zweiten Halbleiterstrukturen (SP) jeweils die ersten und zweiten der zweiten leitfähigen Leitungen (CL2) durchdringen.
  15. Halbleiterspeichervorrichtung nach Anspruch 8, mit ferner: einer ersten Silicidschicht (SC1) zwischen der ersten leitfähigen Leitung (CL1) und jeder der ersten und zweiten Halbleiterstrukturen (SP); und einer zweiten Silicidschicht (SC2) zwischen jeweils den ersten und zweiten der dritten leitfähigen Leitungen (CL3) und den ersten und zweiten Halbleiterstrukturen (SP).
  16. Halbleiterspeichervorrichtung mit: einem Substrat (100); einem Stapel (SS1, SS2), der eine Mehrzahl von Schichten (L1-L4), die auf dem Substrat (100) vertikal gestapelt sind, aufweist, wobei jede der Mehrzahl von Schichten (L1-L4) eine erste Isolierschicht (ILD1), eine Halbleiterschicht (SL) und eine zweite Isolierschicht (ILD2), die aufeinanderfolgend gestapelt sind, aufweist; einer ersten leitfähigen Leitung (CL1), die sich in der zweiten Isolierschicht (ILD2) befindet und sich in einer ersten Richtung (D1) erstreckt; einer zweiten leitfähigen Leitung (CL2) und einer dritten leitfähigen Leitung (CL3), die sich vertikal erstrecken, um den Stapel (SS1, SS2) zu durchdringen; und einer Gate-Isolierschicht (GI) benachbart zu der zweiten leitfähigen Leitung (CL2), wobei die Halbleiterschicht (SL) ein Halbleitermuster (SP), das durch die erste leitfähige Leitung (CL1) überlappt wird und sich in einer zweiten Richtung (D2), die die erste Richtung (D1) kreuzt, erstreckt, aufweist, sich die Gate-Isolierschicht (GI) zwischen der zweiten leitfähigen Leitung (CL2) und dem Halbleitermuster (SP) befindet, und die dritte leitfähige Leitung (CL3) mit einem ersten Ende des Halbleitermusters (SP) verbunden ist.
  17. Halbleiterspeichervorrichtung nach Anspruch 16, bei der das Halbleitermuster (SP) eine erste Störstellenregion (IR1), eine zweite Störstellenregion (IR2) und eine dritte Störstellenregion (IR3) aufweist, die ersten und dritten Störstellenregionen (IR1, IR3) einen ersten Leitfähigkeitstyp aufweisen, die zweite Störstellenregion (IR2) einen zweiten Leitfähigkeitstyp, der sich von dem ersten Leitfähigkeitstyp unterscheidet, aufweist, die erste leitfähige Leitung (CL1) mit der ersten Störstellenregion (IR1) verbunden ist, und die zweite leitfähige Leitung (CL2) zu der zweiten Störstellenregion (IR2) benachbart ist.
  18. Halbleiterspeichervorrichtung nach Anspruch 17, bei der das Halbleitermuster (SP) ferner eine vierte Störstellenregion (IR4) aufweist, die vierte Störstellenregion (IR4) den zweiten Leitfähigkeitstyp aufweist, und die dritte leitfähige Leitung (CL3) mit der vierten Störstellenregion (IR4) verbunden ist.
  19. Halbleiterspeichervorrichtung nach Anspruch 16, bei der das Halbleitermuster (SP) ein zweites Ende, das von dem ersten Ende abgewandt ist, aufweist, und die erste leitfähige Leitung (CL1) an einer Oberseitenfläche des Halbleitermusters (SP) und benachbart zu dem zweiten Ende ist.
  20. Halbleiterspeichervorrichtung nach Anspruch 16, bei der die zweite leitfähige Leitung (CL2) eine erste leitfähige Teilleitung und eine zweite leitfähige Teilleitung, die sich vertikal erstrecken, aufweist, das Halbleitermuster (SP) eine erste Seitenwand und eine zweite Seitenwand abgewandt von der ersten Seitenwand aufweist, die erste leitfähige Teilleitung benachbart zu der ersten Seitenwand ist, und die zweite leitfähige Teilleitung benachbart zu der zweiten Seitenwand ist.
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