DE3000120A1

DE3000120A1 - Integrierte halbleitereinrichtung

Info

Publication number: DE3000120A1
Application number: DE19803000120
Authority: DE
Inventors: Gideon David Amir
Original assignee: American Microsystems Holding Corp
Current assignee: American Microsystems Holding Corp
Priority date: 1979-01-08
Filing date: 1980-01-03
Publication date: 1980-07-24
Also published as: IT7969474A0; FR2446012A1; JPS5593253A; CA1133135A; NL7908313A; GB2040565A; US4214312A

Description

Dipl.-tng. H. MITSCHERLICH ^:. ^: '■__'- ■ - D^SOOO MÖNCHEN 22 Dipl.-Ing. K. GUNSCHMANN - 3 - Steinsdorfstraße 10

Dr.rer.nat. W. KÖRBER ^ ⁽⁰⁸⁹⁾ ' ^{29 66 84}

Dipl.-I ng. J. SCHM1DT-EVERS PATENTANWÄLTE

3. Januar 1980

AMERICAN MICROSYSTEMS, INC.,

3800 Homestead Road

Santa Clara, CA. 95051/USA

Integrierte Halbleitereinrichtung

Die Erfindung bezieht sich auf eine integrierte Halbleitereinrichtung, wie sie im Oberbegriff des Patentanspruches 1 angegeben ist.

Die Halbleitereinrichtung nach der vorliegenden Erfindung ist insbesondere eine Speichereinrichtung mit einer Anordnung einzelner IGFET-Zellen, wobei die Bezeichnung IGFET für Feldeffekttransistor mit isoliertem Gate steht.

In der U.S.-PS 4 003 036 des Anmelders der vorliegenden Erfindung ist eine Halbleiter-Speichereinrichtung mit einer Anzahl von (Speicher-)Zellen beschrieben, bei der eine jede Zelle einen vergrabenen Speicherkondensator hat, der sich direkt unterhalb einer durch Eindiffusion hergestellten Leitung aus Halbleitermaterial mit dem Substrat gegenüber entgegengesetztem Leitfähigkeitstyp befindet. Bei dieser bekannten Halbleitereinrichtung liegt eine V-förmige Grube in der Oberfläche vor, wobei diese Grube durch den vorangehend erwähnten eindiffundierten Leitungsbereich hindurch in den vergrabenen Bereich des Speicherkondensators reicht, wobei dieser Bereich denselben Leitfähigkeitstypus hat. Die Wände dieser Grube bilden die Kanal- und Gate-Bereiche (des Feldeffekttransistors). Sie verbinden die oben erwähnten Bereiche der eindiffundierten Leitungen mit den direkt darunter liegenden Bereichen der vergrabenen Speicherkapazitäten. Bei einer bevorzugten Aus-

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führungsform dienen die eindiffundierten Leitungsbereiche als Bit-Leitungen und als Drain-Bereiche. Quer dazu verlaufende Wort-Leitungen liegen dagegen zwischen den Gate-Bereichen benachbarter Zellen. Ein gewisser Nachteil liegt bei einer wie vorangehend beschriebenen Halbleitereinrichtung darin, daß eine relativ große Kapazität zwischen Gate und Drain besteht, und zwar durch das Überlappen der an allen Wänden einer jeden Grube befindlichen Gate-Bereiche mit den diffundierten Bit-Leitungen. Auf diese Weise liegt eine relativ hohe Gesamtkapazität der Bit-Leitungen vor, die die Effektivität der Signalleistung des vergrabenen Speicherkondensators einer jeden Zelle mindert.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitereinrichtung anzugeben, bei der der voranstehend beschriebene Nachteil des Standes der Technik vermieden ist und bei der somit eine größere Signalleistung bei vorgegebener Speicherkapazität verfügbar ist.

Diese Aufgabe wird für eine Halbleitereinrichtung nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß gelöst, wie dies im Kennzeichen des Patentanspruches 1 angegeben ist. Weiterbildungen der Erfindung gehen aus den Unteransprüchen hervor.

Bei der vorliegenden Erfindung liegt eine Halbleiter-Speichereinrichtung vor, die eine Anordnung aus Speicherzellen hat. Eine jede Speicherzelle hat ein IGFET-Element, d. h. einen Isolier-Gate-Feldeffekttransistor in Verbindung mit einer Bit-Leitung und einer Wort-Leitung der Einrichtung. Die Bit-Leitungen sind streifenförmige eindiffundierte Bereiche des Halbleitermaterials mit vergleichsweise zum Substrat entgegengesetztem Leitfähigkeitstyp. Diese Bit-Leitungen bilden auch die Drain-Bereiche einer jeden Speicherzelle. Der Source-Bereich einer jeden Ein-Transistor-Speicherzelle mit Isolier-Gate-Feldef fekttransistor liegt vergraben im Substrat in einer Tiefe bezogen auf die Bit-Leitungen und ist vertikal bzw. seitlich

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versetzt gegenüber der zugehörigen Bit-Leitung. Eine jede Zelle ist vorzugsweise durch eine eingeätzte Grube mit V-förmigem Querschnitt gebildet. Sie hat eine dünne Gateoxid-Schicht auf wenigstens einer der schrägen Seitenwände, die sich zwischen einem Bereich einer Bit-Leitung und einem vergrabenen Source-Bereich erstreckt. Auf diese Weise ist der Anteil des Gate-Bereiches , der mit der Bit-Leitung überlappt, relativ klein, und weist somit eine verhältnismäßig geringere Kapazität auf, als wenn die Bit-Leitung direkt über den vergrabenen Source-Bereich hinwegliefe und die Grube sich durch die Bit-Leitung in den Source-Bereich erstrecken würde« Bei entsprechend geringerer Bit-Leitungskapazität wird somit die Signalleistung pro Element vergleichsweise zum Stand der Technik vergrößert, was zu einer Anzahl von Vorteilen der erfindungsgemäßen Speichereinrichtung führt.

Wie schon oben erwähnt, hat eine erfindungsgemäße Speichereinrichtung bei vorgegebener Speicherkapazität eine bessere Ausnutzung der verfügbaren Signalleistung. Es kann damit ein höherer Signalpegel an den Empfangs- bzw. Leseverstärker gehen» Dabei läßt sich eine erfindungsgemäße Halbleitereinrichtung in einfacher Weise und wirtschaftlich nach den Methoden der Halbleiterfertigung herstellen.

Im Zusammenhang mit der Erfindung ist ein Verfahren angegeben, mit dem man eine Halbleiter-Speichereinrichtung herstellen kann, bei der die zueinander parallelen, eindiffundierten Bit-Leitungen vertikal bzw. rechtwinklig bzw. seitlich von zugeordneten, im Abstand befindlichen vergrabenen Source-Bereichen sind und eine V-förmige Grube sich durch nur eine Seite einer Bit-Leitung in'einen jeden Source-Bereich erstreckt.

Zusammengefaßt ist mit der Erfindung eine Halbleiter-Speichereinrichtung geschaffen, die eine Anordnung von Zellen hat, von denen eine jede einen einzigen IG-Feldeffekttransistor hat, der in einer Grube ausgebildet ist, die sich auf einer Seite einer eindiffundierten Bit-Leitung und direkt über einer ver-

grabenen Speicherkapazität befindet. Die eindiffundierte Bit-Leitung bildet einen Source-Bereich oder einen Drain-Bereich. Die vergrabene Speicherkapazität dagegen bildet den anderen Source- oder Drain-Bereich. Da der Kanal- und Gate-Bereich sich zwischen Source-Bereich und Drain-Bereich nur auf der einen Seitenwand der Grube befindet, liegt hier eine verringerte Kapazität zwischen Gate-Bereich und Drain-Bereich mit Bit-Leitung vor. Auf diese Weise läßt sich eine größere Signalleistung und ein höherer Signalpegel für den Leseverstärker erreichen.

Aus der weiteren anhand der Figuren gegebenen Beschreibung gehen weitere Erläuterungen und Vorteile der Erfindung hervor.

Fig. 1 zeigt eine Aufsicht eines Anteils einer erfindungsgemäßen Halbleiter-Speichereinrichtung, wobei hier vier Speicherzellen dargestellt sind.

Fig. 2 zeigt einen Schnitt II-II der Fig. 1.

Die Fig. 1 zeigt einen Ausschnitt einer erfindungsgemäßen Halbleitereinrichtung 10. Ein derartiger Speicherkern hat eine vorgegebene Anzahl Speicherzellen 12, die dicht gepackt zu einem Array auf einem Halbleitersubstrat 14 geordnet sind. Eine jede dieser Zellen hat einen einzigen Feldeffekttransistor mit isoliertem Gate (IGFET), der ein MOS-(metal-oxide-silicon)-Feldeffekttransistor ist. Durch den Speicherkern verläuft eine Anzahl paralleler, im Abstand voneinander eindiffundierter Bit-Leitungen 16, die durch die isolierende Schicht 18 des Oxids bedeckt sind. In zu den Bit-Leitungen rechtwinkliger Richtung verlaufen über die Oxid-Schicht 18 hinweg eine Anzahl einander paralleler im Abstand voneinander befindlicher Wort-Leitungen 20. Ein jeder MOS-Transistor hat eine Grube 22 mit V-förmigem Querschnitt, die sich nach unten in einen in dem Substrat 14 vergrabenen Source-Bereich 24 erstreckt. Entsprechend der Erfindung befindet sich eine jede der V-förmigen Gruben auf der einen Seite der ihr zugehörigen Bit-Leitung,

anstatt daß sich diese Grube direkt innerhalb der Leitung befindet. Demzufolge ist ein jeder vergrabener Source-Bereich 24 ebenfalls gegenüber der ihm nächstliegenden, oben befindlichen Bit-Leitung versetzt. Wie dies die Pig. 1 zeigt, hat eine jede Bit-Leitung eine Anzahl vorspringender Anteile, die sich von der einen Seite her erstrecken. Ein jeder solcher Anteil bildet einen Drain-Bereich mit im wesentlichen derselben Breite und er endet in einem schmalen Kantenanteil 27, der sich entlang nur der einen Seite einer Grube 22 befindet.

Der innere Aufbau der Speicherzelle 12 der Einrichtung 10 ist noch besser in seinen Einzelheiten in der Querschnittsdarstellung der Fig. 2 zu erkennen. Es ist dies eine Anordnung vom N-Kanaltyp. Das Substrat 14 ist ein Wafer bzw. eine Scheibe aus P-leitendem kristallinem Silicium mit gleichmäßiger Dicke von z. B. 250 μΐπ. Das Substratmaterial ist einheitlich mit Bor dotiert, und zwar nach üblichen Verfahren, so daß das Material P -dotiert ist. Über das P -Substrat hinweg erstreckt sich eine epitaxiale Schicht 28 aus gering dotiertem P-leitendem Material mit einer Dicke von ungefähr 3 μΐη. An der Grenzfläche zwischen dem P -leitenden Substrat 14 und der epitaxialen Schicht 28 befindet sich eine Zwischenschicht 30 aus P-leitendem Material, das stärker dotiert ist als dasjenige der epitaxialen Schicht aber geringer P-dotiert ist als das P -Substrat.

Ein jeder vergrabener Source-Bereich 24 hat N -eindiffundierte Dotierung. Diese erstreckt sich nach unten in das P -Substrat und auch etwas nach oben in die Zwischenschicht 30. Die V-förmige Grube 22 einer jeden Zelle erstreckt sich bis in den zugehörigen vergrabenen Source-Bereiche, und zwar bis zu einer Tiefe, die bis unterhalb der Zwischenschicht 30 geht. In einer jeden Grube sind die abgeschrägten Wände mit einer dünnen Schicht 32 aus Siliciumdioxid bedeckt, das das Gate-Oxid bildet. Nahe der oberen Kante einer jeden Grube steht die dünne Oxid-Schicht mit einer dickeren Schicht 18 aus Feldoxid bzw. Dickoxid in Verbindung, die die Grube umgibt. Eine jede eindiffundierte Bit-Leitung 16 aus N -Material liegt auf einer Seite der zugehörj gen Gruben und auch unterhalb des Feldoxids 18. Eine Wortleitung

20 aus leitfähigem Material, wie z. B. Aluminium, erstreckt sich über dieses Feldoxid in die Grube und bildet damit die Gate-Elektrode 34.

Die Betriebsweise einer erfindungsgemäßen Einrichtung 10 ist dieselbe wie bei der Speichereinrichtung nach der oben genannten U.S.-PS 4 003 036. Zum Beispiel wird Information dadurch eingespeichert, daß man ausgewählte Zellen mit Hilfe einer angepaßten Treiberschaltung bzw. Ansteuerschaltung ansteuert, wobei diese Schaltung mit den Adressen- oder Wort-Leitungen verbunden ist. Der Transistor einer Speicherzelle wird auf Durchgang geschaltet, wenn eine (im Falle des N-Kanal-Typs) positive Gate-Spannung V, an die Adressen- oder Wort-Leitung angelegt wird. Wenn eine Spannung V. entsprechend einer einzuspeichernden "1" von einer Treiberschaltung (nicht dargestellt) auf eine Bit-Leitung gegeben wird und somit an die Drain-Gebiete 26 der mit dieser Bit-Leitung verbundenen Transistoren gelangt, werden die mit der Wortleitung angesteuerten Transistoren dieser Bit-Leitung aktiviert. Damit erhält die vergrabene Speicherkapazität 24 eine Ladung, die sie auf eine Speicherspannung auflädt. Der Transistor der Speicherzelle wird dann sperrend, wenn die Gate-Spannung auf ein niedrigeres Potential zurückgenommen wird. Die Speicherspannung V wird dann in der Speicherkapazität 24 gehalten. Wenn die Einrichtung ausgelesen werden soll, wird der voranstehend beschriebene Prozeß in umgekehrter Weise durchgeführt. Es wird dann somit eine Referenzspannung auf die ausgewählte Bit-Leitung gegeben und die ausgewählte Adressenleitung erhält wieder die Spannung V₂, womit der Transistor der aktivierten Zelle wieder leitend gemacht wird. Die gespeicherte Ladung kann dann aus der vergrabenen Kapazität der Zelle auf die mit ihr verbundene Bit-Leitung übertragen werden. Dies bringt eine Änderung des Spannungspegels auf der Bit-Leitung mit sich und diese Veränderung gegenüber der Referenzspannung wird von einem entsprechenden Ausleseverstärker festgestellt oder an einen nicht-dargestellten Prozeßschaltkreis dieser Bit-Leitung gegeben.

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« - "CS α»

Die aufbaumäßige Anordnung der Speichereinrichtung 1Θ nach der Erfindung hat eine Reihe wichtiger Vorteile, aufgrund deren ihre Effizienz im Betrieb wie voranstehend beschrieben verbessert ist. Da die Bit-Leitungen 16 zusammen mit ihren integralen vorspringenden Drain-Bereichen ausgebildet sind, können diese über den größten Anteil ihrer Länge hinweg schmaler sein. Da die Grube 20 einer jeden Transistorspeicherzelle 12 mit V-förmi= ger Grube sich auf der einen Seite der ihr zugehörigen Bit-Leitung 16 befindet, kommt nur eine Seite der Grube mit der diffundierten Bit-Leitung in Berührung. Damit ist diejenige Kapazität C_QD, wie in Fig. 2 angegeben, die aus dem überlappen des Gate mit der schmalen Kante 27 der Bit-Leitung gebildet ist, ein Minimum. Der voranstehend beschriebene strukturelle Aufbau hat eine Bit-Leitungskapazität, die bis zu 50 % kleiner ist als sie bei Speicherzellenanordnungen bekannter Art vorliegt, bei denen die Gruben in der Mitte der Bit=?Leitung angeordnet sind und alle vier Seiten des Gates des Transistors eine viel größere Gate-Drain-Kapazität mit der Bit-Leitung bilden. Diese niedrigere Kapazität aufgrund der Maßnahmen der vorliegenden Erfindung führen zu stärkerem Signal einer jeden Zelle. Es ist daher möglich, bei einem nach der Erfindung aufgebauten Speieher mit (seitlich) versetzten Zellen 12 (die nach dem Feld ausgerichtet sein können) eine zweimal so* große Anzahl derartiger Zellen pro Bit-Leitung vergleichsweise zu einer bekannten Anordnung vorzusehen. Dabei erhält ma.n in der Bit-Leitung ein Signal gleich großer Stärke wie nach dem Stand der Technik. Andererseits kann man bei einer jedoch weniger als bis zu zweimal so großen Anzahl von Speicherzellen pro Bit-Leitung größeres Signal erhalten.

Die Herstellung einer Speichereinrichtung 10 nach der vorliegenden Erfindung erfolgt in wie üblicher Halbleiter-Technologie, z. B. nach der U.S.-PS 4 105 475.

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30UÜ12Q

Aus der vorangehenden Beschreibung der Erfindung ergeben sich für den Fachmann auch Hinweise auf Variationen der Realisierung der Erfindung und auf Modifikationen derselben, ohne den gedanklichen Rahmen der Erfindung zu verlassen.

Der Patentanwalt

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Claims

Di ρ I.-I ng. H. MITSCHERLICH ^:..^:..^{: :}..^: .:. -\.0-^000 MÖNCHEN 22

Dipl.-lng. K. GUNSCHMANN Steinsdorfstraße 10

Dr.rer.nat. W. KÖRBER ® ⁽⁰⁸⁹⁾ *²⁹⁶⁶⁸⁴ Dipl.-lng. J. SCHMIDT-EVERS
PATENTANWÄLTE

3. Januar 19 AMERICAN MICROSYSTEMS, INC.,

3800 Homestead Road

Santa Clara, CA. 95051/USA

Integrierte Halbleitereinrichtung

PATENTANSPRÜCHE

Halbleitereinrichtung mit einer Anordnung von Ein-Transistor-Speicherzellen, gekennzeichnet durch ein niederohmiges Halbleitersubstrat (14) mit vorgegebenem Leitungstyp; durch eine Epitaxieschicht (28), die sich auf dem Substrat (14) befindet und denselben Leitungstyp wie das Substrat (14) hat, jedoch hochohmiger als dieses ist; durch eine Anzahl langgestreckte, zueinander parallele und im Abstand voneinander liegende Bit-Leitungsbereiche (16), die sich in der Epitaxieschicht (28) befinden, jedoch dieser gegenüber entgegengesetzten Leitungstyp haben; durch eine Schicht (18) aus Isolatormaterial, die die Bit-Leitungsbereiche (16) bedeckt; durch eine Anzahl vergrabene, als Kapazitäten wirkende Bereiche (24) , die sich in dem Substrat (14) unterhalb und auf einer Seite eines jeden dieser Bit-Leitungsbereiche (16) befinden und die denselben Leitungstyp wie die Bit-Leitungsbereiche (16) haben; durch eine Anzahl von V-förmigen Gruben (22), die jede eine abgeschrägte Seitenwand haben, wobei diese Seitenwand direkt benachbart angrenzend zu einem der Bit-Leitungsbereiche (16) ist und sich die Grube (22) nach unten in den vergrabenen Bereich der Kapazität (24) erstreckt; durch dünnes Gate-Isolatormaterial (32) in einer jeden Grube (22) und durch Gate-Elektroden (34), die das Gate-Isolatormaterial (32) in einer jeden Grube (22) bedecken und mit einer sich längs erstreckenden Wort-Leitung (20) aus leitfähigem Material verbunden sind, wobei die Wortleitung (20) Gate-Elektroden anderer Zellen dieser Anordnung miteinander verbindet, die im we sentliehen rechtwinklig zu den Bit-Leitungsbereichen (16) liegen.

2. Halbleiter-Einrichtung nach Anspruch 1, gekennzeichnet dadurch, daß das Substrat (14) P-leitend ist und daß die Bit-Leitungsbereiche (16) und die vergrabenen Bereiche (24) der Kapazitäten N-leitend sind.

3. Halbleiter-Einrichtung nach Anspruch 1 oder 2, gekennzeichnet dadurch, daß die Epitaxieschicht (28) eine Dicke von ungefähr 3 μπι hat.

4. Halbleiter-Einrichtung nach Anspruch 1, 2 oder 3, gekennzeichnet dadurch, daß ein jeder der Bit-Leitungsbereiche

(16) hervorspringende Anteile (26) in im Abstand voneinander angeordneten Intervallen entlang der einen Seite (Fig. 1) des Bit-Leitungsbereiches (16) hat, wobei ein jeder vorspringender Anteil (26) einen Endbereich (27) hat, der an der einen Seite der Grube (22) endet.

5. Halbleiter-Einrichtung nach Anspruch 4, gekennzeichnet dadurch, daß die Gate-Elektrode (34) einer jeden Speicherzelle diesen Endbereich (27) des vorspringenden Anteils (26) des Bit-Leitungsbereiches (16) überlappt, womit eine relativ kleine Gate-Drain-Kapazität auftritt, wobei eine jede Gate-Elektrode ein integraler Anteil der Wort-Leitung (20) und mit dieser in Ausrichtung ist, wobei die Wort-Leitung (20) rechtwinklig zu den Bit-Leitungsbereichen (16) verläuft.

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