DE3040738A1 - Vmos-speichereinrichtung und verfahren zu deren herstellung - Google Patents

Vmos-speichereinrichtung und verfahren zu deren herstellung

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DE3040738A1 DE19803040738 DE3040738A DE3040738A1 DE 3040738 A1 DE3040738 A1 DE 3040738A1 DE 19803040738 DE19803040738 DE 19803040738 DE 3040738 A DE3040738 A DE 3040738A DE 3040738 A1 DE3040738 A1 DE 3040738A1
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William Randolph 95132 San Jose Calif. Hiltpold
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American Microsystems Holding Corp
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Description

Patentanwälte Dipping.- H. MITSCHERLICH
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AMERICAN MICROSYSTEMS*ΤΝΓ DipMng. Γ SCHMIDT- EVERS
Santa Clara, Calif. 95o51~
VMOS-Speichereinrichtung und Verfahren zu deren Herstellung
Die vorliegende Erfindung bezieht sich auf eine integrierte Halbleitereinrichtung wie sie im Oberbegriff des Patentanspruches 1 angegeben ist und auf ein Verfahren zur Herstellung einer solchen Halbleitereinrichtung.
Die vorliegende Erfindung befaßt sich mit dem Aufbau und mit der Herstellung einer Halbleiter-Speichereinrichtung und spezieller mit einer integrierten VMOS-Halbleiter-Speichereinrichtung mit wahlfreiem (Random-)Zugriff.
In der Entwicklung von Halbleiter-Speichereinrichtungen für digitale Computer sind beträchtliche Anstrengungen gemacht worden, die Anzahl der Speicherzellen pro Flächeneinheit zu vergrößern, die Zuverlässigkeit und Arbeitsgeschwindigkeit zu erhöhen, den Verbrauch an elektrischer Versorgungsleistung zu verringern und auch eine solche Einrichtung mit hoher Ausbeute herzustellen, die eine große Anzahl von Speicherzellen hat. Ein wichtiger Schritt voran, mit dem die voranstehend angegebenen Gesichtspunkte zu einem erheblichen Ausmaß erfüllt worden sind, ist in der US-PS 4 003 036 der Anmelderin zur '""' vorliegenden Erfindung beschrieben. In der erwähnten Patentschrift ist eine VMOS-Transistor-Speicherzelle beschrieben, und zwar im Zusammenhang mit einem vergrabenen und isolierten Sourcebereich. Dieser ist im Substrat direkt unter einer diffundierten Bit-Leitung aus Material desselben Leitungstyps gebildet. Der VMOS-Transistor ist in einer V-förmigen Grube ausgebildet, die sich durch die diffundierte Bit-Leitung hindurch in den vergrabenen Source-Bereich erstreckt. Eine Wortleitung erstreckt sich durch die Grube und bildet einen integrierten Gate-Bereich mit dieser. Ein Nachteil der voranstehend beschriebenen Anordnung ist derjenige, daß der VMOS-Drain-Bereich über die obere Kante der V-förmigen Grube überlappt und relativ großen Bit-Leitungsbereich verur-
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sacht. Damit ergibt sich eine erhöhte Bit-Leistungskapazität, die wiederum relativ große Speicherzellen erforderlich macht. Mit der vorliegenden Erfindung werden diese Probleme überwunden, obwohl die mit der Kombination aus V-förmiger Grube und vergrabenem Source-Bereich verbundenen Vorteile für eine integrierte Halbleiter-Speichereinrichtung beibehalten werden.
Diese Aufgabe wird mit einer integrierten Halbleitereinrichtung nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß mit den Merkmalen des Kennzeichens des Patentanspruches gelöst.
Entsprechend der vorliegenden Erfindung ist eine integrierte Speichereinrichtung geschaffen, die ein Feld bzw. eine Anordnung von Speicherzellen umfaßt, für die wahlfreier Zugriff besteht und die zwischen parallelen und im Abstand voneinander befindlichen Bit-Leitungen angeordnet sind. Eine jede Speicherzelle ist aus einem Endanteil einer einzigen V-förmigen Grube gebildet, die sich zwischen und rechtwinklig zu einem Paar benachbarter und im Abstand voneinander befindlicher Bit-Leitungen erstreckt. Die Bit-Leitungen des einen Leitungstyps sind in den Substratkörper eindiffundiert, der aus Material des entgegengesetzten Leitungstyps besteht. Eine Reihe assoziierter zugeordneter vergrabener Source-Bereiche ist in Abständen voneinander unter den Bit-Leitungen angeordnet. Diese Bereiche haben den gleichen Leitungstyp wie die Bit-Leitungen. Eine jede VMOS-Grube für ein Paar Speicherzellen ist selbstjustiert in Bezug auf die Bit-Leitungen, womit Justierungstoleranzen vermieden sind. Ein transversaler, quer gerichteter Kanalbegrenzungsbereich (channel stop) befindet sich zwischen den Endanteilen einer jeden V-förmigen Grube und dient dazu, die zwei Speicherzellen elektrisch voneinander zu isolieren, die an den einander gegenüberliegenden Enden gebildet sind. Wortleitungen erstrecken sich rechtwinklig zu den Bit-Leitungen und in die ausgerichteten V-förmigen Gruben hinein, um die Gate-Elektroden der Transistoren der Speicherzellen in einer jeden Grube zu bilden.
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Eine jede einzelne V-förmige Grube zwischen einem jeweiligen Paar Bit-Leitungen enthält somit zwei Speicherzellen, mit dem Ergebnis, daß eine wesentliche Verringerung der für eine Speicherzelle erforderlichen Chip-Fläche erreicht ist. Die vorliegende Erfindung umfaßt jedoch auch ein Verfahren zur Herstellung der erfindungsgemäßen Speichereinrichtung wie sie voranstehend beschrieben ist. Dieses Verfahren ist im Besonderen effizient darin, daß mit ihm nicht nur der Halbleiter-Speicher herzustellen ist, der aus einer Anzahl Speicherzellen besteht, sondern daß mit ihm auch gleichzeitig die peripheren Logikelemente der Einrichtung geschaffen werden können.
Zusammengefaßt besteht die Aufgabenlösung der vorliegenden Erfindung darin, einen verbesserten Halbleiterspeicher mit wahlfreiem Zugriff zu realisieren, der 1. verringerte Chip-Fläche für die Speichereinrichtung hat, wobei sich zwei VMOS-Speicherzellen in einer einzigen länglichen V-förmigen Grube zwischen benachbarten Bit-Leitungen befinden, der 2. verbesserte Betriebsweise dadurch hat, daß die Bit-Leitungskapazität auf einem Minimum ist und für den 3. ein effizientes, wirtschaftliches Verfahren der Herstellung geschaffen ist, bei dem die V-förmigen Gruben selbstjustiert sind in Bezug auf die Kanten der Bit-Leitungen, womit Justierungstoleranzen für die Speicherzellen beseitigt sind.
Die erfindungsgemäße Lösung besteht mit zusammenfassenden Worten ausgeführt in einer Halbleiter-Speichereinrichtung, die eine integrierte Anordnung von Speicherzellen hat, die auf einem Substratkörper zusammen mit parallelen im Abstand voneinander befindlichen Bit-Leitungen und dazu rechtwinklig verlaufenden Wortleitungen ausgeführt ist. Eine Vielzahl von V-förmigen Gruben ist zwischen den Bit-Leitungen vorgesehen und diese Gruben erstrecken sich rechtwinklig zu parallel benachbarten Bit-Leitungen. Eine jede Grube ist in zwei Speicherzellen aufteilt und eine jede Speicherzelle hat einen VMOS-Transistor, der am jeweils einen Ende der jeweiligen Grube ausgebildet ist. Der Transistor hat einen isolierten vergrabenen Source-Bereich, der sich unter der
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angrenzenden Bit-Leitung erstreckt. Ein Kanalbegrenzungsbereich ist dazwischen angeordnet und isoliert die VMOS-Transistoren und ihre jeweiligen vergrabenen Source-Bereiche an gegenüberliegenden Enden einer jeden Grube. Auf diese Weise ist das VMOS-Durchlaßgate aufgeteilt zwischen benachbarten Bit-Leitungen und die Bit-Leitungskapazität ist auf einem Minimum. Diese VMOS-Gates sind außerdem auch selbstjustiert/ um Justierungstoleranzen zu vermeiden und die Bit-Leitungskapazität zu verringern. Die Erfindung gibt außerdem ein wirtschaftliches Verfahren zur Herstellung einer Halbleiter-Speichereinrichtung an, die eine solche Speicherzellenanordnung hat.
Weitere Erläuterungen der Erfindung gehen aus der nachfolgenden Beschreibung der Erfindung hervor, die anhand der beigefügten Figuren gegeben wird. In den Figuren zeigen:
Fig. 1 eine Aufsicht eines Anteils des Speicherbereichs einer erfindungsgemä-ßen Speichereinrichtung, die aus Speicherzellen besteht;
Fig. 2 einen Schnitt 2-2 der Fig. 1; Fig. 3 einen Schnitt 3-3 der Fig. 1; Fig. 4 einen Schnitt 4-4 der Fig. 1; Fig. 5 bis 14 eine Reihe von Darstellungen verschiedener Verfahrensschritte zur Herstellung einer erfindungsgemäßen Speichereinrichtung und
Fig.15 einen Ausschnitt eines Schaltbilds des erfindungsgemäßen Speichers.
Fig. 1 zeigt in einer Aufsicht einen Anteil einer Halbleiter-Speichereinrichtung 20, die eine Anzahl erfindungsgemäßer Speicherzellen 22 hat. Die Figuren 2 bis 4 zeigen Querschnittsansichten der Einrichtung 20 mehr im Einzelnen. Die Einrichtung 20 hat einen Substratkörper 24 aus kristallinem Silicium. Seine obere Oberfläche ist eine <100>-Kristallflache. Der Substratkörper 24 hat eine vorgegebene Leitfähig-
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keit und ist ζ. B. P-Material mit einem spezifischem Widerstand im Bereich von 0,04 bis 2 Ohm·cm. Auf dieser oberen Oberfläche des Substratkörpers 24 ist eine Epitaxieschicht 26 mit gleichmäßiger Dicke von z. B. 3 μηι vorhanden, die den gleichen Leitungstyp wie der Substratkörper hat. Zwischen dem Substratkörper 24 und dieser Epitaxieschicht kann eine Zwischenschicht 28 vorgesehen sein, mit der sich die Kapazität, die Durchbruchsspannung (punch-through) und die Einsatzspannung (threshold) einstellen läßt. In der Epitaxieschicht 26 befinden sich eine Anzahl eindiffundierter Bit-Leitungen 30. Sie haben den zum Substratkörper entgegengesetzten Leitungstyp (z.B. N-Leitung) mit z.B. 20 bis 40 Ohm/Q und diese Bit-Leitungen 30 sind parallel in Abständen zueinander angeordnet. In der Epitaxieschicht und im Substratkörper unterhalb der Bit-Leitungen und in Intervallabständen voneinander sind eine Anzahl vergrabener Source-Bereiche 32 vorgesehen. Sie bestehen aus Material desselben Leitungstyps wie die Bit-Leitungen, über die Bit-Leitungen und über die Epitaxieschicht hinweg erstreckt sich eine Isolatorschicht 34 aus Siliciumdioxid.
Die Bit-Leitungen sind paarweise angeordnet und zwischen einem jeden Paar dieser Leitungen ist eine Anzahl länglicher V-förmiger Gruben 36 vorhanden. Sie erstrecken sich transversal bzw. quer und im allgemeinen rechtwinklig zu den Bit-Leitungen (siehe auch Figur). Innerhalb einer jeden Grube 36 sind die schräg abfallenden Wände mit einer Dünnoxidschicht 38 bedeckt (z.B. mit einer Dicke von 80 nm), die das Dielektrikum der Gate-Isolatorschicht bildet. In einer jeden Grube ist dieses Dielektrikum mit einer Gate-Elektrode 40 aus leitfähigem Material bedeckt. Sie erstreckt sich über das Isolatormaterial zwischen den Bit-Leitungspaaren und bildet die Wortleitungen 42, die rechtwinklig zu den Bit-Leitungen verlaufen.
Quer dazu und über die Mitte einer jeden Grube und parallel
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zu den Bit-Leitungen ist ein diffundierter Bereich 44 aus P -Material vorgesehen, das eine Kanalbegrenzung (channel stop) bildet. Dieses Material isoliert auf diese Weise elektrisch das eine Ende einer jeden Grube von ihrem anderen Ende. Unmittelbar bzw. geradelzu oberhalb dieses Kanalbegrenzungsbereiches 44 ist ein einiges dickerer Bereich einer Oxidschicht 38 vorgesehen. Auf diese Weise ist eine jede V-förmige Grube 36 zwischen einem Paar Bit-Leitungen so ausgebildet, daß sie zwei Speicherzellen 22 abgibt, und zwar auf relativ kleiner Chip-Fläche.
Die Herstellung einer Speichereinrichtung 20 wie sie voranstehend beschrieben ist, kann mit Hilfe der Durchführung eines Herstellungsverfahrens erfolgen, das gemäß der vorliegenden Erfindung eine Anzahl von Verfahrensschritten umfaßt, wie sie in den Figuren 5 bis 14 zur Erläuterung gezeigt sind. Ein wichtiges Merkmal des Verfahrens ist, daß damit nicht nur eine effiziente Ausbildung der Speicherstruktur der Einrichtung erreicht wird, sondern daß außerdem auch die gleichzeitige Bildung verschiedener Elemente durchgeführt werden kann, zu denen der notwendige Logikschaltkreis gehört, der auf dem gleichen Chip benachbart dem Speicher vorgesehen ist. Bei dem Herstellungsverfahren werden die anfänglichen Verfahrensschritte in der üblichen, bekannten Art und Weise ausgeführt, wie sie in der Halbleitertechnologie angewendet werden. Dementsprechend wird für eine Siliciumscheibe, deren Oberfläche eine O00^-Kristallfläche ist und die einen wie vorgegebenen Leitungstyp mit z. B. 0,04 bis 2,0 Ohm'cm hat, eine erste Maske verwendet, um die diffundierten, vergrabenen Sourcebereiche 32 herzustellen, die entgegengesetzten Leitungstyp haben und in vorgegebenen Abständen voneinander angeordnet sind. Daraufhin wird die Epitaxieschicht 26 mit gleichmäßiger Dicke (z.B. etwa 3 um) auf dem Substratkörper und über den vergrabenen Source-Bereichen aufgewachsen. Hierzu wird übliches Verfahren verwendet. Während der Bildung der Epitaxieschicht und der nachfolgenden Verfahrensschritte
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wird der Substratkörper 24 erhitzt, um eine Ausdiffusion von P-Dotiermittel aus dem Substratkörper zu bewirken. Damit wird die dünne Zwischenschicht 28 an der Grenzfläche zwischen Substratkörper und Epitaxieschicht gebildet.
Wie Fig. 5 zeigt, wird nunmehr eine Dünnoxidschicht von z.B. 40 nm aus Siliciumdioxid 46 über die gesamte Oberfläche der Epitaxieschicht hinweg erzeugt, und zwar durch übliche Oxydation. Über diese Dünnoxidschicht hinweg wird eine gleich dünne Schicht aus Siliciumnitrid 48 aufgebracht, und zwar ebenfalls mit Hilfe üblicher Abscheidetechnik.
In der nächsten Folge der Verfahrensschritte wird eine zweite Maske benutzt, mit der inseiförmige Bereiche 50 der Siliciumnitridschicht an den Stellen definiert werden, an denen die V-förmigen Gruben zu ätzen sind (Figuren 6 und 7). So wie diese Nitrid-Flächen für den Speicher gebildet werden, werden andere Nitrid-Flächen 50a gleichzeitig gebildet, wie dies typischerweise die Aufsicht der Fig. 6 zeigt, wobei diese Flächen 50a für die periphere Logik und/oder Treiberschaltungen der Einrichtung vorgesehen sind.
Wie Fig. 8 zeigt, wird nun eine dritte Maske benutzt, mit der eine Anzahl länglicher N+-Drain-Bereiche erzeugt wird, die die Bit-Leitungen 30 in der Epitaxie-Schicht 26 werden. Die Maske wird hierbei so ausgerichtet bzw. justiert, daß die Bit-Leitungen sich über die einander gegenüberliegenden Enden der Nitrid-Bereiche und über die ausgerichteten, im Abstand voneinander befindlichen vergrabenen Source-Bereiche 32 erstrecken. Die Bit-Leitungen werden mit Hilfe üblicher Diffusion erzeugt, wobei Unterschritte eingeschlossen sind, mit denen ein Photoresist aufgebracht und entwickelt wird, und zwar entsprechend den Bit-Leitungsbereichen, in denen das Oxid und jegliches Siliciumnitrid zu entfernen ist, um die freiliegenden Bit-Leitungsbereiche 52 zu bilden. In diesen freiliegenden Bereichen wird N-Leitung bildendes Material (z.B. Arsen) eindiffundiert oder implantiert, so daß sich die Bit-Leitungen 30 (Fig. 9) bilden.
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Anschließend an diesen Diffusionsschritt wird eine Dickoxidschicht 54 mit z. B. 800 nm über das Feld und die N-Diffusionsbereiche hinweg aufgewachsen, wie dies Fig. 10 zeigt. Die übrig bleibenden Oxid- und Siliciumnitrid-Bereiche 56 verhindern die Oxydation dieser Bereiche.
Eine vierte Maske (die die V-förmigen Gruben definiert) wird dazu verwendet, die Oxid-Siliciumnitrid-Bereiche 56 zu beseitigen, wo die V-förmigen Gruben 36 daraufhin anisotrop in den Siliciumsubstratkörper 24 hereingeätzt werden. Durch dieses Verfahren sind die Enden der V-förmigen Gruben selbstjustiert in Bezug auf die Kanten der benachbarten Bit-Leitungen und es lassen sich Null-Toleranzen der Justierung erzielen (siehe Fig. 11).
Die Oxid-Siliciumnitrid-Bereiche 56 werden dann entfernt. Nachfolgend wird eine dünne Gate-Oxidschicht 38 (von z.B. 80 nm) in der V-förmigen Grube aufgewachsen und man läßt ungefähr 70 nm auf den Kontaktbereichen 58 und den ebenen Gate-Bereichen 60 für die peripheren Logikelemente aufwachsen. Eine P-Typ Anreicherungsimplantation (enhancement implant) wird daraufhin durchgeführt, um die planare MOS-Schwelle zu justieren. Es wird dann Siliciumnitrid abgeschieden, zu einer Maske gemacht und geätzt, um eine Maske 62 für die Kanalbegrenzungsbereiche (channel stop) 44 am Boden einer jeden V-förmigen Grube zu bilden. Unter Verwendung dieser Maske 6 2 wird eine Bor-Implantation durchgeführt, die diese P-Kanalbegrenzungsbereiche (siehe Fig. 12) erzeugt.
Daraufhin wird Dickoxid 64 am Boden und an den Seiten der V-förmigen Grube im Kanalbegrenzungsbereich (siehe Fig.13) aufgewachsen. Auf diesen Verfahrensschritt folgend wird das Nitrid von der fünften Maske entfernt.
Nachdem die Kanalbegrenzungsbereiche erzeugt sind, wird eine sechste (Kontakt-)Maske 66 verwendet, mit der das Oxid
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von den Kontaktbereichen 58 entfernt wird. Die Kontaktbereiche werden dann N-dotiert. Daraufhin werden Metall-Verbindungsleitungen mit Hilfe üblicher Aufdampftechnik erzeugt und eine siebente Maske dient dazu, die metallenen Wortleitungen 42 und die Verbindungen 68 auszubilden. Eine letzte achte Maske wird daraufhin dazu benutzt, eine standardmäßige Passivierungsschicht und einen PAD-Prozeß für die Einrichtung auszuführen.
Ein Schaltbild eines Ausschnittes oder Anteils einer SpeieherZellenanordnung der erfindungsgemäßen Speichereinrichtung 20 zeigt die Fig. 15, anhand der die Betriebsweise dargestellt wird. Wie angedeutet, sind die Wort- bzw. Adressenleitungen 42 so angeordnet, daß sie eine Anzahl Bit-Leitungen 30 kreuzen, die paarweise mit den Speicherzellen-Paaren 22 angeordnet sind, die zwischen Paaren von Bit-Leitungen angeschlossen sind. Die Bit-Leitungen sind verbunden mit einer angepaßten Treiber- und Empfangsverstärker-Schaltung (nicht dargestellt) und die Wort- bzw. Adressenleitungen sind in gleicher Weise mit einer angepaßten Treiberstufe (nicht dargestellt) verbunden. Es kann dies die gleiche Stufe sein wie sie in anderen Halbleiter-Speichereinrichtungen verwendet wird. Bei Betrieb der Einrichtung wird die Information in die Speichereinrichtung dadurch eingespeichert, indem man ausgewählte Speicherzellen mit Hilfe der Treiberstufe der passenden Adressenleitungen 42 ansteuert. Der Transistor einer Speicherzelle 22 wird geöffnet bzw. leitend gemacht, wenn eine positive Gate-Spannung (bei N-Kanal) über eine Adressenleitung angelegt wird. Wenn eine Spannung entsprechend einer logischen "1" über den Bit-Leitungstreiber an das Drain des Transistors der angesteuerten Zelle angelegt wird, wird deren Speicherkapazität 32 auf eine Speicherspannung aufgeladen. Der Transistor der Speicherzelle wird dann gesperrt, wenn die Gate-Spannung wieder auf niedrigeres Potential zurückgeht. Die Speicherspannung ist dann eingespeichert und wird von der Speicherkapazität 32 gehalten.
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Zum Auslesen läuft der vorangehend beschriebene Speicherprozeß in umgekehrter Weise ab. Eine Referenzspannung wird an die ausgewählte Bit-Leitung und die ausgewählte Adressenleitung angelegt, und zwar wieder mit einer solchen Höhe die den Transistor der angesteuerten Speicherzelle leitend macht. Dies ermöglicht der gespeicherten Ladung von der vergrabenen Kapazität 32 der Speicherzelle auf die damit verbundene Bit-Leitung übertragen zu werden. Damit ändert sich der Spannungspegel auf der Bit-Leitung gegenüber demjenigen der Referenzspannung und diese Veränderung wird vom Ausleseverstärker oder Prozeßschaltkreis dieser Bit-Leitung aufgenommen und registriert.
Durch den Kanalbegrenzungsbereich 44 der über bzw. durch eine jede V-förmige Grube verläuft, sind die beiden Speicherzellen 22 (gegeneinander) isoliert und es tritt kein übersprechen zwischen den Bit-Leitungen auf. Jedoch infolge der sich zwischen den Seitenkanten der Bit-Leitungen erstreckenden V-förmigen Gruben ist das Ausmaß des Uberlappens der Bit-Leitungen mit den vergrabenen Source-Bereichen 32 auf einem Minimum, so daß sich gegenüber bekannten Speichereinrichtungen verringerte Bit-Leitungskapazität ergibt.
Für den Fachmann des einschlägigen Gebiets ergeben sich aus der vorliegenden Erfindungsbeschreibung weitere Ausführungsformen und Anwendungen der Erfindung, ohne daß damit der Rahmen der vorliegenden Erfindung überschritten wäre. Die voranstehende Offenbarung und Beschreibung dient zur Erläuterung und stellt keine Beschränkung des Erfindungsgedankens dar.
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Claims (9)

  1. Patentanwälte .--« .« - » ·,.";:
    DIpI.-Ing. H. MITSCHE· !. 1-*"-♦*« ::...«.. Dip).-Ing. K. GUNSCH;.· ,!,-£.- --* .2,'.," "..' ..
    Dr. rer. nat. VV. KÜRB: :
    Dipl.-(ng. J. SCMMIDT-I v"r,
    Steinsdorfstr.iü, 80C0 MONC. ,i.:<
    AMERICAN MICROSYSTEMS INC 2^' Oktober 1980 3800 Homestead Road
    Santa Clara, Calif. 95o51
    VMOS-Speichereinrichtung und Verfahren zu deren Herstellung
    PATENTANSPRÜCHE
    _ Qy Integrierte Halbleitereinrichtung mit einem Speicher, der eine Anordnung aus Speicherzellen hat, gekennzeichnet dadurch, daß ein Substratkörper (20) aus kristallinem Silicium vorgesehen ist, dessen obere Oberfläche eine <10O^-Kristallfläche ist; daß sich auf dem Substratkörper (20) eine Epitaxieschicht (26) befindet; daß eine Anzahl paralleler, länglicher Bereiche (30) vorgesehen ist, die einen dem Substratkörper (20) entgegengesetzten Leitungstyp haben und die in Abständen voneinander in der Epitaxieschicht (26) ausgebildet sind und Bit-Leitungen (30) bilden; daß eine Anzahl vergrabener Sourcebereiche (32) vorgesehen ist, die sich an justierten Stellen in Abständen voneinander im Substratkörper (20) befinden, wobei sich diese Bereiche (32) unterhalb der länglichen Bereiche (30) befinden und gleichen Leitungstyp wie diese haben; daß eine Anzahl V-förmiger Gruben (36) vorgesehen ist, die sich in Abständen voneinander zwischen Paaren paralleler Bit-Leitungen (30) befinden, wobei ein jedes Ende eines jeden Rücksprunges benachbart angrenzend zu einer Seite einer jeweiligen Bit-Leitung (30) ist, die auch den Drain-Bereich (30) bildet, und wobei sich diese Grube (36) nach unten in den jeweiligen vergrabenen Sourcebereich (32) erstreckt; daß eine dünne, dielektrische Gateschicht vorgesehen ist, die die inneren Wände an beiden Enden eines jeden der Rücksprünge (36) bedeckt; daß eine Kanalbegrenzung (44) vorgesehen ist, die einen dem Substratkörper (20) entgegengesetzten Leitungstyp hat und
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    sich zwischen den Enden eines jeden der Rücksprünge (36) befindet; daß Gateelektroden vorgesehen sind, die sich auf der dünnen, dielektrischen Schicht (38) befinden; daß eine Isolatorschicht (34) vorgesehen ist, die die Epitaxialschicht (26) und die Bit-Leitungen (30) bedeckt; und daß eine Anzahl von Wortleitungen (42) vorgesehen sind, die sich im wesentlichen rechtwinklig zu den Bit-Leitungen (30) erstrecken und die die Gate-Elektroden (40) einer Folge zueinander ausgerichteter Gruben (36) miteinander verbinden.
  2. 2. Integrierte Halbleitereinrichtung nach Anspruch 1, gekennzeichnet dadurch, daß der Substratkörper (20) P-leitend ist und daß die Drainbereiche (30) und die vergrabenen Sourcebereiche (32) N-leitend sind.
  3. 3. Integrierte Halbleitereinrichtung nach Anspruch 2, gekennzeichnet dadurch, daß die Epitaxieschicht (26) P-leitend ist und weniger stark dotiert ist als der Substratkörper (20).
  4. 4. Integrierte Halbleitereinrichtung nach Anspruch 2 oder 3, gekennzeichnet dadurch, daß eine jede Kanalbegrenzung (44) einen diffundierten P -dotierten Bereich hat, der sich in den Substratkörper (20) von den Wänden der jeweiligen Grube (36) her erstreckt und der zur Längsrichtung der jeweiligen Grube (36) verläuft und wenigstens angenähert in der Mitte zwischen den Enden der Grube (36) angeordnet ist.
  5. 5. Integrierte Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, gekennzeichnet dadurch, daß sich der Abstand zwischen Paaren von länglichen Drainbereichen (30) und damit die Länge einer jeweiligen Grube (36), die sich zwischen diesen Drainbereichen (30) erstreckt, zwischen 14 bis 16 um liegt.
  6. 6. Integrierte Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet dadurch, daß die Mittellinie der justierten vergrabenen Sourcebereiche (32) sich im Abstand unterhalb einer jeweiligen Bit-Leitung (30) befindet und
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    nahezu unter derjenigen innenliegenden Kante der Bit-Leitung (30) verläuft, die an eine Anzahl der Gruben (36) angrenzt, so daß ein jeder der vergrabenen Sourcebereiche (32) sich um die Seitenwände eines Endes eines jeweiligen Rücksprunges (36) erstreckt, womit die Bit-Leitungskapazität für eine jede Speicherzelle auf einem Minimum ist,
  7. 7. Verfahren zur Herstellung einer integrierten Halbleitereinrichtung nach einem der Ansprüche 1 bis 6, gekennzeichnet dadurch, daß ein Substratkörper (20) aus Silicium mit einem ersten Leitungstyp und mit einer <100>-Kristallflache als Oberfläche mit einem vergrabenen Sourcebereiche (32) versehen wird, der zum Substratkörper (20) entgegengesetzten Leitungstyp hat, daß auf dem Substratkörper (20) und über die vergrabenen Source-Bereiche (32) hinweg eine Epitaxieschicht (26) aufgebracht wird; daß Bit-Leitungen (30) in der Epitaxieschicht (26) gebildet werden, die zum Substratkörper (20) entgegengesetzten Leitungstyp haben; daß V-förmige Gruben (36) zwischen Paaren von Bit-Leitungen (30) erzeugt werden; daß eine quer verlaufende Kanalbegrenzung (44) zwischen den Enden einer jeden Grube (36) gebildet wirdj daß eine dielektrische Schicht (38) in einer jeden Grube (36) erzeugt wird; daß eine sich über die Epitaxieschicht (26) und die Bit-Leitungen (30) erstreckende Isolatorschicht (34) aufgebracht wird; und daß Wortleitungen (42) erzeugt werden, die sich im rechten Winkel zu den Bit-Leitungen (30) erstrecken und auf die Gruben (36) justiert sind und die Gateelektroden (40) bilden.
  8. 8. Verfahren nach Anspruch Ί, gekennzeichnet dadurch, daß die Gruben (36) in der Weise erzeugt werden, daß ihre Enden selbstjustiert zu den Seitenkanten einer jeweiligen Bit-Leitung (30) sind.
  9. 9. Verfahren nach Anspruch 7 oder 8, gekennzeichnet dadurch daß die Kanalbegrenzung (44) innerhalb einer jeden Grube (36) durch Ionenimplantation von Boratomen erzeugt wird, und daß mar
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    daraufhin eine Oxidschicht (64) über den Bereich der Kanalbegrenzung (44) aufwachsen läßt, die dicker als die dielektrische Schicht (38) ist.
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