DE102014100707B4 - Speichervorrichtung, integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung mit einem Leistungstransistor und einer Speichervorrichtung - Google Patents

Speichervorrichtung, integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung mit einem Leistungstransistor und einer Speichervorrichtung Download PDF

Info

Publication number
DE102014100707B4
DE102014100707B4 DE102014100707.7A DE102014100707A DE102014100707B4 DE 102014100707 B4 DE102014100707 B4 DE 102014100707B4 DE 102014100707 A DE102014100707 A DE 102014100707A DE 102014100707 B4 DE102014100707 B4 DE 102014100707B4
Authority
DE
Germany
Prior art keywords
region
trench
semiconductor substrate
floating gate
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102014100707.7A
Other languages
English (en)
Other versions
DE102014100707A1 (de
Inventor
Andreas Meiser
Werner Schwetlick
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102014100707A1 publication Critical patent/DE102014100707A1/de
Application granted granted Critical
Publication of DE102014100707B4 publication Critical patent/DE102014100707B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Speichervorrichtung, die in einem Halbleitersubstrat (1) ausgebildet ist, das eine erste Hauptoberfläche (110) aufweist, wobei die Speichervorrichtung umfasst:ein Steuergate (210) in einem unteren Teil eines in der ersten Hauptoberfläche (110) ausgebildeten ersten Trenches (130),ein Floating-Gate (220), das in dem ersten Trench (130) oberhalb des Steuergates (210) und von dem Steuergate (210) isoliert angeordnet ist, wobei das Floating-Gate potentialfrei ist und das Potential des Floating-Gates durch Injizieren von Ladungsträgern veränderbar ist, undeinen Sourcebereich (230) eines ersten Leitfähigkeitstyps, einen Bodybereich (250) eines zweiten Leitfähigkeitstyps und einen Drainbereich (240) eines ersten Leitfähigkeitstyps, wobei ein Teil des Bodybereiches (250) benachbart zu dem Floating-Gate (220) angeordnet ist.

Description

  • NÄCHSTER STAND DER TECHNIK
  • Auf dem Gebiet von Leistungs-MOSFETs und integrierten Schaltungen, die einen Leistungstransistor aufweisen, werden zunehmend nicht-flüchtige Speicher mit einer vergleichsweise niedrigen Speicherkapazität verlangt. Beispielsweise wäre es wünschenswert, einen Speicher vorzusehen, um eine Chip-ID zu speichern oder Teile einer Schaltung nach einem Zusammenbau einzustellen, um die Genauigkeit des Produkts zu steigern, um in der Lage zu sein, die Eigenschaften des Produktes aufzustellen und um Einstellungen und Anpassungen gemäß den Bedürfnissen eines Benutzers vorzunehmen.
  • Demgemäß werden derzeit weitere Anstrengungen unternommen, um einen derartigen Speicher zu verbessern.
  • US 2010 / 0 123 189 A1 beschreibt eine Leistungshalbleiter-Schaltvorrichtung mit einer Randabschlussstruktur, die eine Floating Gate-Elektrode aufweist. US 6 717 205 B2 bezieht sich auf eine vertikale nichtflüchtige Halbleiter-Speicherzelle.
  • Es ist demgemäß Aufgabe der vorliegenden Erfindung, eine Speichervorrichtung, eine integrierte Schaltung mit einem Leistungstransistor und einer Speichervorrichtung und ein Verfahren zum Herstellen einer integrierten Schaltung mit einem Leistungstransistor und einer Speichervorrichtung zu schaffen, die jeweils den obigen Anforderungen genügen.
  • Diese Aufgabe wird erfindungsgemäß durch eine Speichervorrichtung mit den Merkmalen des Patentanspruchs 1, eine integrierte Schaltung mit den Merkmalen des Patentanspruchs 11 und ein Verfahren mit den Merkmalen des Patentanspruchs 14 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich jeweils aus den Unteransprüchen.
  • ZUSAMMENFASSUNG
  • Gemäß einem Ausführungsbeispiel ist eine Halbleitervorrichtung in einem Halbleitersubstrat mit einer ersten Hauptoberfläche gebildet. Die Halbleitervorrichtung umfasst ein Steuergate, das in einem unteren Teil eines ersten Trenches angeordnet ist, der in der ersten Hauptoberfläche gebildet ist, ein potentialfreies bzw. Floating-Gate, das in dem ersten Trench über dem Steuergate angeordnet und von dem Steuergate isoliert ist, einen Sourcebereich eines ersten Leitfähigkeitstyps bzw. Leitungstyps, einen Bodybereich eines zweiten Leitfähigkeitstyps und einen Drainbereich des ersten Leitfähigkeitstyps. Ein Teil des Bodybereiches ist benachbart zu dem Floating-Gate bzw. an dieses angrenzend.
  • Gemäß einem weiteren Ausführungsbeispiel ist eine integrierte Schaltung in einem Halbleitersubstrat mit einer ersten Hauptoberfläche gebildet. Die integrierte Schaltung umfasst einen Leistungstransistor und eine Speichervorrichtung. Die Speichervorrichtung umfasst ein Steuergate, das in einem unteren Teil eines ersten Trenches angeordnet ist, der in der ersten Hauptoberfläche gebildet ist, ein Floating-Gate, das in dem ersten Trench über dem Steuergate angeordnet und von dem Steuergate isoliert ist, einen Sourcebereich eines ersten Leitfähigkeitstyps, einen Bodybereich eines zweiten Leitfähigkeitstyps und einen Drainbereich des ersten Leitfähigkeitstyps.
  • Gemäß einem Ausführungsbeispiel umfasst ein Verfahren zum Herstellen einer integrierten Schaltung ein Bilden eines Leistungstransistors in einem Halbleitersubstrat mit einer ersten Hauptoberfläche und ein Bilden einer Speichervorrichtung in dem Halbleitersubstrat. Das Bilden der Speichervorrichtung umfasst ein Bilden eines ersten Trenches in der ersten Hauptoberfläche des Halbleitersubstrats, ein Bilden eines Steuergates in einen unteren Teil des ersten Trenches, ein Bilden eines Floating-Gates in dem ersten Trench über bzw. oberhalb von dem Steuergate, um von dem Steuergate isoliert zu sein, ein Bilden eines Sourcebereiches eines ersten Leitfähigkeitstyps, eines Bodybereiches eines zweiten Leitfähigkeitstyps und eines Drainbereiches des ersten Leitfähigkeitstyps in dem Halbleitersubstrat.
  • Figurenliste
  • Die begleitenden Zeichnungen sind beigeschlossen, um ein weiteres Verständnis von Ausführungsbeispielen zu liefern, und sie sind in die Offenbarung der Erfindung eingebunden und bilden einen Teil von dieser. Die Zeichnungen veranschaulichen die Ausführungsbeispiele der vorliegenden Anmeldung und dienen zusammen mit der Beschreibung zur Erläuterung der Prinzipien. Andere Ausführungsbeispiele der Erfindung und zahlreiche der beabsichtigten Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu relativ zueinander. Gleiche Bezugszeichen geben entsprechend ähnliche Teile an.
    • 1 zeigt eine schematische Draufsicht von Komponenten einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel.
    • 2A zeigt eine weitere Draufsicht von Komponenten einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel.
    • 2B zeigt eine Schnittdarstellung der in 2A dargestellten Halbleitervorrichtung.
    • 2C zeigt eine weitere Schnittdarstellung von Komponenten der in 2A dargestellten Halbleitervorrichtung.
    • 3A zeigt eine Schnittdarstellung einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel.
    • 3B zeigt eine weitere Schnittdarstellung der in 3A dargestellten Halbleitervorrichtung.
    • 3C zeigt eine Schnittdarstellung einer Halbleitervorrichtung gemäß noch einem weiteren Ausführungsbeispiel.
    • 4A zeigt ein Ersatzschaltungsdiagramm einer Speicherzellenanordnung.
    • 4B zeigt eine Draufsicht eines Teiles einer Speicherzellenanordnung gemäß einem Ausführungsbeispiel.
    • 4C zeigt eine Schnittdarstellung eines Teiles der in 4B dargestellten Speicherzellenanordnung.
    • 4D zeigt eine andere Schnittdarstellung eines Teiles der in 4B dargestellten Speicherzellenanordnung.
    • 5A zeigt eine Draufsicht einer integrierten Schaltung gemäß einem Ausführungsbeispiel.
    • 5B zeigt eine Schnittdarstellung der in 5A dargestellten integrierten Schaltung.
    • 6 zeigt Schritte zum Herstellen der jeweils in den 1 bis 5 dargestellten Halbleitervorrichtung.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsbeispiele dargestellt sind, in denen die Erfindung ausgeführt werden kann. In diesem Zusammenhang wird eine Richtungsterminologie, wie „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorne“, „hinten“ usw. in Bezug auf die Orientierung der gerade beschriebenen Figuren verwendet. Da Komponenten von Ausführungsbeispielen der Anmeldung in einer Anzahl von verschiedenen Orientierungen positioniert werden können, wird die Richtungsterminologie für Veranschaulichungszwecke benutzt und ist in keiner Weise begrenzend. Es ist zu verstehen, dass andere Ausführungsbeispiele verwendet und strukturelle oder logische Änderungen gemacht werden können, ohne von dem durch die Patentansprüche definierten Bereich abzuweichen.
  • Die Beschreibung der Ausführungsbeispiele ist nicht begrenzend. Insbesondere können Elemente der im Folgenden beschriebenen Ausführungsbeispiele mit Elementen von verschiedenen Ausführungsbeispielen kombiniert werden.
  • Die Begriffe „Wafer“, „Substrat“ oder „Halbleitersubstrat“, die in der folgenden Beschreibung verwendet sind, können jegliche auf Halbleiter basierende Struktur umfassen, die eine Halbleiteroberfläche hat. Wafer und Struktur sind so zu verstehen, dass sie Silizium, Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), dotierte und undotierte Halbleiter, epitaktische Schichten aus Silizium, die durch eine Basishalbleiterunterlage getragen sind, und andere Halbleiterstrukturen umfassen. Der Halbleiter braucht nicht auf Silizium zu basieren. Der Halbleiter kann ebenso Silizium-Germanium, Germanium oder Galliumarsenid sein. Gemäß Ausführungsbeispielen der vorliegenden Anmeldung ist im Allgemeinen Siliziumcarbid (SiC) oder Galliumnitrid (GaN) ein weiteres Beispiel eines Halbleitersubstratmaterials.
  • Der Begriff „vertikal“, wie dieser in der vorliegenden Beschreibung verwendet ist, soll eine Orientierung angeben, die senkrecht zu der ersten Oberfläche des Halbleitersubstrats oder Halbleiterkörpers gelegen ist.
  • Die Begriffe „lateral“ und „horizontal“, wie diese in der vorliegenden Beschreibung verwendet sind, sollen eine Orientierung parallel zu einer ersten Oberfläche eines Halbleitersubstrats oder eines Halbleiterkörpers angeben. Dies kann beispielsweise die Oberfläche eines Wafers oder einer Die bzw. eines Chips sein.
  • Die hier verwendeten Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und ähnliches sind offene Begriffe, die das Vorhandensein der festgestellten Elemente oder Merkmale angeben, jedoch nicht zusätzliche Elemente oder Merkmale ausschließen. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Die in dieser Beschreibung verwendeten Begriffe „gekoppelt“ und/oder „elektrisch gekoppelt“ sollen nicht bedeuten, dass die Elemente direkt zusammen gekoppelt sein müssen; vielmehr können dazwischenliegende Elemente zwischen den „gekoppelten“ oder „elektrisch gekoppelten“ Elementen vorhanden sein. Der Begriff „elektrisch verbunden“ soll eine niederohmige elektrische Verbindung zwischen den miteinander elektrisch verbundenen Elementen beschreiben.
  • Die Figuren und die Beschreibung veranschaulichen relative Dotierungskonzentrationen durch Angabe von „-“ oder „+“ nächst zu dem Dotierungstyp „n“ oder „p“. Beispielsweise bedeutet „n-“ eine Dotierungskonzentration, die niedriger ist als die Dotierungskonzentration eines „n“-Dotierungsbereichs, während ein „n+“-Dotierungsbereich eine höhere Dotierungskonzentration als ein „n“-Dotierungsbereich hat. Dotierungsbereiche der gleichen relativen Dotierungskonzentration müssen nicht notwendigerweise die gleiche absolute Dotierungskonzentration haben. Beispielsweise können zwei verschiedene „n“-Dotierungsbereiche die gleiche oder verschiedene absolute Dotierungskonzentrationen aufweisen. In den Figuren und der Beschreibung sind zum besseren Verständnis oft die dotierten Teile als „p“- oder „n“-dotiert bezeichnet. Wie klar zu verstehen ist, soll diese Bezeichnung keinesfalls begrenzend sein. Der Dotierungstyp kann willkürlich sein, solange die beschriebene Funktionalität erzielt wird. Weiterhin können in allen Ausführungsbeispielen die Dotierungstypen umgekehrt werden.
  • 1 zeigt eine Draufsicht eines Teiles einer Halbleitervorrichtung 200. Die in 1 dargestellte Halbleitervorrichtung wird in einem Halbleitersubstrat 100 mit einer ersten Hauptoberfläche gebildet. Die Halbleitervorrichtung umfasst ein Steuergate (in dieser Figur nicht gezeigt), das in einem unteren Teil eines ersten Trenches 130 vorgesehen ist, der in der ersten Hauptoberfläche ausgebildet ist, und ein Floating-Gate 220, das in dem ersten Trench oberhalb von bzw. über dem Steuergate vorgesehen und von dem Steuergate isoliert ist. Die Halbleitervorrichtung umfasst außerdem einen Sourcebereich 230 und einen Drainbereich 240 eines ersten Leitfähigkeitstyps sowie einen Bodybereich 250 eines zweiten Leitfähigkeitstyps. Beispielsweise kann der erste Leitfähigkeitstyp n-dotiert sein, und der zweite Leitfähigkeitstyp kann p-dotiert sein oder umgekehrt. Die Halbleitervorrichtung kann außerdem einen ersten Kontakt (in dieser Figur nicht gezeigt), der elektrisch mit dem Sourcebereich 230 gekoppelt ist, und einem zweiten Kontakt (in dieser Figur nicht gezeigt), der elektrisch mit dem Drainbereich gekoppelt ist, aufweisen, wobei der erste und der zweite Kontakt an der ersten Hauptoberfläche 110 vorgesehen sind. Die Halbleitervorrichtung 200 führt eine Speichervorrichtung aus bzw. bildet eine solche.
  • Gemäß dem in 1 gezeigten Ausführungsbeispiel sind die Sourcebereiche 230 und der Drainbereich 240 an der ersten Oberfläche 110 vorgesehen. Beispielsweise können der Sourcebereich 230 und der Drainbereich 240 benachbart zu der ersten Hauptoberfläche 110 vorgesehen sein. Außerdem kann optional der Bodybereich 250 an der ersten Hauptoberfläche 110 vorgesehen sein. Das Floating-Gate 220 ist in einem Trench benachbart zu dem Bodybereich 250 und benachbart zu dem Sourcebereich 230 sowie den Drainbereichen 240 vorgesehen. Eine dünne Tunneloxidschicht 215 ist an einem Teil des Bodybereichs 250 vorgesehen. Die dünne Tunneloxidschicht 215 ist zwischen einem Teil des Bodybereiches 250 und einem Teil des Floating-Gates 220 gelegen. Weiterhin ist eine dickere dielektrische Schicht 225 zwischen den Source- und Drainbereichen und dem Floating-Gate 220 an anderen Teilen der Halbleitervorrichtung vorgesehen.
  • Wenn eine geeignete Spannung zwischen dem Sourcebereich 230 und das Steuergate gelegt ist, werden Ladungsträger, beispielsweise Elektronen, zu dem Floating-Gate 220 beispielsweise durch Tunneln oder Injektion heißer Elektronen bewegt. Die Ladungsträger, die zu dem Floating-Gate bewegt wurden, werden in dem Floating-Gate gespeichert und beeinflussen eine Schwellenspannung des Transistors. Wenn demgemäß eine Spannung an dem Steuergate anliegt, können Strom-Spannung-Eigenschaften zwischen dem Sourcebereich 230 und dem Drainbereich 240 bewertet werden, und ein Ladungszustand des Floating-Gates kann als gespeicherte Information gelesen werden. Der Bodybereich 250 ist durch den Bodykontakt 260 kontaktiert, der benachbart zu der ersten Hauptoberfläche 110 des Substrats vorgesehen sein kann.
  • 2A zeigt eine Draufsicht eines größeren Teiles einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel. Wie gezeigt ist, ist der Grundtransistor 205 durch einen Trench 130 eingeschlossen. Teile des Trenches 130 erstrecken sich in der x-Richtung, andere Teile des Trenches 130 erstrecken sich in der y-Richtung. Der Trench 130 bildet ein geschlossenes Muster und kann, grob gesprochen, eine Gestalt von einem Ring oder von mehreren Ringen, die aneinander befestigt sind, haben. Der Grundtransistor 205 umfasst einen Sourcebereich 230, einen Drainbereich 240 und einen Bodybereich 250, der zwischen dem Sourcebereich 230 und dem Drainbereich 240 vorgesehen ist. Ein Floating-Gate 220 ist in dem Trench 130 vorgesehen. Ein Tunneloxid 215 ist zwischen dem Floating-Gate 220 und dem Bodybereich 250 in einem Bereich benachbart zu dem Bodybereich 250 vorgesehen. Der Bodykontakt 260 ist an der ersten Hauptoberfläche des Halbleitersubstrats vorgesehen und elektrisch mit dem Bodybereich 250 gekoppelt. Darüber hinaus ist ein erster Kontakt 270 benachbart zu der ersten Hauptoberfläche angeordnet und elektrisch mit dem Sourcebereich 230 gekoppelt. Weiterhin ist ein zweiter Kontakt 280 benachbart zu der ersten Hauptoberfläche eines Substrats vorgesehen bzw. angeordnet und elektrisch mit dem Drainbereich 240 gekoppelt. Das Steuergate (in dieser Figur nicht gezeigt) ist in dem Trench 130 unterhalb des Floating-Gates 220 vorgesehen. Das Steuergate ist elektrisch mit dem Gatekontakt 235 gekoppelt, der an der ersten Hauptoberfläche des Substrats angeordnet ist. Wie in 2A gezeigt ist, hat die dielektrische Schicht zwischen dem Trench 130 und dem Grundtransistor 250 eine sich ändernde Dicke. Beispielsweise ist eine dünne Tunnelschicht 215 mit einer Dicke von angenähert 10 bis 20 nm oder weniger zwischen dem Bodybereich 250 und dem Floating-Gate 220 sowie dem Sourcebereich 230 und dem Floating-Gate 220 angeordnet. Eine dickere dielektrische Schicht 225 ist an anderen Teilen des Grundtransistors 205 angeordnet.
  • 2B zeigt eine Schnittdarstellung der Halbleitervorrichtung zwischen II und II', wie dies auch in 2A gezeigt ist. Eine Vielzahl von Trenches bzw. Gräben 130 ist in einem Halbleitersubstrat 100 mit einer ersten Hauptoberfläche 110 gebildet. Das Halbleitersubstrat 100 kann mit dem ersten oder zweiten Leitfähigkeitstyp dotiert sein. Ein stark dotierter Bereich 120 des Leitfähigkeittyps entsprechend dem Leitfähigkeittyp des Substrats ist in einem unteren Teil des Halbleitersubstrats 100 vorgesehen. Das Steuergate 210 ist in einem unteren Teil von jedem der Trenches 130 angeordnet. Weiterhin ist ein Floating-Gate 220 in einem oberen Teil von jedem der Trenches 130 vorgesehen, wobei das Floating-Gate von dem Steuergate 210 isoliert ist. Beispielsweise kann das Floating-Gate 220 von dem Steuergate 210 mittels einer isolierenden Schicht 245 isoliert sein, die aus Siliziumoxid gemacht sein kann und eine geeignete Dicke hat. Gemäß weiteren Ausführungsbeispielen kann die isolierende Schicht auch einen sogenannten ONO-Schichtstapel aufweisen, der Siliziumoxid, gefolgt durch Siliziumnitrid und wiederum gefolgt durch Siliziumoxid umfasst. Eine obere Oberfläche des Floating-Gates 220 kann über einer oberen Oberfläche des Bodybereiches 250 angeordnet sein. Weiterhin kann eine Bodenseite des Floating-Gates 220 unterhalb einer Bodenseite des Bodybereiches 250 gelegen sein. Der Sourcebereich 230, der Drainbereich 240 und der Bodybereich 250 sind benachbart zu dem bzw. angrenzend an das Floating-Gate 220 angeordnet. Der Sourcebereich 230 ist benachbart zu der ersten Hauptoberfläche 110 des Halbleitersubstrats gelegen. Der Drainbereich 240 ist in einer Ebene hinter der angegebenen Zeichenebene angeordnet. Der Bodybereich 250 ist unter dem Sourcebereich 230 vorgesehen. Ein dünnes Tunneloxid 215 mit einer Dicke von ungefähr bzw. angenähert 10 nm oder weniger ist zwischen dem Sourcebereich 230 und dem Floating-Gate 220 und zwischen dem Bodybereich 250 und dem Floating-Gate 220 angeordnet. Die Dicke der dielektrischen Schicht ist bei einem niedrigen Wert in einem Bereich benachbart zu dem Bodybereich, so dass das dünne Tunneloxid 215 zwischen dem Bodybereich 250 und dem Floating-Gate 220 angeordnet ist. In einem Teil benachbart zu der Sperrschicht 255 nimmt die Dicke der dielektrischen Schicht zu. Ein erster Kontakt 270 ist benachbart zu dem Sourcebereich 230 angeordnet. Eine isolierende Schicht 290 ist über der ersten Hauptoberfläche 110, gefolgt durch eine leitende Schicht 295, angeordnet.
  • 2C zeigt eine Schnittdarstellung längs der x-Richtung zwischen III und III', wie dies in 2A dargestellt ist.
  • Der Trench 130 auf der linken Seite ist mit einem Steuergate 210 in einem unteren Teil hiervon, gefolgt durch ein Floating-Gate 220, gefüllt. Der Trench auf der rechten Seite bildet einen Steuergatekontakt 235 aus. Demgemäß erstreckt sich das leitende Material in dem rechten Teil des Trenches 130 von der ersten Hauptoberfläche 110 bis zu einem Bodenteil des Trenches 130. Die Füllung des Trenches 130 ist von umgebendem Material durch die dielektrische Schicht 225 isoliert. Elemente des Grundtransistors 205 sind benachbart zu der ersten Hauptoberfläche 110 des Halbleitersubstrats angeordnet. Insbesondere sind der Sourcebereich 230 und der Drainbereich 240 benachbart zu der ersten Hauptoberfläche 110 angeordnet, wobei der Bodybereich 250 zwischen dem Sourcebereich 230 und dem Drainbereich 240 gelegen ist. Der erste Kontakt 270 ist elektrisch zu dem Sourcebereich 230 gekoppelt. Weiterhin ist der zweite Kontakt 280 elektrisch zu dem Drainbereich 240 gekoppelt. Der Bodybereich 250 kann elektrisch über den Bodykontakt 260 gekoppelt sein. In 2C sind die Kontakte 260, 270 und 280 so dargestellt, dass sie mit einer leitenden Schicht 295 verbunden sind. Dennoch können, wie klar zu verstehen ist, die Kontakte 260, 270 und 280 so angeordnet sein, dass sie mit verschiedenen leitenden Materialien verbunden sind.
  • Wie oben erläutert wurde, stellt der Ladungszustand des Floating-Gates eine in der Speichervorrichtung 200 gespeicherte Information dar. Um genau Zugriff zu dem Ladezustand des Floating-Gates 220 zu haben, muss die sogenannte Koppelkapazität zwischen dem Steuergate und dem Floating-Gate genau eingestellt sein. Demgemäß ist der Trench, in welchem das Steuergate und das Floating-Gate angeordnet sind, so ausgelegt, dass er eine vorbestimmte Geometrie hat, um die gewünschte Koppelkapazität zu liefern. Gemäß Ausführungsbeispielen bildet der Trench, in welchem das Steuergate und das Floating-Gate angeordnet sind, ein geschlossenes Muster. Beispielsweise kann kein Ende des Trenches vorgesehen sein.
  • Wie in den 2A bis 2C veranschaulicht ist, ist eine Halbleitervorrichtung in einem Halbleitersubstrat 100 mit einer ersten Hauptoberfläche 110 ausgebildet. Die Halbleitervorrichtung 200 umfasst ein Steuergate 210, das in einem unteren Teil eines ersten Trenches 130 ausgebildet ist, der in der ersten Hauptoberfläche vorgesehen ist, und ein Floating-Gate 220, das in dem ersten Trench 130 oberhalb des Steuergates 210 vorgesehen und von dem Steuergate 210 isoliert ist. Die Halbleitervorrichtung 200 umfasst außerdem einen Sourcebereich 230 eines ersten Leitfähigkeitstyps, einen Bodybereich 250 eines zweiten Leitfähigkeitstyps und einen Drainbereich 240 des ersten Leitfähigkeitstyps. Ein Teil des Bodybereiches 250 ist benachbart zu dem Floating-Gate 220 angeordnet. Weiterhin kann der Sourcebereich 230 benachbart zu dem Floating-Gate 220 vorgesehen sein. Beispielsweise kann ein Tunneloxid zwischen dem Teil des Bodybereiches 250 und einem Teil des Floating-Gates 220 angeordnet sein. Im Zusammenhang der vorliegenden Anmeldung bezieht sich der Begriff „Floating-Gate“ auf ein Gate oder eine Gateelektrode, die elektrisch von benachbarten leitenden Teilen isoliert ist. Mit anderen Worten, das Floating-Gate ist nicht mit einem Gatepotential oder einer anderen Spannungsquelle verbunden. Demgemäß ist das Potential des Floating-Gates „floatend“ bzw. potentialfrei, was bedeutet, dass es nicht auf einen vorbestimmten Wert eingestellt werden kann, indem eine entsprechende Spannung angelegt wird. Gemäß Ausführungsbeispielen kann das Potential des Floating-Gates durch Injizieren von Ladungsträgern in das Floating-Gate 220 verändert werden. Gemäß dem Ausführungsbeispiel der 2A bis 2C sind die Source- und Drainbereiche mit dem ersten Leitfähigkeitstyp dotiert, und das Substrat 100 sowie der dotierte Substratbereich 120 sind mit dem ersten Leitfähigkeitstyp dotiert. Der Bodybereich 250 ist mit dem zweiten Leitfähigkeitstyp dotiert. Eine Sperrschicht 255 des zweiten Leitfähigkeitstyps ist zwischen dem Bodybereich 250 und dem Halbleitersubstrat 100 angeordnet. Beispielsweise kann eine Bodenseite der Sperrschicht 255 bei angenähert bzw. ungefähr der gleichen Höhe wie die Bodenseite des Floating-Gates 220 angeordnet sein.
  • Gemäß dem Ausführungsbeispiel der 2A bis 2C ist der Grundtransistor 205 als ein Lateral- oder Horizontaltransistor ausgeführt. Mit anderen Worten, eine Stromrichtung zwischen dem Sourcebereich 230 und dem Drainbereich 240 ist angenähert parallel zu der ersten Hauptoberfläche 110. Gemäß diesem Ausführungsbeispiel sind die Source- und Drainbereiche 230, 240 ungefähr bzw. angenähert unter dem gleichen vertikalen Abstand von der ersten Hauptoberfläche 110 des Halbleitersubstrats 100 angeordnet.
  • Gemäß einem weiteren Ausführungsbeispiel kann der Grundtransistor 305 als ein Vertikaltransistor ausgeführt sein, in welchen ein Stromfluss angenähert senkrecht bezüglich der ersten Hauptoberfläche 110 ist. Die 3A und 3B zeigen ein Beispiel einer derartigen Halbleitervorrichtung. In 3A ist der Sourcebereich 330 benachbart zu der ersten Hauptoberfläche 110 angeordnet. Der Bodybereich 350 befindet sich unterhalb des Sourcebereiches 330. Weiterhin ist der Drainbereich 340 unterhalb des Bodybereiches 350 vorgesehen. Gemäß dem Ausführungsbeispiel der 3A und 3B sind die Source- und Drainbereiche 330, 340 mit dem ersten Leitfähigkeitstyp dotiert, und das Substrat ist mit dem zweiten Leitfähigkeitstyp dotiert. Beispielsweise können die Source- und Drainbereiche 330, 340 p-dotiert sein, während das Halbleitersubstrat 100 n-dotiert ist. Ein stark dotierter Bereich 120 des zweiten Leitfähigkeitstyps kann in einem unteren Teil des Halbleitersubstrats 100 vorgesehen sein. Ein Steuergate 310 und ein Floating-Gate 320 sind in dem Trench 130 angeordnet, der in der ersten Oberfläche 110 des Halbleitersubstrats gebildet ist. Wenn eine geeignete Spannung zwischen dem Sourcebereich 330 und dem Steuergate 310 angelegt wird, werden Ladungsträger, beispielsweise Elektronen, zu dem Floating-Gate 320 bewegt, beispielsweise durch Tunneln durch die Tunneloxidschicht 315 oder durch Injektion heißer Ladungsträger. Die in dem Floating-Gate 320 eingefangenen Elektronen beeinflussen die Schwellenspannung des Grundtransistors 305. Demgemäß kann in ähnlicher Weise wie in dem anhand der 2A bis 2C beschriebenen Ausführungsbeispiel durch Bewerten der Strom-Spannung-Kennlinien des Grundtransistors 305 eine in der Speichervorrichtung 300 gespeicherte Information gelesen werden.
  • In dem in 3A gezeigten Ausführungsbeispiel ist ein erster Kontakt 370 so vorgesehen, dass er elektrisch mit dem Sourcebereich 330 gekoppelt ist. Kontakte zum Kontaktieren des Bodybereiches 350 und des Drainbereiches 340 sind in einer Ebene vor oder hinter der angegebenen Zeichenebene gelegen.
  • Die Schnittdarstellung von 3A ist längs der y-Richtung geführt und entspricht grundsätzlich der Richtung der in 2B gezeigten Schnittdarstellung. In dem Ausführungsbeispiel von 3A ist die dünne Tunneloxidschicht 315 zwischen dem Bodybereich 350 und dem Floating-Gate 320 angeordnet. Weiterhin ist die dünne Tunneloxidschicht 315 zwischen dem Sourcebereich 330 und dem Floating-Gate 320 vorgesehen. Die Bodenseite des Drainbereiches 340 ist ungefähr auf der gleichen Höhe wie die Bodenseite des Floating-Gates 320 angeordnet. Wenn der Sourcebereich 330 unterhalb des Bodybereiches 350 vorgesehen ist, befindet sich die Bodenseite des Sourcebereiches 330 ungefähr auf der gleichen Höhe wie die Bodenseite des Floating-Gates 320. Der Sourcebereich 330, der Drainbereich 340 und der Bodybereich 350 sind benachbart zu dem Floating-Gate 320 vorgesehen.
  • 3B zeigt eine Schnittdarstellung eines Ausführungsbeispiels einer Halbleitervorrichtung längs der x-Richtung, nämlich der Richtung, die der Richtung entspricht, längs der die Schnittdarstellung von 2C geführt ist. 3B zeigt insbesondere den Bodykontakt 360 zum elektrischen Koppeln mit dem Bodybereich 350 und den zweiten Kontakt 375 zum elektrischen Koppeln mit dem Drainbereich 340. 3B zeigt eine dicke dielektrische Schicht 325 zwischen dem Floating-Gate 320 und dem Bodybereich 350 sowie den Source- und Drainbereichen 330, 340. Der Trench 130 im linken Teil von 3B beinhaltet ein Steuergate 310, über welchem das Floating-Gate 320 angeordnet ist, wobei das Floating-Gate 320 von dem Steuergate 310 mittels einer dielektrischen Schicht 345 isoliert ist. Ein Steuergatekontakt 335 ist in dem Trench 130 vorgesehen, der in dem rechten Teil von 3B veranschaulicht ist. Das leitende Material des Steuergates 310 füllt vollständig den Trench 130 auf dem rechten Teil von 3B, um dadurch den Steuergatekontakt zu bilden.
  • Wie oben gemäß dem Ausführungsbeispiel der 3A und 3B erläutert wurde, kann der Grundtransistor 305 als ein Vertikaltransistor ausgeführt werden. Wie dargestellt ist, ist ein Bereich aus den Source- und Drainbereichen 330, 340 unter einem größeren vertikalen Abstand von der ersten Hauptoberfläche 110 des Halbleitersubstrats 100 als der andere Bereich aus den Source- und Drainbereichen vorgesehen. In dem Ausführungsbeispiel der 3A und 3B ist der Sourcebereich benachbart zu der ersten Hauptoberfläche 110 angeordnet, während der Drainbereich 340 unterhalb des Sourcebereiches 330 gelegen ist. Wie sofort zu verstehen ist, kann gemäß einem weiteren Ausführungsbeispiel der Drainbereich 340 benachbart zu der ersten Hauptoberfläche 110 des Halbleitersubstrats 100 sein, und der Sourcebereich 330 kann unterhalb des Drainbereiches 340 angeordnet sein. Der dotierte Bereich, der unterhalb des Bodybereiches 350 vorgesehen ist, beispielsweise der Drainbereich 340 in dem Fall, in welchem der Drainbereich 340 unterhalb des Sourcebereiches vorgesehen ist, oder der Sourcebereich 330 in dem Fall, in welchem der Sourcebereich 330 unterhalb des Drainbereiches 340 vorgesehen ist, ist zwischen benachbarten Trenches angeordnet, um den Bodybereich 350 von dem darunterliegenden Substratmaterial zu isolieren.
  • 3C zeigt ein weiteres Ausführungsbeispiel, in welchem der Transistor als ein Horizontaltransistor ausgeführt ist, wobei die Source- und Drainbereiche 330, 340 mit dem ersten Leitfähigkeitstyp dotiert sind, während das Substrat 100 mit dem zweiten Leitfähigkeitstyp dotiert ist. Wie in 3C veranschaulicht ist, sind der Sourcebereich 330 und der Drainbereich 340 benachbart zu der ersten Hauptoberfläche 110 des Halbleitersubstrats 100 angeordnet. Der Bodybereich 350 ist zwischen den Source- und Drainbereichen 330, 340 vorgesehen. Der erste Kontakt 370 ist elektrisch mit dem Sourcebereich 330 gekoppelt. Der zweite Kontakt 375 ist elektrisch mit dem Drainbereich 340 gekoppelt. Ein Bodykontakt 360 ist elektrisch mit dem Bodybereich 350 gekoppelt. Die Halbleitervorrichtung umfasst weiterhin einen Barrierebereich 380, der mit dem ersten Leitfähigkeitstyp dotiert und zwischen dem Bodybereich 350 und dem Halbleitersubstrat 100 angeordnet ist. Der Barrierebereich 380 kann sich zwischen benachbarten Trenches 170 erstrecken. Der Barrierekontakt 385 ist elektrisch mit dem Barrierebereich 380 gekoppelt. Ein geeignetes Potential kann an den Barrierekontakt 385 angelegt werden. Beispielsweise kann das gleiche Potential an den Barrierekontakt 385 und den Bodykontakt 360 angelegt werden. Der Barrierebereich 380 kann die Komponenten der Speichervorrichtung von dem Halbleitersubstrat 100 isolieren. Die ersten und zweiten Kontakte 360, 375, der Bodykontakt 360 und der Barrierekontakt 385 können an der ersten Hauptoberfläche 110 angeordnet sein.
  • Gemäß einem Ausführungsbeispiel kann eine integrierte Schaltung eine Speicherzellenanordnung mit einer Vielzahl von Speichervorrichtungen umfassen, die oben anhand der 1 bis 3 erläutert wurden. Beispielsweise können diese Speichervorrichtungen in Zeilen und Spalten angeordnet sein und betrieben werden, wie dies allgemein bekannt ist. Beispielsweise können die Speichervorrichtungen in beliebigen Anordnungsarchitekturen angeordnet sein. Die Speichervorrichtungen können mit Auswahltransistoren gekoppelt sein, um einen Auswahlmechanismus von einzelnen Vorrichtungen zu haben. 4A veranschaulicht ein Ersatzschaltungsdiagramm einer Speicherzellenanordnung mit Speicherzellen Z11', Z12', Z21', Z22'. Die Speicherzellen von einer Zeile sind mit einer gemeinsamen Wortleitung WL1', WL2' verbunden, und die Speicherzellen von einer Spalte sind mit einem gemeinsamen Bitleitungspaar BL1A', BL1B', BL2A', BL2B' verbunden. Jede der Speicherzellen umfasst einen Speichertransistor T11m, T12m, T21m und T22m in der Weise, wie diese oben erläutert wurde. Außerdem umfasst jede der Speicherzellen einen Auswahltransistor T11s, T12s, T21s und T22s. Die Sourceelektroden von jedem der Auswahltransistoren T11s, T12s, T21s und T22s sind mit den Drainelektroden von jedem der Speichertransistoren T11m, T12m, T21m und T22m verbunden. Die Gateelektroden von jedem der Auswahltransistoren T11s, T12s, T21s und T22s von einer Zeile sind mit einer gemeinsamen Wortleitung WL1', WL2' verbunden, und die Drainelektroden von jedem der Auswahltransistoren einer Spalte sind mit der ersten Bitleitung BL1A', BL2A' des Bitleitungspaares verbunden. Die Sourceelektroden der Speichertransistoren T11m, T12m, T21m und T22m von einer Spalte der Speichermatrix sind mit dem zweiten Bitleitungspaar BL1B', BL2B' des Bitleitungspaares verbunden. Die Steuergateelektroden der Speichertransistoren von einer Zeile der Speichermatrix sind mit einer gemeinsamen Programmier- und Leseleitung PL1', PL2' verbunden.
  • Gemäß einem Ausführungsbeispiel kann die Speicherzellenanordnung ohne Auswahltransistoren ausgeführt sein. In diesem Fall sind die Wortleitungen und die Programmier- und Leseleitungen gemischt bzw. fusioniert. Die Steuergateelektroden der Speicherzellen von einer Zeile sind mit einer einzigen Wortleitung verbunden.
  • Beispielsweise können die Bitleitungen und Wortleitungen und optional die Programmier- und Leseleitungen als leitende Leitungen ausgeführt sein, die über dem Halbleitersubstrat angeordnet sind. Dennoch können gemäß einem weiteren Ausführungsbeispiel einige dieser Leitungen als vergrabene Leitungen ausgeführt und z.B. innerhalb des Halbleitersubstrats vorgesehen sein.
  • 4B zeigt ein Beispiel einer Speicherzelle, in welcher das Steuergate mit Steuergates von weiteren Speicherzellen mittels einer vergrabenen Wortleitung verbunden ist. Beispielsweise kann die vergrabene Wortleitung 401 innerhalb des Trenches 130 angeordnet sein. In der Draufsicht von 4B erstreckt sich die vergrabene Wortleitung 401 zu der nächsten Speicherzelle. Der obere Teil des leitenden Materials, das in der vergrabenen Wortleitung 401 angeordnet ist, ist von dem Floating-Gate mittels einer isolierenden Schicht 435 isoliert. Die weiteren Komponenten von 4B sind identisch mit den jeweiligen Komponenten von 2A. Weiterhin zeigt 4C eine Schnittdarstellung der in 4B dargestellten Vorrichtung, wobei die Schnittdarstellung zwischen IV und IV', wie in 4B gezeigt, geführt ist. Die Schnittdarstellung von 4C zeigt ähnliche Komponenten wie die Schnittdarstellung von 2C. 4D zeigt eine Schnittdarstellung zwischen V und V', wie dies auch in 4B gezeigt ist. 4D zeigt, wie das leitende Material der Steuergateelektrode 210 zu der Substratoberfläche geführt ist, um mit dem Gatekontakt 235 verbunden zu sein. Die Steuergateelektrode 210 ist von der Floating-Gateelektrode mittels der isolierenden Schicht 245 isoliert.
  • Demgemäß umfasst die Speicherzellenanordnung nach diesem Ausführungsbeispiel eine Vielzahl von Speicherzellen, deren jede in einem Halbleitersubstrat ausgebildet ist, das eine erste Hauptoberfläche hat, wobei jede der Speicherzellen ein Steuergate, das in einem unteren Teil eines ersten Trenches ausgebildet ist, der in der ersten Hauptoberfläche vorgesehen ist, ein Floating-Gate, das in dem ersten Trench über dem Steuergate angeordnet und von dem Steuergate isoliert ist, einen Sourcebereich eines ersten Leitfähigkeitstyps, einen Body des zweiten Leitfähigkeitstyps und einen Drainbereich des ersten Leitfähigkeitstyps aufweist. Die Speicherzellen sind in Zeilen und Spalten angeordnet, und die Speicherzellenanordnung umfasst außerdem Wortleitungen, die mit entsprechenden Gates der Steuergates verbunden sind, und Bitleitungen, die mit entsprechenden Bereichen der Drainbereiche verbunden sind. Gemäß einem Ausführungsbeispiel kann die Wortleitung als eine vergrabene Wortleitung ausgeführt und in einem Teil des ersten Trenches angeordnet sein.
  • 5A zeigt eine Draufsicht einer integrierten Schaltung gemäß einem Ausführungsbeispiel. Die integrierte Schaltung 400 umfasst ein Leistungsbauelement bzw. eine Leistungskomponente 402 und ein Speicherbauelement bzw. eine Speicherkomponente 404. Die Speicherkomponente 404 kann eine oder mehrere der in den 2A bis 2C oder in den 3A und 3B veranschaulichten Speichervorrichtungen aufweisen. Beispielsweise kann die Speicherkomponente 404 eine Speicherzellenanordnung umfassen. Die Speicherkomponente kann ein Steuergate, das in einem unteren Teil eines ersten Trenches angeordnet ist, der in der ersten Hauptoberfläche ausgebildet ist, und ein Floating-Gate, das in dem ersten Trench oberhalb des Steuergates angeordnet und von dem Steuergate isoliert ist, umfassen. Weiterhin kann die Speichervorrichtung einen Sourcebereich eines ersten Leitfähigkeitstyps, einen Bodybereich eines zweiten Leitfähigkeitstyps und einen Drainbereich des ersten Leitfähigkeitstyps aufweisen. Beispielsweise können der Sourcebereich, der Bodybereich und der Drainbereich so angeordnet sein, dass ein Lateraltransistor ausgeführt wird, oder diese Komponenten können vorgesehen sein, um einen Vertikaltransistor zu bilden. Weiterhin umfasst die in 5A gezeigte Leistungskomponente 402 einen Leistungstransistor. Beispielsweise kann der Leistungstransistor 402 einen Sourcebereich 471 und eine Gateelektrode 473 aufweisen, wobei die Gateelektrode 473 in einem zweiten Trench angeordnet ist, der in der ersten Hauptoberfläche 110 des Halbleitersubstrats 100 ausgebildet ist.
  • 5B zeigt eine Schnittdarstellung eines Beispiels der integrierten Schaltung von 5A. Die Schnittdarstellung ist zwischen IV und IV', wie ebenfalls in 5A gezeigt, geführt. Der rechte Teil von 5B veranschaulicht eine Speicherkomponente bzw. ein Speicherbauelement 404, die bzw. das beispielsweise die in den 2B oder 3A oder 3B dargestellte Struktur haben kann. Gemäß dem in 5B gezeigten Ausführungsbeispiel ist der Speichertransistor 405 als ein Lateraltransistor ausgeführt. Eine Vielzahl von ersten Trenches 130 und zweiten Trenches 1311 , ..., 131n sind in einer ersten Hauptoberfläche 110 eines Halbleitersubstrats 100 angeordnet. Gemäß dem in den 5A und 5B gezeigten Ausführungsbeispiel können die ersten Trenches 130 untereinander bzw. zwischenverbunden sein, um einen einzigen Trench zu bilden, der Trenchteile, die sich in der x-Richtung erstrecken, und Trenchteile, die sich in der y-Richtung erstrecken, aufweist. Ein Steuergate 410 ist in einem unteren Teil der ersten Trenches in der Speicherkomponente angeordnet. Weiterhin ist ein Floating-Gate 420 in einem oberen Teil von jedem der Trenches 130 angeordnet, wobei das Floating-Gate 420 von dem Steuergate 410 isoliert ist. Ein Sourcebereich 430 ist benachbart zu der ersten Hauptoberfläche 110 vorgesehen. Ein Bodybereich 450 ist unterhalb des Sourcebereiches 430 angeordnet. Eine dünne Tunneloxidschicht 415 ist zwischen dem Floating-Gate 420 und dem Sourcebereich 430 sowie zwischen dem Floating-Gate 420 und dem Bodybereich 450 vorgesehen. Der Sourcebereich 430 ist elektrisch mit der leitenden Schicht 495 mittels eines ersten Kontakts 470 gekoppelt. Der linke Teil von 5B zeigt ein Beispiel einer Leistungskomponente bzw. eines Leistungsbauelements 402. Eine Vielzahl von Leistungstransistoren sind parallel zueinander in der Leistungskomponente 402 angeordnet. Jeder der Leistungstransistoren umfasst einen Sourcebereich 471 und einen Drainbereich 477, der an einer zweiten Hauptoberfläche 140 des Halbleitersubstrats 100 vorgesehen ist. Eine Gateelektrode 473 befindet sich in jedem der Trenches 1311 , ..., 131n , wobei die Gateelektrode 473 von einem benachbarten Bodybereich 478 mittels eines Gatedielektrikums 472 isoliert ist. Eine Feldplatte 474 ist in einem unteren Trenchbereich angeordnet, wobei die Feldplatte 474 von einem benachbarten Halbleitermaterial mittels einer Felddielektrikumschicht 476 isoliert ist. Ein Driftbereich 479 ist unterhalb von jedem der Bodybereiche 478 vorgesehen.
  • Wenn der Leistungstransistor in einem Ein- bzw. Einschaltzustand betrieben ist, wird ein leitender Kanal in dem Bodybereich 478 gebildet, der benachbart zu der Gateelektrode 473 angeordnet ist. Demgemäß fließt ein Strom von dem Sourcebereich 471 zu dem Drainbereich 477 über den in dem Bodybereich 478 gebildeten leitenden Kanal und den Driftbereich 479. Wenn eine Aus-Spannung an die Gateelektrode 573 angelegt ist, wird kein leitender Kanal gebildet, und aufgrund des Vorhandenseins der Feldplatte 474 können Ladungsträger in den Driftbereichen 479 rasch entfernt werden, so dass kein Stromfluss zwischen dem Sourcebereich 471 und dem Drainbereich 477 stattfindet.
  • Gemäß Ausführungsbeispielen der vorliegenden Erfindung können das Bilden der Speicherkomponenten 404 und das Bilden der Leistungskomponente 402 durch Verwenden von verbundenen bzw. gemeinsamen Prozessmethoden vorgenommen werden. Beispielsweise können die ersten und zweiten Trenches 130, 1311 , ..., 131n geätzt werden, indem ein einziges Ätzverfahren verwendet wird. Es ist zu bemerken, dass gemäß Ausführungsbeispielen der erste Trench 130 und die zweiten Trenches 131 sich ungefähr oder nahezu in die gleiche Tiefe erstrecken können. Weiterhin kann das Verfahren zum Bilden des Steuergates 410 und der Feldplatte 474 durch gemeinsame bzw. verbundene Prozessschritte ausgeführt werden. Beispielsweise kann ein einziges leitendes Material abgeschieden bzw. aufgetragen werden, um das Steuergate 410 und die Feldplatte 474 zu bilden.
  • Darüber hinaus können die dielektrische Schicht 425 und die Felddielektrikumschicht 476 durch verbundene bzw. gemeinsame Prozessschritte gebildet werden. Beispielsweise kann ein einziger thermischer Oxidationsschritt vorgenommen werden, um die dielektrische Schicht 425 und die Felddielektrikumschicht 476 zu bilden. Nach Bilden des Steuergates 410 und der Feldplatte 474 in dem unteren Teil der Trenches 130, 1311 , ..., 131n können die Zwischendielektrikumschicht 464 und 466, die zwischen dem unteren leitenden Material und dem oberen leitenden Material in jedem der Trenches gebildet sind, durch gemeinsame bzw. verbundene Verarbeitungsschritte erzeugt werden. Beispielsweise kann die Zwischendielektrikumschicht 464 in der Speicherkomponente einen ONO-Schichtstapel aufweisen, und die Zwischendielektrikumschicht 466 in der Leistungskomponente kann Siliziumoxid umfassen. Gemäß dem Ausführungsbeispiel können die Zwischendielektrikumschicht 466 in der Leistungskomponente 402 und wenigstens eine Siliziumoxidschicht des ONO-Schichtstapels in der Speicherkomponente 404 durch gemeinsame bzw. verbundene Verarbeitungsschritte gebildet werden. Zusätzlich kann das leitende Material zum Bilden des Floating-Gates 420 und der Gateelektrode 473 durch gemeinsame bzw. verbundene Verarbeitungsschritte gebildet werden. Weiterhin kann das leitende Material in den ersten und zweiten Trenches durch gemeinsame bzw. verbundene Verarbeitungsschritte rückgeätzt werden.
  • Als ein Ergebnis kann sich beispielsweise das Steuergate 410 in jedem der ersten Trenches 130 bis zu der gleichen Höhe, gemessen von der ersten Hauptoberfläche 110 des Halbleitersubstrats, wie die Feldplatte 474 in den zweiten Trenches 1311 , ...,131n erstrecken. Weiterhin kann sich das Floating-Gate 420 in jedem der ersten Trenches bis zu der gleichen Tiefe, gemessen von der Substratoberfläche 110, wie die Gateelektrode 473 in den zweiten Trenches 1311 , ..., 131n erstrecken. Danach können, wie üblich ist, weitere Prozessschritte vorgenommen werden, um die Source- und Drainbereiche sowie weitere dotierte Bereiche festzulegen.
  • 6 zeigt schematisch ein Flussdiagramm eines Verfahrens zum Herstellen einer integrierten Schaltung. Wie dargestellt ist, umfasst das Verfahren ein Bilden eines Leistungstransistors S10 in einem Halbleitersubstrat mit einer ersten Hauptoberfläche und ein Bilden einer Speichervorrichtung S20 in dem Halbleitersubstrat. Das Bilden der Speichervorrichtung S20 kann ein Bilden eines ersten Trenches S21 in der ersten Hauptoberfläche des Halbleitersubstrats, ein Bilden eines Steuergates S22 in einem unteren Teil des ersten Trenches, ein Bilden eines Floating-Gates S23 in dem ersten Trench oberhalb des Steuergates, um von dem Steuergate isoliert zu sein, und ein Bilden eines Sourcebereiches eines ersten Leitfähigkeitstyps, eines Bodybereiches eines zweiten Leitfähigkeitstyps sowie eines Drainbereiches des ersten Leitfähigkeitstyps in dem Halbleitersubstrat S24 umfassen. Gemäß einem Ausführungsbeispiel können Komponenten des Leistungstransistors und Komponenten der Speichervorrichtung durch verbundene bzw. gemeinsame Prozessschritte gebildet werden. Beispielsweise kann das Bilden des Leistungstransistors S10 ein Bilden eines zweiten Trenches S11 in der ersten Hauptoberfläche des Halbleitersubstrats umfassen, und die ersten und die zweiten Trenches können durch gemeinsame bzw. verbundene Prozessverfahren gebildet werden. Weiterhin kann das Füllen der ersten und zweiten Trenches durch verbundene bzw. gemeinsame Prozessverfahren durchgeführt werden.
  • Gemäß dem oben erläuterten Verfahren kann eine Speichervorrichtung mittels Prozessmethoden hergestellt werden, die zum Herstellen des Leistungstransistors vorgenommen werden. Als eine Konsequenz kann die Speichervorrichtung ohne merkliche Steigerung von Prozessschritten und ohne signifikante Erhöhung von Kosten hergestellt werden.
  • Weitere Ausführungsbeispiele der Erfindung können realisiert werden. Beispielsweise können weitere Ausführungsbeispiele jegliche Unterkombination von Merkmalen, die in den Patentansprüchen angegeben sind, oder jegliche Unterkombination von Elementen, die in den oben gegebenen Beispielen erläutert sind, umfassen.

Claims (17)

  1. Speichervorrichtung, die in einem Halbleitersubstrat (1) ausgebildet ist, das eine erste Hauptoberfläche (110) aufweist, wobei die Speichervorrichtung umfasst: ein Steuergate (210) in einem unteren Teil eines in der ersten Hauptoberfläche (110) ausgebildeten ersten Trenches (130), ein Floating-Gate (220), das in dem ersten Trench (130) oberhalb des Steuergates (210) und von dem Steuergate (210) isoliert angeordnet ist, wobei das Floating-Gate potentialfrei ist und das Potential des Floating-Gates durch Injizieren von Ladungsträgern veränderbar ist, und einen Sourcebereich (230) eines ersten Leitfähigkeitstyps, einen Bodybereich (250) eines zweiten Leitfähigkeitstyps und einen Drainbereich (240) eines ersten Leitfähigkeitstyps, wobei ein Teil des Bodybereiches (250) benachbart zu dem Floating-Gate (220) angeordnet ist.
  2. Speichervorrichtung nach Anspruch 1, weiterhin umfassend: einen ersten Kontakt (270), der elektrisch mit dem Sourcebereich (230) gekoppelt ist, und einen zweiten Kontakt (280), der elektrisch mit dem Drainbereich (240) gekoppelt ist, wobei der erste Kontakt (270) und der zweite Kontakt (280) an der ersten Hauptoberfläche (110) angeordnet sind.
  3. Speichervorrichtung nach Anspruch 1 oder 2, bei der der Source- und Drainbereich (230, 240) an der ersten Hauptoberfläche (110) angeordnet sind.
  4. Speichervorrichtung nach Anspruch 3, bei der der Source- und Drainbereich (230, 240) benachbart zu der ersten Hauptoberfläche (110) angeordnet sind.
  5. Speichervorrichtung nach einem der Ansprüche 1 bis 4, bei der der Source- und Drainbereich benachbart zu dem ersten Trench (130) angeordnet sind.
  6. Speichervorrichtung nach einem der Ansprüche 1 bis 5, bei der das Floating-Gate (220) von einem benachbarten Halbleitersubstratmaterial durch ein dielektrisches Material (225) isoliert ist.
  7. Speichervorrichtung nach Anspruch 6, bei der das dielektrische Material (225) eine erste Dicke in einem ersten Bereich und eine zweite Dicke in einem zweiten Bereich aufweist, wobei der erste Bereich zwischen dem Bodybereich (250) und dem Floating-Gate (220) und der zweite Bereich zwischen dem Floating-Gate (220) und einem vom Bodybereich (250) verschiedenen Halbleitersubstratmaterial angeordnet sind.
  8. Speichervorrichtung nach einem der Ansprüche 1 bis 7, bei der der erste Trench (130) erste Teile, die sich längs einer ersten Richtung parallel zur ersten Hauptoberfläche (110) erstrecken, aufweist, wobei eine Mesa zwischen ersten Teilen definiert ist, wobei der Sourcebereich (230), der Bodybereich (250) und der Drainbereich (250) in der Mesa angeordnet sind.
  9. Speichervorrichtung nach einem der Ansprüche 1 bis 8, bei der ein Bereich von Source- und Drainbereich (230, 240) unter einem größeren vertikalen Abstand von der ersten Hauptoberfläche (110) des Halbleitersubstrats (100) als der andere Bereich von Source- und Drainbereich (230, 240) angeordnet ist.
  10. Speichervorrichtung nach einem der Ansprüche 1 bis 8, bei der Source- und Drainbereich (230, 240) unter angenähert dem gleichen vertikalen Abstand von der ersten Hauptoberfläche (110) des Halbleitersubstrats (100) angeordnet sind.
  11. Integrierte Schaltung, die in einem Halbleitersubstrat (100) mit einer ersten Hauptoberfläche (110) ausgebildet ist, wobei die integrierte Schaltung umfasst: einen Leistungstransistor (402) und eine Speichervorrichtung (404) nach einem der Ansprüche 1 bis 10.
  12. Integrierte Schaltung nach Anspruch 11, bei der der Leistungstransistor einen Leistungsvorrichtungs-Sourcebereich (471), einen Leistungsvorrichtungs-Drainbereich (477), einen Leistungstransistor-Bodybereich (478) und eine Gateelektrode (473) aufweist, wobei die Gateelektrode (473) in einem in der ersten Hauptoberfläche (110) des Halbleitersubstrats (100) gebildeten zweiten Trench (1311, ..., 131n) angeordnet ist.
  13. Integrierte Schaltung nach Anspruch 11 oder 12, bei der der erste und der zweite Trench (130, 1311, ..., 131n) die gleiche Tiefe haben.
  14. Verfahren zum Herstellen einer integrierten Schaltung, umfassend: Bilden (S10) eines Leistungstransistors (402) in einem Halbleitersubstrat (100) mit einer ersten Hauptoberfläche (110), und Bilden (S20) einer Speichervorrichtung (404) in dem Halbleitersubstrat (100), wobei das Bilden der Speichervorrichtung (404) umfasst: Bilden (S21) eines ersten Trenches (130) in der ersten Hauptoberfläche (110) des Halbleitersubstrats (100), Bilden (S22) eines Steuergates (410) in einem unteren Teil des ersten Trenches (130), Bilden (S23) eines Floating-Gates (420) in dem ersten Trench (130) oberhalb des Steuergates (410), um von dem Steuergate (410) isoliert zu sein, wobei das Floating-Gate potentialfrei ist und das Potential des Floating-Gates durch Injizieren von Ladungsträgern veränderbar ist, und Bilden eines Sourcebereiches (430) eines ersten Leitfähigkeitstyps, eines Bodybereiches (450) eines zweiten Leitfähigkeitstyps und eines Drainbereiches (440) des ersten Leitfähigkeitstyps in dem Halbleitersubstrat (100).
  15. Verfahren nach Anspruch 14, bei welchem Komponenten des Leistungstransistors (402) und Komponenten der Speichervorrichtung (404) durch gemeinsame oder verbundene Prozessschritte gebildet werden.
  16. Verfahren nach Anspruch 14 oder 15, bei welchem das Bilden (S10) des Leistungstransistors (402) umfasst: Bilden (S11) eines zweiten Trenches (1311, ..., 131n) in der ersten Hauptoberfläche (110) des Halbleitersubstrats (100) .
  17. Verfahren nach Anspruch 16, bei welchem der erste und der zweite Trench (130, 1311, ..., 131n) durch gemeinsame oder verbundene Prozessverfahren gebildet werden.
DE102014100707.7A 2013-01-31 2014-01-22 Speichervorrichtung, integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung mit einem Leistungstransistor und einer Speichervorrichtung Active DE102014100707B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/754,997 US8710575B1 (en) 2013-01-31 2013-01-31 Semiconductor device, integrated circuit and method of manufacturing an integrated circuit
US13/754,997 2013-01-31

Publications (2)

Publication Number Publication Date
DE102014100707A1 DE102014100707A1 (de) 2014-07-31
DE102014100707B4 true DE102014100707B4 (de) 2020-02-27

Family

ID=50514216

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014100707.7A Active DE102014100707B4 (de) 2013-01-31 2014-01-22 Speichervorrichtung, integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung mit einem Leistungstransistor und einer Speichervorrichtung

Country Status (3)

Country Link
US (1) US8710575B1 (de)
CN (1) CN103972301B (de)
DE (1) DE102014100707B4 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8508994B2 (en) * 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
KR102164542B1 (ko) * 2014-05-21 2020-10-12 삼성전자 주식회사 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717205B2 (en) * 2000-08-27 2004-04-06 Infineon Technologies Ag Vertical non-volatile semiconductor memory cell and method for manufacturing the memory cell
US20100123189A1 (en) * 2008-11-14 2010-05-20 Prasad Venkatraman Semiconductor component and method of manufacture

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5399516A (en) * 1992-03-12 1995-03-21 International Business Machines Corporation Method of making shadow RAM cell having a shallow trench EEPROM
KR0166840B1 (ko) * 1995-05-12 1999-01-15 문정환 리세스 채널 구조를 갖는 반도체 소자 및 그의 제조방법
US6087222A (en) * 1998-03-05 2000-07-11 Taiwan Semiconductor Manufacturing Company Method of manufacture of vertical split gate flash memory device
US6147377A (en) * 1998-03-30 2000-11-14 Advanced Micro Devices, Inc. Fully recessed semiconductor device
US6087695A (en) * 1999-08-20 2000-07-11 Worldwide Semiconductor Mfg Source side injection flash EEPROM memory cell with dielectric pillar and operation
TW543195B (en) * 2002-06-12 2003-07-21 Powerchip Semiconductor Corp Split-gate flash memory structure and method of manufacture
US7375393B1 (en) * 2005-01-27 2008-05-20 National Semiconductor Corporation Non-volatile memory (NVM) retention improvement utilizing protective electrical shield
KR100702012B1 (ko) * 2005-03-22 2007-03-30 삼성전자주식회사 매립막 패턴들을 갖는 에스. 램들 및 그 형성방법들
KR20080048313A (ko) * 2006-11-28 2008-06-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20090032236A (ko) * 2007-09-27 2009-04-01 주식회사 동부하이텍 플래시 메모리 소자 및 그의 제조 방법
JP2010118530A (ja) * 2008-11-13 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
US8907415B2 (en) * 2011-05-16 2014-12-09 Force Mos Technology Co., Ltd. High switching trench MOSFET

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717205B2 (en) * 2000-08-27 2004-04-06 Infineon Technologies Ag Vertical non-volatile semiconductor memory cell and method for manufacturing the memory cell
US20100123189A1 (en) * 2008-11-14 2010-05-20 Prasad Venkatraman Semiconductor component and method of manufacture

Also Published As

Publication number Publication date
US8710575B1 (en) 2014-04-29
DE102014100707A1 (de) 2014-07-31
CN103972301A (zh) 2014-08-06
CN103972301B (zh) 2017-01-11

Similar Documents

Publication Publication Date Title
DE102013110180B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102016114573B4 (de) Dreidimensionale Halbleitervorrichtungen mit einem Hohlraum zwischen einer Kanalstruktur und einer Rückstandsschicht
DE102013022570B4 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE102013103115B4 (de) Speichervorrichtungen mit vertikalen bipolaren Sperrschichttransistoren als Zugriffselemente für Speicherelemente und Verfahren zu deren Herstellung
DE10336876B4 (de) Speicherzelle mit Nanokristallen oder Nanodots und Verfahren zu deren Herstellung
DE102016100024A1 (de) RRAM-Zelle mit PMOS-Zugriffstransistor
DE102016101679B4 (de) Halbleitervorrichtung mit einem lateralen Transistor
DE102013114842A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102015121497B4 (de) Halbleitervorrichtung mit einem ersten gategraben und einem zweiten gategraben
DE102011080351A1 (de) Halbleitereinrichtung mit einer lateralen Diode
DE102014109846A1 (de) Leistungs-MOSFET und Verfahren zum Herstellen eines Leistungs-MOSFET
DE102014107295B4 (de) Halbleitervorrichtung, verfahren zum herstellen einer halbleitervorrichtung und integrierte schaltung
DE102014108790B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit Vorrichtungstrennungsstrukturen und Halbleitervorrichtung
DE102014100877B4 (de) Integrierte Schaltung, Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102016103243A1 (de) Halbleitereinrichtung und verfahren zum herstellten derselben
DE102008021396A1 (de) Speicherzelle
DE102013113540B4 (de) Transistorzellenanordnung mit halbleiterdiode
DE102017129955B4 (de) Halbleitervorrichtung mit einem barrierengebiet sowie elektrische vorrichtung
DE102016113837B4 (de) Halbleiterbauelement, Verfahren zum Testen eines Halbleiterbauelements und Verfahren zum Bilden eines Halbleiterbauelements
DE102014100707B4 (de) Speichervorrichtung, integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung mit einem Leistungstransistor und einer Speichervorrichtung
DE102016113393A1 (de) Halbleitervorrichtung, die ein Transistor-Array und ein Abschlussgebiet enthält, und Verfahren zum Herstellen solch einer Halbleitervorrichtung
DE102015108568A1 (de) Halbleitervorrichtung mit trenchstrukturen
DE102016107203A1 (de) Leistungshalbleiterbauelementgraben mit Feldplatte und Gateelektrode
DE102016104757B4 (de) Halbleitertransistor und Verfahren zum Bilden des Halbleitertransistors
DE102017128241B3 (de) Layout für einen Nadelzellengraben-MOSFET und Verfahren zu dessen Verarbeitung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115000

Ipc: H01L0027115560

R020 Patent grant now final
R082 Change of representative
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115560

Ipc: H10B0041270000