KR20030070817A - 동적 랜덤 액세스 메모리 - Google Patents

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버트샤히드
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Abstract

동적 랜덤 액세스 메모리는 각각 활성 영역 내의 네 개의 셀로 이루어진 클러스터 배열 내의 실리콘 칩 내에 형성된다. 각 활성 영역은 두 개의 크로스바의 네 개의 단부에 수직 트렌치를 갖는 십자형태를을 갖는다. 두 개의 크로스바가 교차하는 활성 영역의 중앙 영역은 클러스터의 네 개의 트랜지스터의 공통의 활성 영역의 역할을 한다. 베이스 영역의 상부는 네 개의 트랜지스터를 위한 공통의 드레인의 역할을 하고, 각 트랜지스터는 저장 커패시터를 제공하는 이와 관련된 수직 트렌치의 벽을 따라 별개의 채녈을 갖는다. 각 클러스터는 공통의 비트 라인과 네 개의 별개 워드 라인 컨택을 포함한다.

Description

동적 랜덤 액세스 메모리{DYNAMIC RANDOM ACCESS MEMORY}
DRAM 용량을 증가시키는 방향으로의 계속적인 추세에 있다. 이러한 용량 증가는 메모리 셀들의 표면 영역을 감소시키고 DRAM을 수용하는 실리콘 칩 내의 어레이의 크기를 증가시키는 팩킹 밀도(packing density)를 증가시킴으로써 잘 달성된다.
팩킹 밀도를 증가시키기 위하여 여러가지 기술을 사용하고 있다. 하나의 기술은 셀의 저장 장소의 역할을 하는 커패시터를 형성하기 위한 수직 트렌치(vertical trench)를 사용하는 것이었다. 다른 기술은 커패시터를 제공하는 수직 트렌치의 측벽 위에 형성된 수직 트랜지스터(vertical transistor)를 스위치 트랜지스터(switch transistor)로 사용하는 것이었다. 다른 기술은 한 쌍의 메모리 셀을 포함하는 단일 활성 영역(single active area) 내에 형성된 한 쌍의 스위치 트랜지스터를 위한 공통의 드레인(drain)과 공통의 비트 라인(bit line)을 사용하는 것이었다. 또 다른 기술은 보다 효과적인 팩킹을 허용하기 위하여 셀의 활성 영역을 위한 특별한 형태와 레이아웃(layout)을 포함하였다.
본 발명은 동적 랜덤 액세스 메모리(DRAM), 특히 DRAM 내의 셀들의 밀도를 증가시키기 위한 DRAM 내의 메모리 셀의 레이아웃 및 상호 접속에 관한 것이다.
도 1은 DRAM에 사용된 표준 단일 메모리 셀(standard single memory cell)의 기본 회로를 개략적으로 나타낸다.
도 2는 본 발명의 특징인 네 개의 메모리 셀의 단일 클러스터의 기본 회로를 개략적으로 나타낸다.
도 3 내지 8은 DRAM을 수용하는 실리콘 칩의 서로 다른 개략적인 평면도이고, 본 발명에 따른 DRAM의 상부 표면 위에 다른 상호 접속층의 레이아웃을 기술하는데 사용될 것이다.
도 9는 본 발명에 따른 DRAM 내의 네 개의 클러스터 내의 활성 영 내에 사용되는 메모리 셀의 전형적인 형태인, 수직 트렌치와 그 벽을 따라 연장되는 채널을 갖는 수직 트랜지스터를 포함하는 셀의 수직 단면도를 나타낸다.
본 발명은 DRAM을 형성하는 어레이의 셀을 위한 신규의 레이아웃과 상호 접속 패턴(interconnection pattern)을 제공한다. 이 레이아웃의 특성은 단일 활성 영역 내에 네 개의 클러스터(cluster) 내에 셀이 형성되는 것이다. 클러스터의 네 개의 트랜지스터의 각각은 자신의 저장 커패시터, 유리하게는 수직 트렌치 커패시터를 갖는다. 네 개의 트랜지스터는 네 개의 개별적인 채널 내에 형성된 공통의 베이스 영역(base region)을 공유하며, 각각이 다른 수직형 트렌치의 측벽(side wall)을 따라 연장하는 수직 채널(vertical channel)인 것이 유리하다. 각 트랜지스터는 이와 관련된 트렌치 커패시터의 내부 플레이트(plate)에 전기적으로 접촉하는 자신의 소스를 가지며, 이 소스는 베이스 영역 내에 유리하게 매립된다. 유리하게는 네 개의 트랜지스터의 드레인은 단일 표면층 내의 베이스 영역의 상부 표면에 병합되어 단일 비트 라인(single bit line)이 이러한 병합된 드레인에 의하여 클러스터의 네 개의 트랜지스터 각각을 어드레스(address)할 수 있다. 다른 워드 라인(word line)은 클러스터의 네 개의 트랜지스터의 네 개의 게이트에 연결된다. 게이트-워드 라인 접속(gate-word line connection)의 수를 감소시키기 위하여, 다른 활성 영역 클러스터로부터의 각각 네 개의 다른 트랜지스터의 게이트는 워드 라인에 공통의 컨택(contact)을 공유한다. 유리하게는 단일 워드 라인에 상호 접속될 네 개의 트랜지스터의 게이트 전도체(gate conductor)에 공통의 컨택층(common contact layer)을 제공하여 행해진다.
상기 구조를 달성하기 위하여, 유리하게는 클러스터의 네 개의 트랜지스터를 수용하는 활성 영역을 네 개의 수직 트렌치의 사이트(site) 내의 두 개의 크로스바(crossbar)의 네 개의 단부를 가지게 십자 형태(cross-like shape)로 형성한다. 유리하게는, DRAM을 수용하는 대부분의 반도체 칩 내에 얕은 유전체 트렌치(shallow dielectric trench)는 활성 영역들을 서로 격리(isolation)한다.
바람직하게는, 활성 영역들은 각 워드 라인이 일직선이 되고 단일 컨택에 의하여 네 개의 다른 활성 영역들 내의 네 개의 다른 트랜지스터의 게이트 전도체에 전기적 연결을 하도록 배치된다. 부가적으로, 바람직하게는 활성 영역은 비트 라인이 일직선이 되고 칩의 표면 위의 워드 라인에 실질적으로 직각으로 연장됨으로써 클러스터의 네 개의 트랜지스터의 병합된 드레인 컨택에 접촉할 수 있도록 배치된다.
일 실시예의 관점에서, 본 발명은 다수의 분리된 활성 영역 내에 형성된 반도체 칩을 포함하는 동적 랜덤 액세스 메모리에 있어서, 활성 영역 각각은 네 개의 스위치 트랜지스터와 네 개의 저장 커패시터의 클러스터를 포함하고, 네 개의 트랜지스터 각각은 개별적인 소스와 게이트를 포함하고 공통의 드레인과 베이스 영역을 공유하며, 각 트랜지스터의 게이트가 소스와 관련된 트랜지스터의 공유된 드레인 사이를 연장하는 분리된 채널을 베이스 영역 내에 형성하도록 구성되고 관련된 워드 라인에 연결되며, 각 트랜지스터의 소스는 이와 관련된 저장 커패시터의 저장노드에 연결되며, 클러스터의 각 트랜지스터의 상기 공통의 드레인은 공통의 비트 라인에 연결되는 동적 랜덤 액세스 메모리에 관한 것이다.
다른 실시예의 관점에서, 본 발명은 두 개의 교차하는 크로스바를 갖는 실질적으로 십자가 형태의 활성 영역을 포함하는 동적 랜덤 액세스 메모리에 사용하기 위한 네 개의 트랜지스터의 메모리 셀 클러스터에 있어서, 두 개의 크로스바의 각 단부가 수직 트렌치 커패시터를 포함하고 트렌치들 사이에 공통의 베이스 영역을 포함하며, 베이스 영역은 네 개의 수직 트랜지스터를 포함하고, 수직 트랜지스터 각각은 다른 트렌치의 측벽을 따라 동적중에 그 사이에 채널이 유도되는 소스와 드레인을 가지며, 네 개의 소스는 베이스 영역에 의해 서로 격리되며, 상기 네 개의 드레인은 베이스 영역의 상부 표면에 함께 병합되는 것을 특징으로 하는 메모리 셀 클러스터에 관한 것이다.
본 발명은 첨부된 도면을 참조하여 다음의 보다 상세한 설명으로부터 보다 잘 이해될 것이다.
도 1은 종래의 DRAM에 사용된 잘 알려진 메모리 셀을 개략적으로 나타내고 있다. 메모리 셀은 적절한 전압이 여러 전극에 인가될 때 베이스 영역 내에 채널을 형성하기 위해 제공되는 게이트(13), 소스(11) 및 드레인(12)을 갖는 N-채널 MOSFET의 전형적인 형태의 스위치(10)를 포함한다. 스위치와 직렬인 커패시터는 셀의 저장 노드(storage node)를 제공한다. 워드 라인(W.L.)(16)은 게이트(13)에 제어 신호를 인가하고, 비트 라인(B.L.)(17)은 읽기 및 쓰기 작동 동안에 소스와 그 역할을 계속적으로 반전시킴에도 불구하고, 드레인으로서 일반적으로 나타내어진 트랜지스터의 단자(terminal)(12)에 다른 제어 전압을 인가한다. 소스로서 일반적으로 나타내어진 트랜지스터의 다른 단자(11)는 커패시터의 하나의 플레이트(plate)(14A)에 연결되며, 전형적으로 플레이트는 수직 트렌치 커패시터 내에 도전성 충진물에 의해 형성된다. 커패시터의 다른 플레이트(14B)는 기준 전위(reference potential)의 점(19)에 연결되고, 이것은 전형적으로 대부분의 실리콘 칩에 의해 제공되는 그라운드(ground)이다.
도 2는 본 발명에 따른 반도체 몸체, 예를 들어 실리콘의 단일 활성 영역 내에 네 개의 메모리 셀의 클러스터(20)를 나타내는 회로 구성을 개략적으로 나타낸다. 각 메모리 셀은 도 1에 도시된 것과 같은 종류이고 스위치 트랜지스터(switch transistor)와 저장 커패시터(storage capacitor)를 포함한다. 도시된 바와 같이, 네 게이트(21A, 21B, 21C 및 21D)는 워드 라인(W.L.1, W.L.2, W.L.3 및 W.L.4)에 각각 연결된다. 네 개의 드레인(23A, 23B, 23C 및 23D)는 공통의 비트 라인(B.L.)(24)에 연결된다. 네 개의 소스(25A, 25B, 25C 및 25D)는 분리된 저장 커패시터(26A, 26B, 26C 및 26D)에 의하여 그라운드(28)로 나타낸 기준 전위의 점에 각각 연결된다.
도 3은 상기한 바와 같이 네 개의 메모리 셀의 클러스터를 수용하도록 설계된 활성 영역(31)의 레이아웃을 나타내는 실리콘 칩(30) 일부의 개략적인 평면도이다. 도시한 바와 같이, 활성 영역(31) 각각은 중앙 영역(32)에 대하여 대칭적으로 위치한 동일한 날개(wing)(34A, 34B, 34C 및 34D)가 확장된 중앙 영역(32)을 포함한다. 활성 영역의 형태는 네 개의 날개를 형성하는 두 개의 동일한 크로스바로 이루어진 대칭적인 십자로 묘사하는 것이 편리할 것이다. 두 개의 크로스바의 각 날개는 종래 디자인의 저장 커패시터를 제공하는 별개의 수직 트렌치를 수용할 것이다.
도 4는 각 활성 영역(32)의 네 개의 날개 각각에 형성되는 개별적인 수직 트렌치(37)의 위치를 나타내는 도 3의 레이아웃의 개략적인 평면도이다.
도 5는 각각 클러스터 내의 네 개의 트랜지스터 중의 선택된 하나의 게이트도전체를 접촉하는 게이트 컨택층(40) 그 위에 놓여졌던 도 3의 레이아웃의 개략적인 평면도이다. 각 활성 영역(31)은 그 위에 개별적인 네 개의 게이트 컨택층(40)을 겹쳐 놓는다. 예시적 목적을 위하여, 두 개의 중앙에 나타내어진 활성 영역(31)(참조 번호(31)에 밑줄 그어진 것으로 나타내어진) 각각은 각각의 날개(34A, 34B, 34C 및 34D)에 전기적으로 접촉하는 개별적인 게이트층(40)을 가진다.
도 6에 도시된 바와 같이, 각 게이트 컨택층(40) 위에 놓여진 좁은 워드 라인 컨택 플러그(41)는 각 클러스터의 선택된 트랜지스터와 관련된 워드 라인(42)에 의해 접촉될 것이다. 컨택 플러그(41)에 의해 제공된 이 좁아진 부분은 워드 라인들(42)의 더 가까운 공간을 허용하는데 유용하다.
도 7은 각 클러스터의 네 개의 트랜지스터의 각각의 공통 베이스 영역의 상부에 각각의 공통의 드레인 영역에 비트 라인 컨택(50)이 도 5에 도시된 레이아웃 위에 놓여진 것을 나타내고 있다. 비트 라인 컨택(50)과 이하의 도 8을 참조하여 설명될 비트 라인(62)은 전형적으로 워드 라인(42)으로부터 비전기적으로 격리시킨다.
도 8은 도 7에 도시된 레이아웃 위에 놓여진 비트 라인(62)을 나타내고 있다. 각 비트 라인(62)은 워드 라인(42)에 직각이 되도록 그 위를 지난다. 전형적으로, 비트 라인들을 적당한 금속으로 이루어지고, 워드 라인 위를 지날 때 워드 라인으로부터 적절히 격리된다. 워드 라인(42)은 도 6에 도시된 게이트 접촉층(40)과 도 6에 도시된 좁은 워드 라인 플러그(40) 모두에 대하여 기울어져있게 보일 수 있다. 워드 라인(42)의 기울기를 주기 위하여, 비트 라인(62)은 워드 라인(42)에 직각이 되도록 기울어 있다. 선택적으로, 활성 영역들은 기울어 있고 워드 라인은 그 활성 영역을 지날 수 있다.
상기한 레이아웃 설계는 여러 형태의 셀에 사용하는데 적합하고, 도 9의 단면에 나타난 종류의 잘 알려진 메모리 셀에 특히 적합하다.
도 9는 전형적으로 p-형 도전성(p-type conductivity)을 갖는 단결정 실리콘(monocrystalline silicon)인 중앙 베이스 영역(71)을 포함하고 베이스 영역(71)의 상부 표면에 위치한 n-형 도전성 병합 드레인(n-type conductivity merged drain)(72)을 포함하는 메모리 셀을 수용하는 실리콘 칩(70)의 단면을 나타낸다. 베이스 영역(71)은 네 개의 날개(wing) 중심에 위치하는데, 이들 중 두 개는 수직 트랜치(73, 74)에 상응하는 것으로 나타내어진다. 이들 수직 트랜치 각각은 이의 커패시터의 유전체로서 제공되고 베이스 영역(71)으로부터 도전성 충진물(conductive fill)을 격리시키는 개별적인 유전체층(75A, 75B) 내에 대부분 둘러싸여 있다. 각 트랜치의 도전성 충진물은 각각 유전체층(76A, 76B)에 의해 두 부분, 상부(73A, 73B)와 하부(74A, 74B)로 나눈다. 하부 각각은 커패시터의 저장 노드로서 제공되고 커패시터의 유전체층 내에 국소적인 개구에 의하여 관련된 트랜지스터의 n-형 소스(79A, 79B)에 도전성 접속을 형성한다. 도전성 충진물의 상부(73A, 73B) 각각은 개별적 관련된 트랜지스터의 베이스 영역(71)의 상부에 위치한 병합 드레인(72)과 소스(79A, 79B) 사이에 연장된 채널을 수직 트랜치의 외벽을 따라 형성하기 위하여 게이트 및 게이트 전극으로서 제공된다. 게이트컨택층(80A, 80B)은 각각 수직 트랜치의 상부 충진물(73A, 73B)의 연장이며, 개별적 도전성 층을 형성하는데 유리하며, 개별적인 워드 라인과 접촉하게 된다(도시하지 않음). 개별적 활성 영역은 얕은 트랜치 격리층(shallow trench isolation layer)(81)에 의해 서로 분리된다.
기술된 종류의 DRAM은 다양한 방법으로 제작될 수 있으며, 본 발명은 그 제작 방법으로부터는 실질적으로 독립적이다.
예를 들어, 본 발명에 따른 DRAM의 레이아웃의 특성을 나타내고 있는 네 개의 메모리 셀의 클러스터는 하기와 같은 프로세스에 의해 실질적으로 제작될 수 있다.
먼저, 앞서 기술한 바와 같이, 네 개의 저장 노드의 그룹의 바람직한 위치가 중앙 베이스 영역의 주위에 적절히 적당히 분산된 네 개의 수직 트렌치 내에 위치하는 웨이퍼를 레이아웃한다. 그리고 나서, 다양한 트랜치와 중앙 영역은 활성 영역을 규정하기 위한 얕은 트랜치 격리에 의해 전기적으로 격리된다. 네 개의 수직 트랜치는 전기적 격리를 제공하기 위하여 트랜치의 측벽을 따라 유전체층으로 형성된다.
그 후, 각각의 트랜치는 전형적으로 도핑된 폴리실리콘(polysilicon)이 전형적으로 도핑된 도전성 물질로 채워지고, 이 때 리세스(recess)는 각 트랜치 내에 형성되어질 필요가 있다. 개구는 전형적으로 도핑된 폴리실리콘 충진물(doped polysilicon fill)로부터 베이스 영역으로의 외방확산(outdiffusion)에 의해 트랜지스터의 개별적인 소스를 형성하기 위하여 커패시터 유전체층의 측벽 내에 형성된다. 그리고 나서, 새로운 유전체층이 트렌치를 채우기 위해 형성되며, 이 충진물은 도전성 충진물의 상부로부터 하부를 격리하기 위하여 제공될 층들을 남기도록 리세싱된다. 다음에, 유전체층은 수직 트랜지스터의 게이트 유전체로서 제공될 유전체층을 제공하기 위하여 트렌치의 노출된 벽의 상부에 형성된다. 트렌치 내의 리세스는 각 트랜지스터의 게이트 및 게이트 도전체를 제공하기 위한 충진물의 상부로서 제공될 도핑된 폴리실리콘으로 다시 채워진다. 드레인은 그 위에 증착된 도전성 층으로부터의 확산에 의해 베이스 영역의 상부에 형성될 수 있다. 또한, 상기한 바와 같이, 워드 라인이 접촉되는 층으로 사용될 좁은 도전성 층이 충진물의 각 상부 위에 형성된다.
그리고 나서, 게이트의 배선(wiring)이 형성될 수 있다. 전형적으로, 이는 전술한 바와 같이, 서로 다른 클러스터로부터 나온 네 개 트랜지스터의 게이트 도전체에 상호 접속되도록 패터닝된 제 1 도전성 층에 의해 이루어진다. 다음으로, 전술한 바와 같이, 워드 라인은 적당히 패터닝된 도전성 층으로부터 형성된다. 활성 영역의 베이스 영역 각각의 상부 표면에 드레인 컨택이 제공될 것이다. 각 클러스터를 위한 공통의 드레인 영역이 드레인 컨택으로부터 외방확산에 의해 형성될 수 있다. 최종적으로, 드레인 영역은 비트 라인에 의해 함께 배선된다. 물론, 적당한 유전층이 비트 라인과 워드 라인 사이에 바람직한 격리를 제공하기 위해 포함될 수 있다.
상기 기술된 특정의 실시예들은 본 발명의 일반적인 원리를 예시한 것이고 본 발명의 정신과 범위에서 벗어남이 없이 장치 내에 여러 가지의 수정이 이루어질수 있음을 이해해야 한다.

Claims (10)

  1. 다수의 분리된 활성 영역이 내부에 형성된 반도체 칩을 포함하는 동적 랜덤 액세스 메모리에 있어서,
    각 활성 영역은 네 개의 스위치 트랜지스터와 네 개의 저장 커패시터의 클러스터를 포함하고, 상기 네 개의 트랜지스터의 각각은 별개의 소스와 별개의 게이트를 포함하고 공통의 드레인과 공통의 베이스 영역을 공유하며, 상기 각 트랜지스터의 게이트는 소스와 관련된 트랜지스터의 상기 공유된 드레인 사이를 연장하는 분리된 채널을 상기 베이스 영역 내에 형성하도록 구성되고 관련된 워드 라인에 접속하며, 각 트랜지스터의 상기 소스는 이와 관련된 저장 커패시터의 상기 저장 노드에 접속하며, 클러스터의 각 트랜지스터의 상기 공통의 드레인은 공통의 비트 라인에 접속하는
    동적 랜덤 액세스 메모리.
  2. 제 1 항에 있어서,
    상기 분리된 활성 영역은 얕은 유전체가 채워진 트렌치에 의해 서로 격리되는
    동적 랜덤 액세스 메모리.
  3. 제 2 항에 있어서,
    상기 저장 커패시터는 수직 트렌치 커패시터인
    동적 랜덤 액세스 메모리.
  4. 제 3 항에 있어서,
    상기 스위치 트랜치스터의 각각은 수직 트랜지스터이고, 상기 각각의 채널은 상기 공통의 베이스 영역 내에 상기 네 개의 수직 트렌치 커패시터 중의 다른 하나의 측벽을 따라 형성되는
    동적 랜덤 액세스 메모리.
  5. 제 2 항에 있어서,
    상기 스위치 커패시터는 수직 트렌치 커패시터이고, 상기 스위치 트랜지스터는 각 트랜지스터의 상기 채널이 상기 수직 트렌치 커패시터 중의 다른 하나의 상기 측벽을 따라 상기 공통의 베이스 영역 내에 연장되는 수직 트랜지스터인
    동적 랜덤 액세스 메모리.
  6. 제 1 항에 있어서,
    각 트랜지스터 게이트는 게이트 도전체와 관련되어 있고, 네 개의 다른 활성 영역으로부터 네 개의 트랜지스터의 그룹의 상기 게이트 도전체는 공통의 워드 라인 컨택층에 연결되고, 워드 라인은 그러한 공통의 워드 라인 컨택층에 의하여 상기 네 개의 활성 영역으로부터 상기 네 개의 트랜지스터의 상기 네 개의 게이트의 각각에 전기적 접속하는
    동적 랜덤 액세스 메모리.
  7. 제 6 항에 따른 동적 랜덤 액세스 메모리에 있어서,
    다수의 워드 라인을 포함하며, 상기 워드 라인 각각은 실질적으로 직선이고 그 경로를 따라 워드 라인층에 연속적으로 전기적 접촉하는
    다이나믹 랜덤 액세스 메모리.
  8. 두 개의 교차하는 크로스바를 갖는 실질적으로 십자 형태인 활성 영역을 포함하는 동적 랜덤 액세스 메모리에 사용되는 네 개의 트랜지스터의 메모리 셀 클러스터에 있어서,
    상기 두 개의 크로스바의 각단은 수직 트렌치 커패시터를 포함하고 상기 트렌치들 사이의 공통의 베이스 영역을 포함하며, 상기 베이스 영역은 네 개의 수직 트랜지스터를 포함하며, 각각의 수직 트랜지스터는 다른 트렌치의 측벽을 따라 위치한 그리고 작동중에 그 사이에 채널이 유도되는 소스와 드레인을 가지며, 상기 네 개의 소스는 상기 베이스 영역에 의해 서로 격리되며, 상기 네 개의 드레인은 상기 베이스 영역의 상부 표면에 함께 병합되는 것을 특징으로 하는 메모리 셀 클러스터.
  9. 제 8 항에 있어서,
    각 수직 트렌치는 서로 전기적으로 격리된 상부와 하부로 나뉘며, 상기 하부의 도전성 충진물은 상기 수직 트렌치 커패시터의 상기 저장 노드이고 상기 관련된 트랜지스터의 상기 소스에 전기적으로 접속되며, 상기 상부의 도전성 충진물은 상기 관련된 트랜지스터의 상기 게이트와 게이트 전극의 역할을 하는
    메모리 랜덤 액세스 메모리.
  10. 제 9 항의 메모리 셀 클러스터가 그 내부에 배열되고, 각 메모리 셀 클러스터는 얕은 트렌치 격리에 의하여 서로 격리되는 메모리.
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