KR102117351B1 - 반도체 장치 - Google Patents

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Abstract

본 기술에 따른 반도체 장치는 리저버 캐패시터를 포함하고, 상기 리저버 캐패시터는 직렬 연결되는 복수 개의 모스 캐패시터를 포함하고, 상기 각 모스 캐패시터는 하나의 웰에 벌크를 공유하는 것을 특징으로 하는 리저버 캐패시터를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 리저버 캐패시터에 관한 것으로, 더욱 상세하게는 복수 개의 캐패시터가 직렬 연결되는 리저버 캐패시터를 포함하는 반도체 장치에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)과 같은 반도체 장치는 잡음으로부터 전압을 안정화시키기 위하여 메모리 블록과 인접한 주변 영역의 여유 공간에 소위 리저버 캐패시터(Reservoir capacitor)라고 불리는 안정화 캐패시터들이 배치된다.
리저버 캐패시터로는 CMOS(Complementary Metal-Oxide Semiconductor) 공정을 이용하여 제조가 가능한 모스 트랜지스터를 이용한 트랜지스터형 구조와, 웰을 이용한 웰형 구조가 널리 사용되고 있다.
상기의 트랜지스터형 리저버 캐패시터는 기판 상에 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 게이트와, 게이트의 양측으로 노출되는 웰 내에 형성되는 소스 및 드레인을 포함한다.
한편, 리저버 캐패시터에는 게이트 절연막이 견딜 수 있는 한계치 이상의 전압이 인가될 수 있다. 이와 같이 게이트 절연막이 견딜 수 있는 이상의 전압이 인가되면, 게이트가 손상될 수 있다. 그리고 게이트가 손상되면 게이트로부터 기판까지의 전류 패스(Current path)가 형성되어 반도체 장치의 불량을 야기할 수 있다.
이를 예방하기 위해 게이트 절연막의 한계치보다 높은 전압이 걸리는 리저버 캐패시터를 설치하기 위해서는 하나의 모스 캐패시터로는 반도체 장치의 불량을 야기할 수 있으므로 복수 개의 모스 캐패시터를 이용할 수 있다. 특히, 도 1 및 도 2에 도시된 바와 같이 모스 캐패시터를 직렬로 연결하는 것이 바람직하다. 여기서 도 1은 종래의 2단 직렬 모스 캐패시터의 회로도이고, 도 2는 도 1의 등가 회로도이다.
각 모스 캐패시터는 게이트-소스, 게이트-바디(벌크), 게이트-드레인 세개의 병렬 캐패시터(cgc,cgb,cgd)로 구성될 수 있다. 그리고 각 모스 캐패시터의 사이즈가 같다는 가정을 하면, 각각의 모스 캐패시터에는 1/n의 전압이 인가된다.
도 3은 종래의 리저버 캐패시터의 배치 설계도이다.
리저버 캐패시터는 도 1 내지 도 3에 도시된 바와 같이, 제1모스 캐패시터(10)와, 이 제1모스 캐패시터(10)와 직렬 연결되는 제2모스 캐패시터(20)를 포함할 수 있다.
제1모스 캐패시터(10)는 R형 웰(3)의 상측에 형성된 제1게이트(11)와, 제1게이트(11)의 양측으로 N형 불순물 주입하여 형성되는 제1소스(13) 및 제1드레인(15)을 포함한다. 즉, 제1모스 캐패시터(10)는 상술한 바와 같이 게이트-소스 캐패시터(cgs1), 게이트-벌크 캐패시터(cgb1), 게이트-드레인 캐패시터(cgd1)가 병렬로 구성될 수 있다. 여기서, R형 웰(3)은 P형 기판(1) 상에 N형 불순물을 주입하여 N형 웰(2)을 형성하고, 다시 2차로 N형 웰(2) 내에 P형 불순물을 주입하여 형성되는 웰이다.
제2모스 캐패시터(20)는 P형 기판(1)의 상측에 형성된 제2게이트(21)와, 제2게이트(21)의 양측으로 N형 불순물을 주입하여 형성되는 제2소스(23) 및 제2드레인(25)을 포함한다. 제2모스 캐패시터(20)는 제1모스 캐패시터(10)와 마찬가지로 게이트-소스 캐패시터(cgs2), 게이트-벌크 캐패시터(cgb2), 게이트-드레인 캐패시터(cgd2)가 병렬로 구성될 수 있다.
즉, 상기의 리저버 캐패시터는 R형 웰(3)에 형성되는 형성되는 제1모스 캐패시터(10)와, P형 기판(1)에 형성되는 제2모스 캐패시터(20)가 직렬로 연결되어 배치되는데, 이와 같은 리저버 캐패시터의 배치는 반도체 장치의 점유면적을 증가시키는 원인이 된다. 다시 말하면, 종래에는 서로 다른 웰 내에 각각의 모스 캐패시터를 형성함에 따라 반도체 장치의 점유면적을 증가시키게 된다.
본 발명의 실시예는 점유면적을 증가시키지 않으면서도 고전압을 원활하게 견딜 수 있는 리저버 캐패시터를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 리저버 캐패시터를 포함하고, 상기 리저버 캐패시터는 직렬 연결되는 복수 개의 모스 캐패시터를 포함하고, 상기 각 모스 캐패시터는 하나의 웰에 벌크를 공유하는 것을 특징으로 하는 리저버 캐패시터를 포함할 수 있다.
본 기술에 의하면, 하나의 웰에 복수 개의 모스 캐패시터를 직렬 연결하여 배치할 수 있으므로, 서로 다른 웰에 각각의 모스 캐패시터를 배치하여 직렬 연결하는 경우 보다 웰과 웰 사이에 필요한 웰 스페이스가 필요치 않으므로 반도체 장치의 점유면적이 줄어들게 된다.
도 1는 종래의 리저버 캐패시터의 회로도이다.
도 2는 도 1에 도시된 회로도의 등가 캐패시터를 도시한 도면이다.
도 3은 종래의 리저버 캐패시터의 배치 설계도이다.
도 4는 본 발명의 실시예에 따른 리저버 캐패시터의 회로도이다.
도 5는 본 발명의 실시예에 따른 리저버 캐패시터의 배치 설계도이다.
도 6은 본 발명의 다른 실시예에 따른 리저버 캐패시터의 회로도이다.
도 7은 도 5에 도시된 회로도의 등가 캐패시터를 도시한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 리저버 캐패시터의 배치 설계도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예에 따른 리저버 캐패시터는 상호 직렬 연결되는 복수 개의 모스 캐패시터를 포함한다. 예를 들면, 리저버 캐패시터는 도 4 및 도 5에 도시된 바와 같이, 제1모스 캐패시터(110)와, 이 제1모스 캐패시터(110)와 직렬 연결되는 제2모스 캐패시터(120)를 포함할 수 있다.
제1모스 캐패시터(110)는 제1게이트(111)와, 제1게이트(111)의 양측으로 형성되는 제1소스(113) 및 제1드레인(115)을 포함할 수 있다. 여기서, 제1게이트(111)는 R형 웰(103)의 상측에 형성될 수 있으며, 제1소스(113) 및 제1드레인(115)은 R형 웰(103) 내에 제1타입 불순물을 주입하여 형성될 수 있다. R형 웰(103)은 제2타입 기판(101) 상에 제1타입 불순물을 주입하여 제1타입 웰(102)을 형성하고, 다시 2차로 제1타입 웰(102) 내에 제2타입 불순물을 주입하여 형성되는 웰이다. 부연하면, 제1게이트(111)는 R형 웰(103) 상에 형성된 게이트 절연막(미도시) 상에 형성된다.
제2모스 캐패시터(120)는 제2게이트(121)와, 제2게이트(121)의 양측으로 형성되는 제2소스(123) 및 제2드레인(125)을 포함할 수 있다. 여기서, 제2게이트(121)는 상술한 제1모스 캐패시터(110)의 동일 웰 내 즉, R형 웰(103)의 상측에 형성될 수 있으며, 제2소스(123) 및 제2드레인(125)은 R형 웰(103) 내에 형성된 제1타입 웰 내에 형성될 수 있다.
다시 말하면, 제1모스 캐패시터(110)와 제2모스 캐패시터(120)는 동일한 웰 내에 각각의 벌크 즉, 채널이 형성될 수 있다.
또, 제1모스 캐패시터(110)의 소스(113)와 제2모스 캐패시터(120)의 소스(123)는 제1배선(131)을 통해 공통 접속된다. 그리고 제1모스 캐패시터(110)의 드레인(115)과 제2모스 캐패시터(120)의 드레인(125)는 제2배선(133)을 통해 공통 접속된다.
즉, 본 발명의 실시예에서 제1모스 캐패시터(110)와 제2모스 캐패시터(120)는 소스, 드레인, 벌크를 상호 공유한다. 그리고 제1모스 캐패시터(110)의 게이트(111)에는 고전압(Vhigh)이 인가되고, 제2모스 캐패시터(120)의 게이트(121)에는 접지 전압(VSS)이 인가된다.
이를 통해 제1모스 캐패시터(110)는 축적모드(Accumulation mode)로 동작하고, 제2모스 캐패시터(120)는 공핍모드(Depletion mode)로 동작할 수 있다. 이 경우 제1,2모스 캐패시터(110,120)의 캐패시턴스는 정확히 일치하지 않지만, 제1,2모스 캐패시터(110,120)의 캐패시턴스 값의 차이가 크지 않으므로 각 모스 캐패시터(110,120)에 비슷한 전압이 인가된다.
한편, 상기의 제1,2모스 캐패시터(110,120)는 NMOS 트랜지스터를 예로 들어 설명하였으나, PMOS 트랜지스터를 적용할 수도 있다. 물론, PMOS 트랜지스터를 적용할 경우에는 제1타입 웰에 각 모스 캐패시터가 배치되는 구조이다.
도 6 내지 도 8을 참조하면, 본 발명의 다른 실시예에 따른 리저버 캐패시터는 제1모스 캐패시터(210)와, 이 제1모스 캐패시터(210)와 직렬 연결되는 제2모스 캐패시터(220)를 포함한다.
제1모스 캐패시터(210)는 제1게이트(211)와, 제1게이트(211)의 양측으로 형성되는 제1소스(213) 및 제1드레인(215)을 포함한다. 여기서, 제1게이트(211)는 제2타입 기판(201) 상측에 형성될 수 있으며, 제1소스(213) 및 제1드레인(215)은 제2타입 기판(201) 내에 제1타입 불순물을 주입하여 형성될 수 있다. 부연하면, 제1게이트(211)는 P형 기판(201) 상에 형성된 게이트 절연막(미도시) 상에 형성된다.
제2모스 캐패시터(220)는 제2게이트(221)와, 제2게이트(221)의 양측으로 형성되는 제2소스(223) 및 제2드레인(225)을 포함한다. 여기서, 제2게이트(211)는 상술한 제1모스 캐패시터(210)의 동일 웰 즉, 제2타입 기판(201) 상측에 형성될 수 있으며, 제2소스(223) 및 제2드레인(225)은 제2타입 기판(201) 내에 제1타입 불순물을 주입하여 형성될 수 있다.
다시 말하면, 제1모스 캐패시터(210)와 제2모스 캐패시터(220)는 동일한 웰 내 즉, P형 기판(201)에 각각의 벌크 즉, 채널을 공유한다.
또, 상기의 구조에서 제1모스 캐패시터(210)의 소스(213)와 드레인(215)은 제1,2배선(231,233)을 통해 제2모스 캐패시터(220)의 게이트(221)와 각각 전기적으로 연결된다. 그리고 제1모스 캐패시터(210)의 게이트(211)에는 고전압(Vhigh)이 인가되고, 제2모스 캐패시터(220)의 소스(223)와 드레인(225)은 제3배선(235)을 통해 접지 전압(VSS)이 인가된다.
즉, 본 발명의 다른 실시예에서 제1모스 캐패시터(210)와 제2모스 캐패시터(220)는 벌크를 상호 공유한다. 그리고 게이트-벌크 간에는 고전압(Vhigh)과 접지 전압(VSS)이 직접 인가된다. 하지만 게이트가 견딜 수 있는 수준에서 Vhigh가 충분히 커지게 되면 소스와 드레인 사이에 채널이 형성될 수 있다. 이때 게이트와 채널 사이에는 Cgc가 형성되고 이는 게이트와 벌크 사이의 전압차와 무관하게 된다. 이를 통해 P형 기판에 두 개의 NMOS 트랜지스터를 배치할 수 있다.
한편, 상기의 다른 실시예에서 제1,2모스 캐패시터(210,220)는 NMOS 트랜지스터를 예로 들어 설명하였으나, 제1타입 기판 상에 두 개의 PMOS 트랜지스터를 배치할 수도 있다.
따라서, 본 발명의 실시예들에서는 하나의 웰에 복수 개의 모스 캐패시터를 직렬 연결하여 배치할 수 있으므로, 서로 다른 웰에 각각의 모스 캐패시터를 배치하여 직렬 연결하는 경우 보다 웰과 웰 사이에 필요한 웰 스페이스가 필요치 않으므로 반도체 장치의 점유면적이 줄어들게 된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기의 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110,210: 제1모스 캐패시터 111,211: 제1게이트
113,213: 제1소스 115,215: 제2소스
120,220: 제2모스 캐패시터 121,221: 제2게이트
123,223: 제2소스 125,225: 제2드레인
131,231: 제1배선 133,233: 제2배선
235: 제3배선

Claims (8)

  1. 리저버 캐패시터를 포함하는 반도체 장치에 있어서,
    상기 리저버 캐패시터는 직렬 연결되는 복수 개의 모스 캐패시터를 포함하고,
    상기 각 모스 캐패시터는 하나의 웰에 벌크를 공유하는 것을 특징으로 하는 리저버 캐패시터를 포함하고,
    상기 각 모스 캐패시터는 게이트-소스 캐패시터, 게이트-벌크 캐패시터, 게이트-드레인 캐패시터가 병렬로 배치되는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수 개의 모스 캐패시터들은 하나의 게이트-벌크 캐패시터를 공유하는 것을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 복수 개의 모스 캐패시터들은 하나의 게이트-드레인 캐패시터와, 하나의 게이트-소스 캐패시터를 각각 공유하는 것을 특징으로 하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 복수 개의 모스 캐패시터들은 제1배선을 통해 각 드레인이 전기적으로 연결되고, 제2배선을 통해 각 소스가 전기적으로 연결된 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 복수 개의 모스 캐패시터 중 하나에는 고전압이 인가되고,
    상기 복수 개의 모스 캐패시터 중 다른 하나에는 접지 전압이 인가된 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 복수 개의 모스 캐패시터들은 어느 하나의 모스 캐패시터의 소스 및 드레인이 제1,2배선을 통해 인접한 모스 캐패시터의 게이트와 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 복수 개의 모스 캐패시터들 중 최선두에 배치되는 모스 캐패시터의 게이트에는 고전압이 인가되고,
    상기 복수 개의 모스 캐패시터들 중 최후에 배치되는 모스 캐패시터의 소스 및 드레인에는 제3배선을 통해 접지 전압이 인가되는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10181478B2 (en) * 2017-01-06 2019-01-15 Qorvo Us, Inc. Radio frequency switch having field effect transistor cells
EP3732729A4 (en) * 2017-12-27 2021-07-28 INTEL Corporation FINFET-BASED CAPACITORS AND RESISTORS AND ASSOCIATED APPARATUS, SYSTEMS AND PROCESSES
US10277222B1 (en) 2018-02-28 2019-04-30 Qorvo Us, Inc. Radio frequency switch
US10263616B1 (en) 2018-03-29 2019-04-16 Qorvo Us, Inc. Radio frequency switch
US10659031B2 (en) 2018-07-30 2020-05-19 Qorvo Us, Inc. Radio frequency switch
WO2020189408A1 (ja) * 2019-03-15 2020-09-24 株式会社ソシオネクスト 半導体集積回路装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259383A (ja) * 1992-03-11 1993-10-08 Sharp Corp 半導体容量素子
US6282116B1 (en) 2000-06-26 2001-08-28 Infineon Technologies North America Corp. Dynamic random access memory
US6737929B1 (en) * 2002-11-22 2004-05-18 Motorola, Inc. Hybrid n+ and p+ gate-doped voltage variable capacitors to improve linear tuning range in voltage controlled oscillators
KR20120088134A (ko) * 2011-01-31 2012-08-08 에스케이하이닉스 주식회사 반도체 장치

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Publication number Publication date
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