WO2020189408A1 - 半導体集積回路装置 - Google Patents

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祖父江　功弥
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株式会社ソシオネクスト
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    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device including a three-dimensional structure transistor, and particularly to a layout structure of a capacitive element using a three-dimensional structure transistor.
  • the withstand voltage of transistors tends to decrease as the process becomes finer.
  • some interface units that input and output signals to and from the outside of the device require a high voltage that exceeds the withstand voltage of the transistor, depending on the standard and the like.
  • one of the basic elements constituting a semiconductor integrated circuit is a capacitive element.
  • a capacitive element may be configured by using a transistor.
  • the transistor which is a basic component of LSI, has realized improvement of integration degree, reduction of operating voltage, and improvement of operating speed by reducing (scaling) the gate length.
  • off-current due to excessive scaling and the resulting significant increase in power consumption have become problems.
  • three-dimensional structure transistors in which the transistor structure is changed from the conventional planar type to the three-dimensional type are being actively studied.
  • Patent Document 1 discloses a high withstand voltage capacitive element configured by connecting transistors in series.
  • Non-Patent Documents 1 and 2 disclose, as new devices, a three-dimensional structure device in which a three-dimensional structure P-type FET and an N-type FET are laminated in a direction perpendicular to a substrate, and a standard cell using the three-dimensional structure device.
  • a three-dimensional structure device in which a three-dimensional structure P-type FET and an N-type FET are laminated in a direction perpendicular to a substrate is referred to as a CFET (Complementary FET), following the description of Non-Patent Document 1. To do. Further, the direction perpendicular to the substrate is called the depth direction.
  • CFET Complementary FET
  • An object of the present disclosure is to provide a layout structure of a capacitive element having a high withstand voltage using a CFET.
  • the first aspect of the present disclosure is a semiconductor integrated circuit device including a capacitive element, wherein the capacitive element includes at least one capacitive structure provided between a first node and a second node.
  • the capacitive structure is formed above the first transistor, which is a first conductive type three-dimensional structure transistor, and the first transistor in the depth direction, and overlaps the first transistor in a plan view.
  • the second transistor which is a second conductive type three-dimensional structure transistor in which the first transistor and the gate are connected to each other, and the first conductive type three-dimensional structure transistor formed in the same layer as the first transistor.
  • the second conductive type three-dimensional structure is formed in the same layer as the third transistor and the second transistor, overlaps the third transistor in a plan view, and the third transistor and the gate are connected to each other.
  • the fourth transistor which is a transistor, and the channel portion of the first to fourth transistors extend in a second direction perpendicular to the first direction, which is the extending direction, and one node of the first transistor and the first transistor.
  • the first and second transistors which are overlapped in a plan view and the gates are connected to each other and the third and fourth transistors which are overlapped in a plan view and the gates are connected to each other are used.
  • Capacitive elements are formed.
  • the nodes of the first and third transistors are connected by local wiring, and the nodes of the second and fourth transistors are connected by local wiring. Therefore, a capacitive element having a high withstand voltage and a small area is realized.
  • the second aspect of the present disclosure is a semiconductor integrated circuit device including a capacitive element, wherein the capacitive element includes at least one capacitive structure provided between the first node and the second node.
  • the capacitive structure is formed above the first transistor, which is a first conductive type three-dimensional structure transistor, and the first transistor in the depth direction, and overlaps the first transistor in a plan view.
  • the second transistor which is a second conductive type three-dimensional structure transistor in which the first transistor and the gate are connected to each other, and the first conductive type three-dimensional structure transistor formed in the same layer as the first transistor.
  • the second conductive type three-dimensional structure formed in the same layer as the third transistor and the second transistor, overlapping the third transistor in a plan view, and connecting the third transistor and the gate to each other.
  • a fourth transistor which is a transistor, is provided, and the first and third transistors are arranged side by side in the first direction, which is the direction in which the channel portion of the first to fourth transistors extends, and one of them.
  • the nodes are shared, and the second and fourth transistors are arranged side by side in the first direction and share one node.
  • the first and second transistors which are overlapped in a plan view and the gates are connected to each other and the third and fourth transistors which are overlapped in a plan view and the gates are connected to each other are used.
  • a capacitive element is formed.
  • the first and third transistors are arranged in the first direction and share one node, and the second and fourth transistors are arranged in the first direction and share one node. Therefore, a capacitive element having a high withstand voltage and a small area is realized.
  • the semiconductor integrated circuit device includes a capacitive element provided between the first node and the second node, and the capacitive element is a first conductive type three-dimensional structure transistor.
  • the first transistor is formed above the first transistor in the depth direction, overlaps the first transistor in a plan view, and the first transistor and the gate are connected to each other.
  • the second transistor which is a three-dimensional structure transistor of the type, the first local wiring connected to one node of the first transistor, and connected to either one of the first and second nodes, and the first local wiring. It includes a second local wiring connected to one node of the two transistors and connected to the other of the first and second nodes.
  • the capacitive element is formed by using the first and second transistors which are overlapped in a plan view and the gates are connected to each other. Then, the node of the first transistor is connected to either one of the first and second nodes via the first local wiring, and the node of the second transistor is connected to the first and first nodes via the second local wiring. It is connected to the other of the two nodes. Therefore, a capacitive element having a high withstand voltage and a small area is realized.
  • a fourth aspect of the present disclosure is a semiconductor integrated circuit device including a capacitive element, wherein the capacitive element includes at least one capacitive structure provided between a first node and a second node.
  • the capacitive structure is formed above the first transistor, which is a first conductive type three-dimensional structure transistor, and the first transistor in the depth direction, and overlaps the first transistor in a plan view.
  • the second transistor which is a second conductive type three-dimensional structure transistor in which the first transistor and the gate are connected to each other, and the first conductive type three-dimensional structure transistor formed in the same layer as the first transistor.
  • the second conductive type three-dimensional structure is formed in the same layer as the third transistor and the second transistor, overlaps the third transistor in a plan view, and the third transistor and the gate are connected to each other.
  • the fourth transistor which is a transistor, and the channel portion of the first to fourth transistors extend in a second direction perpendicular to the first direction, which is the extending direction, and one node of the first transistor and the first transistor. It includes a first local wiring that connects one node of the three transistors, and at least one node of the second transistor is connected to either one of the first and second transistors, and the fourth transistor. At least one of the first and second nodes is connected to the other.
  • the first and second transistors which are overlapped in a plan view and the gates are connected to each other and the third and fourth transistors which are overlapped in a plan view and the gates are connected to each other are used. Capacitive elements are formed. The nodes of the first and third transistors are connected to each other via the first local wiring, and the node of the second transistor is connected to either one of the first and second nodes. The node of the transistor is connected to the other of the first and second nodes. Therefore, a capacitive element having a high withstand voltage and a small area is realized.
  • a capacitive element having a high withstand voltage can be realized by using a CFET.
  • FIG. (A) and (b) are plan views showing an example of the layout structure of the capacitive element according to the first embodiment.
  • (A) and (b) are cross-sectional views of the layout structure of FIG. 1 in the vertical direction in a plan view.
  • Circuit diagram of the capacitive element of FIG. (A) and (b) are plan views showing an example of a layout structure in which the structures of FIG. 1 are arranged in an array.
  • Circuit diagram of the capacitive element of FIG. (A) and (b) are plan views showing an example of a layout structure in which the structures of FIG. 1 are connected in series.
  • Circuit diagram of the capacitive element of FIG. (A) and (b) are plan views showing an example of a layout structure in which the structures of FIG. 6 are arranged in an array.
  • Circuit diagram of the capacitive element of FIG. (A) and (b) are plan views showing an example of the layout structure of the capacitive element according to the modified example of the first embodiment.
  • Circuit diagram of the capacitive element shown in FIG. (A) and (b) are plan views showing an example of the layout structure of the capacitive element according to the second embodiment.
  • Circuit diagram of the capacitive element of FIG. (A) and (b) are plan views showing an example of a layout structure in which the structures of FIG. 12 are arranged in an array.
  • Circuit diagram of the capacitive element of FIG. (A) and (b) are plan views showing an example of the layout structure of the capacitive element according to the third embodiment.
  • FIG. 17 (A) and (b) are cross-sectional views of the layout structure of FIG. 17 in the vertical direction in a plan view.
  • Circuit diagram of the capacitive element shown in FIG. (A) and (b) are plan views showing an example of a layout structure in which the structures of FIG. 17 are connected in series.
  • (A) and (b) are cross-sectional views of the layout structure of FIG. 20 in the vertical direction in a plan view.
  • Circuit diagram of the capacitive element shown in FIG. (A) and (b) are plan views showing an example of a layout structure in which the structures of FIG. 20 are arranged in an array.
  • Circuit diagram of the capacitive element shown in FIG. 23 Sectional drawing which shows the structure of the semiconductor device provided with CFET Sectional drawing which shows the structure of the semiconductor device provided with CFET Sectional drawing which shows the structure of the semiconductor device provided with CFET Top view showing the structure of the semiconductor device provided with CFET
  • the semiconductor integrated circuit device includes a plurality of standard cells (as appropriate herein, simply referred to as cells), and at least a part of the plurality of standard cells is a CFET, that is, a three-dimensional object. It is assumed that a three-dimensional structure device in which a P-type FET and an N-type FET having a structure are laminated in a direction perpendicular to a substrate is provided.
  • FIGS. 25 to 28 are views showing the structure of a semiconductor device provided with a CFET
  • FIG. 25 is a sectional view in the X direction
  • FIG. 26 is a sectional view of a gate portion in the Y direction
  • FIG. 27 is a source / drain in the Y direction.
  • a cross-sectional view of the portion, FIG. 28 is a plan view.
  • the X direction is the direction in which the nanowires extend
  • the Y direction is the direction in which the gate extends
  • the Z direction is the direction perpendicular to the substrate surface.
  • FIGS. 25 to 28 are schematic views, and the dimensions and positions of the respective parts are not necessarily consistent.
  • an element separation region 302 is formed on the surface of a semiconductor substrate 301 such as a silicon (Si) substrate, and the element active region 30a is defined by the element separation region 302.
  • a semiconductor substrate 301 such as a silicon (Si) substrate
  • the element active region 30a is defined by the element separation region 302.
  • an N-type FET is formed on the P-type FET.
  • a laminated transistor structure 390a is formed on the semiconductor substrate 301.
  • the laminated transistor structure 390a includes a gate structure 391 formed on the semiconductor substrate 301.
  • the gate structure 391 includes a gate electrode 356, a plurality of nanowires 358, a gate insulating film 355, and an insulating film 357.
  • the gate electrode 356 extends in the Y direction and rises in the Z direction.
  • the nanowires 358 penetrate the gate electrode 356 in the X direction and are arranged in the Y and Z directions.
  • the gate insulating film 355 is formed between the gate electrode 356 and the nanowire 358.
  • the gate electrode 356 and the gate insulating film 355 are formed at positions recessed from both ends of the nanowire 358 in the X direction, and the insulating film 357 is formed at the recessed portions.
  • Insulating films 316 are formed on the semiconductor substrate 301 on both sides of the insulating film 357.
  • Reference numerals 321 and 322 are interlayer insulating films.
  • the gate electrode 356 is connected to the upper layer wiring by the via 385 provided in the opening 375.
  • titanium, titanium nitride, polycrystalline silicon, or the like can be used for the gate electrode 356.
  • a high dielectric constant material such as hafnium oxide, aluminum oxide, or oxides of hafnium and aluminum can be used for the gate insulating film 355.
  • silicon or the like can be used for the nanowire 358.
  • silicon oxide, silicon nitride, or the like can be used for the insulating film 316 and the insulating film 357.
  • the number of nanowires 358 arranged in the Z direction is 4, and in the element active region 30a, a p-type semiconductor layer 331p is formed at each end of the two nanowires 358 on the semiconductor substrate 301 side. ..
  • Two local wirings 386 in contact with the p-type semiconductor layer 331p are formed so as to sandwich the gate structure 391 in the X direction.
  • an n-type semiconductor layer 341n is formed at each end of the two nanowires 358 on the side separated from the semiconductor substrate 101.
  • Two local wirings 388 in contact with the n-type semiconductor layer 341n are formed so as to sandwich the gate structure 391 in the X direction.
  • An insulating film 332 is formed between the local wiring 386 and the local wiring 388.
  • An insulating film 389 is formed on the local wiring 388.
  • the p-type semiconductor layer 331p is a p-type SiGe layer
  • the n-type semiconductor layer 341n is an n-type Si layer.
  • a silicon oxide, a silicon nitride, or the like can be used for the insulating film 332.
  • the local wiring 388 is connected to the embedded wiring 3101 via the via 3071.
  • the local wiring 386 is connected to the embedded wiring 3102 via the via 3072.
  • the laminated transistor structure 390a has a P-type FET including a gate electrode 356, nanowires 358, a gate insulating film 355, and a P-type semiconductor layer 331p.
  • a P-type FET including a gate electrode 356, nanowires 358, a gate insulating film 355, and a P-type semiconductor layer 331p.
  • one P-type semiconductor layer 331p functions as a source region
  • the other P-type semiconductor layer 331p functions as a drain region
  • nanowire 358 functions as a channel.
  • the laminated transistor structure 390a also has an N-type FET including a gate electrode 356, nanowires 358, a gate insulating film 355, and an N-type semiconductor layer 341n.
  • one N-type semiconductor layer 341n functions as a source region
  • the other N-type semiconductor layer 341n functions as a drain region
  • nanowire 358 functions as a channel.
  • wiring between transistors is performed by vias and metal wiring, but these can be realized by a known wiring process.
  • the number of nanowires in the P-type FET and the N-type FET is assumed to be four in the Y direction and two in the Z direction, respectively, for a total of eight, but the number of nanowires is limited to this. It is not something that can be done. Further, the number of nanowires of the P-type FET and the N-type FET may be different.
  • the semiconductor layer portion formed at both ends of the nanowire and forming the terminal serving as the source or drain of the transistor is referred to as a "pad".
  • the p-type semiconductor layer 331p and the n-type semiconductor layer 341n correspond to pads.
  • each insulating film and the like may be omitted.
  • the nanowires and the pads on both sides thereof may be described in a simplified linear shape.
  • expressions such as "same size” and the like, which mean that the sizes and the like are the same, include a range of manufacturing variation.
  • the source and drain of the transistor are appropriately referred to as "nodes" of the transistor. That is, one node of the transistor refers to the source or drain of the transistor, and both nodes of the transistor refer to the source and drain of the transistor.
  • FIGS. 1 (a) and 1 (b) are plan views
  • FIGS. 2 (a) and 2 (b) are plan views. It is sectional drawing in the vertical direction.
  • FIG. 1A shows a portion including a three-dimensional structure transistor (here, a P-type nanowire FET) formed on the lower portion, that is, a side close to the substrate
  • FIG. 1B is an upper portion, that is, from the substrate.
  • a portion including a three-dimensional structure transistor (here, an N-type nanowire FET) formed on the distant side is shown.
  • FIG. 2A is a cross section of line Y1-Y1'
  • FIG. 2B is a cross section of line Y2-Y2'.
  • FIG. 3 is a circuit diagram showing the configuration of the capacitive element shown in FIGS. 1 and 2.
  • the semiconductor integrated circuit device includes the capacitive element shown in FIG.
  • the capacitive element of FIG. 3 includes P-conductive transistors P11 and P12 and N-conductive transistors N11 and N12 arranged between the nodes IN1 and IN2.
  • the gates of the transistors P11 and N11 are connected to the node IN1.
  • the gates of the transistors P12 and N12 are connected to the node IN2.
  • Both nodes of the transistors P11 and P12 are connected to each other.
  • Both nodes of the transistors N11 and N12 are connected to each other. That is, the capacitive element of FIG.
  • the 3 includes one capacitive structure provided between the node IN1 and the node IN2 and including the transistors P11, P12, N11, and N12.
  • a signal is given to the nodes IN1 and IN2, for example.
  • the nodes IN1 and IN2 are connected to the power line.
  • the capacitive element functions as the inter-power supply capacitance.
  • the voltage applied to the transistors P11, P12, N11, and N12 is 1/2 of the voltage between the nodes IN1-IN2. Therefore, a voltage higher than the withstand voltage of the transistors P11, P12, N11, and N12 can be applied to this capacitive element.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the second direction)
  • the direction perpendicular to the substrate surface is defined. It is in the Z direction (corresponding to the depth direction).
  • the dotted lines running vertically and horizontally in the plan view of FIG. 1 and the like and the dotted lines running vertically and horizontally in the cross-sectional view of FIG. 2 and the like indicate the grid used for arranging the parts at the time of designing.
  • the grids are evenly spaced in the X direction and evenly spaced in the Y direction.
  • the grid spacing may be the same or different in the X direction and the Y direction. Further, the grid spacing may be different for each layer.
  • each component does not necessarily have to be placed on the grid. However, from the viewpoint of suppressing manufacturing variations, it is preferable that the parts are arranged on the grid.
  • nanowires 21a and 21b extending in the X direction are formed in the lower part of the capacitance element, and nanowires 26a and 26b extending in the X direction are formed in the upper part of the capacitance element.
  • the nanowires 21a and 26a overlap in a plan view, and the nanowires 21b and 26b overlap in a plan view.
  • the gate wirings 31 and 32 extend in the Z direction and are formed in parallel from the lower part to the upper part.
  • the gate wiring 31 serves as a gate for the transistors P11 and N11.
  • the gate wiring 32 serves as a gate for the transistors P12 and N12.
  • dummy gate wirings 33a, 33b, 33c, 33d are formed at both ends of the capacitance element in the X direction.
  • the dummy gate wirings 33a, 33b, 33c, 33d extend in the Z direction like the gate wirings 31 and 32.
  • Pads 22a and 22b doped with a P-type semiconductor are formed at both ends of the nanowires 21a, respectively.
  • Pads 22c and 22d doped with a P-type semiconductor are formed at both ends of the nanowires 21b, respectively.
  • Nanowires 21a and 21b form channel portions of transistors P11 and P12, respectively.
  • the pads 22a and 22b form a node of the transistor P11.
  • the pads 22c and 22d form a node of the transistor P12.
  • Pads 27a and 27b doped with N-type semiconductors are formed at both ends of the nanowires 26a, respectively.
  • Pads 27c and 27d, which are doped with N-type semiconductors, are formed at both ends of the nanowires 26b, respectively.
  • Nanowires 26a and 26b form channel portions of transistors N11 and N12, respectively.
  • the pads 27a and 27b form a node of the transistor N11.
  • the pads 27c and 27d form a node of the transistor N12.
  • the transistor P11 is composed of the nanowires 21a, the gate wiring 31, and the pads 22a and 22b.
  • the transistor P12 is composed of nanowires 21b, gate wiring 32, and pads 22c and 22d.
  • the transistor N11 is composed of nanowires 26a, gate wiring 31, and pads 27a and 27b.
  • the transistor N12 is composed of nanowires 26b, gate wiring 32, and pads 27c and 27d.
  • local wirings 41 and 42 extending in the Y direction are formed.
  • the local wiring 41 is connected to the pads 22a and 22c, and the local wiring 42 is connected to the pads 22b and 22d.
  • local wirings 43 and 44 extending in the Y direction are formed.
  • the local wiring 43 is connected to the pads 27a and 27c, and the local wiring 44 is connected to the pads 27b and 27d.
  • Wiring 61, 62 extending in the X direction are formed on the M1 wiring layer, which is a metal wiring layer.
  • the wiring 61 corresponds to the node IN1
  • the wiring 62 corresponds to the node IN2.
  • the wiring 61 is connected to the gate wiring 31 via the contact 51.
  • the wiring 62 is connected to the gate wiring 32 via the contact 52.
  • the transistors P11 and N11 which are overlapped in a plan view and the gates are connected to each other and the transistors P12 and N12 which are overlapped in a plan view and the gates are connected to each other are used. Capacitive elements are formed. Further, the nodes of the transistors P11 and P12 are connected by the local wirings 41 and 42, and the nodes of the transistors N11 and N12 are connected by the local wirings 43 and 44. As a result, a capacitive element having a small area and a high withstand voltage is realized.
  • both nodes of the transistors P11 and P12 are connected to each other, but only one node may be connected. Further, although it is assumed that both nodes of the transistors N11 and N12 are connected to each other, only one node may be connected.
  • FIG. 4A and 4B are plan views showing another example of the layout structure of the capacitive element according to the present embodiment, in which FIG. 4A shows a lower portion and FIG. 4B shows an upper portion.
  • the layout structure of FIG. 4 corresponds to the capacitance structure of FIG. 1 arranged in an array (2 ⁇ 2).
  • adjacent transistors In the capacitive structure arranged in the X direction, adjacent transistors share one node.
  • adjacent transistors In the capacitive structure arranged in the Y direction, adjacent transistors share the gate wiring.
  • FIG. 5 is a circuit diagram showing the configuration of the capacitive element shown in FIG.
  • the capacitive element of FIG. 5 is connected to two nodes IN1. Between one node IN1 and node IN2, P conductive type transistors P11, P12, P13, P14 and N conductive type transistors N11, N12, N13, N14 are provided. The gates of the transistors P11, P13, N11, and N13 are connected to IN1. The gates of the transistors P12, P14, N12, and N14 are connected to IN2. Both nodes of the transistors P11 and P12 are connected to each other. Both nodes of the transistors P13 and P14 are connected to each other.
  • Transistors P11 and P13 share one node, and transistors P12 and P14 share one node. Both nodes of the transistors N11 and N12 are connected to each other. Both nodes of the transistors N13 and N14 are connected to each other. Transistors N11 and N13 share one node, and transistors N12 and N14 share one node.
  • P conductive type transistors P15, P16, P17, P18 and N conductive type transistors N15, N16, N17, N18 are provided between the other node IN1 and the node IN2.
  • the connection relationship between the transistors P15 to P18 and N15 to N18 is the same as the connection relationship between the transistors P11 to P14 and N11 to N14, and the details thereof will be omitted here.
  • the transistors P11 and P13 are adjacent to each other in the X direction and share the pad 23a.
  • the transistors P12 and P14 share the pad 23b
  • the transistors P15 and P17 share the pad 23c
  • the transistors P16 and P18 share the pad 23d.
  • the transistors N11 and N13 are adjacent to each other in the X direction and share the pad 28a.
  • the transistors N12 and N14 share the pad 28b
  • the transistors N15 and N17 share the pad 28c
  • the transistors N16 and N18 share the pad 28d.
  • the gate wirings 34a and 34b extend in the Y and Z directions.
  • the gate wiring 34a is shared by the transistors P12, P15, N12, and N15, and serves as a gate for the transistors P12, P15, N12, and N15.
  • the gate wiring 34b is shared by the transistors P14, P17, N14, and N17, and serves as a gate for the transistors P14, P17, N14, and N17.
  • Wiring 63a, 63b, 64 extending in the X direction are formed on the M1 wiring layer, which is a metal wiring layer.
  • Wiring 63a and 63b correspond to node IN1
  • wiring 64 corresponds to node IN2.
  • the wirings 63a and 63b are connected to each other by upper layer wiring (not shown).
  • the wiring 63a is connected to the gate wiring 35a that serves as the gate of the transistors P11 and N11 and the gate wiring 35b that serves as the gate of the transistors P13 and N13 via the contacts 53a and 53b.
  • the wiring 63b is connected to the gate wiring 35c serving as the gate of the transistors P16 and N16 and the gate wiring 35d serving as the gate of the transistors P18 and N18 via the contacts 53c and 53d.
  • the wiring 64 is connected to the gate wirings 34a and 34b via the contacts 54a and 54b.
  • the number of capacitive structures arranged in an array is not limited to (2 ⁇ 2).
  • three or more may be arranged in the X direction.
  • the capacitance structure arranged in the X direction may share one node of adjacent transistors.
  • three or more may be arranged in the Y direction.
  • the capacitance structure arranged in the Y direction may share the gate wiring of adjacent transistors.
  • the number of capacitance structures arranged in the X direction or the Y direction may be one.
  • FIG. 6A and 6B are plan views showing another example of the layout structure of the capacitive element according to the present embodiment, in which FIG. 6A shows a lower portion and FIG. 6B shows an upper portion.
  • the layout structure of FIG. 6 corresponds to two capacitance structures of FIG. 1 arranged side by side in the Y direction. In the capacitive structure arranged in the Y direction, adjacent transistors share the gate wiring.
  • FIG. 7 is a circuit diagram showing the configuration of the capacitive element shown in FIG.
  • the capacitive element of FIG. 7 corresponds to one in which the capacitive elements of FIG. 3 are arranged in series in two stages between the node IN1 and the node IN2.
  • the gates of the transistors P11 and N11 are connected to the node IN1.
  • the gates of the transistors P12, P13, N12, and N13 are connected to each other.
  • the gates of the transistors P14 and N14 are connected to the node IN2.
  • Both nodes of the transistors P11 and P12 are connected to each other.
  • Both nodes of the transistors P13 and P14 are connected to each other.
  • Both nodes of the transistors N11 and N12 are connected to each other.
  • Both nodes of the transistors N13 and N14 are connected to each other.
  • the gate wiring 36 extends in the Y direction and the Z direction.
  • the gate wiring 36 is shared by the transistors P12, P13, N12, and N13, and serves as the gate of the transistors P12, P13, N12, and N13.
  • Wiring 65, 66 extending in the X direction is formed on the M1 wiring layer, which is a metal wiring layer.
  • the wiring 65 corresponds to the node IN1, and the wiring 66 corresponds to the node IN2.
  • the wiring 65 is connected to the gate wiring 37a which is the gate of the transistors P11 and N11 via the contact 55.
  • the wiring 66 is connected to the gate wiring 37b, which is the gate of the transistors P14 and N14, via the contact 56.
  • the number of basic elements connected in series is not limited to two, and three or more may be connected in series. It is also possible to have a configuration in which transistors are connected in series in odd-numbered stages such as three stages. In this case, one of the nodes IN1 and IN2 is connected to the node instead of the gate of the transistor.
  • FIG. 8A and 8B are plan views showing another example of the layout structure of the capacitive element according to the present embodiment, in which FIG. 8A shows a lower portion and FIG. 8B shows an upper portion.
  • the layout structure of FIG. 8 is based on the layout structure of FIG. 6, and (2 ⁇ 2) of these basic structures are arranged in an array. In the basic structure arranged in the X direction, adjacent transistors share one node. In the basic elements arranged in the Y direction, adjacent transistors share the gate wiring.
  • FIG. 9 is a circuit diagram showing the configuration of the capacitive element shown in FIG.
  • the capacitive element of FIG. 9 is connected to two nodes IN1.
  • P-conductive transistors P11 to P18 and N-conductive transistors N11 to N18 are provided between one node IN1 and node IN2.
  • the gates of the transistors P11, P15, N11, and N15 are connected to the node IN1.
  • the gates of the transistors P12, P13, P16, P17, N12, N13, N16, and N17 are connected to each other.
  • Both nodes of the transistors P13 and P14 are connected to each other. Both nodes of the transistors P15 and P16 are connected to each other. Both nodes of the transistors P17 and P18 are connected to each other. Transistors P11 and P15 share one node, and transistors P12 and P16 share one node. Transistors P13 and P17 share one node, and transistors P14 and P18 share one node. Both nodes of the transistors N11 and N12 are connected to each other. Both nodes of the transistors N13 and N14 are connected to each other. Both nodes of the transistors N15 and N16 are connected to each other. Both nodes of the transistors N17 and N18 are connected to each other. Transistors N11 and N15 share one node, and transistors N12 and N16 share one node. Transistors N13 and N17 share one node, and transistors N14 and N18 share one node.
  • P conductive type transistors P21 to P28 and N conductive type transistors N21 to N28 are provided between the other node IN1 and node IN2.
  • the connection relationship between the transistors P21 to P28 and N21 to N28 is the same as the connection relationship between the transistors P11 to P18 and N11 to N18, and the details thereof will be omitted here.
  • the transistors P11 and P15 are adjacent to each other in the X direction and share the pad 24a.
  • the transistors P12 and P16 share the pad 24b
  • the transistors P13 and P17 share the pad 24c
  • the transistors P14 and P18 share the pad 24d.
  • Transistors P21 and P25 share a pad 24e
  • transistors P22 and P26 share a pad 24f
  • transistors P23 and P27 share a pad 24g
  • transistors P24 and P28 share a pad 24h.
  • the transistors N11 and N15 are adjacent to each other in the X direction and share the pad 29a.
  • transistors N12 and N16 share the pad 29b
  • the transistors N13 and N17 share the pad 29c
  • the transistors N14 and N18 share the pad 29d.
  • Transistors N21 and N25 share a pad 29e
  • transistors N22 and N26 share a pad 29f
  • transistors N23 and N27 share a pad 29g
  • transistors N24 and N28 share a pad 29h.
  • the gate wirings 38a, 38b, 38c, 38d, 38e, 38f extend in the Y direction and the Z direction.
  • the gate wiring 38a is shared by the transistors P12, P13, N12, and N13, and serves as a gate for the transistors P12, P13, N12, and N13.
  • the gate wiring 38b is shared by the transistors P16, P17, N16, and N17, and serves as a gate for the transistors P16, P17, N16, and N17.
  • the gate wiring 38c is shared by the transistors P14, P21, N14, and N21, and serves as a gate for the transistors P14, P21, N14, and N21.
  • the gate wiring 38d is shared by the transistors P18, P25, N18, and N25, and serves as a gate for the transistors P18, P25, N18, and N25.
  • the gate wiring 38e is shared by the transistors P22, P23, N22, and N23, and serves as a gate for the transistors P22, P23, N22, and N23.
  • the gate wiring 38f is shared by the transistors P26, P27, N26, and N27, and serves as a gate for the transistors P26, P27, N26, and N27.
  • Wiring 67a, 67b, 68, 69a, 69b extending in the X direction is formed on the M1 wiring layer, which is a metal wiring layer.
  • Wiring 67a and 67b correspond to node IN1
  • wiring 68 corresponds to node IN2.
  • the wirings 67a and 67b are connected to each other by upper layer wiring (not shown).
  • the wiring 67a is connected to the gate wiring 39a serving as the gate of the transistors P11 and N11 and the gate wiring 39b serving as the gate of the transistors P15 and N15 via the contacts 57a and 57b.
  • the wiring 67b is connected to the gate wiring 39c serving as the gate of the transistors P24 and N24 and the gate wiring 39d serving as the gate of the transistors P28 and N28 via the contacts 57c and 57d.
  • the wiring 68 is connected to the gate wirings 38c and 38d via the contacts 58a and 58b.
  • the wiring 69a is connected to the gate wirings 38a and 38b via the contacts 59a and 59b.
  • the wiring 69b is connected to the gate wirings 38e and 38f via the contacts 59c and 59d.
  • the number of basic structures arranged in an array is not limited to (2 ⁇ 2).
  • three or more may be arranged in the X direction.
  • the basic structure of arranging in the X direction may share one node of adjacent transistors.
  • three or more may be arranged in the Y direction.
  • the basic structure of arranging in the Y direction may share the gate wiring of adjacent transistors.
  • the number of basic elements arranged in the X direction or the Y direction may be one.
  • FIG. 10A and 10B are views showing an example of a layout structure of a capacitive element according to a modified example of the first embodiment, in which FIG. 10A shows a lower portion and FIG. 10B shows an upper portion. Further, FIG. 11 is a circuit diagram showing the configuration of the capacitive element shown in FIG.
  • the local wirings 41 and 43 that overlap in the plan view are connected via the contact 53, and the local wirings 42 and 44 that overlap in the plan view are connected via the contact 54. .. That is, one node of the transistors P11 and P12 is connected to one node of the transistors N11 and N12, and the other node of the transistors P11 and P12 is connected to the other node of the transistors N11 and N12. There is. As a result, the capacitive element becomes more stable in operation and has improved resistance to noise.
  • the capacitive elements according to this modification can be arranged in an array or in series, as in the configuration example described above. Further, the structure arranged in series can be arranged in an array as a basic structure.
  • FIG. 12 and 13 are views showing an example of the layout structure of the capacitive element according to the second embodiment
  • FIG. 12 is a plan view
  • FIG. 13 is a cross-sectional view in the horizontal direction in a plan view.
  • FIG. 12 (a) shows the lower part
  • FIG. 12 (b) shows the upper part
  • FIG. 13 is a cross section of lines X1-X1'.
  • FIG. 14 is a circuit diagram showing the configuration of the capacitive element shown in FIGS. 12 and 13.
  • the semiconductor integrated circuit device includes the capacitive element shown in FIG.
  • the capacitive element of FIG. 14 includes P-conductive transistors P11 and P12 and N-conductive transistors N11 and N12 arranged between the nodes IN1 and IN2.
  • the gates of the transistors P11 and N11 are connected to the node IN1.
  • the gates of the transistors P12 and N12 are connected to the node IN2.
  • One node of the transistors P11 and P12 is connected to each other.
  • One node of the transistors N11 and N12 is connected to each other. That is, the capacitive element of FIG. 14 has a capacitive structure including transistors P11, P12, N11, and N12 provided between the node IN1 and the node IN2.
  • the voltage applied to the transistors P11, P12, N11, and N12 is 1/2 of the voltage between the nodes IN1-IN2. Therefore, this capacitive element can apply a voltage higher than the withstand voltage of the transistors P11, P12, N11, and N12.
  • the transistors P11 and P12 are arranged side by side in the Y direction, and the nodes are connected by local wiring. Similarly, the transistors N11 and N12 were arranged side by side in the Y direction, and the nodes were connected by local wiring. On the other hand, in the present embodiment, the transistors P11 and P12 are arranged side by side in the X direction and share one of the nodes. Similarly, the transistors N11 and N12 are arranged side by side in the X direction and share one of the nodes.
  • nanowires 121a and 121b extending in the same straight line in the X direction are formed in the lower part of the capacitance element, and the nanowires 121a and 121b extend in the same straight line in the X direction in the upper part of the capacitance element.
  • Nanowires 126a and 126b are formed.
  • the nanowires 121a and 126a overlap in a plan view, and the nanowires 121b and 126b overlap in a plan view.
  • the gate wirings 131 and 132 extend in the Z direction and are formed in parallel from the lower part to the upper part.
  • the gate wiring 131 serves as a gate for the transistors P11 and N11.
  • the gate wiring 132 serves as a gate for the transistors P12 and N12. Further, dummy gate wirings 133a and 133b are formed at both ends of the capacitance element in the X direction. The dummy gate wirings 133a and 133b extend in the Z direction in the same manner as the gate wirings 131 and 132.
  • a pad 122a doped with a P-type semiconductor is formed at the left end of the drawing of the nanowire 121a.
  • Pads 122b doped with a P-type semiconductor are formed between the nanowires 121a and 121b.
  • a pad 122c doped with a P-type semiconductor is formed at the right end of the drawing of the nanowire 121b.
  • the nanowires 121a and 121b form the channel portions of the transistors P11 and P12, respectively.
  • the pads 122a and 122b form a node of the transistor P11.
  • the pads 122b and 122c form a node of the transistor P12. That is, the pad 122b is shared by the transistors P11 and P12, and one node is connected to the transistors P11 and P12.
  • a pad 127a doped with an N-type semiconductor is formed at the left end of the drawing of the nanowire 126a.
  • Pad 127b doped with an N-type semiconductor is formed between the nanowires 126a and 126b.
  • a pad 127c doped with an N-type semiconductor is formed at the right end of the drawing of the nanowire 126b.
  • the nanowires 126a and 126b form the channel portions of the transistors N11 and N12, respectively.
  • the pads 127a and 127b form the node of the transistor N11.
  • the pads 127b and 127c form the node of the transistor N12. That is, the pad 127b is shared by the transistors N11 and N12, and one node is connected to the transistors N11 and N12.
  • the transistor P11 is composed of the nanowires 121a, the gate wiring 131, and the pads 122a and 122b.
  • the transistor P12 is composed of nanowires 121b, gate wiring 132, and pads 122b, 122c.
  • the nanowire 126a, the gate wiring 131, and the pads 127a and 127b constitute the transistor N11.
  • the nanowire 126b, the gate wiring 132, and the pads 127b, 127c constitute the transistor N12.
  • Local wiring 141, 142, 143 extending in the Y direction is formed in the lower part of the capacitance element.
  • the local wirings 141, 142, and 143 are connected to the pads 122a, 122b, and 122c, respectively.
  • Local wiring 146, 147, 148 extending in the Y direction is formed in the upper part of the capacitance cell.
  • the local wirings 146, 147, and 148 are connected to the pads 127a, 127b, and 127c, respectively.
  • Wiring 161 and 162 extending in the same straight line in the X direction are formed in the M1 wiring layer which is a metal wiring layer.
  • the wiring 161 corresponds to the node IN1
  • the wiring 162 corresponds to the node IN2.
  • the wiring 161 is connected to the gate wiring 131 via the contact 151.
  • the wiring 162 is connected to the gate wiring 132 via the contact 152.
  • the transistors P11 and N11 which are overlapped in a plan view and the gates are connected to each other and the transistors P12 and N12 which are overlapped in a plan view and the gates are connected to each other are used. Capacitive elements are formed. Further, the transistors P11 and P12 are arranged side by side in the X direction and share one node, and the transistors N11 and N12 are arranged side by side in the X direction and share one node. Therefore, the area of the capacitive element becomes smaller than that of the first embodiment.
  • FIG. 15A and 15B are plan views showing another example of the layout structure of the capacitive element according to the present embodiment, in which FIG. 15A shows a lower portion and FIG. 15B shows an upper portion.
  • the layout structure of FIG. 15 corresponds to the capacitance structure of FIG. 12 arranged in an array (2 ⁇ 2).
  • adjacent transistors In the capacitive structure arranged in the X direction, adjacent transistors share one node.
  • adjacent transistors In the capacitive structure arranged in the Y direction, adjacent transistors share the gate wiring, and both nodes are connected by local wiring.
  • FIG. 16 is a circuit diagram showing the configuration of the capacitive element shown in FIG. However, in the circuit diagram of FIG. 16, two transistors arranged in the Y direction are represented as one transistor. Between the node IN1 and the node IN2, P conductive type transistors P11, P12, P13, P14 and N conductive type transistors N11, N12, N13, N14 are provided. The gates of the transistors P11, P13, N11, and N13 are connected to the node IN1. The gates of the transistors P12, P14, N12, and N14 are connected to the node IN2. One node of the transistors P11 and P12 is connected to each other. One node of the transistors P12 and P13 is connected to each other.
  • One node of the transistors P13 and P14 is connected to each other.
  • One node of the transistors N11 and N12 is connected to each other.
  • One node of the transistors N12 and N13 is connected to each other.
  • One node of the transistors N13 and N14 is connected to each other.
  • the gate wirings 134, 135, 136, 137 extend in the Y direction and the Z direction.
  • the gate wiring 134 is shared by the transistors P11 and N11, and serves as a gate for the transistors P11 and N11.
  • the gate wiring 135 serves as a gate for the transistors P12 and N12
  • the gate wiring 136 serves as a gate for the transistors P13 and N13
  • the gate wiring 137 serves as a gate for the transistors P14 and N14.
  • Wiring 163 and 164 extending in the X direction are formed on the M1 wiring layer which is a metal wiring layer.
  • Wiring 163 corresponds to node IN1 and wiring 164 corresponds to node IN2.
  • the wiring 163 is connected to the gate wirings 134 and 136 via the contacts 153 and 154.
  • the wiring 164 is connected to the gate wirings 135 and 137 via the contacts 155 and 156.
  • the number of capacitive structures arranged in an array is not limited to (2 ⁇ 2).
  • three or more may be arranged in the X direction.
  • the capacitance structure arranged in the X direction may share one node of adjacent transistors.
  • three or more may be arranged in the Y direction.
  • the gate wiring may be shared by the adjacent transistors, and both nodes may be connected by local wiring.
  • the number of basic elements arranged in the X direction or the Y direction may be one.
  • FIG. 17 and 18 are views showing an example of the layout structure of the capacitive element according to the third embodiment
  • FIG. 17 is a plan view
  • FIG. 18 is a cross-sectional view in the vertical direction in a plan view.
  • FIG. 17 (a) shows the lower part
  • FIG. 17 (b) shows the upper part.
  • FIG. 18A is a cross section of line Y1-Y1'
  • FIG. 18B is a cross section of line Y2-Y2'.
  • FIG. 19 is a circuit diagram showing the configuration of the capacitive element shown in FIGS. 17 and 18.
  • the semiconductor integrated circuit device includes the capacitive element shown in FIG.
  • the capacitive element of FIG. 19 includes a P-conductive transistor P11 and an N-conductive transistor N11 arranged between the node IN1 and the node IN2.
  • the gates of the transistors P11 and N11 are connected to each other. Both nodes of transistor N11 are connected to node IN1. Both nodes of the transistor P11 are connected to the node IN2.
  • a signal is given to the nodes IN1 and IN2, for example.
  • the nodes IN1 and IN2 are connected to the power line.
  • the capacitive element functions as the inter-power supply capacitance.
  • the voltage applied to the transistors P11 and N11 is 1/2 of the voltage between the nodes IN1-IN2. Therefore, a voltage higher than the withstand voltage of the transistors P11 and N11 can be applied to this capacitive element.
  • nanowires 221 extending in the X direction are formed in the lower part of the capacitive element, and nanowires 226 extending in the X direction are formed in the upper part of the capacitive element.
  • the nanowires 221,226 overlap in a plan view.
  • the gate wiring 231 extends in the Z direction and is formed from the lower part to the upper part.
  • the gate wiring 231 serves as a gate for the transistors P11 and N11.
  • dummy gate wirings 232a and 232b are formed at both ends of the capacitance element in the X direction.
  • the dummy gate wirings 232a and 232b extend in the Z direction, similarly to the gate wiring 231.
  • Pads 222a and 222b doped with a P-type semiconductor are formed at both ends of the nanowire 221.
  • Nanowires 221 form the channel portion of transistor P11.
  • the pads 222a and 222b form a node of the transistor P11.
  • Pads 227a and 227b doped with N-type semiconductors are formed at both ends of the nanowire 226, respectively.
  • Nanowires 226 form the channel portion of transistor N11.
  • the pads 227a and 227b form the node of the transistor N11.
  • the transistor P11 is composed of nanowires 221 and gate wiring 231 and pads 222a and 222b.
  • the nanowire 226, the gate wiring 231 and the pads 227a and 227b constitute the transistor N11.
  • local wirings 241,242 extending in the Y direction are formed.
  • the local wiring 241 is connected to the pad 222a, and the local wiring 242 is connected to the pad 222b.
  • local wirings 243 and 244 extending in the Y direction are formed.
  • the local wiring 243 is connected to the pad 227a, and the local wiring 244 is connected to the pad 227b.
  • Wiring 261,262 extending in the X direction is formed on the M1 wiring layer, which is a metal wiring layer.
  • Wiring 261 corresponds to node IN1 and wiring 262 corresponds to node IN2.
  • the wiring 261 is connected to the local wiring 243 via the contact 253, and is connected to the local wiring 244 via the contact 254.
  • the wiring 262 is connected to the local wiring 241 via the contact 251 and is connected to the local wiring 242 via the contact 252.
  • the local wirings 243 and 244 are shorter than the local wirings 241,242.
  • a capacitive element is formed by using transistors P11 and N11 that overlap in a plan view and have gates connected to each other. Further, since the single gate wiring 231 extending in the Z direction serves as the gate of the transistors P11 and N11, wiring for connecting the gates of the transistors P11 and N11 is unnecessary on the layout. Therefore, the area of the semiconductor integrated circuit device can be reduced.
  • both nodes of the transistor P11 are connected to the node IN2, but only one node may be connected to the node IN2. Further, although it is assumed that both nodes of the transistor N11 are connected to the node IN1, only one node may be connected to the node IN1.
  • FIGS. 20 and 21 are views showing another example of the layout structure of the capacitive element according to the third embodiment
  • FIG. 20 is a plan view
  • FIG. 21 is a cross-sectional view in the vertical direction in a plan view.
  • FIG. 20 (a) shows the lower part
  • FIG. 20 (b) shows the upper part
  • 21 (a) is a cross section of line Y1-Y1'
  • FIG. 21 (b) is a cross section of line Y2-Y2'.
  • the layout structures of FIGS. 20 and 21 correspond to two layout structures of FIGS. 17 and 18 arranged side by side in the Y direction.
  • the same components as those in FIGS. 17 and 18 are designated by the same reference numerals, and the description thereof may be omitted here.
  • FIG. 22 is a circuit diagram showing the configuration of the capacitive element shown in FIGS. 20 and 21.
  • the capacitive element of FIG. 22 corresponds to one in which the capacitive elements of FIG. 19 are arranged in series in two stages between the node IN1 and the node IN2.
  • the gates of the transistors P11 and N11 are connected to each other.
  • the gates of the transistors P12 and N12 are connected to each other.
  • Both nodes of the transistors P11 and P12 are connected to each other.
  • Both nodes of transistor N11 are connected to node IN1.
  • Both nodes of transistor N12 are connected to node IN2. That is, the capacitive element of FIG. 22 has a capacitive structure including transistors P11, P12, N11, and N12 provided between the node IN1 and the node IN2.
  • this capacitive element can apply a voltage higher than the withstand voltage of the transistors P11, P12, N11, and N12.
  • nanowires 223 extending in the X direction are formed in the lower part of the capacitive element, and nanowires 228 extending in the X direction are formed in the upper part of the capacitive element.
  • the nanowires 223 and 228 overlap in a plan view.
  • the gate wiring 233 extends in the Z direction and is formed from the lower part to the upper part.
  • the gate wiring 233 serves as a gate for the transistors P12 and N12.
  • dummy gate wirings 234a and 234b are formed at both ends of the capacitance element in the X direction.
  • the dummy gate wirings 234a and 234b extend in the Z direction like the gate wirings 233.
  • Pads 224a and 224b doped with a P-type semiconductor are formed at both ends of the nanowire 223, respectively.
  • the nanowire 223 constitutes the channel portion of the transistor P12.
  • the pads 224a and 224b form the node of the transistor P12.
  • Pads 229a and 229b doped with N-type semiconductors are formed at both ends of the nanowire 228, respectively.
  • Nanowires 228 form the channel portion of transistor N12.
  • Pads 229a and 229b form a node of transistor N12.
  • the transistor P12 is composed of the nanowire 223, the gate wiring 233, and the pads 224a and 224b.
  • the transistor N12 is composed of nanowires 228, gate wiring 233, and pads 229a and 229b.
  • the local wiring 241 is connected to the pads 222a and 224a, and the local wiring 242 is connected to the pads 222b and 224b.
  • the local wires 241,242 are not connected to the contacts.
  • local wirings 245 and 246 extending in the Y direction are formed. The local wiring 245 is connected to the pad 229a, and the local wiring 246 is connected to the pad 229b.
  • the wiring 262 is connected to the local wiring 245 via the contact 255, and is connected to the local wiring 246 via the contact 256.
  • the wiring 262 is not connected to the local wirings 241,242.
  • the transistors P11 and N11 which are overlapped in a plan view and the gates are connected to each other and the transistors P12 and N12 which are overlapped in a plan view and the gates are connected to each other are used. Capacitive elements are formed. Further, since the single gate wiring 231 extending in the Z direction serves as the gate for the transistors P11 and N11 and the single gate wiring 233 extending in the Z direction serves as the gate for the transistors P12 and N12, the transistors P11 and N12 are laid out. Wiring for connecting the gates of N11 and wiring for connecting the gates of the transistors P12 and N12 are unnecessary. Further, the connection between the nodes of the transistors P11 and P12 is realized by the local wirings 241,242. Therefore, the area of the semiconductor integrated circuit device can be reduced.
  • both nodes of the transistor N11 are connected to the node IN1, but only one node may be connected to the node IN1. Further, although it is assumed that both nodes of the transistor N12 are connected to the node IN2, only one node may be connected to the node IN2. Further, although it is assumed that both nodes of the transistors P11 and P12 are connected to each other, only one node may be connected to each other.
  • the P-type transistor and the N-type transistor may be exchanged between the nodes IN1 and IN2 so that the node of the P-type transistor is connected to the nodes IN1 and IN2.
  • FIG. 23 is a plan view showing another example of the layout structure of the capacitive element according to the present embodiment, (a) shows the lower part, and (b) shows the upper part.
  • the layout structure of FIG. 23 is obtained by arranging (2 ⁇ 2) capacitance structures of FIG. 20 in an array. In the capacitive structure arranged in the X direction, adjacent transistors share one node. In the capacitance structure arranged in the Y direction, adjacent transistors share both nodes at the upper part.
  • FIG. 24 is a circuit diagram showing the configuration of the capacitive element shown in FIG. 23.
  • the capacitive element of FIG. 24 is connected to two nodes IN1.
  • P-conductive transistors P11 to P14 and N-conductive transistors N11 to N14 are provided between one node IN1 and node IN2. Both nodes of the transistors N11 and N13 are connected to the node IN1, and both nodes of the transistors N12 and N14 are connected to the node IN2.
  • the gates of the transistors N11 and P11 are connected to each other, and the gates of the transistors N13 and P13 are connected to each other. Both nodes of the transistors P11 and P12 are connected to each other. Both nodes of the transistors P13 and P14 are connected to each other.
  • Transistors P11 and P13 share one node, and transistors P12 and P14 share one node.
  • the gates of the transistors P12 and N12 are connected to each other, and the gates of the transistors P14 and N14 are connected to
  • P conductive type transistors P21 to P24 and N conductive type transistors N21 to N24 are provided between the other node IN1 and node IN2.
  • the connection relationship between the transistors P21 to P24 and N21 to N24 is the same as the connection relationship between the transistors P11 to P14 and N11 to N18, and detailed description thereof will be omitted here.
  • the transistors P11 and P13 share the pad 225a.
  • the transistors P12 and P14 share the pad 225b
  • the transistors P21 and P23 share the pad 225c
  • the transistors P22 and P24 share the pad 225d.
  • the transistors N11 and N13 share the pad 225e
  • the transistors N12 and N14 share the pad 225f
  • the transistors N21 and N23 share the pad 225g
  • the transistors N22 and N24 share the pad 225h. Sharing.
  • Wiring 263a, 263b, 264 extending in the X direction is formed on the M1 wiring layer, which is a metal wiring layer.
  • Wiring 263a and 263b correspond to node IN1, and wiring 264 corresponds to node IN2.
  • the wirings 263a and 263b are connected to each other by upper layer wiring (not shown).
  • the wiring 263a is connected to the local wirings 247a, 247b, 247c connected to the nodes of the transistors N11, N13 via the contacts 257a, 257b, 257c.
  • the wiring 263b is connected to the local wirings 248a, 248b, 248c connected to the nodes of the transistors N22 and N24 via the contacts 257d, 257e and 257f.
  • the wiring 264 is connected to the local wirings 249a, 249b, 249c connected to the nodes of the transistors N12, N14, N21, N23 via the contacts 258a, 258b, 258
  • the number of capacitive structures arranged in an array is not limited to (2 ⁇ 2).
  • three or more may be arranged in the X direction.
  • the capacitance structure arranged in the X direction may share one node of adjacent transistors.
  • three or more may be arranged in the Y direction.
  • the capacitance structure arranged in the Y direction may share the nodes of adjacent transistors at the upper part.
  • the number of basic elements arranged in the X direction or the Y direction may be one.
  • the P-type transistor is formed in the lower part and the N-type transistor is formed in the upper part.
  • the N-type transistor is formed in the lower part and the P-type transistor is formed in the upper part. It may be formed.
  • the same conductive type transistor may be formed in the lower part and the upper part. That is, the capacitive element according to the present disclosure may be composed of only P-type transistors or only N-type transistors.
  • the circuit function is realized by a normal CFET, that is, a P-type transistor and an N-type transistor formed up and down in the depth direction.
  • the semiconductor integrated circuit device may be manufactured as follows, for example. Now, it is assumed that an N-type transistor is formed in the upper part, a P-type transistor is formed in a normal circuit portion in the lower part, and an N-type transistor is formed only in a capacitive element. In this case, when forming the transistor in the lower part, the portion of the capacitive element is masked and the other portion is doped into a P conductive type. After that, the portion other than the capacitive element is masked and doped into the N conductive type.
  • the transistor is provided with one nanowire, but a part or all of the transistor may be provided with a plurality of nanowires.
  • a plurality of nanowires may be provided in the Y direction in a plan view, or a plurality of nanowires may be provided in the Z direction.
  • a plurality of nanowires may be provided in both the Y direction and the Z direction.
  • the number of nanowires included in the transistor may be different between the upper part and the lower part of the cell.
  • the cross-sectional shape of the nanowire is substantially square, but the present invention is not limited to this. For example, it may be circular or rectangular.
  • a nanowire FET has been described as an example as a three-dimensional structure transistor, but the description is not limited to this.
  • the transistor formed in the lower part of the cell may be a fin type transistor.
  • a CFET can be used to realize a capacitive element having a high withstand voltage and a small area, which is useful for improving the performance of a semiconductor chip, for example.

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Abstract

ＣＦＥＴ（Complementary FET）を用いた、高耐圧を有する容量素子のレイアウト構造を提供する。容量素子において、第１および第２トランジスタ（Ｐ１１，Ｎ１１）は、平面視で重なっており、ゲート同士が接続されている。第３および第４トランジスタ（Ｐ１２，Ｎ１２）は、平面視で重なっており、ゲート同士が接続されている。第１および第２トランジスタ（Ｐ１１，Ｐ１２）のノード同士がローカル配線（４１，４２）によって接続されており、第３および第４トランジスタ（Ｎ１１，Ｎ１２）のノード同士がローカル配線（４３，４４）によって接続されている。

Description

半導体集積回路装置
　本開示は、立体構造トランジスタを備えた半導体集積回路装置に関するものであり、特に立体構造トランジスタを用いた容量素子のレイアウト構造に関する。
　半導体集積回路装置では、プロセスの微細化に伴い、トランジスタの耐圧は低下傾向にある。一方、装置外部との間の信号入出力を行うインターフェース部は、その規格等によって、トランジスタの耐圧を超える高電圧を要するものがある。
　また、半導体集積回路を構成する基本的な素子の１つに、容量素子がある。半導体集積回路装置では、容量素子を、トランジスタを用いて構成する場合がある。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。
　特許文献１では、トランジスタを直列に接続することによって構成した高耐圧の容量素子が開示されている。
　非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたスタンダードセルが開示されている。
特開平８－３０６８７０号公報
Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers
　本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。
　ところが、これまでに、ＣＦＥＴを用いた高耐圧の容量のレイアウト構造を開示する文献はない。
　本開示は、ＣＦＥＴを用いた、高耐圧を有する容量素子のレイアウト構造を提供することを目的とする。
　本開示の第１態様では、容量素子を備えた半導体集積回路装置であって、前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、前記容量構造は、第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタと、前記第１～第４トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に延びており、前記第１トランジスタの一方のノードと前記第３トランジスタの一方のノードとを接続する第１ローカル配線と、前記第２方向に延びており、前記第２トランジスタの一方のノードと前記第４トランジスタの一方のノードとを接続する第２ローカル配線とを備える。
　この態様によると、平面視で重なっており、ゲート同士が接続された第１および第２トランジスタと、平面視で重なっており、ゲート同士が接続された第３および第４トランジスタとを用いて、容量素子が形成される。そして、第１および第３トランジスタのノード同士がローカル配線によって接続されており、第２および第４トランジスタのノード同士がローカル配線によって接続されている。したがって、高耐圧でありかつ小面積の容量素子が実現される。
　本開示の第２態様では、容量素子を備えた半導体集積回路装置であって、前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、前記容量構造は、第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタとを備え、前記第１および第３トランジスタは、前記第１～第４トランジスタのチャネル部が延びる方向である第１方向に並んで配置されており、かつ、一方のノードを共有しており、前記第２および第４トランジスタは、前記第１方向に並んで配置されており、かつ、一方のノードを共有している。
　この態様によると、平面視で重なっており、ゲート同士が接続された第１および第２トランジスタと、平面視で重なっており、ゲート同士が接続された第３および第４トランジスタとを用いて、容量素子が形成される。そして、第１および第３トランジスタは第１方向に並び、一方のノードを共有しており、第２および第４トランジスタは第１方向に並び、一方のノードを共有している。したがって、高耐圧でありかつ小面積の容量素子が実現される。
　本開示の第３態様では、半導体集積回路装置であって、第１ノードと第２ノードとの間に設けられた容量素子を備え、前記容量素子は、第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１トランジスタの一方のノードと接続され、かつ、前記第１および第２ノードのいずれか一方と接続された第１ローカル配線と、前記第２トランジスタの一方のノードと接続され、かつ、前記第１および第２ノードの他方と接続された第２ローカル配線とを備えている。
　この態様によると、平面視で重なっており、ゲート同士が接続された第１および第２トランジスタを用いて、容量素子が形成される。そして、第１トランジスタのノードは、第１ローカル配線を介して第１および第２ノードのいずれか一方と接続されており、第２トランジスタのノードは、第２ローカル配線を介して第１および第２ノードの他方と接続されている。したがって、高耐圧でありかつ小面積の容量素子が実現される。
　本開示の第４態様では、容量素子を備えた半導体集積回路装置であって、前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、前記容量構造は、第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタと、前記第１～第４トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に延びており、前記第１トランジスタの一方のノードと前記第３トランジスタの一方のノードとを接続する第１ローカル配線とを備え、前記第２トランジスタの少なくとも一方のノードが、前記第１および第２ノードのいずれか一方と接続されており、前記第４トランジスタの少なくとも一方のノードが、前記第１および第２ノードの他方と接続されている。
　この態様によると、平面視で重なっており、ゲート同士が接続された第１および第２トランジスタと、平面視で重なっており、ゲート同士が接続された第３および第４トランジスタとを用いて、容量素子が形成される。そして、第１および第３トランジスタは、第１ローカル配線を介してノード同士が接続されており、第２トランジスタのノードは、第１および第２ノードのいずれか一方と接続されており、第４トランジスタのノードは、第１および第２ノードの他方と接続されている。したがって、高耐圧でありかつ小面積の容量素子が実現される。
　本開示によると、ＣＦＥＴを用いて、高耐圧を有する容量素子を実現することができる。
（ａ），（ｂ）は第１実施形態に係る容量素子のレイアウト構造の例を示す平面図 （ａ），（ｂ）は図１のレイアウト構造の平面視縦方向における断面図 図１の容量素子の回路図 （ａ），（ｂ）は図１の構造をアレイ状に配置したレイアウト構造の例を示す平面図 図４の容量素子の回路図 （ａ），（ｂ）は図１の構造を直列接続したレイアウト構造の例を示す平面図 図６の容量素子の回路図 （ａ），（ｂ）は図６の構造をアレイ状に配置したレイアウト構造の例を示す平面図 図８の容量素子の回路図 （ａ），（ｂ）は第１実施形態の変形例に係る容量素子のレイアウト構造の例を示す平面図 図１０に示す容量素子の回路図 （ａ），（ｂ）は第２実施形態に係る容量素子のレイアウト構造の例を示す平面図 図１２のレイアウト構造の平面視横方向における断面図 図１２の容量素子の回路図 （ａ），（ｂ）は図１２の構造をアレイ状に配置したレイアウト構造の例を示す平面図 図１５の容量素子の回路図 （ａ），（ｂ）は第３実施形態に係る容量素子のレイアウト構造の例を示す平面図 （ａ），（ｂ）は図１７のレイアウト構造の平面視縦方向における断面図 図１７に示す容量素子の回路図 （ａ），（ｂ）は図１７の構造を直列接続したレイアウト構造の例を示す平面図 （ａ），（ｂ）は図２０のレイアウト構造の平面視縦方向における断面図 図２０に示す容量素子の回路図 （ａ），（ｂ）は図２０の構造をアレイ状に配置したレイアウト構造の例を示す平面図 図２３に示す容量素子の回路図 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す平面図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ＣＦＥＴ、すなわち、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスを備えるものとする。
　まず、ＣＦＥＴの基本構造について説明する。図２５～図２８はＣＦＥＴを備えた半導体装置の構造を示す図であり、図２５はＸ方向における断面図、図２６はＹ方向におけるゲート部分の断面図、図２７はＹ方向におけるソース・ドレイン部分の断面図、図２８は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図２５～図２８は概略図であり、各部の寸法や位置等は必ずしも整合していない。
　この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、素子活性領域３０ａが画定されている。素子活性領域３０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。
　素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、絶縁膜３５７を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。ゲート電極３５６及びゲート絶縁膜３５５は、Ｘ方向において、ナノワイヤ３５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜３５７が形成されている。半導体基板３０１上に、絶縁膜３５７の両脇において、絶縁膜３１６が形成されている。３２１，３２２は層間絶縁膜である。
　また、図２６に示すように、ゲート電極３５６は、開口部３７５に設けられたビア３８５によって、上層の配線と接続される。
　例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、絶縁膜３５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。
　この半導体装置では、Ｚ方向に配列するナノワイヤ３５８の本数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２本のナノワイヤ３５８の各端部にｐ型半導体層３３１ｐが形成されている。ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２本のナノワイヤ３５８の各端部にｎ型半導体層３４１ｎが形成されている。ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。ローカル配線３８８の上に絶縁膜３８９が形成されている。例えば、ｐ型半導体層３３１ｐはｐ型ＳｉＧｅ層であり、ｎ型半導体層３４１ｎはｎ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
　また、図２７に示すように、ローカル配線３８８は、ビア３０７１を介して、埋め込み配線３１０１と接続される。ローカル配線３８６は、ビア３０７２を介して、埋め込み配線３１０２と接続される。
　このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＰ型半導体層３３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層３３１ｐがソース領域として機能し、他方のＰ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＮ型半導体層３４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層３４１ｎがソース領域として機能し、他方のＮ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
　なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。
　なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。
　また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、ｐ型半導体層３３１ｐおよびｎ型半導体層３４１ｎが、パッドに相当する。
　また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　また、本明細書では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
　（第１実施形態）
　図１および図２は第１実施形態に係る容量素子のレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２（ａ），（ｂ）は平面視縦方向における断面図である。具体的には、図１（ａ）は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＰ型ナノワイヤＦＥＴ）を含む部分を示し、図１（ｂ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示す。図２（ａ）は線Ｙ１－Ｙ１’の断面、図２（ｂ）は線Ｙ２－Ｙ２’の断面である。
　また、図３は図１および図２に示す容量素子の構成を示す回路図である。本実施形態に係る半導体集積回路装置は、図３に示す容量素子を備える。図３の容量素子は、ノードＩＮ１とノードＩＮ２との間に配置された、Ｐ導電型のトランジスタＰ１１，Ｐ１２およびＮ導電型のトランジスタＮ１１，Ｎ１２を備える。トランジスタＰ１１，Ｎ１１のゲートはノードＩＮ１と接続されている。トランジスタＰ１２，Ｎ１２のゲートはノードＩＮ２と接続されている。トランジスタＰ１１，Ｐ１２は両方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１２は両方のノードが互いに接続されている。すなわち、図３の容量素子は、ノードＩＮ１とノードＩＮ２との間に設けられた、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２を備えた１個の容量構造を備える。ノードＩＮ１，ＩＮ２は、例えば、信号が与えられる。あるいは、ノードＩＮ１，ＩＮ２は、電源線と接続される。この場合は、容量素子は電源間容量として機能する。
　図３の構成では、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２に印加される電圧は、ノードＩＮ１－ＩＮ２間の電圧の１／２となる。このため、この容量素子は、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２の耐圧よりも高い電圧が印加可能になる。
　なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。また、図１等の平面図において縦横に走る点線、および、図２等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
　図１および図２に示すように、容量素子の下部には、Ｘ方向に延びるナノワイヤ２１ａ，２１ｂが形成されており、容量素子の上部には、Ｘ方向に延びるナノワイヤ２６ａ，２６ｂが形成されている。ナノワイヤ２１ａ，２６ａは平面視で重なっており、ナノワイヤ２１ｂ，２６ｂは平面視で重なっている。ゲート配線３１，３２は、Ｚ方向に延びており、下部から上部にかけて、並列に形成されている。ゲート配線３１は、トランジスタＰ１１，Ｎ１１のゲートとなる。ゲート配線３２は、トランジスタＰ１２，Ｎ１２のゲートとなる。また、容量素子のＸ方向における両端に、ダミーゲート配線３３ａ，３３ｂ，３３ｃ，３３ｄが形成されている。ダミーゲート配線３３ａ，３３ｂ，３３ｃ，３３ｄは、ゲート配線３１，３２と同様に、Ｚ方向に延びている。
　ナノワイヤ２１ａの両端にそれぞれ、Ｐ型半導体がドーピングされたパッド２２ａ，２２ｂが形成されている。ナノワイヤ２１ｂの両端にそれぞれ、Ｐ型半導体がドーピングされたパッド２２ｃ，２２ｄが形成されている。ナノワイヤ２１ａ，２１ｂがトランジスタＰ１１，Ｐ１２のチャネル部をそれぞれ構成する。パッド２２ａ，２２ｂがトランジスタＰ１１のノードを構成する。パッド２２ｃ，２２ｄがトランジスタＰ１２のノードを構成する。
　ナノワイヤ２６ａの両端にそれぞれ、Ｎ型半導体がドーピングされたパッド２７ａ，２７ｂが形成されている。ナノワイヤ２６ｂの両端にそれぞれ、Ｎ型半導体がドーピングされたパッド２７ｃ，２７ｄが形成されている。ナノワイヤ２６ａ，２６ｂがトランジスタＮ１１，Ｎ１２のチャネル部をそれぞれ構成する。パッド２７ａ，２７ｂがトランジスタＮ１１のノードを構成する。パッド２７ｃ，２７ｄがトランジスタＮ１２のノードを構成する。
　すなわち、ナノワイヤ２１ａ、ゲート配線３１、およびパッド２２ａ，２２ｂによって、トランジスタＰ１１が構成される。ナノワイヤ２１ｂ、ゲート配線３２、およびパッド２２ｃ，２２ｄによって、トランジスタＰ１２が構成される。ナノワイヤ２６ａ、ゲート配線３１、およびパッド２７ａ，２７ｂによって、トランジスタＮ１１が構成される。ナノワイヤ２６ｂ、ゲート配線３２、およびパッド２７ｃ，２７ｄによって、トランジスタＮ１２が構成される。
　下部において、Ｙ方向に延びるローカル配線４１，４２が形成されている。ローカル配線４１はパッド２２ａ，２２ｃと接続されており、ローカル配線４２はパッド２２ｂ、２２ｄと接続されている。上部において、Ｙ方向に延びるローカル配線４３，４４が形成されている。ローカル配線４３はパッド２７ａ，２７ｃと接続されており、ローカル配線４４はパッド２７ｂ，２７ｄと接続されている。
　金属配線層であるＭ１配線層に、Ｘ方向に延びる配線６１，６２が形成されている。配線６１はノードＩＮ１に対応しており、配線６２はノードＩＮ２に対応している。配線６１は、コンタクト５１を介して、ゲート配線３１と接続されている。配線６２は、コンタクト５２を介して、ゲート配線３２と接続されている。
　以上のように本例によると、平面視で重なっており、ゲート同士が接続されたトランジスタＰ１１，Ｎ１１と、平面視で重なっており、ゲート同士が接続されたトランジスタＰ１２，Ｎ１２とを用いて、容量素子が形成される。また、トランジスタＰ１１，Ｐ１２のノード同士がローカル配線４１，４２によって接続されており、トランジスタＮ１１，Ｎ１２のノード同士がローカル配線４３，４４によって接続されている。これにより、小面積でありかつ高耐圧の容量素子が実現される。
　なお、上述した構成では、トランジスタＰ１１，Ｐ１２は両方のノードが互いに接続されているものとしたが、一方のノードのみが接続されていてもよい。また、トランジスタＮ１１，Ｎ１２は両方のノードが互いに接続されているものとしたが、一方のノードのみが接続されていてもよい。
　（アレイ配置）
　図４は本実施形態に係る容量素子のレイアウト構造の他の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図４のレイアウト構造は、図１の容量構造を（２×２）個、アレイ状に配置したものに相当する。Ｘ方向に並ぶ容量構造は、隣り合うトランジスタが一方のノードを共有している。Ｙ方向に並ぶ容量構造は、隣り合うトランジスタがゲート配線を共有している。
　図５は図４に示す容量素子の構成を示す回路図である。図５の容量素子は２個のノードＩＮ１に接続されている。一方のノードＩＮ１とノードＩＮ２との間に、Ｐ導電型のトランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４およびＮ導電型のトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４を備える。トランジスタＰ１１，Ｐ１３，Ｎ１１，Ｎ１３のゲートはＩＮ１と接続されている。トランジスタＰ１２，Ｐ１４，Ｎ１２，Ｎ１４のゲートはＩＮ２と接続されている。トランジスタＰ１１，Ｐ１２は両方のノードが互いに接続されている。トランジスタＰ１３，Ｐ１４は両方のノードが互いに接続されている。トランジスタＰ１１，Ｐ１３は一方のノードを共有しており、トランジスタＰ１２，Ｐ１４は一方のノードを共有している。トランジスタＮ１１，Ｎ１２は両方のノードが互いに接続されている。トランジスタＮ１３，Ｎ１４は両方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１３は一方のノードを共有しており、トランジスタＮ１２，Ｎ１４は一方のノードを共有している。
　また、他方のノードＩＮ１とノードＩＮ２との間に、Ｐ導電型のトランジスタＰ１５，Ｐ１６，Ｐ１７，Ｐ１８およびＮ導電型のトランジスタＮ１５，Ｎ１６，Ｎ１７，Ｎ１８を備える。トランジスタＰ１５～Ｐ１８，Ｎ１５～Ｎ１８の接続関係は、トランジスタＰ１１～Ｐ１４，Ｎ１１～Ｎ１４の接続関係と同様であり、ここではその詳細は省略する。
　図４において、トランジスタＰ１１，Ｐ１３はＸ方向において隣り合っており、パッド２３ａを共有している。同様に、トランジスタＰ１２，Ｐ１４はパッド２３ｂを共有しており、トランジスタＰ１５，Ｐ１７はパッド２３ｃを共有しており、トランジスタＰ１６，Ｐ１８はパッド２３ｄを共有している。また、トランジスタＮ１１，Ｎ１３はＸ方向において隣り合っており、パッド２８ａを共有している。同様に、トランジスタＮ１２，Ｎ１４はパッド２８ｂを共有しており、トランジスタＮ１５，Ｎ１７はパッド２８ｃを共有しており、トランジスタＮ１６，Ｎ１８はパッド２８ｄを共有している。
　ゲート配線３４ａ，３４ｂはＹ方向およびＺ方向に延びている。ゲート配線３４ａは、トランジスタＰ１２，Ｐ１５，Ｎ１２，Ｎ１５に共有されており、トランジスタＰ１２，Ｐ１５，Ｎ１２，Ｎ１５のゲートとなる。ゲート配線３４ｂは、トランジスタＰ１４，Ｐ１７，Ｎ１４，Ｎ１７に共有されており、トランジスタＰ１４，Ｐ１７，Ｎ１４，Ｎ１７のゲートとなる。
　金属配線層であるＭ１配線層に、Ｘ方向に延びる配線６３ａ，６３ｂ，６４が形成されている。配線６３ａ，６３ｂはノードＩＮ１に対応しており、配線６４はノードＩＮ２に対応している。なお、配線６３ａ，６３ｂは図示しない上層配線によって互いに接続されている。配線６３ａは、コンタクト５３ａ，５３ｂを介して、トランジスタＰ１１，Ｎ１１のゲートとなるゲート配線３５ａ、および、トランジスタＰ１３，Ｎ１３のゲートとなるゲート配線３５ｂと接続されている。配線６３ｂは、コンタクト５３ｃ，５３ｄを介して、トランジスタＰ１６，Ｎ１６のゲートとなるゲート配線３５ｃ、および、トランジスタＰ１８，Ｎ１８のゲートとなるゲート配線３５ｄと接続されている。配線６４は、コンタクト５４ａ，５４ｂを介して、ゲート配線３４ａ，３４ｂと接続されている。
　なお、アレイ状に配置する容量構造の個数は、（２×２）に限られるものではない。例えば、Ｘ方向に３個以上配置してもよい。この場合、Ｘ方向に並べる容量構造は、隣り合うトランジスタの一方のノードを共有させればよい。また、Ｙ方向に３個以上配置してもよい。この場合、Ｙ方向に並べる容量構造は、隣り合うトランジスタのゲート配線を共有させればよい。また、Ｘ方向またはＹ方向に配置する容量構造の個数を１個としてもよい。
　（直列配置）
　図６は本実施形態に係る容量素子のレイアウト構造の他の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図６のレイアウト構造は、図１の容量構造を２個、Ｙ方向に並べて配置したものに相当する。Ｙ方向に並ぶ容量構造は、隣り合うトランジスタがゲート配線を共有している。
　図７は図６に示す容量素子の構成を示す回路図である。図７の容量素子は、ノードＩＮ１とノードＩＮ２との間に、図３の容量素子が２段、直列に接続されて配置されたものに相当する。トランジスタＰ１１，Ｎ１１のゲートはノードＩＮ１と接続されている。トランジスタＰ１２，Ｐ１３，Ｎ１２，Ｎ１３のゲートは互いに接続されている。トランジスタＰ１４，Ｎ１４のゲートはノードＩＮ２と接続されている。トランジスタＰ１１，Ｐ１２は両方のノードが互いに接続されている。トランジスタＰ１３，Ｐ１４は両方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１２は両方のノードが互いに接続されている。トランジスタＮ１３，Ｎ１４は両方のノードが互いに接続されている。
　図７の構成では、ノードＩＮ１－ＩＮ２間にトランジスタが４段接続されている。すなわち、トランジスタＰ１１～Ｐ１４，Ｎ１１～Ｎ１４に印加される電圧は、ノードＩＮ１－ＩＮ２間の電圧の１／４となる。このため、この容量素子は、トランジスタＰ１１～Ｐ１４，Ｎ１１～Ｎ１４の耐圧よりも高い電圧が印加可能になる。
　図６において、ゲート配線３６はＹ方向およびＺ方向に延びている。ゲート配線３６は、トランジスタＰ１２，Ｐ１３，Ｎ１２，Ｎ１３に共有されており、トランジスタＰ１２，Ｐ１３，Ｎ１２，Ｎ１３のゲートになる。
　金属配線層であるＭ１配線層に、Ｘ方向に延びる配線６５，６６が形成されている。配線６５はノードＩＮ１に対応しており、配線６６はノードＩＮ２に対応している。配線６５は、コンタクト５５を介して、トランジスタＰ１１，Ｎ１１のゲートとなるゲート配線３７ａと接続されている。配線６６は、コンタクト５６を介して、トランジスタＰ１４，Ｎ１４のゲートとなるゲート配線３７ｂと接続されている。
　なお、直列接続する基本素子の個数は、２個に限られるものではなく、３個以上直列接続してもかまわない。また、トランジスタを３段など奇数段、直列に接続した構成とすることも可能である。この場合は、ノードＩＮ１，ＩＮ２の一方が、トランジスタのゲートではなく、ノードに接続される。
　（直列配置＆アレイ配置）
　図８は本実施形態に係る容量素子のレイアウト構造の他の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図８のレイアウト構造は、図６のレイアウト構造を基本構造とし、この基本構造を（２×２）個、アレイ状に配置したものである。Ｘ方向に並ぶ基本構造は、隣り合うトランジスタが一方のノードを共有している。Ｙ方向に並ぶ基本素子は、隣り合うトランジスタがゲート配線を共有している。
　図９は図８に示す容量素子の構成を示す回路図である。図９の容量素子は２個のノードＩＮ１に接続されている。一方のノードＩＮ１とノードＩＮ２との間に、Ｐ導電型のトランジスタＰ１１～Ｐ１８およびＮ導電型のトランジスタＮ１１～Ｎ１８を備える。トランジスタＰ１１，Ｐ１５，Ｎ１１，Ｎ１５のゲートはノードＩＮ１と接続されている。トランジスタＰ１２，Ｐ１３，Ｐ１６，Ｐ１７，Ｎ１２，Ｎ１３，Ｎ１６，Ｎ１７のゲートは互いに接続されている。トランジスタＰ１４，Ｐ１８，Ｎ１４，Ｎ１８のゲートはノードＩＮ２と接続されている。トランジスタＰ１１，Ｐ１２は両方のノードが互いに接続されている。トランジスタＰ１３，Ｐ１４は両方のノードが互いに接続されている。トランジスタＰ１５，Ｐ１６は両方のノードが互いに接続されている。トランジスタＰ１７，Ｐ１８は両方のノードが互いに接続されている。トランジスタＰ１１，Ｐ１５は一方のノードを共有しており、トランジスタＰ１２，Ｐ１６は一方のノードを共有している。トランジスタＰ１３，Ｐ１７は一方のノードを共有しており、トランジスタＰ１４，Ｐ１８は一方のノードを共有している。トランジスタＮ１１，Ｎ１２は両方のノードが互いに接続されている。トランジスタＮ１３，Ｎ１４は両方のノードが互いに接続されている。トランジスタＮ１５，Ｎ１６は両方のノードが互いに接続されている。トランジスタＮ１７，Ｎ１８は両方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１５は一方のノードを共有しており、トランジスタＮ１２，Ｎ１６は一方のノードを共有している。トランジスタＮ１３，Ｎ１７は一方のノードを共有しており、トランジスタＮ１４，Ｎ１８は一方のノードを共有している。
　また、他方のノードＩＮ１とノードＩＮ２との間に、Ｐ導電型のトランジスタＰ２１～Ｐ２８およびＮ導電型のトランジスタＮ２１～Ｎ２８を備える。トランジスタＰ２１～Ｐ２８，Ｎ２１～Ｎ２８の接続関係は、トランジスタＰ１１～Ｐ１８，Ｎ１１～Ｎ１８の接続関係と同様であり、ここではその詳細は省略する。
　図８において、トランジスタＰ１１，Ｐ１５はＸ方向において隣り合っており、パッド２４ａを共有している。同様に、トランジスタＰ１２，Ｐ１６はパッド２４ｂを共有しており、トランジスタＰ１３，Ｐ１７はパッド２４ｃを共有しており、トランジスタＰ１４，Ｐ１８はパッド２４ｄを共有している。トランジスタＰ２１，Ｐ２５はパッド２４ｅを共有しており、トランジスタＰ２２，Ｐ２６はパッド２４ｆを共有しており、トランジスタＰ２３，Ｐ２７はパッド２４ｇを共有しており、トランジスタＰ２４，Ｐ２８はパッド２４ｈを共有している。また、トランジスタＮ１１，Ｎ１５はＸ方向において隣り合っており、パッド２９ａを共有している。同様に、トランジスタＮ１２，Ｎ１６はパッド２９ｂを共有しており、トランジスタＮ１３，Ｎ１７はパッド２９ｃを共有しており、トランジスタＮ１４，Ｎ１８はパッド２９ｄを共有している。トランジスタＮ２１，Ｎ２５はパッド２９ｅを共有しており、トランジスタＮ２２，Ｎ２６はパッド２９ｆを共有しており、トランジスタＮ２３，Ｎ２７はパッド２９ｇを共有しており、トランジスタＮ２４，Ｎ２８はパッド２９ｈを共有している。
　ゲート配線３８ａ，３８ｂ，３８ｃ，３８ｄ，３８ｅ，３８ｆはＹ方向およびＺ方向に延びている。ゲート配線３８ａは、トランジスタＰ１２，Ｐ１３，Ｎ１２，Ｎ１３に共有されており、トランジスタＰ１２，Ｐ１３，Ｎ１２，Ｎ１３のゲートとなる。ゲート配線３８ｂは、トランジスタＰ１６，Ｐ１７，Ｎ１６，Ｎ１７に共有されており、トランジスタＰ１６，Ｐ１７，Ｎ１６，Ｎ１７のゲートとなる。ゲート配線３８ｃは、トランジスタＰ１４，Ｐ２１，Ｎ１４，Ｎ２１に共有されており、トランジスタＰ１４，Ｐ２１，Ｎ１４，Ｎ２１のゲートとなる。ゲート配線３８ｄは、トランジスタＰ１８，Ｐ２５，Ｎ１８，Ｎ２５に共有されており、トランジスタＰ１８，Ｐ２５，Ｎ１８，Ｎ２５のゲートとなる。ゲート配線３８ｅは、トランジスタＰ２２，Ｐ２３，Ｎ２２，Ｎ２３に共有されており、トランジスタＰ２２，Ｐ２３，Ｎ２２，Ｎ２３のゲートとなる。ゲート配線３８ｆは、トランジスタＰ２６，Ｐ２７，Ｎ２６，Ｎ２７に共有されており、トランジスタＰ２６，Ｐ２７，Ｎ２６，Ｎ２７のゲートとなる。
　金属配線層であるＭ１配線層に、Ｘ方向に延びる配線６７ａ，６７ｂ，６８，６９ａ，６９ｂが形成されている。配線６７ａ，６７ｂはノードＩＮ１に対応しており、配線６８はノードＩＮ２に対応している。なお、配線６７ａ，６７ｂは図示しない上層配線によって互いに接続されている。配線６７ａは、コンタクト５７ａ，５７ｂを介して、トランジスタＰ１１，Ｎ１１のゲートとなるゲート配線３９ａ、および、トランジスタＰ１５，Ｎ１５のゲートとなるゲート配線３９ｂと接続されている。配線６７ｂは、コンタクト５７ｃ，５７ｄを介して、トランジスタＰ２４，Ｎ２４のゲートとなるゲート配線３９ｃ、および、トランジスタＰ２８，Ｎ２８のゲートとなるゲート配線３９ｄと接続されている。配線６８は、コンタクト５８ａ，５８ｂを介して、ゲート配線３８ｃ，３８ｄと接続されている。配線６９ａは、コンタクト５９ａ，５９ｂを介して、ゲート配線３８ａ，３８ｂと接続されている。配線６９ｂは、コンタクト５９ｃ，５９ｄを介して、ゲート配線３８ｅ，３８ｆと接続されている。
　なお、アレイ状に配置する基本構造の個数は、（２×２）に限られるものではない。例えば、Ｘ方向に３個以上配置してもよい。この場合、Ｘ方向に並べる基本構造は、隣り合うトランジスタの一方のノードを共有させればよい。また、Ｙ方向に３個以上配置してもよい。この場合、Ｙ方向に並べる基本構造は、隣り合うトランジスタのゲート配線を共有させればよい。また、Ｘ方向またはＹ方向に配置する基本素子の個数を、１個としてもよい。
　（変形例）
　図１０は第１実施形態の変形例に係る容量素子のレイアウト構造の例を示す図であり、（ａ）は下部を示し、（ｂ）は上部を示す。また、図１１は図１０に示す容量素子の構成を示す回路図である。
　本変形例では、平面視で重なっているローカル配線４１，４３がコンタクト５３を介して接続されており、また、平面視で重なっているローカル配線４２，４４がコンタクト５４を介して接続されている。すなわち、トランジスタＰ１１，Ｐ１２の一方のノードが、トランジスタＮ１１，Ｎ１２の一方のノードと接続されており、また、トランジスタＰ１１，Ｐ１２の他方のノードが、トランジスタＮ１１，Ｎ１２の他方のノードと接続されている。これにより、容量素子は、動作がより安定し、ノイズに対する耐性が向上する。
　なお、本変形例に係る容量素子は、上述した構成例と同様に、アレイ状に配置することができ、また、直列配置することできる。さらに、直列配置した構成を基本構造として、アレイ状に配置することができる。
　（第２実施形態）
　図１２および図１３は第２実施形態に係る容量素子のレイアウト構造の例を示す図であり、図１２は平面図、図１３は平面視横方向における断面図である。具体的には、図１２（ａ）は下部を示し、図１２（ｂ）は上部を示す。図１３は線Ｘ１－Ｘ１’の断面である。
　また、図１４は図１２および図１３に示す容量素子の構成を示す回路図である。本実施形態に係る半導体集積回路装置は、図１４に示す容量素子を備える。図１４の容量素子は、ノードＩＮ１とノードＩＮ２との間に配置された、Ｐ導電型のトランジスタＰ１１，Ｐ１２およびＮ導電型のトランジスタＮ１１，Ｎ１２を備える。トランジスタＰ１１，Ｎ１１のゲートはノードＩＮ１と接続されている。トランジスタＰ１２，Ｎ１２のゲートはノードＩＮ２と接続されている。トランジスタＰ１１，Ｐ１２は一方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１２は一方のノードが互いに接続されている。すなわち、図１４の容量素子は、ノードＩＮ１とノードＩＮ２との間に設けられた、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２を備える容量構造を備える。
　図１４の構成では、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２に印加される電圧は、ノードＩＮ１－ＩＮ２間の電圧の１／２となる。このため、この容量素子は、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２の耐圧よりも高い電圧を印加可能になる。
　第１実施形態では、トランジスタＰ１１，Ｐ１２はＹ方向に並べて配置されており、ノードがローカル配線によって接続されていた。トランジスタＮ１１，Ｎ１２も同様に、Ｙ方向に並べて配置されており、ノードがローカル配線によって接続されていた。これに対して本実施形態では、トランジスタＰ１１，Ｐ１２はＸ方向に並べて配置されており、ノードの一方を共有している。トランジスタＮ１１，Ｎ１２も同様に、Ｘ方向に並べて配置されており、ノードの一方を共有している。
　図１２および図１３に示すように、容量素子の下部には、Ｘ方向に同一直線上に延びるナノワイヤ１２１ａ，１２１ｂが形成されており、容量素子の上部には、Ｘ方向に同一直線上に延びるナノワイヤ１２６ａ，１２６ｂが形成されている。ナノワイヤ１２１ａ，１２６ａは平面視で重なっており、ナノワイヤ１２１ｂ，１２６ｂは平面視で重なっている。ゲート配線１３１，１３２はＺ方向に延びており、下部から上部にかけて、並列に形成されている。ゲート配線１３１は、トランジスタＰ１１，Ｎ１１のゲートとなる。ゲート配線１３２は、トランジスタＰ１２，Ｎ１２のゲートとなる。また、容量素子のＸ方向における両端に、ダミーゲート配線１３３ａ，１３３ｂが形成されている。ダミーゲート配線１３３ａ，１３３ｂは、ゲート配線１３１，１３２と同様に、Ｚ方向に延びている。
　ナノワイヤ１２１ａの図面左端に、Ｐ型半導体がドーピングされたパッド１２２ａが形成されている。ナノワイヤ１２１ａ，１２１ｂの間に、Ｐ型半導体がドーピングされたパッド１２２ｂが形成されている。ナノワイヤ１２１ｂの図面右端に、Ｐ型半導体がドーピングされたパッド１２２ｃが形成されている。ナノワイヤ１２１ａ，１２１ｂがトランジスタＰ１１，Ｐ１２のチャネル部をそれぞれ構成する。パッド１２２ａ，１２２ｂがトランジスタＰ１１のノードを構成する。パッド１２２ｂ，１２２ｃがトランジスタＰ１２のノードを構成する。すなわち、パッド１２２ｂはトランジスタＰ１１，Ｐ１２によって共有されており、トランジスタＰ１１，Ｐ１２は一方のノードが接続されている。
　ナノワイヤ１２６ａの図面左端に、Ｎ型半導体がドーピングされたパッド１２７ａが形成されている。ナノワイヤ１２６ａ，１２６ｂの間に、Ｎ型半導体がドーピングされたパッド１２７ｂが形成されている。ナノワイヤ１２６ｂの図面右端に、Ｎ型半導体がドーピングされたパッド１２７ｃが形成されている。ナノワイヤ１２６ａ，１２６ｂがトランジスタＮ１１，Ｎ１２のチャネル部をそれぞれ構成する。パッド１２７ａ，１２７ｂがトランジスタＮ１１のノードを構成する。パッド１２７ｂ，１２７ｃがトランジスタＮ１２のノードを構成する。すなわち、パッド１２７ｂはトランジスタＮ１１，Ｎ１２によって共有されており、トランジスタＮ１１，Ｎ１２は一方のノードが接続されている。
　すなわち、ナノワイヤ１２１ａ、ゲート配線１３１、およびパッド１２２ａ，１２２ｂによって、トランジスタＰ１１が構成される。ナノワイヤ１２１ｂ、ゲート配線１３２、およびパッド１２２ｂ，１２２ｃによって、トランジスタＰ１２が構成される。ナノワイヤ１２６ａ、ゲート配線１３１、およびパッド１２７ａ，１２７ｂによって、トランジスタＮ１１が構成される。ナノワイヤ１２６ｂ、ゲート配線１３２、およびパッド１２７ｂ，１２７ｃによって、トランジスタＮ１２が構成される。
　容量素子の下部において、Ｙ方向に延びるローカル配線１４１，１４２，１４３が形成されている。ローカル配線１４１，１４２，１４３は、パッド１２２ａ，１２２ｂ，１２２ｃとそれぞれ接続されている。容量セルの上部において、Ｙ方向に延びるローカル配線１４６，１４７，１４８が形成されている。ローカル配線１４６，１４７，１４８は、パッド１２７ａ，１２７ｂ，１２７ｃとそれぞれ接続されている。
　金属配線層であるＭ１配線層に、Ｘ方向に同一直線上に延びる配線１６１，１６２が形成されている。配線１６１はノードＩＮ１に対応しており、配線１６２はノードＩＮ２に対応している。配線１６１は、コンタクト１５１を介して、ゲート配線１３１と接続されている。配線１６２は、コンタクト１５２を介して、ゲート配線１３２と接続されている。
　以上のように本例によると、平面視で重なっており、ゲート同士が接続されたトランジスタＰ１１，Ｎ１１と、平面視で重なっており、ゲート同士が接続されたトランジスタＰ１２，Ｎ１２とを用いて、容量素子が形成される。また、トランジスタＰ１１，Ｐ１２がＸ方向に並んで配置され、一方のノードを共有しており、トランジスタＮ１１，Ｎ１２がＸ方向に並んで配置され、一方のノードを共有している。このため、第１実施形態と比べて、容量素子がさらに小面積になる。
　（アレイ配置）
　図１５は本実施形態に係る容量素子のレイアウト構造の他の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図１５のレイアウト構造は、図１２の容量構造を（２×２）個、アレイ状に配置したものに相当する。Ｘ方向に並ぶ容量構造は、隣り合うトランジスタが一方のノードを共有している。Ｙ方向に並ぶ容量構造は、隣り合うトランジスタが、ゲート配線を共有しており、かつ、両方のノードがローカル配線によって接続されている。
　図１６は図１５に示す容量素子の構成を示す回路図である。ただし、図１６の回路図では、Ｙ方向に並ぶ２個のトランジスタを、１個のトランジスタとして表している。ノードＩＮ１とノードＩＮ２との間に、Ｐ導電型のトランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４およびＮ導電型のトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４を備える。トランジスタＰ１１，Ｐ１３，Ｎ１１，Ｎ１３のゲートはノードＩＮ１と接続されている。トランジスタＰ１２，Ｐ１４，Ｎ１２，Ｎ１４のゲートはノードＩＮ２と接続されている。トランジスタＰ１１，Ｐ１２は一方のノードが互いに接続されている。トランジスタＰ１２，Ｐ１３は一方のノードが互いに接続されている。トランジスタＰ１３，Ｐ１４は一方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１２は一方のノードが互いに接続されている。トランジスタＮ１２，Ｎ１３は一方のノードが互いに接続されている。トランジスタＮ１３，Ｎ１４は一方のノードが互いに接続されている。
　図１５において、ゲート配線１３４，１３５，１３６，１３７は、Ｙ方向およびＺ方向に延びている。ゲート配線１３４は、トランジスタＰ１１，Ｎ１１に共有されており、トランジスタＰ１１，Ｎ１１のゲートとなる。同様に、ゲート配線１３５は、トランジスタＰ１２，Ｎ１２のゲートとなり、ゲート配線１３６は、トランジスタＰ１３，Ｎ１３のゲートとなり、ゲート配線１３７は、トランジスタＰ１４，Ｎ１４のゲートとなる。
　金属配線層であるＭ１配線層に、Ｘ方向に延びる配線１６３，１６４が形成されている。配線１６３はノードＩＮ１に対応しており、配線１６４はノードＩＮ２に対応している。配線１６３は、コンタクト１５３，１５４を介して、ゲート配線１３４，１３６と接続されている。配線１６４は、コンタクト１５５，１５６を介して、ゲート配線１３５，１３７と接続されている。
　なお、アレイ状に配置する容量構造の個数は、（２×２）に限られるものではない。例えば、Ｘ方向に３個以上配置してもよい。この場合、Ｘ方向に並べる容量構造は、隣り合うトランジスタの一方のノードを共有させればよい。また、Ｙ方向に３個以上配置してもよい。この場合、Ｙ方向に並べる容量構造は、隣り合うトランジスタについて、ゲート配線を共有させるとともに、両方のノードをローカル配線によって接続すればよい。また、Ｘ方向またはＹ方向に配置する基本素子の個数を１個としてもよい。
　（第３実施形態）
　図１７および図１８は第３実施形態に係る容量素子のレイアウト構造の例を示す図であり、図１７は平面図、図１８は平面視縦方向における断面図である。具体的には、図１７（ａ）は下部を示し、図１７（ｂ）は上部を示す。図１８（ａ）は線Ｙ１－Ｙ１’の断面、図１８（ｂ）は線Ｙ２－Ｙ２’の断面である。
　また、図１９は図１７および図１８に示す容量素子の構成を示す回路図である。本実施形態に係る半導体集積回路装置は、図１９に示す容量素子を備える。図１９の容量素子は、ノードＩＮ１とノードＩＮ２との間に配置された、Ｐ導電型のトランジスタＰ１１およびＮ導電型のトランジスタＮ１１を備える。トランジスタＰ１１，Ｎ１１は、ゲート同士が接続されている。トランジスタＮ１１の両方のノードはノードＩＮ１と接続されている。トランジスタＰ１１の両方のノードはノードＩＮ２と接続されている。ノードＩＮ１，ＩＮ２は、例えば、信号が与えられる。あるいは、ノードＩＮ１，ＩＮ２は、電源線と接続される。この場合は、容量素子は電源間容量として機能する。
　図１９の構成では、トランジスタＰ１１，Ｎ１１に印加される電圧は、ノードＩＮ１－ＩＮ２間の電圧の１／２となる。このため、この容量素子は、トランジスタＰ１１，Ｎ１１の耐圧よりも高い電圧が印加可能になる。
　図１７および図１８に示すように、容量素子の下部には、Ｘ方向に延びるナノワイヤ２２１が形成されており、容量素子の上部には、Ｘ方向に延びるナノワイヤ２２６が形成されている。ナノワイヤ２２１，２２６は平面視で重なっている。ゲート配線２３１は、Ｚ方向に延びており、下部から上部にかけて形成されている。ゲート配線２３１は、トランジスタＰ１１，Ｎ１１のゲートとなる。また、容量素子のＸ方向における両端に、ダミーゲート配線２３２ａ，２３２ｂが形成されている。ダミーゲート配線２３２ａ，２３２ｂは、ゲート配線２３１と同様に、Ｚ方向に延びている。
　ナノワイヤ２２１の両端にそれぞれ、Ｐ型半導体がドーピングされたパッド２２２ａ，２２２ｂが形成されている。ナノワイヤ２２１がトランジスタＰ１１のチャネル部を構成する。パッド２２２ａ，２２２ｂがトランジスタＰ１１のノードを構成する。ナノワイヤ２２６の両端にそれぞれ、Ｎ型半導体がドーピングされたパッド２２７ａ，２２７ｂが形成されている。ナノワイヤ２２６がトランジスタＮ１１のチャネル部を構成する。パッド２２７ａ，２２７ｂがトランジスタＮ１１のノードを構成する。
　すなわち、ナノワイヤ２２１、ゲート配線２３１、およびパッド２２２ａ，２２２ｂによって、トランジスタＰ１１が構成される。ナノワイヤ２２６、ゲート配線２３１、およびパッド２２７ａ，２２７ｂによって、トランジスタＮ１１が構成される。
　下部において、Ｙ方向に延びるローカル配線２４１，２４２が形成されている。ローカル配線２４１はパッド２２２ａと接続されており、ローカル配線２４２はパッド２２２ｂと接続されている。上部において、Ｙ方向に延びるローカル配線２４３，２４４が形成されている。ローカル配線２４３はパッド２２７ａと接続されており、ローカル配線２４４はパッド２２７ｂと接続されている。
　金属配線層であるＭ１配線層に、Ｘ方向に延びる配線２６１，２６２が形成されている。配線２６１はノードＩＮ１に対応しており、配線２６２はノードＩＮ２に対応している。配線２６１は、コンタクト２５３を介して、ローカル配線２４３と接続されており、かつ、コンタクト２５４を介して、ローカル配線２４４と接続されている。配線２６２は、コンタクト２５１を介して、ローカル配線２４１と接続されており、かつ、コンタクト２５２を介して、ローカル配線２４２と接続されている。ただし、ローカル配線２４３，２４４は、ローカル配線２４１，２４２よりも短い。
　以上のように本例によると、平面視で重なっており、ゲート同士が接続されたトランジスタＰ１１，Ｎ１１を用いて、容量素子が形成される。また、Ｚ方向に延びる単一のゲート配線２３１がトランジスタＰ１１，Ｎ１１のゲートになるため、レイアウト上で、トランジスタＰ１１，Ｎ１１のゲート同士を接続するための配線が不要である。このため、半導体集積回路装置の小面積化が実現できる。
　なお、上述した構成では、トランジスタＰ１１は両方のノードがノードＩＮ２と接続されているものとしたが、一方のノードのみがノードＩＮ２と接続されていてもよい。また、トランジスタＮ１１は両方のノードがノードＩＮ１と接続されているものとしたが、一方のノードのみがノードＩＮ１と接続されていてもよい。
　（直列配置）
　図２０および図２１は第３実施形態に係る容量素子のレイアウト構造の他の例を示す図であり、図２０は平面図、図２１は平面視縦方向における断面図である。具体的には、図２０（ａ）は下部を示し、図２０（ｂ）は上部を示す。図２１（ａ）は線Ｙ１－Ｙ１’の断面、図２１（ｂ）は線Ｙ２－Ｙ２’の断面である。図２０および図２１のレイアウト構造は、図１７および図１８のレイアウト構造を２個、Ｙ方向に並べて配置したものに相当する。図２０および図２１において、図１７および図１８と共通の構成要素には同一の符号を付しており、ここではその説明を省略する場合がある。
　図２２は図２０および図２１に示す容量素子の構成を示す回路図である。図２２の容量素子は、ノードＩＮ１とノードＩＮ２との間に、図１９の容量素子が２段、直列に接続されて配置されたものに相当する。トランジスタＰ１１，Ｎ１１は、ゲート同士が接続されている。トランジスタＰ１２，Ｎ１２は、ゲート同士が接続されている。トランジスタＰ１１，Ｐ１２は、両方のノードが互いに接続されている。トランジスタＮ１１の両方のノードはノードＩＮ１と接続されている。トランジスタＮ１２の両方のノードはノードＩＮ２と接続されている。すなわち、図２２の容量素子は、ノードＩＮ１とノードＩＮ２との間に設けられた、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２を備える容量構造を備える。
　図２２の構成では、ノードＩＮ１－ＩＮ２間にトランジスタが４段接続されている。すなわち、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２に印加される電圧は、ノードＩＮ１－ＩＮ２間の電圧の１／４となる。このため、この容量素子は、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２の耐圧よりも高い電圧を印加可能になる。
　図２０および図２１に示すように、容量素子の下部には、Ｘ方向に延びるナノワイヤ２２３が形成されており、容量素子の上部には、Ｘ方向に延びるナノワイヤ２２８が形成されている。ナノワイヤ２２３，２２８は平面視で重なっている。ゲート配線２３３は、Ｚ方向に延びており、下部から上部にかけて形成されている。ゲート配線２３３は、トランジスタＰ１２，Ｎ１２のゲートとなる。また、容量素子のＸ方向における両端に、ダミーゲート配線２３４ａ，２３４ｂが形成されている。ダミーゲート配線２３４ａ，２３４ｂは、ゲート配線２３３と同様に、Ｚ方向に延びている。
　ナノワイヤ２２３の両端にそれぞれ、Ｐ型半導体がドーピングされたパッド２２４ａ，２２４ｂが形成されている。ナノワイヤ２２３がトランジスタＰ１２のチャネル部を構成する。パッド２２４ａ，２２４ｂがトランジスタＰ１２のノードを構成する。ナノワイヤ２２８の両端にそれぞれ、Ｎ型半導体がドーピングされたパッド２２９ａ，２２９ｂが形成されている。ナノワイヤ２２８がトランジスタＮ１２のチャネル部を構成する。パッド２２９ａ，２２９ｂがトランジスタＮ１２のノードを構成する。
　すなわち、ナノワイヤ２２３、ゲート配線２３３、およびパッド２２４ａ，２２４ｂによって、トランジスタＰ１２が構成される。ナノワイヤ２２８、ゲート配線２３３、およびパッド２２９ａ，２２９ｂによって、トランジスタＮ１２が構成される。
　下部において、ローカル配線２４１はパッド２２２ａ，２２４ａと接続されており、ローカル配線２４２はパッド２２２ｂ，２２４ｂと接続されている。ローカル配線２４１，２４２はコンタクトと接続されていない。上部において、Ｙ方向に延びるローカル配線２４５，２４６が形成されている。ローカル配線２４５はパッド２２９ａと接続されており、ローカル配線２４６はパッド２２９ｂと接続されている。
　配線２６２は、コンタクト２５５を介して、ローカル配線２４５と接続されており、かつ、コンタクト２５６を介して、ローカル配線２４６と接続されている。配線２６２は、ローカル配線２４１，２４２とは接続されていない。
　以上のように本例によると、平面視で重なっており、ゲート同士が接続されたトランジスタＰ１１，Ｎ１１と、平面視で重なっており、ゲート同士が接続されたトランジスタＰ１２，Ｎ１２とを用いて、容量素子が形成される。また、Ｚ方向に延びる単一のゲート配線２３１がトランジスタＰ１１，Ｎ１１のゲートになり、Ｚ方向に延びる単一のゲート配線２３３がトランジスタＰ１２，Ｎ１２のゲートになるため、レイアウト上で、トランジスタＰ１１，Ｎ１１のゲート同士を接続するための配線、および、トランジスタＰ１２，Ｎ１２のゲート同士を接続するための配線が不要である。さらに、トランジスタＰ１１，Ｐ１２のノード同士の接続がローカル配線２４１，２４２によって実現される。このため、半導体集積回路装置の小面積化が実現できる。
　なお、上述した構成では、トランジスタＮ１１は両方のノードがノードＩＮ１と接続されているものとしたが、一方のノードのみがノードＩＮ１と接続されていてもよい。また、トランジスタＮ１２は両方のノードがノードＩＮ２と接続されているものとしたが、一方のノードのみがノードＩＮ２と接続されていてもよい。また、トランジスタＰ１１，Ｐ１２は両方のノードが互いに接続されているものとしたが、一方のノードのみが互いに接続されていてもよい。
　なお、ノードＩＮ１，ＩＮ２間において、Ｐ型トランジスタとＮ型トランジスタを入れ替えて、Ｐ型トランジスタのノードをノードＩＮ１，ＩＮ２と接続するように構成してもかまわない。ただし、この場合は、ノードＩＮ１，ＩＮ２に対応する配線との接続を簡易に構成するために、Ｐ型トランジスタを上部に配置することが好ましい。
　（直列配置＆アレイ配置）
　図２３は本実施形態に係る容量素子のレイアウト構造の他の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図２３のレイアウト構造は、図２０の容量構造を（２×２）個、アレイ状に配置したものである。Ｘ方向に並ぶ容量構造は、隣り合うトランジスタが、一方のノードを共有している。Ｙ方向に並ぶ容量構造は、上部において、隣り合うトランジスタが両方のノードを共有している。
　図２４は図２３に示す容量素子の構成を示す回路図である。図２４の容量素子は２個のノードＩＮ１に接続されている。一方のノードＩＮ１とノードＩＮ２との間に、Ｐ導電型のトランジスタＰ１１～Ｐ１４およびＮ導電型のトランジスタＮ１１～Ｎ１４を備える。トランジスタＮ１１，Ｎ１３の両方のノードはノードＩＮ１と接続されており、トランジスタＮ１２，Ｎ１４の両方のノードはノードＩＮ２と接続されている。トランジスタＮ１１，Ｐ１１はゲート同士が接続されており、トランジスタＮ１３，Ｐ１３はゲート同士が接続されている。トランジスタＰ１１，Ｐ１２は両方のノードが互いに接続されている。トランジスタＰ１３，Ｐ１４は両方のノードが互いに接続されている。トランジスタＰ１１，Ｐ１３は一方のノードを共有しており、トランジスタＰ１２，Ｐ１４は一方のノードを共有している。トランジスタＰ１２，Ｎ１２はゲート同士が接続されており、トランジスタＰ１４，Ｎ１４はゲート同士が接続されている。
　また、他方のノードＩＮ１とノードＩＮ２との間に、Ｐ導電型のトランジスタＰ２１～Ｐ２４およびＮ導電型のトランジスタＮ２１～Ｎ２４を備える。トランジスタＰ２１～Ｐ２４，Ｎ２１～Ｎ２４の接続関係は、トランジスタＰ１１～Ｐ１４，Ｎ１１～Ｎ１８の接続関係と同様であり、ここではその詳細な説明を省略する。
　図２３において、トランジスタＰ１１，Ｐ１３はパッド２２５ａを共有している。同様に、トランジスタＰ１２，Ｐ１４はパッド２２５ｂを共有しており、トランジスタＰ２１，Ｐ２３はパッド２２５ｃを共有しており、トランジスタＰ２２，Ｐ２４はパッド２２５ｄを共有している。同様に、トランジスタＮ１１，Ｎ１３はパッド２２５ｅを共有しており、トランジスタＮ１２，Ｎ１４はパッド２２５ｆを共有しており、トランジスタＮ２１，Ｎ２３はパッド２２５ｇを共有しており、トランジスタＮ２２，Ｎ２４はパッド２２５ｈを共有している。
　金属配線層であるＭ１配線層に、Ｘ方向に延びる配線２６３ａ，２６３ｂ，２６４が形成されている。配線２６３ａ，２６３ｂはノードＩＮ１に対応しており、配線２６４はノードＩＮ２に対応している。なお、配線２６３ａ，２６３ｂは図示しない上層配線によって互いに接続されている。配線２６３ａは、コンタクト２５７ａ，２５７ｂ，２５７ｃを介して、トランジスタＮ１１，Ｎ１３のノードに接続されたローカル配線２４７ａ，２４７ｂ，２４７ｃと接続されている。配線２６３ｂは、コンタクト２５７ｄ，２５７ｅ，２５７ｆを介して、トランジスタＮ２２，Ｎ２４のノードに接続されたローカル配線２４８ａ，２４８ｂ，２４８ｃと接続されている。配線２６４は、コンタクト２５８ａ，２５８ｂ，２５８ｃを介して、トランジスタＮ１２，Ｎ１４，Ｎ２１，Ｎ２３のノードに接続されたローカル配線２４９ａ，２４９ｂ，２４９ｃと接続されている。
　なお、アレイ状に配置する容量構造の個数は、（２×２）に限られるものではない。例えば、Ｘ方向に３個以上配置してもよい。この場合、Ｘ方向に並べる容量構造は、隣り合うトランジスタの一方のノードを共有すればよい。また、Ｙ方向に３個以上配置してもよい。この場合、Ｙ方向に並べる容量構造は、上部において隣り合うトランジスタのノードを共有すればよい。また、Ｘ方向またはＹ方向に配置する基本素子の個数を１個としてもよい。
　（他の実施形態）
　上述の各実施形態では、下部にＰ型トランジスタを形成し、上部にＮ型トランジスタを形成するものとしたが、これとは逆に、下部にＮ型トランジスタを形成し、上部にＰ型トランジスタを形成するものとしてもかまわない。
　また、下部および上部において、同じ導電型のトランジスタを形成してもよい。すなわち、本開示に係る容量素子は、Ｐ型トランジスタのみによって構成してもよいし、Ｎ型トランジスタのみによって構成してもよい。ただし、半導体集積回路装置は、通常のＣＦＥＴすなわち、深さ方向において上下に形成されるＰ型トランジスタおよびＮ型トランジスタによって、回路機能が実現される。
　この場合、半導体集積回路装置は、例えば次のように製造すればよい。いま、上部はＮ型トランジスタが形成されており、下部は、通常の回路部ではＰ型トランジスタが形成されており、容量素子のみＮ型トランジスタが形成されるものとする。この場合、下部におけるトランジスタを形成する際に、容量素子の部分をマスクして他の部分をＰ導電型にドーピングする。その後、容量素子以外の部分をマスクして、Ｎ導電型にドーピングする。
　なお、上述の各実施形態では、トランジスタは１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＹ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｙ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
　また、上述の各実施形態では、ナノワイヤの断面形状はほぼ正方形としているが、これに限られるものではない。例えば、円形や長方形であってもよい。
　また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。
　本開示では、ＣＦＥＴを用いて、高耐圧でありかつ小面積の容量素子を実現することができるので、例えば半導体チップの性能向上に有用である。
ＩＮ１　第１ノード
ＩＮ２　第２ノード
Ｐ＊＊，Ｎ＊＊（＊は数字）　トランジスタ
３１，３２　ゲート配線
４１，４２，４３，４４　ローカル配線
５３，５４　コンタクト
１３１，１３２　ゲート配線
２３１，２３３　ゲート配線
２４１，２４２，２４３，２４４　ローカル配線

Claims (20)

  1. 　容量素子を備えた半導体集積回路装置であって、
    　前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、
    　前記容量構造は、
    　第１導電型の立体構造トランジスタである、第１トランジスタと、
    　深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、
    　前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、
    　前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタと、
    　前記第１～第４トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に延びており、前記第１トランジスタの一方のノードと前記第３トランジスタの一方のノードとを接続する第１ローカル配線と、
    　前記第２方向に延びており、前記第２トランジスタの一方のノードと前記第４トランジスタの一方のノードとを接続する第２ローカル配線とを備える
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記容量構造は、
    　前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる単一の第１ゲート配線と、
    　前記深さ方向に延びており、前記第３および第４トランジスタのゲートとなる単一の第２ゲート配線とを備える
    ことを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記容量構造は、
    　前記第２方向に延びており、前記第１トランジスタの他方のノードと前記第３トランジスタの他方のノードとを接続する第３ローカル配線と、
    　前記第２方向に延びており、前記第２トランジスタの他方のノードと前記第４トランジスタの他方のノードとを接続する第４ローカル配線とを備えている
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記容量構造は、
    　前記第１および第２トランジスタのゲートが、前記第１および第２ノードのいずれか一方と接続されており、
    　前記第３および第４トランジスタのゲートが、前記第１および第２ノードの他方と接続されている
    ことを特徴とする半導体集積回路装置。
  5. 　請求項１記載の半導体集積回路装置において、
    　前記容量素子は、前記容量構造を複数、備え、
    　前記複数の容量構造は、前記第１方向に並んで配置された第１および第２容量構造を含み、
    　前記第１容量構造が備える前記第１、第２、第３、第４トランジスタは、前記第２容量構造が備える前記第１、第２、第３、第４トランジスタと、それぞれ、一方のノードを共有している
    ことを特徴とする半導体集積回路装置。
  6. 　請求項１記載の半導体集積回路装置において、
    　前記容量素子は、前記容量構造を複数、備え、
    　前記複数の容量構造は、前記第２方向に並んで配置された第１および第２容量構造を含み、
    　前記第１容量構造が備える前記第３および第４トランジスタのゲート、並びに、前記第２容量構造が備える前記第１および第２トランジスタのゲートが、前記第１および第２ノードのいずれか一方と、共通に接続されている
    ことを特徴とする半導体集積回路装置。
  7. 　請求項１記載の半導体集積回路装置において、
    　前記容量素子は、前記容量構造を複数、備え、
    　前記複数の容量構造は、前記第１ノードと前記第２ノードとの間に、直列接続されて設けられており、
    　互いに接続された２個の前記容量構造は、一方が備える前記第３および第４トランジスタのゲートが、他方が備える前記第１および第２トランジスタのゲートと、接続されている
    ことを特徴とする半導体集積回路装置。
  8. 　請求項１記載の半導体集積回路装置において、
    　前記第１および第２ローカル配線は、平面視で重なりを有しており、かつ、コンタクトを介して互いに接続されている
    ことを特徴とする半導体集積回路装置。
  9. 　容量素子を備えた半導体集積回路装置であって、
    　前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、
    　前記容量構造は、
    　第１導電型の立体構造トランジスタである、第１トランジスタと、
    　深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、
    　前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、
    　前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタとを備え、
    　前記第１および第３トランジスタは、前記第１～第４トランジスタのチャネル部が延びる方向である第１方向に並んで配置されており、かつ、一方のノードを共有しており、
    　前記第２および第４トランジスタは、前記第１方向に並んで配置されており、かつ、一方のノードを共有している
    ことを特徴とする半導体集積回路装置。
  10. 　請求項９記載の半導体集積回路装置において、
    　前記容量構造は、
    　前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる単一の第１ゲート配線と、
    　前記深さ方向に延びており、前記第３および第４トランジスタのゲートとなる単一の第２ゲート配線とを備える
    ことを特徴とする半導体集積回路装置。
  11. 　請求項９記載の半導体集積回路装置において、
    　前記容量構造は、
    　前記第１および第２トランジスタのゲートが、前記第１および第２ノードのいずれか一方と接続されており、
    　前記第３および第４トランジスタのゲートが、前記第１および第２ノードの他方と接続されている
    ことを特徴とする半導体集積回路装置。
  12. 　請求項９記載の半導体集積回路装置において、
    　前記容量素子は、前記容量構造を複数、備え、
    　前記複数の容量構造は、前記第１方向と垂直をなす第２方向に並んで配置された第１および第２容量構造を含み、
    　前記第１容量構造が備える前記第１および第２トランジスタのゲート、並びに、前記第２容量構造が備える前記第１および第２トランジスタのゲートが、前記第１および第２ノードのいずれか一方と、共通に接続されており、
    　前記第１容量構造が備える前記第３および第４トランジスタのゲート、並びに、前記第２容量構造が備える前記第３および第４トランジスタのゲートが、前記第１および第２ノードの他方と、共通に接続されている
    ことを特徴とする半導体集積回路装置。
  13. 　半導体集積回路装置であって、
    　第１ノードと第２ノードとの間に設けられた容量素子を備え、
    　前記容量素子は、
    　第１導電型の立体構造トランジスタである、第１トランジスタと、
    　深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、
    　前記第１トランジスタの一方のノードと接続され、かつ、前記第１および第２ノードのいずれか一方と接続された第１ローカル配線と、
    　前記第２トランジスタの一方のノードと接続され、かつ、前記第１および第２ノードの他方と接続された第２ローカル配線とを備えている
    ことを特徴とする半導体集積回路装置。
  14. 　容量素子を備えた半導体集積回路装置であって、
    　前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、
    　前記容量構造は、
    　第１導電型の立体構造トランジスタである、第１トランジスタと、
    　深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、
    　前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、
    　前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタと、
    　前記第１～第４トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に延びており、前記第１トランジスタの一方のノードと前記第３トランジスタの一方のノードとを接続する第１ローカル配線とを備え、
    　前記第２トランジスタの少なくとも一方のノードが、前記第１および第２ノードのいずれか一方と接続されており、
    　前記第４トランジスタの少なくとも一方のノードが、前記第１および第２ノードの他方と接続されている
    ことを特徴とする半導体集積回路装置。
  15. 　請求項１４記載の半導体集積回路装置において、
    　前記容量構造は、
    　前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる単一の第１ゲート配線と、
    　前記深さ方向に延びており、前記第３および第４トランジスタのゲートとなる単一の第２ゲート配線とを備える
    ことを特徴とする半導体集積回路装置。
  16. 　請求項１４記載の半導体集積回路装置において、
    　前記容量構造は、
    　前記第２方向に延びており、前記第１トランジスタの他方のノードと前記第３トランジスタの他方のノードとを接続する第２ローカル配線を備えている
    ことを特徴とする半導体集積回路装置。
  17. 　請求項１４記載の半導体集積回路装置において、
    　前記容量素子は、前記容量構造を複数、備え、
    　前記複数の容量構造は、前記第１方向に並んで配置された第１および第２容量構造を含み、
    　前記第１容量構造が備える前記第１、第２、第３、第４トランジスタは、前記第２容量構造が備える前記第１、第２、第３、第４トランジスタと、それぞれ、一方のノードを共有している
    ことを特徴とする半導体集積回路装置。
  18. 　請求項１４記載の半導体集積回路装置において、
    　前記容量素子は、前記容量構造を複数、備え、
    　前記複数の容量構造は、前記第２方向に並んで配置された第１および第２容量構造を含み、
    　前記第１容量構造が備える前記第４トランジスタの少なくとも一方のノード、および、前記第２容量構造が備える前記第２トランジスタの少なくとも一方のノードが、前記第１および第２ノードのいずれか一方と、共通に接続されている
    ことを特徴とする半導体集積回路装置。
  19. 　請求項１～１８のうちいずれか１項記載の半導体集積回路装置において、
    　前記第１導電型と前記第２導電型とは、異なる導電型である
    ことを特徴とする半導体集積回路装置。
  20. 　請求項１～１８のうちいずれか１項記載の半導体集積回路装置において、
    　前記第１導電型と前記第２導電型とは、同一の導電型である
    ことを特徴とする半導体集積回路装置。
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