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Die
Erfindung betrifft einen Halbleiterspeicher, bei dem ein vergrabenes
elektrisch leitendes Gebiet an eine vorher festgelegte Spannung
angeschlossen ist.
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Die
Erfindung betrifft außerdem
ein Verfahren zur Herstellung des Halbleiterspeichers.
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Ein
Halbleiterspeicher, beispielsweise ein dynamischer Halbleiterspeicher
mit wahlfreiem Zugriff, ein sogenanntes DRAM (Dynamic Random Access
Memory) umfasst insbesondere ein halbleitendes Substrat, ein Feld
von Speicherzellen, einen Adressbus zum Anlegen einer Speicheradresse,
einen Adressdekoder zur Auswahl einer der Speicherzellen anhand
der Speicheradresse und einen Datenbus für lesenden oder schreibenden
Zugriff auf die in der einen der Speicherzellen gespeicherte Information.
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Das
Feld von Speicherzellen ist in Zeilen und Spalten unterteilt und
umfasst eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungen
für lesenden
und schreibenden Zugriff auf die Speicherzellen. Jeweils eine der
Speicherzellen ist an eine der Wortleitungen und an eine der Bitleitungen
angeschlossen. Jeweils eine der Wortleitungen ist an die Speicherzellen
einer der Zeilen des Feldes angeschlossen. Jeweils eine der Bitleitungen
ist an die Speicherzellen einer der Spalten des Feldes angeschlossen.
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Jede
der Speicherzellen des Feldes enthält einen Auswahltransistor
mit einem Steueranschluss und einer gesteuerten Strecke und einen
Speicherkondensator mit einer ersten Elektrode und einer zweiten
Elektrode. Die zweiten Elektroden der Speicherkondensatoren der
Speicherzellen des Feldes sind elektrisch leitend miteinander verbunden.
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Die
in der einen der Speicherzellen gespeicherte Information ist durch
das Vorzeichen einer Zellspannung festgelegt. Die Zellspannung ist
eine Differenz der Spannungen zwischen der ersten und der zweiten
Elektrode des Speicherkondensators. Die Zellspannung muss unter
Bewahrung des Vorzeichens periodisch auf einen vorher festgelegten
Anfangswert aufgefrischt werden, um einer durch Leckströme bedingten
exponentiellen zeitlichen Abnahme entgegenzuwirken. Der Anfangswert
und die zeitliche Abnahme der Zellspannung bestimmt eine Retentionszeit,
innerhalb derer die eine der Speicherzellen wieder aufgefrischt
werden muss.
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Üblicherweise
umfasst der Halbleiterspeicher ein halbleitendes Substrat und der
Speicherkondensator einer der Speicherzellen wird als Grabenkondensator
in dem halbleitenden Substrat ausgebildet. Dazu wird ein Graben
in das halbleitende Substrat geätzt,
die zweite Elektrode als eine im Substrat vergrabene hochdotierte
Elektrode ausgebildet und um den Graben herum angeordnet, ein Knotendielektrikum
auf der im Inneren des Grabens gelegenen Oberfläche des Substrats aufgebracht
und die erste Elektrode als hochdotierte Grabenelektrode in dem Graben
abgeschieden. Ferner werden die zweiten Elektroden der Speicherzellen
miteinander verbunden, indem ein im Substrat vergrabenes hochdotiertes
Gebiet ausgebildet wird. Das im Substrat vergrabene hochdotierte
Gebiet wird auch als vergrabene Platte bezeichnet.
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Ein
solcher Halbleiterspeicher wird beispielsweise in der Druckschrift
DE 101 04 716 A1 beschrieben.
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Beim
Betrieb des Halbleiterspeichers ist an die im Substrat vergrabene
Platte eine konstante vorher festgelegte Spannung, die sogenannte
Plattenspannung VPL, angelegt. Zur Spannungsversorgung der
vergrabenen Platte ist eine Kontaktierung erforderlich.
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Üblicherweise
wird die vergrabene Platte über
eine an die Oberfläche
des Substrats angrenzende hochdotierte Kontaktwanne kontaktiert.
Die Kontaktwanne wird ihrerseits über eine hochdotierte Zuleitung,
etwa aus Polysilizium, an die Plattenspannung VPL angeschlossen.
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Im
allgemeinen erstreckt sich die Kontaktwanne zwischen einem das Feld
von Speicherzellen umgebenden Teil der Oberfläche des Substrats und der vergrabenen
Platte. Auf diese Weise isolieren die Kontaktwanne und die vergrabene
Platte eine Feldwanne, in der die Speicherkondensatoren der Speicherzellen
des Feldes ausgebildet sind, von einer Peripheriewanne, in der die
Unterstützungsschaltungen des
Speicherzellenfeldes ausgebildet sind.
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Es
ist auch möglich,
dass die Feldwanne von einer Isolationswanne umgeben ist und die
Isolationswanne von der Peripheriewanne umgeben ist. Die Isolationswanne
umfasst dann sowohl die vergrabene Platte als auch die Kontaktwanne.
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Die
vergrabene Platte und die Kontaktwanne weisen eine verhältnismäßig geringe
spezifische Leitfähigkeit
auf. Ferner erstrecken sich die Gräben der Speicherkondensatoren
der Speicherzellen tief in die vergrabene Platte hinein. Dadurch
ist für
einen längs
der vergrabenen Platte fließenden
Strom der Querschnitt an leitfähigem
Material vermindert. Ferner erfolgt die Kontaktierung der vergrabenen
Platte nur längs
des Randes des Feldes von Speicherzellen. Dadurch ist der Abstand
zwischen der Kontaktwanne und der zweiten Elektrode einer der Speicherzellen
im Mittel sehr groß.
Da die zweite Elektrode einer der Speicherzellen im Mittel sehr
hochohmig an die Plattenspannung VPL angeschlossen
ist, ist die Zeitkonstante für Änderungen
des Potentials am Ort der zweiten Elektrode groß und der Wert des Potentials
schlecht steuerbar. Insbesondere kann der beim Auffrischen der einen
der Speicherzellen erzeugte Anfangswert der Zellspannung zu klein
sein. Die dadurch bewirkte Verkürzung
der Retentionszeit kann zu einem Verlust der gespeicherten Information
führen.
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Allgemeine
Beschreibung der Erfindung
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Es
ist die Aufgabe der Erfindung, einen Halbleiterspeicher anzugeben,
der eine verbesserte Steuerung des elektrischen Potentials der vergrabenen Platte
ermöglicht.
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Gemäß der Erfindung
wird die Aufgabe gelöst
durch einen Halbleiterspeicher, der ein halbleitendes Substrat mit
einem in dem Substrat vergrabenen elektrisch leitenden Gebiet, Wortleitungen,
erste Bitleitungen und eine zweite Bitleitung sowie erste und zweite
Zellen umfasst. Jeweils eine der ersten und zweiten Zellen weist
einen Steueranschluss, der an eine der Wortleitungen angeschlossen
ist, einen ersten Anschluss und einen zweiten Anschluss, der an
das elektrisch leitende Gebiet angeschlossen ist, auf und enthält einen
Auswahltransistor mit einer über
den Steueranschluss gesteuerten Strecke. Jeweils eine der ersten
Zellen ist über
den ersten Anschluss an eine der ersten Bitleitungen angeschlossen
und enthält
eine Reihenschaltung aus der gesteuerten Strecke des Transistors
und einem Speicherkondensator, die zwischen dem ersten Anschluss
und dem zweiten Anschluss der einen der ersten Zellen angeordnet
ist. Jeweils eine der zweiten Zellen ist über den ersten Anschluss an
die zweite Bitleitung angeschlossen und enthält eine Reihenschaltung aus
der gesteuerten Strecke des Transistors und einem Widerstandselement,
die zwischen dem ersten Anschluss und dem zweiten Anschluss der
einen der zweiten Zellen angeordnet ist.
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Die
ersten Zellen des Feldes sind zur Speicherung von Information vorgesehen.
Die zweiten Zellen des Feldes dienen als schaltbare Kontakte, über die
eine Plattenspannung VPL innerhalb des Feldes
von Zellen niederohmig an verschiedene Punkte des vergrabenen elektrisch
leitenden Gebiets angelegt werden kann. Dadurch kann am Ort einer
benachbarten der ersten Zellen das Potential des vergrabenen elektrisch
leitenden Gebietes besser festgelegt werden. Dementsprechend wird
die Zellspannung in der benachbarten der ersten Zellen auf einen genauer
festgelegten Anfangswert aufgefrischt und die Retentionszeit der
benachbarten der ersten Zellen ist genauer bestimmt.
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Eine
der zweiten Zellen und mehrere der ersten Zellen sind vorzugsweise
an dieselbe der Wortleitungen angeschlossen.
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Das
elektrisch leitende Gebiet ist vorzugsweise ein hochdotiertes n-leitendes
Gebiet.
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Die
zweite Bitleitung und die ersten Bitleitungen verlaufen vorzugsweise
parallel zueinander und die zweite Bitleitung ist zwischen den ersten
Bitleitungen zentral angeordnet. Vorzugsweise teilt die zweite Bitleitung
das Feld von ersten und zweiten Zellen in Teilfelder, in denen jeweils
gleich viele der ersten Bitleitungen verlaufen.
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Jeweils
eine der zweiten Zellen umfasst vorzugsweise einen in dem Substrat
ausgebildeten tiefen Graben und das Widerstandselement der einen der
zweiten Zellen umfasst vorzugsweise eine in dem Graben angeordnete
erste Elektrode und eine den Graben umgebende zweite Elektrode.
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Zwischen
der ersten Elektrode und der zweiten Elektrode des Widerstandselementes
der einen der zweiten Zellen ist vorzugsweise eine dielektrische
Schicht mit einer Öffnung
ausgebildet, in der die erste Elektrode und die zweite Elektrode
leitend miteinander verbunden sind.
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Die
erste Elektrode des Widerstandselementes der einen der zweiten Zellen
enthält
vorzugsweise n-dotiertes Polysilizium und die zweite Elektrode ist
vorzugsweise eine im Substrat vergrabene hochdotierte n-leitende
Platte.
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Die
erste und die zweite Elektrode des Widerstandselementes der einen
der zweiten Zellen grenzen vorzugsweise unmittelbar aneinander an.
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Die
zweite Bitleitung ist vorzugsweise an einen Spannungsgenerator für eine Plattenspannung VPL angeschlossen.
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Die
Plattenspannung VPL ist vorzugsweise über die
leitende Strecke des Auswahltransistors einer der zweiten Zellen
an das elektrisch leitende Gebiet angelegt.
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Der
Halbleiterspeicher umfasst vorzugsweise zusätzlich Leseverstärker, wobei
jeweils eine der ersten Bitleitungen an einen der Leseverstärker angeschlossen
ist.
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Einer
der Leseverstärker
ist vorzugsweise an einen Spannungsgenerator für eine hohe Bitleitungsspannung
VBLH angeschlossen und die Plattenspannung
VPL entspricht im wesentlichen der Hälfte der hohen
Bitleitungsspannung VBLH Der Halbleiterspeicher
umfasst vorzugsweise zusätzlich
einen Anschluss zum Anlegen einer Zerstörungsspannung VDEL an
die zweite Bitleitung.
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Es
ist die Aufgabe der Erfindung ein Verfahren zur Herstellung eines
Halbleiterspeichers anzugeben, bei dem ein niederohmiger Kontakt
zu der vergrabenen Platte ausgebildet wird.
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Das
erfindungsgemäße Verfahren
zur Herstellung eines Halbleiterspeichers umfasst einen Schritt
des Bereitstellens eines Substrats und einen Schritt des Ausbildens
von ersten und zweiten Zellen, die jeweils eine erste Elektrode
und eine zweite Elektrode aufweisen. Dabei umfasst der Schritt des
Ausbildens der ersten und zweiten Zellen einen Schritt des Ausbildens
von bis in die Tiefe des elektrisch leitenden Gebietes reichenden
tiefen Gräben
in dem Substrat, einen Schritt des Ausbildens der ersten Elektroden
der ersten und zweiten Zellen in den Gräben und einen Schritt des Ausbildens
der zweiten Elektroden der ersten und zweiten Zellen um die Gräben. Das
erfindungsgemäße Verfahren
zur Herstellung eines Halbleiterspeichers umfasst ferner einen Schritt
des Erzeugens elektrisch leitender Verbindungen in den zweiten Zellen,
der Schritte des Erzeugens jeweils einer der elektrisch leitenden
Verbindungen zwischen der ersten Elektrode und der zweiten Elektrode
in einer der zweiten Zellen einschließt, und einen Schritt des Ausbildens
von Wortleitungen, ersten Bitleitungen und einer zweiten Bitleitung
auf dem Substrat und einen Schritt des Anschließens einer jeweiligen der ersten
Zellen an eine der ersten Bitleitungen und einer jeweiligen der
zweiten Zellen an die zweite Bitleitung.
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Das
Verfahren zur Herstellung eines Halbleiterspeichers umfasst vorzugsweise
einen Schritt des Ausbildens einer dielektrischen Schicht zwischen
der ersten Elektrode und der zweiten Elektrode jeweils einer der
zweiten Zellen. In diesem Fall wird der Schritt des Erzeugens der
elektrisch leitenden Verbindungen in den zweiten Zellen zuletzt
ausgeführt und
umfasst einen Schritt des Zerstörens
der dielektrischen Schicht in jeweils einer der zweiten Zellen, der
einen Schritt des Anlegens einer Einschaltspannung VPP an
diejenige der Wortleitungen, die an die eine der zweiten Zellen
angeschlossen ist, und einen Schritt des Anlegens einer Zerstörungsspannung VDEL an die zweite Bitleitung einschließt, sowie
ein Wiederholen des Schrittes des Zerstörens der dielektrischen Schicht
in jeweils einer der zweiten Zellen für weitere an die zweite Bitleitung
angeschlossene zweite Zellen.
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Der
Schritt des Anlegens der Zerstörungsspannung
VDEL umfasst vorzugsweise zusätzlich einen
Schritt des Erzeugens der Zerstörungsspannung VDEL in einem externen Testgerät und einen
Schritt des Anlegens der Zerstörungsspannung
VDEL an die zweite Bitleitung über einen
Anschluss für
das externe Testgerät.
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Das
Verfahren zur Herstellung eines Halbleiterspeichers umfasst vorzugsweise
zusätzlich
einen Schritt des Anlegens einer festen Plattenspannung VPL an die zweite Bitleitung.
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Der
Schritt des Ausbildens der ersten und zweiten Zellen umfasst vorzugsweise
den Schritt des Erzeugens elektrisch leitender Verbindungen in den zweiten
Zellen. In diesem Fall umfasst der Schritt des Erzeugens elektrisch
leitender Verbindungen in den zweiten Zellen vorzugsweise einen
Schritt des Abdeckens der tiefen Gräben der zweiten Zellen und
einen Schritt des Ausbildens eines Dielektrikums in den nicht abgedeckten
Gräben.
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Der
Schritt des Ausbildens der ersten und zweiten Zellen umfasst vorzugsweise
einen Schritt des Ausbildens der zweiten Zellen, der einen Schritt des
Erzeugens eines Grabenkondensators mit einer dielektrischen Schicht
enthält.
In diesem Fall umfasst das verfahren zur Herstellung des Halbleiterspeichers
zusätzlich
einen Schritt des Anlegens einer Zerstörungsspannung VDEL an
die zweite Bitleitung zur Zerstörung
der dielektrischen Schicht.
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Im
folgenden wird die Erfindung anhand der beigefügten Figuren näher erläutert.
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Kurze Beschreibung
der Figuren
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1 zeigt
die Schaltung eines dynamischen Halbleiterspeichers mit wahlfreiem
Zugriff (DRAM) gemäß der vorliegenden
Erfindung.
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2 zeigt
eine der zweiten Zellen 2 des Halbleiterspeichers gemäß der vorliegenden
Erfindung.
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3 zeigt
eine der ersten Zellen 1 des Halbleiterspeichers gemäß der Erfindung,
die einer Speicherzelle nach dem Stand der Technik entspricht.
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Beschreibung eines Ausführungsbeispiels
anhand der Figuren
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Der
in 1 dargestellte dynamische Halbleiterspeicher mit
wahlfreiem Zugriff umfasst ein halbleitendes Substrat 7,
ein Feld von Zellen 1 und 2, das erste Zellen 1 und
zweite Zellen 2 enthält,
einen Adressbus zum Anlegen einer Speicheradresse RA und CA, einen
Adressdekoder 302 und 103 zur Auswahl einer der
ersten Zellen 1 anhand der Speicheradresse, einen Datenbus
für lesenden
oder schreibenden Zugriff I/O auf die in der einen der ersten Zellen 1 gespeicherte
Information.
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Der
Halbleiterspeicher umfasst ferner eine Mehrzahl von Wortleitungen 300,
eine Mehrzahl von ersten Bitleitungen 100 und eine zweite
Bitleitung 200. Die Zellen 1 und 2 des
Feldes sind in Zeilen und Spalten angeordnet, wobei eine der Zeilen
des Feldes mehrere der ersten Zellen 1 und eine der zweiten Zellen 2 enthält und eine
der Spalten des Feldes vorzugsweise nur erste Zellen 1 oder
nur zweite Zellen 2 enthält. Jeweils eine der ersten
Zellen 1 ist an eine der Wortleitungen 300 und
an eine der ersten Bitleitungen 100 angeschlossen. Jeweils
eine der zweiten Zellen 2 ist an eine der Wortleitungen 300 und
an die zweite Bitleitung 200 angeschlossen. Eine der Wortleitungen
ist jeweils an die Zellen 1 und 2 einer Zeile des
Feldes angeschlossen. Eine der ersten Bitleitungen 100 ist
jeweils an die ersten Zellen 1 einer Spalte des Feldes angeschlossen.
Die zweite Bitleitung 200 ist an die zweiten Zellen 2 einer
Spalte des Feldes angeschlossen.
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Der
Adressdekoder 302 und 103 umfasst einen Wortleitungsdekoder 302 und
einen Bitleitungsdekoder 103. Jeweils eine der Wortleitungen 300 ist über einen
Wortleitungstreiber 301 an den Wortleitungsdekoder 302 angeschlossen.
Jeweils zwei der ersten Bitleitungen 100 sind durch eine
Ausgleichsschaltung 101 verbunden und über einen Leseverstärker 102 an
den Bitleitungsdekoder 103 angeschlossen.
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Jede
der Zellen 1 und 2 des Feldes weist jeweils einen
Steueranschluss 10 und 20, einen ersten Anschluss 11 und 21 und
einen zweiten Anschluss 12 und 22 auf und enthält einen
Auswahltransistor 4 mit einer an den Steueranschluss 10 und 20 angeschlossenen
Steuerelektrode 41 und einer gesteuerten Strecke 42.
Jede der ersten Zellen 1 enthält einen Speicherkondensator 5 mit
einer ersten Elektrode 51 und einer zweiten Elektrode 52,
wobei eine Reihenschaltung aus der gesteuerten Strecke 42 des
Auswahltransistors 4 und dem Speicherkondensator 5 zwischen
dem ersten Anschluss 11 und dem zweiten Anschluss 12 angeordnet
ist. Jede der zweiten Zellen 2 enthält ein Widerstandselement 6 mit
einer ersten Elektrode 61 und einer zweiten Elektrode 62,
wobei eine Reihenschaltung aus der gesteuerten Strecke 42 des
Auswahltransistors 4 und dem Widerstandselement 6 zwischen
dem ersten Anschluss 21 und dem zweiten Anschluss 22 angeordnet
ist.
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Der
Steueranschluss 10 einer der ersten Zellen 1 ist
an eine der Wortleitungen 300 angeschlossen. Die erste
Elektrode 51 des Speicherkondensators 5 der einen
der ersten Zellen 1 ist über die gesteuerte Strecke 42 des
Auswahltransistors 4 an eine der Bitleitungen 100 angeschlossen.
Die zweite Elektrode 52 des Speicherkondensators 5 der
einen der ersten Zellen 1 ist an eine für das gesamte Feld von Zellen 1 und 2 gemeinsame
im Substrat vergrabene dotierte Platte 3 angeschlossen.
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Der
Steueranschluss 20 einer der zweiten Zellen 2 ist
an eine der Wortleitungen 300 angeschlossen. Die erste
Elektrode 61 des Widerstandelementes 6 der einen
der zweiten Zellen 2 ist über die gesteuerte Strecke 42 des
Auswahltransistors 4 an die zweite Bitleitung 200 angeschlossen.
Die zweite Elektrode 62 des Widerstandselementes 6 der
einen der zweiten Zellen 2 ist an die für das gesamte Feld von Zellen 1 und 2 gemeinsame
im Substrat vergrabene dotierte Platte 3 angeschlossen.
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Der
Halbleiterspeicher benötigt
zum Betrieb mehrere interne Spannungspegel, die im allgemeinen aus
einer einzigen, vorzugsweise positiven, externen Versorgungsspannung
VDD erzeugt werden und jeweils einen vorher
festgelegten und zeitlich konstanten Wert aufweisen, der positiv
oder negativ gegen ein Bezugspotential VSS ist.
Insbesondere wird eine stabilisierte interne Versorgungsspannung
VINT erzeugt aus der dann eine Substratvorspannung
VBB, eine Einschaltspannung VPP,
eine Ausschaltspannung VNWL, eine hohe Bitleitungsspannung
VBLH, eine Ausgleichsspannung VBLEQ und
eine Plattenspannung VPL abgeleitet werden.
Durch Verwendung von Ladungspumpen können auch interne Spannungspegel
erzeugt werden, die außerhalb
des durch VSS und VDD begrenzten
Pegelbereiches liegen. Beispielsweise werden aus einer externen
Versorgungsspannung VDD von 3,3 V eine interne
Versorgungsspannung VINT von 2,5 V und aus
dieser eine Substratvorspannung VBB von –1,3 V,
eine Einschaltspannung VPP von 3,5 V, eine
Ausschaltspannung VNWL von –0,5 V,
eine hohe Bitleitungsspannung VBLH von 1,8
V, eine Ausgleichsspannung VBLEQ und eine
Plattenspannung VPL von jeweils 0,9 V erzeugt.
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Der
Wortleitungstreiber 301 jeweils einer der Wortleitungen 300 ist
an die Ausschaltspannung VNWL und an die
Einschaltspannung VPP angeschlossen. Die
Ausgleichsschaltung 101 ist an die Ausgleichsspannung VBLEQ angeschlossen. Der Leseverstärker 102 jeweils
zweier der ersten Bitleitungen 100 ist an die hohe Bitleitungsspannung
VBLH und an das Bezugspotential VSS angeschlossen. Das halbleitende Substrat 7 ist
an die Substratvorspannung VBB angeschlossen.
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Die
zweite Bitleitung 200 ist an die Plattenspannung VPL angeschlossen. Die leitende Platte 3 kann
auch zusätzlich über eine
Kontaktwanne 31 an die Plattenspannung VPL angeschlossen
sein.
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Der
Betrieb des Halbleiterspeichers wird ausgehend von einem Ausgangszustand
beschrieben, in dem an jede der Wortleitungen 300 über den jeweiligen
Wortleitungstreiber 301 die Ausschaltspannung VNWL und an jede der ersten Bitleitungen 100 über die
jeweilige Ausgleichsschaltung 101 die Ausgleichsspannung
VBLEQ angelegt ist. In diesem Zustand ist
in jeder der ersten Zellen 1 die gesteuerte Strecke 42 des
Auswahltransistors 4 gesperrt und die Zellspannung zwischen
der ersten Elektrode 51 und der zweiten Elektrode 52 des
Speicherkondensators nimmt infolge von Leckströmen mit der Zeit ab.
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Zunächst werden
durch Anlegen eines Taktsignals an die Ausgleichschaltung 101 die
ersten Bitleitungen 100 von der Ausgleichspannung VBLEQ abgetrennt. Die Spannungen der ersten
Bitleitungen 100 sind jetzt ausgeglichen und nehmen infolge
von Leckströmen
mit der Zeit ab. Durch Anlegen einer Speicheradresse RA und CA an
den Adressbus und Anlegen eines Taktsignals an den Wortleitungsdekoder 302 wird
dann an eine der Wortleitungen 300 über den jeweiligen Wortleitungstreiber 301 die
Einschaltspannung VPP angelegt. Dadurch
wird die gesteuerte Strecke 42 des Auswahltransistors 4 jeweils der
ersten Zellen 1 einer der Zeilen des Feldes leitend geschaltet.
Zusätzlich
wird die gesteuerte Strecke 42 des Auswahltransistors 4 der
zweiten Zelle 2 der einen der Zeilen des Feldes leitend
geschaltet. Wenn die gesteuerte Strecke 42 des Auswahltransistors 4 einer
der ersten Zellen 1 leitend geschaltet ist, gleichen sich
die Spannung der ersten Elektrode 51 des Speicherkondensators 5 und
die Spannung der an die eine der ersten Zellen 1 angeschlossenen
der ersten Bitleitungen 100 aus. Wenn die gesteuerte Strecke 42 des
Auswahltransistors 4 einer der zweiten Zellen 2 leitend
geschaltet ist, wird die Plattenspannung VPL über die
zweite Bitleitung 200 und die leitende Verbindung zwischen
der ersten Elektrode 61 und der zweiten Elektrode 62 des
Widerstandselementes 6 an die leitende Platte 3 angelegt.
Durch das Anlegen der Einschaltspannung VPP an
eine der Wortleitungen 300 werden daher aus den ersten
Bitleitungen 100 diejenigen ausgewählt, die an die ersten Zellen 1 der
entsprechenden Zeile des Feldes angeschlossen sind. Die Spannungen
der ausgewählten
der ersten Bitleitungen 100 werden im Vergleich zu den
Spannungen der übrigen
der ersten Bitleitungen 100 je nach dem Vorzeichen der
Zellspannung, also dem Vorzeichen der Differenz der Spannung der ersten
Elektrode 51 und der Spannung der zweiten Elektrode 52 des
Speicherkondensators 5, entweder erhöht oder vermindert. Zusätzlich wird
jeweils in einer der zweiten Zellen die erste Elektrode 61 des
Widerstandselementes 6 über
die gesteuerte Strecke 42 des Auswahltransistors 4 an
die Plattenspannung VPL angeschlossen. Dadurch
wird an die im Substrat vergrabene dotierten Platte 3 über die
zweite Elektrode 62 des Widerstandselementes 6 die
Plattenspannung VPL angelegt.
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Durch
das Einschalten einer der Wortleitungen 300 bewirkte lokale Änderungen
des Potentials der im Substrat vergrabenen hochohmigen leitenden Platte 3 können deutlich
verringert werden, indem der mittlere Abstand zwischen einer der
ersten Zellen 1 und der nächstgelegenen der zweiten Zellen 2 möglichst
klein gehalten wird. Dies wird beispielsweise dadurch erreicht,
dass die zweite Bitleitung 200 und die ersten Bitleitungen
parallel zueinander verlaufend ausgebildet werden und die zweite
Bitleitung 200 zentral zwischen den ersten Bitleitungen 100 angeordnet
wird.
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Bei
größeren Speicherfeldern
kann eine Mehrzahl von zweiten Bitleitungen 200 vorgesehen werden.
In diesem Fall ist vorzugsweise zwischen jeweils zwei der zweiten
Bitleitungen 200 eine vorher festgelegte Anzahl der ersten
Bitleitungen 100 angeordnet. So können beispielsweise 6 zweite
Bitleitungen 200 vorgesehen sein. In diesem Fall sind dann
in den 5 Bereichen zwischen jeweils zwei der zweiten Bitleitungen 200 jeweils
etwa 50 der ersten Bitleitungen 100 angeordnet.
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In
den 2 und 3 ist jeweils der Rand des Feldes
der ersten und zweiten Zellen 1 und 2 dargestellt.
Die 2 zeigt eine der zweiten Zellen 2. Die 3 zeigt
eine der ersten Zellen 1, die einer der Speicherzellen
nach dem Stand der Technik entspricht.
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Zur
Herstellung der dargestellten Anordnung wird ein bevorzugt Silizium
umfassendes p-leitendes Substrat 7 bereitgestellt. Durch
entsprechende Masken werden ein Feldbereich und ein Peripheriebereich
festgelegt, die jeweils einen Abschnitt des Substrats 7 umfassen.
In dem Abschnitt des Substrats 7 des Feldbereichs wird
ein Feld von ersten und zweiten Zellen 1 und 2 ausgebildet.
In dem Abschnitt des Substrats 7 des Peripheriebereichs
werden Unterstützungsschaltungen
ausgebildet.
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Das
Feld von ersten und zweiten Zellen 1 und 2 wird
ausgebildet, indem ein vergrabenes leitendes Gebiet 3,
die Speicherkondensatoren 5, die Widerstandselemente 6,
die Auswahltransistoren 4, die Wortleitungen 300,
die ersten Bitleitungen 100 und die zweite Bitleitung 200 ausgebildet
werden. Das vergrabene n-leitende Gebiet 3 wird beispielsweise ausgebildet,
indem Ionen von Phosphor und Arsen in das Substrat 7 implantiert
werden. Die Speicherkondenstoren 5 und Widerstandselemente 6 werden ausgebildet,
indem in das Substrat 7 Gräben geätzt werden, die sich bis in
die Tiefe des vergrabenen leitenden Gebietes 3 erstrecken,
und in jeweils einem der Gräben
entweder einer der Speicherkondensatoren 5 oder eines der
Widerstandselemente 6 ausgebildet wird. Die Auswahltransistoren 4 werden
ausgebildet, indem auf dem Substrat 7 Gatestapel 411 und in
dem Substrat 7 Source-Gebiete 421, Drain-Gebiete 422 und
Source-Drain-Kanalgebiete 423 ausgebildet werden. Die Gatestapel 411 werden
beispielsweise ausgebildet, indem nacheinander Schichten aus Siliziumdioxid,
n-leitendem Polysilizium und Siliziumnitrid aufgebracht werden und
die aufgebrachten Schichten photolithographisch strukturiert werden. Die
Source-Gebiete 421, Drain-Gebiete 422 und Source-Drain-Kanalgebiete 423 werden
beispielsweise durch Implantieren von Ionen von Phosphor oder Arsen
erzeugt. Dabei kann das Implantieren der Ionen für die Source-Gebiete 421 und
die Drain-Gebiete 422 selbstjustiert
zu den Gatestapeln 411 erfolgen. Die Wortleitungen 300 werden
beispielsweise ausgebildet, indem auf dem Substrat 7 Schichten
aus Siliziumdioxid und n-leitendem
Polysilizium aufgebracht und photolithographisch strukturiert wird.
Dadurch können
die Wortleitungen 300 und die Gatestapel 411 zugleich
ausgebildet werden. Die erste Bitleitung 100 und die zweite
Bitleitung 200 werden ausgebildet, indem zunächst eine
dielektrische Schicht 8 über dem Substrat 7 und
den darauf ausgebildeten Gatestapeln 411 und Wortleitungen 300 aufgebracht und
planarisiert wird, dann Öffnungen 81 für Bitleitungskontakte
in der dielektrischen Schicht ausgebildet werden und schließlich eine
Schicht aus beispielsweise Aluminium oder Kupfer auf der dielektrischen
Schicht und in den Öffnungen 81 abgeschieden
und photolithographisch strukturiert wird.
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Die
ersten Zellen 1 und die zweiten Zellen 2 des Feldes
unterscheiden sich dadurch dass eine der ersten Zellen 1 jeweils
einen der Speicherkondensatoren 5 und eine der zweiten
Zellen 2 jeweils eines der Widerstandselemente 6 enthält. Die
Speicherkondensatoren 5 und die Widerstandselemente 6 umfassen
jeweils eine erste Elektrode 51 und 61 und eine
zweite Elektrode 52 und 62 und werden ausgebildet,
indem zunächst
die zweite Elektrode 52 und 62 ausgebildet wird
und dann die erste Elektrode 51 und 61 ausgebildet
wird. Die zweite Elektrode 52 und 62 wird beispielsweise
ausgebildet, indem zunächst eine
Dotierschicht auf eine in dem einem der Gräben gelegene Oberfläche des
Substrats 7 aufgebracht wird, dann die Temperatur erhöht wird,
um eine Diffusion eines Dotierstoffs aus der Dotierschicht in einen an
die Oberfläche
angrenzenden Abschnitt des Substrats 7 zu bewirken, und
dann die Dotierschicht wieder entfernt wird. Die erste Elektrode 51 und 61 wird beispielsweise
ausgebildet, indem Polysilizium in dem einen der Gräben abgeschieden
und durch Implantation von Ionen n-leitend gemacht wird.
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In
einem der Gräben 71 kann
einer der Speicherkondensatoren 5 ausgebildet werden, indem
ein Knotendielektrikum 53 zwischen der ersten Elektrode 51 und
der zweiten Elektrode 52 angeordnet wird. Dazu wird beispielsweise
eine Oxid-Nitrid-Oxid-Schicht
auf die in dem einen der Gräben 71 gelegene
Oberfläche
des Substrats 7 aufgebracht, bevor die erste Elektrode 51 in
dem einen der Gräben 71 ausgebildet
wird. Das Knotendielektrikum 53 wird auf diese Weise zwischen
der ersten Elektrode 51 und der zweiten Elektrode 52 angeordnet.
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In
einem der Gräben 71 kann
eines der Widerstandselemente 6 ausgebildet werden, indem zwischen
der ersten Elektrode 61 und der zweiten Elektrode 62 eine
leitende Verbindung erzeugt wird. Dazu wird beispielsweise zunächst die
zweite Elektrode 62 um den einen der Gräben 71 ausgebildet, dann
der eine der Gräben 71 abgedeckt
oder aufgefüllt
und dann die erste Elektrode 62 in dem einen der Gräben 71 ausgebildet.
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Es
kann auch zunächst
ein vorläufiger
Speicherkondensator mit einer ersten Elektrode, einer zweiten Elektrode
und einem Knotendielektrikum in dem einen der Gräben 71 ausgebildet
werden. Aus dem vorläufigen
Speicherkondensator kann dann eines der Widerstandselemente 6 mit
einer ersten Elektrode 61 und einer zweiten Elektrode 62 erzeugt werden,
indem das Knotendielektrikum des vorläufigen Speicherkondensators
elektrisch zerstört
wird. Das Knotendielektrikum des vorläufigen Speicherkondensators
kann elektrisch zerstört
werden, indem zwischen der ersten Elektrode und der zweiten Elektrode
des vorläufigen
Speicherkondensators eine Zerstörungsspannung
VDEL erzeugt wird. Das aus dem vorläufigen Speicherkondensator
erzeugte Widerstandselement 6 enthält dann neben einer ersten Elektrode 61 und
einer zweiten Elektrode 62 auch eine dielektrische Schicht 63,
die zwischen der ersten Elektrode 61 und der zweiten Elektrode 62 angeordnet
ist und eine Öff nung 64 aufweist,
in der die erste Elektrode 61 und die zweite Elektrode 62 leitend
miteinander verbunden sind.
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Da
die Widerstandselemente 6 nur in den zweiten Zellen 2 ausgebildet
werden, ist der vorläufige
Speicherkondensator in einer der zweiten Zellen ausgebildet. Da
eine der zweiten Zellen 2 jeweils mit dem Steueranschluss 20 an
eine der Wortleitungen 300, mit dem ersten Anschluss 21 an
die zweite Bitleitung 200 und mit dem zweiten Anschluss 22 an
die im Substrat vergrabene dotierte Platte 3 angeschlossen
ist, kann die Zerstörungsspannung
VDEL zwischen der ersten Elektrode und der
zweiten Elektrode des vorläufigen
Speicherkondensators erzeugt werden, indem an die im Substrat vergrabene
dotierte Platte 3 eine auf Masse bezogene erste Spannung V1, an die zweite Bitleitung 200 eine
auf Masse bezogene zweite Spannung V2, und
an eine der Wortleitungen 300, die an die eine der zweiten
Zellen 2 angeschlossen sind, die Einschaltspannung VPP angelegt wird. Um dabei das Knotendielektrikum 53 des Speicherkondensators 5 einer
der ersten Zellen 1, die ebenfalls an die eine der Wortleitungen 300 angeschlossen
sind, nicht zu zerstören,
wird zusätzlich
an eine der ersten Bitleitungen 100, die an die eine der ersten
Zellen 1 angeschlossen sind, die erste Spannung V1 angelegt.
-
Vorzugsweise
wird in den zweiten Zellen 2, die an die zweite Bitleitung 200 angeschlossen
sind, nacheinander jeweils aus einem vorläufigen Speicherkondensator
eines der Widerstandselemente 6 erzeugt. Dabei wird in
jeweils einer der zweiten Zellen 2, eines der Widerstandelemente 6 erzeugt,
indem an eine der Wortleitungen 300 die Einschaltspannung
VPP angelegt wird und zusätzlich an
die ersten Bitleitungen 100 die erste Spannung V1 und an die zweite Bitleitung 200 die
Spannung V2 angelegt wird. Die Differenz
der an die ersten Bitleitungen 100 angelegten Spannung
V1 und der an die zweite Bitleitung 200 angelegten
Spannung V2 fällt nämlich an einer Reihenschaltung
einer ersten und einer zweiten Kapazität ab, wobei die erste Kapazität durch
die Parallelschaltung der Speicherkondensatoren 5 der ersten
Zellen 1, die an die eine der Wortleitungen angeschlossen
sind, und die zweite Kapazität
durch den vorläufigen
Speicherkondensator der einen der zweiten Zellen 2 bewirkt
ist.
-
Wenn
jeweilige der zweiten Zellen 2, die an die zweite Bitleitung 200 angeschlossen
sind, bereits ein Widerstandselement 6 enthalten, dann
muss an die entsprechenden der Wortleitungen 300 die Ausschaltspannung
VNWL angelegt werden, um eine Zerstörungsspannung
VDEL zwischen der im Substrat vergrabenen
dotierten Platte 3 und der zweiten Bitleitung 200 zu
erzeugen.
-
Die
Spannungen V1 und V2 können beispielsweise
nach der Herstellung des Halbleiterspeichers durch ein externes
Prüfgerät über Anschlüsse für Prüfspannungen 104 und 201 an
die ersten Bitleitungen 100 und an die zweite Bitleitung 200 angelegt werden.
Beispielsweise kann zur Programmierung in die ersten Zellen 1 jeweils
ein logischer Wert geschrieben werden, der eine positive Zellspannung bewirkt.
Dadurch wird die erste Elektrode 51 des Speicherkondensators 51 einer
jeweiligen der ersten Zellen 1 jedesmal an die hohe Bitleitungsspannung VBLH angelegt, wenn die Zellspannung aufgefrischt wird.
Dann kann über
den Anschluss 104 die hohe Spannung der Bitleitung VBLH auf den Wert der Spannung V1 und über den
Anschluss 201 die Plattenspannung VPL auf
den Wert der Spannung V2 gesetzt werden.
Dann wird nacheinander an jeweils eine der Wortleitungen 300 die
Einschaltspannung VPP angelegt, um jeweils
in einer der zweiten Zellen 2 das Knotendielektrikum des
vorläufigen
Speicherkondensators zu zerstören.
-
- 1
- erste
Zellen des Feldes
- 2
- zweite
Zellen des Feldes
- 3
- vergrabene
Platte
- 4
- Auswahltransistor
- 5
- Speicherkondensator
- 6
- Widerstandselement
- 10
- Steueranschluss
einer der ersten Zellen
- 11
- erster
Anschluss einer der ersten Zellen
- 12
- zweiter
Anschluss einer der ersten Zellen
- 20
- Steueranschluss
einer der zweiten Zellen
- 21
- erster
Anschluss einer der zweiten Zellen
- 22
- zweiter
Anschluss einer der zweiten Zellen
- 31
- Kontaktwanne
- 41
- Steueranschluss
des Auswahltransistors
- 42
- gesteuerte
Strecke des Auswahltransistors
- 51
- erste
Elektrode des Speicherkondensators
- 52
- zweite
Elektrode des Speicherkondensators
- 61
- erste
Elektrode des Widerstandselementes
- 62
- zweite
Elektrode des Widerstandselementes
- 63
- Knotendielektrikum
- 64
- Kragenisolation
- 65
- Grabenisolation
- 7
- halbleitendes
Substrat
- 71
- Graben
im Substrat
- 8
- dielektrische
Schicht
- 81
- Öffnung für Bitleitungskontakt
- 100
- erste
Bitleitungen
- 101
- Ausgleichsschaltung
- 102
- Leseverstärker
- 200
- zweite
Bitleitung
- 300
- Wortleitungen
- 301
- Wortleitungstreiber
- 302
- Wortleitungsdekoder
- 411
- Gatestapel
- 421
- Source-Gebiet
- 422
- Drain-Gebiet
- 423
- Source-Drain-Kanalgebiet