JP2002529885A - メモリセル装置 - Google Patents
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- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Abstract
(57)【要約】
本発明において、メモリセル装置のメモリセルはそれぞれ選択トランジスタ（AT）、メモリトランジスタ（ST）及び強誘電体キャパシタを有する。選択トランジスタ（AT）及びメモリトランジスタ（ST）は直列に結線している。強誘電体キャパシタはメモリトランジスタ（ST）の制御電極（GS）と選択トランジスタ（AT）の第１の端子との間で接続されている。
Description
【０００１】 本発明は、データを不揮発性で記憶するためのメモリセル装置に関する。
【０００２】 データを不揮発性で記憶するために多種多様にメモリセル装置が使用され、こ
の装置では、メモリセルはそれぞれ、制御ゲートのほかにフローティングゲート
を有する慣用のMOSトランジスタを含んでいる。フローティングゲートに、記憶
された情報に相応した電荷が蓄えられる（S. M. Sze、Semiconductor Devices、
J. Willey 1985、490ページを参照されたい）。このようなメモリセルはEEPROM
セルとも称される。このセルは電気的にプログラミングすることができる。もっ
とも、データの書き込みのために２０mｓまでの時定数が必要とされる。このメ
モリは限られた回数でしかプログラミングし直せず、すなわち約１０６のサイク
ルでしかプログラミングし直せない。
の装置では、メモリセルはそれぞれ、制御ゲートのほかにフローティングゲート
を有する慣用のMOSトランジスタを含んでいる。フローティングゲートに、記憶
された情報に相応した電荷が蓄えられる（S. M. Sze、Semiconductor Devices、
J. Willey 1985、490ページを参照されたい）。このようなメモリセルはEEPROM
セルとも称される。このセルは電気的にプログラミングすることができる。もっ
とも、データの書き込みのために２０mｓまでの時定数が必要とされる。このメ
モリは限られた回数でしかプログラミングし直せず、すなわち約１０６のサイク
ルでしかプログラミングし直せない。
【０００３】 さらには、データを不揮発性に記憶するために、メモリセルにそれぞれ強誘電
体電界効果トランジスタが設けられている、メモリセルが公知である（H. N. Le
e 他、Ext. Abstr. Int. Conf. Solid State Devices and Materials、1997、38
2〜383ページを参照されたい）。強誘電体トランジスタはMISトランジスタのよ
うにソース、ドレイン、ゲート誘電体及びゲート電極を有し、このゲート誘電体
は強誘電体層を含む。強誘電体層は、論理値がデジタル情報に割り当てられる２
つの異なる分極状態を取ることができる。十分に高い電圧の印加によって、強誘
電体層の分極状態が変えられる。シリコンプロセス技術への強誘電体トランジス
タの統合では、シリコン基板の表面と強誘電体層との間へ、界面の特性を保証す
る誘電体中間層が取り入れられる。
体電界効果トランジスタが設けられている、メモリセルが公知である（H. N. Le
e 他、Ext. Abstr. Int. Conf. Solid State Devices and Materials、1997、38
2〜383ページを参照されたい）。強誘電体トランジスタはMISトランジスタのよ
うにソース、ドレイン、ゲート誘電体及びゲート電極を有し、このゲート誘電体
は強誘電体層を含む。強誘電体層は、論理値がデジタル情報に割り当てられる２
つの異なる分極状態を取ることができる。十分に高い電圧の印加によって、強誘
電体層の分極状態が変えられる。シリコンプロセス技術への強誘電体トランジス
タの統合では、シリコン基板の表面と強誘電体層との間へ、界面の特性を保証す
る誘電体中間層が取り入れられる。
【０００４】 メモリセルのプログラミングにあたり、シリコン基板とゲート電極との間に印
加された電圧の一部分がこの中間層を介して降下する。
加された電圧の一部分がこの中間層を介して降下する。
【０００５】 界面の技術的問題点を回避するために、メモリセルとして、ゲート電極が強誘
電体キャパシタに直列に接続されているMOSトランジスタを利用することが提案
された（Y. Katoh 他、Symp. VLSI Technol.、1996、５６〜５７ページ）。この
メモリセルでは、ゲート電極に強誘電体キャパシタの強誘電体層の分極状態に依
存する電圧が印加される。このメモリセルでは、ゲート電極と強誘電体キャパシ
タとの間の接続によっても電荷を流さないことが必要である。その理由はさもな
ければ、記憶された情報が失われ、不揮発性に記憶するためのデータ保存のため
の時間が十分ではないからである。
電体キャパシタに直列に接続されているMOSトランジスタを利用することが提案
された（Y. Katoh 他、Symp. VLSI Technol.、1996、５６〜５７ページ）。この
メモリセルでは、ゲート電極に強誘電体キャパシタの強誘電体層の分極状態に依
存する電圧が印加される。このメモリセルでは、ゲート電極と強誘電体キャパシ
タとの間の接続によっても電荷を流さないことが必要である。その理由はさもな
ければ、記憶された情報が失われ、不揮発性に記憶するためのデータ保存のため
の時間が十分ではないからである。
【０００６】 本発明の課題は、データを不揮発性で記憶するために適していて、EEPROMより
も頻繁にプログラミングし直すことができ、かつデータ保存時間が漏れ電流に依
存しないようにしたメモリセル装置を提供することである。
も頻繁にプログラミングし直すことができ、かつデータ保存時間が漏れ電流に依
存しないようにしたメモリセル装置を提供することである。
【０００７】 この課題は、請求項１記載のメモリセル装置によって解決される。本発明の別
の実施形態は従属請求項に示されている。
の実施形態は従属請求項に示されている。
【０００８】 メモリセル装置は半導体基板に集積されて多数のメモリセルを有しており、こ
れらのメモリセルはそれぞれ選択トランジスタ、メモリトランジスタ及び強誘電
体キャパシタを有している。選択トランジスタ及びメモリトランジスタは直列に
結線されている。強誘電体キャパシタは、メモリトランジスタの第２の端子に接
続されている選択トランジスタの第１の端子と、メモリトランジスタの制御電極
との間に接続されている。
れらのメモリセルはそれぞれ選択トランジスタ、メモリトランジスタ及び強誘電
体キャパシタを有している。選択トランジスタ及びメモリトランジスタは直列に
結線されている。強誘電体キャパシタは、メモリトランジスタの第２の端子に接
続されている選択トランジスタの第１の端子と、メモリトランジスタの制御電極
との間に接続されている。
【０００９】 メモリセルはそれぞれワード線を介して制御され、このワード線を介して選択
トランジスタがスイッチオンされる。選択トランジスタがスイッチオンされると
、選択トランジスタに印加された電位が直接、メモリトランジスタ及び強誘電体
キャパシタに印加される。強誘電体キャパシタの強誘電体層の分極に依存して、
メモリトランジスタはスイッチオンされ、乃至はスイッチオンされない。検出さ
れる信号のレベルは、選択トランジスタに印加するレベルに依存する。メモリセ
ルはつまり、一種の自己増幅的なメモリセルで形成されている。
トランジスタがスイッチオンされる。選択トランジスタがスイッチオンされると
、選択トランジスタに印加された電位が直接、メモリトランジスタ及び強誘電体
キャパシタに印加される。強誘電体キャパシタの強誘電体層の分極に依存して、
メモリトランジスタはスイッチオンされ、乃至はスイッチオンされない。検出さ
れる信号のレベルは、選択トランジスタに印加するレベルに依存する。メモリセ
ルはつまり、一種の自己増幅的なメモリセルで形成されている。
【００１０】 情報は強誘電体層の分極の形で記憶されている。分極は任意に幾度も切り換え
られる。メモリセルが相応のワード線の制御によって選択されると、選択トラン
ジスタを介して一定の電位が強誘電体キャパシタに印加される。強誘電体層の分
極に応じてメモリキャパシタのゲート電極に、記憶された情報に依存した電圧が
印加される。それに反しメモリセルが選択されていなければ、電位は起こりうる
漏れ電流によって選択トランジスタの第１の端子を介し平衡状態に向かって緩和
することができる。情報はその際失われない。選択トランジスタがスイッチオン
状態になることによってはじめて、強誘電体キャパシタに再び規定された電位が
印加され、メモリトランジスタに再び電圧が印加される。
られる。メモリセルが相応のワード線の制御によって選択されると、選択トラン
ジスタを介して一定の電位が強誘電体キャパシタに印加される。強誘電体層の分
極に応じてメモリキャパシタのゲート電極に、記憶された情報に依存した電圧が
印加される。それに反しメモリセルが選択されていなければ、電位は起こりうる
漏れ電流によって選択トランジスタの第１の端子を介し平衡状態に向かって緩和
することができる。情報はその際失われない。選択トランジスタがスイッチオン
状態になることによってはじめて、強誘電体キャパシタに再び規定された電位が
印加され、メモリトランジスタに再び電圧が印加される。
【００１１】 有利には、選択トランジスタ及びメモリトランジスタのために、それぞれMOS
トランジスタが利用される。メモリトランジスタの制御電極は、その場合ゲート
電極である。選択トランジスタは自身のゲート電極を介してワード線に接続され
ている。選択トランジスタ及びメモリトランジスタは直列にビット線と基準線と
の間へ接続されている。基準線及びビット線は平行に延びている。これらの線の
いずれか一方がビット線としてまたは基準線として利用されるかどうかは、配線
によって規定される。
トランジスタが利用される。メモリトランジスタの制御電極は、その場合ゲート
電極である。選択トランジスタは自身のゲート電極を介してワード線に接続され
ている。選択トランジスタ及びメモリトランジスタは直列にビット線と基準線と
の間へ接続されている。基準線及びビット線は平行に延びている。これらの線の
いずれか一方がビット線としてまたは基準線として利用されるかどうかは、配線
によって規定される。
【００１２】 強誘電体キャパシタは、２つのキャパシタ電極の間に配置された、強誘電体層
を有する。
を有する。
【００１３】 メモリセルへの情報の書き込みのために、ビット線と基準線との間へ高められ
た電圧が印加され、その結果、強誘電体層の分極は変えられる。その際、強誘電
体キャパシタの容量とメモリトランジスタのゲート電極の容量との比を実質的に
１対１に調整することは、有利である。何故ならば、強誘電体キャパシタの強誘
電体層（例えばSBT＝タンタル酸ストロンチウムビスマス）の誘電率と、トラン
ジスタ（例えば標準シリコンプロセス技術におけるＳｉＯ２ ）の誘電層の誘電
率とは約１００対１の比率であるので、キャパシタとトランジスタゲートが同じ
面積であると、分圧器を非常に不利な条件で備えることになる。しかしながら、
有利には両方の構成部分の面積配分は可能な限り小さくあるべきであり、つまり
はほぼ同じであるべきである。分圧器の容量の比率を、それにも関わらず改良す
る可能性が幾つかある。強誘電体層の誘電率はデポジット条件、例えば僅かなサ
ーマルバジェットの適切な選択によって減少することができ、またはSBTの場合
には微量のニオブの添加によって減少することができる。それにより、強誘電体
キャパシタの容量が下がる。
た電圧が印加され、その結果、強誘電体層の分極は変えられる。その際、強誘電
体キャパシタの容量とメモリトランジスタのゲート電極の容量との比を実質的に
１対１に調整することは、有利である。何故ならば、強誘電体キャパシタの強誘
電体層（例えばSBT＝タンタル酸ストロンチウムビスマス）の誘電率と、トラン
ジスタ（例えば標準シリコンプロセス技術におけるＳｉＯ２ ）の誘電層の誘電
率とは約１００対１の比率であるので、キャパシタとトランジスタゲートが同じ
面積であると、分圧器を非常に不利な条件で備えることになる。しかしながら、
有利には両方の構成部分の面積配分は可能な限り小さくあるべきであり、つまり
はほぼ同じであるべきである。分圧器の容量の比率を、それにも関わらず改良す
る可能性が幾つかある。強誘電体層の誘電率はデポジット条件、例えば僅かなサ
ーマルバジェットの適切な選択によって減少することができ、またはSBTの場合
には微量のニオブの添加によって減少することができる。それにより、強誘電体
キャパシタの容量が下がる。
【００１４】 他方では、例えばCeO２、ZrO２または非常に薄い窒化されたシリコン酸化物を
ゲート誘電体としてトランジスタのために利用することによって、トランジスタ
の領域においてゲート容量を増すことができる。それにより、トランジスタのゲ
ート容量を従来のＳｉＯ２ と比べて、同等の層厚では大幅に（CeO２ について
は例えばファクター５だけ）増すことができる。
ゲート誘電体としてトランジスタのために利用することによって、トランジスタ
の領域においてゲート容量を増すことができる。それにより、トランジスタのゲ
ート容量を従来のＳｉＯ２ と比べて、同等の層厚では大幅に（CeO２ について
は例えばファクター５だけ）増すことができる。
【００１５】 それに加え、強誘電体キャパシタの強誘電体層の層厚を、例えばファクター５
０だけトランジスタの誘電体層の層厚よりも上にすることによって、容量を適切
に互いに調整することができる。
０だけトランジスタの誘電体層の層厚よりも上にすることによって、容量を適切
に互いに調整することができる。
【００１６】 ゲート電極とメモリトランジスタのチャンネル領域との間の容量を増大するた
めに、メモリトランジスタのソース／ドレイン領域の一方を、その領域がメモリ
トランジスタのゲート電極とオーバーラップするように形成することは有利であ
る。第１のソース／ドレイン領域とメモリトランジスタのゲート電極との間のオ
ーバーラップはその際、ゲート電極の面積の少なくとも１０パーセントである。
めに、メモリトランジスタのソース／ドレイン領域の一方を、その領域がメモリ
トランジスタのゲート電極とオーバーラップするように形成することは有利であ
る。第１のソース／ドレイン領域とメモリトランジスタのゲート電極との間のオ
ーバーラップはその際、ゲート電極の面積の少なくとも１０パーセントである。
【００１７】 有利にはメモリトランジスタは第１の端子を介して基準線に接続されて、メモ
リトランジスタのゲート電極と基準線の間へ抵抗が接続されている。この装置に
おいて読み出し過程と書き込み／読み出しメモリ書き込み過程は時間スケールに
おいて分離されている。情報の読み出しのためにメモリセルが選択されて、抵抗
と強誘電体キャパシタの容量に依存する時間にわたり、電圧をメモリトランジス
タのゲート電極に印加する。この時間中に情報を読み出すことができる。この時
間が経過すると電圧は直接的に強誘電体キャパシタに印加され、その結果、強誘
電体層の分極を変えることができる。この実施形態においては抵抗として、いか
なる抵抗も適している。この抵抗はオーミック特性曲線を有することができる。
しかしながらオーミック特性曲線をもたない抵抗もまた適している。例えば抵抗
を、トンネルを通って電荷キャリアを流す薄い誘電層によって実現できる。この
ような抵抗はまたトンネル抵抗とも称される。この実施形態においては基準線は
０ボルトにおかれ、ビット線は給電電圧におかれている。時定数は抵抗と容量を
介して調整することができる。
リトランジスタのゲート電極と基準線の間へ抵抗が接続されている。この装置に
おいて読み出し過程と書き込み／読み出しメモリ書き込み過程は時間スケールに
おいて分離されている。情報の読み出しのためにメモリセルが選択されて、抵抗
と強誘電体キャパシタの容量に依存する時間にわたり、電圧をメモリトランジス
タのゲート電極に印加する。この時間中に情報を読み出すことができる。この時
間が経過すると電圧は直接的に強誘電体キャパシタに印加され、その結果、強誘
電体層の分極を変えることができる。この実施形態においては抵抗として、いか
なる抵抗も適している。この抵抗はオーミック特性曲線を有することができる。
しかしながらオーミック特性曲線をもたない抵抗もまた適している。例えば抵抗
を、トンネルを通って電荷キャリアを流す薄い誘電層によって実現できる。この
ような抵抗はまたトンネル抵抗とも称される。この実施形態においては基準線は
０ボルトにおかれ、ビット線は給電電圧におかれている。時定数は抵抗と容量を
介して調整することができる。
【００１８】 半導体基板としては、例えば単結晶シリコンを含む基板、殊に単結晶シリコン
ウェハ、SOI基板またはSiC基板が適している。
ウェハ、SOI基板またはSiC基板が適している。
【００１９】 強誘電体キャパシタの強誘電体層のためには、例えばタンタル酸ストロンチウ
ムビスマス（SBT）、チタン酸ジルコン酸鉛（PZT）、ニオブ酸リチウム（LiNbO
３）またはチタン酸バリウムストロンチウム（BST）を使用することができる。
ムビスマス（SBT）、チタン酸ジルコン酸鉛（PZT）、ニオブ酸リチウム（LiNbO
３）またはチタン酸バリウムストロンチウム（BST）を使用することができる。
【００２０】 次に、図面に図示された実施例に基づき本発明について詳細に説明する。
【００２１】 メモリトランジスタSTの第１の端子AS１は基準線RLに接続されている（図１を
参照されたい）。メモリトランジスタSTの第２の端子AS２は選択トランジスタAT
の第１の端子AA１に接続されている。選択トランジスタATの第２の端子AA２はビ
ット線BLに接続されている。選択トランジスタATのゲート電極GAはワード線WLに
接続されている。メモリトランジスタSTのゲート電極GSは強誘電体キャパシタの
第１のキャパシタ電極KE１に接続されている。強誘電体キャパシタは第１のキャ
パシタ電極KE１のほかに、強誘電体層FS及び、選択トランジスタATの第１の端子
AA１に接続されている、第２のキャパシタ電極KE２を有する。
参照されたい）。メモリトランジスタSTの第２の端子AS２は選択トランジスタAT
の第１の端子AA１に接続されている。選択トランジスタATの第２の端子AA２はビ
ット線BLに接続されている。選択トランジスタATのゲート電極GAはワード線WLに
接続されている。メモリトランジスタSTのゲート電極GSは強誘電体キャパシタの
第１のキャパシタ電極KE１に接続されている。強誘電体キャパシタは第１のキャ
パシタ電極KE１のほかに、強誘電体層FS及び、選択トランジスタATの第１の端子
AA１に接続されている、第２のキャパシタ電極KE２を有する。
【００２２】 選択トランジスタAT、メモリトランジスタST及び強誘電体キャパシタから形成
されているメモリセルの作動にあたり、データの読み込みのためにビット線BLと
基準線RLとの間へ電圧が印加される。ワード線を介して選択トランジスタATがス
イッチオンされる。それによってビット線に印加された電位が、メモリトランジ
スタSTの第２の端子AS２及び第２のキャパシタ電極KE２に印加される。メモリト
ランジスタSTのゲート電極GSに印加された電位は、強誘電体層FSの分極に依存す
る。強誘電体層FSの分極に割り当てることができる情報の読み出しのために、ビ
ット線BLと基準線RLとの間で電流が流れるかどうかが検査される。情報の読み出
しのためにビット線BL、基準線RL及びワード線WLに、以下のレベルが印加される
：基準線RL：Vｄｄ/０、ビット線ＢＬ：０/Vｄｄ、ワード線WL：Vｄｄ＋Vｔ。そ
の際Vｄｄは給電電圧であり、Vｔは選択トランジスタの閾値電圧である。ワード
線に印加されたVｔだけの電圧の増加は、通常ブーストと称される。
されているメモリセルの作動にあたり、データの読み込みのためにビット線BLと
基準線RLとの間へ電圧が印加される。ワード線を介して選択トランジスタATがス
イッチオンされる。それによってビット線に印加された電位が、メモリトランジ
スタSTの第２の端子AS２及び第２のキャパシタ電極KE２に印加される。メモリト
ランジスタSTのゲート電極GSに印加された電位は、強誘電体層FSの分極に依存す
る。強誘電体層FSの分極に割り当てることができる情報の読み出しのために、ビ
ット線BLと基準線RLとの間で電流が流れるかどうかが検査される。情報の読み出
しのためにビット線BL、基準線RL及びワード線WLに、以下のレベルが印加される
：基準線RL：Vｄｄ/０、ビット線ＢＬ：０/Vｄｄ、ワード線WL：Vｄｄ＋Vｔ。そ
の際Vｄｄは給電電圧であり、Vｔは選択トランジスタの閾値電圧である。ワード
線に印加されたVｔだけの電圧の増加は、通常ブーストと称される。
【００２３】 このメモリセルでの情報の記憶のために、ビット線BLと基準線RLとの間でより
高い電圧が印加され、その結果、選択トランジスタATがスイッチオンされていれ
ば強誘電体キャパシタを介して、強誘電体層FSの分極方向を変えるために十分な
電圧が印加される。
高い電圧が印加され、その結果、選択トランジスタATがスイッチオンされていれ
ば強誘電体キャパシタを介して、強誘電体層FSの分極方向を変えるために十分な
電圧が印加される。
【００２４】 メモリセルでの情報の記憶のために、以下のレベルが印加される：ビット線BL
：０乃至Vｄｄ、基準線RL：２Vｄｄ乃至−Vｄｄ、ワード線WL：Vｄｄ乃至Vｄｄ
＋Vｔ。その際、強誘電体キャパシタの容量は例えば５fF/μm２、メモリトラン
ジスタのゲート電極GSの容量は例えば５fF/μm２であるものとする。
：０乃至Vｄｄ、基準線RL：２Vｄｄ乃至−Vｄｄ、ワード線WL：Vｄｄ乃至Vｄｄ
＋Vｔ。その際、強誘電体キャパシタの容量は例えば５fF/μm２、メモリトラン
ジスタのゲート電極GSの容量は例えば５fF/μm２であるものとする。
【００２５】 負の電圧を基準線RLに印加できるようにするために、基準線RLに接続されてい
る領域２が、基準線RLにおける負の電圧とほぼ同じ負の電圧が印加されるウェル
の中になければならない。このウェルは、第１のソース／ドレイン領域２のドー
ピング型とは相反するドーピング型を用いた半導体材料からなる。メモリセルに
とって一般的なnチャンネルMOS技術では、第１のソース／ドレイン領域２はn型
にドーピングされ、その場合にはウェルはp型にドーピングされる。
る領域２が、基準線RLにおける負の電圧とほぼ同じ負の電圧が印加されるウェル
の中になければならない。このウェルは、第１のソース／ドレイン領域２のドー
ピング型とは相反するドーピング型を用いた半導体材料からなる。メモリセルに
とって一般的なnチャンネルMOS技術では、第１のソース／ドレイン領域２はn型
にドーピングされ、その場合にはウェルはp型にドーピングされる。
【００２６】 強誘電体材料において論理状態のプログラミングにあたり必要とされる電界の
反転を達成する別の可能性は、基準線に２Vｄｄ乃至０Vの電圧、及びビット線に
０乃至２Vｄｄの電圧を印加することである。つまり、ビット線における電圧が
２Vｄｄの電圧の場合、選択トランジスタATのゲート酸化物は、ワード線WLにお
ける２Vｄｄ＋Vｔの電圧のために設計されている厚さを用いて形成されなければ
ならず、これは２Vｄｄの電圧をビット線から強誘電体キャパシタへと加えるこ
とができるようにすることを目的としている。Vｔは選択トランジスタATの閾値
電圧を表す。
反転を達成する別の可能性は、基準線に２Vｄｄ乃至０Vの電圧、及びビット線に
０乃至２Vｄｄの電圧を印加することである。つまり、ビット線における電圧が
２Vｄｄの電圧の場合、選択トランジスタATのゲート酸化物は、ワード線WLにお
ける２Vｄｄ＋Vｔの電圧のために設計されている厚さを用いて形成されなければ
ならず、これは２Vｄｄの電圧をビット線から強誘電体キャパシタへと加えるこ
とができるようにすることを目的としている。Vｔは選択トランジスタATの閾値
電圧を表す。
【００２７】 メモリセルは単結晶シリコンからなる半導体基板１において実現される（図２
を参照されたい）。半導体基板１には第１のソース／ドレイン領域２、共通のソ
ース／ドレイン領域３及び第２のソース／ドレイン領域４が設けられている。第
１のソース／ドレイン領域２と共通のソース／ドレイン領域３との間には、半導
体基板１の表面に、第１のゲート酸化物５及びメモリトランジスタSTのゲート電
極GSが配置されている。 ゲート酸化物５は４〜１２nmまでの厚さを有する。メ
モリトランジスタSTのゲート電極GSは、１０２０cm- ３より高いドーパント濃度
及び１００〜３００nmまでの厚さを有した、n型にドーピングされたポリシリコ
ンを含む。ゲート電極GSの表面に、例えばTiNからなる第１のバリア層６が１０
〜５０ｎｍまでの厚さで配置されて、その上にはプラチナからなる第１のキャパ
シタ電極KE１が２０〜２００ｎｍまでの厚さで配置されている。第１のキャパシ
タ電極KE１は、タンタル酸ストロンチウムビスマス（SBT）、またはチタン酸ジ
ルコン酸鉛（PZT）からなる、２０〜２００nmの厚さを有する強誘電体層FSに接
している。強誘電体層FSの第１のキャパシタ電極KE１とは反対側には、プラチナ
からなる第２キャパシタ電極KE２が２０〜２００nmまでの厚さで配置されている
。第２キャパシタ電極KE２には、TiNからなる第２のバリア層７が１０〜５０nm
までの厚さで設けられている。
を参照されたい）。半導体基板１には第１のソース／ドレイン領域２、共通のソ
ース／ドレイン領域３及び第２のソース／ドレイン領域４が設けられている。第
１のソース／ドレイン領域２と共通のソース／ドレイン領域３との間には、半導
体基板１の表面に、第１のゲート酸化物５及びメモリトランジスタSTのゲート電
極GSが配置されている。 ゲート酸化物５は４〜１２nmまでの厚さを有する。メ
モリトランジスタSTのゲート電極GSは、１０２０cm- ３より高いドーパント濃度
及び１００〜３００nmまでの厚さを有した、n型にドーピングされたポリシリコ
ンを含む。ゲート電極GSの表面に、例えばTiNからなる第１のバリア層６が１０
〜５０ｎｍまでの厚さで配置されて、その上にはプラチナからなる第１のキャパ
シタ電極KE１が２０〜２００ｎｍまでの厚さで配置されている。第１のキャパシ
タ電極KE１は、タンタル酸ストロンチウムビスマス（SBT）、またはチタン酸ジ
ルコン酸鉛（PZT）からなる、２０〜２００nmの厚さを有する強誘電体層FSに接
している。強誘電体層FSの第１のキャパシタ電極KE１とは反対側には、プラチナ
からなる第２キャパシタ電極KE２が２０〜２００nmまでの厚さで配置されている
。第２キャパシタ電極KE２には、TiNからなる第２のバリア層７が１０〜５０nm
までの厚さで設けられている。
【００２８】 第１のゲート酸化物５、メモリトランジスタSTのゲート電極GS、第１のバリア
層６、第１のキャパシタ電極KE１、強誘電体層FS、第２のキャパシタ電極KE ２
及び第２のバリア層７は、ＳｉＯ２ からなるアイソレーションスペーサ８が設
けられている共通の側面を有する。
層６、第１のキャパシタ電極KE１、強誘電体層FS、第２のキャパシタ電極KE ２
及び第２のバリア層７は、ＳｉＯ２ からなるアイソレーションスペーサ８が設
けられている共通の側面を有する。
【００２９】 共通のソース／ドレイン領域３と第２のソース／ドレイン領域４との間におい
て、半導体基板１の表面に第２のゲート酸化物９が４〜１２nmまでの厚さで配置
されており、また選択トランジスタATのゲート電極GAが配置されている。選択ト
ランジスタATのゲート電極GA及び第２のゲート酸化物９は、ＳｉＯ２からなるア
イソレーションスペーサ１０が設けられている共通の側面を有する。
て、半導体基板１の表面に第２のゲート酸化物９が４〜１２nmまでの厚さで配置
されており、また選択トランジスタATのゲート電極GAが配置されている。選択ト
ランジスタATのゲート電極GA及び第２のゲート酸化物９は、ＳｉＯ２からなるア
イソレーションスペーサ１０が設けられている共通の側面を有する。
【００３０】 ドーピングされたポリシリコンからなる導電接続部１１は、共通のソース／ド
レイン領域３の表面から第２のバリア層７の表面まで達する。導電接続部１１を
介して、第２キャパシタ電極KE２及び共通のソース／ドレイン領域３は相互に電
気的に接続されている。
レイン領域３の表面から第２のバリア層７の表面まで達する。導電接続部１１を
介して、第２キャパシタ電極KE２及び共通のソース／ドレイン領域３は相互に電
気的に接続されている。
【００３１】 選択トランジスタATがスイッチオフの状態で、第２キャパシタ電極KE２に印加
された電位を、共通のソース／ドレイン領域３を介して緩和することができる。
選択トランジスタATがスイッチオンの状態では、共通のソース／ドレイン領域３
は再び、ビット線BLによってあらかじめ設定された電位へ移される。それ故、メ
モリトランジスタSTのゲート電極GSと第１のキャパシタ電極KE１との間の接続を
介して、たとえ電荷の流れが漏れ電流によって生じても、情報はこのメモリセル
内で失われない。
された電位を、共通のソース／ドレイン領域３を介して緩和することができる。
選択トランジスタATがスイッチオンの状態では、共通のソース／ドレイン領域３
は再び、ビット線BLによってあらかじめ設定された電位へ移される。それ故、メ
モリトランジスタSTのゲート電極GSと第１のキャパシタ電極KE１との間の接続を
介して、たとえ電荷の流れが漏れ電流によって生じても、情報はこのメモリセル
内で失われない。
【００３２】 別の実施例において、メモリトランジスタST′及び選択トランジスタAT′は直
列に、基準線RL′とビット線BL′との間へ接続されている。その際、メモリトラ
ンジスタST′の第１の端子AS１′は基準線RL′に、メモリトランジスタST′の第
２の端子AS２′は選択トランジスタAT′の第１の端子AA１′に、選択トランジス
タAT′の第２の端子AA２′はビット線BL′に接続されている。選択トランジスタ
AT′のゲート電極GA′はワード線ＷＬ′に接続されている。
列に、基準線RL′とビット線BL′との間へ接続されている。その際、メモリトラ
ンジスタST′の第１の端子AS１′は基準線RL′に、メモリトランジスタST′の第
２の端子AS２′は選択トランジスタAT′の第１の端子AA１′に、選択トランジス
タAT′の第２の端子AA２′はビット線BL′に接続されている。選択トランジスタ
AT′のゲート電極GA′はワード線ＷＬ′に接続されている。
【００３３】 メモリセルはそれに加え、第１のキャパシタ電極KE１′、強誘電体層FS′及び
第２のキャパシタ電極KE２′を含む強誘電体キャパシタを有する。第１のキャパ
シタ電極KE１′はメモリトランジスタST′のゲート電極GS′に接続されている。
第２のキャパシタ電極KE２′は選択トランジスタAT′の第１の端子AA１′に接続
されている。メモリトランジスタST′のゲート電極GS′とメモリトランジスタST
′の第１の端子AS１′との間には、抵抗値Rをもつ抵抗R′が接続されている。
第２のキャパシタ電極KE２′を含む強誘電体キャパシタを有する。第１のキャパ
シタ電極KE１′はメモリトランジスタST′のゲート電極GS′に接続されている。
第２のキャパシタ電極KE２′は選択トランジスタAT′の第１の端子AA１′に接続
されている。メモリトランジスタST′のゲート電極GS′とメモリトランジスタST
′の第１の端子AS１′との間には、抵抗値Rをもつ抵抗R′が接続されている。
【００３４】 メモリセルの作動時では、メモリセルの選択は、ワード線ＷＬ′及び選択トラ
ンジスタAT′のゲート電極GA′を介して行われる。選択トランジスタAT′のスイ
ッチオンによって、メモリトランジスタST′の第１の端子AS１′と第２の端子AS
２′との間に、ワード線ＷＬ′と基準線RL′との間に印加された電圧が加わる。
その際、ビット線BL′には１．５〜３．３Vまでの給電電圧VDDが、基準線RL′に
は０ボルトが印加される。
ンジスタAT′のゲート電極GA′を介して行われる。選択トランジスタAT′のスイ
ッチオンによって、メモリトランジスタST′の第１の端子AS１′と第２の端子AS
２′との間に、ワード線ＷＬ′と基準線RL′との間に印加された電圧が加わる。
その際、ビット線BL′には１．５〜３．３Vまでの給電電圧VDDが、基準線RL′に
は０ボルトが印加される。
【００３５】 おおよそRCの時間に（ここでRは抵抗R′の抵抗値でありCは１から３fFまでの
容量である）メモリトランジスタST′のゲート電極GS′に電圧が印加され、この
電圧はメモリトランジスタST′の第２の端子AS２′の給電電圧VDD及び強誘電体
層FS′の分極に依存する。ある程度の時間が過ぎると、強誘電体層FS′の表面電
荷は抵抗R′を介して流れだし、その結果、給電電圧は強誘電体キャパシタを介
して降下する。RCより長い時間では、それ故、電圧は強誘電体キャパシタに印加
される。その電圧は書き込みのために、すなわち強誘電体層FS′の分極を変える
ために利用される。
容量である）メモリトランジスタST′のゲート電極GS′に電圧が印加され、この
電圧はメモリトランジスタST′の第２の端子AS２′の給電電圧VDD及び強誘電体
層FS′の分極に依存する。ある程度の時間が過ぎると、強誘電体層FS′の表面電
荷は抵抗R′を介して流れだし、その結果、給電電圧は強誘電体キャパシタを介
して降下する。RCより長い時間では、それ故、電圧は強誘電体キャパシタに印加
される。その電圧は書き込みのために、すなわち強誘電体層FS′の分極を変える
ために利用される。
【００３６】 時定数RCは１０〜５０nsまでである。
【図１】 図１は、選択トランジスタ、メモリトランジスタ及び強誘電体キャパシタを有
する、メモリセルである。
する、メモリセルである。
【図２】 図２は、図１に図示されたメモリセル用の技術的実施形態である。
【図３】 図３は選択トランジスタ、メモリセルトランジスタ、強誘電体キャパシタ及び
抵抗を有するメモリセルである。
抵抗を有するメモリセルである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランツ ホフマン ドイツ連邦共和国 ミュンヘン ヘルベル クシュトラーセ 25 ベー (72)発明者 トーマス−ペーター ハーネダー ドイツ連邦共和国 ミュンヘン ゲルツァ ー シュトラーセ 96 Ｆターム(参考） 5F083 FR01 FR05 HA02 HA06 JA14 JA15 JA17 JA38 JA39 JA40 5F101 BA62 BB02 BD02 BD22 BD30
Claims (7)
- 【請求項１】 メモリセル装置において、 半導体基板（１）に集積されて多数のメモリセルが設けられており、該メモリ
セルは選択トランジスタ（AT）、メモリトランジスタ（ST）及び強誘電体キャパ
シタ（KE１、FS、KE２）を有し、 前記の選択トランジスタ（AT）及びメモリトランジスタ（ST）は、前記選択ト
ランジスタ（AT）の第１の端子（AA１）を介して直列に結線されており、 前記強誘電体キャパシタ（KE１、FS、KE２）は、前記選択トランジスタ（AT）
の第１の端子（AA１）とメモリトランジスタ（ＳＴ）の制御電極（GS）との間に
接続されていることを特徴とする、メモリセル装置。 - 【請求項２】 前記の選択トランジスタ（AT）及びメモリトランジスタ（ST
）は、それぞれMOSトランジスタとして形成されており、 選択トランジスタ（AT）のゲート電極（GA）がワード線（WL）に接続されてお
り、 選択トランジスタ（AT）及びメモリトランジスタ（ST）は、ビット線（BL）と
基準線（RL）との間に直列に接続されている、請求項１記載のメモリセル装置。 - 【請求項３】 前記メモリトランジスタ（ST）は、第１の端子（AS１）を介
して基準線（RL）に接続されており、 メモリトランジスタ（ST′）の制御電極（GS′）と基準線（RL′）との間に、
抵抗（R′）が接続されている、請求項２記載のメモリセル装置。 - 【請求項４】 前記強誘電体キャパシタは、第１の電極（KE１）、強誘電体
層（FS）及び第２の電極（KE２）を有し、 該強誘電体層は、タンタル酸ストロンチウムビスマス（SBT）、チタン酸ジル
コン酸鉛（PZT）、ニオブ酸リチウム（LiNbO３）またはチタン酸バリウムストロ
ンチウム（BST）を含む、請求項１から３のいずれか１項記載のメモリセル装置
。 - 【請求項５】 前記メモリトランジスタ（ST）は、第１のソース／ドレイン
領域（２）を有し、該領域は第１の端子（AS１）に接続されており、前記メモリ
トランジスタ（ST）の制御電極（GS）とオーバーラップしている、請求項１から
４のいずれか１項記載のメモリセル装置。 - 【請求項６】 前記の第１のソース／ドレイン領域（２）とメモリトランジ
スタ（ST）の制御電極（GS）との間のオーバーラップは、制御電極（GS）の面積
の少なくとも１０パーセントである、請求項５記載のメモリセル装置。 - 【請求項７】 前記の強誘電体キャパシタの容量及びメモリトランジスタ（
ST）の制御電極（GS）の容量は、実質的に１の比率を有する、請求項１から６の
いずれか１項記載のメモリセル装置。
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