JPH0237040B2 - - Google Patents
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- JPH0237040B2 JPH0237040B2 JP56501853A JP50185381A JPH0237040B2 JP H0237040 B2 JPH0237040 B2 JP H0237040B2 JP 56501853 A JP56501853 A JP 56501853A JP 50185381 A JP50185381 A JP 50185381A JP H0237040 B2 JPH0237040 B2 JP H0237040B2
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Classifications
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Description
請求の範囲
１ バイナリ電荷情報を記憶するコンデンサ３２
を含む揮発性記憶装置と、該揮発性記憶装置の荷
電情報を選択的に記憶する不揮発性記憶装置３３
又は８３とを含む揮発性／不揮発性動的RAMセ
ル３０又は８０であつて、前記揮発性記憶装置と
前記不揮発性記憶装置との間の電荷の転送に対す
る予め選ばれたエネルギ障壁をもつ障壁装置３３
Ｆ又は４５を有することを特徴とする揮発性／不
揮発性動的RAMセル。 ２ 前記不揮発性記憶装置及び前記障壁装置は、
夫々不揮発性しきい値書換可能部３３Ａとスプリ
ツト・ゲート・コンデンサ３３のしきい値書換不
能部３３Ｆを含むことを特徴とする請求の範囲第
１項記載の揮発性／不揮発性動的RAMセル。 ３ 前記スプリツト・ゲート・コンデンサ３３は
MNOS又はSNOSである請求の範囲第２項記載
の揮発性／不揮発性動的RAMセル。 ４ 与えられた導電型の多数キヤリヤを有し前記
コンデンサが形成された半導体基板６と、前記コ
ンデンサ３２に電荷を選択的に供給する電荷供給
装置８とを含むことを特徴とする動的RAMセル
であつて、前記不揮発性記憶装置は前記基板６に
形成されたしきい値書換可能部を含み、前記揮発
性記憶装置からの前記バイナリ電荷情報を選択的
に受信して記憶し、チヤ−ジ・ポンプ・リストア
動作を用いて前記バイナリ電荷情報を前記揮発性
記憶装置にリストアするように構成した請求の範
囲第１項記載の揮発性／不揮発性動的RAMセル
（３０又は８０）。 ５ 前記エネルギ障壁装置は前記与えられた導電
型の前記基板６より高濃度の多数キヤリヤを持つ
基板不純物領域４５を含むことを特徴とする請求
の範囲第４項記載の揮発性／不揮発性動的RAM
セル。 ６ 前記スプリツト・ゲート・コンデンサ３３は
CI1I2S型のものであり、そこでＣはゲート電極４
４であり、I1は第１の誘電体材料４９であり、I2
は第２の誘電体材料４７であり、Ｓは半導体基板
６である請求の範囲第２項記載の揮発性／不揮発
性動的RAMセル。 ７ 前記第１の誘電体材料４９は窒化シリコンで
あり、前記第２の誘電体材料４７は酸化シリコン
である請求の範囲第６項記載の揮発性／不揮発性
動的RAMセル。 ８ 前記スプリツト・ゲート・コンデンサ３３は
型CI1I2I3Sのものであり、そこでＣは導電性ゲー
ト電極４４であり、I1，I2，I3はゲート絶縁体で
あり、Ｓは半導体基板６である請求の範囲第２項
記載の揮発性／不揮発性動的RAMセル。 ９ バイナリ電荷情報を記憶するコンデンサ３２
を含む揮発性記憶装置と、該揮発性記憶装置の荷
電情報を選択的に記憶する不揮発性記憶装置３３
又は８３とを含み、前記揮発性記憶装置と前記不
揮発性記憶装置との間の電荷の転送に対する予め
選ばれたエネルギ障壁をもつ障壁装置３３Ｆ又は
４５を有することを特徴とする揮発性／不揮発性
動的RAMセルを複数含む揮発性／不揮発性動的
ランダム・アクセス・メモリー・システムであつ
て、出力ノード７１′及び前記メモリー・セルに
接続され、前記揮発性記憶装置に含有せる前記コ
ンデンサ３２に記憶の電圧に応答して前記出力ノ
ード７１′に前記記憶の電圧を表わす信号を発生
する増幅装置６０と、前記出力ノードの信号情報
を外部にアクセスするアクセシング装置８７とを
含むことを特徴とする揮発性／不揮発性動的ラン
ダム・アクセス・メモリー・システム。 １０ 前記不揮発性記憶装置及び前記障壁装置
は、夫々不揮発性しきい値書換可能部３３Ａとス
プリツト・ゲート・コンデンサ３３のしきい値書
換不能部３３Ｆを含むことを特徴とする請求の範
囲第９項記載のランダム・アクセス・メモリー・
システム。 １１ 前記スプリツト・ゲート・コンデンサ３３
はMNOS又はSNOSである請求の範囲第１０項
記載のランダム・アクセス・メモリー・システ
ム。 １２ 与えられた導電型の多数キヤリヤを有し前
記コンデンサが形成された半導体基板６と、前記
コンデンサ３２に電荷を選択的に供給する電荷供
給装置８とを含むことを特徴とする動的RAMセ
ルであつて、前記不揮発性記憶装置は前記基板６
に形成されたしきい値書換可能部を含み、前記揮
発性記憶装置からの前記バイナリ電荷情報を選択
的に受信して記憶し、チヤ−ジ・ポンプ・リスト
ア動作を用いて前記バイナリ電荷情報を前記揮発
性記憶装置にリストアするように構成した請求の
範囲第９項記載のランダム・アクセス・メモリ
ー・システム。 １３ 前記エネルギ障壁装置は前記与えられた導
電型の前記基板６より高濃度の多数キヤリヤを持
つ基板不純物領域４５を含むことを特徴とする請
求の範囲第１２項記載のランダム・アクセス・メ
モリー・システム。 １４ 前記スプリツト・ゲート・コンデンサ３３
はCI1I2S型のものであり、そこでＣはゲート電極
４４であり、I1は第１の誘電体材料４９であり、
I2は第２の誘電体材料４７であり、Ｓは半導体基
板６である請求の範囲第１０項記載のランダム・
アクセス・メモリー・システム。 １５ 前記第１の誘電体材料４９は窒化シリコン
であり、前記第２の誘電体材料４７は酸化シリコ
ンである請求の範囲第１４項記載のランダム・ア
クセス・メモリー・システム。 １６ 前記スプリツト・ゲート・コンデンサ３３
は型CI1I2I3Sのものであり、そこでＣは導電性ゲ
ート電極４４であり、I1，I2，I3はゲート絶縁体
であり、Ｓは半導体基板６である請求の範囲第１
０項記載のランダム・アクセス・メモリー・シス
テム。 １７ 前記増幅装置は１対のノード７１，７１′
を持つ双安定マルチバイブレータ７０を含み、前
記複数のメモリー・セルは２つのアレイＡ及びＢ
を含み、第１のアレイＡは前記ノードの一方に接
続され、前記第２のアレイＢは第２の前記ノード
に接続されて前記マルチバイブレータ７０のバイ
ナリ状態を制御し、前記アクセシング装置８７は
前記ノードの１ ７１′に接続されたことを特徴
とする請求の範囲第９項、第１０項、第１１項、
第１２項、第１３項、第１４項、第１５項又は第
１６項記載のランダム・アクセス・メモリー・シ
ステム。 技術分野 この発明は、バイナリ電荷情報を記憶するコン
デンサを持つ揮発性記憶装置と、該揮発性記憶装
置の電荷情報を選択的に記憶する不揮発性記憶装
置とを含む種類の揮発性／不揮発性動的RAM
（ランダム・アクセス・メモリー）セルに関する。 背景技術 半導体RAMシステムは、一般に２つのカテゴ
リ、すなわち静的RAMシステムと動的RAMシ
ステムの中に含まれる。静的RAMシステムと
は、典型的には双安定マルチバイブレータ又はフ
リツプ・フロツプ回路を使い、その記憶ビツトの
値は該回路に適用しうる２つの双安定状態に従つ
て決められる。静的RAMはこのように双安定装
置を使用するので、各セルのビツト内容はリフレ
ツシングすることなく保持され、ビツト内容の読
出しは非破壊的である。それに反し、動的RAM
は典型的にはセルの構造を利用し、その記憶ビツ
トの値は半導体コンデンサ構造に記憶されている
電圧の存在又は不存在によつて決められる。従つ
て、動的RAMは典型的にはコンデンサに記憶さ
れている情報の周期的リフレツシングを必要とす
る。又、読出しはセルの設計に従つて破壊的にで
も非破壊的にでもすることができる。一般的な基
準として、静的RAMシステムは小さいメモリ
ー・システムに有利であるのに対し、動的RAM
はビツト当りのコストを安くできるので、例えば
32キロビツト又はそれ以上の大きいメモリー・シ
ステムに有利である。RAMは一般に揮発性装
置、すなわちメモリーのビツト内容は、電力を切
られ又は失われたときに失われるものである。 第１図及び第２図には、従来のMOS動的揮発
性RAMセル１０，２０の断面図が表わされてい
る。RAMセル２０はセル１０に類似し、同様に
動作するが、セル１０の単一レベル・ゲート１４
の代りに２（デユアル）レベル（level）ポリシリ
コン・ゲート２４を持つところが異なる。このデ
ユアル・レベル・ゲート２４はセル１０に必要な
拡散９を省略することができるので、寸法を小さ
くし、それに対応してセル２０の密度を増加する
ことができる。どちらのセルもその動作中におい
て、ビツト・ラインの拡散８に加えられた電圧
Vo+が電荷の利用性（充電するかしないか）を制
御する。コンデンサ１２（第１図）及び２２（第
２図）はVoが“ハイ”に駆動されたときに電荷
転送ゲート１３，２３が拡散８からの電荷（ある
場合）をコンデンサに転送できるようになり、
“０”又は“１”（充電又は非充電）状態に書込ま
れるだろう。読出動作中、転送ゲートは再びオン
に転じて、コンデンサからの電荷を拡散ライン８
に接続されているセンスアンプ（sense
amplifier）（図示していない）に転送する。 上記したように、RAMセル１０，２０は動的
且つ揮発性である。すなわち、コンデンサ１２，
２２に記憶されている情報の周期的なリフレツシ
ングが要求され、電力が切られ又は失われた場合
には、記憶情報は失われる。最近の10年程度に亘
り、動的RAMに対してバツクアツプ（back up）
の不揮発性記憶能力を加えるような数々の試みが
なされてきた。一般に、不揮発性バツクアツプ・
データ記憶能力は、RAMセルに対して不揮発性
しきい値書換可能コンデンサ又はトランジスタ装
置を加えることによつて与えることができる。こ
れらセルは揮発性／不揮発性動的RAMセル又は
単にＶ／NV RAMセルと呼ばれる。 ここに特定した種類の揮発性／不揮発性動的
RAMセルは揮発性記憶コンデンサと、それに隣
接する書換可能しきい値不揮発性記憶コンデンサ
と、コンデンサの反対側に各１つ設けられる２つ
の電荷転送ゲートとを持つ４ゲートＶ／NV動的
RAMセルを開示する米国特許第4175291号から
知ることができる。１転送ゲートと揮発性コンデ
ンサとは揮発性動作用として作動し；２つのコン
デンサはＶ／NV記憶のための電荷の転送を行わ
せるために使用され；２つの転送ゲートと２つの
コンデンサはNV／Ｖリストアを行わせること及
び電荷の転送で使用される。 公知の揮発性／不揮発性動的RAMセルは集積
回路チツプに埋込まれたときに相当大きな面積を
占有するという欠点を有する。 発明の開示 この発明の目的は、上記の欠点を除去した揮発
性／不揮発性動的RAMセルを提供することであ
る。 従つて、この発明により提供される揮発性／不
揮発性動的RAMセルは揮発性記憶装置と不揮発
性記憶装置との間の電荷の転送を制御する予め選
ばれたエネルギ障壁を提供するように配置された
障壁装置を持つことを特徴とするものである。 この発明による揮発性／不揮発性動的RAMセ
ルは少数のゲートを用いて実施しうるものであ
る。その上、このセルは不揮発性記憶装置から揮
発性記憶装置に対して情報をリストア（restore）
するときに可転性（versatility）を有し、電荷結
合電荷転送モード及び電荷ポンプ（pumping）モ
ードで動作させることができるという利点を有す
る。
を含む揮発性記憶装置と、該揮発性記憶装置の荷
電情報を選択的に記憶する不揮発性記憶装置３３
又は８３とを含む揮発性／不揮発性動的RAMセ
ル３０又は８０であつて、前記揮発性記憶装置と
前記不揮発性記憶装置との間の電荷の転送に対す
る予め選ばれたエネルギ障壁をもつ障壁装置３３
Ｆ又は４５を有することを特徴とする揮発性／不
揮発性動的RAMセル。 ２ 前記不揮発性記憶装置及び前記障壁装置は、
夫々不揮発性しきい値書換可能部３３Ａとスプリ
ツト・ゲート・コンデンサ３３のしきい値書換不
能部３３Ｆを含むことを特徴とする請求の範囲第
１項記載の揮発性／不揮発性動的RAMセル。 ３ 前記スプリツト・ゲート・コンデンサ３３は
MNOS又はSNOSである請求の範囲第２項記載
の揮発性／不揮発性動的RAMセル。 ４ 与えられた導電型の多数キヤリヤを有し前記
コンデンサが形成された半導体基板６と、前記コ
ンデンサ３２に電荷を選択的に供給する電荷供給
装置８とを含むことを特徴とする動的RAMセル
であつて、前記不揮発性記憶装置は前記基板６に
形成されたしきい値書換可能部を含み、前記揮発
性記憶装置からの前記バイナリ電荷情報を選択的
に受信して記憶し、チヤ−ジ・ポンプ・リストア
動作を用いて前記バイナリ電荷情報を前記揮発性
記憶装置にリストアするように構成した請求の範
囲第１項記載の揮発性／不揮発性動的RAMセル
（３０又は８０）。 ５ 前記エネルギ障壁装置は前記与えられた導電
型の前記基板６より高濃度の多数キヤリヤを持つ
基板不純物領域４５を含むことを特徴とする請求
の範囲第４項記載の揮発性／不揮発性動的RAM
セル。 ６ 前記スプリツト・ゲート・コンデンサ３３は
CI1I2S型のものであり、そこでＣはゲート電極４
４であり、I1は第１の誘電体材料４９であり、I2
は第２の誘電体材料４７であり、Ｓは半導体基板
６である請求の範囲第２項記載の揮発性／不揮発
性動的RAMセル。 ７ 前記第１の誘電体材料４９は窒化シリコンで
あり、前記第２の誘電体材料４７は酸化シリコン
である請求の範囲第６項記載の揮発性／不揮発性
動的RAMセル。 ８ 前記スプリツト・ゲート・コンデンサ３３は
型CI1I2I3Sのものであり、そこでＣは導電性ゲー
ト電極４４であり、I1，I2，I3はゲート絶縁体で
あり、Ｓは半導体基板６である請求の範囲第２項
記載の揮発性／不揮発性動的RAMセル。 ９ バイナリ電荷情報を記憶するコンデンサ３２
を含む揮発性記憶装置と、該揮発性記憶装置の荷
電情報を選択的に記憶する不揮発性記憶装置３３
又は８３とを含み、前記揮発性記憶装置と前記不
揮発性記憶装置との間の電荷の転送に対する予め
選ばれたエネルギ障壁をもつ障壁装置３３Ｆ又は
４５を有することを特徴とする揮発性／不揮発性
動的RAMセルを複数含む揮発性／不揮発性動的
ランダム・アクセス・メモリー・システムであつ
て、出力ノード７１′及び前記メモリー・セルに
接続され、前記揮発性記憶装置に含有せる前記コ
ンデンサ３２に記憶の電圧に応答して前記出力ノ
ード７１′に前記記憶の電圧を表わす信号を発生
する増幅装置６０と、前記出力ノードの信号情報
を外部にアクセスするアクセシング装置８７とを
含むことを特徴とする揮発性／不揮発性動的ラン
ダム・アクセス・メモリー・システム。 １０ 前記不揮発性記憶装置及び前記障壁装置
は、夫々不揮発性しきい値書換可能部３３Ａとス
プリツト・ゲート・コンデンサ３３のしきい値書
換不能部３３Ｆを含むことを特徴とする請求の範
囲第９項記載のランダム・アクセス・メモリー・
システム。 １１ 前記スプリツト・ゲート・コンデンサ３３
はMNOS又はSNOSである請求の範囲第１０項
記載のランダム・アクセス・メモリー・システ
ム。 １２ 与えられた導電型の多数キヤリヤを有し前
記コンデンサが形成された半導体基板６と、前記
コンデンサ３２に電荷を選択的に供給する電荷供
給装置８とを含むことを特徴とする動的RAMセ
ルであつて、前記不揮発性記憶装置は前記基板６
に形成されたしきい値書換可能部を含み、前記揮
発性記憶装置からの前記バイナリ電荷情報を選択
的に受信して記憶し、チヤ−ジ・ポンプ・リスト
ア動作を用いて前記バイナリ電荷情報を前記揮発
性記憶装置にリストアするように構成した請求の
範囲第９項記載のランダム・アクセス・メモリ
ー・システム。 １３ 前記エネルギ障壁装置は前記与えられた導
電型の前記基板６より高濃度の多数キヤリヤを持
つ基板不純物領域４５を含むことを特徴とする請
求の範囲第１２項記載のランダム・アクセス・メ
モリー・システム。 １４ 前記スプリツト・ゲート・コンデンサ３３
はCI1I2S型のものであり、そこでＣはゲート電極
４４であり、I1は第１の誘電体材料４９であり、
I2は第２の誘電体材料４７であり、Ｓは半導体基
板６である請求の範囲第１０項記載のランダム・
アクセス・メモリー・システム。 １５ 前記第１の誘電体材料４９は窒化シリコン
であり、前記第２の誘電体材料４７は酸化シリコ
ンである請求の範囲第１４項記載のランダム・ア
クセス・メモリー・システム。 １６ 前記スプリツト・ゲート・コンデンサ３３
は型CI1I2I3Sのものであり、そこでＣは導電性ゲ
ート電極４４であり、I1，I2，I3はゲート絶縁体
であり、Ｓは半導体基板６である請求の範囲第１
０項記載のランダム・アクセス・メモリー・シス
テム。 １７ 前記増幅装置は１対のノード７１，７１′
を持つ双安定マルチバイブレータ７０を含み、前
記複数のメモリー・セルは２つのアレイＡ及びＢ
を含み、第１のアレイＡは前記ノードの一方に接
続され、前記第２のアレイＢは第２の前記ノード
に接続されて前記マルチバイブレータ７０のバイ
ナリ状態を制御し、前記アクセシング装置８７は
前記ノードの１ ７１′に接続されたことを特徴
とする請求の範囲第９項、第１０項、第１１項、
第１２項、第１３項、第１４項、第１５項又は第
１６項記載のランダム・アクセス・メモリー・シ
ステム。 技術分野 この発明は、バイナリ電荷情報を記憶するコン
デンサを持つ揮発性記憶装置と、該揮発性記憶装
置の電荷情報を選択的に記憶する不揮発性記憶装
置とを含む種類の揮発性／不揮発性動的RAM
（ランダム・アクセス・メモリー）セルに関する。 背景技術 半導体RAMシステムは、一般に２つのカテゴ
リ、すなわち静的RAMシステムと動的RAMシ
ステムの中に含まれる。静的RAMシステムと
は、典型的には双安定マルチバイブレータ又はフ
リツプ・フロツプ回路を使い、その記憶ビツトの
値は該回路に適用しうる２つの双安定状態に従つ
て決められる。静的RAMはこのように双安定装
置を使用するので、各セルのビツト内容はリフレ
ツシングすることなく保持され、ビツト内容の読
出しは非破壊的である。それに反し、動的RAM
は典型的にはセルの構造を利用し、その記憶ビツ
トの値は半導体コンデンサ構造に記憶されている
電圧の存在又は不存在によつて決められる。従つ
て、動的RAMは典型的にはコンデンサに記憶さ
れている情報の周期的リフレツシングを必要とす
る。又、読出しはセルの設計に従つて破壊的にで
も非破壊的にでもすることができる。一般的な基
準として、静的RAMシステムは小さいメモリ
ー・システムに有利であるのに対し、動的RAM
はビツト当りのコストを安くできるので、例えば
32キロビツト又はそれ以上の大きいメモリー・シ
ステムに有利である。RAMは一般に揮発性装
置、すなわちメモリーのビツト内容は、電力を切
られ又は失われたときに失われるものである。 第１図及び第２図には、従来のMOS動的揮発
性RAMセル１０，２０の断面図が表わされてい
る。RAMセル２０はセル１０に類似し、同様に
動作するが、セル１０の単一レベル・ゲート１４
の代りに２（デユアル）レベル（level）ポリシリ
コン・ゲート２４を持つところが異なる。このデ
ユアル・レベル・ゲート２４はセル１０に必要な
拡散９を省略することができるので、寸法を小さ
くし、それに対応してセル２０の密度を増加する
ことができる。どちらのセルもその動作中におい
て、ビツト・ラインの拡散８に加えられた電圧
Vo+が電荷の利用性（充電するかしないか）を制
御する。コンデンサ１２（第１図）及び２２（第
２図）はVoが“ハイ”に駆動されたときに電荷
転送ゲート１３，２３が拡散８からの電荷（ある
場合）をコンデンサに転送できるようになり、
“０”又は“１”（充電又は非充電）状態に書込ま
れるだろう。読出動作中、転送ゲートは再びオン
に転じて、コンデンサからの電荷を拡散ライン８
に接続されているセンスアンプ（sense
amplifier）（図示していない）に転送する。 上記したように、RAMセル１０，２０は動的
且つ揮発性である。すなわち、コンデンサ１２，
２２に記憶されている情報の周期的なリフレツシ
ングが要求され、電力が切られ又は失われた場合
には、記憶情報は失われる。最近の10年程度に亘
り、動的RAMに対してバツクアツプ（back up）
の不揮発性記憶能力を加えるような数々の試みが
なされてきた。一般に、不揮発性バツクアツプ・
データ記憶能力は、RAMセルに対して不揮発性
しきい値書換可能コンデンサ又はトランジスタ装
置を加えることによつて与えることができる。こ
れらセルは揮発性／不揮発性動的RAMセル又は
単にＶ／NV RAMセルと呼ばれる。 ここに特定した種類の揮発性／不揮発性動的
RAMセルは揮発性記憶コンデンサと、それに隣
接する書換可能しきい値不揮発性記憶コンデンサ
と、コンデンサの反対側に各１つ設けられる２つ
の電荷転送ゲートとを持つ４ゲートＶ／NV動的
RAMセルを開示する米国特許第4175291号から
知ることができる。１転送ゲートと揮発性コンデ
ンサとは揮発性動作用として作動し；２つのコン
デンサはＶ／NV記憶のための電荷の転送を行わ
せるために使用され；２つの転送ゲートと２つの
コンデンサはNV／Ｖリストアを行わせること及
び電荷の転送で使用される。 公知の揮発性／不揮発性動的RAMセルは集積
回路チツプに埋込まれたときに相当大きな面積を
占有するという欠点を有する。 発明の開示 この発明の目的は、上記の欠点を除去した揮発
性／不揮発性動的RAMセルを提供することであ
る。 従つて、この発明により提供される揮発性／不
揮発性動的RAMセルは揮発性記憶装置と不揮発
性記憶装置との間の電荷の転送を制御する予め選
ばれたエネルギ障壁を提供するように配置された
障壁装置を持つことを特徴とするものである。 この発明による揮発性／不揮発性動的RAMセ
ルは少数のゲートを用いて実施しうるものであ
る。その上、このセルは不揮発性記憶装置から揮
発性記憶装置に対して情報をリストア（restore）
するときに可転性（versatility）を有し、電荷結
合電荷転送モード及び電荷ポンプ（pumping）モ
ードで動作させることができるという利点を有す
る。
次に、添付図面を参照してその例によりこの発
明の一実施例を説明する。 第１図及び第２図は、従来の揮発性ランダム・
アクセス・メモリー・セルの模式的断面図であ
る。 第３図は、この発明の原理を実施した揮発性／
不揮発性ランダム・アクセス・メモリー・セルの
模式的断面図である。 第４図は、第３図のセルを使用するランダム・
アクセス・メモリーの一部の回路略図である。 第５図は、第３図のメモリー・セルの不揮発性
記憶動作のタイミング図である。 第６図は、第３図のランダム・アクセス・メモ
リー・セルのCCDモード・リストア動作の簡略
タイミング図である。 第７図は、第３図のセルの電荷ポンプ・モー
ド・リストア動作の簡略タイミング図である。 第８図は、第３図のセルの代替実施例である。 発明を実施するための最良の形態 第３図は、この発明の原理を実施したｎチヤン
ネルＶ／NV動的RAMセル３０の断面図である。
例示的に、セル３０はｐ型シリコン半導体基板６
に形成され、電荷転送装置２１と、揮発性記憶コ
ンデンサ３２と、“スプリツト・ゲート”エネル
ギ障壁（barrier）／NV記憶コンデンサ３３（以
下詳述する）とを含んで構成される。装置２１及
び３２は夫々適切な厚さの２酸化シリコンのよう
な、ゲート誘電体７の上に形成された導電ゲート
電極２３，３４を持つ。Ｎ型ビツト線（line）８
は転送装置２１の横に隣り合う基板６の上に、又
転送装置２１の反対側には揮発性コンデンサ３２
を持つように形成される。ビツト線８は充電／非
充電状態を達成するように使用される。 スプリツト・ゲート・コンデンサ３３はNVし
きい値電圧書換可能部３３Ａとしきい値電圧書換
不能（固定：NA）部３３Ｆとを有する。例示的
に、これらコンデンサ部の異なる特性はデユアル
２酸化シリコン４７−窒化シリコン４９ゲート誘
電体によつて与えられる。好ましくは、NV書換
可能部３３Ａの２酸化シリコン４７は、典型的に
は10−60オングストローム厚の非常に薄く作られ
て、電荷記憶窒化シリコン−２酸化シリコン・ゲ
ート誘電体に又はそこから電荷を転送することが
でき、それによつてコンデンサ部３３Ａのしきい
値電圧を変更（alter）することができる。反対
に、NA部３３Ｆの酸化物４８は、典型的には約
1000オングストロームの十分な厚さを持ち、電荷
の転送を防止して、通常の動作中ではしきい値の
変更又は書換を妨げる。固定しきい値装置２１，
３２と共同する酸化物ゲート誘電体７は、典型的
には400〜700オングストローム厚である。窒化シ
リコン層４９に適当な厚さは部分３３Ａ，３３Ｆ
両方とも450〜550オングストローム厚である。 セル３０はｐチヤンネルで良いということは当
業者に明白である。又、上記厚さの値は例として
のみ与えられた値であり、実行特性を変更するた
めに容易に変えることができる。デユアル誘電体
酸化シリコン−窒化シリコンMNOS構造は装置
２１，３２に関連する厚さを適当に調節すること
によつて、装置２１，３２，３３のどれに対して
も使用することができ、普通のしきい値書換不能
MOSFETの特性を提供する。一般に、この発明
のセルは種々の不揮発性導体−絶縁体−基板電界
効果トランジスタ構造に構成することができる。
例としてはCI1I2S FETがあり、I1及びI2は酸化
アルミニユーム及び酸化シリコン（MAOS）の
ような誘電体か又は上記の窒化シリコン及び酸化
シリコン（MNOS）であり、他の例としては
CI1I2I3S FETがあり、そのI1，I2，I3は酸化シリ
コン（又はシリコン・オキシナイトライド）、窒
化シリコン、及び酸化シリコンである。この発明
は従来の金属ゲート技術に適用可能であるが、こ
こに表わされている半導体（多結晶シリコン又は
ポリシリコン）ゲート構造に（例えば、SNOS又
はSONOS）適用するのが好ましい。SNOS構造
は第３図に表わされるようなものであり、以下説
明するものである。 以下に述べるように、技術用語が使用される。
第１に、装置２１は従来から“転送ゲート”と呼
ばれている。しかし、用語“転送ゲート”は第１
図の１１のようにトランジスタを含むものと理解
される。第２に、セル３０の制御電圧に関係する
ものであり、Vo+はアドレス・ライン１６を介し
てビツト線８に供給される電圧を指し、Voはア
ドレス・ライン２７を介して転送ゲート２１のゲ
ート電極２３に供給される電圧を指し、Vvはバ
イアス・ライン３８を介して揮発性トランジス
タ・ゲート電極３４に供給される電圧を指し、
Vovはアドレス・ライン３９を介してスプリツ
ト・ゲート・コンデンサ３３のゲート電極４４に
供給される電圧を指す。最後に、ｎチヤンネル・
セル３０について、特に指定しない場合は、電源
電圧VDDは12ボルト、Vo，Vo+は12ボルト（ハイ）
又は０ボルト（ロー）、基板バイアス電圧VBBは
−５ボルトである。 揮発性動作 セルの揮発性動作中、電圧Vovは地位（0V）に
あり、スプリツト・ゲート・コンデンサ３３を該
セルの揮発性部２１−３２から遮蔽する。“１”
状態（非充電）にセル３０を揮発性的に書込むた
めには、拡散ライン８、転送ゲート電極２３及び
コンデンサ・ゲート電極３４はすべて“ハイ”に
駆動されて、コンデンサの基板表面電位を“ハ
イ”に駆動する。ここで注意するべきことは、こ
こに使用されるように、コンデンサの状態“０”
は十分な少数チヤージ・キヤリヤ（ｐ型基板のた
めの電子）の存在を指し、それがコンデンサの基
板表面を高電位のゲート電極に対して低い電位に
し、そのためコンデンサが成極される。“１”状
態は電荷の相対的欠乏、高い基板表面電位、及び
不成極コンデンサを意味する。次に、転送ゲート
２３は“ロー”に駆動され、コンデンサ３２を拡
散ライン８から遮蔽する。そこで、拡散ライン８
は“ロー”に駆動される。 その代り、もし揮発性コンデンサ３２が“０”
（充電）状態に書込まれるべき場合、拡散ライン
８がそのサイクル中“ロー”に保持されることを
除き、上記と同じ電圧タイミング・シーケンスが
与えられる。その結果、コンデンサ３２の基板表
面領域は“ロー”に保持される。 更に、RAMセル３０の揮発性動作の説明を続
けるに当り、まず最初に第４図に示している
RAMアレイ６０のための読出しサイクルを考え
よう。公知のように、メモリー・サイクルは通常
セルの読出しから開始し、記憶情報をリフレツシ
ユする作用を行う。典型的な揮発性読出しサイク
ル中、行又はワード・アドレスは“ロー”（Voが
地位である）である。そこで、プリチヤージ
（precharge）クロツクφ3がオンに転ずる。セン
スアンプ（sense amplifier）又は読出増幅器７
０の負荷トランジスタL1及びL2は高インピダン
スのものであり、入力トランジスタI1及びI2は
“ロー”インピダンスのものである。従つて、ク
ロツクφ2及びφ2Dがオンであり、プリチヤージ・
クロツクφ3がオンに転じたときに、双安定マル
チバイブレータ読出増幅器７０のノード７１及び
７１′は（約）地位に価される。プリチヤージ・
クロツクφ3は、またダミー・コンデンサＡ及び
Ｂに接続されているノード７２Ａ及び７２Ｂを
VREFにセツトする。VREFは“０”（ロー）と“１”
（ハイ）状態の間、例えば６ボルトである。 次に、プリチヤージ・クロツクφ3と電力クロ
ツクφ2及びφ2Dはオフに転ずる。選ばれた行アド
レスと反対側のダミー（例えばワードA1とダミ
ーＡ）はVoによつてオンに転じ、関係する行記
憶コンデンサ３２と反対側のダミー・コンデンサ
Ａとは夫々A1及びダミーＡ転送ゲート２１とに
よつて増幅器ノード７１及び７１′に使用可能に
なる。電力クツクφ2及びφ2Dは、再びオンに転じ、
増幅した情報をノード７１及び７１′に提供する。
すなわち、もし選ばれた揮発性記憶コンデンサ３
２が充電した“０”状態であれば、関連するノー
ドａは“ロー”であり、関連するダミー・コンデ
ンサＡのためのノード７２Ａは“ハイ”、すなわ
ち約６ボルトである。その結果、交差接続線８
１，８２に接続されているコンデンサが充電され
るので、ライン８２（ダミー・コンデンサＡに接
続されている）はライン８１（ノードａの低い電
位に接続されている）より速く充電されるであろ
う。そのため、ライン８２が充電して、トランジ
スタI2をオンに転じさせることができる前にトラ
ンジスタI1をオンに転じさせる。I1はノード７１
を地位に接続して、I2がオンに転ずるのを防ぎ、
ノード７１′を完全にVDDに充電することができ
るようにする。 要するに、“ロー”電位、すなわちA1又は他の
偶数マトリツクス・コンデンサ３２のいずれかの
ノードａの“０”状態に応答して、ノード７１は
“０”に置かれ、ノード７１′は増幅“１”状態
（ノードａに対して反転された）に置かれる。同
様にして、もしA1コンデンサ３２又は他の偶数
マトリツクス・コンデンサのいずれかが最初に
“１”状態になれば、状態“０”（又は“１”）が
ノード７１′（又は７１）に供給される。情報は、
普通、ノード７１′から読出されるので、読出を
行うためには、列アドレスが使用され、トランジ
スタ８７をオンに転じて、ノード７１′の情報を
呼出すであろう。 同一型式のシーケンスを奇数マトリツクスの記
憶コンデンサにも供給する。つまり、奇数マトリ
ツクス・コンデンサの情報は反転することなく隣
り合うノード７１′に供給され、他方のノード７
１には反転された形で供給される。例えば、B1
コンデンサ３２のノードａの“１”はノード７
１′に増幅された“１”と、ノード７１に“０”
とを生じさせる結果となる。データは、典型的に
は、ノード７１′から読出されることになるから、
奇数マトリツクス・コンデンサからの情報は非反
転形式のものであり、偶数マトリツクス・コンデ
ンサからの情報は反転される。従つて、“偶数”
マトリツクス・コンデンサからのノード７１′の
情報は反転されて非反転データ出力を提供する。
当業者はこのような方式を容易に実施することが
できるだろうし、又、この発明の部分でもないか
ら、反転方式をこれ以上ここで説明する必要はな
い。 読出サイクル後、すべてのクロツクは夫々原始
状態に復帰して、次の動作サイクルの準備を行
う。行アドレス転送ゲート２１がオフに転じたと
きに、ノード７１（又は７１′）の増幅された情
報は偶数（又は奇数）記憶コンデンサ３２から絶
縁され、コンデンサはそれによつて原始状態に
“リフレツシユ”される。 リフレツシユ専用サイクル（読出しをしない）
では、列アドレス・トランジスタ８７をオンに転
じてノード７１′を呼出す必要はない。その代り、
ノード７１又は７１′から利用できる増幅された
情報は対応する偶数又は奇数マトリツクス記憶セ
ルに戻され、各関連する行アドレス・転送ゲート
２１がオフにされたときに、該セルの中に絶縁さ
れる。 不揮発性コンデンサの消去 揮発性記憶コンデンサ３２からの情報の記憶に
先立ち、しきい値電圧書換可能不揮発性（AT／
NV）コンデンサ部３３Ａは“ロー”しきい値、
“０”状態VT０に消去される。NV部は揮発性
RAMコンデンサ３２のデータを損うことなく、
普通のRAM動作中に消去することができるか
ら、その消去は揮発性コンデンサ・データを不揮
発性コンデンサ部に書込む前に、通常のRAM動
作中で、又は電力が落ちた直後に行うことができ
る。以後、説明を簡単にするために、コンデンサ
のAT／NV部３３Ａに対してのみ引用を行うと
いうことを理解するとともに、単に消去／書込ス
プリツト・ゲート・コンデンサ３３のみを引用す
ることにする。 ｎチヤンネル・スプリツト・ゲート・コンデン
サ３３はゲート４４に大きな負の電圧を印加する
ことによつて消去される。消去電圧は窒化シリコ
ン−酸化シリコン・ゲート絶縁体の破壊電圧近く
が好ましい。消去電圧は不揮発性コンデンサの負
の方向のしきい値電圧をVT０に移動するに十分
な所定の時間供給される。消去電圧と消去時間と
は相互依存性があるということがわかるであろ
う。すなわち、一方が増加又は減少すると、夫々
他方は減少又は増加することができる。 記 憶 電力が落ちたときに、揮発性記憶コンデンサ３
２のバイアス電圧がなくなる前に、スプリツト・
ゲート・コンデンサ３３はオンに転じて揮発性記
憶コンデンサ３２に関連する電荷を受信する。す
なわち、第３図及び第５図を見ると、記憶時刻t2
（ちようどt1におけるパワーダウン（power
down）の開始後であつて、揮発性コンデンサ３
２のVvがt3で地位になる前）において、Vovは大
きな正の書込電圧VWRITEに駆動される。スプリツ
ト・ゲートが“ハイ”であり、揮発性コンデンサ
のゲート３４が“ロー”になると、揮発性コンデ
ンサに関連するすべての電荷はAT／NVコンデ
ンサ部３３Ａの基板に転送される。 もし、揮発性コンデンサ３２がパワー・ダウン
の開始のときに充電“０”状態であつたとする
と、電荷はスプリツト・コンデンサ３３のTA／
NV部３３Ａの下の相当深いポテンシヤル井戸に
転送され、該ポテンシヤル井戸の深さを減少し、
それを横切る電圧降下を減少する。これはゲート
誘電体に相当高い電界を発生し、AT／NV部３
３Ａのしきい値電圧を更に正のVT１状態にシフ
トする。これは下表１の状態３を見よ。
明の一実施例を説明する。 第１図及び第２図は、従来の揮発性ランダム・
アクセス・メモリー・セルの模式的断面図であ
る。 第３図は、この発明の原理を実施した揮発性／
不揮発性ランダム・アクセス・メモリー・セルの
模式的断面図である。 第４図は、第３図のセルを使用するランダム・
アクセス・メモリーの一部の回路略図である。 第５図は、第３図のメモリー・セルの不揮発性
記憶動作のタイミング図である。 第６図は、第３図のランダム・アクセス・メモ
リー・セルのCCDモード・リストア動作の簡略
タイミング図である。 第７図は、第３図のセルの電荷ポンプ・モー
ド・リストア動作の簡略タイミング図である。 第８図は、第３図のセルの代替実施例である。 発明を実施するための最良の形態 第３図は、この発明の原理を実施したｎチヤン
ネルＶ／NV動的RAMセル３０の断面図である。
例示的に、セル３０はｐ型シリコン半導体基板６
に形成され、電荷転送装置２１と、揮発性記憶コ
ンデンサ３２と、“スプリツト・ゲート”エネル
ギ障壁（barrier）／NV記憶コンデンサ３３（以
下詳述する）とを含んで構成される。装置２１及
び３２は夫々適切な厚さの２酸化シリコンのよう
な、ゲート誘電体７の上に形成された導電ゲート
電極２３，３４を持つ。Ｎ型ビツト線（line）８
は転送装置２１の横に隣り合う基板６の上に、又
転送装置２１の反対側には揮発性コンデンサ３２
を持つように形成される。ビツト線８は充電／非
充電状態を達成するように使用される。 スプリツト・ゲート・コンデンサ３３はNVし
きい値電圧書換可能部３３Ａとしきい値電圧書換
不能（固定：NA）部３３Ｆとを有する。例示的
に、これらコンデンサ部の異なる特性はデユアル
２酸化シリコン４７−窒化シリコン４９ゲート誘
電体によつて与えられる。好ましくは、NV書換
可能部３３Ａの２酸化シリコン４７は、典型的に
は10−60オングストローム厚の非常に薄く作られ
て、電荷記憶窒化シリコン−２酸化シリコン・ゲ
ート誘電体に又はそこから電荷を転送することが
でき、それによつてコンデンサ部３３Ａのしきい
値電圧を変更（alter）することができる。反対
に、NA部３３Ｆの酸化物４８は、典型的には約
1000オングストロームの十分な厚さを持ち、電荷
の転送を防止して、通常の動作中ではしきい値の
変更又は書換を妨げる。固定しきい値装置２１，
３２と共同する酸化物ゲート誘電体７は、典型的
には400〜700オングストローム厚である。窒化シ
リコン層４９に適当な厚さは部分３３Ａ，３３Ｆ
両方とも450〜550オングストローム厚である。 セル３０はｐチヤンネルで良いということは当
業者に明白である。又、上記厚さの値は例として
のみ与えられた値であり、実行特性を変更するた
めに容易に変えることができる。デユアル誘電体
酸化シリコン−窒化シリコンMNOS構造は装置
２１，３２に関連する厚さを適当に調節すること
によつて、装置２１，３２，３３のどれに対して
も使用することができ、普通のしきい値書換不能
MOSFETの特性を提供する。一般に、この発明
のセルは種々の不揮発性導体−絶縁体−基板電界
効果トランジスタ構造に構成することができる。
例としてはCI1I2S FETがあり、I1及びI2は酸化
アルミニユーム及び酸化シリコン（MAOS）の
ような誘電体か又は上記の窒化シリコン及び酸化
シリコン（MNOS）であり、他の例としては
CI1I2I3S FETがあり、そのI1，I2，I3は酸化シリ
コン（又はシリコン・オキシナイトライド）、窒
化シリコン、及び酸化シリコンである。この発明
は従来の金属ゲート技術に適用可能であるが、こ
こに表わされている半導体（多結晶シリコン又は
ポリシリコン）ゲート構造に（例えば、SNOS又
はSONOS）適用するのが好ましい。SNOS構造
は第３図に表わされるようなものであり、以下説
明するものである。 以下に述べるように、技術用語が使用される。
第１に、装置２１は従来から“転送ゲート”と呼
ばれている。しかし、用語“転送ゲート”は第１
図の１１のようにトランジスタを含むものと理解
される。第２に、セル３０の制御電圧に関係する
ものであり、Vo+はアドレス・ライン１６を介し
てビツト線８に供給される電圧を指し、Voはア
ドレス・ライン２７を介して転送ゲート２１のゲ
ート電極２３に供給される電圧を指し、Vvはバ
イアス・ライン３８を介して揮発性トランジス
タ・ゲート電極３４に供給される電圧を指し、
Vovはアドレス・ライン３９を介してスプリツ
ト・ゲート・コンデンサ３３のゲート電極４４に
供給される電圧を指す。最後に、ｎチヤンネル・
セル３０について、特に指定しない場合は、電源
電圧VDDは12ボルト、Vo，Vo+は12ボルト（ハイ）
又は０ボルト（ロー）、基板バイアス電圧VBBは
−５ボルトである。 揮発性動作 セルの揮発性動作中、電圧Vovは地位（0V）に
あり、スプリツト・ゲート・コンデンサ３３を該
セルの揮発性部２１−３２から遮蔽する。“１”
状態（非充電）にセル３０を揮発性的に書込むた
めには、拡散ライン８、転送ゲート電極２３及び
コンデンサ・ゲート電極３４はすべて“ハイ”に
駆動されて、コンデンサの基板表面電位を“ハ
イ”に駆動する。ここで注意するべきことは、こ
こに使用されるように、コンデンサの状態“０”
は十分な少数チヤージ・キヤリヤ（ｐ型基板のた
めの電子）の存在を指し、それがコンデンサの基
板表面を高電位のゲート電極に対して低い電位に
し、そのためコンデンサが成極される。“１”状
態は電荷の相対的欠乏、高い基板表面電位、及び
不成極コンデンサを意味する。次に、転送ゲート
２３は“ロー”に駆動され、コンデンサ３２を拡
散ライン８から遮蔽する。そこで、拡散ライン８
は“ロー”に駆動される。 その代り、もし揮発性コンデンサ３２が“０”
（充電）状態に書込まれるべき場合、拡散ライン
８がそのサイクル中“ロー”に保持されることを
除き、上記と同じ電圧タイミング・シーケンスが
与えられる。その結果、コンデンサ３２の基板表
面領域は“ロー”に保持される。 更に、RAMセル３０の揮発性動作の説明を続
けるに当り、まず最初に第４図に示している
RAMアレイ６０のための読出しサイクルを考え
よう。公知のように、メモリー・サイクルは通常
セルの読出しから開始し、記憶情報をリフレツシ
ユする作用を行う。典型的な揮発性読出しサイク
ル中、行又はワード・アドレスは“ロー”（Voが
地位である）である。そこで、プリチヤージ
（precharge）クロツクφ3がオンに転ずる。セン
スアンプ（sense amplifier）又は読出増幅器７
０の負荷トランジスタL1及びL2は高インピダン
スのものであり、入力トランジスタI1及びI2は
“ロー”インピダンスのものである。従つて、ク
ロツクφ2及びφ2Dがオンであり、プリチヤージ・
クロツクφ3がオンに転じたときに、双安定マル
チバイブレータ読出増幅器７０のノード７１及び
７１′は（約）地位に価される。プリチヤージ・
クロツクφ3は、またダミー・コンデンサＡ及び
Ｂに接続されているノード７２Ａ及び７２Ｂを
VREFにセツトする。VREFは“０”（ロー）と“１”
（ハイ）状態の間、例えば６ボルトである。 次に、プリチヤージ・クロツクφ3と電力クロ
ツクφ2及びφ2Dはオフに転ずる。選ばれた行アド
レスと反対側のダミー（例えばワードA1とダミ
ーＡ）はVoによつてオンに転じ、関係する行記
憶コンデンサ３２と反対側のダミー・コンデンサ
Ａとは夫々A1及びダミーＡ転送ゲート２１とに
よつて増幅器ノード７１及び７１′に使用可能に
なる。電力クツクφ2及びφ2Dは、再びオンに転じ、
増幅した情報をノード７１及び７１′に提供する。
すなわち、もし選ばれた揮発性記憶コンデンサ３
２が充電した“０”状態であれば、関連するノー
ドａは“ロー”であり、関連するダミー・コンデ
ンサＡのためのノード７２Ａは“ハイ”、すなわ
ち約６ボルトである。その結果、交差接続線８
１，８２に接続されているコンデンサが充電され
るので、ライン８２（ダミー・コンデンサＡに接
続されている）はライン８１（ノードａの低い電
位に接続されている）より速く充電されるであろ
う。そのため、ライン８２が充電して、トランジ
スタI2をオンに転じさせることができる前にトラ
ンジスタI1をオンに転じさせる。I1はノード７１
を地位に接続して、I2がオンに転ずるのを防ぎ、
ノード７１′を完全にVDDに充電することができ
るようにする。 要するに、“ロー”電位、すなわちA1又は他の
偶数マトリツクス・コンデンサ３２のいずれかの
ノードａの“０”状態に応答して、ノード７１は
“０”に置かれ、ノード７１′は増幅“１”状態
（ノードａに対して反転された）に置かれる。同
様にして、もしA1コンデンサ３２又は他の偶数
マトリツクス・コンデンサのいずれかが最初に
“１”状態になれば、状態“０”（又は“１”）が
ノード７１′（又は７１）に供給される。情報は、
普通、ノード７１′から読出されるので、読出を
行うためには、列アドレスが使用され、トランジ
スタ８７をオンに転じて、ノード７１′の情報を
呼出すであろう。 同一型式のシーケンスを奇数マトリツクスの記
憶コンデンサにも供給する。つまり、奇数マトリ
ツクス・コンデンサの情報は反転することなく隣
り合うノード７１′に供給され、他方のノード７
１には反転された形で供給される。例えば、B1
コンデンサ３２のノードａの“１”はノード７
１′に増幅された“１”と、ノード７１に“０”
とを生じさせる結果となる。データは、典型的に
は、ノード７１′から読出されることになるから、
奇数マトリツクス・コンデンサからの情報は非反
転形式のものであり、偶数マトリツクス・コンデ
ンサからの情報は反転される。従つて、“偶数”
マトリツクス・コンデンサからのノード７１′の
情報は反転されて非反転データ出力を提供する。
当業者はこのような方式を容易に実施することが
できるだろうし、又、この発明の部分でもないか
ら、反転方式をこれ以上ここで説明する必要はな
い。 読出サイクル後、すべてのクロツクは夫々原始
状態に復帰して、次の動作サイクルの準備を行
う。行アドレス転送ゲート２１がオフに転じたと
きに、ノード７１（又は７１′）の増幅された情
報は偶数（又は奇数）記憶コンデンサ３２から絶
縁され、コンデンサはそれによつて原始状態に
“リフレツシユ”される。 リフレツシユ専用サイクル（読出しをしない）
では、列アドレス・トランジスタ８７をオンに転
じてノード７１′を呼出す必要はない。その代り、
ノード７１又は７１′から利用できる増幅された
情報は対応する偶数又は奇数マトリツクス記憶セ
ルに戻され、各関連する行アドレス・転送ゲート
２１がオフにされたときに、該セルの中に絶縁さ
れる。 不揮発性コンデンサの消去 揮発性記憶コンデンサ３２からの情報の記憶に
先立ち、しきい値電圧書換可能不揮発性（AT／
NV）コンデンサ部３３Ａは“ロー”しきい値、
“０”状態VT０に消去される。NV部は揮発性
RAMコンデンサ３２のデータを損うことなく、
普通のRAM動作中に消去することができるか
ら、その消去は揮発性コンデンサ・データを不揮
発性コンデンサ部に書込む前に、通常のRAM動
作中で、又は電力が落ちた直後に行うことができ
る。以後、説明を簡単にするために、コンデンサ
のAT／NV部３３Ａに対してのみ引用を行うと
いうことを理解するとともに、単に消去／書込ス
プリツト・ゲート・コンデンサ３３のみを引用す
ることにする。 ｎチヤンネル・スプリツト・ゲート・コンデン
サ３３はゲート４４に大きな負の電圧を印加する
ことによつて消去される。消去電圧は窒化シリコ
ン−酸化シリコン・ゲート絶縁体の破壊電圧近く
が好ましい。消去電圧は不揮発性コンデンサの負
の方向のしきい値電圧をVT０に移動するに十分
な所定の時間供給される。消去電圧と消去時間と
は相互依存性があるということがわかるであろ
う。すなわち、一方が増加又は減少すると、夫々
他方は減少又は増加することができる。 記 憶 電力が落ちたときに、揮発性記憶コンデンサ３
２のバイアス電圧がなくなる前に、スプリツト・
ゲート・コンデンサ３３はオンに転じて揮発性記
憶コンデンサ３２に関連する電荷を受信する。す
なわち、第３図及び第５図を見ると、記憶時刻t2
（ちようどt1におけるパワーダウン（power
down）の開始後であつて、揮発性コンデンサ３
２のVvがt3で地位になる前）において、Vovは大
きな正の書込電圧VWRITEに駆動される。スプリツ
ト・ゲートが“ハイ”であり、揮発性コンデンサ
のゲート３４が“ロー”になると、揮発性コンデ
ンサに関連するすべての電荷はAT／NVコンデ
ンサ部３３Ａの基板に転送される。 もし、揮発性コンデンサ３２がパワー・ダウン
の開始のときに充電“０”状態であつたとする
と、電荷はスプリツト・コンデンサ３３のTA／
NV部３３Ａの下の相当深いポテンシヤル井戸に
転送され、該ポテンシヤル井戸の深さを減少し、
それを横切る電圧降下を減少する。これはゲート
誘電体に相当高い電界を発生し、AT／NV部３
３Ａのしきい値電圧を更に正のVT１状態にシフ
トする。これは下表１の状態３を見よ。
【表】
従来の理論は、電荷はゲート誘電体４７〜４９
にトンネルして、主に窒化シリコン−酸化シリコ
ン・インタフエース近くに記憶するというもので
ある。 もし、揮発性コンデンサ３２が非充電“１”状
態であつたならば、そこにあるチヤージ・キヤリ
ヤはポテンシヤル井戸をつぶしてAT／NV部３
３Ａのしきい値電圧をシフトするには不十分なも
のである。コンデンサ３３は消去されたVT０し
きい値状態に維持される。表１の状態３を見よ。 印加された電圧Vov＝VWRITEは、すべてのセル
が熱的に発生した電子ホール対の再結合によつて
充電される前に、個々のセル３０を完全に書込む
だけ十分でなければならない。すなわち、t4にお
けるtWRITEの完成は数ミリ秒以内におきなければ
ならない。典型的な例として、セル３０のパラメ
ータであるVWRITE＝20Vは、以下説明するよう
に、約１ミリ秒で書込を完了する。 揮発性コンデンサ３２から不揮発性コンデンサ
３３に完全に電圧を転送して、不揮発性コンデン
サを強く書込み、それによつて読出増幅器７０が
容易にVT０とVT１を区別しうるようにする必
要がある。従つて、不揮発性コンデンサ３３は本
質的に揮発性コンデンサ３２から利用しうる電荷
のすべてを記憶するだけ十分に高い容量を持つ必
要がある。この電荷記憶の要求は不揮発性コンデ
ンサの表面積を最小にして装置のセル密度を最大
にするという目的に反するものである。 これら対抗する性能と密度の要求はちようど揮
発性記憶コンデンサ３２の電荷にほぼ等しい
AT／NVコンデンサ部３３Ａの電荷をセツトす
るに十分な大きさの表面面積を持つコンデンサ部
３３Ａを使用することによつて性能及び密度の両
者とも最大に活かすことができる。 揮発性コンデンサQv＝Vv×Cvの電荷は不揮発
性コンデンサに転送するために用いられる。電荷
が等しく、転送が完全であれば、容量の表現で表
わされた下記条件は式(1)に一致しなければならな
い。すなわち、 Qv＝Vv×Cv＝Qov＝Vov×Cov ……(1) 夫々単位面積当りの容量C′、及びコンデンサの表
面積Ａを用いて、容量はＣ＝C′Aによつて与えら
れ、式(1)は次のようになる。すなわち、 Vov（C′ov×Aov）＝Vv（C′v×Av）……(2) AT／NVコンデンサ３３Ａの薄い酸化物−窒
化物誘電体によつて与えられた単位面積当りの容
量C′ovは揮発性コンデンサ３２の厚い酸化物誘電
体の単位当りの容量C′vの約３倍近くである。又、
コンデンサ２２の書込電圧（VWRITE＝20V）は揮
発性コンデンサ３２に供給される電圧（Vv＝
12V）のほぼ２倍である。従つて、典型的に、 Vov＝VWRITE＝2Vv ……(3) 及び C′ov＝3C′v ……(4) (3)式と(4)式を(2)式に代入すると、 2Vv×3C′v×Aov＝Vv×C′v×Av 又は Aov＝Av／６ ……(5) 従つて、コンデンサ３２と３３に関する電荷は
不揮発性コンデンサ部３３Ａの表面面積が揮発性
コンデンサの表面面積の約1/6の場合に等しくな
る（与えられた誘電体及び厚さと、単位面積当り
の相対コンデンサ及び相対書込電圧の状態に対し
て）。 典型的なシリコン基板及びゲート誘電体につい
て、及び夫々揮発性コンデンサと不揮発性コンデ
ンサのために約90平方マイクロメートルと約15平
方マイクロメートルの表面面積に対して、約20ボ
ルトのVWRITEが電荷の転送を完成し、AT／NV
コンデンサ部３３Ａのしきい値電圧をtWRITE＝１
ミリ秒に約５ボルトだけシフトするだろう。 リストア １ CCDモード データを揮発性コンデンサ３２にリストアす
るためのCCDモードは第６図に要約してある。
又、第３図において、セル３０はまず最初に不
揮発性コンデンサ３３に負電荷を転送すること
によつて初期設定される。これはリストア・タ
イムt1でVo+を地位にとることによつて行われ、
電荷をビツト・ラインの拡散８で使用可能に
し、及びVoが“ハイ”のときにゲートVoを
“ハイ”に駆動することによつて電荷を揮発性
コンデンサ３２に転送する。コンデンサ３３の
ゲート４４はリストア・タイムt2で電圧Vov＝
VREADとなるようにされ、それはAT／NV部３
３Ａの２つのしきい値電圧VT１とVT０の間
にある。もし、しきい値がVT０であれば、揮
発性コンデンサ３２に関係する電荷の一部Qv
はコンデンサ３３のAT／NV部３３Ａに転送
される。もし、しきい値がVT１（書かれた）
であれば、デプリーシヨン層がAT／NVコン
デンサ部３３Ａに誘発されず、電荷はそこに記
憶されない。 次に、リストア・タイムt3に進み、Vv及び
Voは“ロー”に駆動され、AT／NVコンデン
サ３３Ａの電荷を絶縁する。第６図のAT／
NV電荷QNVと表１の状態３を見よ。 今、データは揮発性コンデンサ３２にリスト
アされる。リストア・タイムt4において、Vvは
再び“ハイ”に駆動され、Vovはt5で“ロー”
に駆動されて、AT／NV部３３Ａに記憶され
ている電荷は揮発性コンデンサ３２に転送され
る。（ビツト線８は絶縁されているため、状態
Vo+は何であろうと気にしない。）コンデンサ
３３のVREADはVWRITEの一部分だけ（例えば、
0.5VWRITE）であるから、その最初（initial）の
揮発性コンデンサの電荷Qv（例えば、約0.5Q）
の対応する部分だけが不揮発性コンデンサ３３
に記憶され、揮発性コンデンサ３２に戻され
る。 従つて、t4乃至t6の期間中、揮発性コンデン
サ３２の最初の“０”又は“１”状態は部分的
にリストアされ、“１”又は“０”に反転され
る。 次に、読出増幅器７０は、t6で、完全な
“０”か“１”状態にコンデンサのリストアを
完了する。そのために、第４図を参照すると、
VREF（第６図）は夫々部分的にリストアされた
コンデンサ“１”状態及び“０”状態に対応す
るコンデンサ３２のノードａの比較的高い電圧
と比較的低い電圧の間の値にセツトされる。典
型的に、VREFは約６ボルトである。もし、例と
して、タイムt6において、行Ａ１のコンデンサ
３２はリストアされて比較的高い非充電電位
“１”状態に反転される。A1コンデンサ３２に
接続されているノードａの電圧はノード７２Ａ
のVREFより大きい。不揮発性コンデンサ３２の
電荷QvとVREFに対する基体表面電位とは両方
とも第６図に表わしている。第４図を参照する
と、ノード７１の高い電圧はI2をオンに転じ、
ノード７１′を地位にクランプしてVDDの12ボ
ルトにより、ノード７１とA1コンデンサ３２
とを完全な“１”状態にリストアする。 反対に、もしA1コンデンサ３２が、タイム
t6において、部分的に充電された低い電位の
“０”状態に“リストア”されたならば、ダミ
ーＡのノード７２ＡのVREFはA1コンデンサ３
２のノードａの電圧より大きい。ノード７１′
の比較的高い電圧はトランジスタI1をオンに転
じ、ノード７１を地位にクランプして、A1コ
ンデンサ３２のリストアを完全に充電された
“０”状態に完成する。すなわち、読出増幅器
７０はタイムt6とt7の間で“０”又は“１”状
態の完全な反転リストアを完了する。 t7タイムにおいて、現在の技術レベルにある
普通のRAMシステムの反転能力が使用され
て、ビツトの反転を実行する。典型的に、デー
タはビツト当り１クロツク・タイム、又は約
150ナノ秒の速度で反転される。従つて、表１
により、パワー・ダウン時におけるコンデンサ
３２の揮発性“０”又は“１”データはタイム
t8において非反転方式でリストアされ、普通の
揮発性RAM動作を開始することができる。前
述したように、不揮発性コンデンサ３３は普通
のRAM動作中に、又は次のパワー・ダウン状
態の直後に消去することができる。 ２ チヤージ・ポンプ・モード 揮発性コンデンサにデータをリストアするた
めの代替的なチヤージ・ポンプ・モードが第７
図に表わしてある。揮発性コンデンサ３２は、
タイムt1において、Vo+＝OV及びVo＝Vv＝
12Vを使用して０に初期設定され、ワード・ア
ドレス・トランジスタ２１と揮発性コンデンサ
３２とをオンに転じて、ビツト線拡散８からの
電荷をコンデンサ３２に供給する。 タイムt2において、揮発性コンデンサ３２が
充電状態となつたときに、Voは“ロー”にさ
れ、揮発性コンデンサの電荷を絶縁する。 リストア・タイムt3において、不揮発性コン
デンサ３３にチヤージ・ポンプが開始される。
Vovは交互に正電位（書込まれたしきい値VT
１を越えない値）と、消去されたしきい値VT
０以下の負に切換えられる。もし、AT／NV
コンデンサ３３ＡがVT０であれば（すなわ
ち、コンデンサ３２の“１”状態の結果として
パワー・ダウン時にVT０に書込まれた）、各
ポンプ・サイクルの正周期中に、相当深いポテ
ンシヤル井戸が不揮発性コンデンサ３３の下に
形成される。この深いポテンシヤル井戸の結果
として、初期設定された揮発性コンデンサ３２
に関係する電荷の部分は不揮発性コンデンサ３
３に転送される。この電荷の再配分はQv＝
C1V1＝C2V2に従つて行われる。そこで、C1＝
Cv（揮発性コンデンサ３２の容量）及びC2＝Cv
＋Cov（揮発性コンデンサ３２と不揮発性コンデ
ンサ３３の容量）と、V2＝CvV1／Cv＋Covであ
る。各ポンプ・サイクル中、Vovが負に回つて
きたときに、不揮発性コンデンサ３３の電荷は
基板６に転送される。 この正−負サイクルは、揮発性コンデンサ３
２からほとんどすべての電荷が除かれ、タイム
t4で基板に転送されるまで、数回繰返えされ
る。このとき、揮発性コンデンサ３２は反転せ
ずに前の“１”状態に戻される。 典型的に、前述したトポロジ（topology）
によると、約10サイクルのチヤージ・ポンプに
よつて、不揮発性コンデンサ３３が夫々VT０
かVT１にあるかによつて、揮発性コンデンサ
３２は約0.10Qか0.90Qかに維持される。現技
術水準の読出増幅器はコンデンサの電荷の生じ
た差違を容易に読出すことができる。 不揮発性コンデンサ３３がパワー・ダウン時
に、（充電された）“０”状態のAT／NVコン
デンサ３３Ａ状態によつて相当高いしきい値
VT１に書込まれた場合、AT／NVコンデンサ
はポンプ・サイクルの正電圧サイクル中には反
転せず、それに関連する浅いポテンシヤル井戸
が意味のある電荷の転送を妨げる。（その上、
Vovが負に切換えられたときには、不揮発性コ
ンデンサ３３に関連する少数キヤリヤは揮発性
コンデンサ３２に関する相当深いポテンシヤル
井戸に転送される傾向にある。）その結果、チ
ヤージ・ポンプ・サイクルの後、揮発性コンデ
ンサはその初期設定“０”状態を維持する。要
するに、揮発性コンデンサ３２は反転せずにそ
の元のパワー・ダウン前の“０”状態に戻され
る。 チヤージ・ポンプ・リストアを有効に使うた
めに、エネルギ障壁として作用するポテンシヤ
ル障壁は揮発性コンデンサ３２と不揮発性コン
デンサ３３との間に挿入される。そのため、不
揮発性コンデンサがVT１の場合、電荷はチヤ
ージ・ポンプ・サイクルの負の周期中に揮発性
コンデンサには戻されない。これは(1)基板と同
じ導電型の高濃度の表面領域である拡散又は注
入障壁４５（第８図）か、又は(2)スプリツト・
ゲート・コンデンサ３３（第３図）の非メモリ
ー部３３Ｆによつて達成することができる。 ここに使用されているように、上記壁の障壁
両方とも、基板領域がチヤージ・ポンプ・サイ
クルの正サイクル中に、AT／NVコンデンサ
３３Ａの基板表面領域と一緒に反転するという
ように、基礎となる基板領域の増加した反転す
るしきい値を提供して、揮発性コンデンサ３２
からコンデンサ３３Ａに妨げるものがない電荷
の転送を可能にするが、チヤージ・ポンプ・サ
イクルの負のサイクル中は、揮発性コンデンサ
に対して電子が戻るのを防ぐポテンシヤル・エ
ネルギ障壁を提供する。故に、その障壁はチヤ
ージ・ポンプの効率を改善する。障壁の表面面
積は揮発性コンデンサ３２の表面面積に比べて
小さくして、ポンプ動作中に電荷の損失過多を
防ぐべきである。非常に小さい障壁が有効であ
つても、寸法の実際の制限はホトリソグラフ解
像度の最少特徴寸法によつて決められる。 この点で、パワー・ダウン時における揮発性
コンデンサ３２に存在するデータは反転せずに
リストアされた。通常の動作が再び続けられ
る。不揮発性コンデンサ・アレイは通常の揮発
性RAM動作中のいつでも又はパワー・ダウン
の直後に消去して次の記憶サイクルの準備をす
ることができる。 従つて、以上説明したＶ／NV RAMセルは３
ゲートだけを使用し、揮発性RAMセルよりわず
かに大きい面積を使用して、事実上回路の追加を
必要とせずに、メモリー・アレイの従来型揮発性
RAMセルをそのまま交換することができるもの
である。
にトンネルして、主に窒化シリコン−酸化シリコ
ン・インタフエース近くに記憶するというもので
ある。 もし、揮発性コンデンサ３２が非充電“１”状
態であつたならば、そこにあるチヤージ・キヤリ
ヤはポテンシヤル井戸をつぶしてAT／NV部３
３Ａのしきい値電圧をシフトするには不十分なも
のである。コンデンサ３３は消去されたVT０し
きい値状態に維持される。表１の状態３を見よ。 印加された電圧Vov＝VWRITEは、すべてのセル
が熱的に発生した電子ホール対の再結合によつて
充電される前に、個々のセル３０を完全に書込む
だけ十分でなければならない。すなわち、t4にお
けるtWRITEの完成は数ミリ秒以内におきなければ
ならない。典型的な例として、セル３０のパラメ
ータであるVWRITE＝20Vは、以下説明するよう
に、約１ミリ秒で書込を完了する。 揮発性コンデンサ３２から不揮発性コンデンサ
３３に完全に電圧を転送して、不揮発性コンデン
サを強く書込み、それによつて読出増幅器７０が
容易にVT０とVT１を区別しうるようにする必
要がある。従つて、不揮発性コンデンサ３３は本
質的に揮発性コンデンサ３２から利用しうる電荷
のすべてを記憶するだけ十分に高い容量を持つ必
要がある。この電荷記憶の要求は不揮発性コンデ
ンサの表面積を最小にして装置のセル密度を最大
にするという目的に反するものである。 これら対抗する性能と密度の要求はちようど揮
発性記憶コンデンサ３２の電荷にほぼ等しい
AT／NVコンデンサ部３３Ａの電荷をセツトす
るに十分な大きさの表面面積を持つコンデンサ部
３３Ａを使用することによつて性能及び密度の両
者とも最大に活かすことができる。 揮発性コンデンサQv＝Vv×Cvの電荷は不揮発
性コンデンサに転送するために用いられる。電荷
が等しく、転送が完全であれば、容量の表現で表
わされた下記条件は式(1)に一致しなければならな
い。すなわち、 Qv＝Vv×Cv＝Qov＝Vov×Cov ……(1) 夫々単位面積当りの容量C′、及びコンデンサの表
面積Ａを用いて、容量はＣ＝C′Aによつて与えら
れ、式(1)は次のようになる。すなわち、 Vov（C′ov×Aov）＝Vv（C′v×Av）……(2) AT／NVコンデンサ３３Ａの薄い酸化物−窒
化物誘電体によつて与えられた単位面積当りの容
量C′ovは揮発性コンデンサ３２の厚い酸化物誘電
体の単位当りの容量C′vの約３倍近くである。又、
コンデンサ２２の書込電圧（VWRITE＝20V）は揮
発性コンデンサ３２に供給される電圧（Vv＝
12V）のほぼ２倍である。従つて、典型的に、 Vov＝VWRITE＝2Vv ……(3) 及び C′ov＝3C′v ……(4) (3)式と(4)式を(2)式に代入すると、 2Vv×3C′v×Aov＝Vv×C′v×Av 又は Aov＝Av／６ ……(5) 従つて、コンデンサ３２と３３に関する電荷は
不揮発性コンデンサ部３３Ａの表面面積が揮発性
コンデンサの表面面積の約1/6の場合に等しくな
る（与えられた誘電体及び厚さと、単位面積当り
の相対コンデンサ及び相対書込電圧の状態に対し
て）。 典型的なシリコン基板及びゲート誘電体につい
て、及び夫々揮発性コンデンサと不揮発性コンデ
ンサのために約90平方マイクロメートルと約15平
方マイクロメートルの表面面積に対して、約20ボ
ルトのVWRITEが電荷の転送を完成し、AT／NV
コンデンサ部３３Ａのしきい値電圧をtWRITE＝１
ミリ秒に約５ボルトだけシフトするだろう。 リストア １ CCDモード データを揮発性コンデンサ３２にリストアす
るためのCCDモードは第６図に要約してある。
又、第３図において、セル３０はまず最初に不
揮発性コンデンサ３３に負電荷を転送すること
によつて初期設定される。これはリストア・タ
イムt1でVo+を地位にとることによつて行われ、
電荷をビツト・ラインの拡散８で使用可能に
し、及びVoが“ハイ”のときにゲートVoを
“ハイ”に駆動することによつて電荷を揮発性
コンデンサ３２に転送する。コンデンサ３３の
ゲート４４はリストア・タイムt2で電圧Vov＝
VREADとなるようにされ、それはAT／NV部３
３Ａの２つのしきい値電圧VT１とVT０の間
にある。もし、しきい値がVT０であれば、揮
発性コンデンサ３２に関係する電荷の一部Qv
はコンデンサ３３のAT／NV部３３Ａに転送
される。もし、しきい値がVT１（書かれた）
であれば、デプリーシヨン層がAT／NVコン
デンサ部３３Ａに誘発されず、電荷はそこに記
憶されない。 次に、リストア・タイムt3に進み、Vv及び
Voは“ロー”に駆動され、AT／NVコンデン
サ３３Ａの電荷を絶縁する。第６図のAT／
NV電荷QNVと表１の状態３を見よ。 今、データは揮発性コンデンサ３２にリスト
アされる。リストア・タイムt4において、Vvは
再び“ハイ”に駆動され、Vovはt5で“ロー”
に駆動されて、AT／NV部３３Ａに記憶され
ている電荷は揮発性コンデンサ３２に転送され
る。（ビツト線８は絶縁されているため、状態
Vo+は何であろうと気にしない。）コンデンサ
３３のVREADはVWRITEの一部分だけ（例えば、
0.5VWRITE）であるから、その最初（initial）の
揮発性コンデンサの電荷Qv（例えば、約0.5Q）
の対応する部分だけが不揮発性コンデンサ３３
に記憶され、揮発性コンデンサ３２に戻され
る。 従つて、t4乃至t6の期間中、揮発性コンデン
サ３２の最初の“０”又は“１”状態は部分的
にリストアされ、“１”又は“０”に反転され
る。 次に、読出増幅器７０は、t6で、完全な
“０”か“１”状態にコンデンサのリストアを
完了する。そのために、第４図を参照すると、
VREF（第６図）は夫々部分的にリストアされた
コンデンサ“１”状態及び“０”状態に対応す
るコンデンサ３２のノードａの比較的高い電圧
と比較的低い電圧の間の値にセツトされる。典
型的に、VREFは約６ボルトである。もし、例と
して、タイムt6において、行Ａ１のコンデンサ
３２はリストアされて比較的高い非充電電位
“１”状態に反転される。A1コンデンサ３２に
接続されているノードａの電圧はノード７２Ａ
のVREFより大きい。不揮発性コンデンサ３２の
電荷QvとVREFに対する基体表面電位とは両方
とも第６図に表わしている。第４図を参照する
と、ノード７１の高い電圧はI2をオンに転じ、
ノード７１′を地位にクランプしてVDDの12ボ
ルトにより、ノード７１とA1コンデンサ３２
とを完全な“１”状態にリストアする。 反対に、もしA1コンデンサ３２が、タイム
t6において、部分的に充電された低い電位の
“０”状態に“リストア”されたならば、ダミ
ーＡのノード７２ＡのVREFはA1コンデンサ３
２のノードａの電圧より大きい。ノード７１′
の比較的高い電圧はトランジスタI1をオンに転
じ、ノード７１を地位にクランプして、A1コ
ンデンサ３２のリストアを完全に充電された
“０”状態に完成する。すなわち、読出増幅器
７０はタイムt6とt7の間で“０”又は“１”状
態の完全な反転リストアを完了する。 t7タイムにおいて、現在の技術レベルにある
普通のRAMシステムの反転能力が使用され
て、ビツトの反転を実行する。典型的に、デー
タはビツト当り１クロツク・タイム、又は約
150ナノ秒の速度で反転される。従つて、表１
により、パワー・ダウン時におけるコンデンサ
３２の揮発性“０”又は“１”データはタイム
t8において非反転方式でリストアされ、普通の
揮発性RAM動作を開始することができる。前
述したように、不揮発性コンデンサ３３は普通
のRAM動作中に、又は次のパワー・ダウン状
態の直後に消去することができる。 ２ チヤージ・ポンプ・モード 揮発性コンデンサにデータをリストアするた
めの代替的なチヤージ・ポンプ・モードが第７
図に表わしてある。揮発性コンデンサ３２は、
タイムt1において、Vo+＝OV及びVo＝Vv＝
12Vを使用して０に初期設定され、ワード・ア
ドレス・トランジスタ２１と揮発性コンデンサ
３２とをオンに転じて、ビツト線拡散８からの
電荷をコンデンサ３２に供給する。 タイムt2において、揮発性コンデンサ３２が
充電状態となつたときに、Voは“ロー”にさ
れ、揮発性コンデンサの電荷を絶縁する。 リストア・タイムt3において、不揮発性コン
デンサ３３にチヤージ・ポンプが開始される。
Vovは交互に正電位（書込まれたしきい値VT
１を越えない値）と、消去されたしきい値VT
０以下の負に切換えられる。もし、AT／NV
コンデンサ３３ＡがVT０であれば（すなわ
ち、コンデンサ３２の“１”状態の結果として
パワー・ダウン時にVT０に書込まれた）、各
ポンプ・サイクルの正周期中に、相当深いポテ
ンシヤル井戸が不揮発性コンデンサ３３の下に
形成される。この深いポテンシヤル井戸の結果
として、初期設定された揮発性コンデンサ３２
に関係する電荷の部分は不揮発性コンデンサ３
３に転送される。この電荷の再配分はQv＝
C1V1＝C2V2に従つて行われる。そこで、C1＝
Cv（揮発性コンデンサ３２の容量）及びC2＝Cv
＋Cov（揮発性コンデンサ３２と不揮発性コンデ
ンサ３３の容量）と、V2＝CvV1／Cv＋Covであ
る。各ポンプ・サイクル中、Vovが負に回つて
きたときに、不揮発性コンデンサ３３の電荷は
基板６に転送される。 この正−負サイクルは、揮発性コンデンサ３
２からほとんどすべての電荷が除かれ、タイム
t4で基板に転送されるまで、数回繰返えされ
る。このとき、揮発性コンデンサ３２は反転せ
ずに前の“１”状態に戻される。 典型的に、前述したトポロジ（topology）
によると、約10サイクルのチヤージ・ポンプに
よつて、不揮発性コンデンサ３３が夫々VT０
かVT１にあるかによつて、揮発性コンデンサ
３２は約0.10Qか0.90Qかに維持される。現技
術水準の読出増幅器はコンデンサの電荷の生じ
た差違を容易に読出すことができる。 不揮発性コンデンサ３３がパワー・ダウン時
に、（充電された）“０”状態のAT／NVコン
デンサ３３Ａ状態によつて相当高いしきい値
VT１に書込まれた場合、AT／NVコンデンサ
はポンプ・サイクルの正電圧サイクル中には反
転せず、それに関連する浅いポテンシヤル井戸
が意味のある電荷の転送を妨げる。（その上、
Vovが負に切換えられたときには、不揮発性コ
ンデンサ３３に関連する少数キヤリヤは揮発性
コンデンサ３２に関する相当深いポテンシヤル
井戸に転送される傾向にある。）その結果、チ
ヤージ・ポンプ・サイクルの後、揮発性コンデ
ンサはその初期設定“０”状態を維持する。要
するに、揮発性コンデンサ３２は反転せずにそ
の元のパワー・ダウン前の“０”状態に戻され
る。 チヤージ・ポンプ・リストアを有効に使うた
めに、エネルギ障壁として作用するポテンシヤ
ル障壁は揮発性コンデンサ３２と不揮発性コン
デンサ３３との間に挿入される。そのため、不
揮発性コンデンサがVT１の場合、電荷はチヤ
ージ・ポンプ・サイクルの負の周期中に揮発性
コンデンサには戻されない。これは(1)基板と同
じ導電型の高濃度の表面領域である拡散又は注
入障壁４５（第８図）か、又は(2)スプリツト・
ゲート・コンデンサ３３（第３図）の非メモリ
ー部３３Ｆによつて達成することができる。 ここに使用されているように、上記壁の障壁
両方とも、基板領域がチヤージ・ポンプ・サイ
クルの正サイクル中に、AT／NVコンデンサ
３３Ａの基板表面領域と一緒に反転するという
ように、基礎となる基板領域の増加した反転す
るしきい値を提供して、揮発性コンデンサ３２
からコンデンサ３３Ａに妨げるものがない電荷
の転送を可能にするが、チヤージ・ポンプ・サ
イクルの負のサイクル中は、揮発性コンデンサ
に対して電子が戻るのを防ぐポテンシヤル・エ
ネルギ障壁を提供する。故に、その障壁はチヤ
ージ・ポンプの効率を改善する。障壁の表面面
積は揮発性コンデンサ３２の表面面積に比べて
小さくして、ポンプ動作中に電荷の損失過多を
防ぐべきである。非常に小さい障壁が有効であ
つても、寸法の実際の制限はホトリソグラフ解
像度の最少特徴寸法によつて決められる。 この点で、パワー・ダウン時における揮発性
コンデンサ３２に存在するデータは反転せずに
リストアされた。通常の動作が再び続けられ
る。不揮発性コンデンサ・アレイは通常の揮発
性RAM動作中のいつでも又はパワー・ダウン
の直後に消去して次の記憶サイクルの準備をす
ることができる。 従つて、以上説明したＶ／NV RAMセルは３
ゲートだけを使用し、揮発性RAMセルよりわず
かに大きい面積を使用して、事実上回路の追加を
必要とせずに、メモリー・アレイの従来型揮発性
RAMセルをそのまま交換することができるもの
である。
Applications Claiming Priority (1)
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