JPH0316097A - 不揮発性半導体記憶装置とその装置から情報を読み出す方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電気的な書込みおよび読み出しが可能な不揮
発性半導体記憶装置と不揮発性半導体記憶装置から情報
を読み出す方法に関する。

（従来の技術） 近年、電気的に消去可能な不揮発性メモリに関する技術
が急速に進歩し、様々な用途が見い出されている。不揮
発性メモリのうちＥ２ＦＲＯＭは、電気的に消去でき、
読み出し時間が速いという特徴を有する。しかしながら
、係るＥ２　ＦＲＯＭは書き込み時間が遅く、かつ書き
込み／消去の回数に制限がある等の問題があった。

このようなことから、最近、強誘電性メモリの開発が進
められている。強誘電性メモリは、強誘電体を誘電体と
して使用したコンデンサを備えた複数のメモリセルから
なる。前記強誘電体の残留分極の向きを“０”と“１ｍ
に対応させて、各メモリセルに情報が記憶される。係る
強誘電性メモリに情報を書み込む場合には、各メモリセ
ルの強誘電性コンデンサに、書き込みたい情報に対応す
る向きに、抗電界よりも充分高い電圧を印加する。

電圧の印加方向に強誘電体が分極し、その分極の一部は
電圧を除いた後も残留分極として保持される。また、前
記メモリセルの読み出しを行なう時には、該セルの強誘
電性コンデンサに、特定の向きで、抗電界よりも充分に
高い電圧を印加する。

こうした電圧の印加において、電圧の向きが書き込みの
時と同じ方向であれば、分極の変化が小さく、強誘電性
コンデンサには僅かな充電電流しか流れない。これに対
し、電圧の向きが書き込み時と反対の方向であれば、残
留分極が反転するので、分極の変化は大きく、大きな充
電電流が流れる。

このように電流の量を読取ることによって、書き込まれ
ていた各セルの情報が“０”か“１”か、判別される。

強誘電性メモリの読み出し／書き込み時間は、共に数１
０　ｎｓｅｃであることが報告されている。このように
強誘電性メモリは高速応答が可能である。上記の強誘電
性メモリは、例えば、Ｕ　Ｓ　Ｐ　３９３９２９２号に
開示されている。

（発明が解決しようとする課題） しかし、上述の従来の強誘電性メモリは次のような問題
を有している。

（１）既述したように、強誘電性メモリにおいて、一度
読み出しの動作を行なうと、書き込みにより強誘電性コ
ンデンサに形成された残留分極は、書き込みにより印加
された電圧の方向に関係なく、読み出しのために印加さ
れた電圧と同じ方向に向く。この残留分極の動作によっ
て、書き込まれていた情報が判別される。しかし、この
動作に伴うて蓄積されていた情報も失われる。係る読み
出し方法は、破壊読み出しと呼ばれている。一度破壊さ
れた情報をメモリセルに残しておくためには、読み出さ
れた情報を判別した後、再び同じ情報をメモリセルの強
誘電性コンデンサに書き込む必要がある。これに対し、
前述したＥ２ＦＲＯＭでは、読み出しても情報が失われ
ない非破壊読み出しである。従来の強誘電性メモリのよ
うな破壊読み出し方法を採用すると、非破壊読み出しに
比べて、再書き込みという動作が加わるので、回路が複
雑になるという問題がある。

（２）上記（１）で説明したように、強誘電性メモリは
読み出し後に再書き込みが必要であるから、強誘電性コ
ンデンサの分極の反転は頻繁に繰返される。分極の反転
を頻繁に繰返すと、次第に強誘電体の強誘電性が劣化し
、残留分極が小さくなるという現象が起こる。この現象
は、ウェア・アウト（ｗｅａｒ　ｏｕｔ）と呼ばれてい
る。強誘電体のウェア・アウトは、強誘電体の自発分極
の反転を１０１２回以上繰返すと現われてくると考えら
れている。残留分極が小さくなるウエア●アウトが起こ
ると、読み出し時に“Ｏ”と“１゜の情報間における充
電電流差が小さくなり、情報の判別が困難となる。この
ように、強誘電性メモリでは、その寿命がウエア・アウ
トにより規定される。従って、読み出し後の再書き込み
が必要であるため分極の反転が頻繁に繰返される従来の
強誘電性メモリは、寿命が短いという問題があった。

本発明の第１の目的は、自発分極を反転させることなく
、非破壊で読み出しを行なうことが可能な不揮発性半導
体記憶装置を提供することである。

本発明の第２の目的は、不揮発性半導体記憶装置から情
報を読み出す方法を提供することである。

［発明の構成］ （課題を解決するための手段） 本発明の不揮発性半導体記憶装置は、一対の電極間に半
導体層と強誘電体層とが積層され、前記半導体層と強誘
電体層が半導体一強誘電体接合を形成するコンデンサを
有するメモリセルと、前記メモリセルの前記コンデンサ
に、前記強誘電体層の抗電界より大きい電圧を印加して
、前記強誘電体層の分極方向を所定の方向に揃えて、前
記コンデンサの静電容量を所定値に設定し、前記静電容
量の所定値に対応した情報を書き込むための書き込み手
段と、 前記情報が書き込まれた前記メモリセルの前記コンデン
サに、前記強誘電体層の抗電界より小さい電圧を印加し
て、前記情報を読み出すための読み出し手段とからなる
ことを特徴とする。

半導体一強誘電体接合コンデンサ（強誘電性コンデンサ
）は、電極間に１つの半導体一強誘電体接合を持つもの
を意味し、具体的には次に示す構造のものがある。

（ａ）前記コンデンサは、半導体基板上に形成された第
１の絶縁膜と、前記第１の絶縁膜上に形成された第１の
電極と、前記第１の絶縁膜上に形成され、前記第１の電
極にコンタクトする前記半導体層と、前記半導体層上に
形成され、前記半導体層と接合を形成する強誘電体層と
、前記強誘電体層上に形成されたＭ２の電極とからなる
。前記半導体基板は、例えばシリコンから構成され、ま
た、前記半導体層は、例えばｐ型又はｎ型のシリコンか
ら構或される。

（ｂ）前記コンデンサは、半導体基板上に形成された第
１の絶縁膜と、前記第１の絶縁膜上に形成された第１の
電極と、前記第１の電極上に形成された強誘電体層と、
前記強誘電体層上に形成され、前記強誘電体層と接合を
形成する半導体層と、前記半導体層上に形成された第２
の電極とからなる。

（ｃ）前記コンデンサは、第ｌ導電型の半導体基板内に
形成された第１導電型のウェル領域と、前記半導体基板
と前記ウェル領域とを電気的に分離する絶縁手段と、前
記ウェル領域にコンタクトする第１の電極と、前記ウェ
ル領域と半導体一強誘電体接合を形成する前記強誘電体
層と、前記強誘電体層にコンタクトする第２の電極とか
らなる。

前記強誘電体層を、前記第１の電極に対して所定の間隔
をあけてウェル領域上に形成して′もよい。

また、前記強誘電体層は強誘電体薄膜であってもよい。

（ｄ）前記（Ｃ）の構造のコンデンサを有する半導体基
板上に、前記（ａ）または（ｂ）の構造のコンデンサを
絶縁層を介して少なくとも１層以上積層する、いわゆる
スタック型構造のコンデンサ。

上記下部、上部の電極は、例えばＡｕ薄膜、Ｐｔ薄膜又
はＰｄ薄膜等により形成される。

上記強誘電体薄膜は、例えばＰｂ（Ｚｒ．Ｔｉ　ｔ−−
　）　０３　　［０．３≦Ｘ≦０．７］を主成分とする
ｐｂ系のべロブス力イト構造を有する強誘電体から構成
される。

上記読み出し動作回路による読み出し動作において、各
メモリセルの半導体一強誘電体接合コンデンサに、強誘
電体層の抗電界より小さい電圧を印加する必要がある。

つまり、該コンデンサの強誘電体の分極の極性がいずれ
かであっても、その残留分極が反転しない範囲の、抗電
界より充分小さい電圧を印加する必要がある。

本発明の第１の読み出し方法は、第１と第２の電極間に
半導体層と強誘電体層とが積層され、前記半導体層と強
誘電体層が半導体一強誘電体接合を形成するコンデンサ
を有するメモリセルと、前記第１の電極に接続され、前
記第１の電極に第１の電圧を印加するプレート線と、 前記第２の電極に第２の電圧を印加すると共に、読み出
し時に前記メモリセルに蓄積されたデータが読み出され
るビット線と、 前記第２の電極に接続された第１のスイッチング手段と
、 前記第１のスイッチング手段に第１のスイッチング信号
を供給するワード線と、 読み出し時に前記第２の電極に前記強誘電体層の抗電界
より低い電圧を供給する供給手段と、前記第２の電極と
前記供給手段との間に設けられた第２のスイッチング手
段と、 前記第２のスイッチング手段に第２のスイッチング信号
を供給する選択線とを具備する不揮発性半導体記憶装置
から情報を読み出す方法であって、前記ビット線の電圧
を基準電圧に設定するステップと、 前記第２スイッチング手段をオンにして、前記第２の電
極に前記強誘電体層の抗電界より小さい電圧を印加する
ステップと、 前記第１のスイッチング手段をオンにして、前記ビット
線に前記メモリセルのデータを読み出すステップとから
なることを特徴とする。

本発明の第２の読み出し方法は、第１と第２の電極間に
半導体層と強誘電体層とが積層され、前記半導体層と強
誘電体層が半導体一強誘電体接合を形成するコンデンサ
を有する複数のメモリセルと、 前記複数のメモリセルから所定のメモリセルを選択する
第１の選択手段と、 第３と第４の電極を有し、前記複数のメモリセルの記憶
データと比較される基準データを記憶した複数の基準メ
モリセルと、 前記複数の基準メモリセルから所定の基準メモリセルを
選択する第２の選択手段と、 選択されたメモリセルの前記第１の電極に第１の電圧を
供給する第１の電圧供給手段と；選択された基準メモリ
セルの前記第３の電極に基準電圧を供給する基準電圧供
給手段と、読み出し時に前記第２の電極に前記強誘電体
層の抗電界より低い第２の電圧を供給する第２の電圧供
給手段と、 書き込み時に前記選択されたメモリセルにデータを書き
込み、読み出し時に前記選択されたメモリセルから前記
データを、前記選択された基準メモリセルから前記基準
データを読み出す書き込み読み出し手段とからなる不揮
発性半導体記憶装置から情報を読み出す方法であって、 前記選択されたメモリセルの第１と第２の電極間の電圧
を０Ｖに設定するステップと、前記書き込み読み出し手
段の電圧を、前記第２電極の電圧に対して、前記強誘電
体層の抗電界より小さい値に設定するステップと、 前記書き込み読み出し手段に前記情報と前記基準情報を
読み出すステップと；からなることを特徴とする。

（作　用） 書き込み動作を行うには、複数のメモリセルを構或する
半導体一強誘電体接合コンデンサの電極に、該コンデン
サの強誘電体の抗電界より大きい電圧を、書き込み動作
用回路により印加する。

つまり、分極が充分に得られるような、抗電界より大き
いプラス又はマイナス電圧を印加する。前記コンデンサ
は半導体一強誘電体接合により形成されているので、強
誘電体の分極の極性（プラス又はマイナス）と半導体の
導電型（ｐ型又はｎ型）の組み合わせにより、コンデン
サが大きな静電容量を示す場合と、半導体一強誘電体接
合近傍の半導体領域に生じる空乏層による静電容量・と
強誘電体による静電容量の直列合成により、コンデンサ
が小さな静電容量を示す場合とに、本発明のメモリは制
御される。つまり、強誘電体の分極方向に対応させたデ
ジタル情報は、半導体一強誘電体接合コンデンサの静電
容量の大きさに対応する。

次に、読みだし動作を行うには、前記書き込み動作がな
された各メモリセルの半導体一強誘電体接合コンデンサ
に、該コンデンサの強誘電体の抗電界より充分に小さい
電圧を、読み出し動作用回路により印加する。そうして
、蓄積された電荷量を検出することにより、書き込まれ
た情報が“０”か“１”かを判別する。もしくは、蓄積
された電荷を放電させて、その放電量を検出することに
より、書き込まれた情報が“０“か“１”かを判別する
。

こうした読み出し動作において、印加する電圧は抗電界
より充分に低いので、コンデンサを構成する強誘電体の
残留分極の向きが、読み出し電圧により反転するのを防
止できる。つまり、半導体一強誘電体接合コンデンサに
蓄積された情報が、読み出し動作時に失われることない
ので、非破壊読み出しが可能である。従って、読み出し
後の再書き込み動作のための従来の複雑な回路が不要で
あるので、回路構成を簡略にできる。また、ウエア●ア
ウトによる情報の判別が困難になることはないので、高
寿命、高性能の不揮発性半導体記憶装置を得ることがで
きる。

また、本発明のメモリは一般のダイナミック・ランダム
●アクセス●メモリ（ＤＲＡＭ）における一時記憶用コ
ンデンサとして使用できる点、強誘電体の誘電率はＳ１
０２の誘電率に比べて２桁大きい点、かつＤＲＡＭ上に
積層して形成できる点からして、本発明のメモリは集積
化に際して特に優れた利点を有している。更に、本発明
のメモリは、一般のスタティック・ランダム●アクセス
・メモリ（ＳＲＡＭ）にも適用できる。

（実施例） 第１図を参照して、本発明の不揮発性半導体装置に使用
される強誘電性コンデンサの実施例を説明する。

半導体素子が既に形成されたｎ型シリコン基板１０上に
、シリコン酸化膜１２を形成する。このシリコン酸化膜
１２上に、ＲＦスパッタリングにより厚さ約０．５μｍ
のＰｔ膜を形成し、イオンミリングによりバターニング
して第１の電極（プレート線）１４を形成する。次に、
前記第１の電極１４及び絶縁膜１２上に、厚さ　ｌμｍ
のｎ型多結？シリコン層を堆積する。このｎ型多結晶シ
リコン層は、ＳＩＨ４及びＰＨ，を原料ガスとし、ｔｔ
ｏｒｒの圧力、５５０℃の成長温度の条件下で、減圧Ｃ
ＶＤにより形成する。その後、ｎ型多結晶シリコン層を
バターニングして多結晶シリコンパターン１６を形成す
る。

次に、ＣｖＤ法によりＳ１　０２からなる厚さ０．５μ
ｍの絶縁層１８を全面に堆積し、バターニングして、前
記多結晶シリコンパターン１６上に選択的に１００μｍ
　Ｘ　１００μｍ角の開口部２０を形成する。

次いで、前記開口部２０内の多結晶シリコンパターン１
６と絶縁層１８上に、Ｐｂ　　（Ｚｒ。．，８Ｔｌ　ｏ
４ａ）　Ｏｓ　　（Ｐ　Ｚ　Ｔ）ターゲットを用イテ、
厚さ約ｌμｍのＰＺＴ薄膜を形成する。ＰＺＴ薄膜を形
成する場合、基板温度は３５０℃に保ち、０．８Ｐａの
圧力のＡｒ／Ｏ■−１７２の混合ガス中でＲＦスパッタ
リングを行なった後、６５０℃で熱処理する。つづいて
、前記ＰＺＴ薄膜をパターニングしてＰＺＴ薄膜パター
ン２２を形成した。

ＰＺＴ薄膜パターン２２は強誘電体として機能する。

この後、全面にＲＦスパッタリングにより、厚さ約０．
５μｍのｐｔ膜を成膜し、イオンミリングによりバター
ニングして、第２の電極（ビット線）２４を形成する。

このようにして、半導体一強誘電体接合コンデンサが形
成される。

前記半導体一強誘電体接合コンデンサにおける電圧一容
量特性は、第２図に示すようになる。この第２図によれ
ば、印加電圧が約５ｖ以上で、分極がほぼ完了し、−５
Ｖ以下の電圧印加で、分極が反転していることがわかる
。印加電圧を約５ｖから−５ｖに変化させれば、コンデ
ンサの容量は、略２１０ｐＰからａｏｐｐに変化する。

このコンデンサの容量を、デジタル情報としての４１”
　　″０“に対応させることができる。

第３図を参照して、上記半導体一強誘電体接合コンデン
サを使用した本発明の不揮発性半導体記憶装置の第１実
施例を説明する。この実施例は、シリコン基板１０に設
けられた書き込み動作用回路及び読み出し動作用回路を
有する。第３図中のＣは、前記′Ｎ４１図に示す構造の
半導体一強誘電体接合コンデンサである。このコンデン
サＣの一方の電極は、第１のスイッチングトランジスタ
Ｑ，のソース及ヒ第２のトランジスタＱ２のソースに接
続されている。前記第１のトランジスタＱ，のゲートは
、ワード線ＷＬに接続されている。前記トランジスタＱ
１のドレインは、ビット線ＢＬに接続されている。また
、前記第２のトランジスタＱ２のゲートは選択線ＳＬに
接続され、かつドレインは約０．５ｖのＶＤＤレベルに
接続されている。

上述した強誘電性メモリの書き込み／読み出し動作を説
明する。

〔デジタル情報“１”の書き込み／読み出し動作〕まず
、ワード線ＷＬにハイレベルの電位を供給することによ
り第１のスイッチングトランジスタＱ，をオンして、ビ
ット線ＢＬから第１のスイッチングトランジスタトラン
ジスタＱ１を通して５Ｖの電圧を半導体一強誘電体接合
コンデンサＣに印加する。前述した第２図の電圧一容量
の関係から、“１”情報に対応する　２１０ｐＦの静電
容量の状態にコンデンサＣを分極させる。このようにし
て、ディジタル情報“１”の書き込みが完了する。

次いで、ワード線ＷＬにローレベルの電位を供給し、選
択線ＳＬにハイレベルの電位を供給して、第２のスイッ
チングトランジスタＱ２をオンさせる。ＶＤＤレベルか
ら第２のスイッチングトランジスタＱ２を通して、０．
５　Ｖの電圧を半導体一強誘電体接合コンデンサＣに印
加して、前記コンデンサＣに読み出し用の電荷蓄積を行
う。このとき、ビット線ＢＬはＯｖレベルにある。続い
て、トランジスタＱ２をオフにし、ワード線ＷＬにハイ
レベルの電位を供給して、第１のスイッチングトランジ
スタＱ，をオンさせ、前記半導体一強誘電体接合コンデ
ンサＣに蓄積された電荷を前記トランジスタＱ１を通し
てビット線ＢＬに読み出す。ビット線の電位は“１”情
報として読み出される。

〔デジタル情報“０“の書き込み／読み出し動作〕まず
、ワード線ＷＬにハイレベルの電位を供給し、第１のス
イッチングトランジスタＱ１をオンさせ、ビット線ＢＬ
から前記第１のスイッチングトランジスタＱ１を通して
Ｏｖの電圧を半導体一強誘電体接合コンデンサＣに印加
する。引き続き、プレート線ＰＬの電位を５ｖに駆動す
る。この様にして、前述の“１゛情報の書込みの場合に
対して逆極性の電圧がコンデンサＣに印加される。こう
して、前述した第２図の電圧一容量の関係から、“０”
情報に対応するｇｏｐｐの静電容量の状態にコンデンサ
Ｃが分極する。このようにして書き込みが完了する。

次いで、ワード線ＷＬにローレベルの電位を供給し、選
択線ＳＬにハイレベルの電位を供給して、第２のスイッ
チングトランジスタＱ２をオンさせる。ＶＤＤレベルか
ら第２のスイッチングトランジスタＱ２を通して、０．
５ｖの電圧を半導体一強誘電体接合コンデンサＣに印加
して、前記コンデンサＣに読み出し用の電荷蓄積を行う
。このとき、ビット線ＢＬはＯ電位に保たれている。続
いて、トランジスタＱ２をオフにし、ワード線ＷＬにハ
イレベルの電位を供給して、第１のスイッチングトラン
ジスタＱ，をオンさせ、半導体一強誘電体接合コンデン
サＣに蓄積された電荷を前記トランジスタＱ１を通して
ビット線ＢＬに読み出す。ビット線の電位は“０”情報
として読み出される。

上述した読み出し動作時の“１”情報と“０”情報に対
応する出力電圧の比をとると、約１．６の値が得られた
。従って、本発明のメモリは、記憶装置として十分動作
することが確認された。

また、デジタル情報の書き込み後、全ての電源を落とし
た。２０時間経過後、上記と同様な読み出し動作を行な
ったところ、前−記“１”情報と“０”情報の出力電圧
比は約１．６を示し、変化は認められなかった。従って
、本発明によるメモリ装置が不揮発性であることが確認
された。同様に、一度書き込み動作を行なった後、読み
出し動作を繰り返した。すると、少なくとも゛ｌｏ３回
の読み出し動作を行っても、書き込まれた情報は殆ど変
化することなく保存されていた。このことから、読み出
し方式が非破壊であることが確認された。

なお、本発明の不揮発性半導体記憶装置に使用できる半
導体一強誘電体接合コンデンサＣは、第１図に示す構造
に限定されない。

例えば第４図に示されるように、シリコン酸化膜１２上
に第２の電極２４を形成し、第２の電極２４上にＰＺＴ
薄膜パターン２２を形成し、ＰＺＴ薄膜パターン２２上
に多結晶シリコンパターン１６を形成し、多結晶シリコ
ンパターン１６上に第１の電極１４を形成してもよい。

また、例えば、第５図に示すように、シリコン基板１０
に対してｐｎ接合分離されたｎ　−　ｗ　ｅｌ１３０と
強誘電体薄膜パターン１６により、半導体一強誘電体接
合３２を形成してもよい。ｎ　−ｗｅｌｌ３０上には第
１の電極１４が形成されている。第１の電極１４と強誘
電体薄膜パターン１６は絶縁１１！１１８により分離さ
れている。強誘電体薄膜パターン１６として、ＰＺＴパ
ターンが使用されている。このＰＺＴパターン１６上に
、第２の電極２４が形成されている。このような構造の
コンデンサを用いて、第３図に示す不揮発性半導体メモ
リを作製してもよい。このメモリの動作？、上述の動作
と同様な動作を行なうことが可能である。

また、第３図に示す回路構成では、半導体一強誘電体接
合コンデンサＣに読み出し用の電荷蓄積を行なうために
ＶＯＯレベルを用いた。しかし、第２のトランジスタＱ
２及びｖＤＤレベルを省略し、ビット線ＢＬを利用して
、半導体一強誘電体接合コンデンサＣに読み出し用の電
荷蓄積を行なってもよい。

次に、第６図を参照して、本発明の第２実施例に係る不
揮発性半導体メモリ装置を説明する。

このメモリセルＳは、基本的に、メモリセル用半導体一
強誘電体接合コンデンサＣｌｌ，ＣＩ■．・・・と、一
対の参照用コンデンサＣＤａ，ＣＤａ・・・よりなる。

一方のビット線、例えばＢＬａに接続されるメモリセル
用半導体一強誘電体接合コンデンサ、例えばＣ．に対し
ては、他方のビット線、例えばＢＬａ’　に接続される
参照用コンデンサ、例えばＣＤａ’が選択される。他方
のビット線、例えばＢＬａ’　に接続されるメモリセル
用半導体一強誘電体接合コンデンサ、例えばＣ２１に対
しては、一方のビット線、例えばＢＬａに接続される参
照用コンデンサ、例えばＣＤａが選択される。

単純化するために、以下、メモリセルとして半導体一強
誘電体接合コンデンサＣＩ１を中心に説明する。

メモリセルは、一つの半導体一強誘電体コンデンサＣｌ
ｌと二つのスイッチングトランジスタＦ．ＦＰ．で構戊
される。ダミーセルは、一つの参照用コンデンサＣＤａ
’　と二つのスイッチングトランジスタＦＤａ’　，Ｆ
ＤＰａ’　から構成される。

前記半導体一強誘電体接合コンデンサＣｌｌの第１の端
子は、スイッチングトランジスタＦｌ１を介してビット
線ＢＬａに接続され、かつブリチャージ用スイッチング
トランジスタＦＰ＋ｒを介してプレート線ＰＬ，に接続
される。前記半導体一強誘電体接合コンデンサＣＩ＋の
第２の端子は、プレート線ＰＬ，に接続され、このプレ
ート線ＰＬ，はプレート駆動回路４０に接続される。

前記参照用コンデンサＣＤａ’の第１の端子は、前記ス
イッチングトランジスタＦＤａ’　を介してビット線Ｂ
Ｌａ’　に接続され、かつブリチャージ用スイッチング
トランジスタＦＤＰａ’を介してＶｓｓレベルに接続さ
れる。前記参照用コンデンサＣＤａ’の第２の端子はＶ
ｓｓレベルに接続される。

ビット線Ｂ　Ｌ　ａ，　　Ｂ　Ｌ　ａ’の一端はセンス
アンプ４２ａに接続される。ビット線ＢＬａ，ＢＬａ’
の他端は、それぞれ力ラム選択用スイッチングトランジ
スタＦＥ．４、ＦＥ．，、データ入出力線Ｉ／Ｏ，Ｉ／
Ｏ’を介してデータ入出力回路４４に接続される。カラ
ム選択用スイッチングトランジスタＦＥ．，、ＦＥ０の
ゲートは、カラム選択線ＣＳＬａを介してカラム選択線
駆動回路４６に接続される。

前記スイッチングトランジスタＦｌ１のゲートは、ワー
ド線ＷＬ，に接続され、このワード線ＷＬ，はワード線
駆動回路４８に接続される。スイッチングトランジスタ
ＦＤａ’のゲートはダミーワード線ＤＷＬ’　に接続さ
れ、ダミーワード線ＤＷＬ’　はダミーワード線駆動回
路５０に接続される。プリチャージ用のスイッチングト
ランジスタＦＰ．、ＦＤＰａ’のゲートは、プリチャー
ジ駆動線一ＰＣＬを介してプリチャージ駆動回路５２に
接続される。

ビット線Ｂ　Ｌ　ａ，　　Ｂ　Ｌ　ａ’　は、それぞれ
スイッチングトランジスタＦ　Ｅ−＋、Ｆ　Ｅ−２を介
してＶｐｃレベルに接続される。また、ビット線ＢＬａ
．ＢＬａ’　はスイッチングトランジスタＦ　Ｅ　ｓ３
により相互接続される。スイッチングトランジスタＦＥ
．，、ＦＥ．．、ＦＥ．のゲートはブリチャージ駆動線
ＰＣＬにより、ブリチャージ駆動回路５２に接続される
。

ワード線駆動回路４８には、複数のワード線ＷＬ＋　、
ＷＬ２　，ＷＬ３，ＷＬ４・・・が接続されていて、ア
ドレス信号の指定により、所望のワード線のみが選択さ
れる。プレート駆動回路４０には、複数のプレート線Ｐ
　Ｌ１，　　Ｐ　Ｌ２　，　　Ｐ　Ｌ３　，ＰＬ，・・
・が接続されていて、アドレス信号を指定することによ
り所望のプレート線が選択される。

プレート駆動回路４０は前記所望のプレート線に所望の
クロック電圧を供給する。ダミーワード線駆動回路５０
には、ダミーワード線ＤＷＬ，ＤＷＬ’が接続されてい
る。ダミーワード線駆動回路５０は、ワード線駆動回路
４８と連動して、所望のダミーワード線を選択し、その
ダミーワード線を駆動する。プリチャージ駆動回路５２
は、プリチャージ駆動線ＰＣＬにプリチャージ信号を与
える。

なお、参照用コンデンサＣＤａ’の容量の大きさは、半
導体一強誘電接合コンデンサＣＩ＋が取り得る二つの容
量（強誘電体の分極による）の間の値が好ましく、本実
施例では略中間の値に設定した。また、本実施例の半導
体一強誘電体接合コンデンサは、ビット線ＢＬａ側に設
けられたｎ型半導体と、プレート線ＰＬ，側に設けられ
た強誘電体とからなる。

第７図と第８図は、チップイネーブルＣＥ，ブリチャー
ジ線ＰＣＬ，カラム選択線ＣＳＬａ，ワード線ＷＬ．、
ダミーワード線ＤＷＬ′、プレート線ＰＬ，　、ビット
線ＢＬａ，ＢＬａ’　、の電位の変化を表すタイミング
図である。第７図は読みだし動作を示し、第８図は書き
込み動作を示す。

第６図及び第７図において、読みだし動作は以下のよう
になされる。プリチャージ線ＰＣＬは高レベル（７．５
Ｖ）であり、ビット線ＢＬａ，ＢＬａ’は、Ｖｐｃレベ
ル（０．５Ｖ）にブリチャージされている。このとき、
強誘電性コンセンサＣＩ１％参照用コンデンサＣＤａ’
の両端子は同電位に設定され、両コンデンサには電荷が
蓄積されていない。

外部より低レベル、すなわちＯＶのチップイネープル信
号でＴが入力されると、一連の動作が起動される。まず
、ブリチャージ線ＰＣＬが低レベルに駆動され、ビット
線対はＶｐｃレベルのフローティング状態になる。アド
レス信号の指定をもとに、ワード線ＷＬ１、ダミーワー
ド線ＤＷＬ’が選択され、半導体一強誘電体接合コンデ
ンサＣ．および参照用コンデンサＣＤａ’が、それぞれ
ビット線Ｂ　Ｌ　ａ，　Ｂ　Ｌ　ａ’に接続される。半
導体一強誘電体接合コンデンサＣｌｌに記憶されていた
情報に基づき、所定の電荷量がビット線ＢＬａに流れ、
ビット線ＢＬａ’　には参照用コンデンサＣＤａ’の容
量で決まる電荷量が流れる。それぞれのコンデンサ容量
とビット線容量の大きさで定められる量だけ、ビット線
の電位が低下する。

引き続きセンスアンプ４２ａが活性化されると、ビット
線対はそれぞれ高レベルと低レベルに確定される。例え
ば、半導体一強誘電体接合コンデンサＣＩ１が“１”の
状態であるとき（ビット線ＢＬａ側が正の電圧により分
極したときの状態を“１゛とする。）、半導体一強誘電
体接合コンデンサＣＩ１の容量の大きさは、参照用コン
デンサＣＤａ’　の容量よりも小さい。従って、ビット
線ＢＬａの電位の低下は、ビット線ＢＬａ’の電位の低
下よりも相対的に小さい。このように、センスアンプ４
２ａの活性化により、ビット線ＢＬａがＶｐｃレベルに
、ビット線ＢＬａ’がＶｓｓレベル（Ｏｖ）に確定する
。

半導体一強誘電体接合コンデンサＣｌｌが“０”の状態
（プレート線ＰＬ，に正の電圧が印加されたときの分極
状態を“０”とする。）のとき、半導体一強誘電体接合
コンデンサＣＩ１の容量の大きさは、参照用コンデンサ
ＣＤａ’　の容量より大きい。従って、状態“１”のと
きとは逆に、ビット１１　Ｂ　Ｌ　ａがＳＳレベルに、
ビット線ＢＬａ’がＶｐｃレベルに確定する。

しかる後、カラム選択線ＣＳＬａが高レベルに駆動され
、ビット線ＢＬａとデータ入出力線Ｉ／Ｏ及びビット線
ＢＬａ’　とデータ入出力線Ｉ／Ｏ′が接続される。ビ
ット線Ｂ　Ｌ　ａ，　　Ｂ　Ｌ　ａ’をデータ入出力線
Ｉ／Ｏ，Ｉ／Ｏ’から切り離すために、カラム選択線Ｃ
ＳＬａを低レベルに戻す。

その後、ビット線ＢＬａ，ＢＬａ’から与えられた電位
を基に、データ人出力線Ｉ／Ｏ，Ｉ／Ｏ’の電位をデー
タ人出力回路４４のセンスアンプにより確定する。そし
てその情報を外部に出力する。

プリチャージ状態への復帰は、チップイネーブル信号Ｃ
Ｅを高レベルにすることによりなされる。そのとき、ワ
ード線ＷＬ，　、ダミーワード線ＤＷＬ’は低レベルに
戻り、その後、プリチャージ線ＰＣＬが高レベルに駆動
される。こうして一連の読みだし動作が完了する。

第６図及び第８図において、書き込み動作は以下のよう
になされる。半導体一強誘電体接合コンデンサＣＩ１の
情報を基に、ビット線ＢＬａ，ＢＬａ’　の電位を確定
させるまでは、上述した読みだし動作と同様に行う。

外部より入力されたデータに基づき、データ人出力線Ｉ
／Ｏ，　　夏／Ｏ’の電位をデータ入出力回路４４のセ
ンスアンプで確定した後、カラム選択線ＣＳＬａを高レ
ベルに駆動し、ビット線ＢＬａ，ＢＬａ’をデータ入出
力回路４４に接続する。データ人出力線Ｉ／Ｏ，Ｉ／Ｏ
’の電位に応じて、ビット線ＢＬａ，ＢＬａ’の電位は
強制的に設定される。ビット線ＢＬａがハイレベルのと
きは、前記設定と同時に分極方向が“１゜状態に決まる
。

ビット線ＢＬａがロウレベルのときは、引き続きプレー
ト線ＰＬ．をＶｃｃレベルに駆動し　ｊＩＯ“状態のデ
ータに半導体一強誘電体接合コンデンサＣｌｌを分極し
直す。これで書き込みが完了する。

この後、メモリセルをプリチャージ状態に復帰させるた
めに、上記と同様に、チツプイネーブル／ｉ号ＣＥを高
レベルに変化させる。すると、カラム選択線ＣＳＬａ，
　ワード線ＷＬ，、ダミーワード線ＤＷＬ’が低レベル
に戻り、その後、プリチャージ線ＰＣＬが高レベルに駆
動され、一連の書き込み動作が終了する。

上述したように、本実施例によると、半導体一強誘電体
接合コンデンサＣＩ１の記憶情報を、分極反転させない
で読み出すことができる。

なお、本実施例では、半導体一強誘電体接合コンデンサ
Ｃ．に注目して説明したが、他のメモリセルの選択にお
いても全く同様な動作が可能である。例えば、半導体一
強誘電体接合コンデンサＣ２１を選択する場合には対応
するワード線ＷＬ２を選択する。ダミーワード線として
は、半導体一強誘電体接合コンデンサＣ２１が接続され
たビット線ＢＬａ’に対抗するビット線ＢＬａに接続さ
れた参照用コンデンサＣＤａを選択するためのダミ一ワ
ード線ＤＷＬが選択される。即ち、この動作は、通常の
ＤＲＡＭなどで行われているフォールデッドと同じ選択
動作である。また、カラム方向の選択は、そのカラムの
ビット線対に接続されるセンスアンプを活性化するとと
もに、そのカラム選択線を駆動することにより実行され
る。

［発明の効果］ 以上詳述した如く、本発明の不揮発性半導体記憶装置に
よれば、半導体一強誘電体接合コンデンサに書き込まれ
たデジタル情報を非破壊で読み出すことができ、ひいて
は破壊読み出し方式で必要であった再書込み動作を省略
できるので、回路的に簡単な構成を実現できる。しかも
、読みだし動作の都度に自発分極の反転を繰り返す必要
がなく、ウエア・アウトによって制限されていた寿命を
著しく向上できる等の顕著な効果を奏する。また、一般
のダイナミックランダムアクセスメモリ（ＤＲＡＭ）の
一時記憶用コンデンサの変わりに使用できること、誘電
率がＳｔ．２に比べて２桁大きいこと、ＤＲＡＭ上に積
層して形成できることから集積化の点で特に好適であり
、更に、一般のスタティックランダムアクセスメモリ（
ＳＲＡＭ）にも適用でき、不揮発化が可能である。

【図面の簡単な説明】

第１図は、本発明の不揮発性半導体記憶装置に使用され
る強誘電性コンデンサの要部断面図；第２図は、本発明
の不揮発性半導体記憶装置に使用される強誘電性コンデ
ンサの電圧一容量の関係を示す図； 第３図は、本発明の第１実施例に係る不揮発性半導体記
憶装置の回路図； 第４図は、本発明の不揮発性半導体記憶装置に使用され
る別の強誘電性コンデンサの要部断面図；第５図は、本
発明の不揮発性半導体記憶装置に使用される更に別の強
誘電性コンデンサの要部断面図； 第６図は、本発明の第２実施例に係る不揮発性半導体記
憶装置の回路図； 第７図は、本発明の第２実施例に係る不揮発性半導体記
憶装置の読みだし動作を示すタイミングチャート： 第８図は、本発明の第２実施例に係る不揮発性半導体記
憶装置の書き込み動作を示すタイミングチャート；であ
る。 １０・・・シリコン基板、１２・・・シリコン酸化膜、
１４・・・第１の電極（プレート線）、１６・・・多結
晶シリコンパターン、１８・・・絶縁層、２０・・・開
口部、２２・・・ＰＺＴ薄膜パターン、２４・・・第２
の電極（ビット線）、Ｃ・・・半導体一強誘電体接合コ
ンデンサ、Ｑ１　Ｑ２・・・スイッチングトランジスタ
第１図

Claims (9)

【特許請求の範囲】
1. （１）一対の電極間に半導体層と強誘電体層とが積層さ
   れ、前記半導体層と強誘電体層が半導体−強誘電体接合
   を形成するコンデンサを有するメモリセルと、 前記メモリセルの前記コンデンサに、前記強誘電体層の
   抗電界より大きい電圧を印加して、前記強誘電体層の分
   極方向を所定の方向に揃えて、前記コンデンサの静電容
   量を所定値に設定し、前記静電容量の所定値に対応した
   情報を書き込むための書き込み手段と、 前記情報が書き込まれた前記メモリセルの前記コンデン
   サに、前記強誘電体層の抗電界より小さい電圧を印加し
   て、前記情報を読み出すための読み出し手段とからなる
   ことを特徴とする不揮発性半導体記憶装置。
2. （２）前記コンデンサは、半導体基板上に形成された第
   １の絶縁膜と、前記第１の絶縁膜上に形成された第１の
   電極と、前記第１の絶縁膜上に形成され、前記第１の電
   極にコンタクトする前記半導体層と、前記半導体層上に
   形成され、前記半導体層と接合を形成する前記強誘電体
   層と、前記強誘電体層上に形成された第２の電極とから
   なることを特徴とする請求項１に記載の装置。
3. （３）前記強誘電体層は薄膜であることを特徴とする請
   求項２に記載の装置。
4. （４）前記コンデンサは、半導体基板上に形成された第
   １の絶縁膜と、前記第１の絶縁膜上に形成された第１の
   電極と、前記第１の電極上に形成された前記強誘電体層
   と、前記強誘電体層上に形成され、前記強誘電体層と接
   合を形成する前記半導体層と、前記半導体層上に形成さ
   れた第２の電極とからなることを特徴とする請求項１に
   記載の装置。
5. （５）前記コンデンサは、第１導電型の半導体基板内に
   形成された第１導電型のウェル領域と、前記半導体基板
   と前記ウェル領域とを電気的に分離する絶縁手段と、前
   記ウェル領域にコンタクトする第１の電極と、前記ウェ
   ル領域と半導体−強誘電体接合を形成する前記強誘電体
   層と、前記強誘電体層にコンタクトする第２の電極とか
   らなることを特徴とする請求項１に記載の装置。
6. （６）第１と第２の電極間に半導体層と強誘電体層とが
   積層され、前記半導体層と強誘電体層が半導体−強誘電
   体接合を形成するコンデンサを有するメモリセルと、 前記第１の電極に接続され、前記第１の電極に第１の電
   圧を印加するプレート線と、 前記第２の電極に第２の電圧を印加すると共に、読み出
   し時に前記メモリセルに蓄積されたデータが読み出され
   るビット線と、 前記第２の電極に接続された第１のスイッチング手段と
   、 前記第１のスイッチング手段に第１のスイッチング信号
   を供給するワード線と、 読み出し時に前記第２の電極に前記強誘電体層の抗電界
   より低い電圧を供給する供給手段と、前記第２の電極と
   前記供給手段との間に設けられた第２のスイッチング手
   段と、 前記第２のスイッチング手段に第２のスイッチング信号
   を供給する選択線とからなることを特徴とする不揮発性
   半導体記憶装置。
7. （７）第１と第２の電極間に半導体層と強誘電体層とが
   積層され、前記半導体層と強誘電体層が半導体−強誘電
   体接合を形成するコンデンサを有する複数のメモリセル
   と、 前記複数のメモリセルから所定のメモリセルを選択する
   第１の選択手段と、 第３と第４の電極を有し、前記複数のメモリセルの記憶
   データと比較される基準データを記憶した複数の基準メ
   モリセルと、 前記複数の基準メモリセルから所定の基準メモリセルを
   選択する第２の選択手段と、 選択されたメモリセルの前記第１の電極に第１の電圧を
   供給する第１の電圧供給手段と； 選択された基準メモリセルの前記第３の電極に基準電圧
   を供給する基準電圧供給手段と、 読み出し時に前記第２の電極に前記強誘電体層の抗電界
   より低い第２の電圧を供給する第２の電圧供給手段と、 書き込み時に前記選択されたメモリセルにデータを書き
   込み、読み出し時に前記選択されたメモリセルから前記
   データを、前記選択された基準メモリセルから前記基準
   データを読み出す書き込み読み出し手段とからなる不揮
   発性半導体記憶装置。
8. （８）第１と第２の電極間に半導体層と強誘電体層とが
   積層され、前記半導体層と強誘電体層が半導体−強誘電
   体接合を形成するコンデンサを有するメモリセルと、 前記第１の電極に接続され、前記第１の電極に第１の電
   圧を印加するプレート線と、 前記第２の電極に第２の電圧を印加すると共に読み出し
   時に前記メモリセルに蓄積されたデータが読み出される
   ビット線と、 前記第２の電極に接続された第１のスイッチング手段と
   、 前記第１のスイッチング手段に第１のスイッチング信号
   を供給するワード線と、 読み出し時に前記第２の電極に前記強誘電体層の抗電界
   より低い電圧を供給する供給手段と、前記第２の電極と
   前記供給手段との間に設けられた第２のスイッチング手
   段と、 前記第２のスイッチング手段に第２のスイッチング信号
   を供給する選択線とを具備する不揮発性半導体記憶装置
   から情報を読み出す方法であって、前記ビット線の電圧
   を基準電圧に設定するステップと、 前記第２スイッチング手段をオンにして、前記第２の電
   極に前記強誘電体層の抗電界より小さい電圧を印加する
   ステップと、 前記第１のスイッチング手段をオンにして、前記ビット
   線に前記メモリセルのデータを読み出すステップとから
   なることを特徴とする方法。
9. （９）第１と第２の電極間に半導体層と強誘電体層とが
   積層され、前記半導体層と強誘電体層が半導体−強誘電
   体接合を形成するコンデンサを有する複数のメモリセル
   と、 前記複数のメモリセルから所定のメモリセルを選択する
   第１の選択手段と、 第３と第４の電極を有し、前記複数のメモリセルの記憶
   データと比較される基準データを記憶した複数の基準メ
   モリセルと、 前記複数の基準メモリセルから所定の基準メモリセルを
   選択する第２の選択手段と、 選択されたメモリセルの前記第１の電極に第１の電圧を
   供給する第１の電圧供給手段と； 選択された基準メモリセルの前記第３の電極に基準電圧
   を供給する基準電圧供給手段と、 読み出し時に前記第２の電極に前記強誘電体層の抗電界
   より低い第２の電圧を供給する第２の電圧供給手段と、 書き込み時に前記選択されたメモリセルにデータを書き
   込み、読み出し時に前記選択されたメモリセルから前記
   データを、前記選択された基準メモリセルから前記基準
   データを読み出す書き込み読み出し手段とからなる不揮
   発性半導体記憶装置から情報を読み出す方法であって、 前記選択されたメモリセルの第１と第２の電極間の電圧
   を０Ｖに設定するステップと、 前記書き込み読み出し手段の電圧を、前記第２電極の電
   圧に対して、前記強誘電体層の抗電界より小さい値に設
   定するステップと、 前記書き込み読み出し手段に前記情報と前記基準情報を
   読み出すステップと；からなることを特徴とする方法。