JPH07106450A

JPH07106450A - 強誘電体ゲートトランジスタメモリ

Info

Publication number: JPH07106450A
Application number: JP5253135A
Authority: JP
Inventors: Takashi Mihara; 孝士三原
Original assignee: SYMMETRICS CORP; Olympus Optical Co Ltd; Symetrix Corp
Current assignee: SYMMETRICS CORP; Olympus Corp; Symetrix Corp
Priority date: 1993-10-08
Filing date: 1993-10-08
Publication date: 1995-04-21

Abstract

(57)【要約】【目的】本発明は、１メモリセルに１ＦゲートＦＥＴを
用いて高密度化され、低電圧で書込み且つ、非破壊読出
し可能な不揮発性メモリとなる２端子スイッチを用いた
強誘電体ゲートトランジスタメモリを提供することを目
的とする。【構成】本発明は、ソース２、ドレイン３、強誘電体キ
ャパシタ４、ゲート電極５からなるＦゲートＦＥＴと、
２端子スイッチ１３とからなるメモリセルが単純マトリ
ックスに配置され、Ｘライン６，Ｙライン７が接続され
る。２端子スイッチの駆動により、Ｙライン７から出力
され、その出力値（Ｙデータ）とファレンスレベル（Ｖ
_ref ）との差をアンプ１０で検出し出力する、破壊読出
しにより低電圧で書込み、消去、読出しされ、読出し回
数がほぼ無限大の不揮発性のメモリ素子が実現される強
誘電体ゲートトランジスタメモリである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電体ゲートトラン
ジスタメモリに係り、特にメモリ情報の非破壊読出しに
好適する２端子スイッチを用いた強誘電体メモリの構造
及びその駆動方法方法に関する。

【０００２】

【従来の技術】一般に、強誘電体材料の持つヒステリシ
ス特性を利用して情報を記録する強誘電体メモリには、
第１に強誘電体容量とその強誘電体セルを選択するトラ
ンジスタを組み合わせたものと、第２に薄膜化された強
誘電体を半導体基板の上に積層して、その電流や抵抗を
コントロールする２種類の技術がある。

【０００３】このうち第２の技術は、非破壊的にメモリ
セルの持つ情報を引き出せるという可能性を持ってい
る。この技術は強誘電体薄膜集積化技術であり、公知な
ものには、「塩嵜忠」サイエンス・フォーラム（１９９
２）第５章、強誘電体薄膜の積層技術と新デバイスの展
望」第３節、強誘電体ゲート不揮発メモリＦＥＴ−ＭＦ
Ｓ−ＦＥＴ、奥山雅則」があり、図１６に示すような構
造と動作原理に基づいている。

【０００４】この構成において、半導体基板１上に図示
しないｎ型ウェル領域、ｐ型のソース領域２、ドレイン
領域３、及びその端子、さらに強誘電体薄膜４、ゲート
電極５が形成される。ここで、図１６（ａ）は、分極が
下向きの場合の分極状態を示しており、図１６（ｂ）
は、分極が上向きの場合の分極状態を示している。この
分極が上向きの場合には、ゲートに電圧を印加しなくて
も、同図（ｂ）に示すようにチャネルが形成されて、図
１６（ｃ）に示すようなドレイン電流が流れる。

【０００５】公知な例としては、特開昭５０−５７３４
５号公報に前述した構造を有した読み取り専用素子が記
載される。また同構造を有したメモリセルアレイ上で書
込み、読出し方法を再示した例としては、図１７に示す
ような特開平４−１９２１７３号公報が開示されてい
る。

【０００６】その他公知な例としては、特開平５−１２
０８６６号公報に開示される図１８に示すような、強誘
電体ゲートトランジスタ（以下、ＦゲートＦＥＴと称す
る）と選択用のＭＯＳ−ＦＥＴを組み合せて選択できる
ようにした例や、図１９に示すようなＭＯＳ−ＦＥＴの
ゲート電極の上に強誘電体キャパシタ（以下、ＦＣと称
する）を積層する。また、この間にビットライン電極を
付加したものも、特開平５−９０５３２号公報により公
知である。

【０００７】さらに強誘電体は、その抗電圧以下の電圧
であっても、多数のくり返しパルスによってその特性が
徐々に劣化していくという現象が知られている。このた
め、従来ではパスゲートＦＥＴを使用せず、単純マトリ
ックス構造のみでメモリを構成する事は困難と言われて
いた。

【０００８】これらを解析する方法として、特開平２−
１７７０７７号公報および特開平１−１７５０６５号公
報にはダイオードや２端子スイッチを直列に挿入する単
純マトリックスの構造が開示されている。

【０００９】

【発明が解決しようとする課題】しかし前述した従来の
図１６に代表されるＦゲートＦＥＴは、秀れた可能性を
持ちながら３つの決定的な問題点があった。第１に、書
込み又は消去動作をゲート電極５と半導体基板１の間に
電圧を印加する場合には、きわめて高い電圧を加えなく
てはならない。

【００１０】第２に、例えばマトリックス状に配置され
た中から所望するＦゲートＦＥＴを選択するためには、
選択用のトランジスタをさらに設ける必要があり、その
結果、回路規模が大きくなり、強いてはメモリセルの面
積が大きくなる。

【００１１】第３に、メモリセルから非破壊で読出しを
行うためにはソース２、ドレイン３に電圧をかける必要
があるが、印加の際に、ゲート電極５とソース２、ドレ
イン３とゲート電極５の間にそれぞれ電圧がかかってし
まい、メモリセル内の強誘電体キャパシタ４の分極がく
り返しによって消えてしまう。

【００１２】また特開平５−９０５３２号公報に記載さ
れた図１９に記載される構造は、書込み電圧を低減する
ことを要旨とするものであり、強誘電体キャパシタ４に
ワードライン６とビットライン７を設け、書込み時には
直接的に強誘電体キャパシタに印加している。

【００１３】しかし、この公報には書込み時や読出し時
の方法についての具体的な記録がなく、さらに、バイア
スの方法、選択の方法、読出し時のセンスの方法につい
ても何ら記載されていない。また、図１６に示す動作原
理を示す図や前述した文献や公知の資料等にも、書込
み、読出しの方法や選択の方法に関して何も述べられて
いない。

【００１４】また、特開平４−１９２１７３号公報に記
載された図１７に示す構造には、ゲート電極を共通接続
するワードライン群ＷＬとソース／ドレインの一方を共
通接続するビットライン群ＢＬと各列のトランジスタの
ソース／ドレインの他方を共通接続すると共に各トラン
ジスタのウェル電位を供給し共通接続するプレートライ
ン群ＰＬと、同時に、このワードラインとプレートライ
ンで構成する単純マトリックス構成され、従来例として
は唯一、選択セルを選択する方法がとられている。

【００１５】しかし、このワードラインとプレートライ
ン間にかける電圧は、書込み時も読出し時も“Ｈ”レベ
ル又は“Ｌ”レベルと記載されているのみで、本電圧の
大きさ、決定方法について何も記載されていない。

【００１６】（１）非選択セルには“Ｈ”レベルと
“Ｌ”レベルの中間の電圧がかかってしまい、たとえこ
の電圧が抗電圧Ｖ_c 以下であっても“ｌａｃｋｏｆ
ｔｒｕｅＥ_c ”と言う現象によってくり返しのパルスに
よって分極特性が劣化してしまう事が薄膜でも起こる。
これによって選択セル以外の非選択セルが書込み時にど
んどん劣化してしまう。

【００１７】（２）本方法では非破壊で読出す事は不可
能である。読出し後に読出されたセルの分極情報は消却
される。かつ読出し時にも他の非選択セルは劣化する。
また特開平４−１９２１７３号公報の図１７（ａ），
（ｂ）には致命的な欠点がある。すなわち、図１７
（ａ）に示すようにＰＬにつながるソースとウェルが同
一に接続されているが、この公報ではウェルとＰＬが同
一のため該公報に記載されるようにＰＬを選択のために
“Ｈ”，“Ｌ”へ変化させようとすると、ウェル領域を
合せてのメモリセル又はＰＬにつながる全セルライン毎
にアイソレーションしなくてはならず、メモリセルの面
積が全く小さくならない。

【００１８】従って、従来の公知においては、前述した
３つの問題点について、何も解決されていない。そこで
本発明は、１メモリセルに１ＦゲートＦＥＴを用いて高
密度化され、低電圧で書込み且つ、非破壊読出し可能な
不揮発性メモリとなる２端子スイッチを用いた強誘電体
メモリの構造及びその駆動方法を提供することを目的と
する。

【００１９】

【課題を解決するための手段】本発明は上記目的を達成
するために、第１型の半導体上に第２の型ソース及びド
レイン領域が形成され、これらソース及びドレイン領域
間のチャネル領域上に強誘電体薄膜を形成し、その上部
又は個別に薄膜からなる、２端子スイッチを形成し、そ
の上部に導電性のゲート電極からなる強誘電体ゲートト
ランジスタ構造を有する強誘電体ゲートトランジスタメ
モリセルを提供し、かつ本デバイスがマトリックス状に
配置された強誘電体メモリにおいて、読出し時には、ゲ
ート電極とソース又はドレインに強誘電体の抗電界（抗
電圧）と２端子スイッチのスイッチ電圧の和よりも低い
電圧を強誘電体の最大印加電界部にかかるようにし、且
つソース−ドレイン間の電圧を強誘電体の最大印加電界
部が抗電圧よりも小さくなるように制限する。さらにメ
モリセルの選択は、ゲート電極とソース又はドレインの
２端子として構成する単純マトリックス構造の１点で選
択されることによって非破壊読出しする強誘電体メモリ
の駆動方法を提供する。

【００２０】

【作用】以上のような構成の強誘電体メモリは、１つの
ＦゲートＦＥＴ／１メモリセルで形成されて極めて高密
度で、且つ非破壊読出しにより低電圧で書込み、消去、
読出しされるものであり、読出し回数がほぼ無限大の不
揮発性のメモリ素子が実現される。

【００２１】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。まず図１を参照して、本発明の強誘電体ゲ
ートトランジスタメモリの構造及びその駆動方法の概要
について説明する。

【００２２】この強誘電体ゲートトランジスタメモリの
メモリセルの構造は、公知なＦゲートＦＥＴに、薄膜か
ら成る２端子スイッチデバイスを用いており、半導体基
板１上に形成されたソース２、ドレイン３、強誘電体キ
ャパシタ４、ゲート電極５、２端子スイッチ１３により
構成される。この例では、ワードライン（Ｘライン）６
は、ゲート電極５に接続される。次にデータライン（Ｙ
ライン）７は、ＦゲートＦＥＴのドレイン３に接続さ
れ、ソース２はＧＮＤレベル、半導体基板１は集積回路
中で最も低い電圧に固定される。

【００２３】そしてＹデータライン７は、ＣＤ負荷容量
８を介して接地（ＧＮＤ）され、且つアンプ１０の入力
端に接続される。このアンプ１０は端子９からのレファ
レンスレベル（Ｖ_ref ）とＹデータライン７の入力との
差を検出し、出力端子１１に出力する。このＸワードラ
イン６とＹデータライン７とは、Ｘ−Ｙの単純マトリッ
クス構造となっている。

【００２４】ここで、書込み用のパルスＶ_W ^(X) ，Ｖ_W
^(Y) は、それぞれＸワードライン６へ加える電圧、Ｙデ
ータライン７へ加える電圧である。読出し用パルスＶ_r
^(X)，Ｖ_r ^(Y) は、それぞれＸワードライン６、Ｙデー
タライン７へ加える。本発明では、このＶ_W ^(X) ，Ｖ_W
^(Y) ，Ｖ_r ^(X) ，Ｖ_r ^(Y) の値を決定する事が極めて重
要であり、且つ書込みと、非破壊の読出しを可能にす
る。

【００２５】図２は、本発明による第１実施例としての
強誘電体メモリの駆動方法を説明するためのＦゲートＦ
ＥＴの構造とＣＶ特性を示す。この強誘電体メモリは、
図２（ａ）に示すようなｐ型の半導体基板１上にｎ⁺型
半導体からなるソース領域及びドレイン領域２，３が形
成され、これらソース及びドレイン領域２，３間のチャ
ネル領域上に強誘電体薄膜４を形成し、その上層に２端
子スイッチ１３が形成され、その上層に導電性電極から
なるゲート電極５を形成した強誘電体ゲートトランジス
タ構造を有する強誘電体ゲートトランジスタメモリセル
（以下、メモリセルとする）１２である。

【００２６】図２（ｂ）は、本強誘電体メモリの回路図
を示すソース２、ドレイン３、ＳＵＢはウェル領域の電
極１ａ、強誘電体層（以下、ＦＦと称する）４、２端子
スイッチ（以下、２端子ＳＷと称する）１３、ゲート電
極５を示す。ここで、ゲート電極５は、図２（ａ）の構
造上積層型のため、またメモリセルの構造を最少にする
ため、チャネル領域の上にＦＦ４と２端子ＳＷ１３を積
層して上部電極としてゲート５と称しているだけであ
り、本来ゲート５は２端子ＳＷ１３の上層でも下層でも
同等になる。

【００２７】図２（ｃ）はＣＶ特性曲線であり、ここで
“１”とはゲートに対して上向きの分極ベクトル、
“０”は下向き分極ベクトルを示す。ここで本ＣＶ特性
曲線は２端子スイッチのため極めて角形比の良いＣＶカ
ーブとなっている。すなわちＯＮとＯＦＦでの立ち上
り、立ち下りが極めて良い。

【００２８】図３（ａ）乃至（ｃ）は、本実施例の２端
子ＳＷの特性を示したものである。図３（ａ）は２端子
ＳＷ１３のＩ−Ｖ特性を示し、対称的なＩ−Ｖ曲線であ
り、Ｖ_ONの電圧で低電流Ｉ_OFF からＩ_ONに移る特性を持
っている。次に図３（ｂ）はその容量Ｃ−Ｖ特性であ
る。理想的には同図（ｂ）に示す低電圧ではＣ_OFF の低
い値すなわち、ＯＮ側では単なる容量でなく、電流が流
れる事による大きな電流拡散容量となる。しかし実際の
デバイスではショットキーバリア、ＰＮ接合等を使用す
るため、図３（ｃ）に示すように０バイアスではＣ
_OFF 、電圧を大きくすると一時的にＣ_min という最低値
を持ち、その後、電流拡散容量を持つ。

【００２９】ここで、Ｃ_OFF とＩ_OFF はきわめて重要で
ある。すなわち強誘電体と２端子ＳＷに電圧がかかった
場合、つまり図４（ａ）に示すような２端子ＳＷ１３と
ＦＦ１４を直列に構成し、Ｖ_SW，Ｖ_F をそれぞれ２端子
ＳＷにかかる電圧、ＦＦにかかる電圧とすると、図４
（ｂ）に示すパルスを与えると、Ｖ_F は、

【００３０】

【数１】となり、一時的に式（１）の電圧が生じる。この電圧が
Ｖ_c より大きいか小さいかで分極反転が決まる。Ｖ_SW＝
Ｖ_P −Ｖ_F である。ここで、この後Ｖ_P までの間に２端
子ＳＷはｉ_ONで放電されるため、

【００３１】

【数２】かけて電圧が上昇していく。このため設計の条件とし
て、

【００３２】

【数３】が成立する。またここでＶ_C ′は後述する“ｌａｃｋ
ｏｆｔｒｕｅＥ_C ”の効果を含んでいないので、詳
細にはこの効果の分も含める必要がある。これをＶ′と
する。すなわち、Ｃ_OFF ，ｉ′_OFF ，Ｖ_C ′の関係は、
式（１），（２），（３）の関係を満たす必要がある。
次に２端子スイッチがＯＮの場合は同図（ｄ）に示す。

【００３３】

【数４】（４）の条件の時、もしくは（３）の条件が満足した
時、ＯＮする。好ましくは（４）を用いる。この場合、
Ｖ_F は、

【００３４】

【数５】で充電され、電位が上り、ここで、Ｖ_F(tp) ＞Ｖ_C の条件で強誘電体はＯＮする。一方、Ｖ_P のパルスがｔ
_p 後になった時にＶ_F は完全に０に戻らない。２端子Ｓ
ＷとＦＦの中間点の電荷を外に抜き出すためにはｉ′
_OFF が重要であり、これは（ｄ）のＶ₂ で示してある。
このチャージ引抜き時間ｔ_OFF は、

【００３５】

【数６】で決まるため、ｉ′_OFF は必要に応じて大きめに設定し
なくてはならない。

【００３６】図５は、この２端子ＳＷの効果を示した図
である。この図５は、いわゆる“ｌａｃｈｏｆｔｒ
ｕｅＥ_C ”の効果の評価方法と本実施例のデバイスの
結果について示したものである。

【００３７】図５（ａ）を参照して評価方法について説
明する。すなわち、書込みパルス１５にて書込んだ後、
反対方向でかつ抗電圧Ｖ_C 以下の電圧で外乱パルス１６
をＮ回加える。その後、読出しパルス１７を加えて読出
す。もし外乱パルス１６によって分極状態が劣化した場
合、読出しパルス１７によって読出されるスイッチ量Ｑ
_SWは外乱パルス前に比べて劣化すると推測される。

【００３８】図５（ｂ）はその結果であり、図中（Ａ）
は、２端子ＳＷ１３が設けられていない例であり、読出
しにＶ_C の５０％の電圧をかけているが、Ｑ_SWは１０³
〜１０⁶ 回のパルスで１／２〜１／３まで劣化してい
る。この確認に使用した強誘電体は、Ｓｏｌ−Ｇｅｌ法
で形成したＰＺＴ膜でＴｉ組成６０％、ｔ＝２８０ｎｍ
のものである。

【００３９】一方図５に示す（Ｂ）は、２端子ＳＷ１３
を使用した例で、２端子ＳＷのＯＮ電圧Ｖ_ONとＶ_C の和
の５０％の電圧をかけたものであり、この場合、Ｑ_SWの
劣化は１０¹²回までない。実際には、ほとんど無限にな
いであろう。なぜなら、２端子ＳＷはＯＮ状態までは極
めて小さな容量を持ち、ＦＦには電圧がほとんどかから
ないためである。

【００４０】以上、本実施例にで説明したように、強誘
電体に２端子ＳＷ１３を設けた場合には、劣化が減少す
るという極めて大きな効果があることがわかる。さら
に、もう１つの問題である、高密度化すなわちウェル領
域の同一電位化について説明する。すなわちウェル領
域、基板電圧をｎ−ＭＯＳの場合ｐ型でＩＣメモリ内の
最も低い電位、ｐ−ＭＯＳの場合ＩＣメモリ内の最も高
い電位に固定することにより、ｎ−ＭＯＳの場合、ｐ型
のウェル領域を分離（ｐ−ＭＯＳは逆）が不要となる。

【００４１】この場合は次に示すような方法によって書
込み電圧を低減する。まず従来例の問題点を考察し、本
実施例による方法を述べる。図２（ｃ）は、同図（ｂ）
に示すゲート電極５を（＋）側に、半導体基板１を
（−）側にしたときのＣＶ特性曲線である。この場合、
Ｖ_gsb （ゲートとサブストレイト間の電圧）は、この強
誘電体材料の抗電圧Ｖ_C と２端子ＳＷ１３のＯＮ電圧の
和より、はるかに大きな電圧をかけて書込む必要があ
る。この場合、半導体層が蓄積状態すなわち、負の電圧
の場合は、半導体層中の容量が小さいため電圧がかかり
にくく、このため十分な電圧値を印加する必要がある。
つまり、負の電圧をかけて、“０”の書込みを行う場合
には、半導体中の容量Ｃ_s ′、強誘電体の容量Ｃ_F とす
ると強誘電体に印加される電圧Ｖ_F は、

【００４２】

【数７】となる。ここで、Ｖ_gsb はゲート電極５とサブストレー
ト電極１ａ間の電圧である。

【００４３】通常、半導体基板１のウェル領域は、１〜
１０×１０¹⁶ｃｍ^-3の濃度であり、その空乏層領域の厚
さは０．３μｍ〜１μｍである。また、誘電率εは、シ
リコンが１１．９、強誘電体キャパシタが１００〜１０
００であり、シリコンに比べて、１０〜１００倍の差が
ある。よって、

【００４４】

【数８】となる。つまり、書込みのための電圧Ｖ_W は、強誘電体
にかかる電圧が抗電圧Ｖ_C を越える必要があるため、Ｖ
_gsb はＶ_C の３０〜３００倍必要となる。一方、ゲート
電極５に正の電圧をかけて書込む場合には、チャネル内
に自由電子が多数存在するために、ほぼＶ_C 以上の電圧
で書き込める。しかし、負の電圧と同程度の大きな電圧
をかけると、強誘電体に電荷が注入することや、アンバ
ランシェ破壊が発生する。このため書込み電圧は、＋Ｖ
_C 〜−３０〜−３００Ｖ_C と強いアンバランスを持つ。

【００４５】このため本実施例では、図６（ａ）に示す
ように、例えば、Ｘｉワードライン６をゲート電極５
へ、Ｙｊデータライン７をソース２とドレイン３を同時
にあるいは、図５（ｂ）に示すようにＸｉワードライン
６をゲート電極５にＹｊデータライン７をソース２又は
ドレイン３のいずれか一方に印加する。この場合、ｐウ
ェル領域は耐圧が維持できる限り、濃度が薄い方が望ま
しい。

【００４６】後述するように、このトランジスタのソー
ス２およびドレイン３の領域には、あまり高い電圧を加
えないため、このｐウェル領域の濃度は１０⁺¹⁴ 〜１０
⁺¹⁶ｃｍ^-3程度が望ましい。この場合に、ソース２とド
レイン３を同電位にするとｐウェル領域が高抵抗のた
め、ｐウェル領域の引出電極は、ＩＣ内部の最低電位に
固定されていても、ソース２とドレイン３及びゲート直
下は同電位、もしくはビルトイン電圧０．６〜０．８Ｖ
の差で同電位となる。これによって、ゲート電極直下に
も同様の電圧をかける事が可能となる。

【００４７】この方法においては、ソース２、ドレイン
３は、電子濃度が１〜１０×１０²¹と高く、負の電圧を
かける場合には、空乏層が発生しても数ｎｍときわめて
薄くなるため、強誘電体キャパシタ４の容量と同じか大
きくなり、Ｖ_W はＶ_C の高々２倍となる。

【００４８】従って、書込み電圧はゲート電極５とソー
ス２、ドレイン３間にかける方が好ましい。以上のよう
に本発明では、書込み電圧は、図１に示したような周知
な構造のメモリセルへの情報の書込み方法は、ゲートと
ソース／ドレインとのマトリックスにより行う。

【００４９】図６（ａ）では、Ｘｉワードライン６をゲ
ート電極５へ、Ｙｊデータライン７をＦゲートＦＥＴの
ソース／ドレインの両方にかけるものであり、図４
（ｂ）では、Ｘワードラインはゲート電極５、Ｙゲート
ライン７はドレイン３又はソース２に電圧を印加し、ソ
ース２又はドレイン３は共通接続（共通素子）されるも
のである。この共通端子化は、セルの縮少を図るには重
要である。この場合、ゲート電極５とドレイン３間に挟
まれた部分のみが分極し、作用する。

【００５０】また、図６（ｃ），（ｄ）は、駆動方法を
説明するための図であり、同図（ｃ）に示す１／２Ｖ_W
方式で、選択セルにＶ_W が半選択セルに１／２Ｖ_W が非
選択セルには０Ｖがかかるように設定される。さらに、
図６（ｄ）は、１／３Ｖ_W 方式であり、選択セルＶ_W が
半選択セルおよび非選択セルは共に１／３Ｖ_W が印加さ
れる。

【００５１】このＶ_W の電圧の設定は、図３（ｂ），
（ｃ）のデータを用いて決定できる。図６（ｅ）は、ス
イッチングチャージ電荷Ｑ_SW対パルス電位の関係を示
し、Ｖ_Wは望ましくは、スイッチングチャージ電荷が飽
和した領域で用いることが望ましい。

【００５２】次に前述した実施例の強誘電体メモリ装置
における読出し方法について説明する。ここで強誘電体
メモリは、前述した図２（ａ）の構造であり、図１に示
したような周辺回路を備えているものとする。この強誘
電体メモリにおいて、フラットバンド電圧は、

【００５３】

【数９】ここで、φ_MSは金属電極の仕事関係差とし、Ｑ_FCは強誘
電体中のチャージ量の１次のモーメントすなわち、

【００５４】

【数１０】ここで、ρ（ｙ）は空間チャージ量の分布とし、ｙは強
誘電体と半導体との界面を０にした場合の強誘電体中の
座標とする。ここに残留分極Ｐ_r を持つ強誘電体の分極
を考慮すると、

【００５５】

【数１１】スレッシュホールド電圧Ｖ_thは、

【００５６】

【数１２】となる。ここで、φは表面ポテンシャルとし、ε_s ，ε
_f はシリコンＳｉおよび強誘電体の誘電率とする。次に
ソース、ドレイン電流は、

【００５７】

【数１３】となる。ここで、＋と−は分極の方向を示す。すなわち
分極の方向による電流は、

【００５８】

【数１４】となる。つまり、電流Ｉ_d はゲート電圧Ｖ_gs ⁺ ，Ｖ_gs ^-
および分極＋Ｐ_r ，−Ｐ_r の４つのパラメータによって
変化する。

【００５９】図７（ａ），（ｂ），（ｄ）は本現象を表
わしている。すなわち図７（ａ）は、分極“１”と
“０”の差によるＩ_DS−Ｖ_gsの特性、同図（ｃ）は分極
を“１”（下向き）の時のＶ_gsをＶ_gs ⁺ とＶ_gs ^- の２つ
の電圧を与えた場合、同図（ｄ）は“０”（上向き）の
場の同様のものである。

【００６０】前述したように読み出す場合においては、
非破壊読出しを行うために次のような制限が加わる。す
なわち強誘電体にかかる電圧を図５（ｆ）で示す外乱パ
ルスによって劣化しないうような値に制限する必要があ
る。

【００６１】例えば、１０回のくり返しパルスで５０％
劣化する電圧を（Ｖ_ON＋Ｖ_C ）の０．６倍と見込んでい
るため、実質的な強誘電体にかかる電圧を０．６（Ｖ_C
＋Ｖ_ON）以下にしなくてはならない。ここでＶ_gs ^+,-
は、

【００６２】

【数１５】となる。ここで系数はＶ_gs電圧と実際に強誘電体にかか
る電圧の比率であり通常１〜３である。

【００６３】そして図７（ｂ）に示すようにＶ_gs ^+,- と
（Ｖ_C ＋Ｖ_ON）の関係がある。実際のメモリセル上で
は、図７（ｅ）に示すようにメモリセルの選択状態によ
って、６つの状態を取るすなわち“１”の分極状態のＳ
¹ ，ＨＳ¹ ，ＵＳ¹ 、ここで、Ｓは選択セル状態、ＨＳ
は半選択とはＸかＹかいずれかの選択、ＵＳは非選択で
ある“０”の分極状態でＳ⁰ ，ＨＳ⁰ ，ＵＳ⁰ である。
この値は１／２Ｖ_W 法、１／３Ｖ_W 法で劣化する。すな
わち、１／２Ｖ_W 法ではメモリセルにかかる電圧Ｖ
_gsは、

【００６４】

【数１６】また、１／３Ｖ_W 法では、

【００６５】

【数１７】となる。ここで、Ｖ_R はセルにかかる電圧であり、１／
２Ｖ_W 法では各ラインに０又は±１／２Ｖ_R を与え、１
／３Ｖ_W 法では０，Ｖ_R ，±１／３Ｖ_R を与える。これ
は図６（ｃ），（ｄ）と同様である。再び、図７（ｅ）
に移ると電圧は、

【００６６】

【数１８】の順でかつ、

【００６７】

【数１９】であるため、“１”の分極を持つかつ選択されたメモリ
セルが最もＩ_DSが流れ、且つ、ＨＳ¹ やＳ⁰ の状態に差
を十分つける事により、同一データラインにつながるメ
モリセルの数をふやすことができる。

【００６８】次に、非破壊読出しするためには、ソー
ス、ドレイン間へもあまり大きな電圧が印加できない。
これも図５（ｂ）で決まる劣化特性、ここでは、約（Ｖ
_C ＋Ｖ_ON）の０．６倍以下にする必要がある。

【００６９】次に図８、図９を参照して、本発明による
第２実施例として強誘電体メモリの駆動方法について説
明する。図８は、強誘電体メモリセルの断面を示し、ｐ
型半導体基板２１上にフィールド酸化膜２２で囲まれた
窓を開け、露出される所定領域にイオン注入等でｎ⁺ 型
のソース／ドレイン領域２３を形成する。さらに強誘電
体膜２４を形成し、その上層に２端子ＳＷ用薄膜材料１
３を形成し、上層にゲート電極２５を形成する。次に全
面上に絶縁層２６を形成し、その後、選択エッチングに
より前記ソース／ドレイン領域２３が露出するように除
去する。露出したソース／ドレイン領域２３上に導電体
からなる配線を形成する。図９には、前記メモリセルの
配置の一例として、周辺回路を含めた構成を示してい
る。

【００７０】図９に示されるＡ₁ 〜Ａ_n ，Ａ_n+1 〜Ａ_m
２９はアドレスを示し、Ｘ，Ｙマルチプレクサ２８，３
０を通して指定されるメモリセルに加えられるデータ
は、共通ラインから出力され、トランジスタφ_C ３３と
トランジスタφ_W ３４により、クランプ電圧Ｖ_clamp ３
１もしくは書込み電圧Ｖ_write ３２に切換えられる。Ｖ
_ref ３５は電圧として与えても良いし、ダミーセルを用
いても良い。

【００７１】次に図１０を参照して、本発明による第３
実施例としての強誘電体メモリの駆動方法について説明
する。この第３実施例の強誘電体メモリは、図８，図９
に示したデバイス構造と構成がほぼ同様であるが、書込
み時にソース２とドレイン３を同一電位に保つためのス
イッチφ_W ３４となるトランジスタが設けられている。
クランプ信号３１は、読出し時に信号を与え、トランジ
スタをＯＮして、ソースのつながるデータライン６をク
ランプ信号に固定し、かつ信号をセンスアンプ３７に導
いている。

【００７２】次に図１１を参照して本発明による第４実
施例としての強誘電体メモリの駆動方法について説明す
る。この第４実施例の強誘電体メモリにおいて、ソー
ス、ドレイン２３間の電位差が重要であり且つＶ_thはチ
ャネルドープによってコントロールする必要がある。

【００７３】図１１において、ｐ型低濃度基板の上にｎ
⁺ 型のチャネルドープを行いチャネル領域４２を形成す
る。このｎ⁺ 型は、その濃度と深さをＶ_thを合わせるべ
く、チャネルイオン打込みによってコントロールする。
望ましくはｐウェル領域の濃度は、１０¹⁴〜１０¹⁶ｃｍ
^-3程度、チャネル領域４０を１０¹⁶〜１０¹⁹ｃｍ^-3程度
とする。この場合、ゲート電圧が０Ｖ付近の時は、チャ
ネルを形成され、ソース／ドレイン２３が同電位化す
る。負の電圧の印加により、このチャネルが非導通化す
る。

【００７４】次に図１２を参照して本発明による第５実
施例としての強誘電体メモリの駆動方法について説明す
る。この第５実施例の強誘電体メモリにおいて、前述し
た第２実施例に示したように、書込み時ソース／ドレイ
ン２３を同電位に保つようにするためには、ｐ^- ウェル
領域の濃度を下げる方が望ましい。しかし、ｐ^- ウェル
領域１の濃度を下げると、耐圧が維持できなくなる。

【００７５】このため本実施例では、チャネル直下のｐ
^- ウェル領域４０とｐ^- ウェル領域１間に比較的高濃度
のｐ領域４１を設ける。ここで望ましくはｐ^- ウェル領
域１は、１０¹³〜１０¹⁶ｃｍ^-3程度、ｐウェル領域は、
１０¹⁶〜１０¹⁸ｃｍ^-3程度である。

【００７６】尚、本実施例１〜５のゲート電極１３は、
特に限定されるものではないが、Ｐｔ，Ｐｔとバッファ
ー層との組合わせ、例えばＰｔ／Ｔｉ，Ｐｔ／Ｔａ，Ｐ
ｔ／ＴｉＮ，Ｐｔ／ＴｉＷ，貴金属、例えばＡｇ，Ａ
ｕ，Ｐｄ，Ｎｉ合金，高融点金属、例えばＮｉ，Ｍｏ，
Ｗ，Ｃｒ，ＴｉＮ、もしくはＴｉＷ及びＰｏｌｙＳｉ
やシリサイド等で形成され得る。

【００７７】また、強誘電体薄膜４は、ペロブスカイト
系、チタン酸塩系、例えばＢａＴｉＯ₃ ，（Ｂａ，Ｓ
ｒ）ＴｉＯ₃ ，ＳｒＴｉＯ₃ ，ＰｂＴｉＯ₃ （ＰＴ），
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃ （ＰＺＴ），（Ｐｂ，Ｌａ）
（ＺｒＴｉ）Ｏ₃ ，ニオブ酸塩系、例えばＰｂ（Ｍｇ
_1/3 ，Ｎｂ_2/3 ）Ｏ₃ ，ＬｉＮｂＯ₃ ，ＬｉＴａＯ₃ ，
ＫＮｂＯ₃ ，Ｋ（Ｔａ，Ｎｂ）Ｏ₃ ，タングステン・ブ
ロンズ系、例えば（Ｓｖ，Ｂａ）Ｎｂ₂ Ｏ₆ ，（Ｓｖ，
Ｂａ）_0.8 ＲｘＮａ_0.4 Ｎｂ₂ Ｏ₆ ，（Ｐｂ，ＢＡ）Ｎ
ｂ₂ Ｏ₆ ，（Ｋ，Ｓｒ）Ｎｂ₂ Ｏ₆ ，（Ｐｂ，Ｋ）Ｎｂ
₂ Ｏ₆ ，Ｂａ₂ ＮａＮｂ₅ Ｏ₁₅ＰＢＮ，ＫＳＮ，ＰＫ
Ｎ，ＢＮＮ、もしくはＢｉ系レイヤードプロブスカイト
系で形成され得る。

【００７８】また、２端子ＳＷ１３は、薄膜化されたＺ
ｎＯ、およびＮｂ，Ｍｎ等をドープしたＺｎＯ、および
半導体した（Ｂａ，Ｓｒ）ＴｉＯ₃ ，ＳｒＴｉＯ₃ ，Ｐ
ｂＴｉＯ₃ ，Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃ ，ＢａＴｉＯ₃ 又
はその組み合わせ等、いずれも可能であり、又はＰｏｌ
ｙＳｉや再結晶化したＳｉ、アモルファスＳｉやＳｉ
Ｃ等、又はＧｅ他の半導体およびそれらのショットキー
接合、ＰＮ接合、又はヘテロジャンクション接合等又は
超電導材料であるＹＢＣＯやＢｉ系高温超電導化合物で
ある。Ｂｉ２２２３他又はそのショットキー接合、ＰＮ
接合やヘテロジャンクション化合物がある。また強誘電
体４を酸素雰囲気中、Ｎ₂ 雰囲気中又は、真空中で熱処
理した時に作られる酸素空孔のあとにできるｎ型半導体
層を用いたショットキーバリア層やＰＮダイオード層で
もよい。

【００７９】強誘電体薄膜１４は、例えば、ゾル・ゲル
法やＭＯＤ法等のスピンコーティング、スパッタリング
法、ＭＯ−ＣＶＤ法、ＩＣＢ法により成膜され得る。図
１３は、本発明による第６実施例としての強誘電体メモ
リの構造を説明するための図である。前述した第１実施
例で示したように本実施例の構造ではＩ_OFF，Ｃ_OFF が
きわめて重要であるため、図１３（ａ）は図２（ａ）と
同一であるが、２端子ＳＷが異なる。すなわち、２端子
ＳＷ１８は、図１３（ｂ）に示すように２端子ＳＷ層３
８ａと抵抗層３８ｂの混合体となっており、Ｖ_ON，Ｉ
_OFF ，Ｃ_OFF を独立にコントロールできるようにした。

【００８０】図１４は、本発明による第７実施例として
の強誘電体メモリの構造を説明するための図である。前
述した第６実施例では、２端子ＳＷ１３の層内をコンパ
ウンドとしたが本実施例では、２端子ＳＷ１３と抵抗層
３９を別々に積層している。すなわち２端子ＳＷ１３を
形成した後で抵抗層又は半導体層（例えばドープしたＰ
ｏｌｙＳｉ、アモルファスＳｉ）等からなる抵抗層３
９を強誘電体薄膜４と２端子ＳＷ１３を覆うように形成
している。

【００８１】図１５は、本発明による第８実施例として
の強誘電体メモリの構造を説明するための図である。こ
の第８実施例は、前述した第７実施例と基本的には同じ
であるが、ゲート５を形成した後、覆うように抵抗層３
９´を形成している。

【００８２】以上説明したように、本実施例によれば、
高集積が可能な非破壊の読出し可能な不揮発性メモリが
実現できる。つまり、非破壊型の不揮発性メモリの強誘
電体ゲートトランジスタメモリセルで構成されるＳＲＡ
ＭやＤＲＡＭは、同等の書込み、消去、読出し時間で動
作することができる。

【００８３】本実施例の不揮発性メモリの強誘電体ゲー
トトランジスタメモリセルとその駆動方法は、１つのセ
ルに単一のＦゲートＦＥＴを用いた高密度で且つ通常の
ＩＣや半導体メモリに使われる５Ｖや３Ｖの低電圧で書
込みができ、かつ非破壊で読出しできる。また本発明
は、前述した実施例に限定されるものではなく、他にも
発明の要旨を逸脱しない範囲で種々の変形や応用が可能
であることは勿論である。

【００８４】

【発明の効果】以上詳述したように本発明によれば、１
メモリセルに１ＦゲートＦＥＴを用いて高密度化され、
低電圧で書込み且つ、非破壊読出し可能な不揮発性メモ
リとなる２端子スイッチを用いた強誘電体ゲートトラン
ジスタメモリを提供することができる。

【図面の簡単な説明】

【図１】本発明の強誘電体ゲートトランジスタメモリの
概要を説明するための図である。

【図２】本発明による第１実施例としての強誘電体メモ
リのＦゲートＦＥＴの構造とＣＶ特性を示す図である。

【図３】第１実施例の２端子ＳＷの特性を示す図であ
る。

【図４】第１実施例の強誘電体メモリの駆動方法を説明
するための図である。

【図５】第１実施例の２端子ＳＷの効果を説明するため
の図である。

【図６】第１実施例の強誘電体メモリの駆動方法を説明
するための図である。

【図７】第１実施例の強誘電体メモリの特性を示す図で
ある。

【図８】本発明による第２実施例としての強誘電体メモ
リセルの断面を示す図である。

【図９】第２実施例としての強誘電体メモリセルの周辺
回路を含めた配置例を示す図である。

【図１０】本発明による第３実施例としての強誘電体メ
モリの構成を示す図である。

【図１１】本発明による第４実施例としての強誘電体メ
モリの構成を示す図である。

【図１２】本発明による第５実施例としての強誘電体メ
モリの構成を示す図である。

【図１３】本発明による第６実施例としての強誘電体メ
モリの構成を示す図である。

【図１４】本発明による第７実施例としての強誘電体メ
モリの構成を示す図である。

【図１５】本発明による第８実施例としての強誘電体メ
モリの構成を示す図である。

【図１６】従来の強誘電体ゲート不揮発メモリＦＥＴ−
ＭＦＳ−ＦＥＴの構造及び分極状態を示す図である。

【図１７】従来の強誘電体ゲート不揮発メモリの構成例
を示す図である。

【図１８】従来の強誘電体ゲートトランジスタと選択用
のＭＯＳ−ＦＥＴとを組み合わせた構成例である。

【図１９】従来のＭＯＳ−ＦＥＴのゲート電極の上に強
誘電体キャパシタを積層した構成例である。

【符号の説明】

１…半導体基板、２…ソース、３…ドレイン、４…強誘
電体キャパシタ、５…ゲート電極、６…ワードライン
（Ｘライン）、７…データライン（Ｙライン）、８…Ｃ
Ｄ負荷容量、９…端子、１０…アンプ、１１…出力端
子、１２…強誘電体ゲートトランジスタメモリセル、１
３…２端子スイッチ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 14/00 Ｈ０１Ｌ 27/10 ４５１ 7210−4Ｍ

Claims

【特許請求の範囲】

【請求項１】第１型の半導体上に第２型のソース及び
ドレイン領域が形成され、前記ソース及びドレイン領域
間のチャネル領域上に強誘電体薄膜を形成し、ゲート電
極と強誘電体材料の間に２端子スイッチを介在させたこ
とを特徴とする強誘電体ゲートトランジスタメモリ。