JP2005538552A - メモリ・セル - Google Patents
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Abstract
Description
米国特許5465249は、高速書き込み性および実質的に無制限な書き込みサイクル数を有する(ダイナミックNVRAM)不揮発性のRAM(NVRAM)を達成するための、炭化ケイ素製1T1Cセルの2つの実施について開示している。2つの実施の差異は、トランジスタの種類にあり、即ち、一方のケースでは、SiCバイポーラ接合トランジスタ(BJT)であり、他方のケースでは、Si金属酸化物半導体電界効果トランジスタ(MOSFET)である。両ケースとも、コンデンサは、SiC上の金属酸化物半導体(MOS)として実装される。1T1Cセルとして、メモリは、センシング容量によって読み出される。
このために、本発明は、炭化ケイ素を使用して非平衡電荷の分離と高速での非破壊充放電との両方を可能にする1トランジスタ(1T)不揮発性ランダム・アクセス・メモリ・セルを提供する。容量よりもむしろ制御された抵抗(および多くのメモリ・レベル)の感知を可能にするために、セルは、シリコンまたは炭化ケイ素のいずれかで実施することができるメモリ・トランジスタを含む。
(a)ポリシリコンの本体、
(b)ソース領域またはドレイン領域として機能する、金属接点または高濃度ドーピングされたポリシリコン接点、および
(c)分離ダイオードのアノードまたはカソードと一体になっているSiCゲート。
本発明のメモリ・セルの適正な機能化は、(1)低い発生/再結合率、および(2)低いゲート酸化物経由漏洩によって可能となる。
セルの設計およびメモリ・アーキテクチャの観点で、2つの主要な手法が、1C1Tおよび1Tと名付けられる。
(1)小さなセル面積が可能であり(4F2に近い)、
(2)MOSFETの抵抗が検知されるので、形態サイズの縮小化は、感知機構に制限されず、
(3)複数の論理レベルが実質的に可能である。
(1)充放電サイクル数が限られ、
(2)充放電時間が比較的に長く、
(3)充放電の仕組みが、形態サイズ(F)の縮小化に制約を課す。
本発明は、コンデンサ分離を必要としない1Tメモリ・セルを提供するので、フラッシュ・メモリに付随した欠点を除去する。本発明は更に、サイクル数無制限の高速書き込みを有する1T不揮発性メモリ・セルを可能にする、不動態化された表面を持つSiCを提供する。いくつかの具体的な実施、特に、ダイオード分離を有する1Tセルおよびゲート分離を持たない1Tセルの実施が可能である。
(ダイオード分離を有する1Tセル)
この種類のセルは、本発明の好ましい実施の形態である。最新のフラッシュ・メモリ中で使用される、コンデンサ分離された1Tセルとの差異は、以下のように簡潔に説明することが可能であり、即ち、浮遊ゲートと制御ゲートとの間のコンデンサは、SiCダイオードで置き換えられることである。
メモリ容量を増加した、シリコン・ベースの揮発性DRAMを創出するために、なんらのゲート分離も持たない1Tセルが、NOR型アレイとしてS.Okhonin、M.Nagoga、J.M.Sallese、およびP Fazan(IEEE Electron Device letters、Vol 23、No 2、Feb 2002)によって使用された。不動態化された表面を有するSiC製の、ゲート分離のない1Tセルの実施例は、本発明の実施の形態を構成する不揮発性のセルを創出する。
平衡状態(欠乏化された表面)は、非常に高いチャネル抵抗に相当し、論理「0」として定義される。この状態の読み取りは、ソース線をグランドへ接続し、かつ、ビット線を正の低電圧(VB)へ接続することによって、達成される。ソース線とビット線との間の交点におけるチャネル抵抗は、電流を決定し、そして、MOSFETが欠乏化されたチャネルを有するときは、電流は流れない(論理「0」)。
論理「1」状態は、非平衡であるので、自然の仕組みが働き、反転層の電子を除去し、構造体を平衡へ導く。電子除去についての2つの可能な仕組みがある。(1)ゲート酸化物(ゲート誘電体)を介した漏洩、および(2)接続している回路中のスイッチを介した漏洩。漏洩を満足できるレベルまで低減するための高品質の酸化物−SiC界面を実施することができる。先に説明した実験結果は、十分に低いバルク再結合および表面再結合により実質的に無漏洩のスイッチ(SiC MOSFETとして実施された)を実施することができる。
書き込み動作(論理「1」および論理「0」の両方に対する)は、ゲートを接地して実行される。本実施の形態において、ゲートは、スイッチとしてSiC MOSFETを使用することによってグランドから電気的に切断され、情報の読み取りおよび書き込み用のセルを直接的に選択することができる。ゲート上の電荷を捕捉することによって、情報の読み取りに使用されたVB電位による攪乱の後にセルの状態が回復されることは、既に説明した。同様に、以下の文章中に説明しているように、ビット線(MOSFETのドレイン)が情報の書き込み用の電位へ接続されたとき、セルの状態は変化しない。
論理「0」は、平衡状態(欠乏化された表面)に相当する。この状態を設定するために、選択されたワード線は、接地される(図11)。重要なことには、論理「1」状態も、ゲートを接地して書き込まれたので、ワード線の接地は、論理「1」状態にある、接続されたMOSFETのいずれの状態をも変化させない。この後、対応するビット線は接地され、ワード線とゲート線との間の交点におけるMOSFETのゲート・チャネル間容量を介してグランド−グランド間回路を閉鎖する。これは、チャネルから電子を除去する。
再び、まず、選択されたワード線が接地される。しかし、この場合、選択されたワード線に沿ったソース線は、切断されたままにはされず、基板−ソース間のPN接合の順方向バイアス電圧よりわずかに小さい負電圧へ接続される。これは、ゲート中のホール密度の小さな増加につながるが、ソースによる電子の注入はあり得ず、欠乏化された表面の元の状態は、ビット線によって選択されていない(切断されたドレイン)、論理「0」のMOSFET状態で回復する。別の方法で説明すると、ソース−基板間バイアスによる閾電圧の負のシフト(「反転体効果(inverted body effect)」)は、閾電圧が、正に留まり、チャネル内に電子が含まれないように、制限されるべきである。選択されたMOSFETのソース−基板間NP接合が順方向バイアス・モードであり、かつ、電子の流れがチャネルを通って流れるように、十分大きな正電圧が選択されたビット線(MOSFETのドレイン)に印加される。チャネル内の電子の存在は、閾電圧が、ドレイン・バイアスによって負の値へシフトさせられることを意味する点に留意されたい。チャネルの電子は、ゲート中に正電荷を誘起する(図5)ので、正電荷を捕捉するためにゲートは、切断される。所与のMOSFET内の反転体効果が、十分強く、閾電圧を自然に正値から負値にシフトさせる場合は、論理「1」を書き込むためのより簡単な手順が可能である。その場合、ドレイン線およびゲート線は、お互いに交差して単一のMOSFETの選択を可能にするので、ドレイン−ゲート間回路を書き込みのために使用すべきである。したがって、ゲートが接地された後、十分大きな負のドレイン電圧が印加され、閾電圧を負の値へシフトさせる(再び、ドレイン電圧は、ドレイン−基板間ダイオードのターン・オン電圧を超えてはならない)。ゲート−基板間電圧はゼロなので、電子のチャネルが形成され、ゲート容量をその反転レベルまで増大させ、ゲート中の正電荷を増大させる。
以下に、Nチャネル反転型自己位置調整MOSFETの製造工程を詳細に説明する。
1]能動領域の規定:図13参照
1.1 ウェハの洗浄
1.2 500ナノメータ厚さの電界酸化物―SiO2[3hrs=1.1μm]のスパッタリング
1.3 フォトレジストの蒸着およびソフト・ベーク
1.4 紫外線露光(マスク1)
1.5 フォトレジストの現像およびハード・ベーク
1.6 BHFを用いた電界酸化物のエッチング
1.7 エタノールによるフォトレジストの除去
2]ゲート酸化物の成長:図14参照
2.1 ウェハの洗浄(HFを用いない)***
2.2 50ナノメータのゲート酸化物(窒化酸化物)の熱成長[1hr NO、4hr O2、2hrNO、その後夜通しの冷却]
3]ゲート酸化物用金属接点層の形成:図15参照
3.1 1ミクロン厚のMoのスパッタリング[200Wで55分間]
3.2 スピン・オン・ガラス(SOG)法による200ナノメータのSiO2の蒸着[4000rpm]
3.3 200℃、1時間のソフト・ベーク
3.4 900℃、20分間のハード・ベーク
3.5 700℃まで冷却
3.6 フォトレジストの蒸着およびソフト・ベーク
3.7 紫外線露光(マスク2)
3.8 フォトレジストの現像およびハード・ベーク
3.9 BHFを用いたSiO2(スピン・オン・ガラス)のエッチング
3.10 Moのエッチング[1分15秒で1ミクロン厚のMoをエッチング可能]
4]イオン注入(N+):図16参照
5]注入されたイオンの活性化および深層駆動(Drive−in):図17参照
5.1 950℃(または1300℃)、30分間のアニール
6]ソース/ドレイン窓を開く:図18参照
6.1 スピン・オン・ガラスによるSiO2(Mo)形成(Mo側壁をNiエッチング液より保護するため)
6.2 フォトレジストの蒸着およびソフト・ベーク
6.3 紫外線露光(マスク3)
6.4 フォトレジストの現像およびハード・ベーク
6.5 BHFを用いたSiO2のエッチング(MOS−C、MOSFET、およびRcテスト構造体、並びに、Rcテスト構造体上の窒化酸化物上にSiO2(Mo)のスピン・オン・ガラス)
6.6 エタノールによるフォトレジストの除去
7] バルク接点領域の準備:
7.1 フォトレジストの蒸着およびソフト・ベーク
7.2 紫外線露光(マスク4)
7.3 フォトレジストの現像およびハード・ベーク
7.4 Moのエッチング
7.5 窒化酸化物のエッチング
8] ソース/ドレイン/バルク接点の金属化:図19参照
8.1 500ナノメータ厚のNiのスパッタリング(200℃で40分間)
8.2 フォトレジストの蒸着およびソフト・ベーク
8.3 紫外線露光(マスク5)
8.4 フォトレジストの現像およびハード・ベーク
8.5 Niのエッチング(Alエッチング液)
8.6 フォトレジストの除去
1.電力がセル(メモリ)に接続されていなくても実質的な無期限の情報ストレージ
2.リフレッシュの必要な(揮発性DRAM)の今日のシリコン製DRAMに匹敵する高速読み取りおよび書き込み
3.無限の書き込みサイクル数
4.今日の商用ベースの揮発性DRAM―4F2よりも小さいセル・サイズ、ここで、Fは、最小形態サイズ
5.今日の揮発性DRAMと比較して、Fの縮小化が、より容易
これは、主として、「0」および「1」レベルは、チャネル抵抗の2つの状態として実施されるという事実に起因し、2つのレベル間の差異は、Fがいかに小さいかということには、大して依存しない。これに反して、今日の揮発性DRAMにおいては、2つの容量レベルの比較的小さい差異が使用されるので、メモリ・コンデンサの縮小化は、それだけで制限要因である。
6.電力消費の低減
7.複数の論理レベルおよびそれによるより大きなメモリ容量
8.シリコンとの完全な両立性は、サポート・エレクトロニクスが、このより円熟した材料において創出されることを可能にする。
9.より高い熱伝導性はまた、ディジタル情報のより大容量のストレージを可能にする。
Claims (24)
- 1トランジスタ・セルを備えた揮発性ランダム・アクセス・メモリであって、ダイオードが、制御ゲートと浮遊ゲートとの間のコンデンサの代わりに使用され、情報は、前記トランジスタのソース端子とドレイン端子との間の抵抗を感知することによって読み取られる、揮発性ランダム・アクセス・メモリ。
- トランジスタのゲートのダイオード分離を有する1トランジスタ・セルを備えたダイナミック不揮発性ランダム・アクセス・メモリであって、前記ダイオードを介した前記ゲートの充放電は、前記ダイオードを形成する材料の電気特性を変化させず、また、ゲート酸化物にストレスを与えない、ダイナミック不揮発性ランダム・アクセス・メモリ。
- リアルタイムのデータ処理を可能にするために、書き込みサイクル数は、十分に大きく、充放電の速度は、十分に速い、請求項2に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
- 1トランジスタ・セルを備えたダイナミック不揮発性ランダム・アクセス・メモリであって、炭化ケイ素デバイスが、制御ゲートと浮遊ゲートとの間のコンデンサの代わりに使用され、情報は、前記トランジスタのソース端子とドレイン端子との間の抵抗を感知することによって読み取られる、ダイナミック不揮発性ランダム・アクセス・メモリ。
- 前記炭化ケイ素デバイスは、ダイオードである、請求項4に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
- 前記炭化ケイ素デバイスは、制御されたスイッチである請求項4に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
- 前記炭化ケイ素は、3C SiCウェハである、請求項4に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
- 前記ダイオードは、前記1Tメモリ・セルを電気的にリフレッシュする必要を回避するために十分長い電荷保持時間を創出するように不動態化されたSiC−SiO2界面を有する炭化ケイ素で実施される、請求項5に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
- 前記電荷保持時間は、7年を超える、請求項7に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
- 前記SiC−SiO2界面は、NOまたはN2Oどちらかのリッチ環境(rich environments)内で窒化される、請求項8に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
- 電子とホールの発生/再結合率および電荷漏洩は、非平衡電荷をかなりの時間維持することができる程低減され、かつ、メモリ・セルを接続するためのスイッチとして使用される炭化ケイ素トランジスタを含む不揮発性ランダム・アクセス・メモリ。
- 1トランジスタ・セルからなるダイナミック不揮発性ランダム・アクセス・メモリであって、前記トランジスタは、
(a)ポリシリコンの本体と、
(b)ソース領域またはドレイン領域として機能する、金属接点または高濃度ドーピングされたポリシリコン接点と、
(c)分離ダイオードのアノードまたはカソードと一体になっているSiCゲートと、
を伴って創出された、ダイナミック不揮発性ランダム・アクセス・メモリ。 - 前記分離ダイオードは、順方向ターン・オン電圧および逆方向ターン・オン電圧を超えたとき、順方向オン動作と逆方向オン動作の両方を有する基準型ダイオードである、請求項5に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
- 前記基準型ダイオードは、NPN層またはPNP層のいずれかより創出される、請求項11に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
- シリコンまたは炭化ケイ素のトランジスタは、メモリ素子として使用され、炭化ケイ素のトランジスタは、前記メモリ素子のゲートに接続するスイッチとして使用される、ダイナミック不揮発性ランダム・アクセス・メモリ。
- 前記炭化ケイ素トランジスタのゲート酸化物は、直接の酸化物成長によって、あるいはNOまたはN2Oの存在下で予め成長させた酸化物のアニールによって用意される、請求項12に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
- トランジスタゲートのダイオード分離を有する1トランジスタ・セルを備えた揮発性ランダム・アクセス・メモリ。
- ワード線と交差するビット線を有し、前記ワード線と平行であるソースを有し、シリコンまたは炭化ケイ素で実施される金属酸化膜半導体電界効果トランジスタ。
- 前記ビット線は、MOSFETのドレインを含み、前記ワード線は、MOSFETのゲートを含む、請求項18に記載の金属酸化膜半導体電界効果トランジスタ。
- 書き込み動作は、ゲートを接地して実行される、請求項16に記載の金属酸化膜半導体電界効果トランジスタ。
- 窒化酸化ケイ素ゲートを炭化ケイ素基板上に形成し、次いでイオン注入を実行し、それからMOSFETの形成を仕上げる工程を含む、請求項10に記載の不揮発性ランダム・アクセス・メモリまたは請求項16に記載のMOSFETを製造する方法。
- 前記SiC−SiO2界面は、NOまたはN2Oどちらかの環境内において高温で窒化されることによって不動態化される、請求項18に記載の方法。
- 前記炭化ケイ素は、3C SiCウェハである、請求項19に記載の方法。
- 前記トランジスタは、ゲートを含み、前記ゲートは、モリブデン、P+ポリシリコン、およびプラチナ・シリサイドの中から選択される、請求項12に記載の不揮発性ランダム・アクセス・メモリ。
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