JPH04286164A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体メモリに関し
、特に、従来と異なる動作原理に基づく半導体メモリに
関するものである。

【０００２】

【従来の技術】従来、代表的な不揮発性半導体メモリと
して、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｐｒｏ
ｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒ
ｙ）とＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒ
ａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒ
ｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）とがある。そして、
これらのＥＰＲＯＭやＥＥＰＲＯＭとしては、フローテ
ィングゲートを用いたものが代表的である。フローティ
ングゲート構造のＥＰＲＯＭにおいては、アバランシェ
ブレークダウンにより発生させたホットキャリアをフロ
ーティングゲートに注入し、このフローティングゲート
の電荷の蓄積状態により情報の記憶を行い、消去は紫外
線照射により行う。一方、フローティングゲート構造の
ＥＥＰＲＯＭにおいては、酸化膜中を流れるファウラー
−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）の
トンネル電流を利用して電気的に消去または書き込みを
行い、しかも消去または書き込みを行うメモリセルを各
メモリセル毎に設けられた選択トランジスタにより選択
するものである。

【０００３】

【発明が解決しようとする課題】この発明の目的は、従
来のＥＰＲＯＭやＥＥＰＲＯＭと異なる動作原理に基づ
き、しかもこれらのＥＰＲＯＭやＥＥＰＲＯＭと同等の
書き込み特性や消去特性やデータ保持特性を得ることが
できる不揮発性の半導体メモリを提供することにある。

【０００４】

【課題を解決するための手段】従来のＭＯＳＦＥＴにお
いて、ＧＩＳＬ（Ｇａｔｅ　Ｉｎｄｕｃｅｄ　Ｓｕｂｂ
ｒｅａｋｄｏｗｎ　Ｌｅａｋａｇｅ）と呼ばれるリーク
電流がドレイン−基板間の耐圧を低下させる現象が観測
されている（ＩＥＤＭ　Ｔｅｃｈ．　Ｄｉｇ．　ｐ．７
１４　　（１９８７））。このＧＩＳＬは、最近のＭＯ
ＳＦＥＴの微細化に伴いチャネル長が短くなり、ゲート
酸化膜が薄くなってきたことにより問題になってきたも
のである。一例として本発明者が実際に行ったＢＶＤＳ
測定で現れるＧＩＳＬの測定結果を図７に示す。図７に
おいて、縦軸はドレイン電流ＩＤ　、横軸はドレイン電
圧ＶＤ　である。図７に示すように、ＶＤ　＝１０Ｖ近
辺から徐々に立ち上がる電流がＧＩＳＬである。

【０００５】このＧＩＳＬは、上記文献のＦｉｇ．２　
にｎチャネルＭＯＳＦＥＴについて示されているように
、ＶＤ　＞０を大きくしていくときに、ｎ＋　型のドレ
イン領域とゲート電極の端部との間に電界集中が起こり
、この電界集中の結果生じる強電界によりドレイン領域
と半導体基板との間にトンネル電流が発生することによ
り生じるものである。このＧＩＳＬは、アバランシェブ
レークダウンが起こるＶＤ　よりも小さいＶＤ　におい
て発生するため、すでに述べたように、ＭＯＳＦＥＴの
ドレイン−基板間の耐圧を低下させ、特性を悪くする要
因として問題となっているものである。

【０００６】本発明者の知見によれば、このＧＩＳＬは
、次のような方法により抑制することができる。その方
法をｎチャネルＭＯＳＦＥＴを例にとって説明する。 第１の方法では、通常のＢＶＤＳの測定方法と同じよう
に、ＶＧ　＝ＶＳ　＝Ｖｓｕｂ　＝０Ｖ（ＶＧ　：ゲー
ト電圧、ＶＳ　：ソース電圧、Ｖｓｕｂ　：基板電圧）
としてＶＤ　を大きくしていくことにより、ＭＯＳＦＥ
Ｔのブレークダウンを起こさせるものである。第２の方
法では、ＶＳ　＝Ｖｓｕｂ　＝０Ｖ、ＶＧ　＜０として
ＶＤ　を大きくしていくことにより、ＭＯＳＦＥＴのブ
レークダウンを起こさせるものである。

【０００７】これらの方法について、従来の５Ｖ系のｎ
チャネルＭＯＳＦＥＴで実際に行った測定結果を例にと
って説明する。ｎチャネルＭＯＳＦＥＴのゲート電極に
ゲート電圧ＶＧ　を印加する前のＢＶＤＳの測定結果を
図７に示す。図７において、■、■、■は連続して行っ
た３回の測定結果を示す。図７からわかるように、１回
目の測定（ウォークアウト前）に比べて２回目及び３回
目の測定（ウォークアウト後）ではＧＩＳＬ成分が抑制
されている。これが上記第１の方法である。この測定後
にＶＧ　＝−７Ｖとして上述と同様にＢＶＤＳの測定を
行うと、図８に示すように、ＧＩＳＬ成分は大きくなる
。この後、再びＶＧ　＝０としてＢＶＤＳの測定を行う
と、図９に示すように、上記第１の方法に比べてより明
らかにＧＩＳＬの抑制が見られる。これが上記第２の方
法である。

【０００８】これらの現象は、一度ブレークダウンが起
こると、ｎ＋　型のドレイン領域とゲート電極の端部と
の間の強電界によりゲート酸化膜中に正孔（ホール）が
注入されるために、その後の測定ではゲート電極の端部
での電界が緩和され、ＧＩＳＬの原因となるドレイン−
基板間のトンネル電流の発生が抑制されることにより起
こる。ＶＧ　＜０とした方がＧＩＳＬの抑制効果が大き
いのは、ＶＧ　＝０に比べて正孔がより注入されやすい
からである。なお、上述のようにしてＧＩＳＬの抑制を
行った後に紫外線照射を行ってからＢＶＤＳの測定を行
った結果を図１０に示す。図１０からわかるように、紫
外線照射によりゲート酸化膜中の正孔が外部に逃げるこ
とにより、再びＧＩＳＬ成分が現れる。以上のＧＩＳＬ
の抑制は、ｐチャネルＭＯＳＦＥＴについても、バイア
ス電圧の符号を変えることにより、同様に行うことがで
きる。

【０００９】本発明者は、上記知見に基づいて鋭意検討
を行った結果、上述のＧＩＳＬが生じている状態とＧＩ
ＳＬが抑制された状態とを制御することによって、従来
とは動作原理が異なる半導体メモリを実現することがで
きることを見い出した。すなわち、ＧＩＳＬが生じてい
る状態とＧＩＳＬが抑制された状態とではＩＤ　が異な
るから、この差を利用して情報の記憶を行うことができ
る。ところが、上述のようにゲート酸化膜でキャリアの
トラップを行う場合には、キャリアのトラップを効率良
く行うことができず、キャリアのトラップの安定性も十
分ではない。本発明者の検討によれば、この問題は、ゲ
ート酸化膜とは別に、キャリアのトラップを効率良く行
うことができるものを、ＧＩＳＬが生じる原因となる強
電界が存在するゲート電極のドレイン領域側の端部とゲ
ート酸化膜との間に設けることにより解決することがで
きる。そして、このキャリアのトラップを効率良く行う
ことができるものとしては、窒化シリコン膜やフローテ
ィングゲートを用いるのが良い。本発明は、以上の検討
に基づいて案出されたものである。すなわち、上記目的
を達成するために、この発明は、半導体メモリにおいて
、ゲート絶縁膜（５）を介して半導体基板（２）上に形
成されたゲート電極（６）と、半導体基板（２）中に形
成されたドレイン領域（８）と、少なくともゲート電極
（６）のドレイン領域（８）側の端部とゲート絶縁膜（
５）との間に形成された窒化シリコン膜（１０）または
フローティングゲート（１１）とを具備し、ゲート電極
（６）とドレイン領域（８）との間の電界によりドレイ
ン領域（８）と半導体基板（２）との間に流れるトンネ
ル電流の差に応じて２値情報を記憶するようにしたもの
である。

【００１０】

【作用】上述のように構成されたこの発明の半導体メモ
リによれば、ゲート電極（６）とドレイン領域（８）と
の間の電界によりドレイン領域（８）と半導体基板（２
）との間に流れるトンネル電流、すなわちＧＩＳＬが生
じている状態とＧＩＳＬが抑制された状態とを２値情報
に対応させることにより、２値情報を記憶することがで
きる。この記憶は、半導体メモリの電源を切っても失わ
れず、従ってこの半導体メモリは不揮発性である。 また、この場合、ＧＩＳＬを抑制するためのキャリアの
トラップは、窒化シリコン膜（１０）自身やこの窒化シ
リコン膜（１０）とゲート絶縁膜（５）との界面、また
はフローティングゲート（１１）により効率良く行うこ
とができる。従って、ＧＩＳＬの抑制効果は良好であり
、従来のＥＰＲＯＭやＥＥＰＲＯＭと同等の書き込み特
性や消去特性やデータ保持特性を得ることができる。

【００１１】

【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。この実施例による半導体メモリは
、すでに述べたように、ＧＩＳＬが生じている状態とＧ
ＩＳＬが抑制された状態との間にＩＤ　の差が存在する
ことを利用したものである。図２はこの発明の一実施例
による半導体メモリの回路図である。図２において、Ｑ
Ｍ　はメモリトランジスタ、ＱＳ　は選択トランジスタ
、Ｒは抵抗を示す。抵抗Ｒは、スイッチＳ１　を介して
電源電圧ＶＤＤの電源に接続されている。そして、この
スイッチＳ１　により、メモリセルへの電源電圧ＶＤＤ
の供給をオン／オフすることができるようになっている
。ここで、この電源電圧ＶＤＤは、メモリトランジスタ
ＱＭ　のＧＩＳＬの抑制を行うことができるＶＤ以上の
電圧とする。また、選択トランジスタＱＳ　と抵抗Ｒと
の間の端子Ａは、スイッチＳ２　の切り替えにより、電
圧ＶＡ　の出力端子または消去用の負の電源電圧ＶＥＥ
の電源に接続されるようになっている。なお、メモリト
ランジスタＱＭ　のソースは接地されている。

【００１２】次に、上述のように構成されたこの実施例
による半導体メモリの動作について説明する。最初、こ
の半導体メモリの全メモリセルのメモリトランジスタＱ
Ｍ　は、全てＧＩＳＬが生じている状態にあるとする。 まず、書き込み時には、スイッチＳ１　をオンさせると
ともに、書き込みを行うべきメモリセルの選択トランジ
スタＱＳ　のゲートにゲート電圧を印加してこの選択ト
ランジスタＱＳ　をオンさせる。これによって、メモリ
トランジスタＱＭ　のドレインに電源電圧ＶＤＤが印加
され、このメモリトランジスタＱＭ　はＧＩＳＬが抑制
された状態、すなわちＩＤ　が小さい状態となる。この
ようにして書き込みが行われる。

【００１３】次に、読み出し時には、スイッチＳ１　を
オンさせた状態でスイッチＳ２　をＶＡ　の出力端子側
に切り替え、そのときの出力電圧ＶＡ　を検出する。こ
の出力電圧ＶＡ　は、メモリトランジスタＱＭ　のＩＤ
　の大小によって異なる。すなわち、このＶＡ　は、メ
モリトランジスタＱＭ　のＩＤ　が小さいとき、すなわ
ちＧＩＳＬが抑制された状態のときにはハイレベルにな
り、このメモリトランジスタＱＭ　のＩＤ　が大きいと
き、すなわちＧＩＳＬが生じている状態のときにはロー
レベルにある。従って、ＶＡのレベルにより、メモリセ
ルの情報を読み出すことができる。この場合、メモリセ
ルの情報を例えば１ＶのＶＡ　の差として読み出そうと
すると、例えばＶＤＤ＝１４Ｖ、ＩＤ　＝１×１０−９
Ａのとき、Ｒの抵抗値としては１０１０Ω程度が必要で
ある。

【００１４】次に、消去時には、スイッチＳ２　をＶＥ
Ｅ側に切り替えてメモリトランジスタＱＭ　のドレイン
にこのＶＥＥ（例えば、−１０Ｖ）を印加するとともに
、このメモリトランジスタＱＭ　のゲートに正のゲート
電圧ＶＧ　を印加する。これによって、書き込みが行わ
れてＧＩＳＬが抑制された状態となったメモリトランジ
スタＱＭは再びＧＩＳＬが生じた状態となり、消去が行
われる。なお、消去は、紫外線照射によっても行うこと
ができる。 この場合には、全てのメモリセルの消去を一括して行う
ことができる。

【００１５】図１はこの実施例による半導体メモリの構
造例を示す。図１に示すように、この構造例においては
、例えばｎ型のシリコン（Ｓｉ）基板１中にｐウエル２
が形成されている。このｐウエル２は接地電位に設定さ
れる。このｐウエル２の表面にはＳｉＯ２　膜のような
フィールド絶縁膜３が選択的に形成され、これによって
素子間分離が行われている。符号４は例えばｐ＋　型の
チャネルストップ領域を示す。フィールド絶縁膜３で囲
まれた活性領域の表面には、例えばＳｉＯ２　膜のよう
なゲート絶縁膜５が形成されている。

【００１６】符号６、７はゲート電極を示す。これらの
ゲート電極６、７は、例えば、リン（Ｐ）のような不純
物がドープされた多結晶Ｓｉ膜や、この不純物がドープ
された多結晶Ｓｉ膜上に例えばタングステンシリサイド
（ＷＳｉ２　）膜のような高融点金属シリサイド膜を重
ねたポリサイド膜などにより形成することができる。ま
た、符号８、９は例えばｎ＋　型の半導体領域を示す。 そして、ゲート電極６と半導体領域８とによりメモリト
ランジスタＱＭ　が形成され、ゲート電極７と半導体領
域８、９とにより選択トランジスタＱＳ　が形成されて
いる。

【００１７】この構造例においては、メモリトランジス
タＱＭ　のゲート電極６とゲート絶縁膜５との間に窒化
シリコン（Ｓｉ３　Ｎ４　）膜１０がゲート電極６と同
一形状に形成されている。そして、ＧＩＳＬの抑制のた
めのキャリアのトラップは、このＳｉ３　Ｎ４　膜１０
により効率良く行われる。なお、抵抗Ｒは例えば多結晶
Ｓｉ膜（図示せず）により形成することができる。

【００１８】次に、図１に示す半導体メモリの製造方法
について説明する。図１に示すように、まずｎ型Ｓｉ基
板１中にｐウエル２を形成した後、このｐウエル２の表
面を選択的に熱酸化してフィールド絶縁膜３を形成する
。 これと同時に、あらかじめｐウエル２にイオン注入され
てあったｐ型不純物が拡散してフィールド絶縁膜３の下
側にチャネルストップ領域４が形成される。この後、フ
ィールド絶縁膜３で囲まれた活性領域の表面に例えば熱
酸化法によりゲート絶縁膜５を形成する。

【００１９】次に、ＣＶＤ法により全面にＳｉ３　Ｎ４
　膜１０を形成した後、このＳｉ３　Ｎ４　膜１０のう
ち選択トランジスタＱＳ　の形成領域の部分をエッチン
グ除去する。次に、ＣＶＤ法により全面に多結晶Ｓｉ膜
を形成し、この多結晶Ｓｉ膜に例えばＰのような不純物
をドープして低抵抗化した後、この多結晶Ｓｉ膜及びＳ
ｉ３Ｎ４　膜１０をエッチングにより所定形状にパター
ニングする。これによって、ゲート電極６、７が形成さ
れるとともに、ゲート電極６及びこのゲート電極６と同
一形状のＳｉ３　Ｎ４　膜１０が形成される。

【００２０】次に、これらのゲート電極６、７をマスク
としてｐウエル２中に例えばヒ素（Ａｓ）のようなｎ型
不純物を高濃度にイオン注入する。この後、必要に応じ
て注入不純物の電気的活性化のための熱処理を行う。こ
れによって、ゲート電極６、７に対して自己整合的にｎ
＋　型の半導体領域８、９が形成される。抵抗Ｒを例え
ば多結晶Ｓｉ膜により形成する場合には、この後に層間
絶縁膜を介して二層目の多結晶Ｓｉ膜を形成し、この多
結晶Ｓｉ膜をエッチングによりパターニングして抵抗Ｒ
を形成する。

【００２１】以上のように、この実施例によれば、メモ
リトランジスタＱＭ　にＧＩＳＬが生じている状態とＧ
ＩＳＬが抑制された状態とを２値情報に対応させること
により、従来と異なる動作原理に基づく不揮発性の半導
体メモリを実現することができる。しかも、ＧＩＳＬの
抑制のためのキャリアのトラップは、メモリトランジス
タＱＭ　のゲート電極６とゲート絶縁膜５との間に設け
られたＳｉ３　Ｎ４　膜１０により行っているので、Ｅ
ＰＲＯＭやＥＥＰＲＯＭと同等の優れた書き込み特性や
消去特性やデータ保持特性を得ることができる。また、
この半導体メモリは、選択トランジスタＱＭ　によりメ
モリセル毎に書き込みまたは消去を行うことができ、従
来のＥＥＰＲＯＭと同様な機能を有している。

【００２２】なお、図２に示す構造例においては、メモ
リトランジスタＱＭのゲート電極６とゲート絶縁膜５と
の間にＳｉ３　Ｎ４　膜１０がゲート電極６と同一形状
に形成されているが、図３に示すように、このＳｉ３　
Ｎ４　膜１０は、ゲート電極６の半導体領域８側の端部
とゲート絶縁膜５との間にだけ形成するようにしても上
述と同様な効果を得ることができる。

【００２３】図４はこの実施例による半導体メモリの他
の構造例を示す。図４に示すように、この他の構造例に
おいては、メモリトランジスタＱＭ　のゲート電極６と
ゲート絶縁膜５との間にフローティングゲート１１がゲ
ート電極６と同一形状に形成されている。このフローテ
ィングゲート１１は、例えば多結晶Ｓｉ膜により形成さ
れる。ここで、ゲート電極６とフローティングゲート１
１とは、例えばＳｉＯ２　膜のような絶縁膜１２により
互いに電気的に絶縁されている。その他の構成は図１に
示す構造例と同一であるので、説明を省略する。この図
４に示す構造例においては、フローティングゲート１１
が、図１や図３に示す構造例におけるＳｉ３　Ｎ４　膜
１０と同様な役割、すなわちＧＩＳＬの抑制のためのキ
ャリアのトラップを行う役割を果たしている。

【００２４】この図４に示す半導体メモリの製造方法は
次の通りである。ここでは、フローティングゲート１１
を一層目の多結晶Ｓｉ膜により形成し、ゲート電極６、
７を二層目の多結晶Ｓｉ膜により形成する場合を考える
。図４に示すように、ゲート絶縁膜５まで形成した後、
全面に一層目の多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ
膜に例えばＰのような不純物をドープして低抵抗化する
。次に、この多結晶Ｓｉ膜をフローティングゲート１１
よりも大きな所定形状にパターニングした後、この多結
晶Ｓｉ膜上に絶縁膜１２を形成する。次に、全面に二層
目の多結晶Ｓｉ膜を形成した後、この多結晶Ｓｉ膜上に
ゲート電極６、７に対応した形状のレジストパターン（
図示せず）を形成し、このレジストパターンをマスクと
して二層目の多結晶Ｓｉ膜、絶縁膜１２及び一層目の多
結晶Ｓｉ膜をエッチングにより順次パターニングする。 この後、半導体領域８、９などを形成し、目的とする半
導体メモリを完成させる。

【００２５】以上、この発明の実施例につき具体的に説
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。例えば、図４に示す構造例におけるフロー
ティングゲート１１は、図３に示す構造例のように、ゲ
ート電極６の半導体領域８側の端部とゲート絶縁膜５と
の間にだけ設けても、上述と同様な効果を得ることがで
きる。さらに、Ｓｉ３　Ｎ４　膜１０やフローティング
ゲート１１は、半導体領域８側に延在させても良い。

【００２６】また、上述の実施例におけるメモリトラン
ジスタＱＭ　はｎチャネルＭＯＳＦＥＴであるが、この
メモリトランジスタＱＭ　はｐチャネルＭＯＳＦＥＴに
より形成することも可能である。この場合には、バイア
ス電圧の符号を上述の実施例と逆にすればよい。また、
図１、図３及び図４に示す構造例においては、メモリセ
ルの高集積化を図るためにメモリトランジスタＱＭ　の
ソース領域用の半導体領域が形成されていないが、この
メモリトランジスタＱＭ　のソース領域用の半導体領域
を形成してもよい。さらに、上述の実施例における電源
電圧ＶＤＤ、消去用の電源電圧ＶＥＥ、抵抗Ｒの抵抗値
などは必要に応じて選定することができるものであり、
上述の実施例で述べた値に限定されるものではないこと
は言うまでもない。

【００２７】なお、上述の実施例と同一の手法は、ＧＩ
ＳＬの抑制によるＭＯＳＦＥＴの特性改善に応用するこ
とが可能である。その例を図５及び図６に示す。図５に
おいて、符号２１はｐ型Ｓｉ基板のような半導体基板、
２２はゲート絶縁膜、２３はゲート電極、２４、２５は
それぞれソース領域及びドレイン領域として用いられる
例えばｎ＋　型の半導体領域を示す。この場合、ゲート
電極２３の、ドレイン領域、すなわち半導体領域２５側
の端部とゲート電極２３との間にＳｉ３　Ｎ４　膜２６
が形成されている。そして、半導体領域２５をゲート電
極２３に対して正にバイアスしてこのＳｉ３　Ｎ４　膜
２６に正孔を注入し、この正孔をＳｉ３　Ｎ４　膜２６
でトラップすることにより、ＧＩＳＬを効果的に抑制す
ることができ、これによってＭＯＳＦＥＴの特性改善を
図ることができる。図６に示す例は、図５に示す例にお
けるＳｉ３　Ｎ４　膜２６の代わりにフローティングゲ
ート２７を用いたものである。 符号２８は絶縁膜を示す。この例においては、半導体領
域２５をゲート電極２３に対して正にバイアスしてフロ
ーティングゲート２７に正孔を注入し、この正孔をフロ
ーティングゲート２７でトラップすることにより、ＧＩ
ＳＬを効果的に抑制することができ、これによってＭＯ
ＳＦＥＴの特性改善を図ることができる。なお、上述の
実施例や、図５または図６に示す例のようにＳｉ３　Ｎ
４　膜やフローティングゲートを形成せず、単にゲート
電極のドレイン領域側の端部とゲート絶縁膜との間のゲ
ート絶縁膜の膜厚を局部的に大きくするだけでも、ＧＩ
ＳＬを抑制することは可能である。

【００２８】

【発明の効果】以上述べたように、この発明によれば、
従来のＥＰＲＯＭやＥＥＰＲＯＭと異なる動作原理に基
づき、しかもこれらのＥＰＲＯＭやＥＥＰＲＯＭと同等
の書き込み特性や消去特性やデータ保持特性を得ること
ができる不揮発性の半導体メモリを実現することができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体メモリの構造
例を示す断面図である。

【図２】この発明の一実施例による半導体メモリの回路
図である。

【図３】図１に示す半導体メモリの構造例の変形例を示
す断面図である。

【図４】この発明の一実施例による半導体メモリの他の
構造例を示す断面図である。

【図５】この発明の手法をＭＯＳＦＥＴの特性改善に応
用した例を説明するための断面図である。

【図６】この発明の手法をＭＯＳＦＥＴの特性改善に応
用した他の例を説明するための断面図である。

【図７】ｎチャネルＭＯＳＦＥＴのＩＤ　−ＶＤ　特性
の測定結果を示すグラフである。

【図８】ｎチャネルＭＯＳＦＥＴのＩＤ　−ＶＤ　特性
の測定結果を示すグラフである。

【図９】ｎチャネルＭＯＳＦＥＴのＩＤ　−ＶＤ　特性
の測定結果を示すグラフである。

【図１０】ｎチャネルＭＯＳＦＥＴのＩＤ　−ＶＤ　特
性の測定結果を示すグラフである。

【符号の説明】 １　　ｎ型Ｓｉ基板 ２　　ｐウエル ＱＭ　　　メモリトランジスタ ＱＳ　　　選択トランジスタ Ｒ　　抵抗 ６　　ゲート電極 ７　　ゲート電極 ８　　半導体領域 ９　　半導体領域 １０　　Ｓｉ３　Ｎ４　膜 １１　　フローティングゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ゲート絶縁膜を介して半導体基板上に
   形成されたゲート電極と、上記半導体基板中に形成され
   たドレイン領域と、少なくとも上記ゲート電極の上記ド
   レイン領域側の端部と上記ゲート絶縁膜との間に形成さ
   れた窒化シリコン膜またはフローティングゲートとを具
   備し、上記ゲート電極と上記ドレイン領域との間の電界
   により上記ドレイン領域と上記半導体基板との間に流れ
   るトンネル電流の差に応じて２値情報を記憶するように
   した半導体メモリ。