JP3402249B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に係り、詳しくは、浮遊（フローティング）ゲートを利
用して情報の書き込み又は消去を行う半導体記憶装置に
関する。

【０００２】

【従来の技術】半導体記憶装置は大別して、電源をオフ
すると記憶情報が消えてしまう、いわゆる揮発性メモリ
と、電源をオフしても記憶情報が保持される、いわゆる
不揮発性メモリとに二分される。前者はＲＡＭ(Random
Access Memory)として知られている一方、後者はＲＯＭ
(Read Only Memory)として知られている。

【０００３】上述の半導体記憶装置の中で、特にＲＯＭ
はその不揮発性の特徴を生かして各種の情報処理装置に
適用されており、その中でも、一度書き込まれた情報を
紫外線を照射することにより消去して、再び電気的に書
き込みのできるＥＰ(Erasable and Programmable)ＲＯ
Ｍ、あるいは一度書き込まれた情報を電気的に消去、再
書き込みのできるＥＥＰ(Electrically Erasable and P
rogrammable)ＲＯＭが広く用いられている。さらに、同
ＥＥＰＲＯＭで、情報の一括消去・バイト書き込みので
きるタイプのものは、フラッシュメモリとして知られて
いて、従来の記憶媒体の代表であるフロッピデスク、ハ
ードデスクなどに代わり得るものとして注目されてい
る。

【０００４】上述したような不揮発性の半導体記憶装置
は、ＭＩＳ(Metal Insulator Semiconductor)型構造を
有していて、ソース領域とドレイン領域との間のチャネ
ルの上方に設けられるゲートは、ゲート絶縁膜上に設け
られる浮遊ゲートと同浮遊ゲート上に層間絶縁膜を介し
て設けられる制御（コントロール）ゲートとから構成さ
れた積層構造になっている。そして、浮遊ゲートに対し
てキャリア（電子又はホール）の注入又は放出（引き抜
き）を行って、情報の書き込み又は消去を行うように構
成されている。

【０００５】図１８は、従来の半導体記憶装置におい
て、情報の書き込みを行う場合の動作を説明する図であ
る。キャリアとして例えば電子を用いる例で説明する
と、Ｐ型シリコン基板５１には選択的にＮ型ソース領域
５２及びドレイン領域５３が形成されて、ゲート絶縁膜
を構成するシリコン酸化膜（ＳｉＯ_２；ゲート酸化膜）
５４上には浮遊ゲート（Floating Gate;ＦＧ）５５が設
けられると共に、この浮遊ゲート５５上には層間絶縁膜
５６を介して制御ゲート（Control Gate;ＣＧ）５ ７が
設けられて、ＭＯＳ(Metal Oxide Semiconductor)型ト
ランジスタが形成さ れている。このような構成で、Ｎ
型ソース領域５２を接地（ソース電圧Ｖｓ＝０Ｖ）し、
Ｎ型ドレイン領域５３にドレイン電圧Ｖｄとして略５Ｖ
を印加し、さらに制御ゲ ート５７に制御ゲート電圧Ｖ
ｃｇとして略１２Ｖを印加したバイアス条件を設定 す
ると、Ｎ型ソース領域５２からＮ型ドレイン領域５３に
向かって矢印のように電子ｅが流れるようになる。

【０００６】その電子ｅはＮ型ドレイン領域５３近傍の
電界により加速され、一部の電子ｅはシリコンとシリコ
ン酸化膜との間の障壁電位（略３．１Ｖ）を越えるエネ
ルギーを得て、ホットキャリアであるホットエレクトロ
ンｅ_ｈとなる。したがって、そのホットエレクトロンｅ
_ｈはゲート酸化膜５４を越えて、浮遊ゲート５５に注入
されるようになり、いわゆるホットエレクトロン注入法
による情報の書き込みが行われる。図１９は、図１８の
半導体記憶装置のＣ−Ｃ矢視ラインに沿ったエネルギー
バンド図を示し、ホットエレクトロンｅ_ｈがゲート酸化
膜５４を越えて浮遊ゲート５５に注入される様子を表し
ている。

【０００７】一方、図２０は、従来の半導体記憶装置に
おいて、情報の消去を行う場合の動作を説明する図であ
る。浮遊ゲート５５に電子ｅが注入されている状態で、
Ｎ型ドレイン領域５３をオープンにし、Ｎ型ソース領域
５２に略５Ｖのソース電圧Ｖｓを加え、さらに制御ゲー
ト５６に略−９Ｖの制御ゲート電圧Ｖｃｇを加えたバ
イアス条件を設定する。図２１は、図２０の半導体記憶
装置のＤ−Ｄ矢視ラインに沿ったエネルギーバンド図を
示している。この場合、浮遊ゲート５５内の電子ｅは上
述のような障壁電位を越えるエネルギーを得ることはで
きないが、浮遊ゲート５５直下のゲート酸化膜５５の膜
厚が電子が感じるような薄さになっているので、ゲート
酸化膜５４を通じてＦ−Ｎ（Fowlor Nordheim）トンネ
ル電流が流れるようになる。したがって、浮遊ゲート５
５内の電子ｅはゲート酸化膜５４を通じてＮ型ソース領
域５２に放出されるようになり、いわゆるＦ−Ｎトンネ
ル電流による情報の消去が行われる。

【０００８】このように、浮遊ゲート５５における電子
の有無により、半導体記憶装置を構成しているＭＯＳ型
トランジスタのしきい値電圧が異なってくるので、この
しきい値電圧の変化量を検出することにより、情報を読
み出すことができる。上述した従来の半導体記憶装置で
は、浮遊ゲート５５に対する情報の書き込み又は消去時
にはいずれの場合においても、ゲート酸化膜５４を通じ
て電子を流すことで、浮遊ゲート５５に対して電子の注
入又は放出を行うことが共通の要件となっている。な
お、キャリアを電子からホールに代えた半導体記憶装置
の場合も、バイアス条件の極性等が異なってくるだけ
で、電子を用いた場合と同様な原理で動作が行われる。

【０００９】

【発明が解決しようとする課題】ところで、従来の半導
体記憶装置では、浮遊ゲートに対する情報の書き込み又
は消去時のいずれの場合においても、ゲート絶縁膜を通
じてキャリアを流すことにより浮遊ゲートに対してキャ
リアの注入又は放出を行っているので、書き込み又は消
去の繰り返えしによりゲート絶縁膜が劣化する、という
問題がある。ゲート絶縁膜が劣化すると、浮遊ゲートか
らキャリアの洩れが生じるようになるため、浮遊ゲート
に書き込んだ情報の記憶の保持が困難になって、不揮発
性メモリとしての特性が維持できなくなる。

【００１０】また、従来の半導体記憶装置では、これを
構成しているＭＯＳ型トランジスタのしきい値電圧の変
化量を検出することにより情報を読み出すようにしてい
るが、しきい値電圧は浮遊ゲート内のキャリアの電荷量
により決定され、この電荷量は情報の書き込み又は消去
時のバイアス条件、バイアス印加時間等の複数の要因に
より制御している。しかしながら、複数の要因により浮
遊ゲートに対してキャリアの注入又は放出を行ってその
電荷量を制御することは、いずれかの要因の変動で電荷
量がばらつき易くなるので、キャリアの電荷量を正確に
制御するのが困難である、という問題がある。キャリア
の電荷量のばらつきが素子ごとに生じた場合には、ビッ
トエラーが避けられなくなり、半導体記憶装置の信頼性
を損なうことになる。

【００１１】また、従来の半導体記憶装置では、情報の
書き込み時に障壁電位を越えるホットキャリアを発生さ
せるために、ソース領域とドレイン領域との間にチャネ
ル電流を必ず流す必要があるが、チャネル電流に対する
ホットキャリアの発生の割合は非常に小さいので、無駄
な消費電力が多くなって書き込み効率が悪い、という問
題がある。

【００１２】この発明は、上述の事情に鑑みてなされた
もので、ゲート絶縁膜の劣化を防止すると共に、浮遊ゲ
ート内のキャリアの電荷量を正確に制御することがで
き、さらに書き込み時の消費電力を不要にすることがで
きるようにした半導体記憶装置を提供することを目的と
している。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体基板上にゲート絶縁
膜を介して浮遊ゲートが設けられると共に、該浮遊ゲー
ト上に層間絶縁膜を介して制御ゲートが設けられ、上記
浮遊ゲートに対してキャリアの注入又は放出を行って情
報の書き込み又は消去を行う半導体記憶装置であって、
上記浮遊ゲートに対して、金属−絶縁相転移を利用して
上記キャリアの注入又は放出を行うように構成されてい
ることを特徴としている。

【００１４】請求項２記載の発明は、半導体基板上にゲ
ート絶縁膜を介して浮遊ゲートが設けられると共に、該
浮遊ゲート上に層間絶縁膜を介して制御ゲートが設けら
れ、上記浮遊ゲートに対してキャリアの注入又は放出を
行って情報の書き込み又は消去を行う半導体記憶装置で
あって、上記浮遊ゲートに一部分が接するように、上記
キャリアの注入又は放出を行う金属−絶縁相転移が可能
な材料からなる薄膜が設けられたことを特徴としてい
る。

【００１５】請求項３記載の発明は、請求項２記載の半
導体記憶装置に係り、上記薄膜の他部分が上記半導体基
板に接するように設けられ、上記薄膜上に書き込み又は
消去用ゲートが設けられたことを特徴としている。

【００１６】請求項４記載の発明は、請求項２記載の半
導体記憶装置に係り、上記薄膜の他部分に接するように
外部回路接続用導体が設けられ、上記薄膜上に層間絶縁
膜を介して書き込み又は消去用ゲートが設けられたこと
を特徴としている。

【００１７】請求項５記載の発明は、請求項２記載の半
導体記憶装置に係り、上記薄膜の他部分に接するように
上記制御ゲートが設けられ、上記薄膜に層間絶縁膜を介
して書き込み又は消去用ゲートが設けられたことを特徴
としている。

【００１８】請求項６記載の発明は、請求項２記載の半
導体記憶装置に係り、上記薄膜の他部分に接するように
上記制御ゲートが設けられ、上記薄膜に書き込み又は消
去用ゲートが設けられたことを特徴としている。

【００１９】請求項７記載の発明は、請求項３記載の半
導体記憶装置に係り、上記情報の書き込み又は消去時
に、上記書き込み又は消去用ゲートに制御電圧を印加し
て上記薄膜と上記半導体基板との界面に発生させたキャ
リアにより上記薄膜を金属相に相転移させ、該金属相を
通じて上記浮遊ゲートに対してキャリアの注入又は放出
を行うように構成されていることを特徴としている。

【００２０】請求項８記載の発明は、請求項３記載の半
導体記憶装置に係り、上記情報の書き込み又は消去時
に、上記書き込み又は消去用ゲートに制御電圧を印加し
て上記薄膜と上記層間絶縁膜との界面に発生させたキャ
リアにより上記薄膜を金属相に相転移させ、該金属相を
通じて上記浮遊ゲートに対してキャリアの注入又は放出
を行うように構成されていることを特徴としている。

【００２１】請求項９記載の発明は、請求項３記載の半
導体記憶装置に係り、上記金属−絶縁相転移が可能な材
料が、モット絶縁体からなることを特徴としている。

【００２２】

【発明の実施の形態】◇前提（発明の原理） この発明の実施の形態の説明に先立ち、この発明の原理
について説明する。量子エレクトロニクスの分野におい
て、モット（Ｍｏｔｔ）転移（金属−絶縁相転移）現象
が知られている。このモット転移は、ある種の絶縁体
（いわゆるモット絶縁体）を金属相と絶縁相との間を可
逆的に相転移させることのできる現象である。以下、水
素原子をモデルにモット絶縁体をモット転移させる原理
について説明する。

【００２３】図１４〜図１７は、水素原子の配列を仮想
的に示している。各図では、原子核６１の周囲の電子軌
道６２に沿って１個の電子６３が回っている状態の水素
原子６０が、４個配列されている様子を示している。上
向きの矢印はスピンが１／２の電子６３を、下向きの矢
印はスピンが−１／２の電子６３をそれぞれ示してい
る。図１４は、各原子６０に電子６３が１個ずつ存在し
ている中性状態（基底状態）の原子配列を示し、図１５
は、例えばスピンが−１／２の電子６３が隣の原子６０
（例えば左から３番目）に飛び移って、エネルギーの高
いイオン的な状態（励起状態）に変化した原子配列を示
している。

【００２４】ここで、図１５に示すように１つの原子６
０（例えば左から３番目）に２つの電子６３が存在した
場合に各電子６３間に働くクーロン（Coulomb）相互作
用のエネルギーをＵとすると、その２つの電子６３が存
在している原子６０と、電子が存在していない（不足し
ている）原子６０との距離が十分に離れていれば、図１
５の励起状態の原子配列は、図１４の基底状態の原子配
列に比較して、系のエネルギーはクーロン相互作用のエ
ネルギーＵだけ大きくなる。また、図１４において、隣
接する原子６０への電子６３の飛び移り積分をｔとする
と、ｔ≪Ｕの関係が成立するとき、クーロン相互作用の
エネルギーＵによる系全体のエネルギーの増加を最小に
するため、電子６３は各原子６０に局在するようになっ
て、同図のような基底状態になる。

【００２５】図１４の基底状態と図１５の励起状態との
間にはクーロン相互作用のエネルギーＵからなるエネル
ギーギャップが存在するので、上述の関係が成立すると
き、基底状態に外部電界を加えても電子状態は変化しな
い（電子は移動しない）ので、系は絶縁相となる。これ
がモット絶縁体である。また、各原子の電子数は奇数で
あるからスピンの自由度が残ることになる。

【００２６】次に、モット絶縁体が絶縁相から金属相へ
転移する原理について説明する。図１６に示すように、
図１４の状態にある原子配列の特定の原子６０（例えば
左から２番目）に外部から過剰な電子６３Ａを付加した
とする。図１４の基底状態のエネルギーをＥ０とする
と、図１６の状態のエネルギーはＥ０＋Ｕと表される。
ここで、図１７に示すように、上述の電子６３Ａを付加
した原子６０（左から２番目）の下向きスピンの電子６
３が隣の原子６０（例えば左から３番目）に飛び移った
状態を考えると、この状態におけるエネルギーもＥ０＋
Ｕで表される。したがって、図１６の状態と図１７の状
態との間にはエネルギー差がないことになり、過剰な電
子は隣接する原子に自由に移動することができるように
なるので、系は金属相になる。このように、過剰な電子
を外部から付加することにより、モット絶縁体を絶縁相
から金属相へ相転移させることができるようになる。そ
れゆえ、モット絶縁体を用いて金属−絶縁相転移を生じ
させることにより、スイッチング作用を得ることがで
き、このスイッチング作用を利用すれば浮遊ゲートに対
してキャリアの注入又は放出を行わせることが可能とな
る。

【００２７】次に、上述の原理を基に、図面を参照し
て、この発明の実施の形態について説明する。説明は実
施例を用いて具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体記憶装置の
構成を示す断面図、図２は図１のＡ−Ａ矢視断面図、図
３は図１のＢ−Ｂ矢視断面図、図４は同半導体記憶装置
に用いられるモット絶縁体が金属相に相転移した場合の
等価回路を示す図、図５は同モット絶縁体が絶縁相に相
転移した場合の等価回路を示す図、また、図６〜図１０
は同半導体記憶装置の製造方法を工程順に示す工程図で
ある。この例の半導体記憶装置は、図１〜図３に示すよ
うに、例えばＰ型シリコン基板１の表面には選択的に周
知のＬＯＣＯＳ(Local Oxidation Of Silicon)法等によ
り素子分離膜となるシリコン酸化膜２が形成され、この
シリコン酸化膜２により囲まれた活性領域にはＮ型ソー
ス領域３及びドレイン領域４（図１では見えない）が形
成されている。Ｎ型ソース領域３とＮ型ドレイン領域４
との間のチャネル領域上にはゲート絶縁膜となる膜厚が
６〜８ｎｍのシリコン酸化膜（ゲート酸化膜）５が形成
されて、このゲート酸化膜５上には多結晶シリコンから
なる浮遊ゲート６が設けられると共に、この浮遊ゲート
６上にはシリコン酸化膜等からなる層間絶縁膜１１を介
して、多結晶シリコンからなる制御ゲート１２が設けら
れている。この制御ゲート１２上にはタングステンシリ
サイド等からなる制御電極１３が設けられ、またＮ型ソ
ース領域３及びドレイン領域４にはそれぞれアルミニウ
ム等からなるソース電極１４及びドレイン電極１５が設
けられている。そして、全体はシリコン酸化膜等からな
る保護絶縁膜１６により覆われて、ＭＯＳ型トランジス
タが形成されている。

【００２８】Ｐ型シリコン基板１上で、かつ浮遊ゲート
６に一部分が接するように、金属相におけるキャリアが
電子であるモット絶縁体７として、膜厚が１３０〜１５
０ｎｍの例えばＮｄ_{（２−ｘ）}Ｃｅ_ｘＣｕＯ_４（０〈ｘ
〈０．１８）（ネオジウム・セリウ ム・銅酸化物）か
らなる薄膜が設けられ、このモット絶縁体７上にはタン
グステンシリサイド等からなる書き込み又は消去用ゲー
ト８が設けられている。

【００２９】モット絶縁体７とＰ型シリコン基板１との
界面には、後述するように情報の書き込み又は消去を行
うために、浮遊ゲート６に対して電子の注入又は放出を
行う場合のみに、深さが１〜２ｎｍの電子反転層１７が
誘起されて形成される。したがって、情報の書き込み又
は消去を行わない場合は、電子反転層１７は発生してい
ない。

【００３０】次に、この例の半導体記憶装置の制御方法
について説明する。まず、情報の書き込み又は消去を行
うために初期状態を設定する。Ｐ型シリコン基板１、Ｎ
型ソース領域３及びドレイン領域４を共に接地（ソース
電圧Ｖｓ＝ドレイン電圧Ｖｄ＝０Ｖ）し、書き込み又は
消去用ゲート８に１２〜１５Ｖを印加すると、モット絶
縁体７とＰ型シリコン基板１との界面には、深さが１〜
２ｎｍの電子反転層１７が誘起されて形成される。そし
て、この電子反転層１７の電子はモット絶縁体７内に移
動して、このモット絶縁体７内で過剰電子として振る舞
う。

【００３１】それゆえ、前述したモット転移の原理に基
づいて、モット絶縁体７は電子反転層１７と接する部分
が絶縁相から金属相へと相転移する。ここで、金属相は
オン状態のスイッチング素子として働く。この結果、そ
の金属相を通じて浮遊ゲート６とＰ型シリコン基板１と
が導通（短絡）するようになる。図４は、上述のように
モット絶縁体７が金属相へと相転移した場合のこの例の
半導体記憶装置の等価回路を示している。

【００３２】次に、情報の書き込みを行う場合の動作に
ついて説明する。上述のような初期状態で、制御電極１
３を通じて制御ゲート１２に８〜１０Ｖの制御ゲート電
圧Ｖｃｇを印加すると、電子反転層１７の電子はモット
絶縁体７の金属相を通じて浮遊ゲート６に注入される。
したがって、浮遊ゲート６に対して情報の書き込みが行
われることになる。この場合、浮遊ゲート６と制御ゲー
ト１２との間の容量をＣ、ＭＯＳ型トランジスタのしき
い値電圧をＶｔｈとすると、浮遊ゲート６に注入される
電子の電荷量Ｑは次式で示される。 Ｑ＝Ｃ（Ｖｃｇ−Ｖｔｈ） （１）

【００３３】このように、この例の構成によれば、情報
の書き込みを行うために、浮遊ゲート６に対して電子の
注入を行う場合、ゲート酸化膜５を通じてではなく、モ
ット絶縁体７の金属相を通じて電子を注入することが特
徴になっている。

【００３４】次に、情報の消去を行う場合の動作につい
て説明する。上述のように浮遊ゲート６に電子が注入さ
れている状態で、制御電極１３を通じて制御ゲート１２
に−８〜−１０Ｖの制御ゲート電圧Ｖｃｇを加えると、
浮 遊ゲート６の電子はモット絶縁体７の金属相を通じ
てＰ型シリコン基板１へ放出される。したがって、浮遊
ゲート６に対して情報の消去が行われることになる。

【００３５】このように、この例によれば、情報の消去
を行うために、浮遊ゲート６に対して電子の放出を行う
場合、上述のように電子の注入を行う場合と同様に、ゲ
ート酸化膜５を通じてではなく、モット絶縁体７の金属
相を通じて電子を放出することが特徴になっている。

【００３６】次に、浮遊ゲート６から電子が放出された
状態で、書き込み又は消去用ゲート８を接地すると、電
子反転層１７は消滅する。それゆえ、前述したモット転
移の原理に基づいて、モット絶縁体７は金属相から絶縁
相へと相転移する。ここで、絶縁相はオフ状態のスイッ
チング素子として働く。この結果、その絶縁相を介して
浮遊ゲート６とＰ型シリコン基板１との間は絶縁される
ようになる。したがって、浮遊ゲート６は周囲から完全
に絶縁されるので、浮遊ゲート６内の電子の電荷量は変
化しない。図５は、上述のようにモット絶縁体７が絶縁
相へと相転移した場合この例の半導体記憶装置の等価回
路を示している。

【００３７】次に、図６〜図１０を参照して、同半導体
記憶装置の製造方法について工程順に説明する。なお、
図６〜図１０において、（ａ）は図１の断面図に相当し
た断面図を示し、（ｂ）は図２の断面図に相当した断面
図を示し、（ｃ）は図３の断面図に相当した断面図を示
している。まず、図６（ａ）〜（ｃ）に示すように、例
えばＰ型シリコン基板１の表面に周知のＬＯＣＯＳ法等
により、素子分離膜となるシリコン酸化膜２を選択的に
形成した後、このシリコン酸化膜２により囲まれた活性
領域上に膜厚が６〜８ｎｍのシリコン酸化膜（ゲート酸
化膜）５を熱酸化法により形成する。

【００３８】次に、図７（ａ）〜（ｃ）に示すように、
ＣＶＤ(Chemical Vapor Deposition)法等により、全面
に多結晶シリコン膜を成膜した後、この多結晶シリコン
膜をフォトリソグラフィ法によりパターニングして、ゲ
ート酸化膜５上に浮遊ゲート６を形成する。次に、浮遊
ゲート６を用いたセルフアライン法により燐等のＮ型不
純物をイオン注入して、Ｎ型ソース領域３及びドレイン
領域４を形成する。

【００３９】次に、図８（ａ）〜（ｃ）に示すように、
ゲート酸化膜５の一部をエッチングしてＰ型シリコン基
板１を露出した後、ＣＶＤ法等により全面に、金属相に
おけるキャリアが電子であるモット絶縁体７として、膜
厚が１３０〜１５０ｎｍの例えば、Ｎｄ_{（２−ｘ）}Ｃｅ
_ｘＣｕＯ_４（０〈ｘ〈０．１８）（ネオジュウム・セリ
ウム・ 銅酸化物）からなる薄膜を成膜する。次に、こ
のモット絶縁体７からなる薄膜を、一部分が浮遊ゲート
６に接すると共に、他部分がＰ型シリコン基板１に接す
る形状にパターニングする。

【００４０】次に、図９（ａ）〜（ｃ）に示すように、
ＣＶＤ法等により全面にシリコン酸化膜を成膜して層間
絶縁膜１１を形成した後、この層間絶縁膜１１の一部分
をエッチングにより除去してモット絶縁体７を露出す
る。次に、ＣＶＤ法等によりこのモット絶縁体７上にタ
ングステンシリサイド等からなる書き込み又は消去用ゲ
ート８を形成する。

【００４１】次に、図１０（ａ）〜（ｃ）に示すよう
に、ＣＶＤ法等により全面に多結晶シリコン膜を成膜し
た後、この多結晶シリコン膜をパターニングして、浮遊
ゲート６上に層間絶縁膜１１を介して制御ゲート１２を
形成する。次に、この制御ゲート１２上にタングステン
シリサイド等からなる制御電極１３を形成する。次に、
Ｎ型ソース領域３及びドレイン領域４にそれぞれアルミ
ニウム等からなるソース電極１４及びドレイン電極１５
を形成し、全面をシリコン酸化膜等からなる保護絶縁膜
１６により覆うことにより、この例の半導体記憶装置を
完成させる。

【００４２】このように、この例によれば、浮遊ゲート
６に一部分が接すると共に他部分がＰ型シリコン基板１
に接するようにモット絶縁体７を設け、このモット絶縁
体７に金属−絶縁相転移を生じさせて、浮遊ゲート６に
対してキャリアである電子の注入又は放出を行う場合、
ゲート酸化膜５を通じてではなく、モット絶縁体７の金
属相を通じてキャリアの注入又は放出を行うので、ゲー
ト絶縁膜に影響を与えることなく書き込み又は消去を繰
り返えすことができる。また、ＭＯＳ型トランジスタの
しきい値電圧を決定する浮遊ゲート６内のキャリアの電
荷量の制御を、制御ゲート１２に対して印加する電圧の
みで行うので、制御要因が少なくなるため、容易に制御
することができる。また、情報の書き込み又は消去にホ
ットキャリアを利用しないので、ソース領域とドレイン
領域との間にチャネル電流を流す必要がなくなるため、
無駄な消費電流は流れない。したがって、ゲート絶縁膜
の劣化を防止すると共に、浮遊ゲート内のキャリアの電
荷量を正確に制御することができ、さらに書き込み時の
消費電力を不要にすることができる。

【００４３】◇第２実施例 図１１は、この発明の第２実施例である半導体記憶装置
の構成を示す断面図である。この例の半導体記憶装置の
構成が、上述した第１実施例の構成と大きく異なるとこ
ろは、層間絶縁膜と接しているモット絶縁体との界面に
金属−絶縁体相転移を発生させて、これによる金属相を
通じてキャリアの注入又は放出を行わせるようにした点
である。この例の半導体記憶装置は、図１１に示すよう
に、膜厚が６〜８ｎｍのゲート酸化膜５上で、浮遊ゲー
ト６に一部分が接すると共に、他部分が多結晶シリコン
からなる外部回路接続用導体２１に接するようにモット
絶縁体２０からなる薄膜が設けられている。この例で
は、モット絶縁体２０としては金属相におけるキャリア
がホールである材料が用いられ、膜厚が１１０〜１５０
ｎｍの例えばＹＢａ _２Ｃｕ_３Ｏ_７（イットリウム・バリ
ウム・銅酸化物）、Ｂｉ_２Ｓｒ_２ＣａＣｕ_２Ｏ_８（ ビ
スマス・ストロンチウム・カルシウム・銅酸化物）、Ｌ
ａ_{（２−ｘ）}Ｓｒ_ｘＣｕＯ_４ （ランタン・ストロンチ
ウム・銅酸化物）等が用いられている。

【００４４】モット絶縁体２０上には層間絶縁膜１１を
介してタングステンシリサイド等からなる書き込み又は
消去用ゲート２２が設けられると共に、外部回路接続用
導体２１上にはタングステンシリサイド等からなるオー
ミック電極２３が設けられている。モット絶縁体２０と
層間絶縁膜１１との界面には、後述するように情報の書
き込み又は消去を行うために、浮遊ゲート６に対して電
子の注入又は放出を行う場合のみに、ホールが誘起され
てモット絶縁体２０は金属相に相転移する。

【００４５】この例の半導体記憶装置を製造するには、
第１実施例と略同じ製造工程を経ることにより製造する
ことができる。これ以外は、上述した第１実施例と略同
じである。それゆえ、図１１において、図１〜図３の構
成部分と対応する各部には、同一の番号を付してその説
明を省略する。

【００４６】次に、この例の半導体記憶装置の制御方法
について説明する。まず、情報の書き込み又は消去を行
うために初期状態を設定する。Ｐ型シリコン基板１、Ｎ
型ソース領域３及びドレイン領域４を共に接地し、書き
込み又は消去用ゲート２２に−１０〜−１３Ｖを加える
と、モット絶縁体２０と層間絶縁膜１１との表面には、
ホールが誘起されてモット絶縁体２０は金属相に相転移
する。そして、そのホールはモット絶縁体２０内で過剰
ホールとして振る舞う。それゆえ、第１実施例の場合と
同様に前述したモット転移の原理に基づいて、モット絶
縁体２０は絶縁相から金属相へと相転移することによ
り、金属相はオン状態のスイッチング素子として働い
て、その金属相を通じて浮遊ゲート６と外部回路接続用
導体２１とが導通するようになる。

【００４７】次に、情報の書き込みを行う場合の動作に
ついて説明する。上述のような初期状態で、制御電極１
３を通じて制御ゲート１２に−８〜−１０Ｖの制御ゲー
ト電圧Ｖｃｇを加え、オーミック電極２３を通じて外部
回路接続用導体２１に電圧Ｖ１を印加すると、モット絶
縁体２０のホールは浮遊ゲート６に注入される。したが
って、浮遊ゲート６に対して情報の書き込みが行われる
ことになる。この場合、浮遊ゲート６に注入されるホー
ルの電荷量Ｑは次式で示される。 Ｑ＝Ｃ（Ｖｃｇ−Ｖ１） （２）

【００４８】次に、情報の消去を行う場合の動作につい
て説明する。上述のように浮遊ゲート６にホールが注入
されている状態で、制御電極１３を通じて制御ゲート１
２に８〜１０Ｖの制御ゲート電圧Ｖｃｇを加えると、浮
遊ゲート６のホールはモット絶縁体２０の金属相を通じ
て外部回路接続用導体２１から外部回路へ放出される。
したがって、浮遊ゲート６に対して情報の消去が行われ
ることになる。

【００４９】このように、この例によれば、情報の書き
込み又は消去を行うために、浮遊ゲート６に対してホー
ルの注入又は放出を行う場合、ゲート酸化膜５を通じて
ではなく、モット絶縁体２０の金属相を通じてホールの
注入又は放出を行うことが特徴になっている。

【００５０】次に、浮遊ゲート６からホールが放出され
た状態で、書き込み又は消去用電極２２を接地するとモ
ット絶縁体２０内のホールは消滅する。それゆえ、前述
したモット転移の原理に基づいて、モット絶縁体２０は
金属相から絶縁相へと相転移することにより、金属相は
オフ状態のスイッチング素子として働いて、その絶縁相
を介して浮遊ゲート６と外部回路接続用導体２１との間
は絶縁されるようになる。したがって、浮遊ゲート６は
周囲から完全に絶縁されるので、浮遊ゲート６内のホー
ルの電荷量は変化しない。

【００５１】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。

【００５２】◇第３実施例 図１２は、この発明の第３実施例である半導体記憶装置
の構成を示す断面図である。この例の半導体記憶装置の
構成が、上述した第２実施例の構成と大きく異なるとこ
ろは、浮遊ゲート上に設けたモット絶縁体と層間絶縁膜
との界面に金属−絶縁体相転移を発生させて、これによ
る金属相を通じてキャリアの注入又は放出を行わせるよ
うにした点である。この例の半導体記憶装置は、図１２
に示すように、ゲート酸化膜５上に、それぞれ浮遊ゲー
ト６、モット絶縁体２５及び制御ゲート１２が順次に積
層されて設けられている。また、浮遊ゲート６上のモッ
ト絶縁体２５の側端には層間絶縁膜１１を介して、書き
込み又は消去用ゲート２６が設けられている。

【００５３】この例の半導体記憶装置の制御方法は、ま
ず、情報の書き込み又は消去を行うために次のように初
期状態を設定する。すなわち、Ｐ型シリコン基板１、Ｎ
型ソース領域３及びドレイン領域４を共に接地し、書き
込み又は消去用ゲート２６に−１０〜−１３Ｖを加え
て、モット絶縁体２５の側端と層間絶縁膜１１との界面
にホールを誘起してモット絶縁体２５を金属相に相転移
させる。この結果、その金属相を通じて浮遊ゲート６と
制御ゲート１２とが導通するようになる。次に、情報の
書き込みを行う場合は、上述のような初期状態で、制御
電極１３を通じて制御ゲート１２に−８〜−１０Ｖの制
御ゲート電圧Ｖｃｇを印加すると、モット絶縁体２５の
ホールは浮遊ゲート６に注入される。この場合、ゲート
酸化膜５の容量をＣｏｘとすると、浮遊ゲート６に注入
されるホールの電荷量Ｑは次式で示される。 Ｑ＝Ｃｏｘ（Ｖｃｇ−Ｖｔｈ） （３）

【００５４】次に、情報の消去を行う場合は、制御電極
１３を通じて制御ゲート１２に８〜１０Ｖの制御ゲート
電圧Ｖｃｇを印加すると、浮遊ゲート６のホールはモッ
ト絶縁体２５の金属相を通じて放出される。次に、書き
込み又は消去用ゲート２６を接地するとモット絶縁体２
５内のホールは消滅するので、モット絶縁体２５は金属
相から絶縁相へと相転移する。したがって、浮遊ゲート
６は周囲から完全に絶縁されるので、浮遊ゲート６内の
ホールの電荷量は変化しない。

【００５５】このように、この例の構成によっても、第
２実施例において述べたのと略同様な効果を得ることが
できる。

【００５６】◇第４実施例 図１３は、この発明の第４実施例である半導体記憶装置
の構成を示す断面図である。この例の半導体記憶装置の
構成が、上述した第３実施例の構成と大きく異なるとこ
ろは、浮遊ゲート上以外に設けたモット絶縁体と層間絶
縁膜との界面に金属−絶縁体相転移を発生させて、これ
による金属相を通じてキャリアの注入又は放出を行わせ
るようにした点である。この例の半導体記憶装置は、図
１３に示すように、ゲート酸化膜５上に浮遊ゲート６が
設けられると共に、この浮遊ゲート６上に層間絶縁膜１
１を介して制御ゲート１２が設けられ、浮遊ゲート６及
び制御ゲート１２の側端には膜厚が２５０〜３２０μｍ
のモット絶縁体３０が設けられている。また、モット絶
縁体３０には書き込み又は消去用ゲート３１が設けられ
ている。

【００５７】この例の半導体記憶装置の制御方法は、ま
ず、第３実施例と略同様に、Ｐ型シリコン基板１、Ｎ型
ソース領域３及びドレイン領域４を共に接地し、書き込
み又は消去用ゲート３１に−１０〜−１３Ｖを加えて、
モット絶縁体３０と層間絶縁膜１１との界面にホールを
誘起させて初期状態を設定する。この結果、モット絶縁
体３０は金属相に相転移し、その金属相を通じて浮遊ゲ
ート６と制御ゲート１２とが導通するようになる。次
に、情報の書き込みを行う場合は、上述のような初期状
態で、制御電極１３を通じて制御ゲート１２に−８〜−
１０Ｖの制御ゲート電圧Ｖｃｇを印加すると、モット絶
縁体３０のホールは浮遊ゲート６に注入される。この場
合、浮遊ゲート６に注入されるホールの電荷量Ｑは、前
述の（３）式で示される。

【００５８】次に、情報の消去を行う場合は、制御電極
１３を通じて制御ゲート１２に８〜１０Ｖの制御ゲート
電圧Ｖｃｇを印加すると、浮遊ゲート６のホールはモッ
ト絶縁体３０の金属相を通じて放出される。次に、書き
込み又は消去用ゲート３１を接地するとモット絶縁体３
０内のホールは消滅するので、モット絶縁体３０は金属
相から絶縁相へと相転移する。したがって、浮遊ゲート
６は周囲から完全に絶縁されるので、浮遊ゲート６内の
ホールの電荷量は変化しない。

【００５９】このように、この例の構成によっても、第
３実施例において述べたのと略同様な効果を得ることが
できる。

【００６０】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、各実施
例ではモット絶縁体として、金属相におけるキャリアが
電子又はホールである材料を用いる例で説明したが、各
実施例ともいずれの種類のモット絶縁体を用いることが
できる。

【００６１】また、ゲート酸化膜は、酸化膜（Oxide Fi
lm）に限らず、窒化膜（Nitride Film）でも良く、ある
いは、酸化膜と窒化膜との２重膜構成でも良い。つま
り、ＭＩＳ型トランジスタである限り、ＭＯＳ型トラン
ジスタに限らず、ＭＮＳ（Metal Nitride Semiconducto
r）型トランジスタでも良く、あるいは、ＭＮＯＳ（Met
al Nitride Oxide Semiconductor）型トランジスタでも
良い。また、層間絶縁膜としては、酸化膜に限らず、Ｂ
ＳＧ(Boro-Silicate Glass)膜、ＰＳＧ（Phospho-Silic
ate Glass）膜、ＢＰＳＧ（Boro-Phospho-Silicate Gla
ss）膜などを用いることができる。

【００６２】また、各半導体領域の導電型はＰ型とＮ型
とを逆にすることができる。すなわち、Ｎチャネル型に
限らずＰチャネル型のＭＩＳ型トランジスタに対しても
適用できる。また、各絶縁膜、導電膜等の膜厚、成膜方
法等は一例を示したものであり、用途、目的などによっ
て変更することができる。

【００６３】

【発明の効果】以上説明したように、この発明の半導体
記憶装置によれば、浮遊ゲートに少なくとも一部分が接
するように金属−絶縁相転移が可能な材料からなる薄膜
を設け、この薄膜に金属−絶縁相転移を生じさせて、浮
遊ゲートに対してキャリアの注入又は放出を行う場合、
ゲート絶縁膜を通じてではなく、相転移した金属相を通
じてキャリアの注入又は放出を行うので、ゲート絶縁膜
に影響を与えることなく書き込み又は消去を繰り返えす
ことができる。また、ＭＩＳ型トランジスタのしきい値
電圧を決定する浮遊ゲート内のキャリアの電荷量の制御
を、制御ゲートに対して印加する電圧のみで行うので、
制御要因が少なくなるため、容易に制御することができ
る。また、情報の書き込み又は消去にホットキャリアを
利用しないので、ソース領域とドレイン領域との間にチ
ャネル電流を流す必要がなくなるため、無駄な消費電流
は流れない。したがって、ゲート絶縁膜の劣化を防止す
ると共に、浮遊ゲート内のキャリアの電荷量を正確に制
御することができ、さらに書き込み時の消費電力を不要
にすることができる。

【図面の簡単な説明】

【図１】この発明の第１実施例である半導体記憶装置の
構成を示す断面図である。

【図２】図１のＡ−Ａ矢視断面図である。

【図３】図１のＢ−Ｂ矢視断面図である。

【図４】同半導体記憶装置に用いられるモット絶縁体が
金属相に相転移した場合の等価回路を示す図である。

【図５】同半導体記憶装置に用いられるモット絶縁体が
絶縁相に相転移した場合の等価回路を示す図である。

【図６】同半導体記憶装置の製造方法を工程順に示す工
程図である。

【図７】同半導体記憶装置の製造方法を工程順に示す工
程図である。

【図８】同半導体記憶装置の製造方法を工程順に示す工
程図である。

【図９】同半導体記憶装置の製造方法を工程順に示す工
程図である。

【図１０】同半導体記憶装置の製造方法を工程順に示す
工程図である。

【図１１】この発明の第２実施例である半導体記憶装置
の構成を示す断面図である。

【図１２】この発明の第３実施例である半導体記憶装置
の構成を示す断面図である。

【図１３】この発明の第４実施例である半導体記憶装置
の構成を示す断面図である。

【図１４】同半導体記憶装置に用いられるモット絶縁体
のモット転移の原理を説明するための図である。

【図１５】同半導体記憶装置に用いられるモット絶縁体
のモット転移の原理を説明するための図である。

【図１６】同半導体記憶装置に用いられるモット絶縁体
のモット転移の原理を説明するための図である。

【図１７】同半導体記憶装置に用いられるモット絶縁体
のモット転移の原理を説明するための図である。

【図１８】従来の半導体記憶装置において情報の書き込
みを行う場合の動作を説明する図である。

【図１９】同半導体記憶装置のＣ−Ｃ矢視ラインに沿っ
たエネルギーバンドを示す図である。

【図２０】従来の半導体記憶装置において情報の消去を
行う場合の動作を説明する図である。

【図２１】同半導体記憶装置のＤ−Ｄ矢視ラインに沿っ
たエネルギーバンドを示す図である。

【符号の説明】

１ Ｐ型シリコン基板 ２ シリコン酸化膜（素子分離膜） ３ Ｎ型ソース領域 ４ Ｎ型ドレイン領域 ５ ゲート酸化膜（ゲート絶縁膜） ６ 浮遊ゲート（フローティングゲート） ７、２０、２５、３０ モット絶縁体 ８、２２、２６、３１ 書き込み又は消去用ゲート １１ 層間絶縁膜 １２ 制御ゲート（コントロールゲート） １３ 制御電極 １４ ソース電極 １５ ドレイン電極 １６ 保護絶縁膜 １７ 電子反転層 ２１ 外部回路接続用導体 ２３ オーミック電極

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上にゲート絶縁膜を介して浮
   遊ゲートが設けられると共に、該浮遊ゲート上に層間絶
   縁膜を介して制御ゲートが設けられ、前記浮遊ゲートに
   対してキャリアの注入又は放出を行って情報の書き込み
   又は消去を行う半導体記憶装置であって、 前記浮遊ゲートに対して、金属−絶縁相転移を利用して
   前記キャリアの注入又は放出を行うように構成されてい
   ることを特徴とする半導体記憶装置。
2. 【請求項２】 半導体基板上にゲート絶縁膜を介して浮
   遊ゲートが設けられると共に、該浮遊ゲート上に層間絶
   縁膜を介して制御ゲートが設けられ、前記浮遊ゲートに
   対してキャリアの注入又は放出を行って情報の書き込み
   又は消去を行う半導体記憶装置であって、 前記浮遊ゲートに一部分が接するように、前記キャリア
   の注入又は放出を行う金属−絶縁相転移が可能な材料か
   らなる薄膜が設けられたことを特徴とする半導体記憶装
   置。
3. 【請求項３】 前記薄膜の他部分が前記半導体基板に接
   するように設けられ、前記薄膜上に書き込み又は消去用
   ゲートが設けられたことを特徴とする請求項２記載の半
   導体記憶装置。
4. 【請求項４】 前記薄膜の他部分に接するように外部回
   路接続用導体が設けられ、前記薄膜上に層間絶縁膜を介
   して書き込み又は消去用ゲートが設けられたことを特徴
   とする請求項２記載の半導体記憶装置。
5. 【請求項５】 前記薄膜の他部分に接するように前記制
   御ゲートが設けられ、前記薄膜に層間絶縁膜を介して書
   き込み又は消去用ゲートが設けられたことを特徴とする
   請求項２記載の半導体記憶装置。
6. 【請求項６】 前記薄膜の他部分に接するように前記制
   御ゲートが設けられ、前記薄膜に書き込み又は消去用ゲ
   ートが設けられたことを特徴とする請求項２記載の半導
   体記憶装置。
7. 【請求項７】 前記情報の書き込み又は消去時に、前記
   書き込み又は消去用ゲートに制御電圧を印加して前記薄
   膜と前記半導体基板との界面に発生させたキャリアによ
   り前記薄膜を金属相に相転移させ、該金属相を通じて前
   記浮遊ゲートに対してキャリアの注入又は放出を行うよ
   うに構成されていることを特徴とする請求項３記載の半
   導体記憶装置。
8. 【請求項８】 前記情報の書き込み又は消去時に、前記
   書き込み又は消去用ゲートに制御電圧を印加して前記薄
   膜と前記層間絶縁膜との界面に発生させたキャリアによ
   り前記薄膜を金属相に相転移させ、該金属相を通じて前
   記浮遊ゲートに対してキャリアの注入又は放出を行うよ
   うに構成されていることを特徴とする請求項４、５又は
   ６記載の半導体記憶装置。
9. 【請求項９】 前記金属−絶縁相転移が可能な材料が、
   モット絶縁体からなることを特徴とする請求項２乃至８
   のいずれか１に記載の半導体記憶装置。