TWI517297B - 具有多晶矽層間電荷捕捉結構之浮動閘極記憶體裝置 - Google Patents

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Description

具有多晶矽層間電荷捕捉結構之浮動閘極記憶體裝置
本發明主張2008年4月14日申請之美國臨時專利申請案第61/124,652號之優先權，且納入本文作為參考。
本發明與另一美國申請案相關，其名稱為”CHARGE TRAPPING DEVICES WITH FIELD DISTRIBUTION LAYER OVER TUNNELING BARRIER”，申請號11/756,559，申請日為2007年5月31號，在此提供為參考資料。
本發明係關於非揮發記憶體裝置技術，特別係關於適用於快閃記憶體及製造快閃記憶體裝置的方法。
快閃記憶體技術包括將電荷儲存在通道與場效電晶體閘極之間的記憶胞。所儲存的電荷會影響電晶體的臨界電壓，且臨界電壓會根據所儲存電荷改變而可以用來感測指示資料。
其中一種非常慣用的電荷儲存記憶胞被稱為一浮動閘極記憶胞。在一浮動閘極記憶胞中，一個例如是多晶矽的導體材料被形成於一穿隧阻障結構之上作為一浮動閘極，一多晶矽層間介電層形成於浮動閘極之上以使其與記憶胞中的字元線或是控制閘極隔離。此浮動閘極的形狀係設計為在通道與浮動閘極之間具有較高的電壓耦合比例，如此施加在控制閘極上的電壓可以產生一較強的電場通過穿隧阻障結構。舉例而言，浮動閘極可以使用一T形或是U形，其可以導致在控制閘極與浮動閘極之間相較於通道與浮動閘極之間具有較大的表面區域，因此在控制閘極與浮動閘極之間產生一較大的電容值。雖然此技術獲得顯著的成功，但是隨著記憶胞的尺寸及記憶胞之間的距離逐漸縮小，因為相鄰浮動閘極之間的干擾問題造成了此浮動閘極技術的表現開始劣化。
另一種型態的記憶胞是根基於使用一介電電荷捕捉結構將電荷儲存在通道與場效電晶體閘極之間的記憶胞。在此型態的記憶胞中，一介電電荷捕捉結構是形成於隔離此介電電荷捕捉結構與通道的穿隧阻障結構之上，且一頂介電層是形成於此介電電荷捕捉結構之上以隔離其與字元線或是控制閘極。一種稱為矽-氧化物-氮化物-氧化物-矽(SONOS)型態記憶胞是此種裝置的代表。
在使用介電電荷捕捉結構的記憶胞中，因為設計中沒有牽涉到耦合比例的工程問題，此裝置可以是平面的。因為是平面的結構，且相鄰記憶胞間具有很少的耦合，使用介電電荷捕捉結構的記憶胞被預測在製程最小特徵尺寸演進到45奈米以下時可以取代浮動閘極結構。
最近發現即使是矽-氧化物-氮化物-氧化物-矽(SONOS)型態記憶胞在製程最小特徵尺寸演進到45奈米以下時，其表現也是會劣化。特別是，在此介電電荷捕捉結構因為記憶胞邊緣區域彎曲的電場導致一較低的臨界電壓，而記憶胞靠近通道中央區域具有一較大的臨界電壓，所以會造成在通道寬度方向上的不均勻電荷注入。此邊緣區域的較低臨界電壓會導致表現的劣化。由相同發明人及申請人所提出之名稱為”CHARGE TRAPPING DEVICES WITH FIELD DISTRIBUTION LAYER OYER TUNNELING BARRIER”，申請號11/756,559，申請日為2007年5月31號(公開號2008-0116506)，揭露了結合稱為場分布層之一浮動閘極結構與介於控制閘極與浮動閘極結構之間的一電荷捕捉層。
因此，有必要於沿著通道寬度方向上維持一更平穩的臨界電壓，即使是在沿著通道寬度方向上的電荷捕捉結構具有一不均勻的電荷濃度之情況下。
本發明係關於非揮發記憶體裝置技術，特別係關於非揮發記憶體裝置其包含一浮動閘極係介於一第一穿隧阻障結構與包含一第二穿隧阻障結構與浮動閘極連接的介電電荷捕捉結構之間，其中穿隧阻障結構是非對稱的。此第二穿隧阻障結構經過工程設計相較於該第一穿隧阻障結構而言，具有不同的電子穿隧機率函數，舉例而言，可以利用能隙工程及/或不同的材料或是材料厚度，以幫助電子自浮動閘極移動到介電電荷捕捉層，然而卻可以防止電子自介電電荷捕捉層經過浮動閘極而穿隧到半導體主體之中。此浮動閘極將介電電荷捕捉層所影響電荷分佈的電場更均勻的分佈於通道之中，在即使是沿著通道寬度方向上的電荷捕捉結構中具有不均勻電荷濃度情況下，也可以導致沿著通道寬度方向上之一導電層下方的一個更穩定之臨界電壓。浮動閘極與介電電荷捕捉結構的組合可以使得包含平面浮動閘極的記憶胞，降低於一緊密陣列中相鄰裝置之間的干擾。此外，此浮動閘極與介電電荷捕捉結構的組合，也可以將第一和第二穿隧阻障結構安排成大部分的電荷會被此組合捕捉於此介電電荷捕捉層中相對較深的陷阱內，於一高密度快閃記憶體中提供較佳的資料保存能力。
因此，根據本發明之一實施例，包含一記憶胞包括一源極區域與一汲極區域並由一通道區域所分隔。一第一穿隧阻障結構置於該通道區域上方，其厚度及介電特性可以建立一穿隧機率函數。一浮動閘極置於該第一穿隧阻障結構及該通道區域之上，一第二穿隧阻障結構於該浮動閘極之上，一電荷捕捉介電層於該第二穿隧阻障結構之上，以及一頂介電結構置於該電荷捕捉介電層之上，一頂導電層置於該頂介電結構之上而作為閘極。根據本發明實施例之記憶胞，此第二穿隧阻障結構具有厚度及介電特性，是使得其相較於第一穿隧阻障結構當施加偏壓以對該記憶胞進行程式化及抹除時，具有更佳的穿隧電流導體效率。即，此第二穿隧阻障結構相較於第一穿隧阻障結構在一給定偏壓條件下具有較高的穿隧機率。在此情況下，隨著記憶胞的製程及相鄰記憶胞之間的距離縮小，當施加偏壓以對該記憶胞進行程式化及抹除時，此記憶胞內的電荷自此浮動閘極流至此介電電荷捕捉層，其中這些電荷可以對導致不好的資料保存問題之電荷洩漏免疫。
本發明亦揭露一種包含此處所描述記憶胞之積體電路記憶體裝置。
本發明亦揭露一種製造此處所描述記憶胞之方法，包括形成一第一穿隧阻障結構置於一半導體基板的表面上，形成一浮動閘極於該第一穿隧阻障結構之上，形成一第二穿隧阻障結構於該浮動閘極表面之上，形成一電荷捕捉介電層於該第二穿隧阻障結構之上，形成一頂介電結構於該電荷捕捉介電層之上，以及形成一頂導電層於該頂介電結構。此第二穿隧阻障結構如同之前所描述過的具有與第一穿隧阻障結構不同的特性。藉由離子佈植於基板中，形成一源極區域與一汲極區域並由一通道區域所分隔，且此通道係位於穿隧阻障結構之下。
一種此處所描述之記憶胞，基本上是浮動閘極與能隙工程矽-氧化物-氮化物-氧化物-矽(SONOS)電荷捕捉裝置的組合。並不像傳統的快閃記憶體結構一般，一電荷捕捉裝置(BE-SONOS)被製造於浮動閘極之上以取代多晶矽層間介電層。一個具有非常薄的多晶矽(小於5奈米)平面浮動閘極結構可以被提供，以產生傳統結構無法提供的間距尺寸。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
本發明各實施例之詳細說明請一併參考第1至28圖。
第1圖為一種習知矽-氧化物-氮化物-氧化物-矽(SONOS)型態記憶胞之基本結構。此記憶胞係形成於一半導體基板10上，其具有一第一摻雜區域做為一源極終端11與一第二摻雜區域做為一汲極終端12。一控制閘極13係形成於一電荷捕捉結構之上，此電荷捕捉結構包含一底穿隧阻障結構14、一電荷捕捉介電層15及一頂穿隧阻障結構16。此記憶胞的通道是在半導體基板內10介於第一摻雜區域11與第二摻雜區域12之間的區域。第1圖所顯示的尺寸L通常被稱為通道長度L，因為電流會沿著通道內的這個方向上在源極與汲極之間流動。第1圖所示之矽-氧化物-氮化物-氧化物-矽(SONOS)型態記憶胞通常被組態為一種NAND陣列組態，其中此陣列中的一行包括一組串聯安排於一地接點與一整體位元線接點的記憶胞。
第2圖為一種習知基本NAND陣列組態之矽-氧化物-氮化物-氧化物-矽(SONOS)型態記憶胞沿著通道寬度方向上的剖面圖，其係平行於一字元線13。此示意圖中，源極終端11與汲極終端12會位於第2圖中平面的之上和之下。此陣列中的每一行被一隔離結構所分隔，例如淺溝渠隔離結構(STI)20。在此情況下，此陣列中的每一行可以被較緊密地安置而僅被此淺溝渠隔離結構(STI)20的寬度所分隔，其可以是用以製造此裝置技術中的最小特徵尺寸F的數量級。類似地，此通道寬度W可以是如圖中所示之NAND陣列組態的最小特徵尺寸F的數量級。在第2圖中，電場是通過介於通道與包含控制閘極13之字元線兩者之間的介電層，如圖所示，包含在通道邊緣的電場線21和22。此電場線21和22代表邊緣場，其降低了此電荷捕捉介電層15邊緣的電荷捕捉效率。在第2圖中的實施例，此底穿隧阻障結構14、一電荷捕捉介電層15及一頂穿隧阻障結構16組合的等效氧化矽厚度(EOT)(通常是在20奈米數量級)係遠小於此通道寬度W，且此邊緣電場並不會對此裝置的操作產生嚴重的干擾。等效氧化矽厚度(EOT)的定義是此介電材料的厚度乘上氧化矽與此介電材料介電常數的比值。
被發現即使是矽-氧化物-氮化物-氧化物-矽(SONOS)型態記憶胞在最小特徵尺寸F小於45奈米時也會承受到表現的損失。舉例而言，在第3圖中的結構係類似於第2圖，但其通道寬度W係減少到趨近此底穿隧阻障結構54、一電荷捕捉介電層55及一頂穿隧阻障結構56組合的等效氧化矽厚度(EOT)。在此實施例中，記憶胞包含一多晶矽字元線，其記憶胞的每一行被一淺溝渠隔離結構(STI)60所分隔。在此實施例中，代表邊緣場的電場線61和62會嚴重影響了此電荷捕捉介電層55邊緣的電荷捕捉效率。特別是，因為邊緣場會在通道邊緣區域造成較低的臨界電壓，然而在通道中央區域會造成較大的臨界電壓，而導致沿著通道方向上不均勻的電荷注入電荷捕捉層。
第4圖顯示習知記憶胞結構中沿著通道寬度方向上的不均勻電荷捕捉分布於電荷捕捉層的示意圖。如第4圖中所示，通道左側區域的電荷濃度相較於靠近通道中央區域的電荷濃度為低。另外，通道右側區域的電荷濃度相較於靠近通道中央區域的電荷濃度也是較低。第5圖顯示因為第4圖中所示之不均勻電荷捕捉分布所導致的記憶胞結構中沿著通道寬度方向上的不均勻等效臨界電壓分布的示意圖。因此，一記憶胞被程式化至一較高的臨界狀態時，在其邊緣仍舊可以具有一較低的臨界電壓區域。第6圖顯示一矽-氧化物-氮化物-氧化物-矽(SONOS)型態記憶胞由邊緣效應所導致的不均勻電荷分布之此通道中汲極電流Id對閘極電壓Vg之電流電壓IV特性示意圖。曲線50的左半部顯示一記憶胞尚未被程式化時的良好電流電壓IV特性，即代表是新的。當程式化逐漸進行時且電荷捕捉於電荷捕捉層增加時，曲線51、52和53顯示出不好的電流電壓IV特性，特別是在次臨界區域。標示為虛線圈的次臨界電流，因為此電荷捕捉結構無法在邊緣捕捉電荷而被固定住。
第7圖為根據本發明實施例的一介電電荷捕捉記憶胞100沿著通道長度L方向上之剖面示意圖，記憶胞包含一導電層101於此穿隧阻障結構105上。在第7圖所示的實施例中，此記憶胞100包括一基板104具有分別作為源極與汲極的摻雜區域102與摻雜區域103，且由一通道所分隔。在第7圖所示的實施例中，安置於通道的一基板表面上104，是一穿隧阻障結構105，此實施例中是一單層介電層。在第7圖所示的實施例中，此記憶胞更包含一導電層101於此穿隧阻障結構105上，一電荷捕捉結構106於此導電層101之上，一頂介電結構107於此電荷捕捉結構106之上，一頂導電層108於此頂介電結構107之上。在某些實施例中，穿隧阻障結構105可以包含氧化矽或是氮氧化矽。在某些實施例中，穿隧阻障結構105可以包含一介於約4至6奈米數量級厚之氧化矽。在某些實施例中，此電荷捕捉結構106包含氮化矽、內嵌奈米粒子的介電層或是其他材料包括高介電常數的金屬氧化物如三氧化二鋁或是三氧化二鉿(Hf2O3)等。在某些實施例中，此電荷捕捉結構106包含一介於約5至7奈米數量級厚之氮化矽。在某些實施例中，此頂介電結構107包含二氧化矽、內嵌奈米粒子的介電層或是其他材料包括高介電常數的金屬氧化物如三氧化二鋁或是三氧化二鉿(Hf2O3)等。在某些實施例中，此頂介電結構107包含一介於約5至9奈米數量級厚之二氧化矽。此外，在某些實施例中，導電層101可以包含p型多晶矽、n型多晶矽、其他摻雜半導體材料、或是例如為鋁、銅或鎢的金屬。在一代表性實施例中，此導電層101包含一介於約2至6奈米厚之摻雜多晶矽。此導電層101可以是很薄的，所以由此導電層與相鄰記憶胞之間電場作用所產生的干擾是很小的，且其不會對此記憶胞的表現產生干擾，但是又足夠厚以生成可以提供電場分佈的可靠之層次構成。在某些實施例中，此頂導電層108可以包含p型多晶矽、n型多晶矽、其他摻雜半導體材料、或是例如為鋁、銅或鎢的金屬。在這些例示實施例中所選取的代表性材料是十分容易製造的。許多不同的其他材料或組合也可以被使用於此記憶胞層次及結構上。
第8圖為根據本發明實施例的一記憶胞陣列沿著通道寬度方向上之剖面示意圖，其類似於第7圖中的記憶胞。在第8圖所示的實施例中，此記憶胞由淺溝渠隔離結構(STI)110所分隔。在第8圖所示的實施例中，通道寬度W係趨近於此穿隧阻障結構105、電荷捕捉結構106及頂介電結構107組合的等效氧化矽厚度(EOT)。此導電層101並不會影響此記憶胞的等效氧化矽厚度(EOT)，因為其是一導電層而不是介電層。此導電層101的特性是其並不會像記憶胞浮動閘極一般會誘發一個很大的耦合比例。而是，此通道之上的導電層101面積與通道本身面積的比值係大致與此通道之上的頂導電層108面積與通道之上的導電層101面積的比值相當。如此情況下，此導電層101之上的電場會與此導電層101之下的電場大致相同。即使某些電子被捕捉於此導電層101之中，於程式化時所施加的大電場會馬上將全部或至少大部分的電子趕到電荷捕捉結構106內。
如第8圖中所示，邊緣場111、112、113會被此導電層101的接觸電位所終止。因此，這些邊緣場對電荷捕捉結構106的影響就會降低。更進一步，即使是如第8圖中所示之記憶胞中具有一不均勻的電荷分佈，等電位的導電層101也會將電場均勻分佈地跨越此穿隧阻障結構105，而導致在此通道寬度區間內的一更均勻的臨界電壓分布。
第9圖顯示具有類似第8圖中導電層的介電電荷捕捉記憶胞結構中沿著通道寬度方向上的一電荷密度示意圖。在此例中，具有類似第8圖中導電層的介電電荷捕捉記憶胞結構中其電荷分布係與之前所討論過的習知矽-氧化物-氮化物-氧化物-矽(SONOS)型態記憶胞類似。第10圖則顯示此導電層的存在，確實可以對沿著通道寬度方向上的臨界電壓VT分布產生影響。如第10圖中所示，等電位的導電層可以造成對沿著通道寬度方向上的臨界電壓VT更均勻的分布。因此，即使是電荷捕捉結構106中不均勻的電荷分佈，此記憶胞的表現並不會受到嚴重影響。
第11圖顯示本發明一實施例之具有一導電層的介電電荷捕捉記憶胞結構由不均勻電荷分布影響之此通道中汲極電流Id對閘極電壓Vg之電流電壓IV特性示意圖。曲線80的左半部顯示一記憶胞尚未被程式化時的良好電流電壓IV特性，即是新的。當程式化逐漸進行時且電荷捕捉於電荷捕捉層增加時，曲線81和82顯示其電流電壓IV特性並不會變壞。此次臨界區域的電流表現(次臨界偏移)在當臨界電壓增加時仍是保持一致的。
第12圖為習知浮動閘極裝置沿著一字元線200方向上之剖面示意圖。此記憶胞的通道係形成於一半導體主體201內向本範例中之一NAND系列垂直於頁面的一方向上延伸。半導體主體中的每一條線被一介電溝渠202所分隔，其可使用淺溝渠隔離結構(STI)或是其他技術所形成。一穿隧阻障結構203形成於此半導體主體201之上。一多晶矽浮動閘極204形成於此穿隧阻障結構203之上。一多晶矽層間介電層，在此範例中包含一氧化矽層205、一氮化矽層206及另一氧化矽層207形成於此多晶矽浮動閘極204之上。此多晶矽層間介電層(205-207)係用來阻擋字元線200與浮動閘極204之間的漏電流。此外，此浮動閘極204必須相對地厚(在現今技術中通常大於100奈米)以提供字元線200與浮動閘極204之間一夠大的耦合表面區域。此較大的耦合表面區域增加此浮動閘極裝置閘極間的耦合比例，導致在程式化與抹除時可以自字元線200傳送一較大的電壓至浮動閘極204。然而，此較厚的浮動閘極元件會導致相鄰線之間的浮動閘極產生嚴重的干擾。在此例示中，電子係分佈於圖左側的浮動閘極204表面附近。類似地電子分佈於圖右側的浮動閘極204表面附近會在浮動閘極之間產生不必要的干擾，且導致電荷洩漏通過例如，逃離捕捉而進入周圍的缺陷或是淺溝渠隔離結構(STI)中的氧化物陷阱。此相鄰記憶胞之間的干擾問題是啟發本發明研究一種新的矽-氧化物-氮化物-氧化物-矽(SONOS)型態記憶胞之重要動機，其中電荷會被捕捉於深的陷阱之中，而可以改善相鄰記憶胞之間的干擾問題所產生的電荷洩漏問題。
更進一步，目前記憶胞的製程已能製造出30奈米的裝置，在一給定記憶胞中所能儲存的電子數目變的非常少。業界人士認為在一非常小的記憶胞中只要小於100個電子就可以建立記憶狀態。隨著建立記憶狀態所需的電子數目越來越少，鄰近記憶胞間的干擾以及其他形式的電荷洩漏在記憶胞結構的設計上就變得更重要了。
第13圖為習知浮動閘極裝置沿著一字元線210方向上之剖面示意圖，其顯示改善浮動閘極裝置的一種設計趨勢。如第13圖中所示的記憶胞結構，記憶胞的通道係形成於一半導體主體211內。半導體主體中的每一條線被一介電溝渠212所分隔。一穿隧阻障結構213形成於此半導體主體211之上。一浮動閘極214形成於此穿隧阻障結構213之上。一個平面的或是近平面的多晶矽層間介電層，在此範例中包含一氧化矽層215、一氮化矽層216及另一氧化矽層217，沿著字元線210方向上延伸通過於此浮動閘極204之上。如第13圖中所示的此平面或是近平面的裝置其具有一個非常小的閘極耦合比例GCR。為了改善此閘極耦合比例問題，設計者嘗試利用非傳統的多晶矽層間介電層結構以改善字元線與浮動閘極介面之間的電容值。舉例而言，此多晶矽層間介電層(205-207)可以使用高介電常數的材料來取代。舉例而言，氧化鋁或是其他材料就曾被提出。或者是，替代地使用多層堆疊其包含氧化矽作為一底緩衝層或是同時作為底和頂緩衝層，於其中夾置一高介電常數的材料像是氧化鋁。
如第13圖中所示的平面浮動閘極裝置之一個問題是因為程式化時一個大電場的存在，電荷會很容易注入多晶矽層間介電層。因此，多晶矽層間介電層會很容易捕捉電荷。然而，卻很難將留在多晶矽層間介電層中的電荷移除，造成此裝置非常不容易抹除，其結果導致無法適用於實際的快閃記憶體裝置之許多應用當中。
第14圖為一種可以克服許多習知快閃記憶體設計所產生的問題之電荷捕捉/浮動閘極記憶體裝置的剖面示意圖。此剖面係沿著一字元線310方向上。如第14圖中所示的結構，記憶胞的通道係形成於一半導體主體311內，源極和汲極終端係位於字元線的兩側，使用例如是佈植雜質或是反轉區域。半導體主體中的每一條線被一介電溝渠312所分隔。一第一穿隧阻障結構313形成於此半導體主體311之上。一浮動閘極314形成於此第一穿隧阻障結構313之上，其具有一介電層填入以提供一平面或是近平面結構將此浮動閘極314的上表面裸露出來。一電荷捕捉結構形成於此浮動閘極314之上。此電荷捕捉結構包含一第二穿隧阻障結構315、一電荷捕捉層319及一阻擋介電層320。此範例中所示之第二穿隧阻障結構315包含能隙阻障工程材料之多層堆疊，包括一厚度最好小於2奈米之氧化矽層316，一厚度最好小於3奈米之氮化矽層317，一厚度最好小於3.5奈米之氧化矽層318。一字元線310形成於阻擋介電層320之上。如此安排，一浮動閘極裝置(基本上是區域321)覆蓋有一電荷捕捉裝置(基本上是區域322)。
此結構的特性是此第一穿隧阻障結構313可以在程式化及抹除施加偏壓時，提供較第二穿隧阻障結構315為佳的穿隧阻障層性質。因此，此第一穿隧阻障結構313和第二穿隧阻障結構315的組合可以在正閘極偏壓條件時誘發電子穿隧由該主體經過浮動閘極而至電荷捕捉層319，以增加一臨界電壓，然而卻可以在施加讀取偏壓時防止電子自電荷捕捉層319經過浮動閘極而穿隧到半導體主體311之中。在此情況下，於程式化時，電子穿隧經過第一穿隧阻障結構313和第二穿隧阻障結構315而至電荷捕捉層319中，因為在程式化時，其能障高度較低的緣故，其中電子會被捕捉於此介電材料一個相對較深的陷阱中。藉由控制管理第一和第二穿隧阻障結構313、315的相對阻障效率，此記憶胞可以被設計為僅有少數的電子真正被儲存在浮動閘極314中。
可由圖中看出，此浮動閘極記憶體裝置之多晶矽層間介電層係由一使用能隙工程(BE)之介電電荷捕捉結構所取代，可提供穿隧阻障層具有較在基板與浮動閘極間的穿隧阻障結構更高的效率。代表性的阻障能隙工程(BE)包括有頂飾(crested)的阻障層，且層次間具有U型阻障層像是之前所討論的氧化矽-氮化矽-氧化矽(ONO)結構。此電荷捕捉層最好具有由深陷阱所提供之非常高的捕捉效率及良好資料保存能力。一層5奈米厚或以上之氮化矽是一典型的實施例可以提供如此特性。在其他的實施例中，內嵌奈米粒子的介電層或是其他材料包括高介電常數的金屬氧化物如三氧化二鋁或是三氧化二鉿(Hf2O3)等可以替代氮化矽。
此阻擋介電層320應該具有低的漏電能力，可由例如氮化矽或是氮氧化矽提供。在其與字元線(控制閘極)之介面，此頂介電層應有一較高的能障高度以抑制閘極注入。此外，使用一高介電常數層(如氧化鋁在一氧化矽緩衝層之上)於此阻擋介電層320的上半部，於此緩衝氧化層(如氧化鋁在一氧化矽緩衝層之上)的上方可以降低此阻擋介電層320的電場其可以進一步抑制閘極注入。此浮動閘極層可以相對地薄，例如小於20奈米。典型的實施例使用n+摻雜多晶矽。但也可以使用無摻雜多晶矽或是p+摻雜多晶矽。最好是使用底穿隧氧化層作為基板與浮動閘極之間的穿隧阻障結構，其具有非常低的漏電。因此，最好是使用一介於約5至7奈米厚之二氧化矽作為底穿隧阻障結構。
作為一代表性實施例中記憶胞的閘極之字元線310，包括p+多晶矽(其功函數為5.1電子伏特)。但也可以使用N+多晶矽。其它實施例中，閘極可使用金屬、金屬化合物或前二者之組合，像是鉑、氮化鉭、金屬矽化物、鋁或其他金屬或金屬化合物閘極材料(如鈦、氮化鈦、鉭、釕、銥、二氧化釕、二氧化銥、鎢、氮化鎢及其他物材料)。於某些實施例中，較佳係使用功函數大於4電子伏特之材料，更佳係使用功函數大於4.5電子伏特之材料。各種可應用在閘極終端之高功函數材料可參見美國專利第6,912,163號。該些材料通常係使用濺鍍或物理氣相沉積技術來沉積，且可利用活性離子蝕刻來進行圖案化。
在第14圖所示之實施例中，第一穿隧阻障結構313包括二氧化矽層，其可利用如現場蒸汽產生(in-situ steam generation，ISSG)之方法形成，並選擇性地利用沉積後一氧化氮退火或於沉積過程中加入一氧化氮之方式來進行氮化。第一穿隧阻障結構313中的二氧化矽之厚度係小於70埃但大於40埃，在一代表性實施例中為50埃。此浮動閘極314係使用傳統的浮動閘極多晶矽製程而形成，在此處所描述的某些實施例係將其厚度降低。
在第14圖所示之實施例中，於浮動閘極314之上的第二穿隧阻障結構315包括多種材料之組合，包括稱為電洞穿隧層的一第一層316，其是二氧化矽層於浮動閘極314之上，可利用如現場蒸汽產生(in-situ steam generation，ISSG)之方法形成，並選擇性地利用沉積後一氧化氮退火或於沉積過程中加入一氧化氮之方式來進行氮化。第一層316中的二氧化矽之厚度係小於20埃，最好是小於等於15埃。在一代表性實施例中為10或是12埃。
氮化矽層317(稱為能帶補償層)係位於第一層316之上，且其係利用像是低壓化學氣相沉積LPCVD之技術，於680℃下使用二氯矽烷(dichlorosilane，DCS)與氨之前驅物來形成。於其他製程中，能帶補償層包括氮氧化矽，其係利用類似之製程及一氧化二氮前驅物來形成。氮化矽層317之厚度係小於30埃，且較佳為25埃或更小。
第二二氧化矽層318(稱為隔離層)係位於氮化矽層317上，且其係利用像是LPCVD高溫氧化物HTO沉積之方式形成。第二二氧化矽層318係小於35埃，且較佳為25埃或更小。第一處之價帶能階係可使電場足以誘發電洞穿隧通過該第一處與半導體主體介面間的薄區域，且其亦足以提升第一處後之價帶能階，以有效消除第一處後的經處理之穿隧介電層內的電洞穿隧現象。此種結構，具有”倒U”形狀之價帶，除了可達成電場輔助之高速電洞穿隧外，其亦可在電場不存在或為了其他操作目的(像是從記憶胞讀取資料或程式化鄰近之記憶胞)而僅誘發小電場之情形下，有效的預防電荷流失通過經工程穿隧阻障結構。
因此，於一代表性之裝置中，經工程穿隧阻障結構315係由超薄氧化矽層O1(例如小於等於18埃)、超薄氮化矽層N1(例如小於等於30埃)以及超薄氧化矽層O2(例如小於等於35埃)所組成，且其可在和半導體主體之介面起算的一個15埃或更小之補償下，增加約2.6電子伏特的價帶能階。藉由一低價帶能階區域(高電洞穿隧阻障)與高傳導帶能階，O2層可將N1層與電荷捕捉層分開一第二補償(例如從介面起算約30埃至45埃)。由於第二處距離介面較遠，足以誘發電洞穿隧之電場可提高第二處後的價帶能階，以使其有效地消除電洞穿隧阻障。因此，O2層並不會嚴重干擾電場輔助之電洞穿隧，同時又可增進經工程穿隧阻障結構在低電場時阻絕電荷流失的能力。
關於工程穿隧阻障層的詳細說明請同時配合參考第14A和14B圖。
於本實施例中，一電荷捕捉層319包括厚度大於等於50埃的氮化矽，舉例來說，厚度約70埃的氮化矽，且其係利用如LPCVD方式形成。本發明也可使用其他電荷捕捉材料與結構，包括像是氮氧化矽(SixOyNz)、高含矽量之氮化物、高含矽量之氧化物，包括內嵌奈米粒子的捕捉層等等。2006年11月23號公開，名稱為“Novel Low Power Non-Volatile Memory and Gate Stack”，發明人為Bhattacharyya的美國專利申請公開號第US 2006/0261401 A1號揭露了多種可使用的電荷捕捉材料。
在此實施例中的阻擋介電層320是氧化矽，且可以使用將氮化矽進行濕式轉換之濕爐管氧化製程。在其他實施例中則可以使用高溫氧化物(HTO)或是LPCVD沉積方式形成的氧化矽。此阻擋介電層320之厚度係大於等於50埃，且包含在某些實施例中90埃。
第14A圖為低電場下介電穿隧結構之傳導帶與價帶之能階示意圖，其中該介電穿隧結構包括第14圖所示之層316~318的堆疊。圖中可看出一「U形」傳導帶與一「倒U形」價帶，顯示在讀取時會遇到之低偏壓時之穿隧機率函數。由圖右側開始，半導體主體之能隙乃於區域30，電洞穿隧層之價帶與傳導帶乃於區域31，補償層之能隙乃於區域32，隔離層之價帶與傳導帶乃於區域33，而電荷捕捉層之價帶與傳導帶乃於區域34。由於區域31、32、33內穿隧介電層的傳導帶相較於能陷之能階而言較高，故捕捉於電荷捕捉區34之電子(以一個圓圈內包著負號來表示)並無法穿隧至通道內的傳導帶。電子穿隧的機率與穿隧介電層內「U形」傳導帶下的區域相關聯，也與具有能陷之能階之一條至通道的水平線上的區域相關聯。因此，在低電場的條件下，電子穿隧現象不太可能發生。相同地，區域30內通道的價帶中的電洞則受到區域31、32、33全部厚度以及通道介面處高電洞穿隧阻障高度的阻擋，以致其無法穿隧至電荷捕捉層(區域34)。電洞穿隧的機率與穿隧介電層內「反U形」價帶上的區域相關聯，也與具有通道之能階的一條至電荷捕捉層之水平線下的區域相關聯。因此，在低電場的條件下，電洞穿隧現象不太可能發生。
在一代表性實施例中，其中電洞穿隧層包括二氧化矽，約4.5電子伏特之電洞穿隧能障高度可防止電洞穿隧。氮化矽內的價帶(1.9電子伏特)仍低於通道內的價帶，因此，穿隧介電結構之區域31、32、33內的價帶仍遠低於通道區域30內的價帶。據此，本發明一實施例所描述之穿隧層具有能帶補償特徵，包括位於半導體主體介面處之薄區域(區域31)內相對較大之電洞穿隧能障高度，以及距通道表面不到2奈米處的第一位置的價帶能階之增加37。此外，藉由提供具有相對高穿隧能障高度材料之薄層(區域33)，能帶補償特徵也包括與通道分開的第二位置的價帶能階之減少38，形成反U形的價帶形狀。相類似地，藉由選擇相同的材料，傳導帶係具有一U形的形狀。
第14B圖顯示為了誘發電洞穿隧(於第14B圖中，O1層的厚度約為15埃)，於穿隧區域31中施加約-12百萬伏特/公分之電場下介電穿隧結構之能帶圖。於電場中，價帶由通道表面處向上傾斜。因此，在離通道表面一補償距離處，穿隧介電結構內之價帶於價帶能階中明顯的增加，同時在圖中可見其增加到高過通道區域之價帶內的能帶能量。因此，當區域內(於第14B圖中的陰影區域)之價帶能階與穿隧堆疊內傾斜之反U形價帶上的價帶能階之間的面積減少時，電洞穿隧的機率將大幅增加。於高電場下，能帶補償可有效地由穿隧介電層處消除區域32內之補償層與區域33內之隔離層的阻障效應。因此，在相對小電場(例如E小於14百萬伏特/公分)下，穿隧介電層可以產生較大的電洞穿隧電流。
隔離層(區域33)將補償層(區域32)與電荷捕捉層(區域34)隔離開，對於電子與電洞在低電場下，此可增加有效阻障能力，並增進電荷維持。
於本實施例中，補償層(區域32)的厚度必須夠薄，以致其具有可忽略之電荷捕捉效能。此外，補償層為介電層而不具導電性。因此，對於使用氮化矽的實施例，補償層的厚度較佳係小於30埃，而更佳係為25埃或更小。
對於採用二氧化矽的實施例來說，電洞穿隧區域31之厚度應小於20埃，且較佳係小於15埃。舉例來說，於一較佳實施例中，電洞穿隧區域31為13埃或10埃的二氧化矽，且其係經過如前所述之氮化處理，以得到超薄氮氧化矽。
與本發明之一實施例中，於浮動閘極314之上的穿隧阻障結構315可使用氧化矽、氮氧化矽及氮化矽之組合材料，且其中各層之間並無明顯的過渡狀態，只要該種組合材料可提供前述的反U形價帶。而在離有效電洞穿隧所需之通道表面該補償距離處，穿隧介電層之價帶能階具有變化。此外，其他材料的組合也可應用於能帶補償技術中。
對於SONOS型記憶體的穿隧阻障結構315來說，其重點在於提高「電洞穿隧」的效能而非電子穿隧，且目前此問題也已有了解決方案。舉例來說，對於利用厚度夠薄之二氧化矽來提供較大的電洞穿隧的穿隧阻障結構而言，其厚度將會因為太薄而無法有效阻障電子穿隧引起的電荷流失。而藉由工程適當的處理則可增進電子穿隧的效能。據此，利用能隙工程將可提升利用電子穿隧而進行的程式化以及利用電洞穿隧而進行的抹除操作。此一實施例中所示之阻障結構，即一穿隧阻障結構介於主體與浮動閘極之間的組合，可以有效地在施加一正閘極偏壓條件進行程式化時，導致電子穿隧由該主體通過浮動閘極而到電荷捕捉介電層。
第15圖為一種類似於第14圖之電荷捕捉/浮動閘極記憶體裝置的剖面示意圖，其中此電荷捕捉結構亦被圖案化以將字元線方向上相鄰記憶胞中之介電電荷捕捉結構隔離，以大致上消除了在高度集積化陣列之相鄰記憶胞間電子遷移的可能性。此剖面係沿著一字元線330方向上。如第15圖中所示的結構，記憶胞的通道係形成於一半導體主體331內。半導體主體中的每一條線被一介電溝渠332所分隔。一第一穿隧阻障結構333形成於此半導體主體331之上。一浮動閘極334形成於此第一穿隧阻障結構333之上，其具有一介電層填入以提供一平面或是近平面結構將此浮動閘極334的上表面裸露出來。一電荷捕捉結構形成於此浮動閘極334之上。此電荷捕捉結構包含一第二穿隧阻障結構335、一電荷捕捉層339及一阻擋介電層340。此範例中所示之第二穿隧阻障結構335包含能隙阻障工程材料之多層堆疊，包括一厚度最好小於2奈米之氧化矽層336，一厚度最好小於3奈米之氮化矽層337，一厚度最好小於3.5奈米之氧化矽層338。一字元線330形成於阻擋介電層340之上。在此例示實施例中，此多層介電堆疊之電荷捕捉結構係同時沿著於字元線方向及垂直於字元線方向上進行圖案化，以提供各自浮動閘極334之上的電荷捕捉島彼此之間隔離。在第15圖的實施例中所示之同時沿著於字元線與位元線方向上隔離電荷捕捉結構，可以在高溫儲存時降低任何電荷在此電荷捕捉結構間橫向遷移的可能性。
在第14圖和第15圖的實施例中，電荷捕捉/浮動閘極結構提供較佳可靠性及較佳的抹除表現，而同時具有類似於平面浮動閘極裝置之平面輪廓之結構。一標準的浮動閘極裝置之多晶矽層間介電層的設計是一種非捕捉性的多晶矽層間介電層。電荷被捕捉在標準的浮動閘極裝置中是不好的，且會造成以上所述難以抹除之狀況。此標準的浮動閘極裝置之多晶矽層間介電層由第14圖和第15圖中的一電荷捕捉裝置安排所取代，所以其可以在操作時將用以建立記憶胞狀態之大部分電荷儲存起來。
此較佳的電荷捕捉結構係根據美國專利申請案公開號第US 2007/0268753號之能隙工程矽-氧化物-氮化物-氧化物-矽(BE-SONOS)裝置，其揭露一種非常有效率之穿隧阻障結構，在程式化及抹除偏壓條件下提供相較於一較厚的二氧化矽第一穿隧阻障結構313、333為低的穿隧障礙。因為型態為電子或電洞的大部分注入電荷，係自浮動閘極進入介電電荷捕捉層319、339的深陷阱之中，此浮動閘極可以在即使是一高臨界狀態下，仍可保持在一幾乎是沒有電荷、中性的條件。
在代表性的實施例中，第一穿隧阻障結構(第14圖中的313)包含一厚度介於5到7奈米之二氧化矽。考慮程式化及抹除偏壓情況時厚度對能障高度的有效性下，與第二穿隧阻障結構(第14圖中的315)中的能隙工程穿隧阻障層(或其他實施例)相較，此厚度是相對較厚的。然而，對於一典型的浮動閘極裝置而言，此穿隧介電層因為考量電荷儲存於此浮動閘極中會增加漏電的情況下，通常大於7奈米厚。
在一能隙工程矽-氧化物-氮化物-氧化物-矽(BE-SONOS)電荷捕捉結構於浮動閘極之上的範例中，此二氧化矽層316可以是大約13埃厚，此氮化矽層317可以是大約20埃厚，此二氧化矽層318可以是大約25埃厚，此介電電荷捕捉層319可以是大約50埃厚的氮化矽，而此阻擋介電層320可以是大約50埃厚的二氧化矽。然而，此介電電荷捕捉層319的厚度可以是70埃或更厚。此外，此阻擋介電層320為二氧化矽的實施例中也可以是70埃或更厚。此堆疊的整體厚度是決定操作電壓的一個因素。因此，較大的整體厚度或許需要較高的操作電壓。
字元線310通常是多晶矽結構。在一較佳實施例中，最好是使用具有較大功函數的材料，例如p+多晶矽以抑制在抹除條件時的閘極注入。其他具有較大功函數的材料可以使用於在多晶矽字元線與電荷捕捉結構之間的介面，或是取代多晶矽字元線。如此的材料包含像是鉑、氮化鉭、氮化鎢及其他物材料。
如第14圖中所描述之記憶胞的程式化及抹除表現的模擬結果係顯示於第16-19A和19B圖中。在此模擬記憶胞，此第二穿隧阻障層包含二氧化矽層316為13埃厚，氮化矽層317為20埃厚，二氧化矽層318為25埃厚。介電電荷捕捉層319為50埃厚的氮化矽，阻擋介電層320是50埃厚的二氧化矽。此第一穿隧阻障層是二氧化矽層，其厚度是50埃。此浮動閘極是多晶矽層，其厚度可以最薄是20埃或甚至更薄。範圍為介於100到1000埃的較厚多晶矽可以提供此處所描述之優點。然而，為了製造非常緊密的陣列，最好是使用厚度小於100埃(10奈米)的多晶矽層。
第16圖係顯示此記憶胞在程式化偏壓時所誘發之自閘極至基板富勒-諾得漢(FN)穿隧的臨界電壓改變與時間的關係示意圖，其中，曲線400的偏壓是+21伏特，曲線401的偏壓是+20伏特，曲線402的偏壓是+19伏特，而曲線403的偏壓是+18伏特。因此，此記憶胞可以在合理偏壓下持續合理時間被程式化。此程式化表現係與程式化電位呈線性關係，而具有程式化步進脈衝(ISPP)的斜率趨近於1。
第17圖係顯示此記憶胞在偏壓是+21伏特進行程式化時其計算的被捕捉電荷與時間的示意圖，曲線404是被捕捉在介電電荷捕捉層內的電荷Qtrap，而曲線405是被捕捉在浮動閘極內的電荷QFG。此模擬顯示被捕捉在介電電荷捕捉層內的電荷係遠大於被捕捉在浮動閘極內的電荷。此現象的發生是因為介於浮動閘極與介電電荷捕捉層間的能隙工程穿隧阻障層之穿隧效率係遠大於介於基板與浮動閘極間的的能隙工程穿隧阻障層之穿隧效率。
第18圖係顯示此記憶胞在抹除偏壓時所誘發之自閘極至基板富勒-諾得漢穿隧的臨界電壓改變與時間的關係示意圖，其中，曲線410的偏壓是-21伏特，曲線411的偏壓是-20伏特，曲線412的偏壓是-19伏特，而曲線413的偏壓是-18伏特。因此，此記憶胞可以在合理偏壓下持續合理時間被抹除。
第19圖係顯示此記憶胞在偏壓是-21伏特進行抹除時其計算的被捕捉電荷與時間的示意圖，曲線414是被捕捉在介電電荷捕捉層內的電荷Qtrap，而曲線415是被捕捉在浮動閘極內的電荷QFG。此模擬顯示被捕捉在介電電荷捕捉層內的電荷係較快被移除，而被捕捉在介電電荷捕捉層內的電洞也遠大於被捕捉在浮動閘極內的電洞。此現象的發生是因為介於浮動閘極與介電電荷捕捉層間的能隙工程穿隧阻障層之穿隧效率係遠大於介於基板與浮動閘極間的能隙工程穿隧阻障層之穿隧效率。此模擬顯示一飽和抹除條件，因為自多晶矽字元線的閘極注入是發生於一段很長的抹除時間之後。
此模擬顯示被捕捉在介電電荷捕捉層內的電荷可以很快的被移除，且而被捕捉在介電電荷捕捉層內的電洞也遠大於被捕捉在浮動閘極內的電洞。
如第17-19圖中所示的模擬結果，此處所描述的電荷捕捉/浮動閘極結構可以提供一種與傳統裝置不同的新操作條件。此浮動閘極於整個通道區間中建立一相同的電位區域，且控制分布於通道中的臨界電壓分佈。即使是在介電電荷捕捉層內的被捕捉的電荷或許是分佈不均勻的，此通道仍能在浮動閘極的控制下成為一等電位的導體。因此，此裝置仍能在程式化及抹除操作時，其電流電壓曲線具有一幾近理想之平行位移，其係不受來自裝置週邊之區域捕捉電荷或是淺溝渠隔離結構之邊緣輪廓所控制。因此，其可以對傳統電荷捕捉介電層為基之記憶胞的邊緣效應問題免疫。
如第17-19圖中所示的模擬結果，大部分的注入電荷係儲存於電荷捕捉介電層中而不是在浮動閘極中。其結果是，這些電荷被儲存於電荷捕捉介電層的深陷阱之中，而可提供良好的資料保存能力及可避免受到基板誘發之漏電流(SILC)的影響。此外，使用作為浮動閘極之多晶矽層僅儲存少量電荷，介於浮動閘極與基板之間的介電穿隧阻障層可以被製造成較薄厚度，例如小於一般認為浮動閘極快閃記憶體所需之7奈米。如之前所提過的，此模擬記憶胞中介於浮動閘極與基板之間的穿隧阻障結構是5奈米厚。
因此，此電荷捕捉浮動閘極快閃記憶體結合了浮動閘極與電荷捕捉裝置技術兩者之優點。此外，此處所使用之結構可以解決兩種習知快閃記憶體裝置型態所面臨之微縮和可靠性問題。
第20-24圖係顯示根據本發明的一實施例使用一電荷捕捉浮動閘極快閃記憶胞之NAND快閃記憶體陣列的製造流程。根據本發明的一實施例製程之第一階段顯示於第20圖，其中一材料堆疊係形成一半導體基板500之上。第一，一第一穿隧阻障結構501，在一範例中其包含一厚度介於5到7奈米之二氧化矽，於此半導體基板500之上，其次，一多晶矽層502形成於第一穿隧阻障結構501之上。此多晶矽層在一代表性實施例中係小於100奈米厚，且可以是小於等於10奈米數量級以達到此裝置之顯著微縮。在第20圖所示的實施例中，之後一硬式幕罩層503形成於多晶矽層502之上。在某些硬式幕罩層503包含氮化矽的實施例中，此氮化矽的厚度可以是約100奈米。
第21圖顯示根據本發明的一實施例製程之下一階段。在此階段中，一微影製程或是其他圖案定義製程可以用來定義溝渠隔離結構的位置。溝渠然後根據圖案來進行蝕刻。此蝕刻穿過硬式幕罩層503、浮動閘極多晶矽層502、及第一穿隧阻障結構501，而至基板500以在基板中定義出用以隔離記憶胞相鄰行之間的溝渠。之後，這些間隙使用氧化矽或是其他介電材料填充，其是利用例如高密度電漿(HDP)化學氣相沈積技術形成，而在溝渠之間的硬式幕罩層503之上產生帽子狀結構513、514，且延伸進入基板500中的溝渠510、511、512之內。在某些實施例中，此溝渠隔離結構延伸進入基板500內約200奈米。
第22圖顯示製程之下一階段。在第22圖所示的實施例中包含除去溝渠隔離結構沈積製程中多餘的氧化矽，係利用例如化學機械研磨；除去硬式幕罩層；以及除去浮動閘極多晶矽層502之上的氧化矽，係利用例如稍微浸泡於氫氟酸溶液中。
第23圖顯示製程之下一階段。在此階段中，形成用來定義電荷捕捉結構的介電層536-540，以及一字元線多晶矽層530後即完成。在此所示的實施例中，一層二氧化矽536厚度最好小於2奈米，一層氮化矽層537厚度最好小於3奈米，最好是約2.5奈米或更小，一二氧化矽層338厚度最好小於3.5奈米，最好是約3奈米或更小，被形成以提供第二穿隧阻障結構。一厚度介於5到7奈米之氮化矽層539被形成以提供電荷捕捉層。之後包含一厚度介於5到9奈米之二氧化矽的阻擋介電層540被形成。一字元線多晶矽層530形成於此阻擋介電層540之上。
此層530然後被清潔以準備進行定義字元線陣列之一微影製程或是其他的圖案化步驟。此字元線圖案化的蝕刻係至少通過浮動閘極多晶矽層502以提供分隔的浮動閘極502-1、502-1且產生許多列的記憶胞。
第24圖顯示一簡化示意圖，其是具有一第一字元線615-1及一第二字元線615-2安排在記憶胞的列方向上之完成結構的一部分。源極和汲極終端可以利用離子佈植於字元線的兩側，以定義出源極和汲極區域於字元線相對的兩側，且更進一步進行包含填充介電層於字元線之間的區域以隔離記憶胞間相鄰的浮動閘極，及金屬層圖案化等後續製程，以完成此裝置。在第24圖中，所顯示的是一簡化結構，僅顯示浮動閘極元件601和介電電荷捕捉元件602為單一單元，可以理解的是這些部分可以使用不同材料或厚度的組合。請參閱以下的第27-28圖有著更多的例子。
此完成裝置之近乎平面的結構可以使得記憶胞間距在製程最小特徵尺寸減少的情況下跟著微縮。此外，浮動閘極與介電電荷捕捉元件的組合，或是相反的排列，來取代多晶矽層間介電結構與介電電荷捕捉元件的組合，是與任何習知的裝置大不相同的。在此處所描述的實施例中，電荷捕捉元件被組態為可提供自浮動閘極至電荷捕捉層之間的穿隧效率遠大於在基板與浮動閘極間的穿隧效率。因此，能隙工程(BE)穿隧阻障結構可以適用於此種結構中。此外，提供將大部分電荷儲存在介電電荷捕捉層內的記憶胞，可以使得這些裝置具有達成良好的資料保存能力及可靠性。此外，此裝置之通道係由等電位之浮動閘極所控制。這更提供了類似傳統金氧半場效電晶體一般的直流特性。
如第24圖中所示的記憶胞其通道區域具有一個由字元線615-1寬度所定義的介於源極與汲極區域(未示)之間的長度，會在離子佈植製程中通常因為雜質的擴散而減少。而通道寬度W是由淺溝渠隔離結構511、512之間的間距所定義。由此處所定義之通道長度與寬度可建立一主動區域其面積係小於或等於字元線615-1寬度與淺溝渠隔離結構之間距的乘積。
此處所示之浮動閘極元件601是近乎平面的結構，且在其頂表面及底表面具有幾乎相等的面積。此浮動閘極元件601的面積是由產生淺溝渠隔離結構之間距與字元線寬度蝕刻的蝕刻製程所定義。因此，浮動閘極元件601的頂表面及底表面具有幾乎相等的面積，且幾乎等於字元線寬度與淺溝渠隔離結構之間距的乘積。類似地，此實施例中記憶胞的頂接觸面積亦由產生淺溝渠隔離結構之間距與字元線寬度蝕刻的蝕刻製程所定義。因此，字元線之底表面係作為此記憶胞的一頂接觸其與導電層頂表面的面積相當，亦由產生淺溝渠隔離結構之間距與字元線寬度蝕刻的蝕刻製程所定義。
由第24圖中的側示圖所示，此處所描述之一代表性記憶胞之主動區域其係由定義最小特徵尺寸小於45奈米之製程所製造，具有介於源極與汲極區域之間的長度是小於45奈米，且垂直於此長度方向之寬度亦是小於45奈米。
若是代表性記憶胞由定義最小特徵尺寸小於30奈米之製程所製造，則具有介於源極與汲極區域之間的長度是小於30奈米，且垂直於此長度方向之寬度亦是小於30奈米，及多層堆疊具有約20奈米或更小之等效氧化層厚度，且此通道區域一垂直於此長度方向之寬度係小於此多層堆疊等效氧化層厚度的1.5倍。
在一代表性實施例中，此記憶胞之通道寬度W是小於45奈米。此記憶胞電荷捕捉元件602的等效氧化層厚度EOT(將實際厚度轉換為氧化矽介電常數除以此材料介電常數的函數)可以是15到25奈米數量級。對具有此結構的記憶胞而言，此通道區域之寬度係可以小於此記憶胞電荷捕捉元件602的等效氧化層厚度EOT的1.5倍，此等效氧化層厚度EOT是由包含穿隧阻障結構、介電捕捉結構及頂介電層組合所算出的等效氧化層厚度EOT，且最好是相當於此記憶胞之等效氧化層厚度EOT。在通道寬度最小為20奈米或更小且小於此記憶胞之等效氧化層厚度EOT的實施例中，可以使用光阻裁減的技術、相位移光罩或是其他次微影圖案化技術來達成。
在某些實施例中，此記憶胞可以被組態成具有通道寬度小於45奈米之NAND陣列，且最好是在此多層堆疊等效氧化層厚度的數量級。
此處所描述之記憶胞也可以被使用在其他陣列結構中。舉例而言。使用此處所描述之電荷捕捉/浮動閘極記憶胞也可以被使用於NOR組態或是AND組態陣列中。此外，使用此處所描述之電荷捕捉/浮動閘極記憶胞也可以使用薄膜電晶體TFT或是絕緣層覆矽技術中，舉例而言，揭露於由共同申請人所提之在2008年7月24號公開(申請號12/056489，於2007年3月27號申請，律師檔案號(MXIC1846-1))之前述美國專利申請案公開號第US 2008/0175053 A1號，在此作為參考資料。
此製程係與目前的浮動閘極快閃記憶技術所使用之製程十分近似，但卻可以用來提供一薄多晶矽層作為浮動閘極及一近平面之多晶矽層間介電電荷捕捉結構。但必須理解的是本發明可以輕易地轉用至其他許多陣列結構中。此外，亦必須理解的是本發明之浮動閘極/電荷捕捉記憶裝置亦可以使用p通道或是n通道技術皆可。
第25圖係可應用本發明具有電荷捕捉/浮動閘極(CTFG)記憶胞之積體電路之簡化方塊圖。積體電路1950包括一在半導體基板上採用此處所描述非揮發電荷捕捉/浮動閘極(CTFG)記憶胞之記憶體陣列1900。此記憶胞陣列1900可以安排成平行或是串聯或是虛擬接地陣列方式互連。一列解碼器1901係耦接至複數條字元線1902，其間係沿著記憶胞陣列1900的列方向排列。此處所描述之記憶胞可以組態使用於NAND陣列或是NOR陣列，或是其他型態陣列結構中。一行解碼器1903係耦接至複數條沿著記憶體陣列1900之行排列的位元線1904。位址係透過匯流排1905提供至行解碼器1903及列解碼器1901。方塊1906中的感應放大器與資料輸入結構，係透過匯流排1907耦接至行解碼器1903。資料係由積體電路1950上的輸入/輸出埠或其他積體電路1950內或外之資料來源，透過資料輸入線1911傳送至方塊1906之資料輸入結構。資料係由方塊1906中的感應放大器，透過資料輸出線1915，傳送至積體電路1950上的輸入/輸出埠或其他積體電路1950內或外之資料目的地。一偏壓調整狀態機構1909控制偏壓調整供應電壓1908，例如抹除確認及程式化確認電壓，及讀取、程式化、抹除此記憶胞的調整偏壓。此陣列也可以與積體電路中的其他模組，如處理器、其他記憶體、可程式邏輯陣列、特殊功能邏輯等結合。
第26圖係顯示一更有效率之示意圖，其中依此處所描述之製程所製造的記憶胞可以與使用於週邊電路的互補式金氧半場效電晶體(CMOS)集積在一起。在第26圖中，如同第23圖中所示的記憶胞，使用相同的元件編號。在右側，顯示一互補式金氧半場效電晶體(CMOS)週邊電路。可以看出，互補式金氧半場效電晶體(CMOS)週邊電路具有一通道主體550，其可以在定義與圖案化記憶胞中的通道/位元線結構的同時形成。類似地，互補式金氧半場效電晶體(CMOS)週邊電路具有一閘介電層551，其可以在形成記憶體陣列中穿隧阻障結構501的同時形成。為了製程的整合，於浮動閘極502-1之上的構成電荷捕捉結構的多層堆疊536-540是在陣列與周邊區域同時利用一覆蓋式製程形成。在週邊區域，一微影製程或是其他圖案定義製程可以用來定義接觸窗開口，例如通過多層堆疊536-540的開口600。在沈積多晶矽作為記憶陣列字元線530的同時，多晶矽會填入接觸窗開口中，與作為記憶胞中浮動閘極的第一多晶矽層連接，且與作為記憶胞中字元線的第二多晶矽層連接，且可在周邊區域形成電晶體閘極結構與互連線。因此，此製程僅需一道額外的圖案化步驟來定義接觸窗開口600即可以完全將記憶胞與周邊電路整合。此完成之金氧半場效電晶體也可以用於此記憶胞陣列中的一區域位元線選擇電晶體，將區域位元線與整體金屬位元線連接。
互補式金氧半場效電晶體(CMOS)週邊電路通常需要不同的閘氧化層厚度及應用。厚與薄的閘氧化層可以利用以下製程方式整合在一起，先形成一層厚的第一氧化層於此裝置中，圖案化定義出需要較厚氧化層的區域，然後除去此區域之外的較厚氧化層之後再重新長出一層較薄的氧化層，例如作為穿隧阻障結構501及閘介電層551的薄氧化層，此較厚氧化層的厚度在生長薄氧化層的時候幾乎不會改變。
第27圖係顯示一替代電荷捕捉浮動閘極記憶胞之剖面圖，其中電荷捕捉元件602相較於第14圖中之電荷捕捉介電堆疊322作了一些調整，以在此實施例中提供一阻擋介電層，其包含一包括緩衝層640和一高介電係數覆蓋層641之堆疊。第27圖中所使用之元件標號當其代表相同元件時則與第14圖中相同。此處的高介電常數是指介電常數大於7，像是以下這些材料均具有此特性：三氧化二鋁、二氧化鉿、二氧化鋯、三氧化二鑭、氧矽化鋁、氧矽化鉿、氧矽化鋯等。
二氧化矽之緩衝層640可藉由濕式爐管氧化步驟來將氮化物進行濕式轉換而形成，其他實施例則可使用高溫氧化物(HTO)或LPCVD二氧化矽來形成。欲形成氧化鋁之覆蓋層641，可先進行原子氣相沉積，之後並配合在約900℃下進行60秒快速熱退火以強化形成之薄膜。
藉由採用前述製程，得以形成缺陷極少的氧化矽層以及由高介電常數和高傳導帶補償材料(如氧化鋁)之覆蓋層，二者一同提供具有良好電荷維持特性與低抹除飽和電壓的阻擋介電層。因此，不但可降低EOT，還可降低操作電壓。
此外，對於氧化矽(介電常數為3.9)與氧化鋁(介電常數約為8)之結合，阻擋介電層中頂層641的厚度與底層640的厚度比值可以小於2。一般來說，頂層641的厚度可以小於兩者之間介電常數的比值(8/3.9)乘上底層640的厚度。因此，本實施例之阻擋介電層包括一與電荷捕捉介電層接觸之第一層640以及一和通道表面及閘極之另一者接觸之第二層641，其中第一層640具有一介電常數κ1，第二層641具有一大於κ1之介電常數κ2，且第二層之厚度係小於該第一層之厚度乘以κ2/κ1。由於三氧化二鋁之阻障高度通常與二氧化矽約略相等，具有N+多晶矽閘極之氧化鋁的電子阻障高度或傳導帶補償為約3.1電子伏特。通常而言，根據此實施例，第二層具有一大於第一層介電常數κ1之介電常數κ2，且第二層之厚度係小於該第一層之厚度乘以κ2/κ1。第27圖中所示的結構於富偏壓富勒-諾得漢抹除過程中提供一較低的閘極注入電流卻同時能保持良好的資料維持特性。
第28圖係顯示一替代電荷捕捉浮動閘極記憶胞之剖面圖，其中電荷捕捉介電堆疊652取代了第14圖中之堆疊，同時取代了穿隧阻障結構315及阻擋介電層320。此處之第二穿隧阻障結構650如同傳統金氧半場效電晶體一般的單一穿隧氧化層或是其他的穿隧阻障結構。在此實施例中，此穿隧阻障結構650必須如同之前所討論過的具有較第一穿隧阻障結構313為低的穿隧能障高度，例如在此範例中使用厚度小於3奈米的二氧化矽。此外，阻擋介電層651是使用高介電常數的材料如三氧化二鋁。字元線653是使用例如是氮化鉭材料或是其他具有高功函數的材料，其替代材料可如第14圖中的字元線310。完成之結構通常稱為MANOS/TANOS結構，其結構取代了多晶矽層間介電層於浮動閘極之上。
第29-38圖顯示一浮動閘極能隙工程矽-氧化物-氮化物-氧化物-矽(BE-SONOS)裝置之測試結果，其中第一穿隧阻障結構是利用現場蒸汽產生(ISSG)方法形成之二氧化矽(約54埃厚)，此浮動閘極是無摻雜多晶矽(約40埃厚)，第二穿隧阻障結構是能隙工程之氧化矽-氮化矽-氧化矽(ONO)結構，具有各自的厚度約為13埃、20埃及25埃，電荷捕捉層是約50埃厚的氮化矽，而阻擋介電層是約40埃厚的氧化矽。一自動對準淺溝渠隔離結構係用來在淺溝渠隔離結構及字元線方向上隔離多晶矽浮動閘極。此被測試之裝置是大面積的裝置，其允許在結構可視的情況下進行觀測其內部特性而不會受到邊緣效應的影響。
第29圖顯示在偏壓範圍+15V到+22V進行正FN程式化的測試結果。此裝置的初始臨界電壓Vt約為2.2V。在此測試樣本中此臨界電壓大約在6V時飽和。可以看出，此記憶胞可以在偏壓條件低於18V時，以小於10ms的時間很快地被程式化至高於4V的階級。在較高電場下甚至可以達成更快地程式化速度。
第30圖顯示在偏壓範圍-17V到-20V進行負FN抹除的測試結果。此抹除狀態可以較初始臨界電壓Vt低約為2V。此裝置的抹除飽和之臨界電壓大約在0V。此裝置可以在小於-18V之負偏壓條件時，以小於100ms的時間很快地被抹除至低於1V的臨界階級。在較高電場下甚至可以達成更快地抹除速度。
第31圖顯示測試裝置在利用+FN增量步進脈衝程式化ISPP的測試結果，其起始程式化脈衝的大小在17V到20V範圍進行，每次增幅使用100μs脈衝。在此範例中增量步進脈衝程式化ISPP斜率約為0.7。通常而言，此測試裝置需要一數量級25V的相對高電壓才能達成高於6V的臨界電壓。此外，此增量步進脈衝程式化ISPP與標準能隙工程矽-氧化物-氮化物-氧化物-矽(BE-SONOS)裝置的12V相較，其在一相對較高的程式化電位16V才會被開啟。此相對高的操作電壓係導因於此結構的較大之等效氧化層厚度EOT，考慮到此能隙工程矽-氧化物-氮化物-氧化物-矽(BE-SONOS)結構的等效氧化層厚度EOT約為13奈米，於浮動閘極底下之包含氧化矽的穿隧阻障結構之等效氧化層厚度EOT約為5奈米，且此浮動閘極的等效氧化層厚度是在空乏模式。
第32和33圖分別顯示兩記憶胞汲極電流與閘極電壓之IV關係圖，第一記憶胞具有約0.2μ長度及約0.07μ寬度，而第二記憶胞具有約0.2μ長度及約0.15μ寬度。在此測試中，汲極與主體分別接地而源極被耦接至約0.5V的電位。此圖中的此IV曲線在初始臨界電壓是不可辨認的。然而，自臨界電壓約2.2V開始，每一條曲線之間大致是互相平行的。由這些圖中的資料可以看出，在程式化與抹除操作中這IV曲線偏移是平行的。
第34圖顯示此測試記憶胞之次臨界偏移。可以看出，在一大範圍的臨界電壓區間中，僅有很小的次臨界偏移SS分布。
第35圖顯示臨界電壓區間中互導gm的變異。此次臨界偏移與互導之變異與標準能隙工程矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞所觀察到的相較是相對較小的。此效應相信是由此電荷捕捉浮動閘極記憶胞中的浮動閘極提供等電位平面所導致，將標準介電電荷捕捉記憶胞的邊緣效應抵銷所致。
第36圖顯示此測試記憶胞使用步進閘極電壓與步進汲極電壓進行熱電子程式化偏壓時的表現，自閘極電壓8V、汲極電壓4V下開始進行，以1微秒脈衝及一次增加0.1V。於程式化之後，此記憶胞施加一反向讀取及一正向讀取。
第37圖顯示在對數座標下閘極電壓與汲極電流之關係圖，係使用-FN穿隧達成抹除狀態，且自汲極端使用通道熱電子程式化而達成程式化狀態。第38圖顯示在線性座標下在0到5x10-5安培區間閘極電壓與汲極電流之關係圖。第36到38圖顯示在正向讀取和反向讀取導致基本上相同的電流。這暗示此例中厚度約為40埃的薄浮動閘極屏蔽掉介電電荷捕捉層原本應該有的不均勻通道注入。此外，通道熱電子程式化在臨界電壓大於7V時提供一非常快的程式化速度，允許大於4V的記憶區間。通道熱電子程式化可以較富勒-諾得漢FN程式化更有效率。
第39和40圖顯示一具有第一及第二穿隧阻障結構均是利用相同之二氧化矽(約54埃厚)的電荷捕捉浮動閘極裝置的測試結果。此裝置的浮動閘極、電荷捕捉層及阻擋介電層均是與使用一能隙工程的第二穿隧阻障結構所測試的相同。第39圖顯示此裝置進行增量步進脈衝程式化ISPP操作時臨界電壓與程式化電壓的關係圖。可以看出，此裝置無法被有效地程式化。第40圖顯示此裝置在一抹除電壓為-20V時臨界電壓與抹除時間的關係圖。同樣地可以看出，此裝置無法被有效地抹除。如同之前所解釋過的，此測試可以得到一個結論是第二穿隧阻障結構具有一個與第一穿隧阻障結構不同的穿隧行為，可以幫助電荷穿隧進入電荷捕捉層，卻同時能防止電流(荷)洩漏及提供良好的保持特性。
總結是，此處所描述之一快閃記憶胞裝置，其包含一薄浮動閘極記憶胞，其中多晶矽層間介電層由一平面或近平面的介電堆疊所取代以安排操作上作為電荷捕捉裝置，且其中介於浮動閘極與電荷捕捉裝置間的穿隧效率係大於介於通道與浮動閘極間的穿隧效率。記憶胞中所儲存的大部分電荷係捕捉於介電電荷捕捉裝置中。通道操作仍能在介於電荷捕捉層與通道之間的等電位浮動閘極結構所控制，而提供了類似傳統金氧半場效電晶體或是浮動閘極記憶胞一般的直流特性。此記憶胞可以適用於許多型態的陣列架構中，包含NAND、NOR或是虛擬接地及閘的型態架構。此裝置亦可以使用p通道或是n通道技術皆可。此外，此架構可以允許結構對由鄰近電荷捕捉元件之溝渠隔離結構所導致的邊緣效應問題免疫，提供良好的資料保存及免除通道氧化的缺陷，且使用可以輕易地與目前浮動閘極快閃記憶體技術相容的製程步驟來生產。
雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
10．．．半導體基板
11．．．第一摻雜區域
12．．．第二摻雜區域
13．．．控制閘極
14．．．底穿隧阻障結構
15．．．電荷捕捉介電層
16．．．頂穿隧阻障結構
20、60．．．淺溝渠隔離結構(STI)
21、22．．．電場
61、62．．．電場
54．．．底介電層
55．．．電荷捕捉層
56．．．頂介電層
57．．．多晶矽字元線
100．．．介電電荷捕捉記憶胞
101．．．導電層
102．．．源極區域
103．．．汲極區域
104．．．基板
105．．．穿隧阻障結構
106．．．電荷捕捉結構
107．．．頂介電結構
108．．．頂導電層
110．．．淺溝渠隔離結構(STI)
111、112、113．．．電場
200、210．．．字元線
201、211．．．半導體主體
202、212．．．淺溝渠隔離結構(STI)
203、213．．．穿隧阻障結構
204、214．．．浮動閘極
205、215．．．氧化矽層
206、216．．．氮化矽層
207、217．．．氧化矽層
310、330．．．字元線
311、331．．．半導體主體
312、332．．．淺溝渠隔離結構(STI)
313、333．．．第一穿隧阻障結構
314、334．．．浮動閘極
315、335．．．第二穿隧阻障結構
316、336．．．氧化矽層
317、337．．．氮化矽層
318、338．．．氧化矽層
319、339．．．電荷捕捉層
320、340．．．阻擋介電層
322．．．電荷捕捉裝置
500．．．半導體基板
501．．．穿隧阻障結構
502．．．多晶矽浮動閘極層
503．．．硬式幕罩層
510、511、512．．．淺溝渠隔離結構(STI)
513、514．．．帽狀結構
530、615．．．字元線
536．．．氧化矽層
537．．．氮化矽層
538．．．氧化矽層
539．．．電荷捕捉層(氮化矽)
540．．．阻擋介電層
600．．．開口
601．．．浮動閘極元件
602．．．介電電荷捕捉元件
640．．．緩衝層
641．．．覆蓋層
650．．．穿隧阻障結構
651．．．阻擋介電層
652．．．電荷捕捉介電堆疊
1950．．．積體電路
1900．．．具有電荷捕捉/浮動閘極(CTFG)記憶胞之高密度快閃記憶體陣列
1901．．．列解碼器
1902．．．字元線
1903．．．行解碼器
1904．．．位元線
1905、1907．．．匯流排
1906．．．感應放大器與資料輸入結構
1911．．．資料輸入線
1915．．．資料輸出線
1908．．．偏壓調整供應電壓
1909．．．偏壓調整狀態機構
本發明其他特點可見圖式、實施方式以及申請專利範圍之記載。
第1圖為一種習知矽-氧化物-氮化物-氧化物-矽(SONOS)型態記憶胞之基本結構。
第2圖為一種習知矽-氧化物-氮化物-氧化物-矽(SONOS)型態記憶胞沿著通道寬度方向上的剖面圖，平行於一NAND陣列組態之字元線。
第3圖顯示一類似於第2圖的結構，但其通道寬度W係減少於趨近此底穿隧阻障結構、電荷捕捉介電層及頂穿隧阻障結構組合的等效氧化矽厚度。
第4圖為習知記憶胞結構中沿著通道寬度方向上的不均勻電荷捕捉分布於電荷捕捉層的示意圖。第5圖顯示因為第4圖中所示之不均勻電荷捕捉分布所導致的記憶胞結構中沿著通道寬度方向上的不均勻等效臨界電壓分布的示意圖。
第6圖顯示一矽-氧化物-氮化物-氧化物-矽(SONOS)型態記憶胞由邊緣效應所導致的不均勻電荷分布之此通道中汲極電流Id對閘極電壓Vg之電流電壓IV特性示意圖。
第7圖為根據本發明實施例的一介電電荷捕捉記憶胞沿著通道長度L方向上之剖面示意圖，記憶胞包含一導電層於此穿隧阻障結構上。
第8圖為根據本發明實施例的一記憶胞陣列沿著通道寬度方向上之剖面示意圖，其類似於第7圖中的記憶胞。
第9圖顯示具有類似第8圖中導電層的介電電荷捕捉記憶胞結構中沿著通道寬度方向上的一電荷密度示意圖。
第10圖顯示此導電層的存在，確實可以對沿著通道寬度方向上的臨界電壓VT分布產生影響。
第11圖顯示本發明一實施例之具有一導電層的介電電荷捕捉記憶胞結構由不均勻電荷分布影響之此通道中汲極電流Id對閘極電壓Vg之電流電壓IV特性示意圖。
第12圖為習知浮動閘極裝置沿著一字元線方向上之剖面示意圖。
第13圖為習知浮動閘極裝置沿著一字元線方向上之剖面示意圖，其具有一平面記憶胞結構。
第14圖為一種電荷捕捉/浮動閘極記憶體裝置的剖面示意圖，此剖面係沿著一字元線方向上。
第14A圖為能隙工程穿隧阻障層於低電場下介電穿隧結構之傳導帶與價帶之能階示意圖，顯示相對低的穿隧機率。
第14B圖為能隙工程穿隧阻障層於高電場下介電穿隧結構之傳導帶與價帶之能階示意圖，顯示相對高的穿隧機率。
第15圖為一種類似於第14圖之電荷捕捉/浮動閘極記憶體裝置的剖面示意圖，此剖面係沿著一字元線方向上，其中此電荷捕捉層以一第二穿隧阻障結構而與浮動閘極隔離。
第16圖係顯示此記憶胞在程式化偏壓時所誘發之自閘極至基板富勒-諾得漢穿隧的臨界電壓改變與時間的關係示意圖。
第17圖係顯示此記憶胞在進行程式化時其計算的被捕捉電荷與時間的示意圖。
第18圖係顯示此記憶胞在抹除偏壓時所誘發之自閘極至基板富勒-諾得漢穿隧的臨界電壓改變與時間的關係示意圖。
第19圖係顯示此記憶胞在進行抹除時其計算的被捕捉電荷與時間的示意圖。
第20圖係顯示本發明製造記憶胞陣列製程方法之第一階段，其中一多晶矽層及一第一穿隧阻障結構形成於半導體基板之上。
第21圖顯示根據本發明的一實施例製程之下一階段，包含一蝕刻製程來定義溝渠隔離結構，以及沈積一介電材料於溝渠隔離及基板內。
第22圖顯示製程之下一階段，包含除去溝渠隔離結構沈積製程中多餘的氧化矽，除去硬式幕罩層，及除去浮動閘極多晶矽層之上的氧化矽。
第23圖顯示製程之下一階段，包含形成多層材料堆疊其包括第二穿隧阻障結構、一電荷捕捉層及一阻擋介電層，其後一作為字元線的頂導電材料被形成。
第24圖顯示製造記憶胞陣列製程方法之一簡化結構示意圖，其具有浮動閘極結構和介電電荷捕捉結構。
第25圖係可應用本發明具有電荷捕捉/浮動閘極(CTFG)記憶胞之積體電路之簡化方塊圖。
第26圖係顯示一更有效率之示意圖，其中依此處所描述之製程所製造的記憶胞可以與使用於週邊電路的互補式金氧半場效電晶體(CMOS)集積在一起。。
第27圖係顯示一替代電荷捕捉浮動閘極記憶胞之剖面圖，其中使用高介電常數緩衝氧化層作為阻擋介電層。
第28圖係顯示一替代電荷捕捉浮動閘極記憶胞之剖面圖，其中使用三氧化二鋁作為阻擋介電層及高功函數的閘極材料。
第29圖顯示進行正FN程式化對此處所描述之電荷捕捉浮動閘極記憶裝置的測試結果。
第30圖顯示進行負FN抹除對此處所描述之電荷捕捉浮動閘極記憶裝置的測試結果。
第31圖顯示在利用增量步進脈衝程式化ISPP對此處所描述之電荷捕捉浮動閘極記憶裝置的測試結果。
第32圖顯示電荷捕捉浮動閘極記憶胞在偏移臨界電壓時汲極電流與閘極電壓之IV關係圖，其中記憶胞具有第一長度及寬度。
第33圖顯示電荷捕捉浮動閘極記憶胞在偏移臨界電壓時汲極電流與閘極電壓之IV關係圖，其中記憶胞具有第二長度及寬度。
第34圖顯示此電荷捕捉浮動閘極記憶胞之次臨界偏移的測試結果。
第35圖顯示此電荷捕捉浮動閘極記憶胞之臨界電壓區間中互導gm的變異。
第36圖顯示此電荷捕捉浮動閘極記憶胞使用通道熱電子程式化時間與臨界電壓之關係圖，此臨界電壓是在一反向與正向讀取下感測。
第37圖顯示電荷捕捉浮動閘極記憶胞在對數座標下閘極電壓與汲極電流之關係圖，係在抹除與程式化狀態下進行。
第38圖顯示電荷捕捉浮動閘極記憶胞在線性座標下閘極電壓與汲極電流之關係圖，係在抹除與程式化狀態下進行。
第39圖顯示此電荷捕捉浮動閘極記憶胞臨界電壓與程式化電壓的關係圖，此裝置具有一穿隧阻障結構於介電捕捉層與浮動閘極之間，其是與於半導體主體與浮動閘極之間的穿隧阻障結構相同。
第40圖顯示此電荷捕捉浮動閘極記憶胞臨界電壓與抹除時間的關係圖，此裝置具有一穿隧阻障結構於介電捕捉層與浮動閘極之間，其是與於半導體主體與浮動閘極之間的穿隧阻障結構相同。
310．．．字元線
311．．．半導體主體
312．．．淺溝渠隔離結構(STI)
313．．．第一穿隧阻障結構
314．．．浮動閘極
315．．．第二穿隧阻障結構
316．．．氧化矽層
317．．．氮化矽層
318．．．氧化矽層
319．．．電荷捕捉層
320．．．阻擋介電層
321．．．浮動閘極裝置
322．．．電荷捕捉裝置

Claims (20)

  1. 一種記憶胞，包括：一半導體基板，具有一表面，一源極區域與一汲極區域在該基板內且由一通道區域所分隔；一多層堆疊於該通道之上，包含一第一穿隧阻障結構置於該通道區域上方，一浮動閘極置於該第一穿隧阻障結構之上，一第二穿隧阻障結構於該浮動閘極之上，一電荷捕捉介電層於該第二穿隧阻障結構及該通道區域之上，以及一頂介電結構置於該電荷捕捉介電層之上；以及一頂導電層置於該頂介電結構之上；其中，當施加偏壓以對該記憶胞進行程式化及抹除時，該第二穿隧阻障結構的電荷穿隧效率大於該第一穿隧阻障結構的電荷穿隧效率，且該第二穿隧阻障結構具有複數個不同能隙的區段；該第一穿隧阻障結構包含一介於4至7奈米厚之氧化矽。
  2. 如申請專利範圍第1項所述之記憶胞，其中該第二穿隧阻障結構包含一多種材料之組合，且該穿隧阻障結構之排列係可建立接近該通道表面之一相對低價帶能階，距離該通道表面一第一距離處的價帶能階係增加，並距離該通道表面超過2奈米之一第二距離處的價帶能階係減少。
  3. 如申請專利範圍第1項所述之記憶胞，其中該第二穿隧阻障結構包含一第一氧化矽層鄰近該浮動閘極且具有一小於等於18埃之厚度，一位於該第一氧化矽層上之氮化矽層具有一 小於等於30埃之厚度，以及一位於該氮化矽層上之第二氧化矽層具有一小於等於35埃之厚度。
  4. 如申請專利範圍第1項所述之記憶胞，其中該第二穿隧阻障結構包含一阻障工程穿隧阻障結構。
  5. 如申請專利範圍第1項所述之記憶胞，其中該浮動閘極包含一半導體層，具有小於10埃之厚度。
  6. 如申請專利範圍第1項所述之記憶胞，其中該頂介電結構包含與該電荷捕捉介電層接觸之具有一介電常數κ1的一第一層，以及與該頂導電層接觸之具有一介電常數κ2的一第二層，且該κ2大於該κ1，該第二層之厚度係小於該第一層之厚度乘以κ2/κ1。
  7. 如申請專利範圍第6項所述之記憶胞，其中該第一層係包含氧化矽或氮氧化矽，該第二層係包含氧化鋁，且該電荷捕捉介電層係包含氮化矽或氮氧化矽至少一者。
  8. 如申請專利範圍第6項所述之記憶胞，其中該第二層的該介電常數κ2係大於7。
  9. 如申請專利範圍第1項所述之記憶胞，其中該電荷捕捉介電層包含氮化矽。
  10. 如申請專利範圍第1項所述之記憶胞，更包括：一控制電路，耦接至該記憶胞，該控制電路包含一程式化 模式，係用以施加一偏壓條件至該記憶胞以誘發穿隧由該通道至該浮動閘極，和在該浮動閘極與該電荷捕捉介電層之間進行，以增加被捕捉的負電荷，以及一抹除模式，係用以施加一偏壓條件至該記憶胞以誘發穿隧在該電荷捕捉介電層與該浮動閘極，和在該浮動閘極與該通道之間進行，以減少被捕捉的負電荷。
  11. 一種記憶胞，包括：一半導體主體，具有一表面；一多層堆疊於該半導體主體之上，包含一浮動閘極，一電荷捕捉介電層於該浮動閘極之上，以及一頂介電結構置於該電荷捕捉介電層之上；以及在正閘極偏壓條件施加時可引發電子自該半導體主體通過該浮動閘極移動至該電荷捕捉介電層之功能手段，以增加一臨界電壓，而同時又防止在施加讀取偏壓條件時電子自該電荷捕捉介電層穿隧通過該浮動閘極至該半導體主體；以及一頂導電層置於該頂介電結構之上；其中，該電荷捕捉介電層包含一電洞穿隧層及一補償層，該補償層的價帶能階比該電洞穿隧層的價帶能階高約2.6電子伏特。
  12. 如申請專利範圍第11項所述之記憶胞，更包括：一控制電路，耦接至該記憶胞，該控制電路包含一程式化模式，係用以施加一偏壓條件至該記憶胞以誘發穿隧由該半導 體主體至該浮動閘極，和在該浮動閘極與該電荷捕捉介電層之間進行，以增加被捕捉的負電荷，以及一抹除模式，係用以施加一偏壓條件至該記憶胞以誘發穿隧在該電荷捕捉介電層與該浮動閘極，和在該浮動閘極與該半導體主體之間進行，以減少被捕捉的負電荷。
  13. 一種記憶胞，包括：一半導體基板，具有一表面，一源極區域與一汲極區域在該基板內且由一通道區域所分隔；一閘介電層包含厚度介於4至7奈米之氧化矽，置於該通道區域上方；一半導體浮動閘極置於該閘介電層之上；一穿隧阻障結構於該浮動閘極之上，該穿隧阻障結構包含一第一氧化矽層鄰近該浮動閘極且具有一小於等於18埃之厚度，一位於該第一氧化矽層上之氮化矽層具有一小於等於30埃之厚度，以及一位於該氮化矽層上之第二氧化矽層具有一小於等於35埃之厚度；一介於約4至5奈米厚之電荷捕捉介電層置於該穿隧阻障結構之上；一阻擋介電結構置於該電荷捕捉介電層之上；以及一頂導電層置於該阻擋介電結構之上；其中，該穿隧阻障結構的電荷穿隧效率大於該閘介電層的電荷穿隧效率，且該穿隧阻障結構具有複數個不同能隙的區段。
  14. 如申請專利範圍第13項所述之記憶胞，其中該阻擋介電結構包含與該電荷捕捉介電層接觸之具有一介電常數κ1的一第一層，以及與該頂導電層接觸之具有一介電常數κ2的一第二層，且該κ2大於該κ1，該第二層之厚度係小於該第一層之厚度乘以κ2/κ1。
  15. 如申請專利範圍第13項所述之記憶胞，其中該浮動閘極包含一半導體層，具有小於10埃之厚度。
  16. 一種製造一積體電路之方法，包括：形成一閘介電層於一半導體基板之上；形成一圖案化之多晶矽層於該閘介電層之上，包含一第一圖案於該基板的一記憶體區域及一第二圖案於該基板的一週邊區域；形成一多層介電堆疊於該圖案化多晶矽層之上，該多層介電堆疊包含一穿隧阻障結構與該圖案化多晶矽層接觸，一電荷捕捉介電層於該穿隧阻障結構之上，以及一頂介電結構置於該電荷捕捉介電層之上；打開接觸窗開口穿過該多層介電堆疊以在該週邊區域所選定的位置上將該圖案化多晶矽層裸露出來；形成一圖案化的導電層於該多層介電堆疊之上，且經由在該所選定的位置上之該些接觸窗開口與該圖案化多晶矽層接觸；以及形成源極和汲極區域於鄰近該圖案化導電層的該半導體基板內；其中，該閘介電層包含一介於4至7奈米厚之氧化矽，且 該穿隧阻障結構的電荷穿隧效率大於該閘介電層的電荷穿隧效率，且該穿隧阻障結構具有複數個不同能隙的區段。
  17. 如申請專利範圍第16項所述之方法，其中該穿隧阻障結構的形成步驟包含形成一能隙工程穿隧阻障結構，其包含複數個介電層。
  18. 如申請專利範圍第16項所述之方法，其中該圖案化的導電層包含多晶矽。
  19. 如申請專利範圍第16項所述之方法，更包含在該記憶體區域蝕刻該圖案化多晶矽層以提供浮動閘極。
  20. 如申請專利範圍第16項所述之方法，其中該頂介電結構包含一介於5至9奈米厚之氧化矽。
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