JPH1050867A

JPH1050867A - 半導体不揮発性記憶装置およびその製造方法

Info

Publication number: JPH1050867A
Application number: JP8199899A
Authority: JP
Inventors: Shuya Abe; 修也阿部
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1996-07-30
Filing date: 1996-07-30
Publication date: 1998-02-20

Abstract

(57)【要約】【課題】この発明は、デザインルールの縮小が可能
で、低コスト化、高性能化が図れる半導体不揮発性記憶
装置及びその製造方法を提供することを目的とする。【解決手段】基板１表面に形成されたソース領域２と
ドレイン領域３間に２つのチャネル領域を有し、ドレイ
ン３側のチャネル領域上にゲート酸化膜１２を介して浮
遊ゲート４が設けられ、浮遊ゲート４には絶縁膜１３を
介して制御ゲート５が設けられ、選択ゲート６がソース
２側のチャネル領域上を絶縁膜１１を介して覆うと共
に、絶縁膜１４を介して浮遊ゲート４と制御ゲート５上
を覆うように形成され、選択ゲート６はポリシリコン膜
６１とタングステンシリサイド膜６２が積層して形成さ
れ、スタックゲートＳＧ間に形成される段差のポリシリ
コン膜６１とタングステンシリサイド６２の間に、酸化
シリコン膜６３が部分的に形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、浮遊ゲートを有
し、且つ電気的に消去可能な半導体不揮発性記憶装置及
びその製造方法に関する。

【０００２】

【従来の技術】電気的に書き換えおよび消去可能な半導
体不揮発性記憶装置（以下、ＥＥＰＲＯＭという。）の
中でフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリ
という。）が、近年注目されている。

【０００３】従来のＥＥＰＲＯＭは一般に単ビット消去
を基本にしているの対し、フラッシュメモリはブロック
単位での消去を前提としている。このため、フラッシュ
メモリは、従来のＥＥＰＲＯＭに比べると比較的使いに
くい装置であるが、１ビットの単素子化やブロック消去
等の採用により、ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）に匹敵或いはそれ以上の集積度が期
待できる次世代のメモリ（ＲＯＭ）として注目されてお
り、その市場の大きさは計り知れない。

【０００４】フラッシュメモリには、いろいろな構造・
方式のものが提案されているが、その一つとして、米国
特許第５，２８０，４４６号に提案されている構造・方
式がある。

【０００５】この方式のメモリセルの構造は図１５に示
すように、基板１に形成されるソース２・ドレイン３間
のチャネル領域が２つの領域からなっており、ソース側
のチャネル領域上には、ゲート絶縁膜１１を介して選択
ゲート６が形成され、ドレイン側のチャネル領域上には
ゲート絶縁膜１２を介して浮遊ゲート４が形成されてい
る。この浮遊ゲート４上にはインターポリ絶縁膜１３を
介して制御ゲート５が形成されている。また、選択ゲー
ト６は絶縁膜１４を挟んで制御ゲート５上を乗り越え、
後述するようにチャネル長方向の隣のセルの選択ゲート
とつながっている。

【０００６】このような構造をとることにより、ソース
側の基板チャネル領域から浮遊ゲート４へのチャネルホ
ットエレクトロン注入、いわゆるＳＳＩ方式（Ｓｏｒｃ
ｅＳｉｄｅＩｎｊｅｃｔｉｏｎ）が可能になってお
り、ドレイン側からのチャネルホットエレクトロン注入
による方式に比べ、高い電子注入効率を実現している。

【０００７】また、選択ゲート６を有することにより、
オーバーイレースの問題も解決している。

【０００８】図１６に、この方式のメモリセルをアレイ
状に配置した様子を示す。図１６（ａ）は上面図、
（ｂ）は同図のＡ−Ａ’線断面図である。各メモリセル
のドレイン３側のチャネル領域上は、ゲート酸化膜１２
を介して各セルに個別の浮遊ゲート４で覆われており、
またインターポリ絶縁膜１３を介して浮遊ゲート４を覆
うように形成された制御ゲート５はチャネル幅方向（ソ
ースからドレインに向かう方向に垂直な方向）へライン
状に延び、複数のセルで共通となっている。また、その
方向の隣り合うセルはフィールド酸化膜７によって分離
されている。

【０００９】一方、各メモリセルのソース２側のチャネ
ル領域をゲート酸化膜１１を介して覆う選択ゲート６
は、制御ゲート５上を乗り越えてチャネル長方向（ソー
スからドレインに向かう方向）へライン状にのび、その
方向の複数のセルで共通となっている。ソース２及びド
レイン３は拡散層で構成され、チャネル幅方向に複数の
メモリセルで共通化されるライン状に形成されている。

【００１０】このことにより、制御ゲート５と選択ゲー
ト６のマトリックス選択によりある特定のセルが選択可
能となり、チャネル幅方向でのドレイン３の共通化が可
能となり、ドレインライン３を拡散層で形成することに
より、コンタクトホールが不必要となって素子面積の低
減を実現することができる。

【００１１】この素子の選択ゲート６は浮遊ゲート４、
インターポリ絶縁膜１３、制御ゲート５（以下、これら
を合わせてスタックゲートという。）および制御ゲート
５上の絶縁膜１４等の高段差の上を乗り越えて長くライ
ン状に延びていて、ワード線として用いられている。

【００１２】また、選択ゲート６の抵抗は、動作速度に
大きくかかわっており、低抵抗化が重要である。このた
め選択ゲート６には、ポリシリコン６１とタングステン
シリサイド等の高融点金属シリサイド膜６２を積層し
た、いわゆるポリサイドゲートが通常用いられている。

【００１３】

【発明が解決しようとする課題】ところで、上記した素
子のデザインルールを縮小していく上で、以下の問題が
生じる。この問題点につき図面を参照して説明する。

【００１４】（１）選択ゲート（ワードライン）の高抵
抗化による動作速度の低下。素子のデザインルールを縮小して行くと、図１６（ｂ）
及び図１７に示すように、隣り合うスタックゲートＳＧ
の間隔が狭まり、段差のアスペクト比が高くなってく
る。特に、スタックゲートＳＧ同士の間隔の狭いドレイ
ン３側で厳しくなっている。そのため、選択ゲート６の
タングステンシリサイド膜６２のステップカバレッジが
低下し、図１７中の丸印で囲むように、最悪の場合は段
切れによりゲート抵抗が高抵抗化してしまう。

【００１５】（２）層間絶縁膜の埋め込み不良による信
頼性低下。上記（１）と同様に、素子のデザインルールを縮小して
行くと、アスペクト比が高くなり、また場合によっては
タングステンシリサイド膜６２の形状が逆テーパ形状に
なることもあり、図１８中の丸印で囲むように、その上
を層間絶縁膜１６で埋め込むことが不可能になる。

【００１６】（３）選択ゲートエッチング時のエッチン
グ残によるショート不良。素子のデザインルールを縮小して行くと、タングステン
シリサイド膜６２のステップカバーの形状が逆テーパ形
状になりやすく、それに伴い、図１９（ａ）に示すよう
に、フォトリソグラフィ時にレジスト残ｒが生じる。そ
して、選択ゲート６をエッチング処理する時に、図１９
（ｂ）に示すように、デポ物が堆積してエッチング残ｄ
が生じ隣り合う選択ゲート６、６間のショート不良が起
きる。尚、図１９は図１６（ａ）のＢ−Ｂ’線断面図で
ある。

【００１７】選択ゲートエッチング時の対レジスト選択
比低下による、パターン不良。高段差部分のタングステンシリサイド膜６２をエッチン
グするため、長時間のエッチングをする必要がある。こ
のエッチングは、概ね膜厚と段差を足した分であり、図
２０（ａ）の矢印Ａで示す部分である。一方、タングス
テンシリサイド膜６２を垂直、即ち異方的にエッチング
する条件では、レジストとの選択比は、もともとあまり
とれていない。例えば、両者の選択比は、タングステン
シリサイド（ＷＳｉ）／レジスト≦２である。更に、ス
ペースが狭くなると側壁保護膜が弱くなるため、サイド
エッチが入りやすくなる。これを補うようにエッチング
条件を変えると、対レジスト選択比は低下してしまう。
一方、タングステンシリサイドのエッチレートはマイク
ロローディング効果により小さくなる。また、タングス
テンシリサイド膜６２上に塗布されるレジスト３１の膜
厚に関しては、図２０（ｂ）の矢印Ｂに示すように、段
差の上部では、段差底部に比べ、膜厚が概ね段差分だけ
薄くなる。さらに、レジストパターン形成の微細化のた
めには、レジスト厚全体に薄層化する必要がある。ま
た、図２０（ｃ）に示すように、レジスト３１は角の部
分が早くエッチングされるため、ライン中央部ではレジ
スト３１が残っている状態であっても、ラインのエッジ
部では早くレジスト３１の消失・ラインの細りが生じ
る。

【００１８】（５）選択ゲートエッチング時の対酸化膜
選択比低下による、基板掘れ。上記した（４）と同様に、タングステンシリサイド膜６
２のエッチングには長時間のエッチングが必要である。
タングステンシリサイド膜６２のエッチング条件でのタ
ングステンシリサイドのエッチングレートとポリシリコ
ンのエッチレートはほとんど同程度であり、タングステ
ンシリサイド膜６２のエッチング時には、図２１（ｃ）
に示すように、平坦部のポリシリコンも同時にエッチン
グされて下地の酸化膜が露出する。更にタングステンシ
リサイド膜６２を完全に除去するためにエッチングを続
けると、下地酸化膜もエッチングされる。このとき対酸
化膜選択比が十分にとれていれば何ら問題はないが、デ
ザインルールが縮小され、スペースが狭くなると側壁保
護膜が弱くなる傾向があり、それを補うようにエッチン
グ条件を変えると、対酸化膜選択比が低下してしまう。
そのため、酸化膜に対するマージンが小さくなり、最悪
の場合、図２１（ｄ）に示すように、下地酸化膜の消失
及び基板掘れが生じる可能性がある。

【００１９】この発明は、上述した従来の問題点を解消
するためになされたものにして、デザインルールの縮小
が可能で、低コスト化、高性能化が図れる半導体不揮発
性記憶装置及びその製造方法を提供することを目的とす
る。

【００２０】

【課題を解決するための手段】この発明は、半導体基板
表面にソース領域とドレイン領域が形成され、ソース領
域とドレイン領域間に２つのチャネル領域を有し、ドレ
イン側のチャネル領域上にゲート酸化膜を介して浮遊ゲ
ートが設けられ、当該浮遊ゲート上には絶縁膜を介して
制御ゲートが設けられ、チャネル長方向に延びたライン
状の選択ゲートがソース側のチャネル領域上を絶縁膜を
介して覆うと共に、絶縁膜を介して前記浮遊ゲートと制
御ゲート上を覆うように形成され、複数のセルで共通と
なっている半導体不揮発性記憶装置において、前記選択
ゲートはポリシリコンと高融点金属シリサイドが積層し
て形成され、前記選択ゲート間に形成される段差のポリ
シリコンと高融点金属シリサイドの間に、当該ポリシリ
コン及び高融点金属シリサイドとは異なる種類の膜が部
分的に形成されていることを特徴とする。

【００２１】すなわち、この発明においては、選択ゲー
トをポリシリコンと高融点金属シリサイドの積層構造
（ポリサイド構造）とするに当たり、ポリシリコンの上
に、例えば、シリコン酸化膜のような、ポリシリコンで
も高融点金属シリサイドでもない他の種類の膜を部分的
に形成し、高融点金属シリサイド膜が形成される下地の
段差を低減するか段差形状を緩くするものである。

【００２２】上記のように、この発明によれば、高融点
金属シリサイド層のステップカバー形状が改善している
ので、選択ゲートの高抵抗化による動作速度の低下、層
間絶縁膜の埋め込み不良による信頼性低下、選択ゲート
エッチング時のエッチング残によるショート不良、選択
ゲートエッチング時の対レジスト選択比低下によるパタ
ーン形状不良並びに選択ゲートエッチング時の対酸化膜
選択比低下による基板掘れを招くことなく、デザインル
ールの縮小が可能となる。

【００２３】また、この発明は、前記選択ゲートのポリ
シリコン上であって、前記制御ゲート間によってつくら
れる段差の底面部分の全ての部分に、前記ポリシリコン
及び高融点金属シリサイドとは異なる種類の膜が形成さ
れていることを特徴とする。

【００２４】上記のように構成することで、選択ゲート
の絶対段差も低減されていることにより、より微細な、
パターン形成が可能となる。

【００２５】更に、この発明は、前記ポリシリコン及び
高融点金属シリサイドとは異なる種類の膜をシリコン酸
化膜で構成すると良い。

【００２６】選択ゲートのポリシリコンと高融点金属シ
リサイドの間の一部を埋める膜として、プロセス的にこ
なれていて、ポリシリコンに対して選択エッチングが可
能であり、十分な耐熱性があるシリコン酸化膜を用いる
ことにより、半導体不揮発性記憶装置をより安定的につ
くる事が可能になる。

【００２７】この発明の半導体不揮発性記憶装置の製造
方法は、半導体基板表面にソース領域とドレイン領域が
形成され、ソース領域とドレイン領域間に２つのチャネ
ル領域を有し、ドレイン側のチャネル領域上にゲート酸
化膜を介して浮遊ゲートが設けられ、当該浮遊ゲート上
には絶縁膜を介して制御ゲートが設けられ、チャネル長
方向に延びたライン状の選択ゲートがソース側のチャネ
ル領域上を絶縁膜を介して覆うと共に、絶縁膜を介して
前記浮遊ゲートと制御ゲート上を覆うように形成され、
複数のセルで共通となっている半導体不揮発性記憶装置
において、前記選択ゲートとなるポリシリコン層を成膜
した後、ポリシリコン及び高融点金属シリサイドとは異
なる種類の膜を成膜し、その膜を全面エッチバックした
後、高融点金属シリサイド膜を形成する工程を備えたこ
とを特徴とする。

【００２８】上記の製造方法によれば、選択ゲートのポ
リシリコンのスタックゲート段差部分に精度よく膜を形
成することができる。

【００２９】また、この発明の製造方法は、前記ポリシ
リコン及び高融点金属シリサイドとは異なる種類の膜を
前記浮遊ゲートと制御ゲートの積層部分間の一部に選択
的に形成した後、再度前記ポリシリコン及び高融点金属
シリサイドとは異なる種類の膜を全面に成膜し、全面エ
ッチバックすることにより形成するように構成できる。

【００３０】また、上記の製造方法によれば、選択ゲー
トの絶対段差をより低減することが可能となり、より微
細な、パターン形成が可能となる。

【００３１】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態につき説明する。

【００３２】図１は、この発明の半導体不揮発性記憶装
置の第１の実施の形態を示し、図１（ａ）は平面図、同
図（ｂ）は図１（ａ）のＡ−Ａ’線断面図である。

【００３３】シリコン半導体基板１の主表面にソース領
域２及びドレイン領域３が形成され、ソース領域２とド
レイン領域３の間のチャネル領域のうちドレイン３側の
チャネル領域上には、厚さ８ｎｍのゲート酸化膜１２を
介して浮遊ゲート４が、その上にシリコン酸化膜／シリ
コン窒化膜／シリコン酸化膜を積層したインターポリ絶
縁膜１３（以下、ＯＮＯ膜と略す。）を介して制御ゲー
ト５が形成されている。また、浮遊ゲート４は、フィー
ルド酸化膜７上でチャネル幅方向で隣り合うセルと分離
され、各セルに個別になっており、一方、制御ゲート５
はチャネル幅方向に長くライン状に延びて、この方向の
複数のセルで共通になっている。

【００３４】更に、制御ゲート５上には厚さ１５０ｎｍ
程のシリコン酸化膜１４が形成され、また、これらスタ
ックゲートＳＧの側壁にはシリコン酸化膜とシリコン窒
化膜を積層した絶縁膜１５が形成されている。

【００３５】一方、選択ゲート６はゲート酸化膜１１を
介してチャネル領域のソース２側の部分を覆いこの部分
の制御を行うと共に、前記スタックゲートＳＧ上を乗り
越えてソースライン２、ドレインライン３、制御ゲート
５と直行する方向に長く延びるワードラインとなってい
る。また、選択ゲート６は、ポリシリコン膜６１と高融
点シリサイドとしてのタングステンシリサイド膜６２の
積層構造、いわゆるポリサイド構造とすることにより低
抵抗化している。

【００３６】上記した構造は従来装置と同様であるが、
この発明においては、制御ゲート６のうちのポリシリコ
ン膜６１上で、隣り合うスタックゲートＳＧのスペース
部分において、ソース２側では段差部分にサイドウォー
ル形状に、ドレイン３側ではスペースを埋めるようにシ
リコン酸化膜６３が形成され、その上にタングステンシ
リサイド膜６２が形成されている。そして、ポリシリコ
ン膜６１とタングステンシリサイド膜６２は、スタック
ゲートＳＧの上部及びスタックゲートＳＧ間のソース２
側のスペース部分中央付近で互いに接している。

【００３７】この様な構造とすることにより、前述した
種々の問題に関して、以下に説明するように解決するこ
とができる。

【００３８】（１）選択ゲート６（ワードライン）の高
抵抗化による動作速度の低下の問題については、スタッ
クゲートＳＧ同士の間隔の狭いドレイン３側では、スペ
ース部分をシリコン酸化膜６３で埋めて概ね平坦とする
ことにより、シリサイド膜６２のステップカバレッジを
大幅に改善できる。また、ソース２側についても、段差
部脇にサイドウォール形状のシリコン酸化膜６３を設け
テーパをつけることによりステップカバレッジが向上
し、選択ゲート６（ワードライン）の高抵抗化による動
作速度の低下の問題を解決することができる。

【００３９】（２）層間絶縁膜の埋め込み不良による信
頼性低下の問題については、上記（１）と同様に、ドレ
イン３側ではスペース部分をシリコン酸化膜６３で埋め
て概ね平坦とすることにより、また、ソース２側につい
ては段差部脇にサイドウォール形状のシリコン酸化膜６
３を設けテーパをつけることにより、シリサイド膜６２
のステップカバー形状が滑らかになり、層間絶縁膜の埋
め込み不良による信頼性低下の問題を解決することがで
きる。

【００４０】（３）選択ゲート６のエッチング時のエッ
チング残によるショート不良の問題については、タング
ステンシリサイド膜６２のステップカバーの形状は、ド
レイン３側では概ね平坦、ソース２側では順テーパとな
り、シリサイド膜６２の逆テーパ形状に起因するフォト
リソグラフィ時のレジスト残、エッチング時のデポ物の
堆積によるエッチング残によるショート不良の問題を解
決することができる。

【００４１】（４）選択ゲート６のエッチング時の対レ
ジスト選択比低下による、パターン形状不良について
は、シリサイド膜６２のステップカバーの形状がドレイ
ン３側では概ね平坦、ソース２側では順テーパとなりエ
ッチングする必要のある最大の厚さが、図１（ｂ）に示
すように、従来に比べ大幅に薄くなっている。そのた
め、シリサイド膜６２をエッチングする時間を大幅に短
縮することが可能になる。一方、ポリシリコン膜６１の
段差は従来と同じである、また、タングステンシリサイ
ド膜６２のエッチング時にはポリシリコン膜６１もエッ
チングされることから、タングステンシリサイド膜６２
のエッチング時間を短縮した分ポリシリコン膜６１のエ
ッチング時間は長くする必要が生じる。しかし、ポリシ
リコン膜６１のエッチングでは、レジストとの選択比が
非常に高いため、レジスト消失の問題が生じることはな
く、パターン形状不良の問題を解決することができる。

【００４２】（５）選択ゲートエッチング時の対酸化膜
選択比低下による、基板掘れについては、上述した
（４）と同様に、タングステンシリサイド膜６２をエッ
チングする必要のある最大の厚さが、従来に比べ大幅に
薄くなるため、タングステンシリサイド膜６２をエッチ
ングする時間を大幅に短縮できる。そのため、タングス
テンシリサイド膜６２のエッチング時には下地酸化膜は
ほとんど露出しないか、露出するにしても僅かな時間で
ある。一方、ポリシリコン膜６１のエッチング時では、
タングステンシリサイド膜６２のエッチングに比べ、対
酸化膜選択比が高いため、下地酸化膜の消失及び基板掘
れの問題を解決することができる。

【００４３】上記した実施の形態は、ポリシリコン膜６
１上のスタックゲートＳＧ段差間のスペースをシリコン
酸化膜６３で埋めて平坦化した例であるが、この膜はシ
リコン酸化膜に限ったものではなく、シリコン窒化膜や
その他の膜でも、いっこうに構わない。但し、シリコン
酸化膜はプロセス的にこなれていること、ポリシリコン
に対して選択エッチングが可能であること、十分な耐熱
性があること、応力も大きくないなどから、望ましい材
料の一つである。

【００４４】次に、この発明の半導体不揮発性記憶装置
の構造を実現するための製造方法を図２ないし図９に基
づいて説明する。

【００４５】まず、シリコン半導体基板１上に通常の選
択酸化法により素子分離のためのフィールド酸化膜７を
形成し、続いてゲート酸化膜１２を熱酸化により８ｎｍ
の厚さ成長させた後、浮遊ゲート４となるリンドープの
ポリシリコン１をＬＰ−ＣＶＤ法により堆積する。次に
チャネル幅方向で浮遊ゲートを分離するために、フォト
リソグラフィ及びエッチングによりストライプ状にパタ
ーニングする（図２参照）。

【００４６】次に、浮遊ゲート４と制御ゲート間５の絶
縁のために、まず浮遊ゲート４となるポリシリコンの表
面に熱酸化法により酸化膜を１０ｎｍ成長させ、続いて
ＬＰ−ＣＶＤ法により窒化膜を１５ｎｍ堆積し、最後に
この窒化膜の表面の５ｎｍ程を熱酸化により酸化膜とし
て、ＯＮＯ膜１３を形成する。次に、制御ゲート５とな
るリンドープのポリシリコンをＬＰ−ＣＤＶ法にて１５
０ｎｍ堆積、続いてＬＰ−ＣＶＤ法にて制御ゲート上の
絶縁膜となる１５０ｎｍのＨＴＯ膜１４を堆積する。そ
の後、フォトリソグラフィにて制御ゲート５のパターン
のレジストを形成した後、これを同一のマスクとしてＨ
ＴＯ膜１４、制御ゲート５となるポリシリコン膜、ＯＮ
Ｏ膜１３、浮遊ゲート４となるポリシリコン膜をエッチ
ングし、スタックゲートＳＧを形成する（図３参照）。

【００４７】次に、ＬＰ−ＣＶＤ法により１５ｎｍのＨ
ＴＯ膜１４を形成する。続いて、ソース側のチャネル領
域上と制御ゲート５の半分ほど覆うように、レジストマ
スク３１を形成し、ソース領域とドレイン領域に砒素イ
オンを注入エネルギー５０ＫｅＶ、ドーズ量５×１０¹⁵
ｃｍ^-3の条件で注入する（図４（ａ）、（ｂ）参照）。

【００４８】次に、レジスト除去した後、先に成膜した
ＨＴＯ膜１４上に、ＬＰ−ＣＶＤ法により、４００ｎｍ
のシリコン窒化膜を、続いて４００ｎｍのＨＴＯ膜を形
成する。先に、デポジションしたシリコン窒化膜をスト
ッパーとして一番上のＨＴＯ膜をエッチバックし、次に
下の酸化膜をストッパーとして窒化膜をエッチバック
し、次にこの窒化膜をマスクにして希フッ酸により酸化
膜をエッチングして、シリコン窒化膜とシリコン酸化膜
の積層からなる絶縁膜のサイドウォール１５を形成する
（図５参照）。

【００４９】次に、ソース領域２側のチャネル領域上の
ゲート酸化膜１１を熱酸化により成長させた後に、ＬＰ
−ＣＶＤ法により選択ゲートの一部となる１５０ｎｍの
リンドープのポリシリコン膜６１を堆積する（図６参
照）。

【００５０】上記した図２ないし図６に示す工程は従来
技術と同様である。次に、本実施の形態においては、Ｌ
Ｐ−ＣＶＤ法により、ＨＴＯ膜６３を４００ｎｍ堆積す
る。このとき、制御ゲートの段のうち、間隔の狭いドレ
イン３側の段差はＨＴＯ膜６３で完全に埋め込まれる
（図７参照）。

【００５１】次に、ＨＴＯ膜６３を全面エッチバックす
る。このとき、ＨＴＯ膜６３のエッチングは下地のポリ
シリコンに対して高選択比でエッチングでき、通常行っ
ているように、プラズマ発光により終点検知することに
よりエッチバックを制御よく行うことができる（図８参
照）。

【００５２】続いて、ＣＶＤ法により高融点金属シリサ
イドとしてタングステンシリサイド膜６２を１００ｎｍ
堆積させ（図９参照）、フォトリソグラフィによりレジ
ストパターン形成した後、同一マスクでタングステンシ
リサイド膜６２、酸化膜６３、ポリシリコン膜６１を順
次エッチングして選択ゲート６を形成する。後の工程
は、従来と同様に層間絶縁膜の堆積、コンタクトホール
形成、金属配線形成等を経て半導体不揮発性記憶装置が
完成する。

【００５３】図１０にこの発明の他の実施の形態を示
す。選択ゲート６のうちのポリシリコン層６１までは上
記の図２ないし図９に示す実施の形態と同様である。図
２ないし図９に示す実施の形態では、隣り合うスタック
ゲートＳＧ間のスペースのうちソース２側については、
サイドウォール形状のシリコン酸化膜６３が設けられて
いてスペースの中央付近ではポリシリコン膜６１とタン
グステンシリサイド膜６２が接している。これに対し、
この実施の形態においては、スタックゲートＳＧ間のス
ペースの全ての部分にシリコン酸化膜等、ポリシリコン
でも高融点金属シリサイドでもない他の種類の膜６３が
埋め込まれている。そして、ポリシリコン膜６１とタン
グステンシリサイド膜６２はスタックゲートＳＧ段差の
上部付近で接するようになっている。このことにより、
ステップカバー形状の改善のみならず、絶対段差の低減
も実現しており、選択ゲート６のフォトリソグラフィ工
程において、より微細なパターン形成が可能となる。

【００５４】この実施の形態の製造方法としては、ポリ
シリコン膜６１とタングステンシリサイド膜６２間の一
部を埋める膜６３を形成するとき、より広いソース２側
のスペースも埋め込むように、堆積時の膜厚を厚くする
か、膜の少なくとも一部をスピンオングラス・Ｏ３−Ｔ
ＥＯＳＣＤＶ膜等デポジション形状がフロー形状とな
るような膜を堆積するか、又は膜を堆積後熱処理により
リフローさせた後、エッチバックを行えばよい。

【００５５】次に図１１ないし図１４にこの発明の更に
異なる実施の形態を示す。

【００５６】選択ゲートのポリシリコン膜６１の成膜ま
では、図２ないし図９に示す実施の形態の製造方法と同
じであり、そのときの様子を図１１に示す。続いて、Ｈ
ＴＯ膜を３００ｎｍ堆積した後、フォトリソグラフィ及
びエッチングによりスタックゲートＳＧ間隔の広いソー
ス２側のスペース部分の一部に選択的にＨＴＯ膜６３ａ
を残す（図１２参照）。

【００５７】次に、もう一度、ＨＴＯ膜６３を４００ｎ
ｍ堆積して、段差部分を埋め込む（図１３参照）。続い
て、ＨＴＯ膜６３をエッチバックすることにより、スタ
ックゲートＳＧの上部において、ポリシリコン膜６１を
露出させる。後は、第１の実施の形態の製造方法と同様
に、ＣＶＤ法によりタングステンシリサイド膜６２を１
００ｎｍ堆積させ（図１４参照）、フォトリソグラフィ
によりレジストパターン形成した後、同一マスクでタン
グステンシリサイド膜６２、酸化膜６３ａ、６３、ポリ
シリコン膜６１を順次エッチングして選択ゲート６を形
成する。後の工程は、従来と同様に層間絶縁膜の堆積、
コンタクトホール形成、金属配線形成等を経て半導体不
揮発性記憶装置が完成する。

【００５８】この方法によると、スタックゲートＳＧ間
隔の広いソース３側のスペース部分において、より段差
を低減することができ、選択ゲート６のフォトリソグラ
フィ工程において、より微細なパターン形成が可能とな
る。

【００５９】

【発明の効果】以上説明したように、この発明の半導体
不揮発性記憶装置においては、高融点金属シリサイドの
ステップカバー形状が改善しているので、選択ゲートの
高抵抗化による動作速度の低下、層間絶縁膜の埋め込み
不良による信頼性低下、選択ゲートエッチング時のエッ
チング残によるショート不良、選択ゲートエッチング時
の対レジスト選択比低下によるパターン形状不良、並び
に選択ゲートエッチング時の対酸化膜選択比低下による
基板掘れを招くことなく、デザインルールの縮小が可能
となり、低コスト化、高性能化を図ることができる。

【００６０】また、選択ゲートのポリシリコンと高融点
シリサイドの間の一部を埋める膜として、プロセス的に
こなれていて、ポリシリコンに対して選択エッチングが
可能であり、十分な耐熱性があるシリコン酸化膜を用い
ることにより、半導体不揮発性記憶装置をより安定的に
つくる事が可能になる。

【００６１】更に、制御ゲート間によって作られる段差
のすべての部分に、ポリシリコン及び高融点シリサイド
と異なる種類の膜を形成することで、選択ゲートの絶対
段差が低減され、より微細な、パターン形成が可能とな
る。

【００６２】また、この発明の半導体不揮発性記憶装置
の製造方法によれば、選択ゲートのポリシリコンのスタ
ックゲート段差部分に精度よく膜を形成することができ
る。

【００６３】更に、ポリシリコン及び高融点シリサイド
と異なる種類の膜を、浮遊ゲートと積層ゲートの積層部
分間の一部に選択的に形成した後、再度ポリシリコン及
び高融点金属シリサイドとは異なる種類の膜を全面に成
膜し、全面エッチバックすることにより形成すれば、選
択ゲートの絶対段差をより低減することが可能となり、
より微細な、パターン形成が可能となる。

【図面の簡単な説明】

【図１】この発明の半導体不揮発性記憶装置の第１の実
施の形態を示し、（ａ）は平面図、（ｂ）は（ａ）のＡ
−Ａ’線断面図である。

【図２】この発明の半導体不揮発性記憶装置の製造方法
の実施の形態を工程別に示す上面図である。

【図３】この発明の半導体不揮発性記憶装置の製造方法
の実施の形態を工程別に示す断面図である。

【図４】この発明の半導体不揮発性記憶装置の製造方法
の実施の形態を工程別に示し、（ａ）は上面図、（ｂ）
は（ａ）のＡ−Ａ’線断面図である。

【図５】この発明の半導体不揮発性記憶装置の製造方法
の実施の形態を工程別に示す断面図である。

【図６】この発明の半導体不揮発性記憶装置の製造方法
の実施の形態を工程別に示す断面図である。

【図７】この発明の半導体不揮発性記憶装置の製造方法
の実施の形態を工程別に示す断面図である。

【図８】この発明の半導体不揮発性記憶装置の製造方法
の実施の形態を工程別に示す断面図である。

【図９】この発明の半導体不揮発性記憶装置の製造方法
の実施の形態を工程別に示す断面図である。

【図１０】この発明の半導体不揮発性記憶装置の製造方
法の他の実施の形態を示す断面図である。

【図１１】この発明の半導体不揮発性記憶装置の製造方
法の更に異なる実施の形態を工程別に示す断面図であ
る。

【図１２】この発明の半導体不揮発性記憶装置の製造方
法の更に異なる実施の形態を工程別に示す断面図であ
る。

【図１３】この発明の半導体不揮発性記憶装置の製造方
法の更に異なる実施の形態を工程別に示す断面図であ
る。

【図１４】この発明の半導体不揮発性記憶装置の製造方
法の更に異なる実施の形態を工程別に示す断面図であ
る。

【図１５】従来のフラッシュメモリセルを示す断面図で
ある。

【図１６】従来のフラッシュメモリセルをアレイ状に配
置した様子を示し、（ａ）は上面図、（ｂ）は同図のＡ
−Ａ’線断面図である。

【図１７】従来の問題点を示す断面図である。

【図１８】従来の問題点を示す断面図である。

【図１９】従来の問題点を示す断面図である。

【図２０】従来の問題点を示す断面図である。

【図２１】従来の問題点を示す断面図である。

【符号の説明】

１シリコン半導体基板２ソース領域３ドレイン領域４浮遊ゲート５制御ゲート６選択ゲート１１ゲート酸化膜１２ゲート酸化膜１３インターポリ絶縁膜１４酸化膜１５サイドウォール６１ポリシリコン膜６２タングステンシリサイド膜６３シリコン酸化膜

Claims

【特許請求の範囲】

【請求項１】半導体基板表面にソース領域とドレイン
領域が形成され、ソース領域とドレイン領域間に２つの
チャネル領域を有し、ドレイン側のチャネル領域上にゲ
ート酸化膜を介して浮遊ゲートが設けられ、当該浮遊ゲ
ート上には絶縁膜を介して制御ゲートが設けられ、チャ
ネル長方向に延びたライン状の選択ゲートがソース側の
チャネル領域上を絶縁膜を介して覆うと共に、絶縁膜を
介して前記浮遊ゲートと制御ゲート上を覆うように形成
され、複数のセルで共通となっている半導体不揮発性記
憶装置において、前記選択ゲートはポリシリコンと高融
点金属シリサイドが積層して形成され、前記選択ゲート
間に形成される段差のポリシリコンと高融点金属シリサ
イドの間に、当該ポリシリコン及び高融点金属シリサイ
ドとは異なる種類の膜が部分的に形成されていることを
特徴とする半導体不揮発性記憶装置。
【請求項２】前記選択ゲートのポリシリコン上であっ
て、前記制御ゲート間によってつくられる段差の底面部
分の全ての部分に、前記ポリシリコン及び高融点金属シ
リサイドとは異なる種類の膜が形成されていることを特
徴とする半導体不揮発性記憶装置。
【請求項３】前記ポリシリコン及び高融点金属シリサ
イドとは異なる種類の膜が、シリコン酸化膜であること
を特徴とする請求項１または２に記載の半導体不揮発性
記憶装置。
【請求項４】半導体基板表面にソース領域とドレイン
領域が形成され、ソース領域とドレイン領域間に２つの
チャネル領域を有し、ドレイン側のチャネル領域上にゲ
ート酸化膜を介して浮遊ゲートが設けられ、当該浮遊ゲ
ート上には絶縁膜を介して制御ゲートが設けられ、チャ
ネル長方向に延びたライン状の選択ゲートがソース側の
チャネル領域上を絶縁膜を介して覆うと共に、絶縁膜を
介して前記浮遊ゲートと制御ゲート上を覆うように形成
され、複数のセルで共通となっている半導体不揮発性記
憶装置の製造方法において、前記選択ゲートとなるポリ
シリコン層を成膜した後、ポリシリコン及び高融点金属
シリサイドとは異なる種類の膜を成膜し、その膜を全面
エッチバックした後、高融点金属シリサイド膜を形成す
る工程を備えたことを特徴とする半導体不揮発性記憶装
置の製造方法。
【請求項５】前記ポリシリコン及び高融点金属シリサ
イドとは異なる種類の膜を前記浮遊ゲートと制御ゲート
の積層部分間の一部に選択的に形成した後、再度前記ポ
リシリコン及び高融点金属シリサイドとは異なる種類の
膜を全面に成膜し、全面エッチバックすることにより形
成されることを特徴とする請求項４に記載の半導体不揮
発性記憶装置の製造方法。