JP2017054941A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】金属酸化物を含む絶縁層の電気的特性に優れた半導体装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体装置は、基板と、制御電極と、金属酸化物を含む第１絶縁層と、電荷蓄積層と、中間絶縁層と、浮遊電極層と、第２絶縁層と、半導体層と、第１素子分離膜と、シリコンを含む第２素子分離膜と、を備えている。第１素子分離膜は、制御電極、第１絶縁層、電荷蓄積層、中間絶縁層、浮遊電極層、および第２絶縁層を、基板の主面に対して平行な第１方向に分離する。第２素子分離膜は、電荷蓄積層、中間絶縁層、浮遊電極層、第２絶縁層、および半導体層を含む第１積層部を、基板の主面に対して平行な第１方向に対して交差する第２方向に分離する。【選択図】図２

Description

実施形態は、半導体装置及びその製造方法に関する。
高誘電率をもつ金属酸化膜を絶縁膜として使ったメモリデバイスが提案されているが、高誘電率の金属酸化膜はシリコンの吸収反応により、電気的特性が変動することがある。
特開２００９−２８３８５２号公報
実施形態は、金属酸化物を含む絶縁層の電気的特性に優れた半導体装置及びその製造方法を提供する。
実施形態によれば、半導体装置は、基板と、前記基板上に設けられた制御電極と、前記制御電極上に設けられ金属酸化物を含む第１絶縁層と、前記第１絶縁層上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた中間絶縁層と、前記中間絶縁層上に設けられた浮遊電極層と、前記浮遊電極層上に設けられた第２絶縁層と、前記第２絶縁層上に設けられた半導体層と、第１素子分離膜と、シリコンを含む第２素子分離膜と、を備えている。前記第１素子分離膜は、前記制御電極、前記第１絶縁層、前記電荷蓄積層、前記中間絶縁層、前記浮遊電極層、および前記第２絶縁層を、前記基板の主面に対して平行な第１方向に分離する。前記第２素子分離膜は、前記電荷蓄積層、前記中間絶縁層、前記浮遊電極層、前記第２絶縁層、および前記半導体層を含む第１積層部を、前記第１方向に対して交差する第２方向に分離する。
実施形態の半導体装置の一部要素の模式平面図。 （ａ）は図１におけるＡ−Ａ断面図であり、（ｂ）は図１におけるＢ−Ｂ断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置における一部分のＨｆ、ＡｌおよびＳｉの深さ方向濃度分布図。 実施形態の半導体装置における一部分の不純物濃度プロファイル図。 （ａ）はＣＶ特性図であり、（ｂ）は書き込みおよび消去特性図。 （ａ）はＣＶ特性図であり、（ｂ）は書き込みおよび消去特性図。 （ａ）はＣＶ特性図であり、（ｂ）は書き込みおよび消去特性図。 （ａ）はＣＶ特性図であり、（ｂ）は書き込みおよび消去特性図。 比較例の半導体装置の模式断面図。 比較例の半導体装置の書き込みおよび消去特性図。 比較例の半導体装置における一部分のＨｆ、ＡｌおよびＳｉの深さ方向濃度分布図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体装置の一部要素の模式平面図である。
図２（ａ）は図１におけるＡ−Ａ断面図であり、図２（ｂ）は図１におけるＢ−Ｂ断面図である。
実施形態の半導体装置は、図２（ａ）および（ｂ）に示すように、基板１０と、基板１０上に設けられた積層体１００とを有する。基板１０は、半導体基板であり、例えばシリコン基板である。
基板１０の主面に対して平行な方向であって相互に直交する２方向を、図１の平面図においてＸ方向（第１方向）およびＹ方向（第２方向）とし、これらＸ方向およびＹ方向の双方に対して直交する方向を、図２（ａ）および（ｂ）に示すＺ方向（第３方向、積層方向）とする。
積層体１００は、絶縁層（第３絶縁層）１１と、制御電極２０と、ブロック絶縁層（第１絶縁層）３０と、第１積層部６０とを有する。第１積層部６０は、電荷蓄積層４１と、中間絶縁層４２と、浮遊電極層４３と、トンネル絶縁層（第２絶縁層）４４と、半導体層５１とを有する。
絶縁層１１は、基板１０の主面上に設けられ、例えばシリコン酸化層である。制御電極２０は絶縁層１１上に設けられている。
制御電極２０は、第１電極層２１と、第２電極層２２と、第３電極層２３とを有する。第１電極層２１は絶縁層１１上に設けられている。第２電極層２２は第１電極層２１上に設けられている。第３電極層２３は第２電極層２２上に設けられている。
第１電極層２１および第３電極層２３は、例えば、タングステン窒化層である。第２電極層２２は、例えば、タングステン層である。第２電極層２２の厚さは、第１電極層２１の厚さおよび第３電極層２３の厚さよりも厚い。
第３電極層２３上にブロック絶縁層３０が設けられている。ブロック絶縁層３０は、第１ブロック層３１と、第２ブロック層３２と、第３ブロック層３３とを有する。第１ブロック層３１は第３電極層２３上に設けられている。第２ブロック層３２は第１ブロック層３１上に設けられている。第３ブロック層３３は第２ブロック層３２上に設けられている。
第１ブロック層３１、第２ブロック層３２、および第３ブロック層３３は、例えば、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、およびランタン（Ｌａ）の少なくともいずれかの金属酸化物を含む。第１ブロック層３１、第２ブロック層３２、および第３ブロック層３３の誘電率は例えば９以上である。
例えば、第１ブロック層３１はタンタル酸化層であり、第２ブロック層３２はハフニウム酸化層であり、第３ブロック層３３はアルミニウム酸化層である。
第３ブロック層３３上に電荷蓄積層４１が設けられている。電荷蓄積層４１は、金属酸化物を含み、例えばハフニウム酸化層である。
電荷蓄積層４１上に中間絶縁層４２が設けられている。中間絶縁層４２は、例えばシリコン窒化層である。
中間絶縁層４２上に浮遊電極層４３が設けられている。浮遊電極層４３は、例えばシリコン層である。
浮遊電極層４３上にトンネル絶縁層４４が設けられている。トンネル絶縁層４４は、例えばシリコン酸化層である。
トンネル絶縁層４４上に半導体層５１が設けられている。半導体層５１は、例えば、シリコンを主成分として含むシリコン層である。半導体層５１は、後述するように、正孔の供給源であるｐ型不純物と、自由電子の供給源であるｎ型不純物を含む。
基板１０上の積層体１００は、図２（ａ）に示すように、第１素子分離膜７２によってＸ方向に分離されている。第１素子分離膜７２は、積層体１００内を積層方向（Ｚ方向）に延び、また、図２（ａ）において紙面奥行き方向（Ｙ方向）に延びている。第１素子分離膜７２は、例えば酸化シリコン、窒化シリコン、または酸窒化シリコンを含む絶縁膜である。
電荷蓄積層４１、中間絶縁層４２、浮遊電極層４３、トンネル絶縁層４４、および半導体層５１を含む第１積層部６０は、図２（ｂ）に示すように、第２素子分離膜７４によってＹ方向に分離されている。
第２素子分離膜７４は、例えばポリシラザン（polysilazane）の焼結体であり、絶縁膜である。ポリシラザンは、-(SiH2NH)-を基本ユニットとする有機溶剤に可溶な無機ポリマーである。
第１積層部６０は、第１素子分離膜７２および第２素子分離膜７４によって、Ｘ方向およびＹ方向に分離されている。Ｘ方向およびＹ方向に分離された複数の第１積層部６０が、図１に示すように、Ｘ方向およびＹ方向に例えばマトリクス状に配置されている。１つの第１積層部６０の周囲は絶縁体（第１素子分離膜７２および第２素子分離膜７４）で囲まれている。
図２（ａ）に示すように、半導体層５１上および第１素子分離膜７２上には、配線層８０（第２半導体層）が設けられている。配線層８０は、半導体層５１に接し、半導体層５１と電気的に接続されている。配線層８０は、例えば不純物がドープされたシリコン層である。メモリセルＭＣごとに、半導体層５１と配線層８０とで例えばｎｐｎ接合が形成されている。
図１に示すように、複数の配線層８０がＹ方向に離間して配列され、それぞれの配線層８０はＸ方向に延びている。図２（ｂ）に示すように、第２素子分離膜７４上における複数の配線層８０の間には、絶縁膜７５（第２素子分離膜）が設けられている。Ｘ方向に並んだ複数の半導体層５１は、Ｘ方向に延びる共通の配線層８０に接続されている。
制御電極２０は、図２（ａ）に示す第１素子分離膜７２によってＸ方向に分離されている。その制御電極２０は、図１に示すようにＹ方向に延びている。Ｘ方向に延びる配線層８０と、Ｙ方向に延びる制御電極２０とのクロスポイントに、電荷蓄積層４１を含む第１積層部６０が設けられている。
図２（ａ）において破線で囲む要素は、１つのメモリセルＭＣを構成する。メモリセルＭＣの制御電極２０およびブロック絶縁層３０は、第１素子分離膜７２によってＸ方向に分離され、図２（ａ）の紙面奥行き方向（図２（ｂ）に示すＹ方向）に延びている。メモリセルＭＣの第１積層部６０は、前述したように、第１素子分離膜７２および第２素子分離膜７４によって、Ｘ方向およびＹ方向に分離されている。
電位制御の対象となる配線層８０と制御電極２０を選択することで、任意のメモリセルＭＣを選択することができる。配線層８０は、メモリセルＭＣのチャネルとして機能する半導体層５１に電位を与える。
電荷蓄積層４１は、電荷の捕獲サイトを多数含み、半導体層５１から注入される電荷を蓄積するデータ記憶層として機能する。相対的に、半導体層５１が低電位、制御電極２０が高電位にされると、半導体層５１から電子が電荷蓄積層４１に注入され、データの書き込みが実行される。相対的に、半導体層５１が高電位、制御電極２０が低電位にされると、半導体層５１から電荷蓄積層４１に正孔が注入、または電荷蓄積層４１から半導体層５１に電子が引き抜かれ、データ消去が実行される。
実施形態の半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
トンネル絶縁層４４は、電荷蓄積層４１に半導体層５１から電荷が注入される際、または電荷蓄積層４１に蓄積された電荷が半導体層５１へ放出する際に電位障壁となる。
ブロック絶縁層３０は、電荷蓄積層４１に蓄積された電荷が、制御電極２０へ放出されるのを防止する。ブロック絶縁層３０は、前述したように、誘電率が９以上の層３１〜３３の積層膜である。このような高誘電率のブロック絶縁層３０は、高耐圧で低リーク電流を実現する。
中間絶縁層４２は、電荷蓄積層４１に蓄積された電荷が、半導体層５１側に戻るのを防止する電位障壁を形成する。
シリコン酸化層であるトンネル絶縁層４４と、シリコン窒化層である中間絶縁層４２との界面には、電荷を捕獲し得る界面準位が発生する。そのため、トンネル絶縁層４４と中間絶縁層４２との間に、シリコン層である浮遊電極層４３が設けられている。
高誘電率のブロック絶縁層３０と、シリコン層である浮遊電極層４３との界面には、電荷を捕獲し得る界面準位が発生する。そのため、浮遊電極層４３とブロック絶縁層３０との間に、シリコン窒化層である中間絶縁層４２が設けられている。
次に、図３（ａ）〜図７（ｂ）を参照して、実施形態の半導体装置の製造方法について説明する。
図３（ａ）、図４（ａ）、図５（ａ）、図６（ａ）、および図７（ａ）は、図２（ａ）に示すＸ−Ｚ断面に対応する。
図３（ｂ）、図４（ｂ）、図５（ｂ）、図６（ｂ）、および図７（ｂ）は、図２（ｂ）に示すＹ−Ｚ断面に対応する。
図３（ａ）および（ｂ）に示すように、基板１０上に絶縁層１１が形成され、その絶縁層１１上に制御電極２０が形成され、その制御電極２０上にブロック絶縁層３０が形成される。
基板１０はシリコン基板であり、絶縁層１１はシリコン酸化層である。絶縁層１１は、例えば、熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法で形成される。絶縁層１１は、シリコン窒化層であってもよい。絶縁層１１は、基板１０と制御電極２０との間を絶縁する。
制御電極２０は、絶縁層１１上に形成される第１電極層２１と、第１電極層２１上に形成される第２電極層２２と、第２電極層２２上に形成される第３電極層２３とを有する。第１電極層２１および第３電極層２３は、例えばタングステン窒化層である。第２電極層２２は、例えばタングステン層である。
絶縁層１１は、基板１０のシリコンと、制御電極２０のタングステンとが反応して生成されるタングステンウィスカーまたはタングステンシリサイドウィスカーを抑制する。
タングステンの窒化物である第１電極層２１および第３電極層２３は、タングステンウィスカーまたはタングステンシリサイドウィスカーを抑制する。
ブロック絶縁層３０は、第３電極層２３上に形成される第１ブロック層３１と、第１ブロック層３１上に形成される第２ブロック層３２と、第２ブロック層３２上に形成される第３ブロック層３３とを有する。
第３電極層２３上に、第１ブロック層３１として例えばタンタル酸化層が成膜される。そのタンタル酸化層を成膜した後、タンタル酸化層は熱処理により焼結され、結晶化される。続いて、第１ブロック層３１上に、第２ブロック層３２として例えばハフニウム酸化層が成膜される。そのハフニウム酸化層を成膜した後、ハフニウム酸化層は熱処理により焼結され、結晶化される。続いて、第２ブロック層３２上に、第３ブロック層３３として例えばアルミニウム酸化層が成膜される。そのアルミニウム酸化層を成膜した後、アルミニウム酸化層は熱処理により焼結され、結晶化される。
実施形態によれば、金属酸化物を含むブロック層３０を焼結させる熱処理のとき、ブロック層３０はシリコンを含む膜に接していないため、ブロック層３０はシリコンを吸収しない。
次に、図４（ａ）および（ｂ）に示すように、第３ブロック層３３上に、電荷蓄積層４１として例えばハフニウム酸化層が成膜される。そのハフニウム酸化層を成膜した後、ハフニウム酸化層は熱処理により焼結され、結晶化される。
電荷蓄積層４１上には、中間絶縁層４２として例えばシリコン窒化層が形成される。中間絶縁層４２上には、浮遊電極層４３として例えば多結晶シリコン層が形成される。浮遊電極層４３上には、トンネル絶縁層４４として、例えばシリコン酸化層が形成される。
トンネル絶縁層（シリコン酸化層）４４は、例えばＣＶＤ法で形成される。または、浮遊電極層（多結晶シリコン層）４３の一部を熱酸化して、トンネル絶縁層（シリコン酸化層）４４を形成してもよい。
トンネル絶縁層４４の表面は、例えばプラズマ雰囲気中で窒化処理される。そのトンネル絶縁層４４上に半導体層５１が形成される。半導体層５１は、ｐ型不純物およびｎ型不純物を含む。この半導体層５１の形成方法については、後で詳細に説明する。
図４（ａ）および（ｂ）に示すように、基板１０上に、絶縁層１１、制御電極２０、ブロック絶縁層３０、電荷蓄積層４１、中間絶縁層４２、浮遊電極層４３、トンネル絶縁層４４、および半導体層５１を含む積層体１００が形成される。
この後、図５（ｂ）に示すように、電荷蓄積層４１、中間絶縁層４２、浮遊電極層４３、トンネル絶縁層４４、および半導体層５１を含む第１積層部６０に、第２の溝（トレンチ）７３を形成する。溝７３は、例えば、積層体１００上に形成した図示しないマスク層を用いたＲＩＥ（Reactive Ion Etching）法により形成される。
溝７３は、第１積層部６０を貫通し、第３ブロック層３３に達する。溝７３は、図５（ｂ）において紙面奥行き方向（Ｘ方向）に延び、第１積層部６０をＹ方向に分離する。
溝７３内には、図６（ｂ）に示すように、第２素子分離膜７４が形成される。例えば、液状のポリシラザンが溝７３内および半導体層５１上に塗布され、その後、熱処理で焼結される。この焼結後、例えばＣＭＰ（Chemical Mechanical Polishing）法により、ポリシラザンの焼結体である第２素子分離膜７４は平坦化される。
次に、図７（ａ）に示すように、積層体１００に第１の溝（トレンチ）７１を形成する。溝７１は、例えば、積層体１００上に形成した図示しないマスク層を用いたＲＩＥ法により形成される。
溝７１は、積層体１００を貫通し、基板１０に達する。溝７１は、図７（ａ）において紙面奥行き方向（Ｙ方向）に延び、積層体１００をＸ方向に分離する。溝７１内には、図２（ａ）に示すように、第１素子分離膜７２が形成される。
この後、積層体１００上に、図２（ａ）および（ｂ）に示す配線層８０や絶縁層７５が形成される。
ここで、実施形態の半導体装置とは異なる構造の比較例の半導体装置について説明する。
図１４（ａ）および（ｂ）は、比較例の半導体装置の模式断面図である。
図１４（ａ）は図２（ａ）に示す断面に対応し、図１４（ｂ）は図２（ｂ）に示す断面に対応する。
比較例の半導体装置では、基板１０上に半導体層１５１が設けられ、半導体層１５１上にトンネル絶縁層１４４が設けられ、トンネル絶縁層１４４上に浮遊電極層１４３が設けられ、浮遊電極層１４３上に中間絶縁層１４２が設けられ、中間絶縁層１４２上に電荷蓄積層１４１が設けられ、電荷蓄積層１４１上にブロック絶縁層１３０が設けられ、ブロック絶縁層１３０上に制御電極１２０が設けられている。
ブロック絶縁層１３０は、アルミニウム酸化層１３３と、アルミニウム酸化層１３３上に設けられたハフニウム酸化層１３２と、ハフニウム酸化層１３２上に設けられたタンタル酸化層１３１とを有する。
制御電極１２０は、タンタル酸化層１３１上に設けられたタングステン窒化層１２１と、タングステン窒化層１２１上に設けられたタングステン層１２２とを有する。
比較例の積層体２００の基板１０を基準にした各層の積層順は、図２（ａ）および（ｂ）に示す実施形態の積層体１００の基板１０を基準にした各層の積層順と逆になっている。
図１４（ａ）に示すように、積層体２００内には第１素子分離膜１７２が設けられている。第１素子分離膜１７２は、積層体２００の積層方向（Ｚ方向）に延び、半導体層１５１に達している。第１素子分離膜１７２は、図１４（ａ）において紙面奥行き方向（Ｙ方向）に延び、トンネル絶縁層１４４、浮遊電極層１４３、中間絶縁層１４２、電荷蓄積層１４１、ブロック絶縁層１３０、および制御電極１２０をＸ方向に分離している。
半導体層１５１における第１素子分離膜１７２の下には、ｎ型半導体領域１５２が形成されている。半導体層１５１における、ｎ型半導体領域１５２とｎ型半導体領域１５２との間はｐ型半導体領域（チャネル領域）となっている。
図１４（ｂ）に示すように、半導体層１５１、トンネル絶縁層１４４、浮遊電極層１４３、中間絶縁層１４２、および電荷蓄積層１４１は、トレンチＴによってＹ方向に分離されている。トレンチＴ内には第２素子分離膜１７４と、アルミニウム酸化層１３３の一部が埋め込まれている。
半導体層１５１、トンネル絶縁層１４４、浮遊電極層１４３、中間絶縁層１４２、および電荷蓄積層１４１は、第１素子分離膜１７２、第２素子分離膜１７４、およびアルミニウム酸化層１３３の一部によって、Ｘ方向およびＹ方向に分離されている。
比較例では、基板１０上に、半導体層１５１、トンネル絶縁層１４４、浮遊電極層１４３、中間絶縁層１４２、および電荷蓄積層１４１を成膜した後、それらの積層部にトレンチＴを形成する。そして、そのトレンチＴ内に液状のポリシラザンを埋め込み焼結させ、第２素子分離膜１７４を形成する。
その後、電荷蓄積層１４１上および第２素子分離膜１７４上に、アルミニウム酸化層１３３を形成し、以降、ハフニウム酸化層１３２、タンタル酸化層１３１、タングステン窒化層１２１、およびタングステン層１２２が、順に形成される。
図１５は、比較例の半導体装置の書き込み特性と消去特性図である。
実測値と、シミュレーションによる計算値とを示す。
横軸は、書き込み電圧VPGM[V]と、消去電圧VERA[V]を表す。縦軸は、閾値電圧Vth[V]を表す。
計算上、比較例の構造における書き込み飽和は約１０Ｖ、消去飽和は約−７．５Ｖになる。しかし、実測値の書き込み飽和は計算値よりも−３Ｖ減の約７Ｖ、実測値の消去飽和は計算値よりも−３．５Ｖ減の約−４Ｖとなっている。このように、実測値では計算値に比べて大幅な閾値ウインドウの低下が発生した。
さらに、実測値では、書き込みおよび消去ともに立ち合がり電圧が計算値に比べて低電圧側にシフトしており、これは比較例の構造における絶縁膜の電気的膜厚が変動していることを示唆している。
そこで、この原因を調べたところ、ブロック絶縁層１３０のアルミニウム酸化層１３３に異常が見られた。
図１６は、ＳＩＭＳ（Secondary Ion Mass Spectrometry）分析による、アルミニウム酸化層１３３、電荷蓄積層（ハフニウム酸化層）１４１、中間絶縁層（シリコン窒化層）１４２、および浮遊電極層（シリコン層）１４３中のハフニウム（Ｈｆ）、アルミニウム（Ａｌ）およびシリコン（Ｓｉ）の深さ方向分布図である。
アルミニウム酸化層１３３を形成する工程は、アルミニウム膜を形成する工程と、そのアルミニウム膜をオゾンまたは水で酸化する工程とを繰り返す工程を有する。さらに、アルミニウム酸化層１３３の成膜後に、アルミニウム酸化層１３３を結晶化させる熱処理が行われる。
図１６において、実線は、アルミニウム酸化層１３３の成膜直後のプロファイルを表し、破線は、アルミニウム酸化層１３３の成膜後、１０３５℃で１０秒の熱処理をした後のプロファイルを表す。
実線で示すように、アルミニウム酸化層１３３の成膜後、アルミニウム酸化層１３３にＳｉが吸収されていることがわかる。さらに、破線で示す熱処理後では、成膜直後よりもアルミニウム酸化層１３３中へのＳｉの吸収が進むと共に、Ｈｆも成膜直後よりもアルミニウム酸化層１３３中に吸収され、アルミニウム酸化層１３３の組成が変化してしまっていることがわかる。
このアルミニウム酸化層１３３の組成変化は、アルミニウム酸化層１３３の絶縁性を低下させ、電荷蓄積層１４１に蓄積すべき電子がアルミニウム酸化層１３３を介してリークし、電荷蓄積層１４１の電荷蓄積量が低下していると考えられる。
また、アルミニウム酸化層１３３に、電荷蓄積層１４１のＨｆが吸収されることで、アルミニウム酸化層１３３がＨｆＡｌＯ化し、ＡｌＯの誘電率（ε＝９）に対して、ＨｆＡｌＯの誘電率（ε＝１３〜１５）が上がることで、アルミニウム酸化層１３３のＥＯＴ（Equivalent Oxide Thickness）が薄膜化したと考えらえる。
図１４（ｂ）に示す第２素子分離膜（ポリシラザン）１７４と、アルミニウム酸化層１３３との接触箇所から、ポリシラザン中のＳｉがアルミニウム酸化層１３３に吸収されたと考えられる。
Ｓｉを含んだポリシラザンは十分に熱処理し、焼結してはいるが、アルミニウム酸化層１３３成膜時に酸化剤がＳｉを吸収し、さらにアルミニウム酸化層１３３を結晶化させるための成膜後の熱処理で、アルミニウム酸化層１３３中へＳｉが拡散していると考えられる。
そこで、前述した実施形態では、図３（ｂ）に示すように、アルミニウム酸化層である第３ブロック層３３を成膜する工程、および成膜後の熱処理を、シリコンを含む膜に接しない状態で行う。
図８は、ＳＩＭＳ分析による、第３ブロック層（アルミニウム酸化層）３３、電荷蓄積層（ハフニウム酸化層）４１、中間絶縁層（シリコン窒化層）４２、および浮遊電極層（シリコン層）４３中のハフニウム（Ｈｆ）、アルミニウム（Ａｌ）およびシリコン（Ｓｉ）の深さ方向分布図である。
実施形態の第３ブロック層（アルミニウム酸化層）３３中のＳｉ濃度は、図１６に示す比較例のアルミニウム酸化層１３３中のＳｉ濃度に比べて低く、実施形態の第３ブロック層（アルミニウム酸化層）３３がＳｉを含む膜とほとんどミキシングしていないことがわかる。
また、実施形態では、比較例に比べて、第３ブロック層（アルミニウム酸化層）３３中のＨｆ濃度も低い。このことから、逆に、比較例のアルミニウム酸化層１３３は、Ｓｉを吸収する過程でＨｆも同時に吸収していると考えられる。
また、比較例の図１６のプロファイルは、図１４（ｂ）に示す比較例の電荷蓄積層（ハフニウム酸化層）１４１も第２素子分離膜１７４からＳｉを吸収し、電荷蓄積層１４１がＨｆＳｉＯ化していることを示唆する。
ＨｆＯ中のＳｉ添加は、電荷蓄積サイトが増大し、蓄積能力が増すことが知られており、電荷蓄積層として使用する限りＨｆＯ中のＳｉ吸収は問題とはならない。しかしながら、アルミニウム酸化層１３３がＳｉを吸収する過程で、ＨｆＳｉＯ化した電荷蓄積層１４１からＨｆも同時に吸収していると考えられる。これは、アルミニウム酸化層１３３の誘電率や絶縁耐性の変動につながり得る。
これに対して、実施形態によれば、図３（ｂ）に示すようにブロック絶縁層３０を成膜した後、電荷蓄積層４１を形成する前に、熱処理によりブロック絶縁層３０を焼結させて結晶化させる。あるいは、図４（ｂ）に示すように半導体層５１まで形成した後に、熱処理によりブロック絶縁層３０を焼結させて結晶化させてもよい。ブロック絶縁層３０に対する熱処理は、ブロック絶縁層３０を成膜した後であって、図６（ｂ）に示す第２素子分離膜７４を形成するまでのどの時点でもかまわない。
いずれにしても、ブロック絶縁層３０は、シリコンを含む第２素子分離膜７４に接していない状態で、熱処理され焼結される。また、ハフニウム酸化層である電荷蓄積層４１も、第２素子分離膜７４を形成する前に、熱処理により焼結され、結晶化される。電荷蓄積層４１も、シリコンを含む第２素子分離膜７４に接していない状態で焼結される。したがって、電荷蓄積層４１は、シリコンを吸収して、ほとんどＨｆＳｉＯ化しない。
図８に示す実施形態では、図１６に示す比較例に比べて、第３ブロック層（アルミニウム酸化層）３３中のみならず電荷蓄積層４１中もＳｉ濃度が低下している。
このように実施形態では、Ｓｉ吸収および電荷蓄積層４１とのミキシングが極力少ない、所望の誘電率および絶縁耐性をもつブロック絶縁層３０を形成することができる。このような実施形態のブロック絶縁層３０は、電荷蓄積層４１からの電荷のリークに対して高いブロッキング性を有し、メモリセルＭＣの書き込みや消去などの動作に高い信頼性を与える。
実施形態のシリコン層である半導体層５１は、自由電子の供給源としてｎ型不純物と、正孔の供給源としてｐ型不純物を含む。半導体層５１は、例えば、ｎ型不純物としてリン（Ｐ）を、ｐ型不純物としてボロン（Ｂ）を含む。または、ｎ型不純物としてヒ素（Ａｓ）を含んでいてもよい。
図９は、実施形態の半導体装置における一部分の、ＳＩＭＳで測定したリン（Ｐ）濃度およびボロン（Ｂ）濃度分布図である。
トンネル絶縁層４４から半導体層５１の表面側まで、リン濃度は、１×１０１７（atom/cm3）から１×１０１８（atom/cm3）までの範囲内にあり、ボロン濃度に比べればほぼ一定となっている。
一方、ボロン濃度は、半導体層５１とトンネル絶縁層４４との界面側で高く、その界面から約２０ｎｍ離れた半導体層５１中の位置でリン濃度よりも低くなり、半導体層５１の表面側に向かうにつれて低下している。
半導体層５１中のボロン濃度は、半導体層５１の厚さ方向の中心位置よりもトンネル絶縁層４４側にピークをもつ。半導体層５１の厚さ方向の中心位置よりもトンネル絶縁層４４側におけるボロン濃度はリン濃度よりも高く、半導体層５１の厚さ方向の中心位置よりも半導体層５１の表面側におけるボロン濃度はリン濃度よりも低い。
このような半導体層５１中における不純物濃度プロファイルは、以下のプロセスにより得られる。
半導体層５１を形成する工程は、トンネル絶縁層４４上にｐ型不純物層としてボロン層を形成する工程と、そのボロン層上に、ｎ型不純物としてリンを含むシリコン層を形成する工程とを有する。
例えば、ＡＬＤ（Atomic Layer Deposition）法により、トンネル絶縁層４４の表面上に、約３オングストロームのボロン層を形成する。その後、ボロン層上に、例えばＰＨ３を含むガス雰囲気中でリンドープシリコン層を形成する。半導体層５１の全体の厚さが１０００オングストロームであり、そのうちのトンネル絶縁層４４側の３オングストロームがボロン層である。半導体層５１とトンネル絶縁層４４との界面付近にボロンが偏析している。ボロン層、およびリンドープシリコン層の成膜後、熱処理をし、図９に示す不純物濃度プロファイルが得られる。
次に、半導体層５１中の４つのケースの不純物プロファイルについて、セル特性を測定した結果について説明する。４つのケースいずれも半導体層５１はシリコン層であり、その厚さは１００ｎｍ（１０００オングストローム）である。
ケース１では、半導体層５１はノンドープであり、実質的に真性キャリアのみを含む。
ケース２では、半導体層５１は、ｐ型不純物として低濃度（１×１０１９ｃｍ−３以下）のボロンを含み、ｎ型不純物は含まない。
ケース３では、半導体層５１は、ｎ型不純物として低濃度（１×１０１８ｃｍ−３以下）のリンを含む。さらに、そのリンドープシリコン層に、イオン注入法でボロンを２ｋｅＶ、５×１０１３ｃｍ−２のドーズ量で注入した後、９５０℃で３０秒、熱処理をした。リンドープシリコン層である半導体層５１におけるトンネル絶縁層４４とは反対側の表面側にｐ型層が形成されている。
ケース４では、トンネル絶縁層４４の表面上に、約３オングストロームのボロン層を形成した後、そのボロン層上に、低濃度（１×１０１８ｃｍ−３以下）のリンドープシリコン層を形成し、前述した図９に示す不純物濃度プロファイルをもつ半導体層５１を形成した。
図１０（ａ）、図１１（ａ）、図１２（ａ）、および図１３（ａ）は、それぞれ、ケース１〜４についての、ＣＶ（cyclic voltammetry）測定結果を表す。ケース１〜４のそれぞれについて、複数のチップのＣＶ特性を測定している。
図１０（ａ）、図１１（ａ）、図１２（ａ）、および図１３（ａ）の横軸は、基板１０の電位Vsub［Ｖ］、または制御電極２０の電位Vg［Ｖ］を表し、縦軸は、１つのメモリセルＭＣの容量Ｃ［Ｆ］を表す。
図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、および図１３（ｂ）は、それぞれ、ケース１〜４についての、書き込み特性と消去特性図である。実測値と、シミュレーションによる計算値とを示す。
図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、および図１３（ｂ）の横軸は、書き込み電圧VPGM[V]と、消去電圧VERA[V]を表す。縦軸は、閾値電圧Vth[V]を表す。
ケース１では、図１０（ａ）に示すようにチップ間のＣＶ容量のばらつきが著しく、図１０（ｂ）に示すように書き込みおよび消去動作ができていない。
ケース２では、図１１（ａ）に示すように蓄積容量は測定可能も、空乏化してからの反転容量が得られず、図１１（ｂ）に示すように書き込みおよび消去動作ができていない。
ケース３では、図１２（ａ）に示すＣＶ波形によれば、電荷蓄積、空乏化、および反転容量が見られるが、反転電圧が高い状態になっている。また、図１２（ｂ）に示すように、書き込みおよび消去動作は可能となる。書き込み飽和の実測値は計算値に近い値が得られるが、消去飽和の実測値は拡大せず、ほとんど消去動作ができていない。
ケース３では、半導体層５１中の低濃度リンにより、書き込みに必要な電子は電荷蓄積層４１に対して供給されるが、半導体層５１の表面側にイオン注入で形成したｐ型層では、電荷蓄積層４１に対する正孔供給が不十分であると考えられる。
一般的に、電子の移動度よりも正孔の移動度の方が遅い事が知られている。制御電極２０に負電圧を印加して半導体層５１表面側の正孔をトンネル絶縁層４４側へ移動させている最中に正孔が半導体層５１で散乱し、さらに半導体層５１中のリンが供給する電子と、正孔とが再結合して消失している可能性が考えられる。
ケース４では、図１３（ａ）に示すＣＶ波形によれば、電荷蓄積、空乏化、および反転容量が見られ、蓄積電圧および反転電圧も極端な変動は見られない。また、図１３（ｂ）に示すように、書き込みおよび消去特性の実測値はともに計算値と同等の特性が得られ、正常に書き込みおよび消去動作ができている。
ケース４では、図９に示すように正孔がトンネル絶縁層４４側に高濃度で存在するため、速やかに正孔が電荷蓄積層４１に供給され、またリンが供給する電子との再結合が生じ難くなっていると考えられる。
ケース４では、ボロンを半導体層５１中におけるトンネル絶縁層４４との界面付近に偏析させていることで、低濃度リンによる電子供給とボロンによる正孔供給が可能となり、正常な書き込みおよび消去特性が得られている。
なお、イオン注入法で半導体層５１とトンネル絶縁層４４との界面付近にボロンを注入する方法では、その注入後の熱処理でトンネル絶縁層４４、およびそのトンネル絶縁層４４よりも下の層にまでボロンが拡散し、セル特性を変動させてしまう懸念がある。前述したように非常に薄い約３オングストロームのボロン層を形成した後、リンドープシリコン層を形成する方法では、イオン注入法では実現できない図９の不純物濃度またはキャリア濃度プロファイルを実現できる。これは、適切な書き込みおよび消去動作を可能にする。
ここで、半導体層５１中のリン濃度を１×１０１９（atom/cm3）以上に高めた場合、およびトンネル絶縁層４４上に成膜するｐ型不純物層（ボロン層）の膜厚を３ｎｍ以上にした場合では、いずれも、ケース２と同様に反転動作ができず、書き込みおよび消去動作ができなかった。したがって、半導体層５１中におけるリン濃度は１×１０１８（atom/cm3）以下、トンネル絶縁層４４上に成膜するｐ型不純物層（ボロン層）の厚さは３ｎｍ未満が望ましい。
シリコンを含むポリシラザンと接するブロック層としては、アルミニウム酸化層を挙げたが、そのほか、ハフニウム酸化層、ジルコニウム酸化層、ランタン酸化層、およびタンタル酸化層でも、その成膜時および焼結時にシリコンを吸収しやすい。そのため、それら金属酸化層が、シリコンを含む膜に接した状態で成膜され、焼結処理されると、比較例と同様の問題が起こり得る。
したがって、実施形態は、アルミニウム酸化層、ハフニウム酸化層、ジルコニウム酸化層、ランタン酸化層、およびタンタル酸化層などの金属酸化層をブロック層に用いる場合に、その絶縁耐性や誘電率の変動を抑える点で有効である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、１１…絶縁層（第３絶縁層）、２０…制御電極、３０…ブロック絶縁層（第１絶縁層）、４１…電荷蓄積層、４２…中間絶縁層、４３…浮遊電極層、４４…トンネル絶縁層（第２絶縁層）、５１…半導体層、６０…第１積層部、７２…第１素子分離膜、７４…第２素子分離膜、８０…配線層、１００…積層体

Claims (10)

  1. 基板と、
    前記基板上に設けられた制御電極と、
    前記制御電極上に設けられ金属酸化物を含む第１絶縁層と、
    前記第１絶縁層上に設けられた電荷蓄積層と、
    前記電荷蓄積層上に設けられた中間絶縁層と、
    前記中間絶縁層上に設けられた浮遊電極層と、
    前記浮遊電極層上に設けられた第２絶縁層と、
    前記第２絶縁層上に設けられた半導体層と、
    前記制御電極、前記第１絶縁層、前記電荷蓄積層、前記中間絶縁層、前記浮遊電極層、および前記第２絶縁層を、前記基板の主面に対して平行な第１方向に分離する第１素子分離膜と、
    前記電荷蓄積層、前記中間絶縁層、前記浮遊電極層、前記第２絶縁層、および前記半導体層を含む第１積層部を、前記第１方向に対して交差する第２方向に分離し、シリコンを含む第２素子分離膜と、
    を備えた半導体装置。
  2. 前記第１絶縁層の誘電率は９以上である請求項１記載の半導体装置。
  3. 前記第１絶縁層は、アルミニウム、ハフニウム、タンタル、ジルコニウム、およびランタンの少なくともいずれかを含む請求項１または２に記載の半導体装置。
  4. 前記半導体層はｎ型不純物とｐ型不純物を含む請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記ｐ型不純物の濃度は、前記半導体層の厚さ方向の中心位置よりも前記第２絶縁層側にピークをもつ請求項４記載の半導体装置。
  6. 前記半導体層の厚さ方向の中心位置よりも前記第２絶縁層側における前記ｐ型不純物の濃度は前記ｎ型不純物の濃度よりも高く、前記半導体層の厚さ方向の中心位置よりも前記半導体層の表面側における前記ｐ側不純物の濃度は前記ｎ型不純物の濃度よりも低い請求項４または５に記載の半導体装置。
  7. 前記ｎ型不純物の濃度は、１×１０１８（atom/cm3）以下である請求項４〜６のいずれか１つに記載の半導体装置。
  8. 前記基板と前記制御電極との間に設けられた第３絶縁層をさらに備えた請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記電荷蓄積層は、金属酸化物を含む請求項１〜８のいずれか１つに記載の半導体装置。
  10. 基板上に、制御電極と、前記制御電極上に設けられ金属酸化物を含む第１絶縁層と、前記第１絶縁層上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた中間絶縁層と、前記中間絶縁層上に設けられた浮遊電極層と、前記浮遊電極層上に設けられた第２絶縁層と、前記第２絶縁層上に設けられた半導体層と、を有する積層体を形成する工程と、
    熱処理により前記第１絶縁層の前記金属酸化物を結晶化させる工程と、
    前記熱処理の後、前記制御電極、前記第１絶縁層、前記電荷蓄積層、前記中間絶縁層、前記浮遊電極層、および前記第２絶縁層を前記基板の主面に対して平行な第１方向に分離する第１素子分離膜を形成する工程と、
    前記熱処理の後、前記電荷蓄積層、前記中間絶縁層、前記浮遊電極層、前記第２絶縁層、および前記半導体層を含む第１積層部を、前記第１方向に対して交差する第２方向に分離し、シリコンを含む第２素子分離膜を形成する工程と、
    を備えた半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2021150524A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0685279A (ja) * 1992-08-28 1994-03-25 Nec Corp 不揮発性半導体記憶装置
JP2009064822A (ja) * 2007-09-04 2009-03-26 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2009290199A (ja) * 2008-04-18 2009-12-10 Macronix Internatl Co Ltd ポリ間電荷トラップ構造体を有する浮遊ゲートメモリ素子
JP2013201257A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013201264A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5194924A (en) * 1984-05-23 1993-03-16 Hitachi, Ltd. Semiconductor device of an LDD structure having a floating gate
JPH10289958A (ja) 1997-04-15 1998-10-27 Seiko Epson Corp 半導体記憶装置
TW484228B (en) * 1999-08-31 2002-04-21 Toshiba Corp Non-volatile semiconductor memory device and the manufacturing method thereof
US6479862B1 (en) * 2000-06-22 2002-11-12 Progressant Technologies, Inc. Charge trapping device and method for implementing a transistor having a negative differential resistance mode
US6689658B2 (en) * 2002-01-28 2004-02-10 Silicon Based Technology Corp. Methods of fabricating a stack-gate flash memory array
US6858899B2 (en) * 2002-10-15 2005-02-22 Matrix Semiconductor, Inc. Thin film transistor with metal oxide layer and method of making same
US8587049B2 (en) * 2006-07-17 2013-11-19 Spansion, Llc Memory cell system with charge trap
KR100879733B1 (ko) * 2007-06-26 2009-01-20 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
JP2009283852A (ja) 2008-05-26 2009-12-03 Toshiba Corp 不揮発性半導体記憶装置
JP5361328B2 (ja) * 2008-10-27 2013-12-04 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5388600B2 (ja) * 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
WO2010143306A1 (ja) * 2009-06-12 2010-12-16 株式会社 東芝 不揮発性半導体記憶装置
JP2011253881A (ja) * 2010-06-01 2011-12-15 Toshiba Corp 不揮発性半導体記憶装置
KR20120043979A (ko) * 2010-10-27 2012-05-07 삼성전자주식회사 비휘발성 기억 소자 및 비휘발성 기억 소자의 제조 방법
JP5389074B2 (ja) * 2011-02-25 2014-01-15 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2012204435A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
JP2013069932A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013162086A (ja) * 2012-02-08 2013-08-19 Toshiba Corp 不揮発性抵抗変化素子
US20140225179A1 (en) * 2013-02-11 2014-08-14 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
WO2015083042A1 (ja) * 2013-12-03 2015-06-11 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR102344881B1 (ko) * 2015-03-31 2021-12-29 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0685279A (ja) * 1992-08-28 1994-03-25 Nec Corp 不揮発性半導体記憶装置
JP2009064822A (ja) * 2007-09-04 2009-03-26 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2009290199A (ja) * 2008-04-18 2009-12-10 Macronix Internatl Co Ltd ポリ間電荷トラップ構造体を有する浮遊ゲートメモリ素子
JP2013201257A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013201264A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

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