JP2009283852A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】不揮発性半導体記憶装置の集積度を向上させる。
【解決手段】不揮発性半導体記憶装置１００は、半導体基板の主平面に対して垂直方向に積層された複数のメモリセルを備えている。メモリセルは、第１コントロールゲート電極ＣＧ１と、第１コントロールゲートＣＧ１電極上に形成された第１インターポリ絶縁膜ＩＰＤ１と、第１インターポリ絶縁膜ＩＰＤ１上に形成されたフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧ上に形成された第２インターポリ絶縁膜ＩＰＤ２と、第２インターポリ絶縁膜ＩＰＤ２上に形成された第２コンタクトゲート電極ＣＧ２と、を有する。第１コントロールゲート電極ＣＧ１、第１インターポリ絶縁膜ＩＰＤ１、フローティングゲート電極ＦＧ、第２インターポリ絶縁膜ＩＰＤ２、および第２コントロールゲート電極ＣＧ２は、半導体基板の主平面に対して垂直方向に積層されている。
【選択図】図２

Description

本発明は、不揮発性半導体記憶装置に関し、特に、フローティングゲートを挟むように設けられた２個のコントロールゲートによって１個のフローティングゲートが制御されるような構造を有する不揮発性半導体記憶装置に関する。

近年の半導体不揮発性記憶装置には、小型化および大容量化が求められている。したがって、近年の不揮発性半導体記憶装置は、集積度を向上させることが重要である。

特許文献１には、フローティングゲート電極を挟むように形成された２個のコントロールゲート電極によって１個のフローティングゲート電極が制御されるような構造を有するＮＡＮＤ型不揮発性半導体記憶装置が開示されている。特許文献１のＮＡＮＤ型不揮発性半導体記憶装置は、スタックの高さが低いにもかかわらずカップリング比を大きく取ることができ、かつワード線がコントロールゲート電極のポリシリコンによってシールドされるという利点がある。

しかし、特許文献１のＮＡＮＤ型不揮発性半導体記憶装置は、集積度の向上に限界があるので、不揮発性半導体記憶装置の微細化を進めることは難しい。
特開２００４−３１９９４８号公報

本発明の目的は、不揮発性半導体記憶装置の集積度を向上させることである。

本発明の第１態様によれば、
半導体基板の主平面に対して垂直方向に積層された複数のメモリセルを備え、
前記メモリセルは、
第１コントロールゲート電極と、
前記第１コントロールゲート電極上に形成された第１インターポリ絶縁膜と、
前記第１インターポリ絶縁膜上に形成されたフローティングゲート電極と、
前記フローティングゲート電極上に形成された第２インターポリ絶縁膜と、
前記第２インターポリ絶縁膜上に形成された第２コントロールゲート電極と、を有し、
前記第１コントロールゲート電極、前記第１インターポリ絶縁膜、前記フローティングゲート電極、前記第２インターポリ絶縁膜、および前記第２コントロールゲート電極は、前記半導体基板の主平面に対して垂直方向に積層されていることを特徴とする不揮発性半導体記憶装置が提供される。

本発明によれば、不揮発性半導体記憶装置の集積度を向上させることができる。

以下、本発明の実施例について、図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。

はじめに、本発明の実施例１について説明する。本発明の実施例１は、コントロールゲート電極、第１インターポリ絶縁膜、フローティングゲート電極および第２インターポリ絶縁膜が半導体基板の主平面に対して垂直方向に積層されている不揮発性半導体記憶装置の例である。

図１は、本発明の実施例１に係る不揮発性半導体記憶装置１００の平面構造を示す平面図である。

Ｙ方向に一定の間隔をおいて、Ｘ方向にビット線ＢＬが延びている。それぞれのビット線ＢＬは、チャネル形成部ＣＨＡに接続されている。このビット線ＢＬの下には選択ゲート線ＳＧＤおよび点線で示すアクティブエリアＡＡが形成されている。選択ゲート線ＳＧＤとチャネル形成部ＣＨＡとが接する位置にゲート絶縁膜ＧＩが形成されている。アクティブエリアＡＡはＸ方向に延びる素子分離絶縁膜ＳＴＩで分離されている。各選択ゲート線ＳＧＤは素子間絶縁膜によって分離されている。

図２は、図１の線Ｉに沿った断面構造を示す断面図である。図１４は図１の線IIに沿った断面構造を示す断面図である。

図２に示すように、半導体基板中には、素子分離絶縁膜ＳＴＩおよびソース線ＳＬが形成されている。この素子分離絶縁膜ＳＴＩおよびソース線ＳＬ上には、絶縁膜１を介して選択ゲート電極ＳＧＳが形成されている。この選択ゲート電極ＳＧＳ上には、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜からなるインターポリ絶縁膜ＩＰＤが形成されている。このインターポリ絶縁膜ＩＰＤ上には、第１コントロールゲート電極ＣＧ１、第１インターポリ絶縁膜ＩＰＤ１、フローティングゲート電極ＦＧ、第２インターポリ絶縁膜ＩＰＤ２および第２コントロールゲート電極ＣＧ２が形成されている。これらの第１インターポリ絶縁膜ＩＰＤ１、コントロールゲート電極ＣＧ１、第２インターポリ絶縁膜ＩＰＤ２およびフローティングゲート電極ＦＧを含む積層構造がメモリセルである。メモリセルは、第１コントロールゲート電極ＣＧ１、第１インターポリ絶縁膜ＩＰＤ１、フローティングゲート電極ＦＧ、第２インターポリ絶縁膜ＩＰＤ２、および第２コントロールゲート電極ＣＧ２がＺ方向（半導体基板の主平面に対して垂直方向）に積層された積層構造を有する。

第２コントロールゲート電極ＣＧ２上には、インターポリ絶縁膜ＩＰＤ、フローティングゲート電極ＦＧ、インターポリ絶縁膜ＩＰＤが順に形成されている。すなわち、複数のメモリセルが第１コントロールゲート電極ＣＧ１と第２コントロールゲート電極ＣＧ２を共有するように積層されている。

さらに、最上層のメモリセルにおける第２コントロールゲート電極ＣＧ２上のインターポリ絶縁膜ＩＰＤ上には、絶縁膜８を介して選択ゲート線ＳＧＤが形成されている。この選択ゲート線ＳＧＤ上には、絶縁膜１０を介してビット線ＢＬが形成されている。

即ち、フローティングゲート電極ＦＧは、第１および第２インターポリ絶縁膜ＩＰＤ１，ＩＰＤ２に挟まれるように積層され、さらに、第１および第２インターポリ絶縁膜ＩＰＤ１、ＩＰＤ２は第１および第２コントロールゲート電極ＣＧ１，ＣＧ２に挟まれるように積層されている。

図１４に示すように、半導体基板の主平面に対して垂直方向に複数のメモリセルが積層され、これらのメモリセルが選択ゲート線ＳＧＤ、ＳＧＳに挟まれて積層体を形成している。この積層体を半導体基板の主平面に対して垂直方向に貫くように、例えば、シリコンまたはポリシリコンからなる芯材１３が形成されている。なお、心材１３は、図１の平面図のチャネル形成部ＣＨＡに相当する。また、積層体と芯材１３の間にトンネル絶縁膜１２が形成されている。すなわち、フローティングゲート電極７の側面にトンネル絶縁膜１２を介して芯材１３が形成され、コントロールゲート電極５の側面にシリコン酸化膜３Ｃとトンネル絶縁膜１２を介して芯材１３が形成されている。

この構成では、第１および第２コントロールゲート電極ＣＧ１，ＣＧ２に電圧が印加されることによって第１および第２インターポリ絶縁膜ＩＰＤ１，ＩＰＤ２とフローティングゲート電極ＦＧとの間に電圧が印加される。その結果、トンネル絶縁膜１２を介してフローティングゲート電極ＦＧから芯材１３に電界が加わり、芯材１３のトンネル絶縁膜１２側の側面にチャネルが形成される。この構成により、ゲート絶縁膜ＧＩを介してチャネル形成部ＣＨＡからフローティングゲート電極ＦＧに電荷が注入される。

さらに、第１および第２コントロールゲート電極ＣＧ１，ＣＧ２に印加される電圧により、シリコン酸化膜３Ｃおよびトンネル絶縁膜１２を介して芯材１３のトンネル絶縁膜１２側の側面にチャネルが形成される。その結果、ビット線１４からソース線ＳＬまで電流経路が形成される。なお、第１および第２コントロールゲート電極ＣＧ１，ＣＧ２の側面には、トンネル絶縁膜１２に加えて、シリコン酸化膜３Ｃが形成されているため電荷注入は起こらない。

すなわち、本発明の実施例１に係る不揮発性半導体記憶装置では、半導体基板の主平面に対して垂直方向に積層された複数のメモリセルがＮＡＮＤストリングを形成している構造となっている。また、このＮＡＮＤストリングが、半導体基板の主平面に対して水平方向に芯材１３およびトンネル絶縁膜１２を挟んで配置される構造となっている。

なお、ビット線１４およびソース線ＳＬは、図１のＸ方向に隣接する芯材１３に接続され、複数のＮＡＮＤストリングを接続している。

次に、本発明の実施例１に係る不揮発性半導体記憶装置１００の製造方法について、図３〜図１４を参照して説明する。これらの図は、図１の線IIに沿った断面構造を示す断面図である。

最初に、図３に示すように、イオン注入技術を用いて、半導体基板に所定のイオンを打ち込むことによって、半導体基板の表面に拡散層からなるソース線ＳＬを形成する。その後、半導体基板に溝を形成し絶縁膜を埋め込むことにより、素子分離絶縁膜ＳＴＩを形成する。その結果、図１の平面図に示すＸ方向に延びる複数のソース線ＳＬが形成される。この半導体基板上に、例えば、シリコン酸化膜またはＡｌ_２Ｏ_３からなる絶縁膜１を形成する。その後、この絶縁膜１上に、例えば、ポリシリコン２を形成する。このポリシリコン２は、後に図２の選択ゲート電極ＳＧＳとなる。

次に、図４に示すように、このポリシリコン２上に、例えば、シリコン酸化膜３Ａ、シリコン窒化膜３Ｂおよびシリコン酸化膜３Ｃからなる絶縁膜３を形成する。例えば、絶縁膜３の膜厚は、最下層のシリコン酸化膜３Ａが約３ｎｍ〜８ｎｍであり、シリコン窒化膜３Ｂが約５ｎｍ〜１０ｎｍであり、最上層のシリコン酸化膜３Ｃが約５０ｎｍ〜１００ｎｍである。この絶縁膜３は、後に図２のポリシリコン２上に形成されたインターポリ絶縁膜ＩＰＤとなる。

次に、図５に示すように、リソグラフィ技術を用いて、後に図２の第１コントロールゲート電極ＣＧ１が形成される部分をエッチングにより除去する。その結果、絶縁膜３の最上層のシリコン酸化膜３Ｃに溝４が形成される。例えば、溝４が形成された後に残った最上層のシリコン酸化膜３Ｃの膜厚は約３ｎｍ〜１０ｎｍである。

次に、図６に示すように、溝４が形成された後に残った最上層のシリコン酸化膜３Ｃの全面に、例えば、ポリシリコン５を形成する。このポリシリコン５は、後に図２の第１コントロールゲート電極ＣＧ１となる。なお、第１コントロールゲート電極ＣＧ１の抵抗を下げるために、Ａｌ、Ｗ等のメタルを形成しても良いし、ポリシリコン５とＷ、Ｎｉ、Ｃｏ、Ｔｉ等のシリサイド層を形成しても良い。

次に、図７に示すように、絶縁膜３をストッパとして、例えばＣＭＰを用いて、ポリシリコン５を平坦化する。

次に、図８に示すように、半導体基板の全面に、例えば、シリコン酸化膜６Ａ、シリコン窒化膜６Ｂおよびシリコン酸化膜６Ｃからなる絶縁膜６を形成する。この絶縁膜６は、後に図２の第１インターポリ絶縁膜ＩＰＤ１となる。例えば、絶縁膜６の膜厚は、最下層のシリコン酸化膜６Ａが約３ｎｍ〜８ｎｍであり、シリコン窒化膜６Ｂが約５ｎｍ〜１０ｎｍであり、最上層のシリコン酸化膜６Ｃが約３ｎｍ〜１０ｎｍである。

次に、図９に示すように、半導体基板の全面に、ポリシリコン７を形成する。このポリシリコン７は、後に図２のメモリセルのフローティングゲート電極ＦＧとなる。その後、リソグラフィとエッチングにより、ポリシリコン７に、図１に示すＸ方向に延びる溝をＹ方向に所定の間隔をおいて形成する。その結果、図２に示すように、Ｙ方向において一定の間隔でポリシリコン７が配置される。

その後、図４〜図９（ただし、積層体の最上層は図８まで）に示す工程を繰り返すことにより、半導体基板上に図１０に示す積層体が形成される。ポリシリコン７上に形成された絶縁膜３は、後に図２の第２インターポリ絶縁膜ＩＰＤ２となる。この絶縁膜３上に形成されたポリシリコン５は、後に図２の第２コントロールゲート電極ＣＧ２となる。このポリシリコン５上に形成された絶縁膜６は、後に図２の第２コントロールゲート電極ＣＧ２上に形成されたインターポリ絶縁膜ＩＰＤとなる。

次に、図１１に示すように、この積層体上に絶縁膜８を介してポリシリコン９を形成する。このポリシリコン９は、後に図２の選択ゲート線ＳＧＤとなる。なお、第２コントロールゲート電極ＣＧ２との絶縁性を向上させるために、ポリシリコン９上に、例えば、シリコン酸化膜またはＡｌ_２Ｏ_３からなる絶縁膜を介してポリシリコン９を形成してもよい。その後、ポリシリコン９上に、例えば、シリコン酸化膜からなる絶縁膜１０を形成する。

次に、図１２に示すように、リソグラフィ技術を用いて、絶縁膜１０からソース線ＳＬの上面までいたる開口１１を形成する。この開口１１は、第１および第２コントロールゲート電極ＣＧ１，ＣＧ２から、３ｎｍ〜１０ｎｍの絶縁膜３を介して形成される。

次に、図１３に示すように、開口１１の側壁に、例えば、ＣＶＤ法またはＡＬＤ法を用いて、シリコン酸化膜からなるトンネル酸化膜１２を堆積する。その後、開口１１の底部に形成されたトンネル酸化膜１２を除去する。その後、残った開口１１を埋めるように、芯材１３を形成する。芯材１３は、例えば、シリコンまたはポリシリコンである。

次に、図１４に示すように、例えば、ＣＭＰを用いて、芯材１３を平坦化し、チャネル形成部ＣＨＡを形成する。その後、半導体基板の全面に、例えば、Ｔｉ／ＮｉとＴｉの積層体からなる金属層１４を形成する。この金属層１４は、後に図２のビット線ＢＬとなる。

なお、本発明の実施例１では、ポリシリコン２上にシリコン酸化膜３Ａ、シリコン窒化膜３Ｂおよびシリコン酸化膜３Ｃからなる絶縁膜３を形成したが、例えば、コントロールゲート線からの電位の影響を受けにくくするためにシリコン酸化膜３Ａの単層でも良い。

また、本発明の実施例１では、２個のコントロールゲート電極ＣＧ１，ＣＧ２に挟まれるように１個のフローティングゲート電極ＦＧが形成される例について説明したが、そのようなフローティングゲート電極ＦＧが複数個形成されても良い。その場合には、図４〜図９の工程が複数回繰り返される。

本発明の実施例１によれば、第１コントロールゲート電極ＣＧ１、第１インターポリ絶縁膜ＩＰＤ１、フローティングゲート電極ＦＧ、第２インターポリ絶縁膜ＩＰＤ２および第２コントロールゲート電極ＣＧ２が半導体基板の主平面に対して垂直方向に積層されているので、不揮発性半導体記憶装置の集積度を向上させることができる。

また、本発明の実施例１によれば、フローティングゲート電極ＦＧのチャネル長を大きくしても素子面積が増えないので、不揮発性半導体記憶装置の集積度を向上させつつ、読み出しエラーの発生率を低減することができる。

また、本発明の実施例１によれば、第１および第２コントロールゲート電極ＣＧ１，ＣＧ２に電圧を印加することにより、シリコン酸化膜３Ｃおよびトンネル酸化膜１２を介して芯材１３に電界が加わり、芯材１３のトンネル絶縁膜１２側の側面に反転層が形成されるので、従来技術にあるように、チャネルを挟む不純物拡散層を形成するための製造工程を省略することができる。

また、本発明の実施例１によれば、図１４に示すように、フローティングゲート電極７の両側面のトンネル絶縁膜１２を介して芯材１３から電荷を注入することができるので、低電圧による書き込みが可能となる。
（実施例１の変形例）

次に、本発明の実施例１の変形例に係る不揮発性半導体記憶装置１００’の断面構造について、図１５を参照して説明する。

図１５は、本発明の実施例１の変形例に係る不揮発性半導体記憶装置１００’の断面構造を示す断面図である。この図は、図１の線IIに沿った断面構造を示す断面図である。

図１５に示されたように、本発明の実施例１の変形例に係る不揮発性半導体記憶装置１００’では、本発明の実施例１に係る不揮発性半導体記憶装置１００と同様の構成に加えて、芯材１３のほぼ中央部に、芯材１３の上面から下面に至る絶縁層１５が形成されている。この絶縁層１５は、例えば、シリコン酸化層（ＳｉＯ_２）である。

なお、本発明の実施例１の変形例では、芯材１３がポリシリコンである場合に、絶縁膜１５を形成した後にデバイス特性を向上させるために約１０００度の熱を加えても良い。この場合には、ポリシリコンをエピタキシャル化することができる。

本発明の実施例１の変形例によれば、本発明の実施例１と同様の効果に加えて、隣接するメモリセルトランジスタの動作に起因するノイズの影響を回避することができ、ひいては、不揮発性半導体記憶装置の書き込み特性および読み出し特性を向上させることができる。

次に、本発明の実施例２について説明する。本発明の実施例２は、本発明の実施例１と異なるメモリセル構造を有する不揮発性半導体記憶装置の例である。なお、本発明の実施例１と同様の説明は省略する。

図１６は、本発明の実施例２に係る不揮発性半導体記憶装置２００の断面構造を示す断面図である。この図は、図１の線IIに沿った断面構造を示す断面図である。

図１６に示されたように、本発明の実施例２に係る不揮発性半導体記憶装置２００では、本発明の実施例１に係る不揮発性半導体記憶装置１００と同様の構成に加えて、メモリセルの積層体（１〜１０）のほぼ中央部に、積層体の上面から下面に至る絶縁層１６が形成されている。この絶縁層１６は、例えば、シリコン酸化層（ＳｉＯ_２）である。

本発明の実施例２によれば、本発明の実施例１と同様の効果に加えて、メモリセルトランジスタの数を倍にすることができ、ひいては、不揮発性半導体記憶装置を小型化することができる。

本発明の実施例１に係る不揮発性半導体記憶装置１００の平面構造を示す平面図である。 図１の線Ｉに沿った断面構造を示す断面図である。 本発明の実施例１に係る不揮発性半導体記憶装置１００の製造方法の一工程を示す断面図である。 本発明の実施例１に係る不揮発性半導体記憶装置１００の製造方法の図３に続く工程を示す断面図である。 本発明の実施例１に係る不揮発性半導体記憶装置１００の製造方法の図４に続く工程を示す断面図である。 本発明の実施例１に係る不揮発性半導体記憶装置１００の製造方法の図５に続く工程を示す断面図である。 本発明の実施例１に係る不揮発性半導体記憶装置１００の製造方法の図６に続く工程を示す断面図である。 本発明の実施例１に係る不揮発性半導体記憶装置１００の製造方法の図７に続く工程を示す断面図である。 本発明の実施例１に係る不揮発性半導体記憶装置１００の製造方法の図８に続く工程を示す断面図である。 本発明の実施例１に係る不揮発性半導体記憶装置１００の製造方法の図９に続く工程を示す断面図である。 本発明の実施例１に係る不揮発性半導体記憶装置１００の製造方法の図１０に続く工程を示す断面図である。 本発明の実施例１に係る不揮発性半導体記憶装置１００の製造方法の図１１に続く工程を示す断面図である。 本発明の実施例１に係る不揮発性半導体記憶装置１００の製造方法の図１２に続く工程を示す断面図である。 本発明の実施例１に係る不揮発性半導体記憶装置１００の製造方法の図１３に続く工程を示す断面図である。 本発明の実施例１の変形例に係る不揮発性半導体記憶装置１００’の断面構造を示す断面図である。 本発明の実施例２に係る不揮発性半導体記憶装置２００の断面構造を示す断面図である。

符号の説明

１００，１００’，２００ 不揮発性半導体記憶装置
１，３，６，８，１０ 絶縁膜
２，５，７，９ ポリシリコン
４ 溝
１１ 開口
１２ トンネル酸化膜
１３ 芯材
１４ 金属層
１５，１６ 絶縁層
ＩＰＤ インターポリ絶縁膜
ＣＧ１ 第１コントロールゲート電極
ＩＰＤ１ 第１インターポリ絶縁膜
ＦＧ フローティングゲート電極
ＩＰＤ２ 第２インターポリ絶縁膜
ＣＧ２ 第２コントロールゲート電極
ＳＧＳ 選択ゲート電極
ＳＧＤ 選択ゲート線
ＢＬ ビット線
ＳＬ ソース線

Claims (5)

1. 半導体基板の主平面に対して垂直方向に積層された複数のメモリセルを備え、
   前記メモリセルは、
   第１コントロールゲート電極と、
   前記第１コントロールゲート電極上に形成された第１インターポリ絶縁膜と、
   前記第１インターポリ絶縁膜上に形成されたフローティングゲート電極と、
   前記フローティングゲート電極上に形成された第２インターポリ絶縁膜と、
   前記第２インターポリ絶縁膜上に形成された第２コントロールゲート電極と、を有し、
   前記第１コントロールゲート電極、前記第１インターポリ絶縁膜、前記フローティングゲート電極、前記第２インターポリ絶縁膜、および前記第２コントロールゲート電極は、前記半導体基板の主平面に対して垂直方向に積層されていることを特徴とする不揮発性半導体記憶装置。
2. 前記複数のメモリセルは、前記第１コントロールゲート電極と第２コントロール電極を共有するように前記半導体基板の主平面に対して垂直方向に積層されている請求項１に記載の不揮発性半導体記憶装置。
3. 前記フローティングゲート電極の側面にトンネル酸化膜を介して芯材が形成され、
   前記芯材の一端に形成されたソース線と、
   前記芯材の他端に形成されたビット線と、をさらに備える請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記ソース線は、前記積層されたメモリセルと前記半導体基板との間に形成され、
   前記ビット線は、前記積層された複数のメモリセル上に形成され、
   前記ソース線と前記積層されたメモリセルの間に第１選択ゲート線が形成され、
   前記ビット線と前記積層されたメモリセルの間に第２選択ゲート線が形成される請求項３に記載の不揮発性半導体記憶装置。
5. 前記半導体基板の主平面に対して垂直方向に積層された複数のメモリセルがＮＡＮＤストリングを形成し、
   前記ＮＡＮＤストリングが前記半導体基板の主平面に水平な方向に絶縁層を挟んで配置される請求項１乃至４に記載の不揮発性半導体記憶装置。

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