CN116207152B - 一种存储结构及其制备方法、电子设备 - Google Patents

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Abstract

一种存储结构及其制备方法、电子设备，所述存储结构包括：依次层叠设置在衬底上且平行于所述衬底的第一半导体层、第二半导体层、第三半导体层、第四半导体层；分别环绕第一半导体层至第四半导体层的第一栅极至第四栅极；与第一半导体层至第四半导体层的源接触区域接触的第一公共电极；与第一半导体层至第四半导体层的漏接触区域接触的第二公共电极；设置在所述第四半导体层远离所述衬底一侧且沿垂直于衬底方向延伸的第五半导体层；所述第五半导体层电连接所述第一公共电极；环绕所述第五半导体层的第五栅极至第八栅极。本实施例提供的方案，可以实现立体堆叠，缩小存储结构尺寸，增大存储密度，降低成本。

Description

一种存储结构及其制备方法、电子设备
技术领域
本公开实施例涉及但不限于存储技术，尤指一种存储结构及其制备方法、电子设备。
背景技术
在过去多年时间里，平面型闪存存储器生产工艺取得了巨大的进步。但近几年，平面型闪存发展基本到了极限，比如物理面积，显影技术以及存储密度等。基于此背景，需要寻求不同的工艺结构来解决目前极限问题和降低单位吉字节(GB)的生产成本。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供了一种存储结构及其制备方法、电子设备，提高减小存储结构尺寸。
本公开实施例提供一种存储结构，包括：
依次层叠设置在衬底上且平行于所述衬底的第一半导体层、第二半导体层、第三半导体层、第四半导体层；
环绕所述第一半导体层的第一栅极；环绕所述第二半导体层的第二栅极；环绕所述第三半导体层的第三栅极；环绕所述第四半导体层的第四栅极；
与所述第一半导体层的第一源接触区域、所述第二半导体层的第二源接触区域、所述第三半导体层的第三源接触区域和所述第四半导体层的第四源接触区域接触的第一公共电极；
与所述第一半导体层的第一漏接触区域、所述第二半导体层的第二漏接触区域、所述第三半导体层的第三漏接触区域和所述第四半导体层的第四漏接触区域接触的第二公共电极；
设置在所述第四半导体层远离所述衬底一侧且沿垂直于衬底方向延伸的第五半导体层；所述第五半导体层电连接所述第一公共电极；
环绕所述第五半导体层的第五栅极；
设置在所述第五栅极远离所述衬底一侧且环绕所述第五半导体层的第六栅极；
设置在所述第六栅极远离所述衬底一侧且环绕所述第五半导体层的第七栅极；
设置在所述第七栅极远离所述衬底一侧且环绕所述第五半导体层的第八栅极。
在一示例性实施例中，在平行于所述衬底的平面上，所述第一半导体层、第二半导体层、第三半导体层、第四半导体层中至少部分半导体层的正投影存在交叠。
在一示例性实施例中，在平行于所述衬底的平面上，所述第一栅极、第二栅极、第三栅极、第四栅极中至少部分栅极的正投影存在交叠。
在一示例性实施例中，在平行于所述衬底的平面上，所述第一栅极的正投影、所述第二栅极的正投影、所述第三栅极的正投影、所述第四栅极的正投影沿第一方向延伸，且所述第一栅极的正投影、所述第二栅极的正投影、所述第三栅极的正投影、所述第四栅极的正投影沿所述第一方向的长度依次减小，所述沿第一方向延伸为第一栅极靠近所述第一栅极所环绕的半导体层的一侧指向所述第一栅极远离所述第一栅极所环绕的半导体层的一侧。
在一示例性实施例中，在平行于所述衬底的平面上，所述第五栅极的正投影、所述第六栅极的正投影、所述第七栅极的正投影、所述第八栅极的正投影沿第二方向延伸，且所述第五栅极的正投影、所述第六栅极的正投影、所述第七栅极的正投影、所述第八栅极的正投影沿所述第二方向的长度依次减小，所述沿第二方向延伸为第五栅极靠近所述第五栅极所环绕的半导体层的一侧指向所述第五栅极远离所述第五栅极所环绕的半导体层的一侧。
在一示例性实施例中，所述第一方向平行于所述第二方向，且在平行于所述衬底的平面上，所述第一栅极的正投影中远离所述第一半导体层的一端，与所述第五栅极的正投影中远离所述第一半导体层的一端位于所述第一半导体层的同侧。
在一示例性实施例中，在平行于所述衬底的平面上，所述第一源接触区域的正投影、所述第二源接触区域的正投影、所述第三源接触区域的正投影和所述第四源接触区域的正投影彼此之间存在交叠；所述第一漏接触区域的正投影、所述第二漏接触区域的正投影、所述第三漏接触区域正投影和所述第四漏接触区域的正投影彼此之间存在交叠。
在一示例性实施例中，所述第一公共电极沿垂直于所述衬底的方向延伸，所述第二公共电极沿垂直于所述衬底的方向延伸。
在一示例性实施例中，所述第一半导体层、第二半导体层、第三半导体层和第四半导体层为P型掺杂，所述第五半导体层为N型掺杂。
在一示例性实施例中，所述第一半导体层包括第一源接触区域、第一沟道区域、第一漏接触区域；所述第二半导体层包括第二源接触区域、第二沟道区域、第二漏接触区域、第三半导体层包括第三源接触区域、第三沟道区域、第三漏接触区域；所述第四半导体层包括第四源接触区域、第四沟道区域和第四漏接触区域，且所述第一源接触区域和所述第一漏接触区域的掺杂浓度大于所述第一沟道区域的掺杂浓度；所述第二源接触区域和所述第二漏接触区域的掺杂浓度大于所述第二沟道区域的掺杂浓度；所述第三源接触区域和所述第三漏接触区域的掺杂浓度大于所述第三沟道区域的掺杂浓度；所述第四源接触区域和所述第四漏接触区域的掺杂浓度大于所述第四沟道区域的掺杂浓度。
在一示例性实施例中，在平行于所述衬底的平面上，所述第五半导体层的正投影与所述第一公共电极的正投影存在交叠。
在一示例性实施例中，所述存储结构还包括填充层，所述第五半导体层环绕所述填充层。
本公开实施例提供一种电子设备，包括上述任一实施例所述的存储结构。
本公开实施例提供一种存储结构的制备方法，包括：
提供衬底，在所述衬底上交替沉积第一牺牲层薄膜和半导体薄膜，构图形成依次层叠设置且平行于所述衬底的第一半导体层、第二半导体层、第三半导体层、第四半导体层，以及，形成环绕所述第一半导体层的第一栅极，环绕所述第二半导体层的第二栅极，环绕所述第三半导体层的第三栅极，环绕所述第四半导体层的第四栅极；
形成贯穿所述第一半导体层、第二半导体层、第三半导体层、第四半导体层的第一过孔和第二过孔，在所述第一过孔和第二过孔内分别沉积金属薄膜以形成位于所述第一过孔的第一公共电极和位于所述第二过孔的第二公共电极；
在所述第四半导体层远离所述衬底一侧交替沉积绝缘薄膜和第二牺牲层薄膜形成堆叠结构，形成贯穿所述堆叠结构的第七过孔，在所述第七过孔的侧壁沉积半导体薄膜以形成第五半导体层；在平行于所述衬底的平面上，所述第七过孔的正投影与所述第一公共电极的正投影存在交叠；
构图形成环绕所述第五半导体层的第五栅极，在所述第五栅极远离所述衬底一侧形成环绕所述第五半导体层的第六栅极，在所述第六栅极远离所述衬底一侧形成环绕所述第五半导体层的第七栅极，在所述第七栅极远离所述衬底一侧形成环绕所述第五半导体层的第八栅极。
本公开实施例包括一种存储结构及其制备方法、电子设备，所述存储结构包括：衬底，依次层叠设置在所述衬底上的第一半导体层、第二半导体层、第三半导体层、第四半导体层；环绕所述第一半导体层的第一栅极；环绕所述第二半导体层的第二栅极；环绕所述第三半导体层的第三栅极；环绕所述第四半导体层的第四栅极；电连接所述第一半导体层的第一侧、所述第二半导体层的第一侧、所述第三半导体层的第一侧、所述第四半导体层的第一侧的第一公共电极；电连接所述第一半导体层的第二侧、所述第二半导体层的第二侧、所述第三半导体层的第二侧、所述第四半导体层的第二侧的第二公共电极；设置在所述第四半导体层远离所述衬底一侧的第五半导体层；所述第五半导体层电连接所述第一公共电极；环绕所述第五半导体层的第五栅极；设置在所述第五栅极远离所述衬底一侧且环绕所述第五半导体层的第六栅极；设置在所述第六栅极远离所述衬底一侧且环绕所述第五半导体层的第七栅极；设置在所述第七栅极远离所述衬底一侧且环绕所述第五半导体层的第八栅极。本实施例提供的方案，可以实现立体堆叠，缩小存储结构尺寸，增大存储密度，降低成本。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本发明的技术方案，并不构成对技术方案的限制。
图1为一示例性实施例提供的存储结构的截面示意图；
图2为一示例性实施例提供的存储结构的立体示意图；
图3为一示例性实施例提供的存储结构的等效电路示意图；
图4A为一示例性实施例提供的形成第四半导体层薄膜后的截面示意图；
图4B为一示例性实施例提供的形成第四半导体层薄膜后的平面示意图；
图5A为一示例性实施例提供的形成第四半导体层后的截面示意图；
图5B为一示例性实施例提供的形成第四半导体层后的平面示意图；
图6A为一示例性实施例提供的形成第一侧墙和第二侧墙后的截面示意图；
图6B为一示例性实施例提供的形成第一侧墙和第二侧墙后的平面示意图；
图7A为一示例性实施例提供的去除牺牲层后的截面示意图；
图7B为一示例性实施例提供的去除牺牲层后的平面示意图；
图8A为一示例性实施例提供的形成第七绝缘层后的平面示意图；
图8B为一示例性实施例提供的形成第一栅极至第四栅极后的截面示意图；
图8C为一示例性实施例提供的第一栅极至第四栅极沿平行于所述第一栅极的延伸方向的截面示意图；
图8D为另一示例性实施例提供的第一栅极至第四栅极沿平行于所述第一栅极的延伸方向的截面示意图；
图9A为一示例性实施例提供的形成第一公共电极和第二公共电极后的截面示意图；
图9B为一示例性实施例提供的形成第一公共电极和第二公共电极后的平面示意图；
图10为一示例性实施例提供的形成第五隔离层后的截面示意图；
图11为一示例性实施例提供的形成第五半导体层后的截面示意图；
图12A为一示例性实施例提供的形成第五栅极至第八栅极后的截面示意图；
图12B为一示例性实施例提供的第五栅极至第八栅极沿平行于所述第五栅极的延伸方向的截面示意图；
图13A为一示例性实施例提供的形成输出电极、多个引出电极、多个连接电极后的截面示意图；
图13B为一示例性实施例提供的形成第五栅极至第八栅极沿垂直于衬底且平行于第五栅极的延伸方向的截面示意图；
图14为一示例性实施例提供的存储结构制备方法流程图。
具体实施方式
下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。
在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的实施方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。
本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。
在本公开中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本公开中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本公开中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开所说的“B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
将存储电路单元结构实现三维立体，多层堆栈结构的工艺实现已经变得非常迫切。
图1为一示例性实施例提供的存储结构截面图。图2为一示例性实施例提供的存储结构立体图。如图1和图2所示，本公开实施例提供的存储结构可以包括：
衬底1，依次层叠设置在所述衬底1上的第一半导体层11、第二半导体层12、第三半导体层13和第四半导体层14；
环绕所述第一半导体层11的第一栅绝缘层31，环绕所述第一栅绝缘层31的第一栅极21；
环绕所述第二半导体层12的第二栅绝缘层32，环绕所述第二栅绝缘层32的第二栅极22；
环绕所述第三半导体层13的第三栅绝缘层33，环绕所述第三栅绝缘层33的第三栅极23；
环绕所述第四半导体层14的第四栅绝缘层34，环绕所述第四栅绝缘层34的第四栅极24；
与所述第一半导体层11的第一源接触区域、第二半导体层12的第二源接触区域、第三半导体层13的第三源接触区域和第四半导体层14的第四源接触区域接触的第一公共电极41；
与所述第一半导体层11的第一漏接触区域、第二半导体层12的第二漏接触区域、第三半导体层13的第三漏接触区域和第四半导体层14的第四漏接触区域接触的第二公共电极42；
设置在所述第四半导体层14远离所述衬底1一侧且沿垂直于所述衬底的方向延伸的第五半导体层15；所述第五半导体层15的第一端电连接所述第一公共电极41；
环绕所述第五半导体层15的第五栅绝缘层35，环绕所述第五栅绝缘层35的第五栅极25；
设置在所述第五栅极25远离所述衬底1一侧且环绕所述第五半导体层15的第六栅绝缘层36，环绕所述第六栅绝缘层36的第六栅极26；
设置在所述第六栅极26远离所述衬底1一侧且环绕所述第五半导体层15的第七栅绝缘层37，环绕所述第七栅绝缘层37的第七栅极27；
设置在所述第七栅极27远离所述衬底1一侧且环绕所述第五半导体层15的第八栅绝缘层38，环绕所述第八栅绝缘层38的第八栅极28。
本实施例提供的方案，可以实现立体堆叠，减小存储结构尺寸，提高存储密度，降低成本。
在一示例性实施例中，第一公共电极41可以是公共源极，第二公共电极可以是公共漏极。
在一示例性实施例中，所述第一源接触区域和所述第一漏接触区域分别位于所述第一栅极21的两侧；所述第二源接触区域和所述第二漏接触区域分别位于所述第二栅极22的两侧；所述第三源接触区域和所述第四漏接触区域分别位于所述第三栅极23的两侧；所述第四源接触区域和所述第四漏接触区域分别位于所述第四栅极的两侧。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第一源接触区域的正投影、所述第二源接触区域的正投影、所述第三源接触区域的正投影和所述第四源接触区域的正投影彼此之间存在交叠。本实施例提供的方案，可以通过开设贯穿第一半导体层、第二半导体层、第三半导体层、第四半导体层的通孔制备第一公共电极，简化第一公共电极的制备。但本公开实施例不限于此，所述第一源接触区域的正投影、所述第二源接触区域的正投影、所述第三源接触区域的正投影和所述第四源接触区域的正投影中可以部分正投影之间存在交叠，或者，无交叠。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第一漏接触区域的正投影、所述第二漏接触区域的正投影、所述第三漏接触区域正投影和所述第四漏接触区域的正投影可以存在交叠。本实施例提供的方案，可以通过开设贯穿第一半导体层、第二半导体层、第三半导体层、第四半导体层的通孔制备第二公共电极，简化第二公共电极的制备。但本公开实施例不限于此，所述第一漏接触区域的正投影、所述第二漏接触区域的正投影、所述第三漏接触区域正投影和所述第四漏接触区域的正投影中可以部分正投影之间存在交叠，或者，无交叠。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第一半导体层11、第二半导体层12、第三半导体层13和第四半导体层14中至少部分半导体层的正投影存在交叠。比如，可以是第一半导体层11的正投影、第二半导体层12的正投影、第三半导体层13的正投影和第四半导体层14的正投影均存在交叠。本实施例提供的方案，半导体层的正投影存在交叠，可以使得布局更紧凑，减小尺寸。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第一栅极21、第二栅极22、第三栅极23和第四栅极24中至少部分栅极的正投影存在交叠。本实施例提供的方案，可以将栅极的位置集中，减小存储结构尺寸。但本公开实施例不限于此，所述第一栅极21、第二栅极22、第三栅极23和第四栅极24的正投影可以无交叠。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第一栅极21、第二栅极22、第三栅极23、第四栅极24的正投影存在交叠。即第一栅极21至第四栅极24中全部栅极的正投影存在交叠。本实施例提供的方案，可以尽可能将栅极的位置集中，减小尺寸。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第一栅极21的正投影、第二栅极22的正投影、第三栅极23的正投影、第四栅极24的正投影可以沿第一方向延伸，且所述第一栅极21的正投影、第二栅极22的正投影、第三栅极23的正投影、第四栅极24的正投影沿第一方向的长度依次减小。本实施例提供的方案，第一栅极21、第二栅极22、第三栅极23、第四栅极24沿第一方向的长度呈现阶梯式变化，便于引出第一栅极21至第四栅极24。本公开实施例不限于此，第一栅极21至第四栅极24可以沿不同方向延伸，第一栅极21至第四栅极24沿第一方向的长度可以不呈现阶梯式变化，第一栅极21至第四栅极24可以通过其他方式引出。对任一栅极，该栅极的延伸方向为该栅极靠近所述栅极所环绕的半导体层的一侧指向所述栅极远离所述栅极所环绕的半导体层的一侧。比如，第一栅极21的延伸方向是指从第一栅极21靠近第一半导体层11的一侧指向所述第一栅极21远离所述第一半导体层11的一侧的方向。第二栅极22、第三栅极23、第四栅极24的延伸方向类似，不再说明。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第五栅极25的正投影、第六栅极26的正投影、第七栅极27的正投影、第八栅极28的正投影可以沿第二方向延伸，且所述第五栅极25的正投影、第六栅极26的正投影、第七栅极27的正投影、第八栅极28的正投影沿第二方向的长度可以依次减小。本实施例提供的方案，第五栅极25至第八栅极28沿第二方向的长度呈现阶梯式变化，便于引出第五栅极25至第八栅极28。本公开实施例不限于此，第五栅极25至第八栅极28可以沿不同方向延伸，第五栅极25至第八栅极28沿第二方向的长度可以不呈现阶梯式变化，第五栅极25至第八栅极28可以通过其他方式引出。第五栅极25的延伸方向是指从第五栅极25靠近第五半导体层15的一侧指向所述第五栅极25远离所述第五半导体层15的一侧的方向。第六栅极26、第七栅极27、第八栅极28的延伸方向类似，不再说明。
在一示例性实施例中，所述第一方向和所述第二方向可以平行，且在平行于所述衬底1的平面上，所述第一栅极21的正投影中远离所述第一半导体层11的一端，与所述第五栅极25的正投影中远离所述第一半导体层11的一端位于所述第一半导体层11的同侧。本实施例提供的方案，第一栅极21至第八栅极28沿相同方向延伸，可以减小存储结构尺寸，增大存储密度，降低成本。但本公开实施例不限于此，第一方向和第二方向可以不同。
在一示例性实施例中，所述第一方向、第二方向平行于所述衬底1。
在一示例性实施例中，所述第一半导体层11、第二半导体层12、第三半导体层13、第四半导体层14可以为P型掺杂。
在一示例性实施例中，所述第一半导体层11可以包括第一源接触区域、第一沟道区域、第一漏接触区域，第二半导体层12可以包括第二源接触区域、第二沟道区域、第二漏接触区域，第三半导体层13可以包括第三源接触区域、第三沟道区域、第三漏接触区域，第四半导体层14可以包括第四源接触区域、第四沟道区域和第四漏接触区域，且所述第一源接触区域和所述第一漏接触区域的掺杂浓度大于所述第一沟道区域的掺杂浓度；所述第二源接触区域和所述第二漏接触区域的掺杂浓度大于所述第二沟道区域的掺杂浓度；所述第三源接触区域和所述第三漏接触区域的掺杂浓度大于所述第三沟道区域的掺杂浓度；所述第四源接触区域和所述第四漏接触区域的掺杂浓度大于所述第四沟道区域的掺杂浓度。
本实施例提供的方案，第一半导体层至第四半导体层的源接触区域、漏接触区域和沟道区域之间形成浓度差，可以抑制短沟道效应，降低电阻，提升电路驱动能力。但本公开实施例不限于此，第一半导体层至第四半导体层的源接触区域、漏接触区域可以等于沟道区域的掺杂浓度。在一示例性实施例中，所述第一源接触区域和所述第一漏接触区域的掺杂浓度可以相同，所述第二源接触区域和所述第二漏接触区域的掺杂浓度可以相同，所述第三源接触区域和所述第三漏接触区域的掺杂浓度可以相同，所述第四源接触区域和所述第四漏接触区域的掺杂浓度可以相同。
在一示例性实施例中，所述第五半导体层15可以为N型掺杂。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第五半导体层15的正投影与所述第一公共电极41的正投影可以存在交叠。
在一示例性实施例中，所述第一公共电极41可以沿第三方向延伸，且所述第三方向垂直于所述衬底1。但本公开实施例不限于此，所述第一公共电极41可以沿第三方向延伸，所述第三方向与所述衬底1交叉。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第一公共电极41的正投影可以是圆形。但本公开实施例不限于此，所述第一公共电极41的正投影可以是其他形状。
在一示例性实施例中，所述第二公共电极42可以沿第四方向延伸，且所述第四方向垂直于所述衬底1。但本公开实施例不限于此，所述第二公共电极42可以沿第四方向延伸，所述第四方向与所述衬底1交叉。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第二公共电极42的正投影可以是圆形。但本公开实施例不限于此，所述第二公共电极42的正投影可以是其他形状，比如为方形等。
在一示例性实施例中，所述第五半导体层15可以沿第五方向延伸，所述第五方向可以垂直于所述衬底1。但本公开实施例不限于此，所述第五半导体层15可以沿第五方向延伸，所述第五方向与所述衬底1交叉。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第五半导体层15的截面的形状可以是圆环形。但本公开实施例不限于此，所述第五半导体层15的截面可以是其他环状，比如为方环形。
在一示例性实施例中，所述存储结构还可以包括填充层69，所述第五半导体层15环绕所述填充层69。本实施例提供的方案，可以减少第五半导体层15的厚度，提高第五半导体层15的电子/空穴移动率。所述填充层69可以使用绝缘材料制备，包括但不限于SiO2。
在一示例性实施例中，所述存储结构还可以包括输出电极43，所述输出电极43电连接所述第四半导体层14的第一侧。所述输出电极43可以设置在不同位置。如图1和图2所示，输出电极43可以设置在不同位置。如图1所示，输出电极43可以设置在第五半导体层15远离所述第四栅极24一侧，如图2所示，输出电极43可以设置在所述第四半导体层14与第五半导体层15的相交处。
在一示例性实施例中，所述存储结构还可以包括第一引出电极44，所述第一引出电极44连接所述第五半导体层15的第二端，所述第五半导体层15的第二端位于所述第五半导体层15的第一端远离所述衬底1一侧。
在一示例性实施例中，所述存储结构还可以包括第二引出电极45，所述第二引出电极45电连接所述第二公共电极42。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第二引出电极45的正投影与所述第二源漏电极42的正投影可以存在交叠。
图3为本公开实施例提供的存储结构的等效电路示意图。如图3所示，本实施例提供的存储结构包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T5、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8，其中，
第一晶体管T1包括第一栅极21、第一源电极和第一漏电极；所述第二晶体管T2包括第二栅极22、第二源电极和第二漏电极；所述第三晶体管T3包括第三栅极23、第三源电极和第三漏电极；所述第四晶体管T4包括第四栅极24、第四源电极和第四漏电极；所述第五晶体管T5包括第五栅极25、第五源电极和第五漏电极；所述第六晶体管T6包括第六栅极26、第六源电极和第六漏电极；所述第七晶体管T7包括第七栅极27、第七源电极和第七漏电极；所述第八晶体管T8包括第八栅极28、第八源电极和第八漏电极；
所述第一漏电极、第二漏电极、第三漏电极、第四漏电极电连接且连接到第一电压端VDD；所述第一漏电极、第二漏电极、第三漏电极、第四漏电极的电连接通过所述第二公共电极42实现；所述第一漏电极、第二漏电极、第三漏电极、第四漏电极为所述第二公共电极42的一部分；
所述第一源电极、第二源电极、第三源电极、第四源电极电连接且且连接到输出端Output；所述第一源电极、第二源电极、第三源电极、第四源电极的电连接通过所述第一公共电极41实现；所述第一源电极、第二源电极、第三源电极、第四源电极为所述第一公共电极41的一部分。
所述第五漏电极电连接到所述输出端Output；所述第五源电极电连接到所述第六漏电极，所述第六源电极电连接到所述第七漏电极；所述第七源电极电连接到所述第八漏电极；所述第八漏电极电连接到第二电压端VSS。
在一示例性实施例中，所述第一晶体管T1至第四晶体管T4可以是P型金属氧化物半导体场效应晶体管(PMOS)，所述第五晶体管T5至第八晶体管T8可以是N型金属氧化物半导体场效应晶体管(NMOS)。
下面通过本实施例存储结构的制备过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在衬底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
在一示例性实施例中，所述存储结构的制备过程可以包括：
(1)在衬底1依次交替沉积第一牺牲薄膜和半导体层薄膜，依次形成第一牺牲层薄膜510、第一半导体层薄膜110、第二牺牲层薄膜520、第二半导体层薄膜120、第三牺牲层薄膜530、第三半导体层薄膜130、第四牺牲层薄膜540、第四半导体层薄膜140，如图4A和图4B所示，其中，图4A为沿垂直于衬底1方向的截面图；图4B为俯视图。
在一示例性实施例中，可以通过外设设备生长出超晶格(super lattice)薄膜形成所述第一牺牲层薄膜510、第一半导体层薄膜110、第二牺牲层薄膜520、第二半导体层薄膜120、第三牺牲层薄膜530、第三半导体层薄膜130、第四牺牲层薄膜540、第四半导体层薄膜140。第一牺牲层薄膜510、第一半导体层薄膜110、第二牺牲层薄膜520、第二半导体层薄膜120、第三牺牲层薄膜530、第三半导体层薄膜130、第四牺牲层薄膜540、第四半导体层薄膜140任一膜层高度均匀，表面光滑。
在一示例性实施例中，所述第一牺牲薄膜包括但不限于是硅锗(SiGe)。
在一示例性实施例中，所述半导体层薄膜包括但不限于P+单晶硅薄膜，比如，可以是掺杂硼(B)的单晶硅薄膜。
(2)对所述第一牺牲层薄膜510至第四半导体层薄膜140构成的叠层结构进行开槽，形成第一牺牲层51、第一半导体层11、第二牺牲层52、第二半导体层12、第三牺牲层53、第三半导体层13、第四牺牲层54、第四半导体层14图案，在开槽T1中填充第一绝缘薄膜，形成第一绝缘层61，其中，所述开槽T1贯通所述第一牺牲层薄膜510至第四半导体层薄膜140构成的叠层结构。即沿垂直于衬底1的方向将所述叠层结构分割为多个独立的单元，便于后续形成多个存储结构。当只制备一个存储结构时，可以无需开槽。
在平行于所述衬底1的平面上，所述第一半导体层11、第二半导体层12、第三半导体层13、第四半导体层14的正投影沿垂直于所述第一半导体层11的延伸方向的长度可以依次减小，即沿垂直于衬底1的方向，第一半导体层11、第二半导体层12、第三半导体层13、第四半导体层14可以形成阶梯状结构。但公开实施例不限于此，在平行于所述衬底1的平面上，所述第一半导体层11、第二半导体层12、第三半导体层13、第四半导体层14的正投影沿垂直于所述第一半导体层11的延伸方向的长度可以相同。
在形成前述图案的衬底1上沉积第二绝缘薄膜，形成第二绝缘层62；如图5A和图5B所示，其中，图5A为沿垂直于衬底1且平行于第一半导体层薄膜110方向的截面图，图5B为俯视图。
在一示例性实施例中，所述第一绝缘薄膜和所述第二绝缘薄膜包括但不限于二氧化硅(SiO2)。
(3)构图形成第一侧墙71和第二侧墙72，以及形成第三绝缘层63和第四绝缘层64，包括：
使用一张掩模版将打开两个区域，分别称为第一侧墙区域101和第二侧墙区域102，利用干法和湿法刻蚀将位于第一侧墙区域101和第二侧墙区域102的第一绝缘层61和牺牲层(包括第一牺牲层51至第四牺牲层54)刻蚀掉，刻蚀完成之后在第一侧墙区域101和第二侧墙区域102填充支撑层薄膜，分别形成第一侧墙71和第二侧墙72，第一侧墙71和第二侧墙72可以实现隔离和支撑。
使用另一张掩模版打开两个区域，分别称为第一源区域103和第一漏区域104，再利用湿法刻蚀工艺，选择半导体层薄膜/牺牲层薄膜刻蚀高选择比的溶液(比如Si/SiGe刻蚀高选择比的溶液)，通过横向刻蚀(Lateral ET)，将第一源区域103和第一漏区域104的牺牲层(包括第一牺牲层51至第四牺牲层54)刻蚀干净，在第一源区域103和第一漏区域104填充第三绝缘薄膜，分别形成第三绝缘层63和第四绝缘层64，如图6A和图6B所示，其中，图6A为沿垂直于衬底1且平行于第一半导体层薄膜110方向的截面图，图6B为俯视图。
在一示例性实施例中，所述支撑层薄膜包括但不限于氮化硅(SiN)。
在一示例性实施例中，可以利用原子层沉积(Atomic Layer Deposition，ALD)方式填充所述第二绝缘薄膜。
在一示例性实施例中，所述第三绝缘薄膜可以是low-K材料，即介电常数K<3.9的介质层，比如可以是硅氮化物(SiNx)、硅氧化物(SiOx)和氮氧化硅(SiON)、碳化硅(SiC)中的一种或多种。
(4)去除位于所述第三绝缘层63远离所述第四绝缘层64一侧，以及，位于所述第四绝缘层64远离所述第三绝缘层63一侧的第一牺牲层51、第二牺牲层52、第三牺牲层53和第四牺牲层54，包括：
使用一张掩模版打开位于第三绝缘层63远离所述第四绝缘层64一侧的第一边界区域105，以及，打开位于所述第四绝缘层64远离所述第三绝缘层63一侧的第二边界区域106，利用干法刻蚀方法刻蚀开槽T1中的第一绝缘层61和第二绝缘层62，选择半导体层薄膜/牺牲层薄膜刻蚀高选择比的溶液(比如Si/SiGe刻蚀高选择比的溶液)，通过横向刻蚀(Lateral ET)将位于第一边界区域105和第二边界区域106的层间所有的牺牲层(包括第一牺牲层51至第四牺牲层54)刻蚀掉；
在所述第一边界区域105和第二边界区域106填充第四绝缘薄膜形成第五绝缘层65和第六绝缘层66，如图7A和7B所示。其中，图7A为沿垂直于衬底1且平行于第一半导体层薄膜110延伸方向的截面图，图7B为俯视图。
在一示例性实施例中，可以通过ALD方式或者旋涂绝缘介质(Spin-onDielectrics，SOD)方式填充所述第四绝缘薄膜。
在一示例性实施例中，所述第四绝缘薄膜包括但不限于二氧化硅(SiO2)。
(5)形成第一栅极21、第一栅绝缘层31、第二栅极22、第二栅绝缘层32、第三栅极23、第三栅绝缘层33、第四栅极24、第四栅绝缘层34，包括：
使用一张掩模版，将位于第一侧墙区域101和第二侧墙区域102之间的沟道区域100的开槽T1的中间区域打开，利用干法刻蚀，刻蚀出开孔T2后，在所述开孔T2中填充第五绝缘薄膜形成第七绝缘层67，如图8A所示，其中，图8A为俯视图。
对沟道区域100的第一半导体层11、第二半导体层12、第三半导体层13、第四半导体层14的两侧的第一绝缘层61使用干刻法沿垂直于衬底1方向进行刻蚀，再利用湿法刻蚀，选择半导体层薄膜/牺牲层薄膜刻蚀高选择比的溶液(比如Si/SiGe刻蚀高选择比的溶液)，将位于沟道区域100的牺牲层(包括第一牺牲层51至第四牺牲层54)横向去除；
在位于沟道区域100的第一半导体层11、第二半导体层12、第三半导体层13、第四半导体层14的周侧依次沉积栅绝缘层薄膜和栅电极薄膜，依次形成环绕所述第一半导体层11的第一栅绝缘层31，环绕所述第二半导体层12的第二栅绝缘层32，环绕所述第三半导体层13的第三栅绝缘层33，环绕所述第四半导体层14的第四栅绝缘层34，以及，环绕所述第一栅绝缘层31的第一栅极21，环绕所述第二栅绝缘层32的第二栅极22，环绕所述第三栅绝缘层33的第三栅极23，环绕所述第四栅绝缘层34的第四栅极24。
在所述第一栅极21、第二栅极22、第三栅极23、第四栅极24之间填充第六绝缘薄膜形成第八绝缘层68，如图8B所示。
在一示例性实施例中，所述栅绝缘层薄膜可以是High k介质材料，比如，三氧化二铝(Al2O3)，二氧化铪(HfO2)等。即，可以形成高介电常数金属栅极(High K Metal Gate，HKMG)。
在一示例性实施例中，所述栅电极薄膜可以包括但不限于以下至少之一：钨(W)、氮化钛(TiN)。
在一示例性实施例中，栅电极可以包括两个子层，以增强粘合性。即第一栅极21可以包括第一子层211和环绕所述第一子层211的第二子层212，所述第二栅极22可以包括第三子层221和环绕所述第三子层221的第四子层222，所述第三栅极23可以包括第五子层231和环绕所述第五子层231的第六子层232、所述第四栅极24可以包括第七子层241和环绕所述第七子层241的第八子层242，所述第一子层211、第三子层221、第五子层231、第七子层241可以包括TiN，所述第二子层212、第四子层222、第六子层232、第八子层242可以包括W。如图8B所示，其中，图8B为沿垂直于衬底1且平行于第一半导体层薄膜110延伸方向的截面示意图。
在一示例性实施例中，可以利用ALD方式沉积所述栅绝缘层薄膜和栅电极薄膜。
在一示例性实施例中，所述第六绝缘薄膜可以是low-K材料。
在一示例性实施例中，沿垂直于所述第一半导体层11的延伸方向，所述第一栅极21、所述第二栅极22、所述第三栅极23、所述第四栅极24的尺寸可以依次减小，如图8C和图8D所示。其中，图8C为一示例性实施例中沿垂直于衬底1且平行于第一栅极21的延伸方向的截面图，图8D为另一示例性实施例中沿垂直于衬底1且平行于第一栅极21的延伸方向的截面图。本实施例提供的方案，通过设置阶梯式的栅极，便于将栅极引出。但本公开实施例不限于此，沿垂直于所述第一半导体层11的延伸方向且垂直于所述衬底的方向，所述第一栅极21、所述第二栅极22、所述第三栅极23、所述第四栅极24的尺寸可以按其他方式设置，通过其他方式引出。
在一示例性实施例中，沿垂直于所述第一半导体层11的延伸方向且垂直于所述衬底的方向，所述第一半导体层11、第二半导体层12、第三半导体层13、第四半导体层14的尺寸可以依次减小。如图8C所示。相应的，环绕所述第一半导体层11的第一栅绝缘层31、环绕所述第二半导体层12的第二栅绝缘层32、环绕所述第三半导体层13的第三栅绝缘层33、环绕所述第四半导体层14的第四栅绝缘层34沿垂直于所述第一半导体层11的延伸方向且垂直于所述衬底1的方向的尺寸可以依次减小。
在一示例性实施例中，沿垂直于所述第一半导体层11的延伸方向且垂直于所述衬底1的方向，所述第一半导体层11、第二半导体层12、第三半导体层13、第四半导体层14的尺寸可以相同。如图8D所示。相应的，环绕所述第一半导体层11的第一栅绝缘层31、环绕所述第二半导体层12的第二栅绝缘层32、环绕所述第三半导体层13的第三栅绝缘层33、环绕所述第四半导体层14的第四栅绝缘层34沿垂直于所述第一半导体层11的延伸方向且垂直于所述衬底1的方向的尺寸可以相同。当栅极包括两个子层时，即第一栅极21包括第一子层211和环绕所述第一子层211的第二子层212，所述第二栅极22包括第三子层221和环绕所述第三子层221的第四子层222，所述第三栅极23包括第五子层231和环绕所述第五子层231的第六子层232、所述第四栅极24包括第七子层241和环绕所述第七子层241的第八子层242时，所述第一子层211、第三子层221、第五子层231、第七子层241沿垂直于所述第一半导体层11的延伸方向且垂直于所述衬底1的方向的尺寸可以相同。
在一示例性实施例中，可以使用ALD沉积方式填充第五绝缘薄膜。
在一示例性实施例中，所述第五绝缘薄膜包括但不限于low-K材料。
(6)形成第一公共电极41和第二公共电极42，包括：
构图形成第一过孔K1、第二过孔K2、第三过孔K3、第四过孔K4、第五过孔K5和第六过孔K6，所述第一过孔K1和所述第二过孔K2暴露所述衬底1，所述第三过孔K3暴露所述第一栅极21，所述第四过孔K4包括所述第二栅极22，所述第五过孔K5暴露所述第三栅极23，所述第六过孔K6暴露所述第四栅极24；
通过多次高能离子注入工艺，从第一过孔K1和第二过孔K2给每一层器件的第一源区域103和第一漏区域104注入掺杂物(比如为硼(B))，再通过Annel退火工艺使得掺杂的离子扩散到第一源区域103和第一漏区域104，使得第一源区域103和第一漏区域104形成更重掺杂，这样可以和沟道区域100形成浓度差(即无结型多掺杂)，对抑制短沟道效应有帮助，并且源漏重掺杂，降低电阻，有助于电路驱动能力提升。但本公开实施例不限于此，在另一示例性实施例中，可以不进行掺杂。
在所述衬底1、第一半导体层11、第二半导体层12、第三半导体层13、第四半导体层14朝向所述第一过孔K1和所述第二过孔K2处形成第一连接层81；在一示例性实施例中，可以通过silicide(金属硅化物)工艺形成所述第一连接层81。
在所述第一过孔K1至第六过孔K6沉积金属薄膜，形成第一公共电极41、第二公共电极42、第一连接电极91、第二连接电极92、第三连接电极93和第四连接电极94，如图9A和图9B所示，其中，图9A为沿垂直于衬底1且平行于第一半导体层11的延伸方向的截面图，图9B为沿垂直于衬底1且平行于第一栅极21的延伸方向的截面图。其中，第一公共电极41电连接到第一半导体层11、第二半导体层12，第三半导体层13、第四半导体层14的第一端(位于第一源区域103)，第二公共电极42电连接到第一半导体层11、第二半导体层12，第三半导体层13、第四半导体层14的第二端(位于第一漏区域104)，所述第一连接电极91电连接所述第一栅极21，所述第二连接电极92电连接所述第二栅极22，所述第三连接电极93电连接所述第三栅极23，所述第四连接电极92电连接所述第四栅极24。与第一栅极21至第四栅极24类似，所述第一公共电极41、第二公共电极42、第一连接电极91、第二连接电极92、第三连接电极93和第四连接电极94可以包括两个子层(可以分别称为粘合子层和主体子层)，以增强粘合性，比如，粘合子层可以包括Ti/TiN，主体子层可以包括W。粘合子层可以增强主体子层与待电连接的膜层的粘合性。
在一示例性实施例中，所述第一连接层81可以是金属硅化物，比如钛(Ti)，钴(Co)和镍铂(NiPt)等的硅化物，比如二硅化钛(TiSi2)，二硅化钴(CoSi2)和镍铂硅化物(NiPtSi)等。
(7)在形成前述图案的衬底1上形成第一隔离层611，再依次交替沉积第二牺牲薄膜和隔离层薄膜形成第五牺牲层55、第二隔离层612、第六牺牲层56、第三隔离层613、第七牺牲层57、第四隔离层614、第八牺牲层58、第五隔离层615；如图10所示，其中，图10为沿垂直于衬底1且平行于第一半导体层11的延伸方向的截面图。
在一示例性实施例中，可以使用CVD形成所述第一隔离层611至第五隔离层615，以及第五牺牲层55至第八牺牲层58。
在一示例性实施例中，所述第一隔离层包括但不限于SiO2。
在一示例性实施例中，所述第二牺牲薄膜可以是SiN或者多晶硅。
在一示例性实施例中，所述隔离层薄膜包括但不限于SiO2。
(8)形成第五半导体层15和填充层69，包括：
形成暴露所述第一公共电极41的第七过孔K7；
在所述第七过孔K7的周侧沉积第五半导体层薄膜形成第五半导体层15，在所述第五半导体层15形成的空腔内填充第七绝缘薄膜，形成填充层69，如图11所示，其中，图11为沿垂直于衬底1且平行于第一半导体层11的延伸方向的截面图。
在平行于所述衬底1的平面上，所述第五半导体层15的正投影与所述第一公共电极41的正投影存在交叠。所述第一公共电极41电连接所述第五半导体层15的第一端。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第七过孔K7正投影的中心和所述第一过孔K1的正投影的中心可以重叠。第七过孔K7和第一过孔K1可以进行对准。
在一示例性实施例中，可以使用ALD方式沉积所述第五半导体层薄膜和第六绝缘薄膜。
在一示例性实施例中，所述第五半导体层薄膜可以是N+掺杂(比如掺杂磷(P)和砷(As)杂质)的多晶硅。
在一示例性实施例中，所述第七绝缘薄膜可以是SiO2。
本实施例中，第五半导体层15的中间填充介质材料，可以减少第五半导体层15的厚度，可以相对提高第五半导体层15的电子/空穴移动率。
在一示例性实施例中，在平行于所述衬底1的平面上，所述第五半导体层15的截面可以是环形，所述第五半导体层15的截面的内环与外环的半径之比可以是3:1至1:1。
(9)形成第五栅绝缘层35、第五栅极25、第六栅绝缘层36、第六栅极26、第七栅绝缘层37、第七栅极27、第八栅绝缘层38、第八栅极28，包括：
通过lateral Etch将位于第七区域107的第五牺牲层55、第六牺牲层56、第七牺牲层57、第八牺牲层58刻蚀掉；
在所述第五半导体层15的周侧依次沉积栅绝缘层薄膜和栅电极薄膜，形成环绕所述第五半导体层15的第五栅绝缘层35、第六栅绝缘层36、第七栅绝缘层37、第八栅绝缘层38，以及，环绕所述第五栅绝缘层35的第五栅极25、环绕所述第六栅绝缘层36的第六栅极26、环绕所述第七栅绝缘层37的第七栅极27、环绕所述第八栅绝缘层38的第八栅极28；
去除位于第七区域107外的第五牺牲层55、第六牺牲层56、第七牺牲层57、第八牺牲层58，且在去除第五牺牲层55、第六牺牲层56、第七牺牲层57、第八牺牲层58后形成的区域中填充第八绝缘薄膜，形成第十绝缘层610，如图12A所示。
在一示例性实施例中，可以利用ALD方式形成所述第五栅绝缘层35至第八栅绝缘层38，以及，所述第五栅极25至第八栅极28。
本实施例中，可以在去除第七区域107的第五牺牲层55至第八牺牲层58前，形成一个支撑框架(frame cell)，该支撑框架限定的区域即为第七区域107。该支撑框架可以在去除第七区域107内的第五牺牲层55至第八牺牲层58后，提供支撑。
在一示例性实施例中，沿平行于所述第五栅极25的延伸方向，所述第五栅极25、第六栅极26、第七栅极27、第八栅极28的长度可以依次减小，如图12B所示，图12B为沿垂直于衬底1方向且平行于所述第五栅极25的延伸方向的截面图。本实施例提供的方案，通过设置阶梯式的第五栅极25至第八栅极28，便于第五栅极25至第八栅极28的引出。但本公开实施例不限于此，第五栅极25至第八栅极28可以不是阶梯式，通过其他方式进行引出。
在一示例性实施例中，所述第五栅极25至第八栅极28的延伸方向可以平行于衬底1。
(10)形成输出电极43、第一引出电极44、第二引出电极45、第五连接电极95、第六连接电极96、第七连接电极97、第八连接电极98，包括：
形成第八过孔K8、第九过孔K9、第十过孔K10、第十一过孔K11、第十二过孔K12、第十三过孔K13；所述第八过孔K8暴露所述第四半导体层14，所述第九过孔K9暴露所述第二公共电极42，所述第十过孔K10暴露所述第五栅极25，所述第十一过孔K11暴露所述第六栅极26，所述第十二过孔K12暴露所述第七栅极27，所述第十三过孔K13暴露所述第八栅极28。
在所述第四半导体层14朝向所述第八过孔K8处形成第二连接层82；在一示例性实施例中，可以通过silicide(金属硅化物)工艺形成所述第二连接层82。
在所述第八过孔K8至第十三过孔K13沉积金属薄膜，形成输出电极43、第二引出电极45、第五连接电极95、第六连接电极96、第七连接电极97、第八连接电极98，以及，在所述第五半导体层15的表面沉积金属薄膜，形成第一引出电极44，如图13A和图13B所示，其中，图13A为沿垂直于衬底1且平行于第一半导体层11的延伸方向的截面图，图13B为沿垂直于衬底1且平行于第五栅极25的延伸方向的截面图。所述输出电极43电连接所述第四半导体层14，所述第一引出电极44电连接所述第五半导体层15的第二端。所述第二引出电极45电连接所述第二公共电极42。所述第五连接电极95电连接所述第五栅极25，所述第六连接电极96电连接所述第六栅极26，所述第七连接电极97电连接所述第七栅极27，所述第八连接电极98电连接所述第八栅极28。所述输出电极43可以连接到输出端Output，所述第二引出电极45可以连接到第一电压端VDD，所述第一引出电极44可以连接到第二电压端VSS。在一示例性实施例中，所述第二电压端VSS比如为接地端。
在一示例性实施例中，所述第二连接层82可以是金属硅化物，比如钛(Ti)，钴(Co)和镍铂(NiPt)等的硅化物，比如二硅化钛(TiSi2)，二硅化钴(CoSi2)和镍铂硅化物(NiPtSi)等。
在一示例性实施例中，输出电极43、第一引出电极44、第二引出电极45、第五连接电极95、第六连接电极96、第七连接电极97、第八连接电极98可以包括两个子层(可以分别称为粘合子层和主体子层)，以增强粘合性，比如，粘合子层可以包括Ti/TiN，主体子层可以包括W。粘合子层可以增强主体子层与待电连接的膜层之间的粘合性。
本实施例所示结构及其制备过程仅仅是一种示例性说明。实际实施时，可以根据实际需要变更相应结构以及增加或减少构图工艺。
本公开实施例还提供了一种电子设备，包括前述实施例的存储结构。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
图14为一示例性实施提供的存储结构的制备方法流程图。如图14所示，本公开实施例还提供一种存储结构的制备方法，包括：
步骤1401，提供衬底，所述衬底上交替沉积多个第一牺牲层薄膜和多个半导体薄膜，构图形成依次层叠设置且平行于所述衬底的第一半导体层、第二半导体层、第三半导体层、第四半导体层，以及，形成环绕所述第一半导体层的第一栅极，环绕所述第二半导体层的第二栅极，环绕所述第三半导体层的第三栅极，环绕所述第四半导体层的第四栅极；
步骤1402，形成贯穿所述第一半导体层、第二半导体层、第三半导体层、第四半导体层的第一过孔和第二过孔，在所述第一过孔和第二过孔内分别沉积金属薄膜以形成位于所述第一过孔的第一公共电极和位于所述第二过孔的第二公共电极；
步骤1403，在所述第四半导体层远离所述衬底一侧交替沉积多个绝缘薄膜和多个第二牺牲层薄膜形成堆叠结构，形成贯穿所述堆叠结构的第七过孔，在所述第七过孔的侧壁沉积半导体薄膜以形成第五半导体层；在平行于所述衬底的平面上，所述第七过孔的正投影与所述第一公共电极的正投影存在交叠；
步骤1404，构图形成环绕所述第五半导体层的第五栅极，在所述第五栅极远离所述衬底一侧形成环绕所述第五半导体层的第六栅极，在所述第六栅极远离所述衬底一侧形成环绕所述第五半导体层的第七栅极，在所述第七栅极远离所述衬底一侧形成环绕所述第五半导体层的第八栅极。
本实施例中，各个膜层的结构、材料、相关参数及其详细制备过程已在前述实施例中详细说明，这里不再赘述。
本公开实施例提供的存储结构的制备方法，可以实现立体堆叠的存储结构，减小存储结构的尺寸，增大存储密度，降低成本；且利用已有设备即可实现，易于实施。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (14)

1.一种存储结构，其特征在于，包括：
依次层叠设置在衬底上且平行于所述衬底的第一半导体层、第二半导体层、第三半导体层、第四半导体层；
环绕所述第一半导体层的第一栅极；环绕所述第二半导体层的第二栅极；环绕所述第三半导体层的第三栅极；环绕所述第四半导体层的第四栅极；
与所述第一半导体层的第一源接触区域、所述第二半导体层的第二源接触区域、所述第三半导体层的第三源接触区域和所述第四半导体层的第四源接触区域接触的第一公共电极；
与所述第一半导体层的第一漏接触区域、所述第二半导体层的第二漏接触区域、所述第三半导体层的第三漏接触区域和所述第四半导体层的第四漏接触区域接触的第二公共电极；
设置在所述第四半导体层远离所述衬底一侧且沿垂直于所述衬底的方向延伸的第五半导体层；所述第五半导体层电连接所述第一公共电极；
环绕所述第五半导体层的第五栅极；
设置在所述第五栅极远离所述衬底一侧且环绕所述第五半导体层的第六栅极；
设置在所述第六栅极远离所述衬底一侧且环绕所述第五半导体层的第七栅极；
设置在所述第七栅极远离所述衬底一侧且环绕所述第五半导体层的第八栅极。
2.根据权利要求1所述的存储结构，其特征在于，在平行于所述衬底的平面上，所述第一半导体层、第二半导体层、第三半导体层和第四半导体层中至少部分半导体层的正投影存在交叠。
3.根据权利要求1所述的存储结构，其特征在于，在平行于所述衬底的平面上，所述第一栅极、第二栅极、第三栅极和第四栅极中至少部分栅极的正投影存在交叠。
4.根据权利要求1所述的存储结构，其特征在于，在平行于所述衬底的平面上，所述第一栅极的正投影、所述第二栅极的正投影、所述第三栅极的正投影、所述第四栅极的正投影沿第一方向延伸，且所述第一栅极的正投影、所述第二栅极的正投影、所述第三栅极的正投影、所述第四栅极的正投影沿所述第一方向的长度依次减小，所述沿第一方向延伸为第一栅极靠近所述第一栅极所环绕的半导体层的一侧指向所述第一栅极远离所述第一栅极所环绕的半导体层的一侧。
5.根据权利要求4所述的存储结构，其特征在于，在平行于所述衬底的平面上，所述第五栅极的正投影、所述第六栅极的正投影、所述第七栅极的正投影、所述第八栅极的正投影沿第二方向延伸，且所述第五栅极的正投影、所述第六栅极的正投影、所述第七栅极的正投影、所述第八栅极的正投影沿所述第二方向的长度依次减小，所述沿第二方向延伸为第五栅极靠近所述第五栅极所环绕的半导体层的一侧指向所述第五栅极远离所述第五栅极所环绕的半导体层的一侧。
6.根据权利要求5所述的存储结构，其特征在于，所述第一方向平行于所述第二方向，且在平行于所述衬底的平面上，所述第一栅极的正投影中远离所述第一半导体层的一端，与所述第五栅极的正投影中远离所述第一半导体层的一端位于所述第一半导体层的同侧。
7.根据权利要求1所述的存储结构，其特征在于，在平行于所述衬底的平面上，所述第一源接触区域的正投影、所述第二源接触区域的正投影、所述第三源接触区域的正投影和所述第四源接触区域的正投影存在交叠；所述第一漏接触区域的正投影、所述第二漏接触区域的正投影、所述第三漏接触区域正投影和所述第四漏接触区域的正投影存在交叠。
8.根据权利要求1所述的存储结构，其特征在于，所述第一公共电极沿垂直于所述衬底的方向延伸，所述第二公共电极沿垂直于所述衬底的方向延伸。
9.根据权利要求1所述的存储结构，其特征在于，所述第一半导体层、第二半导体层、第三半导体层和第四半导体层为P型掺杂，所述第五半导体层为N型掺杂。
10.根据权利要求9所述的存储结构，其特征在于，所述第一半导体层包括第一源接触区域、第一沟道区域、第一漏接触区域；所述第二半导体层包括第二源接触区域、第二沟道区域、第二漏接触区域、第三半导体层包括第三源接触区域、第三沟道区域、第三漏接触区域；所述第四半导体层包括第四源接触区域、第四沟道区域和第四漏接触区域，且所述第一源接触区域和所述第一漏接触区域的掺杂浓度大于所述第一沟道区域的掺杂浓度；所述第二源接触区域和所述第二漏接触区域的掺杂浓度大于所述第二沟道区域的掺杂浓度；所述第三源接触区域和所述第三漏接触区域的掺杂浓度大于所述第三沟道区域的掺杂浓度；所述第四源接触区域和所述第四漏接触区域的掺杂浓度大于所述第四沟道区域的掺杂浓度。
11.根据权利要求1至10任一所述的存储结构，其特征在于，在平行于所述衬底的平面上，所述第五半导体层的正投影与所述第一公共电极的正投影存在交叠。
12.根据权利要求1至10任一所述的存储结构，其特征在于，所述存储结构还包括填充层，所述第五半导体层环绕所述填充层。
13.一种电子设备，其特征在于，包括如权利要求1至12任一所述的存储结构。
14.一种存储结构的制备方法，其特征在于，包括：
提供衬底，在所述衬底上交替沉积多个第一牺牲层薄膜和多个半导体薄膜，构图形成依次层叠设置且平行于所述衬底的第一半导体层、第二半导体层、第三半导体层、第四半导体层，以及，形成环绕所述第一半导体层的第一栅极，环绕所述第二半导体层的第二栅极，环绕所述第三半导体层的第三栅极，环绕所述第四半导体层的第四栅极；
形成贯穿所述第一半导体层、第二半导体层、第三半导体层、第四半导体层的第一过孔和第二过孔，在所述第一过孔和第二过孔内分别沉积金属薄膜以形成位于所述第一过孔的第一公共电极和位于所述第二过孔的第二公共电极；
在所述第四半导体层远离所述衬底一侧交替沉积多个绝缘薄膜和多个第二牺牲层薄膜形成堆叠结构，形成贯穿所述堆叠结构的第七过孔，在所述第七过孔的侧壁沉积半导体薄膜以形成第五半导体层；在平行于所述衬底的平面上，所述第七过孔的正投影与所述第一公共电极的正投影存在交叠；
构图形成环绕所述第五半导体层的第五栅极，在所述第五栅极远离所述衬底一侧形成环绕所述第五半导体层的第六栅极，在所述第六栅极远离所述衬底一侧形成环绕所述第五半导体层的第七栅极，在所述第七栅极远离所述衬底一侧形成环绕所述第五半导体层的第八栅极。
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