JP2010192734A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2010192734A
JP2010192734A JP2009036271A JP2009036271A JP2010192734A JP 2010192734 A JP2010192734 A JP 2010192734A JP 2009036271 A JP2009036271 A JP 2009036271A JP 2009036271 A JP2009036271 A JP 2009036271A JP 2010192734 A JP2010192734 A JP 2010192734A
Authority
JP
Japan
Prior art keywords
film
semiconductor
memory device
insulating film
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2009036271A
Other languages
English (en)
Other versions
JP2010192734A5 (ja
Inventor
Nobutoshi Aoki
伸俊 青木
Masaki Kondo
正樹 近藤
Takashi Izumida
貴士 泉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009036271A priority Critical patent/JP2010192734A/ja
Priority to US12/644,821 priority patent/US20100207187A1/en
Publication of JP2010192734A publication Critical patent/JP2010192734A/ja
Publication of JP2010192734A5 publication Critical patent/JP2010192734A5/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】金属膜からなるＦＧを用いることで、書き込み特性及びリテンション特性を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板上に形成された第１のゲート絶縁層、前記半導体基板上に前記第1のゲート絶縁層を介して形成された浮遊ゲート、前記浮遊ゲート上に形成された第２のゲート絶縁層、及び前記浮遊ゲート上に前記第２のゲート絶縁層を介して形成された制御ゲートを有するメモリセルを備え、前記浮遊ゲートは、前記第１のゲート絶縁膜と接する第１の半導体膜、及び前記半導体膜上に積層された金属膜とからなる。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関する。
従来浮遊ゲート構造を有するメモリセルでは、浮遊ゲート（以下、“ＦＧ”と呼ぶ）と制御ゲート（以下、“ＣＧ”と呼ぶ）との容量結合を強くするために、ＦＧとＣＧの対向面積を大きくする必要があるため、ＳＴＩ（Shallow Trench Isolation）上のＣＧの高さを低くする形状が用いられていた（特許文献１）。しかしながら、メモリの高集積化によるメモリセルサイズの縮小化に伴い、ＳＴＩ間隔が小さくなる。このため、ＣＧ−ＦＧ間の絶縁膜（以下、“ＩＰＤ”：Inter-Poly-Si Dielectricsと呼ぶ）の形成やＣＧの埋め込みが困難となり、ＣＧは平面構造にならざるを得ない。この場合、ＣＧ−ＦＧの対向面積と素子領域（以下、“ＡＡ”と呼ぶ）表面の面積とが同程度になるため、ＦＧとＣＧとの容量結合比（以下、“Ｃｒ”と呼ぶ）が低下し、書込み・消去・読出し動作に問題が発生していた。これを解決するために、トンネル絶縁膜の薄膜化によってトンネル電流を増大する方法が考えられるが、薄膜化によって保持時のトンネル確率も増大するため書込み状態の保持特性（以下、“リテンション特性”と呼ぶこともある）が劣化する。
一方、ＦＧとして一般に、不純物をドーピングしたポリシリコンが用いられている。ポリシリコン電極を用いる際には、書込み・消去・読出し時に空乏化を防止するために、高濃度（1020cm-3）の不純物がドープされている。しかしながら、素子の微細化に伴い層間絶縁膜などＦＧに接する絶縁層にポリシリコンから不純物が吸いだされる効果によりＦＧ中に十分に高濃度で不純物濃度をドープすることが困難であった。そのため、書込み・消去・読出し時にＦＧが空乏化し、リテンション特定の劣化が問題となる。
特開２００４−２２８１９号公報
本発明は、書き込み特性及びリテンション特性を向上させた不揮発性半導体記憶装置を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、半導体基板上に形成された第１のゲート絶縁層、前記半導体基板上に前記第1のゲート絶縁層を介して形成された浮遊ゲート、前記浮遊ゲート上に形成された第２のゲート絶縁層、及び前記浮遊ゲート上に前記第２のゲート絶縁層を介して形成された制御ゲートを有するメモリセルを備え、前記浮遊ゲートは、前記第１のゲート絶縁膜と接する第１の半導体膜、及び前記半導体膜上に積層された金属膜を備えたことを特徴とする。
本発明によれば、書き込み特性及びリテンション特性を向上させた不揮発性半導体記憶装置を提供することができる。
本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの断面図である。 本実施形態に係る不揮発性半導体記憶装置における書き込み時の状態を説明する図である。 本実施形態に係る不揮発性半導体記憶装置における読み出し時の状態を説明する図である。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す図である。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す図である。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す図である。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルの断面図である。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す図である。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す図である。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す図である。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す図である。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す図である。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す図である。 本発明の第３の実施形態に係る不揮発性半導体記憶装置のメモリセルの断面図である。 本発明の第３の実施形態に係る不揮発性半導体記憶装置のメモリセルの断面図である。 本実施形態に係る不揮発性半導体記憶装置における書き込み時の状態を説明する図である。 本実施形態に係る不揮発性半導体記憶装置における読み出し時の状態を説明する図である。 本発明の第４の実施形態に係る不揮発性半導体記憶装置のメモリセルの断面図である。 本発明の第５の実施形態に係る不揮発性半導体記憶装置のメモリセルの断面図である。
以下、図面を参照して、この発明の実施の形態を説明する。
［第１の実施形態］
［メモリセルの構造］
図1は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセル１００の断面図である。
このメモリセル１００は、半導体基板であるシリコン（Si）基板１０１と、この上に形成された第１のゲート絶縁層であるトンネル絶縁膜１０２、このトンネル絶縁膜１０２を介してシリコン基板１０１のＡＡ上に形成されたＦＧ、第２のゲート絶縁膜であるＩＰＤ膜１０６、及びＣＧ１０７からなる積層体とから構成されている。ここで、ＦＧは、ポリシリコンからなる第１の半導体膜１０４と、ＩＰＤ膜１０６に接する所定厚の金属膜１０５とからなる。また、ＣＧ１０７が延びる方向に隣接するメモリセル１００のＦＧから下の部分間は、ＣＧ１０７と直交する所定深さのＳＴＩ１０３によって相互に分離されている。
このように、ＦＧのＣＧ１０７に対向する部分に金属膜１０５を設けることで、ＦＧ−ＣＧ間容量に対する空乏化の影響を排除させることができる。
次に、図２及び図３を用いてメモリセル１００のＦＧの半導体膜１０４に対し、ドープされる不純物の濃度について説明する。
図２及び図３は、本実施形態に係る不揮発性半導体記憶装置における書き込み時及び読み出し時の状態を説明する図である。
メモリセル１００では、書き込み時、トンネル絶縁膜１０２を通るキャリアのトンネリングによってＦＧに電荷を蓄積させるため、読み出し時に比べて高い電圧がＣＧ１０７に印加される。そこで、ＦＧの半導体膜１０４にドープされる不純物の濃度を、書き込み時に印加される電圧ＶｐｇｍによってＦＧの半導体膜１０４のうちの図２に示すトンネル絶縁膜１０２近傍に反転層（ホール）１１１が形成される濃度Ｎｐｏｌｙｍａｘ（Ｖｐｇｍ）以下とし、且つ、読み出し時に印加される電圧ＶｒｅａｄによってＦＧの半導体膜１０４のうちの図３に示すトンネル絶縁膜１０２近傍に反転層が形成されない濃度Ｎｐｏｌｙｍｉｎ（Ｖｒｅａｄ）より高くする。つまり、ＦＧの半導体膜１０４の不純物濃度Ｎｐｏｌｙは、Ｎｐｏｌｙｍｉｎ（Ｖｒｅａｄ）＜Ｎｐｏｌｙ＜Ｎｐｏｌｙｍａｘ（Ｖｐｇｍ）となるよう設定される。
これにより、読み出し時における実効的なトンネル膜厚ＥＯＴは、トンネル絶縁膜１０２の物理的な膜厚に、ＦＧの半導体膜１０４に形成される空乏層１１３の幅を加えたものとなる。一方、書き込み時においては、ＦＧの半導体膜１０４とこの半導体膜１０４に対向するシリコン基板１０１のＡＡに反転層（電子）１１２が形成されるため、実効的なトンネル膜厚ＥＯＴは、量子効果により若干の相違は発生するものの、トンネル絶縁膜１０２の物理的な膜厚とほぼ等しくなる。
ここで、トンネル絶縁膜１０２自体のシリコン酸化膜（SiO2）換算膜厚をＴｏｘ、読み出し時の空乏層幅をｔｄｅｐ、半導体膜１０４の誘電率をεSi、及びシリコン酸化膜の誘電率をεＯＸとすると、書き込み時、読出し時のＦＧ−ＡＡ間の実効的なトンネル膜厚ＥＯＴは、それぞれＥＯＴ＝Ｔｏｘ、ＥＯＴ＝Ｔｒｅａｄ＝Ｔｏｘ＋ｔｄｅｐ×εｏｘ／εSiとなる。これらからも分かるように、本実施形態では、書き込み時及び読み出し時の実効的なトンネル膜厚ＥＯＴが異なる。このように、半導体膜１０４にドープされる不純物の濃度を決定することで、トンネル絶縁膜１０２を薄膜化することができる。
一方、書き込み時に電荷のトンネル効率を上げるためには、トンネル絶縁膜に掛かる電界強度を強くしたり、トンネル絶縁膜を薄膜化したりすることが有効である。しかし、ＦＧ及びＣＧの対向する領域が平坦な場合には容量結合比Ｃｒを大きくすることができないため、トンネル絶縁膜に掛かる電界強度を強くすると、ＦＧ−ＣＧ間の電界強度も上昇し、ＩＰＤ膜を介してリークされる電荷が増大してしまう。したがって、実効的なトンネル膜厚を薄くすることによりトンネル効率を向上させることが望ましい。
但し、従来のように、ポリシリコンに不純物が高濃度にドープされている場合、空乏層幅が小さいため、読み出し時の実効的なトンネル膜厚はトンネル絶縁膜自体のシリコン酸化膜換算膜厚と同程度になってしまう。この場合、トンネル絶縁膜を薄膜化させると読み出し時に誤書き込みが生じることになる。
その点、本実施形態では、書き込み時の実効的なトンネル膜厚ＴＯＥはトンネル絶縁膜自体のシリコン酸化膜換算膜厚Ｔｏｘであるのに対し、読み出し時の実効的なトンネル膜厚ＴＯＥは空乏層１１３の分だけ厚膜化されるため、上記問題を回避することができる。
さらに、プログラム状態で放置させた場合、ＡＡに電子の反転層１１２が形成され、トンネル絶縁膜１０２に掛かる電界強度が低下するため、リテンション特性を改善させることができる。
以上から、本実施形態によれば、書き込み特性及びリテンション特性に優れた不揮発性半導体記憶装置を提供することができる。
なお、ＦＧの半導体膜１０４にドープされる不純物の濃度Ｎｐｏｌｙは、ＩＰＤ膜１０６の厚さ、材質の誘電率ε、書き込み時及び読み出し時の印加電圧Ｖｐｇｍ及びＶｒｅａｄ、トンネル絶縁膜１０２自体のシリコン酸化膜換算膜厚Ｔｏｘ、読み出し時の空乏層１１３の幅ｔｄｅｐなどにより、任意に設定することができるが、５×１０１８ｃｍ−３〜５×１０１９ｃｍ−３になることが望ましい。
［メモリセルの製造方法］
次に、図４Ａ〜図４Ｄを用いて本実施形態に係る半導体記憶装置のメモリセル１００の製造方法について説明する。
まず、図４Ａにおいて、シリコン基板１５１上にトンネル絶縁膜１０２となるSiO2からなる絶縁層１５２、ＦＧの半導体膜１０４となるポリシリコンからなる半導体層１５４、ＦＧの金属膜１０５となるWSiからなる金属層１５５を順次堆積させる。なお、金属層１５５として、WSiの他、Cu、Ti、Pt、あるいはTiNなど任意の導体を用いることができる。
続いて、図４Ｂにおいて、隣接メモリセル１００間にＲＩＥを用いて深さがシリコン基板１５１の内側に達する平行する複数の溝１５８を形成する。
続いて、図４Ｃにおいて、溝１５８に、絶縁膜１０３となる、例えば、SiO2からなる埋め込み絶縁体１５３を埋め込みＳＴＩを形成する。その後、この埋め込み絶縁体１５３上面をＣＭＰを用いて平坦化させる。なお、図４Ｃの場合、ＣＭＰのストッパとして金属層１５５を用いているが、必要に応じ、例えば、金属層１５５上にSiNからなる保護膜を形成しても良い。但し、この場合、その後に保護膜を除去する必要がある。
最後に、図４Ｄにおいて、埋め込み絶縁体１５３及び金属層１５５上にＩＰＤ膜１０６となるＩＰＤ層１５６、ＣＧとなるポリシリコンからなる半導体層１５７を順次堆積させる。ここで、ＩＰＤ層１５６は、例えば、SiN及びSiO2の積層膜を用いることができる他、HfO2、Al2O3等の高誘電体膜、これら高誘電体膜の積層膜、あるいは高誘電体膜とSiO2、SiN等との積層膜を用いることもできる。
なお、上記説明では、なお半導体層１５４に対する不純物のドーピング工程を省略したが、半導体層１５４を堆積後にイオン注入によってドープしても良いし、堆積過程と同時にドープしても良い。
また、上記方法では、トンネル絶縁膜１０２及びＦＧを形成した後、ＳＴＩを形成したが、この他、ＳＴＩ形成後、トンネル絶縁膜１０２及びＦＧを形成してもメモリセル１００を製造することができる。
［第２の実施形態］
［メモリセルの構造］
図５は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセル２００の断面図である。
このメモリセル２００は、ＦＧの金属膜２０５が、ＦＧの第１の半導体膜２０４より広くなっている点を除いて、第１の実施形態に係るメモリセル１００と同様の構造を有している。
本実施形態によれば、ＦＧの金属膜２０５を半導体膜２０４に比べて広くすることで、ＦＧとＣＧとの対向面積が、ＦＧとＡＡとの対向面積より広くなる。その結果、ＦＧ−ＣＧ間容量がＦＧ−ＡＡ間容量より大きくなるため、第１の実施形態より容量結合比Ｃｒを大きくすることができる。
なお、金属層２０５の材料としては、加工容易性、熱的安定性、酸化に対する耐性、コスト等の生産性、及び絶縁膜２０３やＩＰＤ膜２０６等の整合性などを考慮した上で、TiN、TaN、あるいはWSi等のシリサイドなど、任意の金属を用いることができる。
［メモリセルの製造方法］
次に、図６を用いて本実施形態に係る半導体記憶装置のメモリセル２００の製造方法について説明する。
まず、図６Ａにおいて、シリコン基板２５１上にトンネル絶縁膜２０２となるSiO2からなる絶縁層２５２、ＦＧの半導体膜２０４となるポリシリコンからなる半導体層２５４、SiN等からなるダミー層２５８を順次堆積させる。
続いて、図６Ｂにおいて、隣接メモリセル２００間にＲＩＥを用いて深さがシリコン基板２５１の内部に達する平行な複数の溝２５９を形成する。
続いて、図６Ｃにおいて、溝２５９に、絶縁膜２０３となる、例えば、SiO2からなる埋め込み絶縁体１５３を埋め込んでＳＴＩを形成する。その後、埋め込み絶縁体２５３上面をＣＭＰを用いて平坦化させる。
続いて、図６Ｄにおいて、ダミー層２５８を剥離させる。その際、金属層２５４上面に対し突出した埋め込み絶縁体２５３の一部分２５３ａも除去しておく。
続いて、図６Ｅにおいて、図６Ｄによって、埋め込み絶縁体２５３及び半導体層２５４の上面に、高さが埋め込み絶縁体２５３の最上面に達する金属膜２０５となる金属層２５５を堆積させる。その後、埋め込み絶縁体２５３及び金属層２５５の上面をＣＭＰを用いて平坦化させる。なお、金属層２５５として、WSiの他、任意の材料を用いることができる。
最後に、図６Ｆにおいて、平坦化された埋め込み絶縁体２５３及び金属層２５５上にＩＰＤ膜２０６となるＩＰＤ層２５６、ＣＧとなるポリシリコンからなる半導体層２５７を順次堆積させる。ここでも、第１の実施形態と同様、ＩＰＤ層２５６は、例えばSiN及びSiO2の積層膜を用いることができる他、HfO2、Al2O3等の高誘電体膜、これら高誘電体膜の積層膜、あるいは高誘電体膜とSiO2、SiN等との積層膜などを用いることもできる。
なお、上記説明では、トンネル絶縁膜２０２及びＦＧの半導体膜２５４を形成した後、ＳＴＩを形成したが、この他、ＳＴＩ形成後、トンネル絶縁膜２０２及びＦＧを形成してもメモリセル２００を製造することができる。
［第３の実施形態］
図７Ａは、本発明の第３の実施形態に係る不揮発性半導体記憶装置のメモリセル３００の断面図である。
このメモリセル３００は、ＦＧが、トンネル絶縁膜３０２からＩＰＤ膜３０６にかけて、第１の半導体膜３０４ａ、金属膜３０５、及び第２の半導体膜３０４ｂを積層された構造となっている。その他に関しては、第１の実施形態に係るメモリセル１００と同様の構造を有している。
このようなＦＧの構造によれば、前記第１及び第２の半導体膜３０４ａ及び３０４ｂの膜厚やドーパント濃度は任意に設定することができるが、例えば、図７Ｂに示すように、第1及び第2の半導体膜３０４ａをｐ型不純物としてホウ素（B）がドープされたポリシリコンとし、金属膜３０５としてポリシリコンの電導帯付近の仕事関数を有する金属を用いると、ＦＧの金属膜３０５中のポテンシャルが低下し電子の安定性が増すために、良好な保持特性が実現できる。ポリシリコン中のホウ素濃度は任意に設定できるが、１０２０ｃｍ−３程度の高濃度であることが望ましい。また、前記の金属は任意に選ぶことができるが、上記のＦＧ中の電子を安定化には仕事関数が電導帯付近である、例えば、WやPtなどの金属が望ましいが、ポリSi中のｐ型不純物濃度が十分に高濃度である場合には、バンドギャップの中心付近の仕事関数である、例えば、NiSi、TiNなどの金属であっても構わない。
以上では、第１及び第２の半導体膜３０４ａ及び３０４ｂと金属膜３０５との仕事関数を選ぶことで、金属膜３０５中の電子のポテンシャルが低くなるような構造のＦＧを用いたが、例えば、第１半導体膜３０４ａに対しｐ型不純物、第２の半導体膜３０４ｂに対しｎ型不純物をそれぞれドープし、金属膜３０５の仕事関数を電導帯付近にすることで、ＦＧに書き込まれた電子がトンネル絶縁膜３０２を通してシリコン基板３０１中に抜け出ることを抑制できる。逆に、第１の半導体膜３０４ａをｎ型にドープすることで書き込み時にトンネル絶縁膜３０２に掛かる電界強度を強くすることができ、書込み速度を向上させるができる。これらは、第１の半導体膜３０４ａの不純物濃度分布を調整し、目的に応じたデバイス設計を可能にできることを示している。同様に、第２の半導体膜３０４ｂにドープされる不純物種や濃度を調整することで、ＦＧから絶縁膜３０６を通してＣＧ３０７に抜ける電子を抑制することもできる。
また、上記説明において、第１及び第２の半導体膜３０４ａ及び３０４ｂにポリシリコンを用いて説明したが、SiGeやSiCのほか、GaAsやInP等の化合物半導体を用いても良い。
なお、第１の半導体膜３０４ａと第２の半導体膜３０４ｂとを同じ材料（ポリシリコン）を用いて説明したが、仕事関数やバンド構造などの特性に応じて、適切な材料を個別的に用いることが望ましい。
図８及び図９は、本実施形態に係る本実施形態に係る不揮発性半導体記憶装置における書き込み時及び読み出し時の状態を示す図である。
メモリセル３００では、第１及び第２の半導体膜３０４ａ及び３０４ｂにｎ型不純物がドープされたポリシリコンを用いている。ここで、不純物濃度は、書き込み時において、第１の半導体膜３０４ａのトンネル絶縁膜３０２側に反転層３１１が形成され（図８）、読み出し時において、反転層３１１が形成されないよう（図９）設定する。この場合、書き込み時と読み出し時の実効的なトンネル膜厚ＥＯＴを変えることができ、これによって、書き込み特性とリテンション特性に優れたメモリセルを実現することができる。
［第４の実施形態］
図１０は、本発明の第４の実施形態に係る不揮発性半導体記憶装置のメモリセル４００の断面図である。
このメモリセル４００は、ＦＧが、トンネル絶縁膜４０２からＩＰＤ膜４０６にかけて、第１の半導体膜４０４ａ、金属膜４０５、及び第２の半導体膜４０４ｂを積層してなる。また、ＩＰＤ膜４０６に近い金属膜４０５及び半導体膜４０４ｂが、トンネル絶縁膜４０２に近い半導体膜４０４ａより幅が広くなっている。その他に関しては、第１の実施形態に係るメモリセル１００と同様の構造を有している。
このようなＦＧの構造によれば、第３の実施形態と同様の効果を得ることができる。また、ＦＧの半導体膜４０４ｂ及び金属膜４０５を半導体膜４０４ａに比べて広くすることで、ＦＧとＣＧとの対向面積が、ＦＧとＡＡとの対向面積より広くなる。その結果、ＦＧ−ＣＧ間容量がＦＧ−ＡＡ間容量より大きくなるため、第３の実施形態より容量結合比Ｃｒを大きくすることができる。
［第５の実施形態］
図１１は、本発明の第５の実施形態に係る不揮発性半導体記憶装置のメモリセル５００の断面図である。
このメモリセル５００は、ＦＧが、トンネル絶縁膜５０２からＩＰＤ膜５０６にかけて、半導体膜５０４及び金属膜５０５を多層に積層させた構造となっており、具体的には、第１の半導体膜５０４ａ、金属膜５０５ａ、半導体膜５０４ｂ、金属膜５０５ｂ、半導体膜５０４ｃ、金属膜５０４ｃ、及び第２の半導体膜５０４ｄを積層させた構造となっている。その他に関しては、第１の実施形態に係るメモリセル１００と同様の構造を有している。
この場合、例えば、トンネル絶縁膜５０２及びＩＰＤ膜５０６に近い金属膜５０５の材料を、仕事関数が価電子帯に近いものとし、よりＦＧの中央に向かうに従い、金属膜５０５の材料を、仕事関数が導電帯に近いものとすることで、保持時にＦＧ中央の電子濃度が最も高くなるよう調整できる。
このように、本実施形態によれば、それぞれの金属層５０５の仕事関数を設定することで、目的に応じたポテンシャル構造を有するＦＧを形成することができる。
１００、２００、３００、４００、５００・・・メモリセル、１０１、２０１、３０１、４０１、５０１・・・シリコン基板、１０２、２０２、３０２、４０２、５０２・・・トンネル絶縁膜、１０３、２０３、３０３、４０３、５０３・・・絶縁膜、１０４、２０４、３０４、４０４、５０４・・・ＦＧの半導体膜、１０５、２０５、３０５、４０５、５０５・・・ＦＧの金属膜。

Claims (5)

  1. 半導体基板上に形成された第１のゲート絶縁膜、前記半導体基板上に前記第1のゲート絶縁膜を介して形成された浮遊ゲート、前記浮遊ゲート上に形成された第２のゲート絶縁膜、及び前記浮遊ゲート上に前記第２のゲート絶縁膜を介して形成された制御ゲートを有するメモリセルを備え、
    前記浮遊ゲートは、前記第１のゲート絶縁膜と接する第１の半導体膜、及び前記半導体膜上に積層された金属膜を備えた
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記浮遊ゲートの金属膜は、前記浮遊ゲートの第１の半導体膜よりも積層方向に垂直な断面の面積が広いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記浮遊ゲートは、前記金属膜上に積層された第２の半導体膜を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 前記浮遊ゲートは、前記金属膜及び第２の半導体膜間に他の金属膜及び半導体膜からなる１又は２以上の積層体を備えることを特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 前記浮遊ゲートの第１の半導体膜にドープされる不純物は、書き込み時に、前記第１のゲート絶縁膜近傍に反転層が形成される濃度よりも低く、読み出し時に、前記第１のゲート絶縁膜近傍に反転層が形成されない濃度よりも高いことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
JP2009036271A 2009-02-19 2009-02-19 不揮発性半導体記憶装置 Abandoned JP2010192734A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009036271A JP2010192734A (ja) 2009-02-19 2009-02-19 不揮発性半導体記憶装置
US12/644,821 US20100207187A1 (en) 2009-02-19 2009-12-22 Nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009036271A JP2010192734A (ja) 2009-02-19 2009-02-19 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2010192734A true JP2010192734A (ja) 2010-09-02
JP2010192734A5 JP2010192734A5 (ja) 2011-06-30

Family

ID=42559131

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009036271A Abandoned JP2010192734A (ja) 2009-02-19 2009-02-19 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US20100207187A1 (ja)
JP (1) JP2010192734A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016531434A (ja) * 2013-08-02 2016-10-06 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． ケイ素金属浮遊ゲートを有するスプリットゲート不揮発性フラッシュメモリセル及びその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020038930A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体メモリ装置及び半導体メモリ装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6153470A (en) * 1999-08-12 2000-11-28 Advanced Micro Devices, Inc. Floating gate engineering to improve tunnel oxide reliability for flash memory devices
JP4443008B2 (ja) * 2000-06-30 2010-03-31 富士通株式会社 半導体装置及びその製造方法
EP2068351A1 (en) * 2007-12-03 2009-06-10 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Floating gate non-volatile memory device and method for manufacturing same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016531434A (ja) * 2013-08-02 2016-10-06 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． ケイ素金属浮遊ゲートを有するスプリットゲート不揮発性フラッシュメモリセル及びその製造方法

Also Published As

Publication number Publication date
US20100207187A1 (en) 2010-08-19

Similar Documents

Publication Publication Date Title
US10553729B2 (en) Nonvolatile semiconductor storage device and method for manufacturing the same
US9245900B2 (en) Semiconductor device and manufacturing method of semiconductor device
US9041145B2 (en) Semiconductor device
JP2009295617A (ja) 不揮発性半導体記憶装置
KR20050011728A (ko) 불휘발성 반도체 메모리 및 그 제조 방법
US8058162B2 (en) Nonvolatile semiconductor memory and method of manufacturing the same
WO2009104688A1 (ja) 不揮発性記憶装置およびその製造方法
US8692309B2 (en) Semiconductor device
US20150249090A1 (en) Semiconductor memory device and method for manufacturing same
US20110024824A1 (en) Nonvolatile semiconductor memory device and method for manufacturing same
JP2010192734A (ja) 不揮発性半導体記憶装置
JP2012156237A (ja) 半導体記憶装置の製造方法、及び半導体記憶装置
US11342430B2 (en) Semiconductor device
JP5319092B2 (ja) 半導体装置およびその製造方法
TW202224158A (zh) 半導體裝置
US9209198B2 (en) Memory cell and manufacturing method thereof
US20220271136A1 (en) Non-volatile memory device and method for fabricating the same
JP5363004B2 (ja) 半導体装置の製造方法
US20160276356A1 (en) Semiconductor memory device
US20150255554A1 (en) Semiconductor device and method of manufacturing the same
JP2010034234A (ja) 半導体装置
TW201539669A (zh) 記憶胞單元及其製造方法
KR20090002635A (ko) 비휘발성 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110512

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110512

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20120605