KR20120043979A - 비휘발성 기억 소자 및 비휘발성 기억 소자의 제조 방법 - Google Patents
비휘발성 기억 소자 및 비휘발성 기억 소자의 제조 방법 Download PDFInfo
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Abstract
비휘발성 기억 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 비휘발성 기억 소자의 제조 방법은 기판 상에 터널 유전막, 전하 저장막 및 하드 마스크막을 차례로 형성하는 것, 상기 하드 마스크막, 전하 저장막, 터널 유전막 및 기판을 연속적으로 패터닝하여, 제1 방향으로 연장된 활성부들을 정의하는 트렌치들 및 상기 각 활성부 상에 차례로 적층된 터널 유전 패턴, 예비 전하 저장 패턴 및 하드마스크 패턴을 형성하는 것 및 상기 트렌치의 상부를 덮는 캐핑 패턴을 형성하는 것을 포함하되, 상기 트렌치 내에 제1 공극이 형성되고, 상기 캐핑 패턴은 스퍼터링 식각 공정으로 상기 하드마스크 패턴을 식각하여 발생된 식각 입자들을 포함할 수 있다.
Description
본 발명은 비휘발성 기억 소자 및 그의 제조 방법에 관한 것으로 더욱 상세하게는 공극을 포함하는 비휘발성 기억 소자 및 그의 제조 방법에 관한 것이다.
다양한 전자 기기에는 물론 자동차, 선박을 비롯한 거의 모든 산업 분야에서 반도체를 사용하게 됨에 따라, 현대 산업 구조에서 반도체 산업이 갖는 위상은 날로 높아지고 있다. 반도체 장치가 이와 같이 다양한 산업분야에서 활용되고, 전자기기, 자동차 및 선박 등의 품질을 결정하는 중요한 요소가 됨에 따라, 우수한 특성을 갖는 반도체 장치에 대한 수요가 증가하게 되었다. 이러한 요구에 맞추어 반도체 장치의 고집적화, 저소비 전력화 및/또는 고속화 등을 구현하기 위한 반도체 기술들이 개발되고 있다.
특히, 비휘발성 기억 소자에서 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 비휘발성 기억 소자에서 고집적화를 위한 방법으로써 패턴의 미세화가 지속적으로 진행되어 왔다. 그러나, 이러한 패턴의 미세화로 인하여 비휘발성 기억 소자의 신뢰성 및 전기적 특성이 저하되는 문제점들이 있어왔다. 따라서, 최근에 비휘발성 기억 소자의 집적도를 증가시키면서 신뢰성 및 전기적 특성을 향상시킬 수 있는 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성 및 전기적 특성이 개선된 비휘발성 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 비휘발성 기억 소자 및 그 제조 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 비휘발성 기억 소자의 제조 방법들을 제공한다. 본 발명의 일 실시 예에 따른 비휘발성 기억 소자의 제조 방법은 기판 상에 터널 유전막, 전하 저장막 및 하드 마스크막을 차례로 형성하는 것, 상기 하드 마스크막, 전하 저장막, 터널 유전막 및 기판을 연속적으로 패터닝하여, 제1 방향으로 연장된 활성부들을 정의하는 트렌치들 및 상기 각 활성부 상에 차례로 적층된 터널 유전 패턴, 예비 전하 저장 패턴 및 하드마스크 패턴을 형성하는 것 및 상기 트렌치의 상부를 덮는 캐핑 패턴을 형성하는 것을 포함하되, 상기 트렌치 내에 제1 공극이 형성될 수 있고, 상기 캐핑 패턴은 스퍼터링 식각 공정으로 상기 하드마스크 패턴을 식각하여 발생된 식각 입자들을 포함할 수 있다.
일 실시 예에 따르면, 상기 예비 전하 저장 패턴은 상기 기판 상에 복수로 제공될 수 있다. 상기 캐핑 패턴을 형성하는 것은, 스퍼터링 식각 공정으로 상기 하드마스크 패턴을 식각하여 발생된 식각 입자들을 상기 예비 전하 저장 패턴들의 측벽들 상에 재증착(Re-deposition)하여 돌출 패턴들을 형성하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 캐핑 패턴을 형성하는 것은, 상기 트렌치의 상부에 배치된 한 쌍의 상기 돌출 패턴들 사이를 채우는 절연 패턴을 형성하는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 절연 패턴을 형성하는 것은, 상기 돌출 패턴들의 표면을 콘포말하게 덮는 라이너 절연막을 형성하는 것, 상기 라이너 절연막 상에 벌크 절연막을 형성하는 것 및 상기 벌크 절연막 및 상기 라이너 절연막을 상기 예비 전하 저장 패턴의 상면이 노출될 때까지 평탄화시키는 것을 포함할 수 있다.
본 발명의 일 실시 예에 따른 비휘발성 기억 소자의 제조 방법은 상기 캐핑 패턴을 갖는 기판 상에 블로킹 유전막 및 제어 게이트막을 순차적으로 적층하는 것 및 상기 제어 게이트막, 상기 블로킹 유전막 및 상기 예비 전하 저장 패턴을 연속적으로 패터닝하여, 차례로 적층된 전하 저장 패턴, 블로킹 유전 패턴 및 제어 게이트 전극을 형성하는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 제어 게이트 전극은 상기 기판 상에 복수로 형성되고, 상기 제어 게이트 전극들 상에 층간 절연막을 형성하는 것을 더 포함하되, 상기 제어 게이트 전극들 사이에 제2 공극이 형성될 수 있다.
일 실시 예에 따르면, 상기 제1 공극 및 상기 제2 공극은 상기 캐핑 패턴에 의하여 서로 분리될 수 있다.
일 실시 예에 따르면, 상기 제2 공극의 적어도 일부의 하단은 상기 전하 저장 패턴의 상부면보다 낮은 레벨에 위치할 수 있다.
일 실시 예에 따르면, 상기 층간 절연막을 형성하기 전에, 상기 제어 게이트 전극들 사이의 상기 캐핑 패턴을 식각하여, 상기 제1 공극의 일부를 개방시키는 것을 더 포함할 수 있다. 상기 제1 및 제2 공극들은 서로 연통될 수 있다.
일 실시 예에 따르면, 상기 전하 저장 패턴을 형성하는 식각 공정에 의해서, 상기 제어 게이트 전극들 사이의 상기 캐핑 패턴과 상기 예비 전하 저장 패턴이 (실질적으로) 동시에 식각될 수 있다.
상술된 기술적 과제들을 해결하기 위한 비휘발성 기억 소자를 제공한다. 본 발명의 일 실시 예에 따른 비휘발성 기억 소자는 상기 기판 내에 형성된 트렌치에 의하여 정의되고, 제1방향으로 나란히 연장된 활성부들, 상기 각 활성부 상에, 상기 제1 방향에 평행한 제1 측벽들 및 상기 제1 방향과 교차하는 제2 방향에 평행한 제2 측벽들을 포함하는 전하 저장 패턴들, 상기 각 활성부 및 각 상기 전하 저장 패턴 사이에 개재되는 터널 유전 패턴, 상기 전하 저장 패턴들의 마주보는 제1 측벽들 사이에 배치되고, 상기 트렌치의 상부을 덮는 캐핑 패턴, 상기 캐핑 패턴은 스퍼터링 식각 공정에 의해 재증착된 돌출 패턴들을 포함하고, 상기 트렌치 내에 제1 공극이 형성되는 것, 상기 전하 저장 패턴들 상에 배치되는 제어 게이트 전극 및 상기 전하 저장 패턴들 및 제어 게이트 전극 사이에 개재되는 블로킹 유전 패턴들을 포함할 수 있다.
일 실시 예에 따르면, 상기 제어 게이트 전극은 상기 기판 상에 복수로 제공되고, 상기 제어 게이트 전극들은 상기 제2 방향으로 나란히 연장되고, 상기 전하 저장 패턴은 상기 활성부들 상에 복수로 제공되어, 행들 및 열을 따라 2차원적으로 배열되고, 상기 각 제어 게이트 전극은 상기 제2 방향과 평행한 상기 각 열 내에 포함된 전하 저장 패턴들 상부에 배치될 수 있다.
본 발명에 따른 비휘발성 기억 소자는 상기 제어 게이트 전극들 상에 층간 절연막을 더 포함할 수 있고, 상기 제어 게이트 전극들 사이에 제2 공극이 배치될 수 있다.
일 실시 예에 따르면 상기 제2 공극의 적어도 일부의 하단은 상기 각 전하 저장 패턴의 상부면보다 낮은 레벨에 위치할 수 있다.
일 실시 예에 따르면, 제1 공극과 제2 공극은 서로 연통할 수 있다.
일 실시 예에 따르면, 제1 공극과 제2 공극은 상기 캐핑 패턴에 의해 서로 분리될 수 있다.
상술된 비휘발성 기억 소자에 따르면, 상기 기판 내에 활성부들을 정의하는 트렌치 내에 공극이 형성된다. 이에 따라, 서로 인접한 활성부들 사이에 기생 정전용량을 최소화하여 비휘발성 기억 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있다.
또한, 상기 공극은 상기 트렌치를 형성하는데 사용되는 하드 마스크 패턴을 이용하는 스퍼터링 식각 공정에 의해 형성되므로 상기 공극은 상기 기판 내에 용이하게 형성될 수 있고, 재현성 있게 형성될 수 있다.
도1 내지 도10은 본 발명의 일 실시 예에 따른 비휘발성 기억 소자의 제조 방법을 설명하기 위한 사시도들이다.
도11a 및 도11b는 도10에서 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도12a는 본 발명의 일 실시 예에 따른 비휘발성 기억 소자를 설명하기 위한 사시도이다.
도12b는 도12a에서 Ⅱ-Ⅱ'에 따라 취해진 사시도이다.
도13a 본 발명의 다른 실시 예에 따른 비휘발성 기억 소자를 설명하기 위한 사시도이다.
도13b 및 도13c는 도13a에서 Ⅲ-Ⅲ'에 따라 취해진 사시도들이다.
도14는 본 발명의 실시 예들에 따른 비휘발성 기억 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도15은 본 발명의 실시 예들에 따른 비휘발성 기억 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도11a 및 도11b는 도10에서 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도12a는 본 발명의 일 실시 예에 따른 비휘발성 기억 소자를 설명하기 위한 사시도이다.
도12b는 도12a에서 Ⅱ-Ⅱ'에 따라 취해진 사시도이다.
도13a 본 발명의 다른 실시 예에 따른 비휘발성 기억 소자를 설명하기 위한 사시도이다.
도13b 및 도13c는 도13a에서 Ⅲ-Ⅲ'에 따라 취해진 사시도들이다.
도14는 본 발명의 실시 예들에 따른 비휘발성 기억 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도15은 본 발명의 실시 예들에 따른 비휘발성 기억 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(비휘발성 기억 소자의 제조 방법)
이하, 도면들을 참조하여 본 발명의 실시 예들에 따른 비휘발성 기억 소자의 제조 방법에 대해 상세히 설명한다. 도1 내지 도8은 본 발명의 일 실시 예에 따른 비휘발성 기억 소자의 제조 방법을 설명하기 위한 사시도들이다.
도1을 참조하면, 기판(100)상에 터널 유전막(110), 전하 저장막(120) 및 제1 하드 마스크막(130)을 차례로 형성할 수 있다. 상기 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(100)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다.
상기 터널 유전막(110)은 단일층(single-layered) 또는 다층(multi-layered)일 수 있다. 상기 터널 유전막(110)은 상기 터널 유전막(110)은 화학 기상 증착 공정(Chemical Vapor Deposition Process), 물리 기상 증착 공정(Physical Vapor Deposition Process) 원자층 증착 공정(Atomic Layer Deposition Process) 또는 열 산화 공정 중에서 선택된 적어도 하나에 의해 형성될 수 있다. 상기 열 산화 공정은 산소, 이산화질소, 산화질소 또는 과산화수소 중에서 적어도 하나를 포함하는 공정 가스를 사용할 수 있다. 중에서 적어도 하나에 의해 형성될 수 있다. 상기 터널 유전막(110)은 산화물막(ex,열 산화막 및/또는 CVD-산화막), 질화막, 금속 산화막 및/또는 산화 질화막 중에서 적어도 하나를 포함할 수 있다.
상기 전하 저장막(120)은 도프트(doped) 폴리 실리콘 또는 언도프트(undoped) 폴리 실리콘을 포함할 수 있다. 이와 달리, 전하 저장막(120)은 전하를 저장할 수 있는 전하 트랩 사이트(site)들을 포함할 수 있다. 예를 들면, 상기 전하 저장막(120)은 실리콘 질화물, 금속 질화물, 금속 산화물, 금속 실리콘 산화물, 금속 실리콘 산화물 또는 나노 도트들(nanodots) 중에서 적어도 어느 하나를 포함할 수 있다. 상기 전하 저장막(120)은 화학 기상 증착 공정(CVD), 물리 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 중에서 적어도 하나에 의해 형성될 수 있다.
상기 전하 저장막(120)상에 상기 제1 하드마스크 막(130)이 형성될 수 있다. 상기 제1 하드 마스크 막(130)은 화학 기상 증착 공정(CVD) 또는 원자층 화학 증착 공정(ALD) 중에서 적어도 하나에 의해 형성될 수 있다. , 상기 제1 하드 마스크 막(130)은 산화물, 질화물 또는 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
도2를 참조하면, 상기 제1 하드 마스크막(130)을 패터닝하여 제1 하드 마스크 패턴(135a)를 형성할 수 있다. 상기 하드 마스크 패턴(135a)은 평면적 관점에서 제1 방향으로 연장되는 라인 형태로 형성될 수 있다. 상기 하드 마스크 패턴(135a)은 상기 제1 하드마스크 막(130)상에 노광 공정에 의한 식각 마스크를 형성하고, 상기 식각 마스크를 이용하는 식각 공정을 수행하는 것에 의해서 형성될 수 있다.
도3을 참조하면, 상기 제1 하드 마스크 패턴(135a)을 식각 마스크로 사용하여 상기 전하 저장막(120), 상기 터널 유전막(110) 및 상기 기판(100)을 연속적으로 식각할 수 있다. 이에 따라, 상기 활성부들(101)을 정의하는 트렌치(103) 및 상기 각 활성부상에 차례로 적층된 예비 전하 저장 패턴(125a) 및 터널 유전 패턴(115a)이 형성될 수 있다.
상기 식각 공정은 건식 식각 공정을 포함할 수 있다. 일 실시 예에 따르면, 상기 예비 전하 저장 패턴(125a), 상기 터널 유전 패턴(115a) 및 상기 트렌치(103)는 단일 식각 공정에 의해 형성될 수 있다. 이와 달리, 상기 예비 전하 저장 패턴(125a), 상기 터널 유전 패턴(115a) 및 상기 트렌치(103)는 복수의 식각 공정들에 의해서 각각 형성될 수 있다.
상기 트렌치(103)에 의해서 상기 기판(100)내에 활성부들(101)이 정의될 수 있다. 상기 활성부들(101)는 평면적 관점에서 상기 제1 방향으로 연장되는 라인 형태일 수 있다. 상기 예비 전하 저장 패턴(125a) 및 상기 터널 유전 패턴(115a)은 복수로 형성될 수 있고, 상기 예비 전하 저장 패턴들(125a) 및 상기 터널 유전 패턴들(115a)의 각각은 상기 각 활성부(101)상에 배치될 수 있다.
도4를 참조하면, 상기 예비 전하 저장 패턴들(125a)의 상기 제1 방향으로 나란하게 연장되는 측벽들 상에 돌출 패턴들(141)을 형성할 수 있다. 서로 마주 보는 한 쌍의 상기 예비 전하 저장 패턴들(125a)의 측벽들 상에 한 쌍의 돌출 패턴들(141)이 형성될 수 있다. 상기 한 쌍의 돌출 패턴들(141)은 상기 트렌치(103)의 상단의 적어도 일부를 덮을 수 있다. 상기 한 쌍의 돌출 패턴들(141)은 한 쌍의 상기 예비 전하 저장 패턴들(125a)의 측벽들로부터 서로를 향하여 뽀족한 형태(Tapered Shape)로 형성될 수 있다.
상기 돌출 패턴들(141)은 상기 제1 하드마스크 패턴(135a)를 이용하는 스퍼터링 식각 공정에 의해 형성될 수 있다. 상기 돌출 패턴들(141)은 상기 제1 하드 마스크 패턴(135a)에 활성화된 가스 이온을 충돌시켜서 형성된 식각 입자들을 상기 예비 전하 저장 패턴들(125a)의 측벽들 상에 재증착(Re-deposition)하는 것에 의해 형성될 수 있다. 상기 스퍼터링 식각 공정은 아르곤(Ar)/산소(O) 또는 아르곤(Ar)/산소(O)/수소(H)로 형성된 혼합 가스를 사용할 수 있다. 또한, 상기 스퍼터링 식각 공정은 온도가 상온~500℃이고, 압력은 0.5~10Torr인 공정 조건을 사용할 수 있다.
상기 돌출 패턴들(141)을 형성하는 것은 상기 제1 하드마스크 패턴(135a)를 식각한 입자들을 이용하므로, 상기 제1 하드 마스크 패턴(135a)은 두께가 감소될 수 있다.
도5를 참조하면, 식각된 제1 하드 마스크 패턴(135b)의 표면, 상기 돌출 패턴들(141)의 표면 및 상기 트렌치(103)의 내면을 콘포말하게 덮는 라이너 절연막(143a)를 형성할 수 있다. 일 실시 예에 따르면, 상기 라이너 절연막(143a)은 상기 트렌치(103) 내면을 전체적으로 콘포말하게 덮을 수 있다. 따라서, 상기 제1 공극(105)이 상기 라이너 절연막(143a)으로 둘러싸인 형태를 가질 수 있다. 이와 달리, 상기 라이너 절연막(143a)은 상기 트렌치(103) 내면의 일부분만을 덮을 수 있다.
상기 라이너 절연막(143a)은 화학 기상 증착 공정(CVD), 물리 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 중에서 적어도 하나에 의해 형성될 수 있다. 예컨대, 상기 라이너 절연막(143a)은 공정 온도가 700~800℃이고, 공정 압력이 3~10Torr인 공정 조건을 사용하는 화학 기상 증착 공정에 의해 형성될 수 있다.
상기 라이너 절연막(143a)은 산화물, 질화물 또는 산화질화물 중에서 적어도 하나를 포함할 수 있다. 예컨대 상기 라이너 절연막(143a)은 고온 산화막(High Temperature Oxidation)일 수 있다.
한 쌍의 상기 돌출 패턴들(141)은 서로 이격될 수 있다. 일 실시 예에 따르면, 상기 라이너 절연막(143a)은 한 쌍의 상기 돌출 패턴들(141) 사이를 채울 수 있다. 즉, 서로 마주보는 한 쌍의 상기 돌출 패턴들(141)의 표면에 형성된 상기 라이너 절연막(143a)에 의해서 상기 트렌치(103)의 상단이 완전히 덮힐 수 있다. 따라서, 상기 트렌치(103) 내부에 제1 공극(105)이 형성될 수 있다. 상기 한 쌍의 돌출 패턴들(141)은 서로를 향하는 뾰족한 부분들 포함하기 때문에, 상기 제1 공극(105)의 윗부분은 상기 한 쌍의 돌출 패턴들(141)을 향하여 뾰족한 형태(Tapered Shape)로 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 공극(105)의 상단은 상기 기판(100)의 상부면보다 높은 레벨에 위치하도록 형성될 수 있다.
상기 트렌치(103)내에 상기 제1 공극(105)은 산화물, 질화물 및/또는 산화질화물을 포함하는 절연 물질보다 유전 상수가 낮을 수 있다. 따라서, 서로 인접한 상기 활성부들 사이에 간섭으로 인한 기생 정전 용량을 최소화할 수 있다. 결과적으로 본 발명에 따른 비휘발성 기억 소자의 신뢰성 및 전기적 특성이 개선될 수 있다.
상기 라이너 절연막(143a)이 서로 마주보는 한 쌍의 상기 돌출 패턴들(141) 사이를 채우기 때문에, 상기 상기 돌출 패턴들(141)상에 오목한 영역(107)이 형성될 수 있다. 상기 오목한 영역(107)의 내면은 상기 라이너 절연막(143a)에 의해 정의될 수 있다. 상기 오목한 영역(107)의 최하부면은 상기 한 쌍의 돌출 패턴들(141)을 향하여 뾰족한 형태일 수 있다.
도6을 참조하면, 상기 기판(100)상에 벌크 절연막(145a)을 형성할 수 있다. 상기 벌크 절연막(145a)는 상기 오목한 영역(107)을 채우도록 형성될 수 있다.
상기 벌크 절연막(145a)은 화학 기상 증착 공정(CVD), 물리 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 중에서 적어도 하나에 의해 형성될 수 있다. 벌크 절연막(145a)은 산화물, 질화물 또는 산화질화물 중에서 적어도 하나를 포함할 수 있다. 예컨대, 상기 벌크 절연막(145a)는 언도프트 산화막(Undoped Silicate Glass:USG)일 수 있다.
본 발명의 일 실시 예에 따르면, 상기 돌출 패턴들(141)은 상기 제1 하드 마스크 패턴(135a)에 스퍼터링 식각 공정을 수행하여 발생된 식각 입자들을 상기 예비 전하 저장 패턴(125a)의 측벽상에 재증착하는 것에 의해 형성될 수 있다. 따라서, 상기 트렌치(103)의 상단을 용이하게 덮을 뿐만 아니라, 상기 트렌치(103) 내에 상기 제1 공극(105)을 재현성 있게 형성할 수 있다.
도7을 참조하면, 상기 예비 전하 저장 패턴(125a)의 상부면이 노출될 때까지 상기 벌크 절연막(145a), 상기 라이너 절연막(143a), 및 상기 식각된 제1 하드 마스크 패턴(135b)를 식각하여 벌크 절연 패턴(145) 및 라이너 절연 패턴(143)을 형성할 수 있다. 상기 벌크 절연 패턴(145) 및 상기 라이너 절연 패턴(143)의 최상부면들의 레벨은 상기 예비 전하 저장 패턴(125a)의 상부면의 레벨과 동일하거나 더 낮을 수 있다.
상기 벌크 절연 패턴(145) 및 상기 라이너 절연 패턴(143)을 형성하는 것은 화학적 기계적 연마 공정(Chemical Mechanical Polishing Process), 건식 식각 공정(Dry Etch Process) 또는 습식 식각 공정(Wet Etch Process) 중에서 적어도 하나를 포함할 수 있다.
상기 벌크 절연 패턴(145) 및 상기 라이너 절연 패턴(143)을 형성하는 식각 공정에 의해서 형성된 상기 라이너 절연 패턴(143) 및 상기 벌크 절연 패턴(145), 및 상기 한 쌍의 돌출 패턴들(141)은 캐핑 패턴(140)에 포함될 수 있다. 상기 캐핑 패턴(140)은 상기 트렌치(103)의 상단을 완전히 덮어서 상기 제1 공극(105)의 상단이 완전히 닫힌 상태일 수 있다.
상술된 것과 달리, 일 실시 예에 따르면, 상기 한 쌍의 돌출 패턴들(141)은 상기 트렌치(103)의 상단 완전히 덮을 수 있다. 이 경우, 상기 한 쌍의 돌출 패턴들(141)에 의해서 상기 제1 공극(105)의 상단이 단힌 상태가 될 수 있다. 이 때, 상기 라이너 절연 패턴(143) 및/또는 벌크 절연 패턴(145)은 생략될 수 있다.
도8을 참조하면, 상기 캐핑 패턴(140)이 형성된 상기 기판(100)상에 블로킹 유전막(150), 제어 게이트막(160) 및 제2 하드 마스크막(170)을 차례로 형성할 수 있다.
상기 블로킹 유전막(150)은 상기 터널 유전막(110)보다 높은 유전상수를 갖는 물질을 포함할 수 있다. 상기 블로킹 유전막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전막 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전막은 금속 산화막, 금속 질화막 또는 금속 산질화막 중에서 선택된 적어도 하나를 포함할 수 있다. 예컨대, 고유전막은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 란탄(La), 세륨(Ce), 또는 프라세오디뮴(Pr) 중에서 적어도 하나를 포함할 수 있다.
상기 블로킹 유전막(150)은 단일층(Single-layered) 또는 다층(Multi-layered)일 수 있다. 상기 블로킹 유전막(150)은 화학 기상 증착 공정(CVD), 물리 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 중에서 적어도 하나에 의해 형성될 수 있다.
상기 블로킹 유전막(150)상에 상기 제어 게이트막(160)이 형성될 수 있다. 상기 제어 게이트막(160)은 화학 기상 증착 공정(CVD), 물리 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 중에서 적어도 하나에 의해 형성될 수 있다.
상기 제어 게이트막(160)은 단일층(Single-layered) 또는 다층(Multi-layered)일 수 있다. 상기 제어 게이트막(160)은 도핑된 폴리 실리콘, 금속, 금속 실리사이드 또는 금속 질화막 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 금속 실리사이드는 텅스텐 실리사이드막, 티타늄 실리사이드막, 코발트 실리사이드막, 탄탈륨 실리사이드막을 포함할 수 있다. 상기 금속 질화막은 티타늄 질화물 또는 탄탈륨 질화물을 포함할 수 있다.
상기 제어 게이트막(160)상에 상기 제2 하드 마스크막(170)이 형성될 수 있다. 상기 제2 하드 마스크막(170)은 도1을 참조하여 설명한 제1 하드 마스크막(130)과 동일한 것일 수 있다. 따라서, 상기 제2 하드 마스크막(170)은 상기 제1 하드 마스크막(130)을 형성하는 것과 동일한 방법에 의해 형성될 수 있고, 제1 하드 마스크막(130)과 동일한 물질을 포함할 수 있다.
이와 달리, 상기 제2 하드 마스크막(170)은 스핀 코팅(Spin coating)에 의해 형성될 수 있다. 이 경우, 상기 제2 하드 마스크막(170)은 실리콘 및 탄소를 포함하는 고분자 물질을 포함할 수 있다. 예컨대, 상기 제2 하드 마스크막(170)은 SOH막(Spin on Hardmask)일 수 있다.
도9를 참조하면, 상기 제2 하드 마스크막(170)을 패터닝하여 제2 하드 마스크 패턴(175)을 형성할 수 있다. 상기 제2 하드 마스크 패턴(175)는 평면적 관점에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 라인 형태로 형성될 수 있다. 상기 제2 하드 마스크 패턴(175)은 상기 제1 하드 마스크 패턴(135a)을 형성하는 것과 동일한 방법에 의해 형성될 수 있다. 상기 제2 하드 마스크 패턴(175)을 형성하는 것에 의해서 상기 제어 게이트막(160)의 상부면의 일부가 노출될 수 있다.
도10을 참조하면, 상기 제2 하드 마스크 패턴(175)을 식각 마스크로 사용하여 상기 제어 게이트막(160), 상기 블로킹 유전막(150) 및 상기 예비 전하 저장 패턴(125a)을 연속적으로 식각할 수 있다. 이에 따라, 차례로 적층된 전하 저장 패턴(125), 블로킹 유전 패턴(155) 및 제어 게이트 전극(165)이 형성될 수 있다. 일 실시 예에 따르면, 상기 제어 게이트막(160), 상기 블로킹 유전막(150) 및 상기 예비 전하 저장 패턴(125a)을 식각하는 것은 단일 건식 식각 공정에 의해 수행될 수 있다. 이와 달리, 전하 저장 패턴(125), 블로킹 유전 패턴(155) 및 제어 게이트 전극(165)은 복수의 건식 식각 공정들에 의해서 각각 형성될 수 있다.
일 실시 예에 따르면, 상기 식각 공정은 상기 터널 유전 패턴(115a)을 식각하는 것을 포함할 수 있다. 이 경우, 상기 활성부들(101)의 상부면의 일부가 노출될 수 있다.
상기 전하 저장 패턴(125)은 상기 활성부들(101) 상에 복수로 제공될 수 있다. 상기 전하 저장 패턴들(125)은 행들 및 열들에 따라서 2차원적으로 배열될 수 있다. 상기 행들은 상기 제1 방향에 나란히 연장될 수 있고, 상기 열들은 상기 제2 방향에 나란히 연장될 수 있다. 상기 전하 저장 패턴들(125)은 상기 제1 방향에 평행한 제1 측벽들 및 상기 제2 방향에 평행한 제2 측벽들을 포함할 수 있다.
상기 블로킹 유전 패턴(155) 및 상기 제어 게이트 전극(165)은 복수로 제공될 수 있다. 상기 각각의 블로킹 유전 패턴(155) 및 상기 제어 게이트 전극(165)은 상기 제2 방향에 평행한 상기 각 열 내에 포함된 전하 저장 패턴들(125)상에 배치될 수 있다. 따라서 각각의 블로킹 유전 패턴(155) 및 상기 제어 게이트 전극(165)은 상기 제2방향에 나란히 연장될 수 있다.
상기 전하 저장 패턴(125), 상기 블로킹 유전 패턴(155) 및 상기 제어 게이트 전극(165)을 형성하는 것은 상기 캐핑 패턴(140)에 대해서 식각 선택비를 갖는 공정 조건을 사용하는 건식 식각 공정에 의해 수행될 수 있다. 이 경우, 도11a에 도시된 것처럼, 상기 제어 게이트 전극들 사이에 상기 캐핑 패턴(140)의 일부가 노출될 수 있다.
이와는 달리, 도11b에 도시된 것처럼, 상기 제어 게이트 전극들(165) 사이에 노출된 상기 캐핑 패턴(140)의 일부를 식각하여서, 상기 제1 공극(105)의 일부를 개방시킬 수 있다. 이 경우, 상기 트렌치(103) 내면에 콘포말하게 형성된 상기 라이너 절연 패턴(143)이 노출될 수 있다.
상기 전하 저장 패턴(125)의 형성을 위한 식각 공정에 의하여, 상기 제어 게이트 전극들(165) 사이에 노출된 상기 캐핑 패턴(140)의 일부는 상기 예비 전하 저장 패턴(125a)과 실질적으로 동시에 식각될 수 있다. 또는, 상기 제어 게이트 전극들(165) 사이에 노출된 상기 캐핑 패턴(140)의 일부는 상기 전하 저장 패턴(125)이 형성된 후에 식각될 수 있다.
상기 제어 게이트 전극들(165) 상에 층간 절연막(180a, 180b)을 형성할 수 있다. 일 실시 예에 따르면, 도12a 및 도12b에 도시된 것처럼, 상기 층간 절연막(180a)은 상기 제어 게이트 전극들(165) 사이의 공간을 완전히 채울 수 있다. 따라서, 상기 층간 절연막(180a)의 최하부면은 상기 캐핑 패턴(140)의 상부면과 접할 수 있다.
이와는 달리, 도13a, 도13b 및 도13c에 도시된 것처럼, 상기 층간 절연막(180b)은 상기 제어 게이트 전극들(165) 사이의 공간을 적어도 일부를 채울 수 있다. 따라서, 제어 게이트 전극들(165) 사이의 공간을 적어도 일부는 채워지지 않을 수 있다. 이 경우, 상기 제어 게이트 전극들(165) 사이에 제2 공극(185)이 형성될 수 있다. 상기 제2 공극의 하단의 적어도 일부는 상기 전하 저장 패턴(125)의 상부면보다 낮은 레벨에 위치할 수 있다.
도13b를 참조하면, 상기 캐핑 패턴(140)은 평면적 관점에서 상기 제1 방향으로 연장되는 라인 형태일 수 있다. 따라서, 상기 제2 공극(185)과 상기 제1 공극(105)은 상기 캐핑 패턴(140)에 의해서 서로 분리될 수 있다. 이 경우, 상기 제2 공극(185)은 평면적 관점에서 상기 제2 방향으로 연장되는 라인 형태일 수 있다.
이와는 달리, 도13c를 참조하면, 상기 제어 게이트 전극들(165) 사이에 노출된 상기 캐핑 패턴(140)의 일부를 식각하여서, 상기 제1 공극(105)의 일부가 개방된 경우, 상기 제1 공극(105) 및 상기 제2 공극(185)은 서로 연통될 수 있다.
(비휘발성 기억 소자)
이하, 도면들을 참조하여 본 발명의 실시 예들에 따른 비휘발성 기억 소자에 대해 상세히 설명한다. 도12a는 본 발명의 일 실시 예에 따른 비휘발성 기억 소자를 설명하기 위한 사시도이고, 도12b는 도12a에서 Ⅱ-Ⅱ'에 따라 취해진 사시도이다.
도12a 및 도12b를 참조하면, 기판(100)상에 활성부들(101)을 정의하는 트렌치(103)가 배치될 수 있다. 상기 트렌치(103)는 평면적 관점에서 제1 방향으로 연장되는 라인 형태일 수 있다. 상기 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(100)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다.
상기 기판(100) 상에 전하 저장 패턴(125)이 배치될 수 있다. 상기 전하 저장 패턴(125)은 상기 각 활성부(101)상에 복수로 제공될 수 있다. 따라서, 상기 전하 저장 패턴들(125)은 행들 및 열들을 따라서 2차원적으로 배열될 수 있다. 상기 행들은 상기 제1 방향에 나란히 연장될 수 있고, 상기 열들은 상기 제1 방향에 교차하는 제2 방향에 나란히 연장될 수 있다.
상기 전하 저장 패턴들(125)은 상기 제1 방향에 평행한 제1 측벽들 및 상기 제2 방향에 평행한 제2 측벽들을 포함할 수 있다. 따라서, 상기 전하 저장 패턴들(125)의 상기 제1 측벽들은 상기 트렌치(103)의 일 측벽에 정렬될 수 있다.
상기 전하 저장 패턴들(125)은 도프트(doped) 폴리 실리콘 또는 언도프트(undoped) 폴리 실리콘을 포함할 수 있다. 이와 달리, 상기 전하 저장 패턴들(125)은 전하를 저장할 수 있는 전하 트랩 사이트(site)들을 포함할 수 있다. 예를 들면, 상기 전하 저장 패턴들(125)은 실리콘 질화물, 금속 질화물, 금속 산화물, 금속 실리콘 산화물, 금속 실리콘 산화물 또는 나노 도트들(nanodots) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 기판(100)의 상기 각 활성부(101) 및 상기 전하 저장 패턴들(125)사이에 터널 유전 패턴(115a)이 배치될 수 있다. 상기 터널 유전 패턴(115a)은 단일층(single-layered) 또는 다층(multi-layered)일 수 있다. 상기 터널 유전 패턴(115a)은 산화물, 질화물, 금속 산화물 또는 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
서로 마주보는 한 쌍의 상기 전하 저장 패턴들(125)의 제1 측벽들 사이에 캐핑 패턴(140)이 형성될 수 있다. 도12b에 도시된 것처럼, 상기 캐핑 패턴(140)은 상기 트렌치(103)내에 배치된 제1 공극(105)의 상단을 정의할 수 있다. 상기 캐핑 패턴(140)은 평면적 관점에서 상기 제1 방향으로 연장되는 라인 형태일 수 있다.
상기 캐핑 패턴(140)은 한 쌍의 돌출 패턴들(141)을 포함할 수 있다. 상기 한 쌍의 돌출 패턴들(141)은 서로 마주보는 상기 전하 저장 패턴들(125)의 제1 측벽들 상에 서로 마주보도록 배치될 수 있다. 따라서, 상기 한 쌍의 돌출 패턴들(141)은 상기 트렌치(103)의 상단의 적어도 일부를 덮을 수 있다. 상기 한 쌍의 돌출 패턴들(141)은 서로를 향하여 뽀족한 형태(Tapered Shape)로 형성될 수 있다.
상기 돌출 패턴들(141)은 도시되지는 않았지만, 상기 트렌치(103)를 형성하기 위해 사용된 하드 마스크 패턴에 스퍼터링 식각 공정을 수행하여 발생된 식각 입자들을 상기 전하 저장 패턴들(125)의 상기 제1 측벽들 상에 재증착(Re-deposition)하는 것에 의해 형성될 수 있다. 따라서, 상기 돌출 패턴들(141)은 스퍼터링 식각 공정에 의해 발생된 식각 입자들을 포함할 수 있다. 상기 돌출 패턴들(141)은 산화물, 질화물 또는 산화질화물 중에서 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 한 쌍의 상기 돌출 패턴들(141)은 서로 이격될 수 있다. 따라서, 상기 캐핑 패턴(140)은 한 쌍의 상기 돌출 패턴들(141) 사이를 채우는 라이너 절연 패턴(143) 및 벌크 절연 패턴(145)를 더 포함할 수 있다.
상기 라이너 절연 패턴(143)은 상기 돌출 패턴들(141)의 표면 및 상기 트렌치(103)의 내면을 콘포말하게 덮도록 배치되어 한 쌍의 상기 돌출 패턴들(141)의 사이를 채울 수 있다. 상기 라이너 절연 패턴(143)은 산화물, 질화물 또는 산화질화물 중에서 적어도 하나를 포함할 수 있다. 예컨대, 상기 라이너 절연 패턴(143)은 고온 산화막(High Temperature Oxidation)일 수 있다.
서로 마주보는 한 쌍의 상기 돌출 패턴들(141)사이에 배치된 상기 라이너 절연 패턴(143)의 일부분은 서로 연결되어 상기 트렌치(103)의 상단을 완전히 덮을 수 있다. 따라서, 상기 한 쌍의 돌출 패턴들(141) 및 상기 라이너 절연 패턴(143)에 의해 상기 트렌치(103) 내부에 제1 공극(105)이 정의될 수 있다.
상기 제1 공극(105)은 평면적 관점에서 상기 제1 방향으로 연장되는 라인 형태일 수 있다. 상기 라이너 절연 패턴(143)의 연결된 부분은 상기 한 쌍의 돌출 패턴들(141)의 뾰족한 부분들을 덮는 부분일 수 있다. 따라서, 상기 제1 공극(105)의 윗부분은 상기 한 쌍의 돌출 패턴들(141)을 향하여 뾰족한 형태(Tapered Shape)로 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 공극(105)의 상단은 상기 기판(100)의 상부면보다 높은 레벨에 위치하도록 형성될 수 있다.
상기 트렌치(103)내에 상기 제1 공극(105)은 산화물, 질화물 및/또는 산화질화물을 포함하는 절연 물질보다 유전 상수가 낮을 수 있다. 따라서, 서로 인접한 상기 활성부들 사이에 간섭으로 인한 기생 정전 용량을 최소화할 수 있다. 결과적으로 본 발명에 따른 비휘발성 기억 소자의 신뢰성 및 전기적 특성이 개선될 수 있다.
일 실시 예에 따르면, 도시된 것처럼, 상기 라이너 절연 패턴(143)은 상기 트렌치(103) 내면을 전체적으로 콘포말하게 덮을 수 있다. 따라서, 상기 제1 공극(105)이 상기 라이너 절연 패턴(143)으로 둘러싸인 형태를 가질 수 있다.
도시된 것과 달리, 상기 라이너 절연 패턴(143)은 상기 트렌치(103) 내면의 일부분만을 덮을 수 있다. 이 경우, 상기 제1 공극(105)은 상기 트렌치(103)의 내면의 일부분과 접촉할 수 있다.
한 쌍의 상기 돌출 패턴들(141)은 서로를 향하여 뾰족한 부분을 갖기 때문에, 한 쌍의 상기 돌출 패턴들(141)상에 오목한 영역(107)이 배치될 수 있다. 상기 벌크 절연 패턴(145)은 상기 오목한 영역(107)을 채우도록 배치될 수 있다. 상기 벌크 절연 패턴(145)은 산화물, 질화물 또는 산화질화물 중에서 적어도 하나를 포함할 수 있다. 예컨대, 상기 벌크 절연 패턴(145)은 언도프트 산화막(Undoped Silicate Glass:USG)일 수 있다.
일 실시 예에 따르면, 도시된 것과 달리, 상기 한 쌍의 돌출 패턴들(141)은 상기 트렌치(103)의 상단을 완전히 덮을 수 있다. 이 경우, 한 쌍의 돌출 패턴들(141)의 뾰족한 부분들은 서로 연결될 수 있다. 따라서, 한 쌍의 상기 돌출 패턴들(141)에 의해서 상기 트렌치(103)내에 상기 제1 공극(105)이 정의될 수 있다. 본 실시 예에 따르면, 상기 라이너 절연 패턴(143) 및/또는 상기 벌크 절연 패턴(145)은 생략될 수 있다.
상기 캐핑 패턴(140)을 갖는 상기 기판(100)상에 제어 게이트 전극(165)이 배치될 수 있다. 상기 제어 게이트 전극(165)은 단일층(Single-layered) 또는 다층(Multi-layered)일 수 있다. 상기 제어 게이트 전극(165)은 도핑된 폴리 실리콘, 금속, 금속 실리사이드 또는 금속 질화막 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제어 게이트 전극(165)은 복수로 제공될 수 있다. 각각의 상기 제어 게이트 전극(165)은 상기 각 열 내에 포함된 전하 저장 패턴들(125)상에 배치될 수 있다. 따라서, 상기 제어 게이트 전극(165)은 평면적 관점에서 상기 제2 방향으로 연장되는 라인 형태일 수 있다.
상기 각 열 내에 포함된 전하 저장 패턴들(125) 및 상기 각 제어 게이트 전극(165) 사이에 블로킹 유전 패턴(155)이 개재될 수 있다. 상기 블로킹 유전 패턴(155)은 단일층(Single-layered) 또는 다층(Multi-layered)일 수 있다. 상기 터널 유전 패턴(115a)보다 높은 유전상수를 갖는 물질을 포함할 수 있다. 상기 블로킹 유전 패턴(155)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전막 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전막은 금속 산화막, 금속 질화막 또는 금속 산질화막 중에서 선택된 적어도 하나를 포함할 수 있다. 예컨대, 고유전막은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 란탄(La), 세륨(Ce), 또는 프라세오디뮴(Pr) 중에서 적어도 하나를 포함할 수 있다.
상기 제어 게이트 전극들(165)상에 층간 절연막(180a)이 배치될 수 있다. 도12b에 도시된 것처럼, 상기 층간 절연막(180a)은 서로 인접한 제어 게이트 전극들 사이의 공간을 완전히 채울 수 있다. 이 때, 상기 캐핑 패턴(140)은 평면적 관점으로 제1 방향으로 연장되는 라인 형태일 수 있고, 상기 제1 공극(105)의 상단은 상기 캐핑 패턴(140)에 의해서 완전히 닫힌 형태일 수 있다. 따라서, 상기 층간 절연막(180a)의 상기 제어 게이트 전극들(165)사이의 상기 캐핑 패턴(140)의 일부와 접할 수 있다. 상기 층간 절연막(180a)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 층간 절연막(180a)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
도13a는 본 발명의 다른 변형 예에 따른 비휘발성 기억 소자를 설명하기 위한 사시도이고, 도13b 및 도13c는 도13a의 Ⅲ-Ⅲ'에 따라 취해진 사시도들이다. 본 실시 예에 따른 비휘발성 기억 소자의 다른 구성들은 상술된 일 실시 예와 동일할 수 있다. 동일한 구성들에 대한 설명은 생략한다.
도13a 및 도13b를 참조하면, 상기 제어 게이트 전극들(165)상에 층간 절연막(180b)이 배치될 수 있다. 상기 층간 절연막(180b)은 상기 제어 게이트 전극들(165) 사이의 공간의 적어도 일부를 채울 수 있다. 따라서, 제어 게이트 전극들(165) 사이의 공간을 적어도 일부는 채워지지 않을 수 있다. 이 경우, 상기 제어 게이트 전극들(165) 사이에 제2 공극(185)이 배치될 수 있다. 상기 제2 공극의 하단의 적어도 일부는 상기 전하 저장 패턴(125)의 상부면보다 낮은 레벨에 위치할 수 있다.
상기 층간 절연막(180a)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 층간 절연막(180a)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
도13b를 참조하면, 상기 캐핑 패턴(140)은 평면적 관점에서 상기 제1 방향으로 연장되는 라인 형태일 수 있다. 따라서, 상기 제2 공극(185)과 상기 제1 공극(105)은 상기 캐핑 패턴(140)에 의해서 서로 분리될 수 있다. 이 경우, 상기 제2 공극(185)은 평면적 관점에서 상기 제2 방향으로 연장되는 라인 형태일 수 있다.
이와 달리, 도13c를 참조하면 상기 제어 게이트 전극들(165) 사이에 노출된 상기 캐핑 패턴(140)의 일부가 제거되어, 상기 제1 공극(105)의 일부가 개방된 경우, 상기 제1 공극(105) 및 상기 제2 공극(185)은 서로 연통될 수 있다.
도14는 본 발명의 기술적 사상에 기초한 비휘발성 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도14를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 기억 장치(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명에 따른 비휘발성 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도15은 본 발명의 기술적 사상에 기초한 비휘발성 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도15을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 비휘발성 기억 소자(1210)를 장착한다. 상기 비휘발성 기억 소자(1210)는 상술된 실시 예들의 비휘발성 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 비휘발성 기억 소자(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 비휘발성 기억 소자(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 비휘발성 기억 소자(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 비휘발성 기억 소자(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 101: 활성부
103: 트렌치 105: 제1 공극
115a: 터널 유전 패턴 125: 정보 저장 패턴
135a: 제1 하드 마스크 패턴 140: 캐핑 패턴
141: 돌출 패턴들 143: 라이너 절연 패턴
145: 벌크 절연 패턴 155: 블로킹 유전 패턴
165: 제어 게이트 전극 180a, 180b: 층간 절연막
185: 제2 공극
103: 트렌치 105: 제1 공극
115a: 터널 유전 패턴 125: 정보 저장 패턴
135a: 제1 하드 마스크 패턴 140: 캐핑 패턴
141: 돌출 패턴들 143: 라이너 절연 패턴
145: 벌크 절연 패턴 155: 블로킹 유전 패턴
165: 제어 게이트 전극 180a, 180b: 층간 절연막
185: 제2 공극
Claims (10)
- 기판 상에 터널 유전막, 전하 저장막 및 하드 마스크막을 차례로 형성하는 것;
상기 하드 마스크막, 전하 저장막, 터널 유전막 및 기판을 연속적으로 패터닝하여, 제1 방향으로 연장된 활성부들을 정의하는 트렌치들 및 상기 각 활성부 상에 차례로 적층된 터널 유전 패턴, 예비 전하 저장 패턴 및 하드마스크 패턴을 형성하는 것; 및
상기 트렌치의 상부를 덮는 캐핑 패턴을 형성하는 것을 포함하되, 상기 트렌치 내에 제1 공극이 형성되고, 상기 캐핑 패턴은 스퍼터링 식각 공정으로 상기 하드마스크 패턴을 식각하여 발생된 식각 입자들을 포함하는 비휘발성 기억 소자의 제조 방법. - 제1항에 있어서,
상기 예비 전하 저장 패턴은 상기 기판 상에 복수로 제공되고,
상기 캐핑 패턴을 형성하는 것은,
스퍼터링 식각 공정으로 상기 하드마스크 패턴을 식각하여 발생된 식각 입자들을 상기 예비 전하 저장 패턴들의 측벽들 상에 재증착(Re-deposition)하여 돌출 패턴들을 형성하는 것을 포함하는 비휘발성 기억 소자의 제조 방법. - 제2항에 있어서,
상기 캐핑 패턴을 형성하는 것은,
상기 트렌치의 상부에 배치된 한 쌍의 상기 돌출 패턴들 사이를 채우는 절연 패턴을 형성하는 것을 더 포함하는 비휘발성 기억 소자의 제조 방법. - 제1항에 있어서,
상기 캐핑 패턴을 갖는 기판 상에 블로킹 유전막 및 제어 게이트막을 순차적으로 적층하는 것; 및
상기 제어 게이트막, 상기 블로킹 유전막 및 상기 예비 전하 저장 패턴을 연속적으로 패터닝하여, 차례로 적층된 전하 저장 패턴, 블로킹 유전 패턴 및 제어 게이트 전극을 형성하는 것을 더 포함하는 비휘발성 기억 소자의 제조 방법. - 제4항에 있어서,
상기 제어 게이트 전극은 상기 기판 상에 복수로 형성되고,
상기 제어 게이트 전극들 상에 층간 절연막을 형성하는 것을 더 포함하되, 상기 제어 게이트 전극들 사이에 제2 공극이 형성되는 비휘발성 기억 소자의 제조 방법. - 제5항에 있어서,
상기 층간 절연막을 형성하기 전에, 상기 제어 게이트 전극들 사이의 상기 캐핑 패턴을 식각하여, 상기 제1 공극의 일부를 개방시키는 것을 더 포함하되, 상기 제1 및 제2 공극들은 서로 연통되는 비휘발성 기억 소자의 제조 방법. - 상기 기판 내에 형성된 트렌치에 의하여 정의되고, 제1방향으로 나란히 연장된 활성부들;
상기 각 활성부 상에, 상기 제1 방향에 평행한 제1 측벽들 및 상기 제1 방향과 교차하는 제2 방향에 평행한 제2 측벽들을 포함하는 전하 저장 패턴들;
상기 각 활성부 및 각 상기 전하 저장 패턴 사이에 개재되는 터널 유전 패턴;
상기 전하 저장 패턴들의 마주보는 제1 측벽들 사이에 배치되고, 상기 트렌치의 상부을 덮는 캐핑 패턴, 상기 캐핑 패턴은 스퍼터링 식각 공정에 의해 재증착된 돌출 패턴들을 포함하고, 상기 트렌치 내에 제1 공극이 형성되는 것;
상기 전하 저장 패턴들 상에 배치되는 제어 게이트 전극; 및
상기 전하 저장 패턴들 및 제어 게이트 전극 사이에 개재되는 블로킹 유전 패턴들을 포함하는 비휘발성 기억 소자. - 제7항에 있어서,
상기 제어 게이트 전극들 상에 층간 절연막을 더 포함하되, 상기 제어 게이트 전극들 사이에 제2 공극이 배치되는 비휘발성 기억 소자. - 제8항에 있어서,
제1 공극과 제2 공극은 서로 연통하는 비휘발성 기억 소자. - 제8항에 있어서,
제1 공극과 제2 공극은 상기 캐핑 패턴에 의해 서로 분리되는 비휘발성 기억 소자.
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