CN104282695A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN104282695A
CN104282695A CN201410317360.4A CN201410317360A CN104282695A CN 104282695 A CN104282695 A CN 104282695A CN 201410317360 A CN201410317360 A CN 201410317360A CN 104282695 A CN104282695 A CN 104282695A
Authority
CN
China
Prior art keywords
source area
drain region
gate electrode
dielectric film
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410317360.4A
Other languages
English (en)
Inventor
森本康史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN104282695A publication Critical patent/CN104282695A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明半导体器件及其制造方法，提供了一种可以在其中以更多次进行数据重写操作并以更高速度进行数据重写操作的半导体器件及其制造方法。该半导体器件包括衬底、第一栅电极、第二栅电极、绝缘膜以及一对源/漏极区。第一栅电极由含有第一导电类型杂质的半导体层形成。第二栅电极由含有第二导电类型杂质的半导体层形成。每个源/漏极区包含第一导电类型杂质。源极区包括第一源极区和具有比第一源极区更高的第一导电类型杂质浓度的第二源极区。

Description

半导体器件及其制造方法
对相关申请的交叉引用
申请日为2013年7月5日的日本专利申请第2013-141637号的公开内容(包含的说明书、附图和说明书摘要)通过引用被整体并入本文。
技术领域
本发明涉及半导体器件及其制造方法，特别涉及具有包括多个栅极的MONOS闪存的半导体器件的制造方法。
背景技术
具有嵌入式闪存或CPU(中央处理单元)的半导体器件的可设想的实例包括微型计算机。例如，对于闪存，优选使用非易失性存储器，该非易失性存储器是一种即使关闭其电源其中记录的信息仍然保留的元件。通过在同一半导体衬底上嵌入非易失性存储器和逻辑半导体器件，可以形成具有高功能的微型计算机。这种其中放置了非易失性存储器和逻辑半导体器件的微型计算机被广泛地应用于工业机械、家用电器、汽车安装设备等。
通常，在包括于微型计算机的非易失性存储器中，微型计算机所需要的程序被存储，并在需要使用时读取。因此，优选使用其中嵌入了非易失性存储器和逻辑半导体器件的微型计算机。适用于与逻辑半导体器件的这种嵌入的非易失性存储器的实例包括具有其中一体地形成了控制MIS(金属绝缘体半导体)晶体管和存储MIS晶体管的分裂栅极结构的闪存。
作为具有分裂栅极结构的闪存，例如，使用MONOS闪存，该MONOS闪存将MONOS(金属氧氮氧化硅)用于存储MIS晶体管。在MONOS闪存中，通常使用存储栅电极作为含有n型杂质的存储晶体管的栅电极。包括n型存储栅电极的闪存能够高速运行，并且具有很高的可靠性。包括n型存储栅极的闪存被广泛应用于在高端领域中的应用，诸如，例如车载MCU(微控制器单元)。
要将MONOS闪存应用于的低端领域和中端领域，要求以比相关技术的MONOS闪存更低的成本来开发器件。为了迎合这种要求，含有p型杂质的存储栅电极的发展已得到了促进。包括p型存储栅电极的闪存被公开在例如日本未审专利公开第2012-114269号(专利文献1)。
在包括n型存储栅电极的MONOS闪存中，在每个数据写操作和数据擦除操作期间，电子或空穴需要被移动以穿过位于存储栅电极的半导体衬底侧(下侧)的绝缘膜的多个堆叠层中的最接近于半导体衬底的一层(最低层)。这可能会使最低层绝缘膜的寿命降级并减少能够对MONOS闪存进行的重写操作的次数。
另一方面，在包括了p型存储栅电极的MONOS闪存中，在数据写操作期间，电子被移动以穿过上述最低层绝缘膜，但是，数据擦除操作期间，空穴被移动以穿过位于存储栅电极的半导体衬底侧(下侧)的绝缘膜的多个堆叠层中最靠近存储栅电极的一层(最上层)。这对上述最低层绝缘膜没有损伤。因此，有可能增加可以对上述绝缘膜重复进行的数据写操作和数据擦除操作的次数。
[相关技术文献]
[专利文献]
[专利文献1]
日本未审专利公开第2012-114269号
发明内容
在专利文献1中，首先形成p型存储栅电极，然后形成n型源极/漏极区。在这种情况下，如果源极/漏极区通过例如如下方式形成：使用存储栅电极作为掩模向半导体衬底中注入n型杂质，则n型杂质被注入到p型存储栅电极中以抵消被注入在存储栅电极中的p型杂质的浓度。这显著减少了在存储栅电极中的p型杂质浓度，并且可能损害存储栅电极的功能。也有可能被注入到存储栅电极的n型杂质的一部分穿过存储栅电极，以进入位于其下侧的半导体衬底。这是因为存储栅电极具有比作为控制晶体管的栅电极的控制栅电极更小的厚度，以使得杂质穿过存储栅电极所需要行进的距离更短。
存储栅极不仅具有小的厚度，而且还具有其最上层表面倾斜的形状。因此，难以以高精确度将例如具有与存储栅电极相同的端部表面的光致抗蚀剂形成为图案。因此，难以在存储栅电极被光致抗蚀剂覆盖的状态下，将用于源极区的n型杂质注入到半导体衬底中的位于存储栅电极外部的区域中。
由于上述的原因，在专利文献1中，位于存储栅电极外部的半导体衬底中的源极区仅由具有低浓度杂质的扩散层构成。
在由此仅具有低浓度杂质的扩散层即源极区的MONOS闪存中，电特性(例如，所谓的I-V特性)退化并且电阻高，从而使得I不太可能与V的幅值成比例地增加。当I-V特性退化以减少电流值时，MONOS闪存的驱动速度降低以降低数据重写速度。这可能会使MONOS闪存的性能退化。
存在一种关注：在专利文献1中的源极区，增加低浓度杂质扩散层的电场强度，以增加源极区与半导体衬底之间的结(junction)部的漏电流(结漏(junction leakage))。当结漏增加，数据写(重写)操作期间至MONOS闪存的电流遭受损耗，这可能会降低数据写速度。
其它的问题和本发明的新颖特征将根据在本说明书和附图中的陈述而变得显而易见。
根据实施例的半导体器件包括：半导体衬底、第一栅电极、第二栅电极、绝缘膜、以及一对源极/漏极区。第一栅电极由含有第一导电类型杂质的半导体层形成。第二栅电极由含有第二导电类型杂质的半导体层形成。源极/漏极区的每一个均包含第一导电类型的杂质。源极区包括第一源极区、以及具有比第一源极区更高的第一导电类型杂质浓度的第二源极区。
在根据本实施例的制造半导体器件的方法中，首先提供半导体衬底，并在其主表面上形成第一栅电极及虚拟栅电极。使用上述虚拟栅电极作为掩模，在主表面形成源极区。在去除上述虚拟栅电极后，形成第二栅电极。在上述第二栅电极被覆盖的状态下，在主表面上形成漏极区。第一导电类型的杂质被引入到旨在充当第一栅电极的半导体膜内部，第二种导电类型的杂质被引入到旨在充当第二栅电极的半导体膜内部。当形成上述源极区和漏极区后，将第一导电类型杂质注入到半导体衬底中。当形成上述源极区后，形成第一源极区和具有比第一源极区更高的第一导电类型杂质浓度的第二源极区。
本实施例的半导体器件及其制造方法允许提供能够进行更多次数的数据重写操作并且以更高速度进行数据重写操作的半导体器件。
附图说明
图1是示出了在实施例的具有MONOS闪存的半导体器件中的存储单元区和外围电路区的形式的示意性剖视图；
图2是示出了在图1的MONOS闪存中的存储栅极绝缘膜的配置的示意性剖视图；
图3A是清晰示出了显示在实施例的半导体器件中的源极区中的横向杂质浓度分布的区域的示意性剖视图，其中曲线图示出了该区域中的杂质浓度分布，并且图3B是清晰示出了显示比较例的半导体器件中的源极区中的横向杂质浓度分布的区域的示意性剖视图，其中曲线图示出了该区域中的杂质浓度分布；
图4A是清晰示出了显示实施例的半导体器件中的源极区中的纵向杂质浓度分布的区域的示意性剖视图，其中曲线图示出了该区域内的杂质浓度分布，并且图4B是清晰示出了显示比较例的半导体器件中的源极区中的纵向杂质浓度分布的区域的示意性剖视图，其中曲线图示出了该区域内的杂质浓度分布；
图5是示出了本实施例的半导体器件的制造方法的第一步骤的示意性剖视图；
图6是示出了本实施例的半导体器件的制造方法的第二步骤的示意性剖视图；
图7是示出了本实施例的半导体器件的制造方法的第三步骤的示意性剖视图；
图8是示出了本实施例的半导体器件的制造方法的第四步骤的示意性剖视图；
图9是示出了本实施例的半导体器件的制造方法的第五步骤的示意性剖视图；
图10是示出了本实施例的半导体器件的制造方法的第六步骤的示意性剖视图；
图11是示出了本实施例的半导体器件的制造方法的第七步骤的示意性剖视图；
图12是示出了本实施例的半导体器件的制造方法的第八步骤的示意性剖视图；
图13是示出了本实施例的半导体器件的制造方法的第九步骤的示意性剖视图；
图14是示出了本实施例的半导体器件的制造方法的第十步骤的示意性剖视图；
图15是示出了本实施例的半导体器件的制造方法的第十一步骤的示意性剖视图；
图16是示出了本实施例的半导体器件的制造方法的第十二步骤的示意性剖视图；
图17是示出了本实施例的半导体器件的制造方法的第十三步骤的示意性剖视图；
图18是示出了本实施例的半导体器件的制造方法的第十四步骤的示意性剖视图；
图19A是示出了对比较例的MONOS存储单元进行的数据写操作的示意性剖视图，并且19B是示出了对比较例的MONOS存储单元进行的数据擦除操作的示意性剖视图；
图20A是示出了对实施例的MONOS存储单元进行的数据写操作的示意性剖视图，并且图20B是示出了对实施例的MONOS存储单元进行的数据擦除操作的示意性剖视图；
图21A是比较例的MONOS结构的能带图，并且图21B是实施例的MONOS结构的能带图。
具体实施方式
基于附图将在下面描述实施例。首先将描述该实施例的半导体器件的配置。
参照图1，本实施例的半导体器件具有存储单元区MCR和外围电路区PPR。存储单元区MCR和外围电路区PPR在具有主表面S1的半导体衬底SUB中形成。更具体地，存储单元区MCR形成于在半导体衬底SUB的主表面S1形成的p型阱区PW1中，而外围电路区PPR形成于在衬底主体SB的主表面S1形成的p型阱区PW2中，该衬底主体SB由例如单晶硅制成并用充当半导体衬底SUB的主体。
在存储单元区MCR中，例如，闪存被形成用作非易失性存储器。该闪存是具有分裂栅极结构的MONOS闪存，在该分裂栅结构中，两个晶体管、即具有控制栅电极CG作为其栅电极的控制晶体管和具有存储栅电极MG作为其栅电极的存储晶体管相互耦接。
图1示出了其中在存储单元区MCR中MONOS闪存的两个存储单元被放置成相互隔开的形式。(MONOS闪存中的)每个存储单元都具有在半导体衬底SUB的主表面S1上形成为相互隔开的源极区MS和漏极区MD。上述的两个存储单元共用源极区MS。在图1的左侧和右侧，形成用于提供例如多个存储单元之间的电绝缘的隔离绝缘膜，虽然图1中未示出。
每个存储单元均具有形成在半导体衬底SUB的主表面S1上的控制栅极绝缘膜GI和控制栅电极CG。控制栅极绝缘膜GI和控制栅电极CG构成控制晶体管。每个存储单元还具有形成在半导体衬底SUB的主表面S1上的存储栅极绝缘膜ONI和存储栅电极MG。存储栅极绝缘膜ONI和存储栅电极MG形成存储晶体管。每个存储器单元还具有形成在主表面S1上的侧壁绝缘膜SW，以覆盖控制栅电极CG和存储栅电极MG的侧表面。
注意，图1中的两个存储单元被布置成它们的相应的存储栅电极MG彼此面对。因为漏极区MD形成在每个控制栅电极CG所处于的侧面上，并且源极区MS形成在每个存储栅电极MG所处于的侧面上，所以上述两个存储单元共用形成在每对彼此面对的存储栅电极MG所处于的侧面上的源极区MS。
每个控制栅极绝缘膜GI由与典型的MOS(金属氧化物半导体)晶体管中的栅极绝缘膜相同的材料(如氧化硅膜)形成。控制栅极绝缘膜GI被形成以便提高半导体衬底SUB和控制栅电极CG之间的粘合并抑制界面态。
每个控制栅电极CG作为第一栅电极进行读/写/擦除操作，并且由含有熟知的n型杂质(第一导电类型杂质)的多晶硅薄膜(半导体层)形成。
每个存储栅电极MG作为第二栅电极进行写/擦除闪存操作，并在存储单元中被定位在邻接于控制栅电极CG。存储栅电极MG由含有熟知的p型杂质(第二导电类型杂质)的多晶硅薄膜(半导体层)形成。
形成控制栅电极CG以使得其距离半导体衬底SUB最远的最上表面在大致沿着半导体衬底SUB的主表面S1的方向上延伸。因此，在半导体衬底SUB的厚度方向上的控制栅电极CG的厚度基本上是恒定的，与控制栅电极CG形成的位置无关。另一方面，距离半导体衬底SUB最远的存储栅电极MG的最上表面可以在沿着半导体衬底SUB的主表面S1方向上延伸，或者也可以具有随着与控制栅电极CG的距离增大而朝向半导体衬底SUB倾斜的剖面形状，如图1中所示。因此，存储器栅电极MG也可以具有其在半导体衬底SUB的厚度方向上的厚度随着与控制栅电极CG的距离增大而减小的形状(即，形状相似于各侧壁绝缘膜SW的形状)。
存储栅极绝缘膜ONI(绝缘膜)从介于存储栅电极MG和半导体衬底SUB之间的区域，以连续的关系延伸到介于控制栅电极CG和半导体衬底SUB之间的区域。也就是说，存储栅极绝缘膜ONI被弯曲，以使得其延伸方向在介于存储栅电极MG和半导体衬底SUB之间的区域、与介于控制栅电极CG和半导体衬底SUB之间的区域之间改变(例如，约90°)。
形成源极区MS与漏极区MD对，以使得至少紧接在控制栅电极CG(及控制栅极绝缘膜GI)下的沟道区域(在半导体衬底中，例如，在p型阱区PW1)介于该源极区MS与漏极区MD之间。也就是说，在图1的左手侧的控制栅电极CG介于其左侧的漏极区MD与其右侧的源极区MS之间。在图1的右手侧的控制栅电极CG介于其左侧的源极区MS与其右侧的漏极区MD之间。
侧壁绝缘膜SW包括漏极侧侧壁绝缘膜SW和源极侧侧壁绝缘膜SW，每个漏极侧侧壁绝缘膜SW形成于漏极区MD所处于的控制栅电极的CG的一侧，以覆盖控制栅电极CG的侧表面(从而邻接于控制栅电极CG)，每个源极侧侧壁绝缘膜SW形成于源极区MS所处于的存储栅电极的MG的一侧，以覆盖存储栅电极MG的侧表面(从而邻接于存储栅电极MG)。每个侧壁绝缘膜SW优选由例如氮化硅膜来形成，但也可以具有包括氧化硅膜和氮化硅膜的叠层结构。
源极区MS形成于两个存储单元的、彼此面对的存储栅电极MG所处于的一侧，并且包括了各自作为第一源极区的较低浓度源极区MS1和各自作为第二源极区的较高浓度源极区MS2。较低浓度源极区MS1和较高浓度源极区MS2均为杂质扩散区，各自形成于p型阱区PW1中并含有第一导电类型杂质、即n型杂质。
较低浓度源极区MS1通常直接位于源极侧侧壁绝缘膜SW下。较高浓度源极区MS2形成于在大致沿半导体衬底SUB的主表面S1的方向上邻接于较低浓度源极区MS1的区域。换句话说，较高浓度源极区MS2位于源极侧侧壁绝缘膜SW的外部。也就是说，较高浓度源极区MS2形成于大致介于两个低浓度源极区MS1之间的区域，并且在p型阱区PW1中形成于紧接大致介于两个彼此面对的源极侧侧壁绝缘膜SW之间的区域的下面。在本实施例中，形成源极区MS和漏极区MD，以使得紧接在控制栅电极CG和存储栅电极MG下方的沟道区域介于该源极区MS和漏极区MD之间。
较高浓度源极区MS2包括上部源极区MS2a和下部源极区MS2b。上部源极区2a形成于两个较低浓度源极区MS1之间。上部源极区MS2a在半导体衬底SUB的厚度方向(图1的垂直方向)上的深度基本等于上述每个低浓度源极区MS1的深度。下部源极区MS2b形成于介于两个低浓度源极区MS1之间的区域，以使得与上部源极区MS2a的下表面(位于衬底主体SB的一侧)接触。
即，下部源极区MS2b形成于相比上部源极区MS2a而(在图中的向下方向上)距离半导体衬底SUB的主表面S1更远的位置。通常，下部源极区MS2b(在图中的垂直方向上)的厚度优选比上部源极区MS2a的厚度更大，但并不局限于此。因为较高浓度源极区MS2具有在其中两个源极区MS2a和MS2b由此在图中的垂直方向上被堆叠的配置，所以较高浓度源极区MS2被形成为在图中的垂直方向上比较低浓度源极区MS1更厚(更深)。
每个漏极区MD形成于每个存储单元的、控制栅电极CG所处于的一侧，并且具有作为第一漏极区的较低浓度漏极区MD1和作为第二漏极区的较高浓度漏极区MD2。较低浓度漏极区MD1和较高浓度漏极区MD2均为杂质扩散区，各自形成于p型阱PW1中，并包含作为第一导电类型的n型杂质。
较低浓度漏极区MD1在p型阱区PW1中通常形成为紧接在漏极侧侧壁绝缘膜SW下方。较高浓度漏极区MD2形成于在大致沿着半导体衬底SUB的主表面S1的方向上邻接于较低浓度漏极区MD1的区域。换句话说，较高浓度漏极区MD2位于漏极侧侧壁绝缘膜SW的外部。
每个较高浓度漏极区的MD2具有上部漏极区MD2a和下部漏极区MD2b。上部漏极区MD2形成于在沿着半导体衬底SUB的主表面S1的方向上邻接于较低浓度漏极区MD1的区域。上部漏极区MD2a在半导体衬底SUB的厚度方向(图1的垂直方向)上的深度基本等于上述每个较低浓度漏极区MD1的深度。下部漏极区MD2b形成于邻接较低浓度漏极区MD1的区域，从而与上部漏极区MD2a的下表面(在衬底主体SB所处于的一侧)接触。
即，下部漏极区MD2b形成于相比上部漏极区MD2a而(在图中的向下方向上)距离半导体衬底SUB的主表面S1更远的位置。通常，下部漏极区MD2b(在图中的垂直方向上)的厚度优选比上部漏极区MD2a的厚度更大，但并不局限于此。因为较高浓度漏极区MD2具有其中两个漏极区MD2a和MD2b由此在图中的垂直方向上被堆叠的配置，较高浓度漏极区MD2被形成为在图中垂直方向上比较低浓度漏极区MD1更厚(更深)。
另一方面，在外围电路区PPR中，形成用于驱动非易失性存储器(MONOS闪存)的外围电路，并且形成n沟道MISFET(金属绝缘体半导体场效应晶体管)等。
在外围电路区PPR中的每个MISFET的左侧和右侧，形成未示出的隔离绝缘膜以提供在多个MISFET之间的电绝缘。每个MISFET具有形成在半导体衬底SUB的主表面S1中的彼此间隔开的源极区MS和漏极区MD，并且还具有形成在半导体衬底SUB的主表面S1上的栅极绝缘膜GI、栅电极GE以及侧壁绝缘膜SW。栅电极GE形成于介于源极区MS和漏极区MD之间的半导体衬底SUB的主表面S1上，而栅极绝缘膜GI介于它们之间。
源极区MS和漏极区MD均为杂质扩散区，各自形成于半导体衬底SUB中的p型阱区PW2中并且含有第一导电类型即n型的杂质。源极区MS包括较低浓度源极区MS1和较高浓度源极区MS2。漏极区MD包括较低浓度漏极区MD1和较高浓度漏极区MD2。
较低浓度源极区MS1和较低浓度漏极区MD1通常形成为紧接侧壁绝缘膜SW下方。较高浓度源极区MS2和较高浓度漏极区MD2形成于侧壁绝缘膜SW的外部，从而分别邻接于较低浓度源极区MS1和较低浓度漏极区MD1。
同样在外围电路中的每个MISFET中，以与在存储单元中相同的方式，较高浓度源极区MS2包括基本类似于存储单元中的上部源极区MS2a等地布置的上部源极区MS2a与下部源极区MS2b。同样在外围电路中的每个MISFET中，以与在存储单元中相同的方式，较高浓度漏极区MD2包括基本类似于存储单元中的上部漏极区MD2a等地布置的上部漏极区MD2a和下部漏极区MD2b。
参照图2，存储栅极绝缘膜ONI具有如下结构，在该结构中，第一绝缘膜O1被形成为与控制栅电极CG的侧表面和半导体衬底SUB的主表面S1相接触，第二绝缘膜NI被形成为覆盖第一绝缘膜O1的上表面，并且第三绝缘膜ON2被形成为覆盖第二绝缘膜NI的上表面，按照该顺序堆叠第一绝缘膜O1、第二绝缘膜NI和第三绝缘膜ON2。这里，第一绝缘膜O1的上表面是指第一绝缘膜O1的与控制栅电极CG的侧表面和半导体衬底SUB的主表面S1相反的表面。第二绝缘膜NI的上表面是指第二绝缘膜NI的与第一绝缘膜O1相反的表面。
第一绝缘膜O1优选包括例如氧化硅膜。第二绝缘膜NI优选包括例如氮化硅膜。第三绝缘膜ON2优选包括例如氧化硅膜，或更优选是所谓的氧氮化硅膜，由于氧化硅膜含有氮。
参照图3A和图3B，在半导体器件的示意性横截面图中分别示出的沿IIIA-IIIA线的部分和沿IIIB-IIIB线的部分清楚地示出了显示杂质浓度的区域。本实施例中的每个存储单元的源极区MS具有如下配置，该配置包括作为第一源极区的较低浓度源极区MS1和作为第二源极区的较高浓度源极区MS2，该较高浓度源极区MS2具有高于较低浓度源极区MS1的第一导电类型(n型)杂质浓度。也就是说，与如图3B所示地源极区MS被配置为仅包括单个较低浓度源极区MS1的情况不同，在本实施例的存储单元中，本实施例的每个存储单元的源极区MS均包含具有不同的n型杂质浓度的两个源极区MS1和MS2a，如图3A所示。
图3A和3B示出了源极区MS在沿半导体衬底SUB的主表面S1的横向方向上具有两个具有不同杂质浓度的杂质区MS1和MS2a。然而，参考图4A和图4B，在本实施例中的存储单元的源极区MS即使在与半导体衬底SUB的主表面S1交叉的垂直方向上也具有两个具有不同杂质浓度的杂质区MS2a和MS2b。上部源极区MS2a的n型杂质浓度比下部源极区MS2b的n型杂质浓度高。另一方面，下部源极区MS2b的n型杂质浓度比较低浓度源极区MS1的n型杂质浓度高。
可以认为，在图4中，在与上述主表面S1交叉的垂直方向上，形成于存储栅电极MG外部(此处，尤其是源极侧侧壁绝缘膜SW的外部)的上部源极区MS2a是上述第二源极区(具有比第一源极区更高的杂质浓度的区域)，并且被定位成与上部源极区MS2a的下表面接触的下部源极区MS2b是上述第一源极区(具有比第二源极区更低的杂质浓度的区域)。由于这样的考虑，可以说，在上述源极区的垂直方向上，第二源极区也具有比第一源极区更高的n型杂质浓度。
需要注意的是，与源极区MS类似，本实施例中的漏极区MD具有如下配置，该配置包括了具有不同杂质浓度的两个区域、即较低浓度漏极区MD1(第一漏极区)和较高浓度漏极区MD2(第二漏极区)，该较高浓度漏极区MD2在沿着半导体衬底SUB的主表面S1的横向方向上具有比较低浓度漏极区MD1更高的第一导电类型(n型)杂质浓度，虽然没有在如图3A、3B、4A和4B中示出。
在与漏极区MD的主表面S1交叉的垂直方向上，类似于源极区MS，漏极区MD也具有如下配置，该配置包括了具有不同杂质浓度的两个区域、即下部漏极区MD2b和具有比下部漏极区MD2b更高的第一导电类型(n型)杂质浓度的上部漏极区MD2a。也就是说，可以认为形成于控制栅电极CG外部的上部漏极区MD2a是上述第二漏极区(具有比第一漏极区更高的杂质浓度的区域)，并且被定位成与上部漏极区MD2a的下表面接触的下部漏极区MD2b是上述第一漏极区(具有比第二漏极区更低的杂质浓度的区域)。由于这样的考虑，可以说，在上述漏极区的垂直方向上，第二漏极区也具有比第一漏极区更高的n型杂质浓度。
接着，参照图5至18，对上述实施例的半导体器件的制造方法进行描述。
参照图5，首先提供具有主表面的半导体衬底SUB。具体地，提供由具有例如p型杂质的单晶硅制成的衬底主体SB。使用典型的光刻技术和离子注入技术，在一个主表面(图中的上侧)形成p型阱区PW1和PW2。因而，形成了半导体衬底SUB，在该半导体衬底SUB中，在衬底主体SB的主表面S1中形成了p型阱区PW1和PW2。
在最终将形成存储单元的存储单元区MCR中，在p型阱区PW1上，使用典型的热氧化法形成由氧化硅膜构成的绝缘膜。然后，使用典型的CVD(化学气相沉积)法，含有n型杂质(例如砷或磷)的多晶硅薄膜被形成为不小于100nm并且不大于300nm的厚度，以覆盖该绝缘膜的上表面。然后，使用典型的光刻技术和蚀刻，上述多晶硅薄膜以及紧接其下方的绝缘膜被图案化，以形成控制栅电极CG和紧接在其下方的栅极绝缘膜GI。
需要注意的是，在这里，在向将被沉积的多晶硅薄膜中引入n型杂质的情况下，例如当形成了作为旨在充当控制栅电极CG的半导体膜的多晶硅薄膜CG时，第一导电类型(n型)杂质离子注入到薄膜中。然而，通过使用于沉积的气体包含掺杂气体(用于添加n型杂质的气体)，可以形成含有n型杂质的多晶硅薄膜。也有可能的是：在薄膜的形成期间，非晶硅薄膜首先沉积，然后经受热处理以进行结晶。也就是说，在这里，使用离子注入技术或除了离子注入技术之外的其它方法，当形成了作为旨在充当控制栅电极CG的半导体膜的多晶硅薄膜CG时，第一导电类型(n型)杂质可被引入到该薄膜中。
在每个MISFET最终将被形成为外围电路的外围电路区PPR，以与在存储单元区MCR中相同的方式，在p型阱区PW2上，形成了绝缘膜GI和薄膜多晶硅CG，但在这里不一定需要被图案化。
接着，使用存储单元区MCR中的控制栅电极CG作为掩模，使用典型的离子注入技术，按照自对准技术，在半导体衬底SUB的除了紧接地位于控制栅电极CG下方的部分之外的主表面形成杂质区MV。这里，具有相对较低的杂质浓度的杂质区MV优选通过n型杂质的注入来形成。杂质区MV被形成以调节在紧接地处于之后将形成的存储栅电极MG下方的区域中的阈值电压/电流。然而，由于不一定需要形成杂质区MV，在每个随后的附图中省略了对杂质区MV的说明。
参照图6，在半导体衬底SUB的主表面S1上，包括氧化硅膜的第一绝缘膜O1、包括氮化硅膜的第二绝缘膜NI、以及包括氧化硅膜的虚拟绝缘膜D2按该顺序堆叠成三层，以覆盖形成在存储单元区MCR中的控制栅电极CG的上表面和侧表面。形成第二绝缘膜NI以覆盖第一绝缘膜O1的上表面。形成虚拟绝缘膜D2以覆盖第二绝缘膜的NI的上表面。这些绝缘膜O1、Ni和D2通过例如典型的CVD法形成。
在外围电路区PPR，形成上述第一绝缘膜O1、第二绝缘膜NI、及虚拟绝缘膜D2以覆盖多晶硅薄膜CG的上表面。
注意，上述第一绝缘膜O1优选被形成为具有不小于3nm且不大于6nm的厚度，上述第二绝缘膜NI优选被形成为具有不小于5nm且不大于10nm的厚度，并且上述虚拟绝缘膜D2优选被形成为具有不小于4nm且不大于7nm的厚度。
参照图7，在存储单元区MCR中形成旨在充当虚拟栅极的硅薄膜PS，以覆盖在绝缘膜的最上层的虚拟绝缘膜D2的整个上表面，该绝缘膜被堆叠以覆盖控制栅电极CG的上表面和侧表面。在外围电路区PPR中也形成硅薄膜PS，以覆盖虚拟绝缘膜D2的整个上表面。硅薄膜PS可以是不含有导电杂质的多晶硅薄膜或非晶(非结晶的)硅薄膜。硅薄膜PS优选通过典型的CVD法形成。
参照图8，通过使用在构成堆叠绝缘膜的最上层(距离半导体衬底SUB最远的层)的虚拟绝缘膜D2作为蚀刻阻止部(stopper)来进行各向异性干法蚀刻，以对该硅薄膜PS进行回蚀刻。其结果，在存储单元区MCR，虚拟栅电极DMG被形成为邻接于控制栅电极CG(更具体地说，与在控制栅电极CG侧表面上的虚拟绝缘膜D2相接触)。每个虚拟栅电极DMG被分别形成为在图中的垂直方向上具有厚度，该厚度随着与控制栅电极CG的距离(从控制栅电极CG朝向外部)增大而减小。注意，在外围电路区PPR的硅薄膜PS被蚀刻掉。
参考图9，使用虚拟栅电极DMG作为掩模，按照使用典型的离子注入技术的自对准技术，在半导体衬底SUB的主表面S1的一部分中形成作为第一源极区的杂质区MS1。具体地，使用典型的光刻技术，光致抗蚀剂PHR被形成为图案，以露出将形成源极区的区域。然后，n型杂质被离子注入到未被光致抗蚀剂PHR的图案覆盖的半导体衬底SUB的主表面中，以形成较低浓度源极区MS1，作为第一源极区。
这里形成的较低浓度源极区MS1中的n型杂质优选具有大约等于为形成杂质区MV而注入的n型杂质浓度的浓度。较低浓度源极区MS1还优选具有大约等于杂质区MV的结深度的结深度。
参考图10，光致抗蚀剂PHR暂时通过灰化等方法去除。在这种状态下，形成氮化硅膜或包括氧化硅膜和氮化硅膜的层叠结构，并使用典型的各向异性干蚀刻来进行回蚀刻。其结果，在存储单元区MCR中，虚拟侧壁绝缘膜DSW被形成为邻接于虚拟栅电极DMG的最终将形成源极区的一侧。虚拟侧壁绝缘膜DSW也可以形成为邻接于虚拟栅电极DMG的将形成漏极区的一侧(与虚拟栅电极DMG的将形成漏极区的一侧的侧表面接触)。
使用虚拟源极侧侧壁绝缘膜DSW作为掩模，再次离子注入n型杂质，该虚拟源极侧侧壁绝缘膜DSW是位于源极区MS将最终形成的一侧的虚拟侧壁绝缘膜。需要注意的是，这次，在与图9中所示步骤相同的位置，光致抗蚀剂PHR已再次形成为图案，并且按照使用虚拟源极侧侧壁绝缘膜DSW(位于形成有源极区MS的一侧)的自对准技术，形成作为第二源极区的较高浓度源极区MS2。换句话说，使用虚拟源极侧侧壁绝缘膜DSW作为掩模，在半导体衬底SUB的主表面S1的部分，按照使用典型的离子注入技术的自对准技术，在半导体衬底SUB的主表面S1的部分中分别形成杂质区MS2a和MS2b作为源极区。
具体地，使用典型的光刻技术将光致抗蚀剂PHR形成为构图，以暴露将形成源极区的区域。然后，离子注入n型杂质到未被光致抗蚀剂PHR构图覆盖的半导体衬底SUB的主表面中，以形成较高浓度源极区MS2。
在这里离子注入的n型杂质具有比为形成上面提及的较低浓度源极区MS1而被离子注入的n型杂质更高的杂质浓度及更深的结深度。因此，在较高浓度源极区MS2的上部区域(靠近主表面S1)，上部源极区MS2a形成在主表面S1中，使得较高浓度源极区MS2与较低浓度源极区MS1重叠，并且下部源极区MS2b被形成为与上部源极区MS2a的下表面接触。这样就形成了作为源极区MS2a和MS2b结合的较高浓度源极区MS2。
当在垂直方向上观察时，作为第一源极区的下部源极区MS2b和作为第二源极区并与其上表面接触的上部源极区MS2a各自使用虚拟源极侧侧壁绝缘膜DSW为掩模来形成。作为第二源极区的上部源极区MS2a具有比作为第一源极区的下部源极区MS2b更高的n型杂质浓度，因为原本存在的较低浓度源极区MS1的n型杂质浓度加入到在图10步骤中注入的n型杂质的浓度中。当在垂直方向上观察时，在图9步骤中使用虚拟栅电极DMG作为掩模形成的杂质区MS1被形成为与上述第一和第二源极区MS2b和MS2a分别不同的第三源极区MS1。
当在横向方向上观察时，在图10步骤中没额外注入杂质的、在较低浓度源极区MS1的两个端部的区域(接近虚拟栅电极DMG的区域)将最终形成为分别作为第一源极区的较低浓度源极区MS1。在步骤10中额外注入杂质到较低浓度源极区MS1的中间部分，以形成作为第二源极区的较高浓度源极区MS2。较低浓度源极区MS1使用虚拟栅电极DMG作为掩模在主表面S1中形成。较高浓度源极区MS2使用虚拟源极侧侧壁绝缘膜DSW作为掩模在主表面S1中形成。
这样就形成了源极区MS，该源极区MS包括较低浓度源极区MS1和较高浓度源极区MS2(包括上部源极区MS2a与下部源极区MS2b)。
注意，使用虚拟栅电极DMG作为掩模形成的较低浓度源极区MS1仅形成了源极区的部分。在形成较高浓度源极区MS2作为形成源极区的其他区域时，虚拟栅电极DMG不一定需要使用。然而，这里认为，只要源极区的至少一部分(例如上述区域MS1)是使用虚拟栅电极DMG作为掩模形成的，对在实施例中的配置(使用虚拟栅电极DMG作为掩模形成源极区)的要求被满足。
参考图11，在光致抗蚀剂PHR通过灰化等方法去除后，虚拟侧壁绝缘膜DSW和虚拟栅电极DMG通过蚀刻去除。另外，在每个存储单元区MCR和外围电路区PPR中，使用包括氮化硅膜的第二绝缘膜NI作为蚀刻阻止部，通过蚀刻去除虚拟绝缘膜D2。
参考图12，在每个存储单元区MCR和外围电路区PPR中，形成第三绝缘膜ON2以覆盖在层叠绝缘膜的最上层的第二绝缘膜NI1的上表面，该层叠绝缘膜覆盖在每个存储单元区MCR和外围电路区PPR中的控制栅电极CG上表面和侧表面。
第三绝缘膜ON2包括氧化硅膜并且通过例如典型的CVD法形成。然而，第三绝缘膜ON2更优选被形成为含有氮的氧氮化硅膜。第三绝缘膜ON2优选通过所谓的ISSG(In Situ Steam Generation，原位蒸汽生成)氧化被形成为具有例如不小于4nm且不大于7nm的厚度。这样就形成了旨在充当存储栅极绝缘膜的层叠结构ONI，该层叠结构ONI具有堆叠第一绝缘膜O1、第二绝缘膜NI及第三绝缘膜ON2的配置。
再次参考图12，在每个存储单元区MCR和外围电路区PPR中，作为旨在充当存储栅电极MG的半导体薄膜的多晶硅薄膜MG被形成为覆盖在绝缘膜中的最上层的第三绝缘膜ON2的整个上表面，该绝缘膜被层叠为覆盖控制栅电极CG上表面和侧表面。多晶硅薄膜通过典型的CVD方法被形成为具有不小于30nm且不大于100nm的厚度。然而，作为薄膜MG，代替多晶硅，也可以沉积非结晶的(非晶)硅。
参照图13，使用典型的离子注入技术，在上述薄膜MG内部注入第二导电类型杂质、即p型杂质(例如，硼或铟)。然而，以与向每个上述控制栅电极CG的薄膜内引入第一导电类型(n型)杂质相同的方式，在这里，通过例如在图12中的沉积期间让用于沉积的气体中包含掺杂气体(用于添加p型杂质的气体)，而不是使用离子注入技术，从而也可以形成含有p型杂质的多晶硅薄膜。也就是说，在这里，当通过使用离子注入技术或除了离子注入技术之外的其他方法来形成作为旨在充当存储栅电极MG的半导体膜的多晶硅薄膜MG时，第二导电类型(p型)杂质可以被引入到薄膜中。
在当引入上述p型杂质时使用离子注入技术的情况下，以如图13中箭头所示的方向、即以倾斜于与半导体衬底SUB的主表面S1延伸方向平行或垂直的方向的方向来注入导电杂质。这允许p型杂质甚至被注入到例如形成在控制栅电极CG的侧表面上的薄膜MG的表面。
参照图14，使用在构成层叠绝缘膜的最上层(距离半导体衬底SUB最远的层)的第三绝缘膜ON2作为蚀刻阻止部来进行各向异性干法蚀刻，以回蚀刻薄膜MG。其结果，在存储单元区MCR中，半导体衬底SUB的主表面S1上存储栅电极MG被形成为邻接到控制栅电极CG(与在控制栅电极CG的侧表面之上的第三绝缘膜ON2接触)。存储栅电极MG分别被形成为在图中垂直方向上具有随着与控制栅电极CG的距离(从控制栅电极CG朝向外部)增大而减小的厚度。另一方面，在外围电路区PPR中的薄膜MG被蚀刻掉。
参照图15，在存储单元区MCR中，使用典型的光刻技术，光致抗蚀剂PHR被形成为图案，以覆盖源极区MS1以及在源极区MS所处于的一侧的存储栅电极(和每个控制栅电极CG的一部分)。在外围电路区PPR中，光致抗蚀剂PHR形成为图案，以从紧接上方覆盖在将要形成栅电极的区域中的薄膜CG。
参照图16，在存储单元区MCR中，通过使用光致抗蚀剂PHR的图案的典型蚀刻，从没有覆盖光致抗蚀剂PHR的区域去除了存储器栅电极MG和层叠绝缘膜ONI。通过使用灰化等方法去除光致抗蚀剂PHR，存储栅电极MG保留在源极区MS所处于的控制栅电极CG的一侧。层叠绝缘膜ONI形成为存储栅极绝缘膜ONI，该存储栅极绝缘膜ONI从介于剩余的存储栅电极MG与处于紧接其下方的半导体衬底SUB之间的区域，以连接的方式延伸到介于控制栅电极CG与存储栅电极MG之间的区域。也就是说，在沿着半导体衬底SUB主表面方向上延伸的存储栅极绝缘ONI在控制栅电极CG的最下面部分(靠近半导体衬底SUB的下部)从该方向弯曲了90°，以在沿着控制栅电极CG的侧表面的方向上延伸。
在外围电路区域PPR中，通过使用光致抗蚀剂PHR的图案的典型蚀刻，薄膜CG被形成为栅电极GE，处于紧接其下方的绝缘膜GI被形成为栅极绝缘膜GI。在除了上述区域之外的区域中，薄膜CG和绝缘膜GI整体去除，并且薄膜CG上的绝缘膜ONI也被去除。
参照图17，在存储单元区MCR中，在与图15步骤中相同的位置，使用典型的光刻技术，光致抗蚀剂PHR被形成为图案，即，以便覆盖源极区MS1和存储栅电极MG(和每个控制栅电极CG的一部分)。然后，在此状态下，使用典型的离子注入技术，n型杂质被注入到半导体衬底SUB的主表面S1中的、处于控制栅电极CG和存储栅电极MG的与源极区MS所处于的一侧相反一侧的部分(控制栅电极CG的外部)。n型杂质被注入到其中的区域与图5的步骤中形成的杂质区域MV大致上是相同的区域。
在该处理中，按照使用控制栅电极CG作为掩膜的自对准技术，杂质区MV变成形成于主表面S1中的漏极区MD。注意，这里进行的离子注入也可以在与半导体衬底SUB的主表面S1倾斜的方向上进行。
需要注意的是，在外围电路区PPR，使用典型的离子注入技术，n型杂质被注入到在栅电极GE两侧的半导体衬底SUB的主表面S1中。通过使用栅电极GE作为掩膜的自对准技术，源极区MS1和漏极区MD1被形成在图中所示的位置上。
参照图18，在图17步骤中的光致抗蚀剂PHR通过灰化等方法除去。在这种状态下，氮化硅膜或包括氧化硅膜和氮化硅膜的叠层结构被形成，并且通过典型的各向异性干法蚀刻被背向蚀刻。其结果是，在上述存储单元区MCR，侧壁绝缘膜SW被形成为邻接于控制栅电极CG和存储栅电极MG(以便与侧表面接触)。
侧壁绝缘膜SW具有随着与电极CG和MG的距离增大而更薄的形状。这里，为了方便起见，被形成为邻接于控制栅电极CG的(在最终将形成漏极区MD的一侧的)侧壁绝缘膜SW被称为漏极侧侧壁绝缘膜，并且被形成为(在源极区MS所处于的一侧)邻接于存储栅电极MG的侧壁绝缘膜SW被称为源极侧侧壁绝缘膜。
接着，在存储单元区MCR中，使用典型的光刻技术，光致抗蚀剂PHR在与图17步骤中相同的位置再次被形成为图案，即，以覆盖源极区MS1和存储栅电极MG(和每个控制栅电极CG的一部分)。然后，在此状态下，使用典型的离子注入技术，n型杂质被注入到半导体衬底SUB的主表面S1中的、处于控制栅电极CG和存储栅电极MG的与源极区MS所处于一侧相反的一侧的部分(控制栅电极CG的外部)。
此时，按照使用漏极侧侧壁绝缘膜SW作为掩膜的自对准技术，杂质被额外地注入到主表面S1的当从漏极侧侧壁绝缘膜SW看时位于图17步骤形成的漏极区MD外部的区域中，即，注入到杂质区MV的中间部分。
需要注意的是，在这里，注入n型杂质，以便形成具有相比在图17步骤中形成的杂质区域更高的杂质浓度以及更深的结深度的杂质区域。其结果是，在图18的步骤中受到离子注入的区域被形成为分别作为第二漏极区的较高浓度漏极区MD2。另一方面，较高浓度漏极区MD2的两端侧的区域(接近控制栅电极CG的区域)被形成为分别作为第一漏极区的较低浓度漏极区MD1，该区域基本上与杂质区MV部分重叠，并且仅在图17的步骤中已被注入了n型杂质。
即，在横向方向上观察时，在杂质区MV的两个端部的、在图18步骤中没有额外注入杂质的区域(接近控制栅电极CG的区域)被形成为分别作为第一漏极区较低浓度漏极区MD1。另一方面，在图18步骤中将杂质额外注入到杂质区MV的中间部分，以形成分别作为第二漏极区的较高浓度漏极区MD2，该第二漏极区具有比第一漏极区更高的n型杂质浓度。较低浓度漏极区MD1使用控制栅电极CG作为掩膜来形成于主表面S1。较高浓度漏极区MD2使用漏极侧侧壁绝缘膜SW作为掩膜来形成于主表面S1。
当在纵向方向上观察时，在图18步骤中，上部漏极区MD2a(第二漏极区)使用漏极侧侧壁绝缘膜SW作为掩膜形成于主表面S1，以使得较高浓度漏极区MD2重叠于杂质区MV。同样地，使用漏极侧侧壁绝缘膜SW作为掩膜，下部漏极区MD2b(第一漏极区)被形成为与上部漏极区MD2a的下表面接触。这样就形成了分别作为漏极区MD2a和MD2b的组合的较高浓度漏极区MD2。
每个作为第二漏极区的上部漏极区MD2a具有比每个作为第一漏极区的下部漏极区MD2b更高的n型杂质浓度，因为原本存在的杂质区MV的n型杂质浓度被添加到图18步骤中注入的n型杂质浓度中。
这样就形成了漏极区MD，包括较低浓度漏极区MD1和较高浓度漏极区MD2(包括上部漏极区MD2a和下部漏极区MD2b)。
在外围电路区PPR中，以与在存储单元区MCR中相同的方式，使用被形成为覆盖栅电极GE侧表面的侧壁绝缘膜SW作为掩膜，按照使用典型的离子注入技术的自对准技术，形成较高浓度源极区MS2和较高浓度漏极区MD2。在较高浓度源极区MS2和较高浓度漏极区MD2中的、与在图17步骤中形成的源极区MS1和漏极区MD1重叠的区域，分别充当上部源极区MS2a和上部漏极区MD2a，其他区域充当下部源极区MS2b和下部漏极区MD2b。另一方面，位于较高浓度源极区MS2和较高浓度漏极区MD2的两端侧的、仅在图17步骤中被注入杂质的区域被形成为较低浓度源极区MS1和较低浓度漏极区MD1。
在上述各步骤之后，光致抗蚀剂PHR的图案通过灰化等方法去除，并进行如形成层间绝缘膜的常见的后处理，从而形成具有MONOS闪存的半导体器件。
接下来，将给出对实施例的功能/作用的说明。首先，参考图19A和19B中比较例的配置和图20A和20B中实施例的配置，来说明每一个MONOS闪存的写操作和擦除操作。
参考图19A，比较例的MONOS闪存包括含有n型杂质的控制栅电极CG、和包含n型杂质的n型存储栅电极NMG。存储栅极绝缘膜ONI具有这样的配置，在该配置中包括氧化硅膜的第一绝缘膜O1、包括氮化硅膜的第二绝缘膜NI、和包括氧化硅膜(不含氮)的第三绝缘膜O2按该顺序层叠。源极区MS和漏极区MD以本实施例中相同方式包含n型杂质。
在对比较例的MONOS闪存进行数据写操作期间，电压+Vcg1A被施加到控制栅电极CG，电压+Vmg1A被施加到n型存储栅电极NMG，电压+Vd1A施加到漏极区MD和电压+Vs1A被施加到源极区MS。每个电压均具有正值，且+Vs1A比+Vd1A更高。
此时，从漏极区MD提供到半导体衬底SUB内的电子(由圈住的“-”表示)从半导体衬底SUB侧穿过紧接在n型存储栅电极NMG下方的第一绝缘膜O1，以被注入到第二绝缘膜NI。被注入到第二绝缘膜NI的电子被第二绝缘膜NI中的陷阱能级捕获。其结果，该存储晶体管的阈值电压增加。
参考图19B，根据BTBT(Band-To-band Tunneling，带带隧穿)的热空穴注入擦除方法，数据被从比较例的MONOS闪存中擦除。具体而言，电压Vcg1B被施加到控制栅电极CG，电压-Vmg1B被施加到n型存储栅电极NMG，电压Vd1B被施加到漏极区MD以及电压Vs1B被施加到源极区。这里通常假定电压Vcg1B和Vd1B分别是0V，电压-Vmg1B具有负值，且电压Vs1B具有正值。此时，由BTBT(带带隧穿现象)产生的空穴(由圈住的“+”表示)从源极区MS被提供到半导体衬底SUB中，并且从半导体衬底SUB进一步穿过紧接在n型存储栅电极NMG下方的第一绝缘膜O1，以注入到第二绝缘膜NI。其结果，存储晶体管的阈值电压降低。
因此，在如同比较例中那样的包括n型存储栅电极NMG的n型MONOS闪存中，在每个数据写操作和数据擦除操作期间，电子或空穴穿过位于存储栅电极NMG下方的第一绝缘膜O1。其结果，当进行重写操作次数增加时，第一绝缘膜O1的退化可能变得明显，以至于可能影响重写性能和可靠性(第二绝缘膜NI保持电荷的功能)。
另外，在比较例的n型MONOS闪存中，当数据将被写入时，正电压被施加到n型存储栅电极NMG，而当数据要被擦除时，负电压被施加到n型存储栅电极NMG。因此，两种类型的电源电路需要作为外围电路，以提高了电源电路在整个半导体器件中占据的面积。这会导致需要相应地降低包括闪存等的闪存模块占据的面积，或减少由形成其他外围电路的元件所占据的面积。
参考图20A，本实施例的MONOS闪存与图19A和19B中比较例的MONOS闪存的不同之处在于存储栅电极为含有p型杂质的p型存储栅电极PMG。
当数据被写入到该实施例的MONOS闪存时，以与在比较例的MONOS闪存中相同的方式，电压+Vcg1A被施加到控制栅电极CG，电压+Vmg1A被施加到p型的存储栅电极PMG，电压+Vd1A被施加到漏极区MD，电压+Vs1A被施加到源极区MS。这些值与图19A所示的单个值相同。在这种方式下，以与上述比较例中相同的方式，电子穿过第一绝缘膜O1以被注入到第二绝缘膜NI1。
参考图20B中，当数据被从本实施例的MONOS闪存中擦除时，电压Vcg2B被施加到控制栅电极CG，电压+Vmg2B被施加到p型存储栅电极PMG，电压Vd2B被施加到漏极区MD，电压Vs2B被施加到源极区。这里通常假定每个电压Vcg2B、Bd2B和Vs2B为0V，电压+Vmg2B具有正值，并且比数据写入操作期间的电压+Vmg1A更高。
此时，从p型存储栅电极MG产生的空穴穿过紧接在其下方的第三绝缘膜以被注入到第二绝缘膜NI。因此，在数据擦除操作期间，每个电子和空穴注入到第二绝缘膜的NI而不穿过第一绝缘膜O1。因此，在本实施例中，相比于上述比较例，能够减少电子或空穴穿过第一绝缘膜O1的次数，并抑制第一绝缘膜O1的退化。这可以提高重写性能(重写操作可以被执行的次数)和可靠性。
另外，在本实施例中，在每个数据写操作和数据擦除操作期间，正电压(+Vmg1A或+Vmg2B)被施加到p型存储栅电极PMG。因此，可以消除用于从外围电路施加负电压的电源电路并且节省在半导体器件中的空间，如每个元件所占据的区域。
如接下来图20A和20B所示，本实施例中的存储栅极绝缘膜ONI优选形成为氧氮化硅膜ON2，其中在最上层的第三绝缘膜中含有氮。相比在第三绝缘膜形成为氧化硅膜O2而不含有氮的情况(例如在图19A和19B中)，这使得更容易从p型存储栅电极PMG向第三绝缘膜ON2中注入空穴。
参考图21A所示，当n型存储栅电极NMG被使用时，空穴(图中的圆圈)只能从半导体衬底SUB被供给到第二绝缘膜NI中(如图中箭头所示)。另一方面，如图21B所示，当p型存储栅电极PMG被使用时，通过施加正电压到p型存储栅电极MG，空穴可以从p型存储栅电极PMG通过第三绝缘膜提供到第二绝缘膜NI中。
参考图21B，通过使第三绝缘膜ON2含有氮，第三绝缘膜对空穴的势垒被降低到比当第三绝缘膜中不包含氮时的第三绝缘膜对空穴的势垒(由图21B中虚线示出)更低。这使得空穴更容易穿过含氮的第三绝缘膜ON2。
如上面提到的氮氧化硅膜，第三绝缘膜ON2是由所谓ISSG氧化法形成，该ISSG氧化法是一种CVD法。由此形成的第三绝缘膜ON2具有劣于由例如热氧化法形成的氧化硅膜(不含氮)的绝缘性能，但可以以比热氧化膜更低的成本形成。不同于例如比较例中的第三绝缘膜O2，本实施例中的第三绝缘膜ON2不要求具有可相比于比较例中的第三绝缘膜O2的高绝缘性能，因为空穴穿过其中。因此，通过使用上述方法形成含有氮的氧氮化硅膜，可以用低成本形成满足操作需求的存储栅电极绝缘膜。
另外，在本实施例中，源极区包括分别作为第一源极区的较低浓度源极区MS1和作为第二源极区的较高浓度源极区MS2，该第二源极区具有高于每个较低浓度源极区MS1的n型杂质浓度。因此，相比仅较低浓度源极区MS1被提供为源极区的情况，整个源极区的电阻可以降低，因此，源极-漏极电阻也可以降低。此外，由于较高浓度源极区MS2形成于位于源极区和漏极区之间的、相对靠近主表面S1并且有电子等横向穿过的区域，所以电子等能够更容易地穿过。因此，MONOS闪存的驱动能力可以提高。
每个作为第一源极区的较低浓度源极区MS1位于紧接在源极侧侧壁绝缘膜SW的下方，作为第二源极区的较高浓度源极区MS2位于源极侧侧壁绝缘膜SW的外部。因此，形成源极区MS以使得在沿半导体衬底SUB的主表面的横向方向上，源极区MS的中间部分比其两端部分杂质浓度更高且电阻更低。这可以获得减小源极区中电场的效果。此外，电阻在如源极区的区域以及源极区和漏极区之间的区域中可以减小，以能够增强MONOS闪存的驱动能力。
在本实施例的制造半导体器件的方法中，在使用虚拟栅极电极DMG形成源极区MS并去除虚拟栅电极DMG后，形成正式的存储栅电极MG并在存储栅电极MG被覆盖的状态下形成漏极区MD。其结果，能够形成具有高杂质浓度的源极区MS，而不损害每个存储栅电极MG的高的p型杂质浓度。
在本实施例中，在使用虚拟栅电极DMG作为掩膜形成分别作为第一源极区的较低浓度源极区MS1后，虚拟源极侧侧壁绝缘膜DSW形成于虚拟栅电极DMG的源极区所处于的一侧，以邻接到虚拟栅极电极DMG。然后，使用虚拟源极侧侧壁绝缘膜DSW作为掩膜，形成作为第二源极区的较高浓度源极区MS2。因此，形成源极区MS，以使得在沿半导体衬底SUB主表面的横向方向上，源极区MS的中间部分比其两端部分杂质浓度更高且电阻更低。这可以获得减小源极区中电场的效果。
需要注意的是，在上述说明中，当形成较高浓度源极区MS2，该较高浓度源极区MS2具有小于每个较低浓度源极区MS1的横向宽度，则虚拟源极侧侧壁绝缘膜DSW被形成为掩膜以用于自对准技术。然而，如果按例如在图13步骤倾斜地进行离子注入，以注入离子到预定区域中，则较高浓度源极区MS2可以被形成而不必形成虚拟源极侧侧壁绝缘膜DSW作为掩膜，该较高浓度源极区MS2占据着与在图10步骤中形成的较高浓度源极区MS2占据区域的相同的区域，。
另外，在本实施例中，每个漏极区包含作为第一漏极区的较低浓度漏极区MD1和作为第二漏极区的较高浓度漏极区MD2，该较高浓度漏极区MD2具有高于较低浓度漏极区MD1的n型杂质浓度。因此，相比于仅较低浓度漏极区MD1被提供为漏极区的情况，整个漏极区的电阻可以降低，因此，源极-漏极电阻也可以降低。此外，由于较高浓度漏极区MD2形成于位于源极区和漏极区之间的区域，并且相对靠近电子等横向穿过的主表面S1，所以电子等能够更容易地穿过。因此，MONOS闪存的驱动能力可以提高。
作为第一漏极区的较低浓度漏极区MD1紧接地位于漏极侧侧壁绝缘膜SW的下方，作为第二漏极区的较高浓度漏极区MD2位于漏极侧侧壁绝缘膜SW的外部。因此，形成漏极区MD以使得在沿半导体衬底SUB的主表面的横向方向上，漏极区MD的中间部分比其两端部分杂质浓度更高且电阻更低。这能够获得减小漏极区电场的效果。
在与半导体衬底SUB主表面交叉的垂直方向，源极区MS也包括作为第一源极区的下部源极区MS2b和作为第二源极区的上部源极区MS2a，该上部源极区MS2a与下部源极区MS2b的上表面接触并且具有高于下部源极区MS2b的n型杂质浓度。每个漏极区MD也包括作为第一漏极区的下部漏极区MD2b和作为第二漏极区的上部漏极区MD2b，该上部漏极区MD2b与下部漏极区MD2b的上表面接触并且具有高于下部漏极区MD2b的n型杂质浓度。因此，在垂直方向上，杂质浓度也可以增加，以使整个源极区的电阻减少，并能够增加MONOS闪存的驱动能力。
作为在垂直方向上的第一源极区和第二源极区的下部源极区MS2b和上部源极区MS2a使用虚拟源极侧侧壁绝缘膜DSW作为掩膜形成。另一方面，分别作为第三源极区的较低浓度源极区MS1使用虚拟栅电极DMG作为掩膜形成。因此，在垂直方向上，杂质浓度好可以增加，以使在整个源极区的电阻减少，并能够增加MONOS闪存的驱动能力。
难以在形成例如分别具有p型杂质的存储栅电极MG之后，形成包括两个具有不同浓度的杂质区的源极区。下面将给出说明。
例如，当在形成p型存储栅电极MG之后，在存储栅电极MG所处于的一侧的源极区被形成以使得源极区具有浓度梯度时，用作源极区的较高浓度n型杂质区使用典型的离子注入技术来引入。在这个时候，如果在不形成光致抗蚀剂PHR等并使用它覆盖p型存储栅电极MG的情况下执行离子注入，则n型杂质会被大量注入到每个p型存储栅电极MG中，导致存储栅电极MG的p型杂质浓度降低的问题。此外，由于存储栅电极MG非常薄，所以在离子注入期间，杂质可能会无意中注入穿过存储栅电极MG并到达半导体衬底SUB的内部。
然而，当用于源极区的n型杂质注入到邻接存储栅电极MG的区域(位于存储栅电极MG的外部)，即使它试图形成光致抗蚀剂PHR为图案，以使用它覆盖存储栅电极MG，也难以形成光致抗蚀剂PHR为图案以使得其端部基本与存储栅电极MG的端部重合。这是因为每个存储栅电极MG的最上表面是倾斜的，以使得其外部的厚度小于其内部。
因此，当光致抗蚀剂PHR被形成为覆盖存储栅电极MG上表面的图案，光致抗蚀剂PHR需要被形成为图案以使得其端部位于横向远离存储栅电极MG外端部的位置(其末端部分不紧接地位于存储栅电极MG上方)。在这种情况下，很难在外部邻接于每个存储栅电极MG的位置，利用光致抗蚀剂PHR的这种图案，通过离子注入形成杂质区。
针对上面给出的每个原因，在实施例中，虚拟栅电极DMG首先被形成为分别作为虚拟的存储栅电极，并且，按照使用该虚拟栅极电极DMG的自对准技术，形成源极区MS(例如，作为其至少一部分的源极区MS2)。在源极区MS形成之后，虚拟栅电极DMG被去除并形成存储栅电极MG。在存储栅电极MG(以及形成有源极区MS的区域)被光致抗蚀剂PHR的图案覆盖的状态下，漏极区MD形成。
因此，在源极区MS形成时，虚拟栅电极DMG被使用并且存储栅电极尚未形成。因此，有可能形成较高浓度源极区MS，而不用关心将n型杂质会注入到p型存储栅电极。当漏极区MD形成，存储栅电极MG形成。然而，处理是在存储栅电极MG被光致抗蚀剂PHR的图案覆盖(以使得源极区MS被包括在其中，即，光致抗蚀剂PHR的端部不与存储栅电极MG的端部重合)的状态下进行的。这可以减少杂质注入到存储栅电极MG中的可能性。
其中(在存储栅电极MG形成之前)使用虚拟栅电极DMG形成源极区MS的制造方法作为用于形成该实施例的MONOS闪存的方法是有用的。
在上面给出的说明中，存储栅电极MG分别形成为含有p型杂质的多晶硅薄膜(半导体层)，但存储栅电极MG不限于此。同样的效果可以使用具有存储栅电极MG的闪存实现，该存储栅电极MG分别形成为含有n型杂质的多晶硅薄膜或者形成为既不包含n型杂质也不包含p型杂质的多晶硅薄膜。
虽然由本发明人实现的本发明已基于其实施例在上面描述，但本发明并不限于上述实施例。应当理解，在不脱离其主旨的范围内，本发明可以进行各种变化和修改。

Claims (18)

1.一种半导体器件，包括：
半导体衬底，具有主表面；
第一栅电极，形成于所述主表面上；
第二栅电极，被形成为在所述主表面上邻接所述第一栅电极；
绝缘膜，从介于所述第二栅电极与所述半导体衬底之间的区域，以连续的关系延伸到介于所述第一栅电极与所述第二栅电极之间的区域；以及
一对源极区与漏极区，形成于所述主表面上，以使得至少紧接在所述第一栅电极下方的沟道区介于该源极区与漏极区之间，
其中，所述第一栅电极由包含第一导电类型杂质的半导体层形成，
其中，所述第二栅电极由包含第二导电类型杂质的半导体层形成，
其中，所述源极区和所述漏极区的每一个包含第一导电类型杂质，并且
其中，所述源极区包括第一源极区、以及具有比所述第一源极区更高的第一导电类型杂质浓度的第二源极区。
2.根据权利要求1所述的半导体器件，其特征在于，
其中，所述第一导电类型为n型，并且所述第二导电类型为p型。
3.根据权利要求1所述的半导体器件，其特征在于，
其中，所述绝缘膜包括：
第一绝缘膜，包括氧化硅膜；
第二绝缘膜，包括氮化硅膜，并且覆盖所述第一绝缘膜的上表面；以及
第三绝缘膜，包括氧化硅膜，并且覆盖所述第二绝缘膜的上表面。
4.根据权利要求3所述的半导体器件，其特征在于，
其中，所述第三绝缘膜包含氮。
5.根据权利要求1所述的半导体器件，其特征在于，
其中所述漏极区包括：
第一漏极区；以及
第二漏极区，具有比所述第一漏极区更低的第一导电类型杂质浓度。
6.根据权利要求1所述的半导体器件，其特征在于，还包括：
源极侧侧壁绝缘膜，形成于所述第二栅电极的、所述源极区所处于的一侧，以邻接于所述第二栅电极，
其中，所述第一源极区紧接地位于所述源极侧侧壁绝缘膜下方，并且
其中，所述第二源极区位于所述源极侧侧壁绝缘膜的外部。
7.根据权利要求5所述的半导体器件，其特征在于，还包括：
漏极侧侧壁绝缘膜，形成于所述第一栅电极的、所述漏极区所处于的一侧，以邻接于所述第一栅电极，
其中，所述第一漏极区紧接地位于所述漏极侧侧壁绝缘膜下方，并且
其中，所述第二漏极区位于所述漏极侧侧壁绝缘膜的外部。
8.根据权利要求1所述的半导体器件，其特征在于，
其中，所述第二源极区位于所述第二栅电极的外部，并且
其中，所述第一源极区被定位成与所述第二源极区的下表面相接触。
9.根据权利要求5所述的半导体器件，其特征在于，
其中，所述第二漏极区位于所述第一栅电极的外部，并且
其中，所述第一漏极区被定位成与所述第二漏极区的下表面相接触。
10.一种制造半导体器件的方法，包括以下步骤：
提供具有主表面的半导体衬底；
在所述主表面上，形成第一栅电极、以及邻接于所述第一栅电极的虚拟栅电极；
使用所述虚拟栅电极作为掩模，在主表面中形成源极区；
去除所述虚拟栅电极；
在去除所述虚拟栅电极之后，在所述主表面上，形成邻接于所述第一栅电极的第二栅电极；并且
在所述第二栅电极被覆盖的状态下，在所述主表面的一部分中形成漏极区，该部分处于所述第一栅电极和所述第二栅电极的、与所述源极区所处于的一侧相反的一侧，
其中，在形成所述第一栅电极的步骤中，第一导电类型杂质被引入到旨在充当所述第一栅电极的半导体膜中，
其中，在形成所述第二栅电极的步骤中，第二导电类型杂质被引入到旨在充当所述第二栅电极的半导体膜中，
其中，在形成所述源极区和所述漏极区的步骤中，第一导电类型杂质被注入到所述半导体衬底中，并且
其中，形成所述源极区的步骤包括以下步骤：
形成第一源极区；以及
形成具有比所述第一源极区更高的第一导电类型杂质浓度的第二源极区。
11.根据权利要求10所述的制造半导体器件的方法，其特征在于，
其中，所述第一导电类型为n型，并且所述第二导电类型为p型。
12.根据权利要求10所述的制造半导体器件的方法，其特征在于，还包括以下步骤：
形成绝缘膜，该绝缘膜从介于所述第二栅电极与所述半导体衬底之间的区域，以连续的关系延伸到介于所述第一栅电极与所述第二栅电极之间的区域，
其中，所述绝缘膜包括：
第一绝缘膜，包括氧化硅膜；
第二绝缘膜，包括氮化硅膜，并且覆盖所述第一绝缘膜的上表面；以及
第三绝缘膜，包括氧化硅膜，并且覆盖所述第二绝缘膜的上表面。
13.根据权利要求12所述的制造半导体器件的方法，其特征在于，
其中，所述第三绝缘膜含有氮。
14.根据权利要求10所述的制造半导体器件的方法，其特征在于，
其中，形成所述漏极区的步骤包括以下步骤：
形成第一漏极区；以及
形成具有比所述第一漏极区更高的第一导电类型杂质浓度的第二漏极区。
15.根据权利要求10所述的制造半导体器件的方法，其特征在于，还包括以下步骤：
在所述虚拟栅电极的、所述源极区所处于的一侧，形成虚拟源极侧侧壁绝缘膜，以使得所述虚拟源极侧侧壁绝缘膜邻接于所述虚拟栅电极，
其中，在形成所述第一源极区的步骤中，使用所述虚拟栅电极作为掩模，在所述主表面中形成所述第一源极区，并且
其中，在形成所述第二源极区的步骤中，使用所述虚拟源极侧侧壁绝缘膜作为掩模，在所述主表面中形成所述第二源极区。
16.根据权利要求14所述的制造半导体器件的方法，其特征在于，还包括以下步骤：
在所述第一栅电极的、所述漏极区所处于的一侧，形成漏极侧侧壁绝缘膜，以使得所述漏极侧侧壁绝缘膜邻接于所述第一栅电极，
其中，在形成所述第一漏极区的步骤中，使用所述第一栅电极作为掩模，在所述主表面中形成所述第一漏极区，并且
其中，在形成所述第二漏极区的步骤中，使用所述漏极侧侧壁绝缘膜作为掩模，在所述主表面中形成所述第二漏极区。
17.根据权利要求14所述的制造半导体器件的方法，其特征在于，还包括以下步骤：
在所述第一栅电极的、所述漏极区所处于的一侧，形成漏极侧侧壁绝缘膜，以使得所述漏极侧侧壁绝缘膜邻接于所述第一栅电极，
其中，在形成所述第二漏极区的步骤中，使用所述漏极侧侧壁绝缘膜作为掩模，所述第二漏极区形成于所述主表面的、处于所述第一栅电极外部的部分，并且
其中，在形成所述第一漏极区的步骤中，使用所述漏极侧侧壁绝缘膜作为掩模，所述第一漏极区被形成为与所述第二漏极区的下表面接触。
18.根据权利要求10所述的制造半导体器件的方法，其特征在于，还包括以下步骤：
在所述虚拟栅电极的、所述源极区所处于的一侧，形成虚拟源极侧侧壁绝缘膜，以使得所述虚拟源极侧侧壁绝缘膜邻接于所述虚拟栅电极，
其中，在形成所述第二源极区的步骤中，使用所述虚拟源极侧侧壁绝缘膜作为掩模，在所述主表面中形成所述第二源极区，
其中，在形成所述第一源极区的步骤中，使用所述虚拟源极侧侧壁绝缘膜作为掩模，所述第一源极区被形成为与所述第二源极区的下表面接触，
其中，形成所述源极区的步骤还包括以下步骤：
形成除了所述第一源极区和所述第二源极区以外的第三源极区，以及
其中，在形成所述第三源极区的步骤中，使用所述虚拟栅电极作为掩模，在所述主表面中形成所述第三源极区。
CN201410317360.4A 2013-07-05 2014-07-04 半导体器件及其制造方法 Pending CN104282695A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013141637A JP2015015384A (ja) 2013-07-05 2013-07-05 半導体装置およびその製造方法
JP2013-141637 2013-07-05

Publications (1)

Publication Number Publication Date
CN104282695A true CN104282695A (zh) 2015-01-14

Family

ID=52132206

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410317360.4A Pending CN104282695A (zh) 2013-07-05 2014-07-04 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US20150008507A1 (zh)
JP (1) JP2015015384A (zh)
CN (1) CN104282695A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6501588B2 (ja) * 2015-03-30 2019-04-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101373775A (zh) * 2007-08-24 2009-02-25 株式会社瑞萨科技 半导体存储器件及其制造方法
US20120132978A1 (en) * 2010-11-25 2012-05-31 Renesas Electronics Corporation Semiconductor device and manufacturing method of semiconductor device
CN103035650A (zh) * 2011-10-04 2013-04-10 瑞萨电子株式会社 半导体装置以及半导体装置的制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986903A (en) * 1974-03-13 1976-10-19 Intel Corporation Mosfet transistor and method of fabrication
US5091763A (en) * 1990-12-19 1992-02-25 Intel Corporation Self-aligned overlap MOSFET and method of fabrication
JP2836515B2 (ja) * 1994-12-21 1998-12-14 日本電気株式会社 半導体装置の製造方法
JP3714995B2 (ja) * 1995-07-05 2005-11-09 シャープ株式会社 半導体装置
US5719425A (en) * 1996-01-31 1998-02-17 Micron Technology, Inc. Multiple implant lightly doped drain (MILDD) field effect transistor
JP2000188380A (ja) * 1998-12-21 2000-07-04 Fujitsu Ltd 半導体装置及びその製造方法
JP2002270799A (ja) * 2001-03-09 2002-09-20 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2003197751A (ja) * 2001-12-25 2003-07-11 Mitsubishi Electric Corp 半導体装置及び半導体記憶装置の検査方法
US6830966B2 (en) * 2002-06-12 2004-12-14 Chartered Semiconductor Manufacturing Ltd. Fully silicided NMOS device for electrostatic discharge protection
JP2004186452A (ja) * 2002-12-04 2004-07-02 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP5161494B2 (ja) * 2007-02-01 2013-03-13 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5149539B2 (ja) * 2007-05-21 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
US20110001179A1 (en) * 2009-07-03 2011-01-06 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
JP2013077805A (ja) * 2011-09-16 2013-04-25 Hitachi Kokusai Electric Inc 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101373775A (zh) * 2007-08-24 2009-02-25 株式会社瑞萨科技 半导体存储器件及其制造方法
US20120132978A1 (en) * 2010-11-25 2012-05-31 Renesas Electronics Corporation Semiconductor device and manufacturing method of semiconductor device
CN103035650A (zh) * 2011-10-04 2013-04-10 瑞萨电子株式会社 半导体装置以及半导体装置的制造方法

Also Published As

Publication number Publication date
US20150008507A1 (en) 2015-01-08
JP2015015384A (ja) 2015-01-22

Similar Documents

Publication Publication Date Title
JP5007017B2 (ja) 半導体装置の製造方法
US8981453B2 (en) Nonvolatile memory device and method for fabricating the same
JP5142494B2 (ja) 半導体装置の製造方法
US8193577B2 (en) Nonvolatile semiconductor memory device
US8482053B2 (en) Nonvolatile semiconductor memory device with high-K insulating film
JP2010183022A (ja) 半導体装置およびその製造方法
KR20140095986A (ko) 반도체 장치의 제조 방법
JP2000004014A (ja) 半導体集積回路装置およびその製造方法
JP2004165553A (ja) 半導体記憶装置
JP2010282987A (ja) 半導体装置およびその製造方法
CN106024797B (zh) 半导体器件及其制造方法
US7994012B2 (en) Semiconductor device and a method of manufacturing the same
JP5519154B2 (ja) 半導体装置
JP4854955B2 (ja) 半導体装置及びその製造方法
TW200816397A (en) Flash memory device with single-poly structure and method for manufacturing the same
JP5014591B2 (ja) 半導体装置及びその製造方法
US8779498B2 (en) Nonvolatile semiconductor memory device
CN104282695A (zh) 半导体器件及其制造方法
JP5351274B2 (ja) 不揮発性半導体記憶装置
JP2011096772A (ja) 半導体装置およびその製造方法
US8138044B2 (en) Method for manufacturing semiconductor flash memory and flash memory cell
JP2006080567A (ja) 半導体集積回路装置およびその製造方法
JP2001267435A (ja) 半導体集積回路装置
TWI597784B (zh) 記憶胞、非揮發性半導體記憶裝置及記憶胞之寫入方法
JPWO2003003473A1 (ja) 不揮発性半導体記憶素子及び半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150114

WD01 Invention patent application deemed withdrawn after publication