KR20140095986A - 반도체 장치의 제조 방법 - Google Patents

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고조 가따야마
겐이찌로 소노다
다쯔야 구니끼요
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 보다 신뢰성이 높은 메모리 셀을 갖는 반도체 장치의 제조 방법을 제공한다. 메모리 셀 형성 영역의 제1 및 제2 적층 구조(PE1, PE2)가, 주변 트랜지스터 형성 영역의 제3 적층 구조(PE3)의 높이보다도 높아지도록 형성된 후, 이들을 덮도록 층간 절연층(II)이 형성되어, 연마된다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히, 복수의 게이트를 포함하는 메모리 셀을 갖는 반도체 장치의 제조 방법에 관한 것이다.
플래시 메모리나 CPU(Central Processing Unit)를 내장하는 반도체 장치로서, 예를 들면 마이크로컴퓨터(Microcomputer)가 생각된다. 예를 들면 플래시 메모리에는, 전원을 꺼도 기록 정보가 남는 소자인 비휘발성 메모리가 사용되는 것이 바람직하다. 비휘발성 메모리와 논리용 반도체 장치를 동일한 반도체 기판 상에 혼재됨으로써, 고기능을 갖는 마이크로컴퓨터를 형성할 수 있다. 비휘발성 메모리와 논리용 반도체 장치가 배치된 그 마이크로컴퓨터는, 산업용 기계, 가전 제품, 자동차 탑재 장치 등에 널리 이용되고 있다.
일반적으로 마이크로컴퓨터에 포함되는 비휘발성 메모리는, 그 마이크로컴퓨터가 필요로 하는 프로그램을 저장하고, 수시로 읽어내어 사용한다. 이로 인해 비휘발성 메모리와 논리용 반도체 장치가 혼재된 마이크로컴퓨터가 사용되는 것이 바람직하다. 이와 같은 논리용 반도체 장치와의 혼재에 적합한 비휘발성 메모리의 메모리 셀 구조로서는, 제어용 MIS(Metal Insulator Semiconductor) 트랜지스터와 기억용 MIS 트랜지스터가 일체로서 형성된 스플리트 게이트 구조의 메모리 셀을 들 수 있다.
스플리트 게이트 구조의 메모리 셀 중, 기억용 MIS 트랜지스터에 MONOS(Metal Oxide Nitride Oxide Silicon)를 이용한 MONOS형 메모리 셀이, 예를 들면 일본 특허 출원 공개 제2011-29631호 공보(특허문헌 1)에 개시되어 있다.
한편, 최근에의 MIS 트랜지스터의 게이트 절연막의 박막화의 한계에 수반하여, 게이트 절연막으로서 고유전율 절연막(소위 High-k막)을 이용하고, 게이트 전극을 금속막으로 한 구조가, 예를 들면 일본 특허 출원 공개 제2011-49282호 공보(특허문헌 2)에 개시되어 있다.
또한, MONOS형 메모리 셀 중, 기억용 MIS 트랜지스터를, 제어용 MIS 트랜지스터의 측벽부에 형성된 구조가, 예를 들면 일본 특허 출원 공개 제2010-282987호 공보(특허문헌 3)에 개시되어 있다.
일본 특허 출원 공개 제2011-29631호 공보 일본 특허 출원 공개 제2011-49282호 공보 일본 특허 출원 공개 제2010-282987호 공보
MONOS형 메모리 셀의 주위에는, 메모리 셀의 제어나 메모리 셀과 접속되는 마이크로 콘트롤러 등의, 주변 회로용의 MIS 트랜지스터가 형성되어 있다. 주변 회로용 MIS 트랜지스터를 고성능화하므로, 게이트 절연막을 고유전율 절연막으로 하고 게이트 전극을 금속막으로 한 경우, 특허문헌 2에 개시되는 바와 같이, 게이트 라스트 프로세스를 적용할 필요가 있다.
게이트 라스트 프로세스에서는, 일단, 다결정 실리콘으로 더미의 게이트 전극을 형성하고, 게이트 전극에 접하는 측벽 구조를 형성 후, 더미의 게이트 전극을 제거한다. 그리고, 제거한 부분에, 고유전율 절연막과, 금속막을 매립함으로써, 게이트 구조를 형성한다.
한편, 특허문헌 3에 개시하는 MONOS형 메모리 셀의 기억용 MIS 트랜지스터는 제어용 MIS 트랜지스터의 측벽에 형성되어 있고, 더미의 게이트 전극을 이용하지 않는 게이트 퍼스트 프로세스에 의해 형성된다.
그로 인해, 특허문헌 3에 개시하는 MONOS형 메모리 셀과, 고유전율 절연막의 게이트 절연막 및 금속 게이트 전극을 갖는 주변 회로용 MIS 트랜지스터를, 모두 형성하고자 하면, 게이트 퍼스트 프로세스와 게이트 라스트 프로세스를 행하게 되어, 공정수가 증가되고, 신뢰성이 저하되어 버린다.
그 밖의 과제와 신규인 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 따르면, 메모리 셀 형성 영역의 제1 및 제2 적층 구조가, 주변 트랜지스터 형성 영역의 제3 적층 구조의 높이보다도 높아지도록 형성된 후, 이들을 덮도록 층간 절연층이 형성되어, 연마된다.
일 실시 형태의 제조 방법에 따르면, 신뢰성이 높은 반도체 장치를 제조할 수 있다.
도 1은 일 실시 형태의 반도체 장치를 구성하는 메모리 셀의 개략 단면도이다.
도 2는 도 1의 메모리 셀과, 그 주변 회로로서의 주변 트랜지스터의 개략 단면도이다.
도 3은 도 1의 메모리 셀의 컨트롤 게이트막 및 메모리 게이트막의 다른 형상을 도시하는 개략 단면도이다.
도 4는 일 실시 형태의 반도체 장치의 제조 방법을 설명하는 흐름도이다.
도 5는 일 실시 형태의 반도체 장치의 제조 방법의 제1 공정을 도시하는 개략 단면도이다.
도 6은 일 실시 형태의 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도이다.
도 7은 일 실시 형태의 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도이다.
도 8은 일 실시 형태의 반도체 장치의 제조 방법의 제4 공정을 도시하는 개략 단면도이다.
도 9는 일 실시 형태의 반도체 장치의 제조 방법의 제5 공정을 도시하는 개략 단면도이다.
도 10은 일 실시 형태의 반도체 장치의 제조 방법의 제6 공정을 도시하는 개략 단면도이다.
도 11은 일 실시 형태의 반도체 장치의 제조 방법의 제7 공정을 도시하는 개략 단면도이다.
도 12는 일 실시 형태의 반도체 장치의 제조 방법의 제8 공정을 도시하는 개략 단면도이다.
도 13은 비교예의 반도체 장치를 구성하는 메모리 셀의 개략 단면도이다.
도 14는 비교예의 반도체 장치의 제조 방법을 설명하는 흐름도이다.
도 15는 비교예의 반도체 장치의 제조 방법의 제1 공정을 도시하는 개략 단면도이다.
도 16은 비교예의 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도이다.
도 17은 비교예의 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도이다.
도 18은 비교예의 반도체 장치의 제조 방법의 제4 공정을 도시하는 개략 단면도이다.
도 19는 비교예의 반도체 장치의 제조 방법의 제5 공정을 도시하는 개략 단면도이다.
도 20은 다른 비교예로서, 도 18의 메모리 셀이 보다 얇게 형성된 형태를 도시하는 개략 단면도이다.
도 21은 도 20의 주변 트랜지스터의 상면이 연마된 형태를 도시하는 개략 단면도이다.
도 22는 제2 실시 형태의 메모리 셀과, 그 주변 회로로서의 주변 트랜지스터의 개략 단면도이다.
도 23은 제3 실시 형태의 메모리 셀의 구성을 부분적으로 확대하여 도시하는 개략 단면도이다.
도 24는 제4 실시 형태의 반도체 웨이퍼의 개략 평면도이다.
도 25는 도 24 중의 점선으로 둘러싸인 영역 XXIV의 구성을 확대하여 도시하는 개략 평면도이다.
도 26은 제4 실시 형태의 메모리 셀과, 그 주변 회로로서의 주변 트랜지스터와, 다이싱 영역의 개략 단면도이다.
도 27은 제4 실시 형태의 반도체 장치의 제조 방법의 일 공정을 도시하는 개략 단면도이다.
이하, 일 실시 형태에 대해서 도면에 기초하여 설명한다.
(제1 실시 형태)
우선 일 실시 형태의 반도체 장치에 포함되는 메모리 셀의 구성에 대해서, 도 1 내지 도 3을 이용해서 설명한다.
도 1을 참조하여, 일 실시 형태의 반도체 장치에는, 메모리 셀로서의 FMONOS형 메모리 셀(FMS)(이하 「메모리 셀(FMS)」이라고 기재함)을 갖고 있다. 메모리 셀(FMS)은, 주표면을 갖는 반도체 기판(SUB)으로 형성되어 있다.
반도체 기판(SUB)은 예를 들면 실리콘의 단결정에 의해 형성되어 있다. 반도체 기판(SUB) 내의 주표면[도 1의 반도체 기판(SUB)의 최상면으로서의 좌우 방향으로 연장되는 면]에는 드레인 영역(DR) 및 소스 영역(SR)이 서로 간격을 두고 형성되어 있다. 드레인 영역(DR) 및 소스 영역(SR)은, 소위 n형 또는 p형의 불순물이 확산됨으로써 형성되어 있고, 후술하는 컨트롤 게이트(제1 게이트) 및 메모리 게이트(제2 게이트)를 끼우도록 배치되어 있다.
또한 드레인 영역(DR) 및 소스 영역(SR)의 상면에는, 통상, 후술하는 실리사이드막이 형성되지만, 여기서는 그 도시가 생략되어 있다.
반도체 기판(SUB)의 주표면 상에는 컨트롤 게이트 절연막(CI)(제1 절연막)이 형성되어 있고, 컨트롤 게이트 절연막(CI)의 상면에 접하도록 컨트롤 게이트막(CG)(제1 금속 함유막)이 형성되어 있다. 컨트롤 게이트막(CG)은 읽어들이기ㆍ기입ㆍ소거 동작을 행하는 것이며, 여기서는 컨트롤 게이트막(CG)이란 전압이 인가되는 금속 함유막(MT1)으로서의 금속막(ML) 및 다결정 실리콘막(PLY) 외에, 고유전율 절연막(HK) 및 조정막(WAJ)을 포함하는 것으로 정의한다. 컨트롤 게이트막(CG)은, 컨트롤 게이트 절연막(CI)보다 유전율이 높은 고유전율 절연막(HK)(유전체막)과, 조정막(WAJ)과, 금속막(ML)과, 다결정 실리콘막(PLY)이 이 순서대로 적층된 구성을 갖고 있다. 이와 같이 하여, 컨트롤 게이트 절연막(CI)과 컨트롤 게이트막(CG)이 적층된 컨트롤 게이트(제1 게이트)가 형성되어 있다.
컨트롤 게이트 절연막(CI)은 예를 들면 실리콘 산화막 등, 통상의 MOS형 트랜지스터에 있어서의 게이트 절연막과 마찬가지의 재질에 의해 형성된다. 이 게이트 절연막(CI)은, 반도체 기판(SUB)과 컨트롤 게이트막(CG)의 밀착성을 높이기 위해 및 계면 준위의 억제를 위해 형성된다.
고유전율 절연막(HK)이란 컨트롤 게이트 절연막(CI)의 실리콘 산화막에 비해 유전율이 유의하게 높은 재질로 이루어지는 절연막이며, 예를 들면 하프늄계 산화막이 사용된다. 통상의 게이트 절연막(CI)과 고유전율 절연막(HK)을 직렬로 형성함으로써, 이들 양자를 합친 전체의 유전율이 높아지기 때문에, MOS 용량부의 용량값을 높게 할 수 있다.
조정막(WAJ)이란, 고유전율 절연막(HK)을 포함하는 컨트롤 게이트막(CG) 전체의 일함수를 조정하고(저하시키고), 결과적으로 컨트롤 게이트막(CG)의 임계값 전압을 조정하기(저하시키기) 위해 형성되는 박막이며, 예를 들면 란타노이드계의 산화막이 사용된다.
고유전율 절연막(HK)은 상기와 같이 MOS 용량을 증가시키기 위해 사용되지만, 고유전율 절연막(HK)을 이용하면 컨트롤 게이트막(CG)의 일함수가 저하되지 않게 되거나, 그 제어가 곤란해지는 경우가 있다. 조정막(WAJ)은 이 일함수의 제어를 쉽게 하기(저하시키기) 위해 형성된다.
금속 함유막(MT1)은 금속막(ML)과 다결정 실리콘막(PLY)에 의해 형성된다. 금속막(ML)으로서는 다른 재질과의 밀착성이 양호한 질화 티탄 또는 질화 탄탈의 박막이 사용된다.
컨트롤 게이트 절연막(CI)과 컨트롤 게이트막(CG)의 측면의 일부(도 1에서는 우측의 측면)에 접하여, 반도체 기판(SUB)의 주표면 상으로까지 연장되는 연장부를 갖도록, 메모리 게이트 절연막(MI)(제2 절연막)이 형성되어 있다.
메모리 게이트 절연막(MI)의 측면부와 연장부의 상면과의 쌍방에 접하도록, 메모리 게이트막(MG)(제2 금속 저항막)이 형성되어 있다. 메모리 게이트막(MG)은 기입/소거의 플래시 동작을 행하는 것이며, 여기서는 메모리 게이트막(MG)이란 전압이 인가되는 금속 함유막(MT2)으로서의 금속막(ML) 및 다결정 실리콘막(PLY) 외에, 고유전율 절연막(HK) 및 조정막(WAJ)을 포함하는 것으로 정의한다. 즉 메모리 게이트막(MG)은 메모리 게이트 절연막(MI)의 측면부와 연장부의 상면과의 쌍방에 접하도록 형성되고, 컨트롤 게이트막(CG)과 마찬가지로, 고유전율 절연막(HK)과, 조정막(WAJ)과, 금속막(ML)과, 다결정 실리콘막(PLY)이 이 순서대로 적층된 구성을 갖고 있다. 메모리 게이트막(MG)에 있어서의 고유전율 절연막(HK) 및 조정막(WAJ)의 각각의 기능은, 상기의 컨트롤 게이트막(CG)에 있어서의 고유전율 절연막(HK) 및 조정막(WAJ)과 마찬가지이다. 이와 같이 하여, 메모리 게이트 절연막(MI)과 메모리 게이트막(MG)이 적층된 메모리 게이트(제2 게이트)가 형성되어 있다.
메모리 게이트 절연막(MI)은, 통상의 MONOS형 메모리 셀과 마찬가지로, (제1) 실리콘 산화막(O1)(SiO2 등)과, 실리콘 질화막(NF)(SiN 등)과, (제2) 실리콘 산화막(O2)(SiO2 등)의 3층이 이 순서대로 적층된 구성을 갖고 있다. 이 중의 특히 실리콘 질화막(NF)에의 전자의 주입에 의해 메모리 셀(FMS)의 데이터의 기입이 이루어지고, 실리콘 질화막(NF)에의 정공의 주입에 의해 메모리 셀(FMS)의 데이터의 소거가 이루어진다. 데이터의 기입시에는 메모리 셀(FMS)의 임계값 전압이 상승하고, 데이터의 소거시에는 메모리 셀(FMS)의 임계값 전압이 저하된다.
이와 같이 메모리 게이트 절연막(MI)은, 데이터를 기입하거나 소거하거나 하기 위한 전하인 전자나 정공을 축적하는 전하 축적막을 포함하고 있고, 여기서는 실리콘 질화막(NF)이 전하 축적막에 해당한다. 실리콘 질화막(NF)을 포함하는 메모리 게이트 절연막(MI)은, MONOS형 메모리 셀(FMS)의 통상의 기능을 발휘하기 위해 필수적인 구성 요소이다.
이상과 같이 메모리 셀(FMS)은, 컨트롤 게이트막(CG)과 메모리 게이트막(MG)의 2개의 게이트 전극을 갖고 있고, 이들에 의해 기입/소거의 플래시 동작과 읽어들이기 동작의 2개의 동작을 별개로 행하는 것이 가능하게 되어 있다. 컨트롤 게이트막(CG)과 메모리 게이트막(MG)은, 상기의 드레인 영역(DR) 및 소스 영역(SR)의 일부의 바로 위에 중첩하도록 형성된다.
도 1의 메모리 셀(FMS)은, 컨트롤 게이트막(CG)과 메모리 게이트막(MG)은 평탄한 표면(상면)을 갖고 있고, 또한 컨트롤 게이트막(CG)과 메모리 게이트막(MG)과 동일한 높이(두께)가 되도록 표면이 소위 플러쉬(flush)되어 있다. 바꿔 말하면 컨트롤 게이트와 메모리 게이트의 높이가 동일하게 되어 있다. 이것은 상면을 CMP(Chemical Mechanical Polishing)에 의해 연마하기 때문이지만, 개구부가 확보할 수 있는 것이면 플러쉬일 필요는 없다. 또한 여기서의 평탄이란, 요철이 거의 존재하지 않고, 또한 표면이 반도체 기판(SUB)의 주표면과 거의 평행하게 되는 상태를 의미한다.
또한 마찬가지로, 도 1의 메모리 게이트 절연막(MI)의 측면부도, 컨트롤 게이트막(CG)과 메모리 게이트막(MG)과 동일한 높이(두께)가 되도록 표면이 소위 플러쉬되어 있고, 메모리 게이트 절연막(MI)의 연장부의 단부(도 1의 우측의 단부)는, 메모리 게이트막(MG)의 단부와 동일 평면을 갖는 소위 플러쉬되어 있다.
또한 도 1에 있어서는 드레인 영역(DR)과 소스 영역(SR)을 단순히 도시하고 있지만, 실제로는 이들의 각 영역(DR, SR)에는 통상의 드레인 영역(DR)[소스 영역(SR)] 외에, 이것보다도 n형 또는 p형의 불순물의 농도가 낮은 LDD(Light Doped Drain)라고 불리는 영역을 가져도 좋고, 소위 Extension이나 Halo라고 불리는 불순물의 확산 영역을 포함하고 있어도 좋다.
또한 메모리 셀(FMS)은, 컨트롤 게이트막(CG) 및 메모리 게이트막(MG)의 측면을 덮도록 측벽 절연막(SW)을 갖고 있다. 측벽 절연막(SW)은, 예를 들면 실리콘 산화막과 실리콘 질화막의 적층 구조에 의해 이루어지는 것이 바람직하지만, 여기서는 그와 같은 적층 구조의 도시가 생략되어 있다.
도 2를 참조하여, 반도체 기판(SUB)의 주표면에는 메모리 셀(FMS) 외에, 예를 들면 MOS형 트랜지스터 등의 트랜지스터(TR)를 갖고 있다. 이 트랜지스터(TR)는 메모리 셀(FMS)의 주변 회로로서, 메모리 셀(FMS)과 간격을 두고 형성된 소위 주변 트랜지스터이다.
트랜지스터(TR)에 있어서는, 통상의 MOS형 트랜지스터와 마찬가지로, 반도체 기판(SUB) 내의 주표면에 서로 간격을 두고(후술하는 제3 게이트를 끼우도록) 형성된 드레인 영역(DR) 및 소스 영역(SR)을 갖고 있다. 또한 반도체 기판(SUB)의 주표면 상에는 게이트 절연막(GI)(제3 절연막)과, 게이트 절연막(GI)의 상면에 접하는 게이트막(GE)(제3 금속 함유막)이 형성되어 있다. 여기서는 게이트막(GE)이란 전압이 인가되는 금속 함유막(MT3)으로서의 금속막(ML) 및 다결정 실리콘막(PLY) 외에, 고유전율 절연막(HK) 및 조정막(WAJ)을 포함하는 것으로 한다. 이와 같이 하여, 게이트 절연막(GI)과 게이트막(GE)이 적층된 게이트(제3 게이트)가 형성되어 있다.
즉 게이트막(GE)은 컨트롤 게이트막(CG) 등과 마찬가지로, 고유전율 절연막(HK)과, 조정막(WAJ)과, 금속막(ML)과, 다결정 실리콘막(PLY)이 이 순서대로 적층된 구성을 갖고 있다. 게이트막(GE)에 있어서의 고유전율 절연막(HK) 및 조정막(WAJ)의 각각의 기능은, 상기의 컨트롤 게이트막(CG) 및 메모리 게이트막(MG)에 있어서의 고유전율 절연막(HK) 및 조정막(WAJ)과 마찬가지이다.
또한 도 2의 트랜지스터(TR)는 게이트막(GE)이 평탄한 표면(상면)을 갖고 있고, 또한 게이트막(GE)이 컨트롤 게이트막(CG)과 메모리 게이트막(MG)과 동일한 높이(두께)가 되도록 표면이 소위 플러쉬되어 있다. 바꿔 말하면 컨트롤 게이트와 메모리 게이트와 게이트의 높이가 모두 동일하게 되어 있다.
도 2에 있어서 메모리 셀(FMS)과 트랜지스터(TR) 사이에서 공통인 구성 요소에 대해서는 동일한 참조 부호를 부여하고 있지만, 이들은 마찬가지의 구성이며, 동일한 층으로서 형성되어 있다.
도 1에 있어서는 생략되어 있지만, 실제로는 도 2에 도시하는 바와 같이, 메모리 셀(FMS)과 트랜지스터(TR)가 형성되는 영역에서는, 각 게이트 전극을 둘러싸도록 층간 절연층(II)이 형성되어 있다. 이 층간 절연층(II)은 예를 들면 실리콘 산화막에 의해 형성되어 있다.
또한, 도 2에 있어서는 메모리 셀(FMS) 및 트랜지스터(TR)의 쌍방의 드레인 영역(DR) 및 소스 영역(SR)의 상면에, 실리사이드막(SC)이 형성되어 있다. 실리사이드막(SC)은, 드레인 영역(DR) 등을 구성하는 실리콘의 원자가, 그 위에 형성된 코발트나 니켈 등의 원자와 반응함으로써, 드레인 영역(DR) 및 소스 영역(SR)의 최상면 근방에 있어서 형성되는 박막이다.
또한 트랜지스터(TR) 및 메모리 셀(FMS)은 반도체 기판(SUB)에 복수 형성되고, 인접하는 1쌍의 트랜지스터(TR)[메모리 셀(FMS)]의 사이에는, 통상, 이들을 전기적으로 분리하기 위한 분리 절연막이 형성되지만, 여기서는 그 도시가 생략되어 있다.
여기서, 후술하는 바와 같이 도 1 및 도 2에 있어서의 컨트롤 게이트막(CG), 메모리 게이트막(MG) 등을 구성하는 고유전율 절연막(HK)이나 금속막(ML) 등은, 더미로서의 게이트 전극이 제거된 개구부를 매립하도록 형성된다. 이 때, 스퍼터법 등으로 컨트롤 게이트막(CG) 및 메모리 게이트막(MG)을 성막하면, 도 1 및 도 2와 같이 형성된다. 그러나, 유기 원료 가스를 사용한 MOCVD(Metal Organic Chemical Vapor Deposition)법 등의 CVD법을 이용해서 컨트롤막(CG) 및 메모리 게이트막(MG)을 성막하면, 도 3에 도시하는 바와 같이 개구부의 저면 및 측면을 덮도록, 컵 형상의 단면 형상을 갖도록 형성된다. 이후에 있어서는, 도 1 및 도 2의 컨트롤 게이트막(CG) 및 메모리 게이트막(MG)을 이용해서 설명하지만, 컨트롤 게이트막(CG) 및 메모리 게이트막(MG)은, 도 3과 같은 형상으로 되어 있어도 좋다.
다음으로, 도 4 내지 도 12를 참조하면서, 상기의 일 실시 형태의 반도체 장치의 제조 방법에 대해서 설명한다.
우선, 예를 들면 실리콘의 단결정으로 이루어지는 반도체 기판(SUB)(도 1 내지 도 3 참조)이 준비된다. 도 4를 참조하여, 그 반도체 기판(SUB)의 주표면에, 예를 들면 통상의 LOCOS(LOCal Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법에 의해, 서로 간격을 두고 복수의 소자 분리 절연막이 형성된다(도 4 중의 「분리 형성」에 상당). 또한 반도체 기판(SUB) 내의 주표면에는, 서로 인접하는 소자 분리 절연막에 끼워진 영역에, 필요에 따라서 불순물이 확산된 Well 영역이 형성된다(도 4 중의 「Well 형성」에 상당). 이들에 대해서는 도시가 생략된다.
또한 도 4 및 도 5를 참조하여, 반도체 기판(SUB)의 주표면의, 메모리 셀이 형성되는 메모리 셀 형성 영역에, 컨트롤 게이트 절연막(CI)(제1 절연막)과, 주변 트랜지스터가 형성되는 주변 트랜지스터 형성 영역에서의 게이트 절연막(GI)(제3 절연막)이 동시에 형성된다(도 4 중의 「게이트 산화」에 상당). 이들은 예를 들면 통상의 열산화법에 의해 형성된 실리콘 산화막이며, 통상의 사진 제판 및 에칭에 의해 원하는 패턴으로 형성된다.
계속해서 도 4 및 도 5를 참조하여, 컨트롤 게이트 절연막(CI)의 상면에 접하는 제1 더미 전극(PE1)과, 게이트 절연막(GI)의 상면에 접하는 제3 더미 전극(PE3)이 동시에 형성된다(도 4 중의 「더미 주변ㆍCG poly 게이트 형성」에 상당). 이들의 더미 전극(PE1, PE3)은 예를 들면 CVD(Chemical Vapor Deposition)법에 의한 다결정 실리콘의 박막에 의해 형성되어 있다. 이와 같이 하여, 컨트롤 게이트 절연막(CI)과 제1 더미 전극(PE1)이 적층된 제1 적층 구조와, 게이트 절연막(GI)과 제3 더미 전극(PE3)이 적층된 제3 적층 구조가 형성된다. 제1 더미 전극(PE1)은 메모리 셀을 형성하기 위한 더미의 컨트롤 게이트이며, 제3 더미 전극(PE3)은 주변 트랜지스터를 형성하기 위한 더미의 게이트이다.
여기서 제1 더미 전극(PE1)을 포함하는 제1 적층 구조는, 제3 더미 전극(PE3)을 포함하는 제3 적층 구조에 비해 그 높이가 도 5의 h만큼 높아지도록 형성된다. 여기서 높이란, 반도체 기판(SUB)의 주표면에 대한, 도면의 상하 방향의 거리를 의미한다.
구체적으로는, 우선 제1 더미 전극(PE1)과 제3 더미 전극(PE3)이 동시에 성막됨으로써, 동일한 두께가 되도록 형성된 후, 제1 더미 전극(PE1)을 덮는 포토레지스트가 형성된 상태에서, 제3 더미 전극(PE3)이 에칭에 의해 제거된다. 이와 같이 하면, 제1 더미 전극(PE1)보다 제3 더미 전극(PE3)을 두껍게 할 수 있다.
제1 더미 전극(PE1)과 제3 더미 전극(PE3)의 두께가 다르도록 형성되는 점을 제외하고, 이상의 각 공정은 주변 트랜지스터의 형성 영역 및 메모리 셀의 형성 영역의 쌍방에 공통이다.
도 4 및 도 6을 참조하여, 메모리 셀의 형성 영역에서, 반도체 기판(SUB)의 주표면에 메모리 게이트 절연막(MI)이 형성된다(도 4 중의 「ONO 형성」에 상당). 메모리 게이트 절연막(MI)은, 제1 적층 구조의 측면에 접하는 동시에, 거기서부터 반도체 기판(SUB)의 주표면 상으로까지 연장되는 연장부를 갖도록 형성된다. 메모리 게이트 절연막(MI)으로서, 구체적으로는, 실리콘 산화막(O1)과, 실리콘 질화막(NF)과, 실리콘 산화막(O2)의 3층이 이 순서대로 적층된다. 이들의 절연막(O1, NF, O2)이, 예를 들면 통상의 CVD법에 의해 형성된다.
이 때, 제1 적층 구조의 측면 및 상면을 덮도록, 반도체 기판(SUB)의 주표면 상에, 실리콘 산화막(O1)과, 실리콘 질화막(NF)과, 실리콘 산화막(O2)의 3층이 이 순서대로 적층된다.
다음에, 메모리 게이트 절연막의 연장부의 상면을 포함하여 메모리 게이트 절연막(MI)에 접하는 제2 더미 전극(PE2)이 형성된다(도 4 중의 「MG 형성」에 상당). 제2 더미 전극(PE2)은 예를 들면 CVD법에 의해 형성된 다결정 실리콘의 박막이다. 구체적으로는, 도 6의 제1 적층 구조의 상면 및 메모리 게이트 절연막(MI)의 측면부 및 연장부의 상면을 덮도록, 다결정 실리콘의 박막이 형성된 후, 이방성 에칭에 의해, 다결정 실리콘 및 메모리 게이트 절연막(MI)이 에치백된다. 그 결과, 도 6에 도시하는 바와 같이, 다결정 실리콘으로 이루어지는 더미 전극(PE2) 및 메모리 게이트 절연막(MI)이 제1 적층 구조의 측벽으로서 형성된다. 그 후 통상의 사진 제판 및 에칭에 의해 불필요한 부분이 제거됨으로써, 도 6의 구조가 형성된다. 이와 같이 하여, 메모리 게이트 절연막(MI)과 제2 더미 전극(PE2)이 적층된 제2 적층 구조가 형성된다. 제2 더미 전극(PE2)은 메모리 셀을 형성하기 위한 더미의 메모리 게이트막이다.
여기서 제2 더미 전극(PE2)을 포함하는 제2 적층 구조는, 제3 더미 전극(PE3)을 포함하는 제3 적층 구조에 비해 그 높이가 높아지도록 형성된다. 제1 더미 전극(PE1)이 제3 더미 전극(PE3)에 비해 그 높이가 높아지도록 형성되므로, 제2 더미 전극(PE2)을 포함하는 제2 적층 구조에 대해서도 제1 적층 구조와 마찬가지로, 제3 적층 구조보다도 높아지도록 형성된다.
단, 제2 더미 전극(PE2)은 그 상면이 평탕하지 않고 도 6에 도시하는 바와 같이 약간 오른쪽이 내려가는 형상을 갖도록 형성된다. 이로 인해 제2 더미 전극(PE2)은 적어도 최대의 높이를 갖는[실리콘 산화막(O2) 등과 접하는] 영역의 높이가 제1 적층 구조보다도 높게 형성되고, 최소의 높이를 갖는(오른쪽이 내려가게 되어 가장 높이가 낮은) 영역에 대해서도 제3 적층 구조보다도 높아지도록 형성되는 것이 보다 바람직하다.
이상의 각 공정은 메모리 셀의 형성 영역에 대해서만 행해지지만, 이 이후의 각 공정은 주변 트랜지스터의 형성 영역 및 메모리 셀의 형성 영역의 쌍방에 공통이다.
도 4 및 도 7을 참조하여, 주변 트랜지스터의 형성 영역 및 메모리 셀의 형성 영역에서, 제1, 제2 및 제3 적층 구조의 측면을 덮도록 측벽 절연막(SW)이 형성된다[도 4 중의 「주변ㆍ메모리 셀(SW) 형성」에 상당]. 측벽 절연막(SW)은, 제1, 제2 및 제3 적층 구조의 상면 및 측면을 덮도록 절연막이 형성된 후, 이방성 드라이 에칭에 의해 절연막이 에치백됨으로써, 형성된다. 측벽 절연막은 실리콘 산화막 또는 실리콘 질화막 중 어느 1층으로만 형성되어도 좋지만, 실리콘 산화막과 실리콘 질화막의 적층 구조로 형성되어도 좋다.
도 4 및 도 7을 참조하여, 제1 및 제2 적층 구조 및 측벽 절연막(SW)에 의한 구조체를 이용한 자기 정합 기술에 의해, 반도체 기판(SUB)의 주표면으로부터 불순물을 이온 주입함으로써, 메모리 셀 형성 영역에서의 반도체 기판(SUB)의 주표면에 메모리 셀의 소스 영역(SR) 및 드레인 영역(DR)이 형성된다(도 4 중의 「S/D 형성」에 상당). 마찬가지로, 제3 적층 구조 및 측벽 절연막(SW)에 의한 구조체를 이용한 자기 정합 기술에 의해, 주변 트랜지스터 형성 영역에서의 반도체 기판(SUB)의 주표면에 주변 트랜지스터의 소스 영역(SR) 및 드레인 영역(DR)이 형성된다.
그 후, 드레인 영역(DR) 및 소스 영역(SR)이 형성된 영역의 결정 상태를 수복하기 위해, 예를 들면 소위 RTA(Rapid Thermal Anneal)에 의해, 반도체 기판(SUB)의 열처리가 이루어진다.
그런데 도 7에 있어서는 측벽 절연막(SW)보다 내측의 제1 더미 전극(PE1) 및 제3 더미 전극(PE3)의 바로 아래인 영역의 일부로까지 넓어지도록 드레인 영역(DR) 및 소스 영역(SR)이 형성된다. 이와 같이 하기 위해서는, 예를 들면 제1 내지 제3 적층 구조의 형성 후, 측벽 절연막(SW)의 형성 전에 한번, 제1 내지 제3 적층 구조를 이용한 자기 정합 기술에 의해, 반도체 기판(SUB)의 주표면으로부터 불순물을 이온 주입함으로써, 상기한 드레인 영역(DR) 및 소스 영역(SR)보다도 불순물 농도가 낮은 소위 LDD 영역이 형성되는 것이 바람직하다. 즉 이 경우는, 제1 내지 제3 적층 구조의 형성 후, LDD 영역이 형성되고, 그 후 측벽 절연막(SW)이 형성된다. 또한 그 후, 드레인 영역(DR) 및 소스 영역(SR)이 형성된다.
도 4 및 도 8을 참조하여, 제1 더미 전극(PE1), 제2 더미 전극(PE2), 제3 더미 전극(PE3), 드레인 영역(DR) 및 소스 영역(SR)의 상면에 실리사이드막(SC)이 형성된다(도 4 중의 「실리사이드」에 상당). 구체적으로는, 제1, 제2, 제3 더미 전극(PE1, PE2, PE3)의 상면을 덮도록, 반도체 기판(SUB)의 주표면 상에, 예를 들면 코발트 또는 니켈의 금속막이, 예를 들면 스퍼터링법 등의 일반적인 금속 박막 형성 방법에 의해 형성된다.
다음에, 도시되어 있지 않지만, 이 상태에서 반도체 기판(SUB)이 열처리된다. 구체적으로는, 예를 들면 반도체 기판(SUB)이, 예를 들면 니켈의 경우 500℃ 이상 600℃ 이하의 온도에서 20초 이상 3분 이하의 시간 가열된다. 그러면 드레인 영역(DR) 및 소스 영역(SR)을 구성하는 실리콘의 원자와, 그 위에 형성된 코발트의 원자가 반응하여 실리사이드막(SC)이 형성된다. 단 코발트의 경우는 700℃ 이상 800℃ 이하의 온도로 가열된다. 더미 전극(PE1 내지 PE3)과 그 위에 형성된 코발트나 니켈의 원자 모두 마찬가지로 반응하여 실리사이드막(SC)이 형성된다.
도 4 및 도 9를 참조하여, 제1 더미 전극(PE1), 제2 더미 전극(PE2), 제3 더미 전극(PE3)을 포함하는 제1 내지 제3 적층 구조의 상면 등을 덮도록, 반도체 기판(SUB)의 주표면에 층간 절연층(II)이 형성된다(도 4 중의 「층간 절연층 형성」). 층간 절연층(II)은, 예를 들면 실리콘 산화막이며, 예를 들면 CVD법에 의해 형성된다.
도 4 및 도 10을 참조하여, 층간 절연층(II)에 덮인 제1 더미 전극(PE1), 제2 더미 전극(PE2)의 상면이 노출되도록, 층간 절연층(II)의 일부를 포함하는 제1 및 제2 적층 구조의 상면이 연마된다(도 4 중의 「CMP 공정1」에 상당). 이 때 제1 더미 전극(PE1) 및 제2 더미 전극(PE2)은, 그 상면이 노출되고, 또한 그 상면에 개구부를 형성하도록 일부가 연마된다. 이 개구부는, 제1 더미 전극(PE1) 및 제2 더미 전극(PE2)의, 반도체 기판(SUB)의 주표면에 따르는 방향에 관한 폭에 비해 지나치게 작지 않도록, 이후의 공정에 있어서 그 개구부로부터 제1 더미 전극(PE1) 및 제2 더미 전극(PE2)을 빼내 제거하는 것이 가능한 정도로 충분히 넓은 것이 바람직하다.
이 때, 제1 및 제2 더미 전극(PE1, PE2) 외에, 제3 더미 전극(PE3)의 상면이 노출되도록, 층간 절연층(II)의 일부를 포함하는 제3 적층 구조의 상면이 연마된다. 제3 적층 구조의 상면은, 제1 및 제2 적층 구조의 상면과 동시에 연마된다. 즉, 여기서는 제3 적층 구조는 제1 및 제2 적층 구조보다도 그 높이가 낮아지도록 형성되어 있으므로, 제1 및 제2 적층 구조[더미 전극(PE1, PE2)]의 상면이 노출된 후도, 계속해서, 제3 더미 전극(PE3)의 상면이 노출될 때까지, 연마가 계속된다.
여기서의 연마는, 예를 들면 통상의 CMP에 의해 이루어지는 것이 바람직하다. 또한 연마 후에는 층간 절연층(II)의 상면 및 더미 전극(PE1, PE2, PE3)의 상면이 평탄하게 되도록 처리가 이루어진다.
도 4 및 도 11을 참조하여, 제1 더미 전극(PE1) 및 제2 더미 전극(PE2)이, 통상의 사진 제판 및 에칭에 의해 제거된다(도 4의 「주변, CG, MG 게이트 poly 제거」에 상당). 이 처리에 의해, 제1 더미 전극(PE1)이 형성되었던 영역에는 제1 개구부(CV1)가, 제2 더미 전극(PE2)이 형성되었던 영역에는 제2 개구부(CV2)가, 각각 형성된다.
이 때, 제1 및 제2 더미 전극(PE1, PE2) 외에, 제3 더미 전극(PE3)이, 제1 및 제2 더미 전극(PE1, PE2)과 동시에 제거되고, 제3 더미 전극(PE3)이 형성되었던 영역에는 제3 개구부(CV3)가 형성된다.
도 4 및 도 12를 참조하여, 메모리 셀의 형성 영역에서, 제1 개구부(CV1)[컨트롤 게이트 절연막(CI)의 상면]에, 고유전율 절연막(HK)(유전체막)과, 조정막(WAJ)이 이 순서대로 형성되고, 또한 그 위에, 금속 함유막(MT1)으로서의 금속막(ML)과 다결정 실리콘막(PLY)이 이 순서대로 형성된다. 이에 의해, 층간 절연층(II)의 상면과 제1 개구부(CV1)에 금속 함유 적층막이 퇴적(매설)되고, 그 결과, 제1 금속 함유막[컨트롤 게이트막(CG)]을 구성하는 적층 구조가 형성된다. 즉 금속 함유막(MT1)과 고유전율 절연막(HK) 및 조정막(WAJ)이 제1 개구부(CV1)에 매립됨으로써, 컨트롤 게이트막(CG)이 형성된다.
또한 여기서는 금속막(ML)과 다결정 실리콘막(PLY)을 합친 적층막을 「금속 함유막(MT1)」으로, 고유전율 절연막(HK)과 조정막(WAJ)을 합친 적층막을 「다른 막」으로, 금속 함유막과 다른 막을 합친 적층막을 「금속 함유 적층막」이라고 정의한다. 금속 함유 적층막을 구성하는 각 막의 두께와 개구부(CV1)의 깊이와의 관계에 의해, 도 12에 도시하는 바와 같이 층간 절연층(II)의 상면에는 금속 함유 적층막 중 다결정 실리콘막(PLY)만이 퇴적되는 형태가 되어도 좋다.
고유전율 절연막(HK)은 컨트롤 게이트 절연막(CI)(제1 절연막)보다도 유전율이 높다. 고유전율 절연막(HK)으로서는, 예를 들면 하프늄계의 산화막이, CVD법 등에 의해 형성된다. 조정막(WAJ)으로서는, 예를 들면 란타노이드계의 산화막이, CVD법 등에 의해 형성된다. 또한 금속막(ML)으로서는, 예를 들면 질화 티탄 또는 탄탈 티탄의 박막이, 예를 들면 스퍼터링법에 의해 형성된다. 또한 다결정 실리콘막(PLY)이, 예를 들면 CVD법에 의해 형성된다.
상기의 컨트롤 게이트막(CG)과 동시에, 제2 개구부(CV2)[메모리 게이트 절연막(MI)의 연장부의 상면]에, 메모리 게이트 절연막(MI)의 측면부에 접하도록, 고유전율 절연막(HK)과 조정막(WAJ)(다른 막)이 형성되고, 또한 그 위에, 금속막(ML)과 다결정 실리콘막(PLY)[금속 함유막(MT2)]이 이 순서대로 형성된다. 이에 의해, 금속 함유 적층막으로서의 제2 금속 함유막[메모리 게이트막(MG)]을 구성하는 적층 구조가 형성된다. 즉 금속 함유막(MT2)과 고유전율 절연막(HK) 및 조정막(WAJ)이 제2 개구부(CV2)에 매립됨으로써, 메모리 게이트막(MG)이 형성된다.
또한 컨트롤막(CG), 메모리 게이트막(MG)과 동시에, 제3 개구부(CV3)[게이트 절연막(GI)의 상면]에, 고유전율 절연막(HK)과, 조정막(WAJ)(다른 막)이 형성되고, 또한 그 위에, 금속막(ML)과 다결정 실리콘막(PLY)[금속 함유막(MT3)]이 이 순서대로 형성된다. 이에 의해, 금속 함유 적층막으로서의 제3 금속 함유막[게이트막(GE)]을 구성하는 적층 구조가 형성된다. 즉 금속 함유막(MT3)과 고유전율 절연막(HK) 및 조정막(WAJ)이 제3 개구부(CV3)에 매립됨으로써, 게이트막(GE)이 형성된다. 이상의 공정은, 도 4의 「High-K/Metal 매립」에 상당한다.
이 고유전율 절연막(HK)과 조정막(WAJ)을 형성하는 공정은, 상기의 실리사이드막(SC)을 형성하기 위한 열처리가 이루어진 후에 행해진다. 보다 구체적으로는, 고유전율 절연막(HK)과 조정막(WAJ)을 형성하는 공정 후, 반도체 장치가 완성되기까지의 동안에는, 열처리가 이루어지지 않는 것이 바람직하다. 또한 여기서의 열처리란, 드레인 영역(DR)이나 실리사이드층(SC) 등을 형성한 후에(예를 들면 500℃나 800℃ 등의) 고온으로 이루어지는 어닐 등의 처리(고온 열처리)를 가리키는 것으로 한다. 예를 들면 이 후에 있어서도 배선의 형성을 위한 성막 등의 공정이 있고, 그 성막시에도 반도체 기판(SUB)의 온도가 올라간다. 이 때문에 이와 같은 성막 공정 등도 엄밀하게는 열처리에 포함될 수 있지만, 이와 같은 온도의 상승은 여기서는 열처리에 포함하지 않는 것으로 하고, 고유전율 절연막(HK)과 조정막(WAJ)을 형성하는 공정 후에 이와 같은 온도의 상승이 이루어져도 좋다.
도 4, 도 12 및 도 2를 참조하여, 그 후, 「CMP 공정2」에 의해, 도 12에 도시하는 층간 절연층(II)의 상면에 접하도록 형성된 다결정 실리콘막(PLY)이 제거되고, 도 2에 도시하는 바와 같이 층간 절연층(II)이 노출될 때까지 층간 절연층(II)의 상면이 연마된다. 층간 절연층(II)이 노출된 결과, 개구부(CV1 내지 CV3)에 매립된 다결정 실리콘막(PLY) 등을 포함하는 컨트롤 게이트막(CG), 메모리 게이트막(MG) 및 게이트막(GE)의 상면이 노출되고, 이들의 상면은 동일한 높이의 평탄한 면이 된다. 이상에 의해, 컨트롤 게이트막(CG), 메모리 게이트막(MG) 및 게이트막(GE)이 형성된다.
그 후, 층간 절연층(II)과 동일한 층 및/또는 그보다 상층에 각종 배선 등이 형성되고(도 4의 「배선 공정」에 상당), 예를 들면 도 1에 도시하는 바와 같은 일 실시 형태의 메모리 셀 및 주변 트랜지스터를 갖는 반도체 장치가 형성된다.
다음에, 도 13 내지 도 21의 비교예를 참조하면서, 일 실시 형태의 작용 효과에 대해서 설명한다.
도 13을 참조하여, 비교예의 반도체 장치의 메모리 셀(FMS)은, 일 실시 형태의 반도체 장치의 메모리 셀(FMS)과 대략적으로 마찬가지의 구성을 구비하고 있다. 이 때문에 도 13에 있어서 도 1과 마찬가지의 구성을 갖는 요소에 대해서는 도 1과 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
도 13의 메모리 셀(FMS)은, 컨트롤 게이트막이[더미 전극(PE1)과 마찬가지로] 다결정 실리콘막(PE11)에 의해 형성되어 있고, 메모리 게이트막이[더미 전극(PE2)과 마찬가지로] 다결정 실리콘막(PE12)에 의해 형성되어 있는 점에서, 도 1에 도시하는 일 실시 형태의 메모리 셀(FMS)과 다르다. 다결정 실리콘막(PE11, PE12)의 상면에는 실리사이드막(SC)이 형성된다.
도 14를 참조하여, 비교예의 반도체 장치의 제조 방법은, 도 4의 일 실시 형태의 제조 방법의 「더미 주변ㆍCG poly 게이트 형성」에 있어서 형성되는 다결정 실리콘의 더미 전극(PE3)은 일 실시 형태와 마찬가지로 더미로서 형성되므로 제거되지만, 다결정 실리콘막(PE11)은 제거되는 일 없이 그대로 메모리 셀(FMS)의 전극으로서 사용된다. 즉, 주변 회로로서의 트랜지스터(TR)는 더미 전극을 이용하는 게이트 라스트 프로세스에 의해 형성되지만, 메모리 셀(FMS)은 더미 전극을 이용하지 않는 게이트 퍼스트 프로세스에 의해 형성된다. 이하, 도 14 내지 도 18을 참조하면서, 비교예의 반도체 장치의 제조 방법에 대해서 설명한다.
도 14를 참조하여, 일 실시 형태와 마찬가지로, 반도체 기판(SUB)이 준비되고, 「분리 형성」 「Well 형성」이 이루어진다. 다음에 도 14 및 도 15를 참조하여, 반도체 기판(SUB)의 주표면 상에 컨트롤 게이트 절연막(CI)과 게이트 절연막(GI)이 동시에 형성된다. 또한 컨트롤 게이트 절연막(CI)의 상면에 접하는 컨트롤 게이트막으로서 기능하는 다결정 실리콘막(PE11)과, 게이트 절연막(GI)의 상면에 접하는 제3 더미 전극(PE3)이 동시에 형성된다. 또한 여기서는, 다결정 실리콘막(PE11)과 제3 더미 전극(PE3)이 거의 동일한 두께가 되도록 형성된다. 이상은 도 14의 「게이트 산화」 「주변ㆍCG poly 게이트 형성」에 상당한다.
도 14 및 도 16을 참조하여, 도 6과 마찬가지로 메모리 게이트 절연막(MI)이 형성되고(도 14 중의 「ONO 형성」에 상당), 그 후, 메모리 게이트막으로서 기능하는 다결정 실리콘막(PE12)이 형성된다(도 14 중의 「MG 형성」에 상당).
도 14 및 도 17을 참조하여, 도 7과 마찬가지로 측벽 절연막(SW)이 형성되고[도 14 중의 「주변ㆍ메모리 셀(SW) 형성」에 상당], 드레인 영역(DR) 및 소스 영역(SR)이 형성되고(도 14 중의 「S/D 형성」에 상당), 실리사이드막(SC)이 형성된다(도 14 중의 「실리사이드」에 상당). 또한 도시되어 있지 않지만 열처리가 이루어지고, 도 9와 마찬가지로 층간 절연층(II)이 형성된다(도 14 중의 「층간 절연층 형성」에 상당).
도 14 및 도 18을 참조하여, 도 10과 마찬가지로 다결정 실리콘막(PE11, PE12, PE3)의 상면이 노출될 때까지 층간 절연층(II)을 연마한다(도 14 중의 「CMP 공정1」에 상당).
그런데, 도 18의 공정에 있어서는, 본래, 주변 트랜지스터의 형성 영역의 제3 더미 전극(PE3)만 상면이 노출되면 충분하지만, 제3 더미 전극(PE3)과 다결정 실리콘막(PE11, PE12)의 상면이 모두 연마된다. 이로 인해 다결정 실리콘막(PE11, PE12)의 상면의 실리사이드막(SC)이 깎여져 버린다. 다결정 실리콘막(PE11, PE12)은 다결정 실리콘으로 형성되므로, 그 상면의 실리사이드막(SC)이 존재하지 않으면 게이트 저항이 높아져 버린다. 이와 같은 문제는, 다결정 실리콘막(PE11)과 제3 더미 전극(PE3)이 거의 동일한 두께가 되도록 형성되기 때문에 발생할 수 있다.
도 14 및 도 19를 참조하여, 다결정 실리콘막(PE11, PE12)의 상면의 실리사이드막(SC)이 노출된 상태에서, 주변 트랜지스터의 형성 영역에 대해서만 제3 더미 전극(PE3)이 제거되고(도 14의 「주변 게이트 poly 제거」에 상당), 제3 더미 전극(PE3)이 제거된 영역에 대하여, 게이트 절연막(GI)의 상면에, 고유전율 절연막(HK)과, 조정막(WAJ)이 형성되고, 또한 그 위에, 금속 함유막(MT3)으로서의 금속막(ML)과, 다결정 실리콘막(PLY)이 이 순서대로 형성됨으로써, 게이트막(GE)이 형성된다(도 14의 「High-K/Metal 매립」에 상당). 그 후는 일 실시 형태와 마찬가지로 도 14의 「배선 공정」에 상당하는 처리가 이루어진다.
상기와 같이 다결정 실리콘(PE11, PE12)의 상면에 실리사이드막(SC)이 존재하지 않으므로 고저항으로 된다고 하는 문제를 해결하기 위해서는, 도 20 및 도 21에 도시하는 바와 같이, 게이트 퍼스트 프로세스에 의해 형성되는 메모리 셀의 형성 영역의 다결정 실리콘막(PE11, PE12) 및 그 상면의 실리사이드막(SC)이 연마되는 것을 억제하면 된다. 즉 다결정 실리콘막(PE11, PE12)이 제3 더미 전극(PE3)보다도 낮게(얇게) 되도록 형성하면 된다. 이와 같이 하면, 주변 트랜지스터의 형성 영역의 제3 더미 전극(PE3)의 실리사이드막(SC)이 연마되어도, 메모리 셀의 형성 영역의 다결정 실리콘막(PE11, PE12)의 실리사이드막(SC)은 연마되지 않으므로, 게이트 저항을 낮게 유지할 수 있다.
그러나 실제로는 메모리 셀의 다결정 실리콘막(PE12)은, 측벽 절연막(SW)과 같은 오른쪽이 내려간 단면 형상을 가지므로, 이것의 높이를 낮게(얇게) 형성하면 형 붕괴될 가능성이 있다. 또한 다결정 실리콘막(PE12)이 얇으면, 다결정 실리콘막(PE12)에 이온 주입하고자 하는 불순물이 다결정 실리콘막(PE12)을 관통하므로, 다결정 실리콘막(PE12)에 적정한 양의 불순물을 주입하는 것이 곤란해질 가능성이 있다.
도 20 및 도 21과 같이 메모리 셀을 주변 트랜지스터보다도 낮게 형성하는 것이 아니라, 반대로 주변 트랜지스터를 낮게, 메모리 셀을 높게(두껍게) 형성하는 쪽이 바람직하다. 주변 트랜지스터는 소자의 동작 속도를 높이기 위해 미세화가 권장되어 있고, 미세화에 수반하여 게이트의 높이가 낮게 되어 있다. 가령 주변 트랜지스터의 게이트가 높게 형성되면, 게이트의 단면의 종횡비가 커져 그 밸런스를 확보할 수 없게 된다. 이로 인해 주변 트랜지스터는 메모리 셀보다도 게이트가 낮게 형성되는 쪽이 바람직하다.
그러나 이와 같이 하면, 상기의 도 14 내지 도 19의 공정과 마찬가지로, 메모리 셀에 있어서의 다결정 실리콘막(PE11, PE12)의 실리사이드막(SC)이 제거되는 문제가 다시 발생한다.
즉 메모리 셀(FMS)이 게이트 퍼스트 프로세스에 의해 형성되고, 주변 트랜지스터(TR)가 게이트 라스트 프로세스에 의해 형성되면, 메모리 셀(FMS)의 다결정 실리콘막(PE11, PE12)이 주변 트랜지스터의 제3 더미 전극(PE3)에 대하여 어떠한 두께(높이)의 대소 관계가 되도록 형성되어도, 상기한 바와 같은 문제가 생길 수 있으므로, 최종 제품의 신뢰성이 저하될 가능성이 있다.
애당초, 메모리 셀(FMS)이 게이트 퍼스트 프로세스에 의해 형성되고, 주변 트랜지스터(TR)가 게이트 라스트 프로세스에 의해 형성된다고 하는 제조 방법은, 일부의 영역에 게이트 라스트 프로세스를 실시하는 것만을 위해 공정수를 증가시킬 필요가 있으므로, 매우 번잡하다.
따라서 일 실시 형태와 같이, 메모리 셀(FMS)과 주변 트랜지스터(TR)의 쌍방을 게이트 라스트 프로세스에 의해 형성함으로써, 주변 트랜지스터(TR)가 게이트 라스트 프로세스에 의해 형성되는 비교예의 공정에 비해 공정수를 증가시키는 일 없이, 보다 신뢰성이 높은 반도체 장치를 제공할 수 있다고 하는 지견이 얻어졌다.
구체적으로는, 일 실시 형태와 같이, 제1, 제2 더미 전극(PE1, PE2)이 제3 더미 전극(PE3)에 비해 두껍게 형성되는 것이 바람직하다. 이와 같이 하면, 메모리 셀의 전극의 형 붕괴를 억제하고, 또한 주변 트랜지스터의 미세화에 의해 주변 트랜지스터를 얇게 할 수 있다. 또한, 제2 더미 전극(PE2)은, 제1 더미 전극(PE1)의 측벽부에 형성되어 있으므로, 제2 더미 전극(PE2)의 상면은 비스듬하게 되어 있다. 그로 인해, 도 10에 도시하는 공정에 있어서, 제2 더미 전극(PE2)이 제3 더미 전극(PE3)보다도 높지 않으면, 제2 더미 전극(PE2)의 노출부가 좁아져 버리고, 도 11의 공정에서, 제2 전극을 제거하는 것이 곤란하게 되어 버린다. 또한, 도 12의 공정에서, 개구부에 금속막을 매립하는 것도 곤란해진다. 그로 인해, 일 실시 형태에서는, 제2 더미 전극(PE2)이 제3 더미 전극(PE3)보다도 높아지도록 하고 있다.
제1, 제2 더미 전극(PE1, PE2)이 제3 더미 전극(PE3)에 비해 두껍게 형성되는 경우, 제3 더미 전극(PE3)의 상면이 연마됨으로써 제1, 제2 전극 상면도 연마된다. 이와 같이 제1, 제2 더미 전극(PE1, PE2)의 상면이 연마되어 개구부가 형성됨으로써, 이후의 공정에 있어서 그 개구부를 통하여 제1, 제2 더미 전극(PE1, PE2)을 확실하게 제거할 수 있다.
이와 같이, 일 실시 형태에서는, 메모리 셀(FMS)의 더미의 컨트롤 게이트인 제1 더미 전극(PE1)과, 더미의 메모리 게이트인 제2 더미 전극(PE2)이, 주변 트랜지스터(TR)의 더미의 게이트인 제3 더미 전극(PE3)보다도 높게 형성된다. 이로 인해, CMP에 의한 평탄화 공정 후에, 더미의 컨트롤 게이트와 더미의 메모리 게이트와 더미의 게이트를 확실하게 제거하고, 그 제거 후의 개구부에 금속막을 매립할 수 있다. 그리고, 메모리 셀(FMS)과 주변 트랜지스터(TR)를 모두 용이하게 게이트 라스트 프로세스로 형성할 수 있다.
이 결과, 도 14 내지 도 19에 도시하는 공정과 같이 주변 트랜지스터는 게이트 라스트 프로세스로 하고 메모리 셀은 게이트 퍼스트 프로세스로 하는 분할 제작을 할 필요가 없어져, 프로세스 공정수를 대폭 삭감하는 것이 가능해진다. 그 결과, 공정수가 삭감된 것에 의해 특성 변동의 영향도 작아져, 반도체 장치로서의 신뢰성이 향상된다.
또한, 제1, 제2 더미 전극(PE1, PE2)이 제3 더미 전극(PE3)에 비해 두껍게 형성되는 것은, 제1, 제2 더미 전극(PE1, PE2)은 후속 공정에 있어서 제거되는 전극이므로 전혀 문제는 없다. 제1, 제2 더미 전극(PE1, PE2)이 제3 더미 전극(PE3)에 비해 두껍게 형성됨으로써, 메모리 셀의 측벽 절연막(SW) 및 메모리 게이트 절연막(MI)의 높이(두께)가 최종적으로 주변 트랜지스터와 거의 동등한 높이(두께)를 갖는 것으로 할 수 있다.
다음에 일 실시 형태에서는, 일단 형성된 다결정 실리콘으로 이루어지는 더미 전극(PE1 내지 PE3)이 제거되고, 그 후에 컨트롤 게이트막(CG), 메모리 게이트막(MG) 및 게이트막(GE)이 형성된다. 이들은 금속 함유막(MT1 내지 MT3)을 포함하기 때문에, 다결정 실리콘의 더미 전극(PE1 내지 PE3)보다도 저항이 작아진다. 이로 인해, 주변 트랜지스터 및 메모리 셀의 미세화에 따른 저항의 증가를 억제할 수 있다. 금속 함유막(MT1 내지 MT3)은 다결정 실리콘막(PLY)을 포함하고 있지만, 금속막(ML)을 포함함으로써, 충분히 저항값을 내릴 수 있다.
또한 컨트롤 게이트막(CG) 및 메모리 게이트막(MG) 등이 금속막(ML)을 포함함으로써, 게이트 공핍화가 억제된다. 그 때문에 반전 게이트 용량이 커져 단채널 특성을 개선하는 것이 가능해진다.
메모리 게이트막(MG) 등이 금속막(ML)을 포함함으로써, 메모리 게이트막(MG)의 일함수의 변화를 통하여 메모리 게이트막(MG)으로부터 실리콘 질화막(NF)에의 전자의 주입을 억제할 수 있고, 결과적으로 메모리 셀(FMS)을 보다 깊게(확실하게) 데이터 소거할 수 있다.
또한 컨트롤 게이트막(CG) 등이 고유전율 절연막(HK)을 가짐으로써, 컨트롤 게이트 절연막(CI) 등의 박막화가 곤란해져도 높은 용량성을 유지할 수 있다.
그런데 고유전율 절연막(HK)을 이용한 경우, 메모리 게이트막(MG)의 일함수의 제어가 곤란해질 가능성이 있다. 따라서 일함수의 조정막(WAJ)을 형성함으로써, 메모리 게이트막(MG)의 일함수를 조정할 수 있다. 단 조정막(WAJ)은 열에 약하기 때문에, 예를 들면 조정막(WAJ)을 포함하는 메모리 게이트막(MG)의 형성 후에 소스 영역(SR)이나 드레인 영역(DR)의 어닐 등의 열처리가 이루어지면, 일함수의 조정이 불가능하게 될 가능성이 있다.
따라서 메모리 셀(FMS)을 구성하는 컨트롤 게이트막(CG) 및 메모리 게이트막(MG)을 형성하기 전에, 더미 전극(PE1, PE2)을 형성하고, 상기의 (고온) 열처리를 포함하는 통상의 트랜지스터의 프로세스 후에 더미 전극(PE1, PE2)을 제거한 후에, 조정막(WAJ)을 포함하는 컨트롤 게이트막(CG) 및 메모리 게이트막(MG)이 형성되는, 소위 게이트 라스트 프로세스가 이루어진다. 이와 같이 하면, 조정막(WAJ)이 열에 의한 악영향을 받는 것이 억제되어, 일함수의 조정이 보다 용이하게 이루어진다. 그 결과, 메모리 게이트막(MG)의 데이터의 소거 등을 보다 확실하게(보다 깊게) 행할 수 있다.
컨트롤 게이트막(CG) 및 메모리 게이트막(MG)은 더미 전극(PE1, PE2)에 비해 저저항이므로, 컨트롤 게이트막(CG) 및 메모리 게이트막(MG)의 형성 후에는 이 상면에 실리사이드막(SC)을 형성할 필요가 없다. 이로 인해 컨트롤 게이트막(CG) 및 메모리 게이트막(MG)의 형성 후에는 상기와 같이 어닐 등 고온의 열처리의 필요가 없어지고, 상기한 효과를 발휘할 수 있다. 또한 컨트롤 게이트막(CG) 및 메모리 게이트막(MG)의 상면에 실리사이드막(SC)이 형성되지 않으므로, 이들의 전극 상의 실리사이드막(SC)끼리가 접촉하는 것에 기인하는 양자의 단락을 억제할 수도 있다.
또한 상기한 바와 같이, 도 10의 CMP 공정1에 있어서 더미 전극(PE1, PE2) 등의 상면이 완전히 노출되도록 연마가 이루어지는 것이 바람직하다. 이와 같이 하면, 도 11의 공정에 있어서 더미 전극(PE1, PE2) 등을 확실하게 제거할 수 있다.
또한 주변 트랜지스터의 게이트막(GE)에 대해서도 메모리 셀의 컨트롤 게이트막(CG) 및 메모리 게이트막(MG)과 마찬가지의 구성을 가짐으로써, 주변 트랜지스터(TR)를 보다 고용량화, 저저항화할 수 있다. 또한 주변 트랜지스터의 게이트막(GE)과 메모리 셀의 컨트롤 게이트막(CG) 및 메모리 게이트막(MG)을 동시에 형성할 수 있으므로, 공정수의 증가를 억제할 수 있다.
(제2 실시 형태)
도 22를 참조하여, 본 실시 형태의 반도체 장치는, 도 2에 도시하는 제1 실시 형태의 반도체 장치와 대략적으로 마찬가지의 구성을 구비하고 있다. 그러나 본 실시 형태에서는, 금속 함유막(MT1 내지 MT3)이 다결정 실리콘(PLY)을 포함하지 않고 금속막(ML)으로만 되어 있는 점에서, 제1 실시 형태와 상위하다. 금속막(ML)은 예를 들면 질화 티탄의 박막이다.
본 실시 형태의 금속 함유막(MT1 내지 MT3)은, 제1 실시 형태의 금속 함유막(MT1 내지 MT3)과 거의 동일한 두께를 갖는다. 본 실시 형태의 금속막(ML)의 막 두께는, 제1 실시 형태의 금속막(ML)과 다결정 실리콘막(PLY)의 두께의 합에 거의 동등하다.
본 실시 형태는 상기한 점에서만 제1 실시 형태와 다르고, 다른 점에서는 제1 실시 형태와 마찬가지이므로, 제1 실시 형태와 동일한 구성 요소에 대해서는 도 22에 있어서도 제1 실시 형태와 동일한 부호를 붙이고, 그 설명을 반복하지 않는다. 이것은 이후의 각 실시 형태에 있어서도 마찬가지이다.
제1 실시 형태에서는, 금속 함유막(MT1 내지 MT3)을 형성하기 위해 금속막(ML)과 다결정 실리콘막(PLY)의 2층을 형성할 필요가 있지만, 본 실시 형태에서는 금속막(ML)의 1층만을 형성하면 된다. 이로 인해 프로세스가 보다 간략화된다.
또한 다결정 실리콘막(PLY) 대신에 금속인 질화 티탄의 박막이 배치됨으로써, 금속 함유막(MT1 내지 MT3) 전체의 저항을 감소시킬 수 있다.
(제3 실시 형태)
도 23을 참조하여, 본 실시 형태에서는, 메모리 게이트 절연막(MI)을 구성하는 실리콘 질화막(NF)의 연장부에 있어서, 그 단부가 실리콘 산화막(O1, O2)의 연장부의 단부보다도 내측으로 형성되어 있다. 그 결과, 실리콘 질화막(NF)의 연장부의 단부는 메모리 게이트막(MG)의 단부(도 23의 우측의 측면)보다도 내측으로 형성되어 있다. 또한 여기서 내측이란 도 23의 좌측[컨트롤 게이트막(CG)이 배치되는 측]이다.
실리콘 질화막(NF)은, 하기와 같이 오버 에칭됨으로써, 그 단부가 메모리 게이트막(MG)의 단부보다도 내측으로 형성되고, 그 후의 측벽 절연막(SW)이 형성될 때에, 그 절연막에 의해 실리콘 질화막(NF)의 단부의 외측이 매립된다. 단 다른 실시 형태와 마찬가지로, 메모리 게이트 절연막(MI)의 실리콘 산화막(O1, O2)의 단부는, 메모리 게이트막(MG)의 단부와 동일 평면을 갖도록(플러쉬되도록) 형성되어 있다.
도 23의 구성은, 이하에 서술하는 방법에 의해 형성된다.
도 6과 마찬가지로 메모리 셀의 형성 영역에 메모리 게이트 절연막(MI)과 제2 더미 전극(PE2)이 형성된 후, 반도체 기판(SUB)의 주표면의, 소스 영역(SR)보다도 내측(도 23에 있어서의 좌측)으로 고농도 주입 소스(MS)가 형성된다. 이 고농도 주입 소스(MS)는 소스 영역(SR) 등과 마찬가지로 이온 주입에 의해 형성된다. 고농도 주입 소스(MS)에 있어서의 불순물 농도는, 소스 영역(SR)과 위치적으로 연속하도록 형성된다.
상기 메모리 셀이 핫 홀(hot-hole) 소거형인 경우에는, 고농도 주입 소스(MS)는 고농도 주입에 의한 급준한 프로파일이 필요하므로 LDD로 하지 않는 것이 바람직하다. 그러나 그 메모리 셀이 터널 소거형인 경우에는, 고농도 주입 소스(MS)는 고농도일 필요는 없으며, 통상의 MIS 트랜지스터와 마찬가지로 단채널 특성이 좋아지도록 저농도화해도 좋다.
고농도 주입 소스(MS)의 형성 후, 메모리 게이트 절연막(MI)의 실리콘 질화막(NF)만이, 선택적으로 연장부의 단부로부터 오버 에칭된다. 이 처리에 의해, 메모리 게이트 절연막(MI) 중에서도 실리콘 질화막(NF)만, 그 단부가 메모리 게이트막(MG)의 단부보다도 내측으로 형성된다.
본 실시 형태의 구성은, 이상의 구성을 갖기 때문에, 메모리 셀(FMS)의 데이터 소거의 효율을 높일 수 있다. 이에 대해서 이하에 설명한다.
고농도 주입 소스(MS)는 실리콘 질화막(NF)에 정공을 주입하여 메모리 셀(FMS)의 데이터를 소거할 때에, 고농도 주입 소스(MS)의 단부의 근방에 있어서의 반도체 기판(SUB)의 실리콘으로 정공을 형성시키고, 그 정공을 전계에 의해 가속시켜 실리콘 질화막(NF) 중에 주입시키기 위해 배치된다.
그러나, 실리콘 질화막(NF)이 배치되어 있으면, 상기 영역에서는 정공을 가속시키는 전계가 약해지기 때문에, 고농도 주입 소스(MS)의 바로 위의 실리콘 질화막(NF)에는 정공이 주입되기 어려워진다. 그 결과, 데이터의 소거가 지연될 가능성이 있다.
구체적으로는, 가령 고농도 주입 소스(MS)의 바로 위에 메모리 게이트막(MG)이 오버랩되면, 고농도 주입 소스(MS)의 바로 위에 있는 실리콘 질화막(NF)에는 통상은 정공은 주입되지 않는다. 특히 소위 Extension이라고 불리는 불순물의 확산 영역이 형성된 경우에는 그와 같이 된다. 이 경우에는 메모리 게이트막(MG)과 고농도 주입 소스(MS) 사이의 전계 강도는 변화하지 않고, 데이터의 소거는 통상대로 이루어진다. 그러나 가령 고농도 주입 소스(MS)의 바로 위의 실리콘 질화막(NF)에 정공이 주입되면, 주입된 정공은 오버랩된 메모리 게이트막(MG)으로까지 이동할 수 있다. 그와 같이 되면, 메모리 게이트막(MG)과 고농도 주입 소스(MS) 사이의 전계 강도가 약해져, 데이터의 소거가 지연된다.
따라서 도 23과 같이, 고농도 주입 소스(MS)의 바로 위에는 실리콘 질화막(NF)이 배치되지 않는 형태로 함으로써, 정공을 가속시키는 전계가 약해지는 것이 억제되어, 보다 고효율적으로 정공이 실리콘 질화막(NF) 중에 주입된다. 따라서 메모리 셀(FMS)의 데이터 소거의 효율을 보다 높일 수 있다.
(제4 실시 형태)
도 24를 참조하여, 본 실시 형태 및 이상에 서술한 각 실시 형태의 메모리 셀(FMS) 및 주변 트랜지스터(TR)는, 예를 들면 실리콘의 단결정에 의해 형성된 반도체 웨이퍼(WFR)에 형성되어 있다. 구체적으로는, 반도체 웨이퍼(WFR)의 주표면에는 서로 간격을 두고 복수의 칩 영역(CR)(소자 형성 영역)이 행렬 형상으로 배치되어 있다. 이 칩 영역(CR)에, 상기한 메모리 셀(FMS) 및 주변 트랜지스터(TR) 등의 반도체 소자가 형성된다. 또한 상기한 반도체 기판(SUB)이란 반도체 웨이퍼(WFR)의 토대로서의 기판을 의미하고, 실질적으로 반도체 웨이퍼(WFR)와 반도체 기판(SUB)은 동의이다.
인접하는 1쌍의 칩 영역(CR)에 끼워진 영역, 바꿔 말하면 칩 영역(CR)의 주위에 형성된 영역은 다이싱 영역(DLR)이며, 다이싱 영역(DLR)에서 1매의 반도체 웨이퍼(WFR)가 칩 영역(CR)마다 분할된 반도체 칩으로서 형성된다.
도 25를 참조하여, 다이싱 영역(DLR)은 반도체 웨이퍼(WFR)가 절단되는 영역이므로, 여기에는 메모리 셀(FMS) 등을 형성하기 위한 위치 정렬용 마크 등이 형성된다. 단 이 다이싱 영역(DLR)에는, 적어도 그 일부에, 구조체 형성 영역(FMR)이 형성되어 있고, 구조체 형성 영역(FMR)에는 복수의 구조체(FFMS)가 형성되어 있다.
도 26을 참조하여, 다이싱 영역(DLR)의 구조체(FFMS)는, 더미로서 형성되는 것이므로, 예를 들면 다결정 실리콘의 박막에 의해 형성되는 등, 메모리 셀(FMS) 및 트랜지스터(TR)의 전극과는 다른 구성이나 재질이어도 좋다.
도 27을 참조하여, 다이싱 영역(DLR)의 구조체(FFMS)는, 도 5에 도시하는 제1 적층 구조를 형성하는 공정, 또는 도 6에 도시하는 제2 적층 구조를 형성하는 공정과 동시에, 다이싱 영역에 대하여 형성되는 것이 바람직하다. 상기한 바와 같이 구조체(FFMS)의 구성이나 재질은 제1 및 제2 적층 구조의 전극 등과는 달라도 좋다.
구조체(FFMS)는, 제1 또는 제2 적층 구조의 두께(높이)와 거의 동일한 두께가 되도록 형성되는 것이 바람직하다. 또한 제2 적층 구조를 구성하는 제2 더미 전극(PE2)은 에치백됨으로써 그 단면 형상이 오른쪽이 내려가므로 그 두께(높이)가 일정하게 되지 않는다. 여기서는 제2 적층 구조의 두께(높이)는 그 최대의 두께이며, 제1 적층 구조의 상면과 동일 평면을 이루는 상면부(플러쉬된 부분)의 두께를 의미하는 것으로 한다.
상기의 각 실시 형태에 있어서 형성되는 제1 더미 전극(PE1)과 제2 더미 전극(PE2)과 거의 동일한 높이의 구조체(FFMS)가 형성되면, 예를 들면 도 10에 도시하는 공정과 같이 더미 전극(PE1, PE2)의 상면이 연마되는 CMP가 이루어지는 경우에, 구조체(FFMS)가 CMP일 때에 반도체 기판(SUB)측에 가해지는 힘을 지지할 수 있다. 이로 인해, 예를 들면 더미 전극(PE1, PE2)과 더미 전극(PE3)의 두께가 다른 경우에서도, 반도체 기판(SUB)의 위치에 대한 CMP의 가공량의 변동 등을 저감하고, 보다 균일하게 CMP의 연마가 이루어진다.
구조체(FFMS)의 지지 하에서 더미 전극(PE1 내지 PE3)이 CMP에 의해, 구조체(FFMS)와 높이가 동일하게 되도록 연마되면, 도 26에 도시하는 바와 같이, 그 후에 형성되는 컨트롤 게이트막(CG), 메모리 게이트막(MG) 및 게이트막(GE)과, 구조체(FFMS)의 높이가 거의 동일하게 되도록 할 수 있다.
상기의 CMP는, 게이트 라스트 프로세스를 행할 때에 메모리 셀(FMS) 및 트랜지스터(TR)의 더미 전극(PE1, PE2) 등을 효과적으로 제거하기 위해 매우 중요한 공정이며, CMP의 가공량에 변동이 생기면, 최종적으로 형성되는 메모리 셀(FMS) 등의 전극의 형상으로 이상을 초래할 가능성이 있다. 그러나 상기한 바와 같이 다이싱 영역(DLR)에 더미의 구조체(FFMS)를 형성함으로써, CMP의 가공 정밀도를 높일 수 있으므로, 최종적으로 형성되는 메모리 셀(FMS) 등의 신뢰성을 높일 수 있다.
그 밖에, 실시 형태에 기재된 내용의 일부를 이하에 기재한다.
(1) 반도체 장치는, 반도체 기판의 주표면에 형성되는 메모리 셀과 주변 트랜지스터를 구비하는 반도체 장치이다. 상기 메모리 셀은, 주표면에 형성되는 제1 절연막과, 제1 절연막의 상면에 접하는 제1 금속 함유막이 적층된 제1 게이트를 포함한다. 상기 메모리 셀은, 주표면에 형성되는, 제1 게이트의 측면에 접하는 동시에 반도체 기판의 주표면 상으로까지 연장되는 연장부를 갖도록 형성된 제2 절연막과, 제2 절연막의 연장부의 상면을 포함하여 제2 절연막에 접하는 제2 금속 함유막이 적층된 제2 게이트를 포함한다. 상기 주변 트랜지스터는, 주표면에 형성되는 제3 절연막과, 제3 절연막의 상면에 접하는 제3 금속 함유막이 적층된 제3 게이트를 포함한다. 상기 제1, 제2 및 제3 금속 함유막의 상면은 평탄한 면이다.
(2) (1)의 반도체 장치에 있어서, 상기 제1, 제2 및 제3 게이트의 높이가 동일하다.
(3) (1)의 반도체 장치에 있어서, 상기 제2 절연막에는 전하를 축적하는 전하 축적막을 포함한다.
(4) (1)의 반도체 장치에 있어서, 상기 전하 축적막은 실리콘 질화막이다.
(5) (1)의 반도체 장치에 있어서, 상기 제2 절연막은, 제1 실리콘 산화막과, 실리콘 질화막과, 제2 실리콘 산화막이 이 순서대로 적층된 구성을 갖는다.
(6) (4) 또는 (5)의 반도체 장치에 있어서, 상기 실리콘 질화막의 단부는, 제2 금속 함유막의 단부보다도 내측에 배치된다.
(7) (1)의 반도체 장치에 있어서, 상기 메모리 셀은 주표면에 형성되고, 제1 및 제2 게이트를 끼우도록 배치되는 드레인 영역 및 소스 영역을 갖는다. 상기 드레인 영역 및 소스 영역에는 실리사이드가 형성되어 있다.
(8) (1)의 반도체 장치에 있어서, 상기 주변 트랜지스터는 주표면에 형성되고, 제3 게이트를 끼우도록 배치되는 드레인 영역 및 소스 영역을 갖는다.
(9) (1)의 반도체 장치에 있어서, 상기 제1, 제2 및 제3 금속 함유막은 금속 함유막(다른 막을 포함해도 좋음)을 포함한다. 상기 금속 함유막은 질화 티탄의 박막으로만 구성된다.
(10) (1)의 반도체 장치에 있어서, 상기 제1, 제2 및 제3 금속 함유막은 금속 함유막(다른 막을 포함해도 좋음)을 포함한다. 상기 금속 함유막은 질화 티탄의 박막과, 다결정 실리콘의 박막이 이 순서대로 적층된 구성을 갖는다.
(11) (9) 또는 (10)의 반도체 장치에 있어서, 상기 제1, 제2 및 제3 금속 함유막은, 제1, 제2 및 제3 절연막보다 유전율이 높은 유전체막과, 고유전율 절연막의 일함수를 조정하는 조정막과, 금속 함유막이 이 순서대로 적층된 구성을 갖는다.
(12) (1)의 반도체 장치에 있어서, 상기 주표면에는, 메모리 셀 및 주변 트랜지스터가 형성되는 소자 형성 영역과, 소자 형성 영역의 주위에 형성되는 다이싱 영역을 갖는다. 상기 다이싱 영역에는, 제1, 제2 및 제3 게이트와 동일한 두께를 갖는 구조체가 형성되는 공정을 더 구비한다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
CG : 컨트롤 게이트막
CI : 컨트롤 게이트 절연막
CR : 칩 영역
CV1, CV2, CV3 : 개구부
DLR : 다이싱 영역
DR : 드레인 영역
FFMS : 구조체
FMR : 구조체 형성 영역
FMS : 메모리 셀
GE : 게이트막
GI : 게이트 절연막
HK : 고유전율 절연막
II : 층간 절연층
MG : 메모리 게이트막
MI : 메모리 게이트 절연막
ML : 금속막
MS : 고농도 주입 소스
MT1, MT2, MT3 : 금속 함유막
NF : 실리콘 질화막
O1, O2 : 실리콘 산화막
PE1 : 제1 더미 전극
PE2 : 제2 더미 전극
PE3 : 제3 더미 전극
PLY : 다결정 실리콘막
SC : 실리사이드막
SR : 소스 영역
SUB : 반도체 기판
SW : 측벽 절연막
TR : 트랜지스터
WAJ : 조정막
WFR : 반도체 웨이퍼

Claims (12)

  1. 반도체 기판의 주표면에 형성되는 메모리 셀과 주변 트랜지스터를 포함하는 반도체 장치의 제조 방법으로서,
    상기 반도체 기판을 준비하는 공정과,
    상기 메모리 셀이 형성되는 메모리 셀 형성 영역에서의 상기 주표면에, 제1 절연막과, 상기 제1 절연막의 상면에 접하는 제1 더미 전극이 적층된 제1 적층 구조를 형성하는 공정과,
    상기 메모리 셀 형성 영역에서의 상기 주표면에, 상기 제1 적층 구조의 측면에 접하는 동시에 상기 반도체 기판의 상기 주표면 상으로까지 연장되는 연장부를 갖도록 형성된 제2 절연막과, 상기 제2 절연막의 상기 연장부의 상면을 포함하여 상기 제2 절연막에 접하는 제2 더미 전극이 적층된 제2 적층 구조를 형성하는 공정과,
    상기 주변 트랜지스터가 형성되는 주변 트랜지스터 형성 영역에서의 상기 주표면에, 제3 절연막과, 상기 제3 절연막의 상면에 접하는 제3 더미 전극이 적층된 제3 적층 구조를 형성하는 공정과,
    상기 제1, 제2 및 제3 적층 구조를 덮도록 층간 절연층을 형성하는 공정과,
    상기 제1, 제2 및 제3 더미 전극의 상면이 상기 층간 절연층으로부터 노출되고, 상기 층간 절연층의 상면과, 노출된 상기 제1, 제2 및 제3 더미 전극의 상면이 평탄하게 되도록, 상기 층간 절연층의 일부와 상기 제1, 제2 및 제3 더미 전극의 상면을 연마하는 공정과,
    노출된 상기 제1, 제2 및 제3 더미 전극을 제거하여 제1 개구부, 제2 개구부 및 제3 개구부의 각각을 형성하는 공정과,
    상기 제1 개구부와 상기 제2 개구부와 상기 제3 개구부의 각각에, 금속 함유막 및 다른 막을 포함하는 금속 함유 적층막을 매설함으로써, 제1 금속 함유막과, 제2 금속 함유막과, 제3 금속 함유막을 형성하는 공정을 구비하고,
    상기 제1 및 제2 적층 구조의 높이는 상기 제3 적층 구조의 높이보다도 높아지도록 형성되는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 절연막에는 전하를 축적하는 전하 축적막을 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 전하 축적막은 실리콘 질화막인 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 절연막은, 제1 실리콘 산화막과, 실리콘 질화막과, 제2 실리콘 산화막이 이 순서대로 적층된 구성을 갖는 반도체 장치의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 실리콘 질화막의 단부는, 상기 제2 금속 함유막의 단부보다도 내측에 배치되는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 및 제2 적층 구조를 형성하는 공정 후, 상기 메모리 셀 형성 영역에서의 상기 주표면에 상기 메모리 셀의 소스 영역 및 드레인 영역을 형성하는 공정과,
    상기 소스 영역 및 상기 드레인 영역에 실리사이드를 형성하는 공정을 더 구비하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제3 적층 구조를 형성하는 공정 후, 상기 주변 트랜지스터 형성 영역에서의 상기 주표면에 상기 주변 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 공정과,
    상기 소스 영역 및 상기 드레인 영역에 실리사이드를 형성하는 공정을 더 구비하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제1, 제2 및 제3 금속 함유막을 형성하는 공정은, 상기 층간 절연층의 상면과, 상기 제1, 제2 및 제3 개구부에 상기 금속 함유 적층막을 퇴적하는 공정과, 상기 층간 절연층이 노출되도록 상기 금속 함유 적층막을 연마하는 공정을 포함하고,
    상기 금속 함유 적층막을 연마하는 공정에서는, 상기 제1 금속 함유막의 상면과, 상기 제2 금속 함유막의 상면과, 상기 제3 금속 함유막의 상면이 동일한 높이의 평탄한 면을 형성하도록 연마되는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 금속 함유막은 질화 티탄의 박막만을 포함하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 금속 함유막은, 상기 질화 티탄의 박막과, 다결정 실리콘의 박막이 이 순서대로 적층된 구성을 갖는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 제1 금속 함유막은 상기 제1 절연막의 상면에 형성되고, 상기 제1 금속 함유막은 상기 제1 절연막보다 유전율이 높은 유전체막과, 상기 유전체막의 일함수를 조정하는 조정막과, 상기 금속 함유막이 이 순서대로 적층된 구조를 갖고,
    상기 제2 금속 함유막은 상기 제2 절연막의 상면에 형성되고, 상기 제2 금속 함유막은 상기 유전체막과, 상기 조정막과, 상기 금속 함유막이 이 순서대로 적층된 구조를 갖고,
    상기 제3 금속 함유막은 상기 제3 절연막의 상면에 형성되고, 상기 제3 금속 함유막은 상기 유전체막과, 상기 조정막과, 상기 금속 함유막이 이 순서대로 적층된 구조를 갖고,
    상기 다른 막은 상기 유전체막과 상기 조정막을 포함하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 주표면에는, 상기 메모리 셀 및 상기 주변 트랜지스터가 형성되는 소자 형성 영역과, 상기 소자 형성 영역의 주위에 형성되는 다이싱 영역을 갖고,
    상기 제1 또는 제2 적층 구조를 형성하는 공정과 동시에, 상기 다이싱 영역에, 상기 제1 및 제2 적층 구조와 동일한 두께를 갖는 구조체가 형성되는 공정을 더 구비하는 반도체 장치의 제조 방법.
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