TWI597784B - 記憶胞、非揮發性半導體記憶裝置及記憶胞之寫入方法 - Google Patents

記憶胞、非揮發性半導體記憶裝置及記憶胞之寫入方法 Download PDF

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Description

記憶胞、非揮發性半導體記憶裝置及記憶胞之寫入方法
本發明係關於一種記憶胞及非揮發性半導體記憶裝置。
先前，於日本專利特開2011-129816號公報(專利文獻1)，揭示有於2個選擇閘極構造體間配置有記憶體閘極構造體之記憶胞(參照專利文獻1之圖16)。實際上，於該記憶胞中，具備連接有位元線之汲極區域、與連接有源極線之源極區域，自該等汲極區域向源極區域，於記憶井上依序配置形成有：一選擇閘極構造體、記憶體閘極構造體及另一選擇閘極構造體。於以該構成形成之記憶胞，於記憶體閘極構造體設置有電荷儲存層，藉由對該電荷儲存層注入電荷，能寫入資料，或藉由提取電荷儲存層內之電荷，可抹除資料。
實際上，於此種記憶胞中，於將電荷注入至電荷儲存層之情形時，藉由連接於源極線之另一選擇閘極構造體阻斷電壓，並且將來自位元線之低電壓之位元電壓經由一選擇閘極構造體施加至記憶體閘極構造體之通道層。此時，於記憶體閘極構造體，對記憶體閘極電極施加高電壓之記憶體閘極電壓，藉由因位元電壓與記憶體閘極電壓之電壓差產生之量子穿隧效應，能將電荷注入至電荷儲存層。
於矩陣狀地配置有以此種構成形成之記憶胞之非揮發性半導體記憶裝置中，由複數個記憶胞共有被施加有高電壓之記憶體閘極電壓 之記憶體閘極線。因此，若為了將電荷注入至一記憶胞之電荷儲存層而將高電壓之記憶體閘極電壓施加至記憶體閘極線，則於共有該記憶體閘極線之其他記憶胞中，即便於未將電荷注入至電荷儲存層時，亦將高電壓之記憶體閘極電壓施加至記憶體閘極電極。
因此，於該情形時，於未將電荷注入至電荷儲存層之記憶胞中，藉由連接於源極線之另一選擇閘極構造體阻斷向通道層之電壓施加，並且藉由一選擇閘極構造體，能將來自位元線之高電壓之位元電壓施加至記憶體閘極構造體之通道層。藉此，於將高電壓之記憶體閘極電壓施加至記憶體閘極電極之記憶體閘極構造體中，由於將高電壓之位元電壓施加至通道層，故記憶體閘極電極與通道層之電壓差變小，其結果，不會產生量子穿隧效應，而無法將電子注入至電荷儲存層。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-129816號公報
如此，先前，於未將電荷注入至電荷儲存層之記憶胞中，為了阻止向電荷儲存層之電荷注入，必須依照高電壓之記憶體閘極電壓，自位元線對通道層施加高電壓之位元電壓。因此，於以該構成形成之記憶胞中，必須將連接於位元線之一選擇閘極構造體之選擇閘極絕緣膜以能耐受高電壓之位元電壓之方式將膜厚設置為較厚，相應地，存在難以實現高速動作之問題。
又，如此，於先前之記憶胞中，於阻止向電荷儲存層之電荷注入時，亦有時向位元線施加高電壓之位元電壓，故於控制記憶胞之周邊電路中，亦必須以能耐受高電壓之位元電壓之方式將場效電晶體之 閘極絕緣膜之膜厚增厚，相應地，存在周邊電路之面積增大之問題。
因此，本發明係考慮以上方面而完成者，其目的在於提出一種較先前更能實現高速動作且亦能減小周邊電路之面積之記憶胞及非揮發性半導體記憶裝置。
為了解決上述問題，本發明之記憶胞之特徵在於包含：汲極區域，其係形成於記憶井表面，且連接有位元線；源極區域，其係形成於上述記憶井表面，且連接有源極線；記憶體閘極構造體，其形成於上述汲極區域及上述源極區域間，於上述記憶井上依序積層形成有下部記憶體閘極絕緣膜、電荷儲存層、上部記憶體閘極絕緣膜及記憶體閘極電極；第1選擇閘極構造體，其具有於上述汲極區域及上述記憶體閘極構造體間之上述記憶井上介隔第1選擇閘極絕緣膜形成有第1選擇閘極電極之構成，且介隔一側壁間隔件而與上述記憶體閘極構造體之一側壁相鄰；及第2選擇閘極構造體，其具有於上述源極區域及上述記憶體閘極構造體間之上述記憶井上介隔第2選擇閘極絕緣膜形成有第2選擇閘極電極之構成，且介隔另一側壁間隔件而與上述記憶體閘極構造體之另一側壁相鄰；且於將藉由量子穿隧效應對上述電荷儲存層注入電荷所需之電荷儲存閘極電壓施加至上述記憶體閘極電極時，於要阻止向上述電荷儲存層注入電荷時，於自與上述記憶體閘極電極對向之上述記憶井內之通道層形成載子區域將形成通道層之載子排除後之狀態下，藉由上述第1選擇閘極構造體，阻斷與上述記憶體閘極電極對向之區域之上述記憶井、與上述汲極區域之電性連接，且，藉由上述第2選擇閘極構造體，阻斷與上述記憶體閘極電極對向之區域之上述記憶井、與上述源極區域之電性連接阻斷，於與上述記憶體閘極電極對向之區域之上述記憶井不形成上述通道層，而形成空乏層；且基於上述電荷儲存閘極電壓，使上述記憶井表面之電位上 升，減小上述記憶體閘極電極及上述記憶井表面間之電壓差，一方面阻止向上述電荷儲存層內之電荷注入，並且藉由上述空乏層，阻止上述記憶井表面之電位到達至上述第1選擇閘極絕緣膜及上述第2選擇閘極絕緣膜。
又，本發明之記憶胞之特徵在於包含：汲極區域，其係形成於記憶井表面，且連接有位元線；源極區域，其係形成於上述記憶井表面，且連接有源極線；記憶體閘極構造體，其形成於上述汲極區域及上述源極區域間，於上述記憶井上依序積層形成有下部記憶體閘極絕緣膜、電荷儲存層、上部記憶體閘極絕緣膜及記憶體閘極電極，且將藉由量子穿隧效應對上述電荷儲存層注入電荷所需之電荷儲存閘極電壓施加至上述記憶體閘極電極；第1選擇閘極構造體，其具有於上述汲極區域及上述記憶體閘極構造體間之上述記憶井上介隔第1選擇閘極絕緣膜形成有第1選擇閘極電極之構成，且介隔一側壁間隔件而與上述記憶體閘極構造體之一側壁相鄰；及第2選擇閘極構造體，其具有於上述源極區域及上述記憶體閘極構造體間之上述記憶井上介隔第2選擇閘極絕緣膜形成有第2選擇閘極電極之構成，且介隔另一側壁間隔件而與上述記憶體閘極構造體之另一側壁相鄰；且具備如下部分以用於阻止向上述電荷儲存層注入電荷時：汲極側非導通區域，其於自與上述記憶體閘極電極對向之上述記憶井內之通道層形成載子區域將形成通道層之載子排除後之狀態下，形成於與上述第1選擇閘極電極對向之區域之上述記憶井，且阻斷與上述記憶體閘極電極對向之區域之上述記憶井、與上述汲極區域之電性連接；及 源極側非導通區域，其於自與上述記憶體閘極電極對向之上述記憶井內之通道層形成載子區域將形成通道層之載子排除後之狀態下，形成於與上述第2選擇閘極電極對向之區域之上述記憶井，且阻斷與上述記憶體閘極電極對向之區域之上述記憶井、與上述源極區域之電性連接；及空乏層，其於與上述記憶體閘極電極對向之區域形成於無上述通道層之上述記憶井，且基於上述電荷儲存閘極電壓，使上述記憶井表面之電位上升，一方面阻止向上述電荷儲存層內之電荷注入，並且阻止上述記憶井表面之電位到達至上述第1選擇閘極絕緣膜及上述第2選擇閘極絕緣膜。
又，本發明之非揮發性半導體記憶裝置之特徵在於：其係將連接有位元線及源極線之記憶胞配置成矩陣狀者，且上述記憶胞係如技術方案1至8中任一項之記憶胞。
根據本發明，不會受藉由量子穿隧效應對電荷儲存層注入電荷所需之電荷儲存閘極電壓限制，可使位元線及源極線之電壓降低至藉由第1選擇閘極構造體阻斷與記憶體閘極電極對向之區域之記憶井與位元線之電性連接所需之電壓值、或藉由第2選擇閘極構造體阻斷與記憶體閘極電極對向之區域之記憶井與源極線之電性連接所需之電壓值，故可依照該等位元線及源極線之電壓降低，將第1選擇閘極構造體之第1選擇閘極絕緣膜、或第2選擇閘極構造體之第2選擇閘極絕緣膜之各膜厚設置為較薄，能相應地實現高速動作。
又，根據本發明，由於可降低施加至位元線或源極線之電壓，故於控制記憶胞之周邊電路中，亦可將場效電晶體之閘極絕緣膜之膜厚設置為較薄，可相應地減小周邊電路之面積。
1‧‧‧非揮發性半導體記憶裝置
2a‧‧‧記憶胞
2b‧‧‧記憶胞
2c‧‧‧記憶胞
2d‧‧‧記憶胞
4‧‧‧記憶體閘極構造體
5‧‧‧第1選擇閘極構造體
6‧‧‧第2選擇閘極構造體
10‧‧‧位元電壓施加電路
11‧‧‧第1選擇閘極電壓施加電路
13‧‧‧記憶體閘極電壓施加電路
14‧‧‧第2選擇閘極電壓施加電路
15‧‧‧源極電壓施加電路
17‧‧‧基板電壓施加電路
20‧‧‧絕緣基板
24a‧‧‧下部閘極絕緣膜
24b‧‧‧上部閘極絕緣膜
28a‧‧‧側壁間隔件
28b‧‧‧側壁間隔件
30‧‧‧第1選擇閘極絕緣膜
31‧‧‧汲極區域
33‧‧‧第2選擇閘極絕緣膜
34‧‧‧源極區域
100‧‧‧記憶胞
102‧‧‧側壁間隔件
201‧‧‧記憶胞
204‧‧‧記憶體閘極構造體
205‧‧‧第1選擇閘極構造體
206‧‧‧第2選擇閘極構造體
207a‧‧‧雜質擴散區域
207b‧‧‧雜質擴散區域
BL1‧‧‧位元線
BL2‧‧‧位元線
D‧‧‧空乏層
DG‧‧‧第1選擇閘極電極
DGL1‧‧‧第1選擇閘極線
DGL2‧‧‧第1選擇閘極線
DNW‧‧‧N型之深井層
DW1‧‧‧區域
EC‧‧‧電荷儲存層
EC1‧‧‧電荷儲存層
ER1‧‧‧區域
ER2‧‧‧區域
MG‧‧‧記憶體閘極電極
MGL‧‧‧記憶體閘極線
MPW‧‧‧記憶井
MPW1‧‧‧記憶井
SG‧‧‧第2選擇閘極電極
SGL‧‧‧第2選擇閘極線
SL‧‧‧源極線
Vg‧‧‧電壓
Vono‧‧‧Vono
圖1係表示具備本發明之記憶胞之非揮發性半導體記憶裝置之電路構成之電路圖。
圖2A係表示本發明之記憶胞之側剖面構成、與載子排除動作時之各部位之電壓值之剖視圖，圖2B係用以進行於資料之寫入動作時未將電荷注入至電荷儲存層時之說明之概略圖。
圖3係用以進行寫入非選擇記憶胞之電位之說明之概略圖。
圖4係表示資料之寫入動作時、資料之讀出動作時、及資料之抹除動作時之各部位之電壓值之一例之表格。
圖5A係表示於在記憶體閘極電極及第1選擇閘極電極間之側壁間隔件內亦形成有電荷儲存層之比較例1之記憶胞中剛將電荷注入至電荷儲存層之後之情況之概略圖，圖5B係表示將電荷注入至圖5A之電荷儲存層後，電荷儲存層內之電荷隨著時間經過而擴散時之情況之概略圖。
圖6係表示於本發明之記憶胞中將電荷注入至電荷儲存層時之情況之概略圖。
圖7A表示於記憶體閘極構造體及第1選擇閘極構造體間之記憶井表面、與記憶體閘極構造體及第2選擇閘極構造體間之記憶井表面分別形成有雜質擴散區域之比較例2之記憶胞，圖7B係用以進行本發明之記憶胞中之空乏層之說明之概略圖。
以下，對用以實施本發明之形態進行說明。再者，說明係設為以下所示之順序。
1.非揮發性半導體記憶裝置之整體構成
2.記憶胞之詳細構成
3.關於在資料之寫入動作前所進行之載子排除動作
4.關於在寫入選擇記憶胞中將電荷注入至電荷儲存層之動作原理
5.關於在高電壓之電荷儲存閘極電壓施加至記憶體閘極電極之寫入非選擇記憶胞中未將電荷注入至電荷儲存層之動作原理
6.關於非揮發性半導體記憶裝置之各種動作時之電壓
7.關於本發明之記憶胞中之電荷儲存層之構成
8.作用及效果
9.其他實施形態
(1)非揮發性半導體記憶裝置之整體構成
於圖1中，1表示非揮發性半導體記憶裝置，且具有本發明之記憶胞2a、2b、2c、2d呈矩陣狀配置之構成。非揮發性半導體記憶裝置1係由該等記憶胞2a、2b、2c、2d中之於一方向(於該情形時為行方向)排列之記憶胞2a、2c(2b、2d)共有1條位元線BL1(BL2)，能藉由位元電壓施加電路10對各位元線BL1、BL2之每一條統一施加特定之位元電壓。又，非揮發性半導體記憶裝置1係由配置於與一方向正交之另一方向(於該情形時為列方向)之記憶胞2a、2b(2c、2d)共有1條第1選擇閘極線DGL1(DGL2)，能藉由第1選擇閘極電壓施加電路11對各第1選擇閘極線DGL1、DGL2之每一條統一施加特定之第1選擇閘極電壓。
進而，於該實施形態之情形時，於非揮發性半導體記憶裝置1中，由全部之記憶胞2a、2b、2c、2d共有1條記憶體閘極線MGL、1條第2選擇閘極線SGL、及1條源極線SL，能藉由記憶體閘極電壓施加電路13，將特定之記憶體閘極電壓施加至記憶體閘極線MGL，能藉由第2選擇閘極電壓施加電路14，將特定之第2選擇閘極電壓施加至第2選擇閘極線SGL，能藉由源極電壓施加電路15，將特定之源極電壓施加至源極線SL。
再者，於該實施形態中，對由全部之記憶胞2a、2b、2c、2d共有1條記憶體閘極線MGL、1條第2選擇閘極線SGL、及1條源極線SL之情 形進行敍述，但本發明並非侷限於此，亦可設置為配置於另一方向(列方向)之記憶胞2a、2b(2c、2d)之每一個分別共有記憶體閘極線、第2選擇閘極線、及源極線。
順帶一提，於該非揮發性半導體記憶裝置1中，例如能設置為全部之記憶胞2a、2b、2c、2d形成於以P型形成之1個記憶井MPW，能藉由基板電壓施加電路17對記憶井MPW施加特定之基板電壓。此處，由於該等記憶胞2a、2b、2c、2d係全部具有相同構成，故以下，著眼於第1列第1行之記憶胞2a進行說明。
於該情形時，記憶胞2a具有以下構成：於形成於記憶井MPW表面之汲極區域(未圖示)連接有位元線BL1，且於形成於記憶井MPW表面之源極區域(未圖示)連接有源極線SL，於該等汲極區域及源極區域間之記憶井MPW上，形成有記憶體閘極構造體4、第1選擇閘極構造體5、及第2選擇閘極構造體6。
實際上，記憶胞2a係於形成於汲極區域及源極區域間之記憶井MPW上之記憶體閘極構造體4之一側壁，介隔側壁間隔件(未圖示)配置有第1選擇閘極構造體5，於記憶體閘極構造體4之另一側壁，介隔側壁間隔件配置有第2選擇閘極構造體6，自位元線BL1向源極線SL，於記憶井MPW上，依序配置有第1選擇閘極構造體5、記憶體閘極構造體4及第2選擇閘極構造體6。
此處，第1選擇閘極構造體5具有於側壁間隔件與汲極區域之間之記憶井MPW上介隔第1選擇閘極絕緣膜形成有第1選擇閘極電極DG之構成，於第1選擇閘極電極DG連接有第1選擇閘極線DGL1。第1選擇閘極構造體5係藉由自位元線BL1對記憶井MPW表面之汲極區域施加之位元電壓、與自第1選擇閘極線DGL1對第1選擇閘極電極DG施加之第1選擇閘極電壓之電壓差，能於與第1選擇閘極電極DG對向之記憶井MPW表面形成通道層。
於該情形時，第1選擇閘極構造體5係藉由於與第1選擇閘極電極DG對向之記憶井MPW表面形成通道層，而能將位元線BL1、與記憶體閘極構造體4正下方區域之記憶井MPW電性連接，對形成於記憶體閘極構造體4正下方之記憶井MPW之通道層施加位元線BL1之位元電壓。
另一方面，第1選擇閘極構造體5係藉由於與第1選擇閘極電極DG對向之記憶井MPW表面未形成通道層，而能阻斷位元線BL1、與記憶體閘極構造體4正下方之區域之記憶井MPW之電性連接，能阻止位元電壓自位元線BL1向記憶體閘極構造體4正下方之區域之記憶井MPW之施加。
第2選擇閘極構造體6具有於側壁間隔件與源極區域之間之記憶井MPW上介隔第2選擇閘極絕緣膜形成有第2選擇閘極電極SG之構成，於第2選擇閘極電極SG連接有第2選擇閘極線SGL。第2選擇閘極構造體6能藉由自源極線SL對記憶井MPW表面之源極區域施加之源極電壓、與自第2選擇閘極線SGL對第2選擇閘極電極SG施加之第2選擇閘極電壓之電壓差，於與第2選擇閘極電極SG對向之記憶井MPW表面形成通道層。
於該情形時，第2選擇閘極構造體6能藉由於與第2選擇閘極電極SG對向之記憶井MPW表面形成通道層，而使源極線SL、與記憶體閘極構造體4正下方之區域之記憶井MPW電性連接。另一方面，第2選擇閘極構造體6藉由於與第2選擇閘極電極SG對向之記憶井MPW表面未形成通道層，而能阻斷源極線SL、與記憶體閘極構造體4正下方之區域之記憶井MPW之電性連接，能阻止源極電壓自源極線SL向記憶體閘極構造體4正下方之區域之記憶井MPW之施加。
位於第1選擇閘極構造體5及第2選擇閘極構造體6間之記憶井MPW上之記憶體閘極構造體4具有於記憶井MPW上依序積層形成有下 部閘極絕緣膜、電荷儲存層EC、上部閘極絕緣膜、及記憶體閘極電極MG之構成，於該記憶體閘極電極MG連接有記憶體閘極線MGL。以該構成形成之記憶體閘極構造體4係藉由記憶體閘極電極MG與記憶井MPW之電壓差產生量子穿隧效應，對電子儲存層EC注入電荷，或自該電荷儲存層EC內提取電荷。
(2)記憶胞之詳細構成
此處，圖2A係表示記憶胞2a(2b)之側剖面構成之剖視圖。實際上，如圖2A所示般，例如記憶胞2a係於SiO2等絕緣基板20上，介隔N型之深井層DNW，形成P型之記憶井MPW，於該記憶井MPW形成有：記憶體閘極構造體4，其形成N型之電晶體構造；第1選擇閘極構造體5，其形成N型之MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體構造；及第2選擇閘極構造體6，其同樣形成N型之MOS電晶體構造。
實際上，於記憶井MPW之表面，位於第1選擇閘極構造體5之一端之汲極區域31、與位於第2選擇閘極構造體6之一端之源極區域34空出特定距離形成，於汲極區域31連接有位元線BL1，並且於源極區域34連接有源極線SL。再者，於該實施形態之情形時，汲極區域31及源極區域34係選定為雜質濃度為1.0E21/cm3以上，另一方面，記憶井MPW係將供形成通道層之表面區域(例如，自表面至50[nm]之區域)之雜質濃度選定為1.0E19/cm3以下，較佳為選定為3.0E18/cm3以下。
記憶體閘極構造體4係於汲極區域31及源極區域34間之記憶井MPW上，介隔包含SiO2等絕緣構件之下部閘極絕緣膜24a具有例如以氮化矽(Si3N4)、或氮氧化矽(SiON)、氧化鋁(Al2O3)等形成之電荷儲存層EC，進而，於該電荷儲存層EC上，介隔同樣以絕緣構件形成之上部閘極絕緣膜24b具有記憶體閘極電極MG。藉此，記憶體閘極構造體4具有藉由下部閘極絕緣膜24a及上部閘極絕緣膜24b，電荷儲存層EC 自記憶井MPW及記憶體閘極電極MG絕緣之構成。
於記憶體閘極構造體4，以絕緣構件形成之側壁間隔件28a沿著一側壁形成，且介隔該側壁間隔件28a而與第1選擇閘極構造體5相鄰。此種形成於記憶體閘極構造體4與第1選擇閘極構造體5之間之側壁間隔件28a係以特定之膜厚形成，以能將記憶體閘極構造體4、與第1選擇閘極構造體5絕緣之方式設置。
此處，於記憶體閘極構造體4及第1選擇閘極構造體5間未達5[nm]時，有於將特定電壓施加至記憶體閘極電極MG、或第1選擇閘極電極DG時於側壁間隔件28a產生耐壓不良之虞，另一方面，於記憶體閘極構造體4及第1選擇閘極構造體5間超過40[nm]時，於記憶體閘極電極MG及第1選擇閘極電極DG間，於記憶井MPW之電阻上升，於下述之資料讀出時，於記憶體閘極構造體4及第1選擇閘極構造體5間，難以產生讀出電流。因此，於該實施形態之情形時，記憶體閘極構造體4及第1選擇閘極構造體5間之側壁間隔件28a較理想為選定為5[nm]以上40[nm]以下之寬度。
第1選擇閘極構造體5係於側壁間隔件28a與汲極區域31間之記憶井MPW上，形成以絕緣構件形成且膜厚為9[nm]以下、較佳為3[nm]以下形成之第1選擇閘極絕緣膜30，於該第1選擇閘極絕緣膜30上，形成有連接有第1選擇閘極線DGL1之第1選擇閘極電極DG。
另一方面，於記憶體閘極構造體4之另一側壁，亦形成有以絕緣構件形成之側壁間隔件28b，介隔該側壁間隔件28b而與第2選擇閘極構造體6相鄰。此種形成於記憶體閘極構造體4、與第2選擇閘極構造體6之間之側壁間隔件28b亦形成為與一側壁間隔件28a相同之膜厚，以能將記憶體閘極構造體4、與第2選擇閘極構造體6絕緣之方式設置。
此處，於記憶體閘極構造體4與第2選擇閘極構造體6之間未達 5[nm]時，有於對記憶體閘極電極MG、或第2選擇閘極電極SG施加特定電壓時於側壁間隔件28b產生耐壓不良之虞，另一方面，於記憶體閘極構造體4與第2選擇閘極構造體6間超過40[nm]時，於記憶體閘極電極MG及第2選擇閘極電極SG間，記憶井MPW之電阻上升，於下述之資料讀出時，於記憶體閘極構造體4及第2選擇閘極構造體6間難以產生讀出電流。因此，於該實施形態之情形時，記憶體閘極構造體4及第2選擇閘極構造體6間之側壁間隔件28a亦較理想為選定為5[nm]以上40[nm]以下之寬度。
第2選擇閘極構造體6係於側壁間隔件28b與源極區域34間之記憶井MPW上，形成有以絕緣構件形成且膜厚為9[nm]以下、較佳為3[nm]以下之第2選擇閘極絕緣膜33，於該第2選擇閘極絕緣膜33上，形成有連接有第2選擇閘極線SGL之第2選擇閘極電極SG。
順帶一提，於該實施形態之情形時，介隔側壁間隔件28a、28b沿著記憶體閘極電極MG之側壁形成之第1選擇閘極電極DG及第2選擇閘極電極SG係分別形成為脊部隨著自記憶體閘極電極MG遠離而向記憶井MPW逐漸下降之側牆狀。
由於具有此種構成之記憶胞2a、2b、2c、2d可藉由利用光微影技術、氧化或CVD(Chemical Vapor Deposition：化學氣相沈積)等成膜技術、蝕刻技術及離子注入法等之一般之半導體製造程序形成，故此處省略其說明。
順帶一提，上述之側牆狀之第1選擇閘極電極DG及第2選擇閘極電極SG係可首先將以側壁間隔件28a、28b覆蓋之記憶體閘極電極MG形成於記憶井MPW上後，以覆蓋該記憶體閘極電極MG周邊之側壁間隔件28a、28b之方式，於記憶井MPW上形成層狀之導電層，其後，藉由回蝕該導電層，沿著記憶體閘極電極MG之側壁之側壁間隔件28a、28b形成為側牆狀。
即，能較第1選擇閘極電極DG及第2選擇閘極電極SG更先形成記憶體閘極電極MG，而於側壁介隔側壁間隔件28a、28b分別形成側牆狀之第1選擇閘極電極DG及第2選擇閘極電極SG。如此，第1選擇閘極電極DG及第2選擇閘極電極SG係藉由較形成記憶體閘極電極MG之半導體製造程序更後之步驟，使用與記憶體閘極電極MG不同之導電層形成。
(3)關於在資料之寫入動作前所進行之載子排除動作
此處，於本發明之非揮發性半導體記憶裝置1中，於執行例如將電荷注入至第1列第1行之記憶胞2a之電荷儲存層EC而寫入資料且未將電荷注入至其他記憶胞2b、2c、2d之電荷儲存層EC而未寫入資料的資料之寫入動作時，能於執行該資料之寫入動作之前，先執行下述之載子排除動作。
於該情形時，作為載子排除動作，本發明之非揮發性半導體記憶裝置1係於各記憶胞2a、2b、2c、2d中，自於與記憶體閘極電極MG對向之記憶井MPW存在形成通道層之載子之區域(以下稱為通道層形成載子區域)排除該載子，於與記憶體閘極電極MG對向之區域之記憶井MPW，不會形成通道層，而能形成空乏層。
再者，於執行載子排除動作時，於非揮發性半導體記憶裝置1中，由於分別施加至各記憶胞2a、2b、2c、2d之電壓相同，故此處，著眼於記憶胞2a、2b，進行以下說明。於該情形時，如圖2A所示般，於第1選擇閘極構造體5，能自第1選擇閘極線DGL1對第1選擇閘極電極DG施加1.5[V]之第1選擇閘極電壓，自位元線BL1(BL2)對汲極區域31施加0[V]之位元電壓。藉此，第1選擇閘極構造體5係於與第1選擇閘極電極DG對向之記憶井MPW表面形成導通狀態之汲極側導通區域，能藉由汲極側導通區域將連接有位元線BL1(BL2)之汲極區域31、及與記憶體閘極構造體4對向之記憶井MPW之通道層形成載子區 域電性連接。
又，於該實施形態之情形時，於第2選擇閘極構造體6，能自第2選擇閘極線SGL對第2選擇閘極電極SG施加1.5[V]之第2選擇閘極電壓，自源極線SL對源極區域34施加0[V]之源極電壓。藉此，第2選擇閘極構造體6係於與第2選擇閘極電極SG對向之記憶井MPW表面形成導通狀態之源極側導通區域，能藉由源極側導通區域將連接有源極線SL之源極區域34、及與記憶體閘極構造體4對向之記憶井MPW之通道層形成載子區域電性連接。
除此之外，於記憶胞2a(2b)中，能對記憶井MPW施加與位元電壓及源極電壓相同之0[V]之基板電壓，並且能自記憶體閘極線MGL對記憶體閘極構造體4之記憶體閘極電極MG施加-2[V]之載子排除電壓。此處，對記憶體閘極電極MG施加之載子排除電壓係以供於與記憶體閘極構造體4對向之記憶井MPW中形成通道層之閾值電壓(Vth)為基準而規定，且係選定為於資料之寫入狀態時與資料之抹除狀態時位移之閾值電壓(Vth)之範圍外之電壓值、且於向記憶體閘極電極MG施加時未形成通道層之電壓值。
藉此，於記憶胞2a(2b)中，藉由施加於記憶體閘極電極MG之載子排除電壓，能將於通道層形成載子區域所誘發之載子(於該情形時為電子)自該通道層形成載子區域引導至汲極區域31及/或源極區域34，從而自該通道層形成載子區域逐出載子。
於該實施形態之情形時，記憶胞2a(2b)中之記憶體閘極構造體4係形成於P型之記憶井MPW上，形成N型之MOS電晶體構造。因此，於記憶胞2a(2b)中，可將資料之寫入狀態時之閾值電壓(Vth)設定為例如2.0[V]，將資料之抹除狀態時之閾值電壓(Vth)設定為例如-1.5[V]。於該情形時，只要將自通道層形成載子區域逐出載子之載子排除電壓選定為例如-2.0[V]以下即可。藉此，記憶胞2a(2b)係不論記憶體閘極 構造體4中之閾值電壓是否處於資料之寫入狀態、或資料之抹除狀態，均能藉由自記憶體閘極電極MG施加之載子排除電壓，將通道層形成載子區域內之載子引導至與該通道層形成載子區域導通連接之汲極區域31及源極區域34，自通道層形成載子區域逐出載子，而成為未形成通道層之狀態。
如此，記憶體閘極構造體4中之閾值電壓係於在電荷儲存層EC儲存有電子(電荷)時(資料之寫入狀態時)、與在電荷儲存層EC未儲存電子(或儲存有電洞)時(資料之抹除狀態時)不同。即，於電荷儲存層EC儲存有電子時之閾值電壓高(深)於在電荷儲存層EC未儲存電子(或儲存有電洞)時之閾值電壓。因此，載子排除電壓係以於電荷儲存層EC未儲存電子(或儲存有電洞)時之較低一側(較淺一側)之閾值電壓為基準，選定為較該閾值電壓更低(淺)之電壓值，不論於該電荷儲存層EC是否儲存有電荷，均能將載子自該通道層形成載子區域逐出至汲極區域31或源極區域34。
如此，於記憶胞2a(2b)中，藉由將如上述般設定之載子排除電壓施加至記憶體閘極電極MG，即便記憶胞2a(2b)為空乏狀態，亦能將於記憶體閘極構造體4正下方之記憶井MPW之通道層形成載子區域誘發之載子自該通道層形成載子區域排除，成為不形成通道層而形成空乏層之狀態。
(4)關於在寫入選擇記憶胞中將電荷注入至電荷儲存層之動作原理
非揮發性半導體記憶裝置1藉由上述之載子排除動作，能於各記憶胞2a、2b、2c、2d中，自位於記憶體閘極構造體4正下方之記憶井MPW之通道層形成載子區域內排除載子後，執行例如使電荷儲存於期望之記憶胞2a之電荷儲存層EC之資料之寫入動作。
再者，此處，針對例如將電荷注入至記憶胞2a之電荷儲存層EC 而對該記憶胞2a寫入資料之情形進行以下說明。於該情形時，如圖2B所示般，於將電荷注入至電荷儲存層EC之記憶胞(亦稱為寫入選擇記憶胞)2a，能自記憶體閘極線MGL對記憶體閘極構造體4之記憶體閘極電極MG施加12[V]之電荷儲存閘極電壓。此時，於第2選擇閘極構造體6，能自第2選擇閘極線SGL對第2選擇閘極電極SG施加0[V]之閘極斷開電壓，自源極線SL對源極區域34施加0[V]之源極斷開電壓。藉此，第2選擇閘極構造體6能於與第2選擇閘極電極SG對向之記憶井MPW表面不會形成通道層，而會形成非導通狀態之源極側非導通區域，藉由源極側非導通區域阻斷連接有源極線SL之源極區域34、與記憶體閘極構造體4之通道層形成載子區域之電性連接，從而阻止自源極線SL向記憶體閘極構造體4之通道層形成載子區域之電壓施加。
另一方面，於第1選擇閘極構造體5，能自第1選擇閘極線DGL1對第1選擇閘極電極DG施加1.5[V]之第1選擇閘極電壓，自位元線BL1對汲極區域31施加0[V]之電荷儲存位元電壓。藉此，第1選擇閘極構造體5於與第1選擇閘極電極DG對向之記憶井MPW形成通道層(汲極側導通區域)，成為導通狀態，能藉由汲極側導通區域將連接有位元線BL1之汲極區域31、與記憶體閘極構造體4之通道層形成載子區域電性連接。再者，此時，能對記憶井MPW施加與電荷儲存位元電壓相同之0[V]之基板電壓。
於記憶體閘極構造體4中，記憶井MPW之通道層形成載子區域係經由汲極側導通區域而與汲極區域31電性連接，藉此，於通道層形成載子區域誘發載子，以與電荷儲存位元電壓相同之0[V]形成之通道層能藉由載子形成於記憶井MPW表面。如此，於記憶體閘極構造體4中，於記憶體閘極電極MG及通道層間產生12[V]之較大之電壓差(12[V])，能利用藉此產生之量子穿隧效應而將電荷注入至電荷儲存層EC內，而能成為寫入資料後之狀態。
(5)關於在將高電壓之電荷儲存閘極電壓施加至記憶體閘極電極之寫入非選擇記憶胞中未將電荷注入至電荷儲存層之動作原理
此處，於圖1所示之非揮發性半導體記憶裝置1中，由於以全部之記憶胞2a、2b、2c、2d共有記憶體閘極線MGL，故而例如僅對位於第1列第1行之記憶胞2a之電荷儲存層EC注入電荷時，若對記憶體閘極線MGL施加高電壓之電荷儲存閘極電壓，則於未將電荷注入至電荷儲存層EC之其他記憶胞(亦稱為寫入非選擇記憶胞)2b、2c、2d，亦經由記憶體閘極線MGL對各記憶體閘極電極MG施加高電壓之電荷儲存閘極電壓。
此時，於未將電荷注入至電荷儲存層EC之其他記憶胞2b、2c、2d中，即便自記憶體閘極線MGL對記憶體閘極電極MG施加高電壓之電荷儲存閘極電壓，亦無需如先前般，依照高電壓之電荷儲存閘極電壓，對位元線BL1、BL2施加高電壓之位元電壓，而係藉由第1選擇閘極構造體5，將位元線BL1、與記憶體閘極構造體4正下方之記憶井MPW之通道層形成載子區域之電性連接阻斷，且藉由第2選擇閘極構造體6，將源極線SL、與記憶體閘極構造體4正下方之該通道層形成載子區域之電性連接阻斷，僅藉此便能阻止向記憶體閘極構造體4之電荷儲存層EC之電荷注入。
再者，此處，著眼於記憶胞2b、2c、2d之中未寫入資料之第1列第2行之記憶胞2b進行以下說明。於該情形時，如圖2B所示般，於寫入非選擇記憶胞2b之第1選擇閘極構造體5，能自第1選擇閘極線DGL1對第1選擇閘極電極DG施加1.5[V]之第1選擇閘極電壓，對汲極區域31，能自位元線BL2施加1.5[V]之斷開電壓。藉此，寫入非選擇記憶胞2b之第1選擇閘極構造體5係與第1選擇閘極電極DG對向之記憶井MPW成為非導通狀態(斷開狀態)，於第1選擇閘極構造體5正下方之記憶井MPW形成汲極側非導通區域，能以汲極側非導通區域阻斷連接 有位元線BL2之汲極區域31、與記憶體閘極構造體4正下方之記憶井MPW之通道層形成載子區域之電性連接。
又，此時，於寫入非選擇記憶胞2b之第2選擇閘極構造體6，能自第2選擇閘極線SGL對第2選擇閘極電極SG施加0[V]之閘極斷開電壓，對源極區域34自源極線SL施加0[V]之源極斷開電壓。藉此，寫入非選擇記憶胞2b之第2選擇閘極構造體6係於與第2選擇閘極電極SG對向之記憶井MPW成為非導通狀態(斷開狀態)，於第2選擇閘極構造體6正下方之記憶井MPW形成源極側非導通區域，能以源極側非導通區域阻斷連接有源極線SL之源極區域34、記憶體閘極構造體4正下方之記憶井MPW之通道層形成載子區域之電性連接。
此處，此時，由於在寫入非選擇記憶胞2b，與寫入選擇記憶胞2a共有記憶體閘極線MGL，故於記憶體閘極構造體4，亦自記憶體閘極線MGL對記憶體閘極電極MG施加12[V]之電荷儲存閘極電壓。再者，於記憶井MPW，被施加與電荷儲存位元電壓相同之0[V]之基板電壓。
於該情形時，於寫入非選擇記憶胞2b之記憶體閘極構造體4中，藉由載子排除動作預先成為於通道層形成載子區域內不存在載子之狀態，於該狀態下，於兩側之第1選擇閘極構造體5及第2選擇閘極構造體6之正下方，記憶井MPW成為非導通狀態(形成有汲極側非導通區域及源極側非導通區域之狀態)，因此，於記憶體閘極構造體4正下方之記憶井MPW形成有不存在電荷之空乏層D。
此處，圖3係表示寫入非選擇記憶胞2b之自記憶體閘極構造體4至空乏層之電位之推移之概略圖。如圖3所示般，於寫入非選擇記憶胞2b中，若將施加至記憶體閘極電極MG之記憶體閘極電壓設置為Vg(於該實施形態之情形時為電荷儲存閘極電壓，Vg=12[V])，則於上部閘極絕緣膜24b、電荷儲存層EC、及下部閘極絕緣膜24a之3層之構 成部分，電壓下降，於記憶體閘極電極MG及記憶井MPW表面產生電壓差Vono，進而於自記憶井MPW表面形成至特定之深度之空乏層D中，電壓值不斷下降，最終能成為0[V]之基板電壓。
此處，寫入非選擇記憶胞2b中之記憶體閘極電極MG及記憶井MPW表面間之電壓差Vono可自下式求出。再者，q表示基本電荷量，Na表示記憶井MPW之受體濃度，Cono表示於上部閘極絕緣膜24b、電荷儲存層EC、及下部閘極絕緣膜24a之3層之電容(以下亦稱為記憶體閘極電容)。又，ε1表示形成記憶井MPW之構件(於該實施形態中為矽)之相對介電常數，ε0表示真空之介電常數，Vfb表示平帶電壓。
於該實施形態之情形時，記憶體閘極電極MG及記憶井MPW表面之電壓差Vono係於Vfd為0[V]，Vg為12[V]，Na為2.0E17[cm-3]，上部閘極絕緣膜24b之膜厚為2[nm]，電荷儲存層EC之膜厚為12[nm]，下部絕緣膜24a之膜厚為3.5[nm]之情形時，成為約2[V]。
藉此，於寫入非選擇記憶胞2b中之記憶體閘極構造體4中，即便對記憶體閘極電極MG施加12[V]之電荷儲存閘極電壓，但記憶體閘極電極MG及記憶井MPW表面之電壓差Vono成為約2[V]，故於記憶體閘極電極MG及記憶井MPW表面間，亦不會產生要產生量子穿隧效應所需之較大之電壓差，從而能阻止向電荷儲存層EC之電荷注入。
除此之外，於寫入非選擇記憶胞2b中，於記憶體閘極構造體4與第1選擇閘極構造體5之間之記憶井MPW之區域，未形成雜質濃度較高之雜質擴散區域，故能於記憶體閘極構造體4及第1選擇閘極構造體5間之記憶井MPW確實地形成空乏層D，藉由該空乏層D，能阻止記 憶體閘極構造體4正下方之記憶井MPW表面之電位到達至第1選擇閘極絕緣層30。
藉此，於第1選擇閘極構造體5中，即便依照自位元線BL2施加至汲極區域31之低電壓之位元電壓，將第1選擇閘極絕緣膜30之膜厚形成為較薄，由於以空乏層D阻斷記憶體閘極構造體4正下方之記憶井MPW表面之電位，故亦能防止因該記憶井MPW表面之電位所致之第1選擇閘極絕緣膜30之絕緣破壞。
又，除此之外，於記憶體閘極構造體4與第2選擇閘極構造體6之間之記憶井MPW之區域，亦未形成雜質濃度較高之雜質擴散區域，故能於記憶體閘極構造體4及第2選擇閘極構造體6間之記憶井MPW確實地形成空乏層D，藉由該空乏層D，能阻止記憶體閘極構造體4正下方之記憶井MPW表面之電位到達至第2選擇閘極絕緣膜33。
藉此，於第2選擇閘極構造體6中，即便依照自源極線SL對源極區域34施加之低電壓之源極電壓，將第2選擇閘極絕緣膜33之膜厚設置為較薄，由於以空乏層D阻斷記憶體閘極構造體4正下方之記憶井MPW表面之電位，故亦能防止因該記憶井MPW表面之電位所致之第2選擇閘極絕緣膜33之絕緣破壞。
(6)關於非揮發性半導體記憶裝置之各種動作時之電壓
此處，圖4係關於在本發明之非揮發性半導體記憶裝置1中例如將電荷注入至記憶胞2a之電荷儲存層EC之資料寫入動作時(「Prog」)、於記憶胞2a之電荷儲存層EC是否儲存有電荷之資料讀出動作時(「Read」)、及提取記憶胞2a、2c之電荷儲存層EC內之電荷之資料抹除動作時(「Erase」)之各部位之電壓值進行總結之表。
此處，圖4中之「Read」之欄表示資料讀出動作時之電壓值，於該情形時，例如配置有讀出資料之記憶胞2a之選擇行中，對第2選擇閘極線SGL施加1.5[V]之第2選擇閘極電壓，對源極線SL施加0[V]之源 極電壓，藉此，能使設置有該記憶胞2a之第2選擇閘極構造體6之區域之記憶井MPW成為導通狀態，而成為源極線SL、與記憶體閘極構造體4正下方之區域之記憶井MPW電性連接之狀態。又，此時，能對連接於讀出資料之記憶胞2a之第1選擇閘極構造體5之第1選擇閘極線DGL1施加1.5[V]之第1選擇閘極電壓，能對連接於與該第1選擇閘極構造體5相鄰之汲極區域31之位元線BL1施加1.5[V]之讀出電壓。
進而，於讀出資料之記憶胞2a之記憶體閘極構造體4，能自記憶體閘極線MGL對記憶體閘極電極MG施加0[V]。此時，於讀出資料之記憶胞2a中，於在記憶體閘極構造體4之電荷儲存層EC儲存有電荷之情形時(寫入有資料之情形時)，於記憶體閘極構造體4正下方之記憶井MPW成為非導通狀態，藉由該記憶體閘極構造體4，能阻斷第1選擇閘極構造體5、與第2選擇閘極構造體6之電性連接。藉此，於讀出資料之記憶胞2a中，於連接於與第1選擇閘極構造體5相鄰之汲極區域31之位元線BL1之1.5[V]之讀出電壓能維持原樣。
另一方面，於讀出資料之記憶胞2a中，於在記憶體閘極構造體4之電荷儲存層EC未儲存電荷之情形時(未寫入資料之情形時)，記憶體閘極構造體4正下方之記憶井MPW成為導通狀態，經由記憶體閘極構造體4，第1選擇閘極構造體5與第2選擇閘極構造體6電性連接，其結果，經由記憶胞2a，0[V]之源極線SL、與1.5[V]之位元線BL1電性連接。藉此，於讀出資料之記憶胞2a中，藉由將位元線BL1之讀出電壓施加至0[V]之源極線SL，而使施加於位元線BL1之1.5[V]之讀出電壓降低。如此，於非揮發性半導體記憶裝置1中，藉由檢測位元線BL1之讀出電壓是否變化，可讀出於記憶胞2a之電荷儲存層EC是否儲存有電荷之資料。
再者，於連接於被施加1.5[V]之讀出電壓之位元線BL1且未讀出資料之記憶胞2c(圖1)中，如圖4之「非選擇列」般，對第1選擇閘極 線DGL1施加0[V]，第1選擇閘極構造體5正下方之記憶井MPW成為非導通狀態，藉此，能防止電荷儲存層EC中之電荷之儲存狀態對位元線BL1之讀出電壓造成影響。
順帶一提，圖4之「Erase」之欄表示提取非揮發性半導體記憶裝置1中之記憶胞2a、2c之電荷儲存層EC內之電荷之資料之抹除動作時之電壓值。於該情形時，於各記憶胞2a、2c之記憶體閘極構造體4，自記憶體閘極線MGL對記憶體閘極電極MG施加-12[V]之記憶體閘極電壓，藉此，能向0[V]之記憶井MPW提取電荷儲存層EC內之電荷而抹除資料。
再者，圖4之「Prog」之欄表示將電荷注入至記憶胞2a之電荷儲存層EC時之電壓值(「選擇行」及「選擇列」)、與未將電荷注入至記憶胞2a之電荷儲存層EC時之電壓值(「非選擇行」或「非選擇列」)，由於有與上述之「(4)關於在寫入選擇記憶胞中將電荷注入至電荷儲存層之動作原理」及「(5)關於在將高電壓之電荷儲存閘極電壓施加至記憶體閘極電極之寫入非選擇記憶胞中未將電荷注入至電荷儲存層之動作原理」說明重複之部分，故此處省略其說明。
(7)關於本發明之記憶胞中之電荷儲存層之構成
此處，對與圖2A之對應部分標註同一符號而示出之圖5A表示比較例1之記憶胞100，與圖2A所示之本發明之記憶胞2a之不同點在於：在位於記憶體閘極電極MG及第1選擇閘極電極DG間之側壁間隔件102內亦形成有電荷儲存層EC1。再者，圖5A僅圖示有記憶體閘極電極MG及第1選擇閘極電極DG間之電荷儲存層EC1，但於記憶體閘極電極MG及第2選擇閘極電極SG(於圖5中未圖示)間之側壁間隔件內，亦同樣形成有電荷儲存層。
實際上，作為比較例1而示出之電荷儲存層EC1具有以下構成：自設置於記憶體閘極電極MG之下部之區域ER1之電荷儲存層EC之末 端延伸至記憶體閘極電極MG及第1選擇閘極電極DG間之區域後，彎曲成直角，於記憶體閘極電極MG及第1選擇閘極電極DG間之側壁間隔件102內，沿著記憶體閘極電極MG之側壁延伸。
於具有此種電荷儲存層EC、EC1之比較例1之記憶胞100中，藉由因記憶體閘極電極MG、與記憶井MPW表面之通道層(未圖示)之電壓差產生之量子穿隧效應，能自記憶井MPW對電荷儲存層EC內注入電荷。然而，如對與圖5A之對應部分標註同一符號而示出之圖5B般，於比較例1之記憶胞100中，隨著時間經過，電荷儲存層EC內之電荷逐漸擴散至位於記憶體閘極電極MG及第1選擇閘極電極DG間之電荷儲存層EC1內，有成為不僅於電荷儲存層EC內儲存有電荷，於記憶體閘極電極MG及第1選擇閘極電極DG間之記憶井MPW之區域ER2正上方之電荷儲存層EC1內亦儲存有電荷之狀態之虞。
如此，於比較例1之記憶胞100中，若成為於記憶體閘極電極MG及第1選擇閘極電極DG間之記憶井MPW之區域ER2正上方之電荷儲存層EC1內亦儲存有電荷之狀態，則在記憶體閘極電極MG及第1選擇閘極電極DG間之記憶井MPW之區域ER2之電阻上升，故有於讀出動作中記憶電流降低，難以提高讀出性能，難以高速動作之問題。
相對於此，於本發明之記憶胞2a中，如圖6所示般構成為，記憶體閘極電極MG僅於與記憶井MPW對向之區域ER1設置電荷儲存層EC，於記憶體閘極電極MG及第1選擇閘極電極DG間之側壁間隔件28a內、或記憶體閘極電極MG及第2選擇閘極電極SG(於圖6中未圖示)間之側壁間隔件28b內亦未設置有電荷儲存層。
藉此，記憶胞2a於將電荷注入至電荷儲存層EC內時，藉由側壁間隔件28a、28b，電荷儲存層EC內之電荷不會到達至第1選擇閘極電極DG或第2選擇閘極電極SG附近，可停留於記憶體閘極電極MG之下部之區域ER1，可防止於記憶體閘極電極MG及第1選擇閘極電極DG 間之記憶井MPW之區域ER2正上方之電荷儲存。如此，於記憶胞2a中，能將記憶體閘極電極MG及第1選擇閘極電極DG間之記憶井MPW之區域ER2之電阻值維持為低電阻狀態，可提高讀出性能，高速動作。
(8)作用及效果
於以上之構成中，記憶胞2a中，於汲極區域31及源極區域34間之記憶井MPW上，具備依序積層形成有下部閘極絕緣膜24a、電荷儲存層EC、上部閘極絕緣膜24b及記憶體閘極電極MG之記憶體閘極構造體4，於記憶體閘極構造體4之一側壁，介隔側壁間隔件28a具有第1選擇構造體5，於該記憶體閘極構造體4之另一側壁，介隔側壁間隔件28b具有第2選擇閘極構造體6。
第1選擇閘極構造體5於連接有位元線BL1之汲極區域31、與設置於記憶體閘極構造體4之側壁之一側壁間隔件28a之間之記憶井MPW上，介隔第1選擇閘極絕緣膜30具有第1選擇閘極電極DG。另一方面，於連接有源極線SL之源極區域34、與設置於記憶體閘極構造體4之側壁之另一側壁間隔件28b之間之記憶井MPW上，介隔第2選擇閘極絕緣膜33具有第2選擇閘極電極SG。
除此之外，於記憶胞2a中，於將對電荷儲存層EC注入電荷所需之電荷儲存閘極電壓施加至記憶體閘極電極MG時，於阻止向電荷儲存層EC注入電荷時，於將於與記憶體閘極電極MG對向之記憶井MPW之通道層形成載子區域誘發之載子自通道層形成載子區域排除之狀態下，藉由第1選擇閘極構造體5，將與記憶體閘極電極MG對向之區域之記憶井MPW、與汲極區域31之電性連接阻斷，且，藉由第2選擇閘極構造體6，將與記憶體閘極電極MG對向之區域之記憶井MPW、與源極區域34之電性連接阻斷。
藉此，於記憶胞2a中，成為於通道層形成載子區域未形成通道層而形成空乏層D之狀態，基於電荷儲存閘極電壓，記憶井MPW表面之 電位上升，根據上述之[數1]，記憶體閘極電極MG及記憶井MPW表面之電壓差Vbno變小，可阻止向電荷儲存層EC內之電荷注入，又，藉由空乏層D，可阻止記憶體閘極構造體4正下方之記憶井MPW表面之電位到達至第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33。
因此，於記憶胞2a中，可不受藉由量子穿隧效應對電荷儲存層EC注入電荷所需之高電壓之電荷儲存閘極電壓限制，使位元線BL1及源極線SL之電壓值下降至藉由第1選擇閘極構造體5阻斷與記憶體閘極電極MG對向之區域之記憶井MPW與位元線BL1之電性連接所需之電壓值、或藉由第2選擇閘極構造體6阻斷與記憶體閘極電極MG對向之區域之記憶井MPW與源極線SL之電性連接所需之電壓值。如此，於記憶胞2a中，依照該等位元線BL1及源極線SL之電壓降低，可將第1選擇閘極構造體5之第1選擇閘極絕緣膜30之膜厚、或第2選擇閘極構造體6之第2選擇閘極絕緣膜33之膜厚設置為較薄，能相應地實現高速動作。
又，於本發明之記憶胞2a中，由於可降低施加至位元線BL1或源極線SL之電壓，故於控制記憶胞2a之周邊電路中，亦可將場效電晶體之閘極絕緣膜之膜厚設置為較薄，可相應地減小周邊電路之面積。
再者，呈矩陣狀設置有記憶胞2a、2b、2c、2d之非揮發性半導體記憶裝置1係如圖1所示般，設置有位元電壓施加電路10、第1選擇閘極電壓施加電路11、記憶體閘極電壓施加電路13、第2選擇閘極電壓施加電路14、源極電壓施加電路15、及基板電壓施加電路17，但於例如將電荷注入至記憶胞2a之電荷儲存層EC時、或自記憶胞2a、2b、2c、2d之各電荷儲存層EC提取電荷時等之全部之動作時，可將施加於位元線BL1、BL2、或第1選擇閘極線DGL1、DGL2、源極線SL、第2選擇閘極線SGL之電壓值固定於1.5[V]以下。
因此，本發明之非揮發性半導體記憶裝置1除了位元電壓施加電 路10、第1選擇閘極電壓施加電路11、第2選擇閘極電壓施加電路14、記憶體閘極電壓施加電路13、源極電壓施加電路15、及基板電壓施加電路17之各周邊電路之外，可使將動作電壓之最大值設定為1.5[V]之CPU(Central Processing Unit：中央處理單元)或ASIC(Application-Specific Integrated Circuit：特殊應用積體電路)、邏輯電路、輸入輸出電路等其他各種周邊電路與記憶胞2a、2b、2c、2d或位元電壓施加電路10等一起，混載於1個半導體基板上。
於該情形時，於本發明之非揮發性半導體記憶裝置1中，較理想為例如形成於記憶胞2a、2b、2c、2d之第1選擇閘極絕緣膜30及第2選擇閘極絕緣膜33之膜厚係選定為構成該等周邊電路之場效電晶體之閘極絕緣膜之膜厚中最薄之膜厚以下，且第1選擇閘極絕緣膜30及第2選擇閘極絕緣膜33之膜厚形成為與構成連接於位元線BL1、BL2之位元電壓施加電路10之場效電晶體之閘極絕緣膜、與構成連接於源極線SL之源極電壓施加電路15之場效電晶體之閘極絕緣膜之膜厚相同之膜厚。
藉此，於本發明之非揮發性半導體記憶裝置1中，於混載有周邊電路之半導體基板上，將第1選擇閘極絕緣膜30及第2選擇閘極絕緣膜33之各膜厚設置為較薄，能相應地實現高速動作，進而可減小配置於記憶胞2a、2b、2c、2d之周邊之周邊電路之面積。
此處，針對圖2A所示之本發明之記憶胞2a，使用如對與圖2A之對應部分標註同一符號而示出之圖7A之記憶胞201進行說明。圖7A所示之記憶胞201係比較例2，與上述之圖2A所示之記憶胞2a之不同點在於，於位於記憶體閘極構造體204及第1選擇閘極構造體205間之記憶井MPW之表面形成雜質擴散區域207a，同樣，於位於記憶體閘極構造體204及第2選擇閘極構造體206間之記憶井MPW之表面亦形成有雜質擴散區域207b。
於該情形時，於比較例2之記憶胞201中，於未將電荷注入至電荷儲存層EC時，與上述之實施形態同樣地，於載子排除動作後，若對記憶體閘極電極MG施加12[V]之電荷儲存閘極電壓，則與記憶體閘極電極MG對向之記憶井MPW表面之電位上升。
此時，於比較例2之記憶胞201中，較於記憶體閘極構造體204正下方電位上升之記憶井MPW雜質濃度更高之雜質擴散區域207a、207b形成於記憶體閘極構造體204兩側之記憶井MPW表面，故記憶體閘極構造體204正下方之記憶井MPW表面之電位經由雜質擴散區域207a、207b施加至第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33。
因此，於比較例2之記憶胞201中，存在以下問題：若將第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33之膜厚設置為較薄，則有因自雜質擴散區域207a、207b施加之電位，引起第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33被絕緣破壞之虞。
相對於此，於本發明之記憶胞2a中，如表示與圖2A相同之構成之圖7B般，於位於記憶體閘極構造體4及第1選擇閘極構造體5間之記憶井MPW表面、或位於記憶體閘極構造體4及第2選擇閘極構造體6間之記憶井MPW表面未形成雜質擴散區域，成為與記憶體閘極構造體4正下方之記憶井MPW相同之雜質擴散濃度。
藉此，於記憶胞2a中，不僅於記憶體閘極構造體4正下方之記憶井MPW形成空乏層，於自側壁間隔件28a至第1選擇閘極構造體5正下方之記憶井MPW之一部分之區域DW1、或自側壁間隔件28b至第2選擇閘極構造體6正下方之記憶井MPW之一部分之區域DW1亦能形成空乏層。如此，於本發明之記憶胞2a中，記憶體閘極構造體4正下方之記憶井MPW表面之電位由空乏層阻斷，能阻止電位自該記憶井MPW到達至第1選擇閘極絕緣膜30或第1選擇閘極絕緣膜33。
如此，於本發明之記憶胞2a中，由於可藉由空乏層確實地阻斷自 記憶體閘極構造體4正下方之記憶井MPW表面向第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33施加電位，故即便依照自位元線BL1或源極線SL施加之低電壓之電壓，將第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33之膜厚設置為較薄，亦能防止第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33中之絕緣破壞。
順帶一提，此時，由於自一側壁間隔件28a至第1選擇閘極構造體5正下方之記憶井MPW之一部分之空乏層之區域DW1、或自另一側壁間隔件28b至第2選擇閘極構造體6正下方之記憶井MPW之一部分之空乏層之區域DW1係形成為較第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33之膜厚更厚，故與圖7A所示之比較例2之記憶胞201之情形相比，能將施加於第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33之電場抑制至約一半以下。再者，於該情形時，例如，如圖4所示般，可將各動作時之向位元線BL1及源極線SL施加之電壓之最大電壓值抑制為1.5[V]以下，故可將第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33之膜厚形成為9[nm]以下。
(9)其他實施形態
再者，本發明並非限定於本實施形態者，可於本發明主旨之範圍內實施各種變化，例如，於記憶井中，亦可將記憶體閘極構造體4正下方之記憶井MPW表面區域之雜質濃度設置為3E18/cm3以下，於該情形時，亦可獲得與上述之實施形態同樣之效果。
又，於使用以雜質濃度為3E18/cm3以下而形成之記憶井MPW1之記憶胞中，以記憶體閘極構造體4正下方之記憶井MPW為中心形成之空乏層向第1選擇閘極構造體5側、或第2選擇閘極構造體6側延伸，隨著空乏層延伸，可相應地將施加於第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33之電場緩和，如此，能將第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33之膜厚形成為更加薄。例如，於形成於以雜質濃度為 3E18/cm3以下而形成之記憶井MPW1之記憶胞中，藉由以記憶體閘極構造體4正下方之記憶井MPW為中心形成之空乏層，可將施加於第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33之電場與使用以雜質濃度為1.0E19/cm3形成之記憶井MPW之記憶胞2a(圖2A)之情形相比，減弱至1/4左右，如此，可將第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33之膜厚形成為3[nm]以下。
順帶一提，第1選擇閘極電極DG與第2選擇閘極電極SG之間之記憶井MPW1只要自表面至50[nm]之區域之雜質濃度為3E18/cm3以下即可，藉此，藉由空乏層之形成，可緩和自記憶體閘極構造體4正下方之記憶井MPW表面施加於第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33之電場，可將第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33之膜厚形成為3[nm]以下。
又，於上述實施之形成中構成為，於載子排除動作時，藉由第1選擇閘極構造體5使通道層形成載子區域與汲極區域31電性連接，且，藉由第2選擇閘極構造體6使通道層形成載子區域與源極區域34電性連接，將通道層形成載子區域內之載子向汲極區域31及源極區域34送出，而自通道層形成載子區域排除載子，但本發明並非限定於此，例如，亦可藉由第1選擇閘極構造體5使通道層形成載子區域與汲極區域31電性連接，但藉由第2選擇閘極構造體6將通道層形成載子區域與源極區域34之電性連接阻斷，將通道層形成載子區域內之載子向汲極區域31送出，而自通道層形成載子區域排除載子。
又，亦可與此相反，例如，藉由第1選擇閘極構造體5將通道層形成載子區域與汲極區域31之電性連接阻斷，但藉由第2選擇閘極構造體6使通道層形成載子區域與源極區域34電性連接，將通道層形成載子區域內之電荷向源極區域34送出，而自通道層形成載子區域排除載子。
再者，於上述之實施形態中，對使用P型之記憶井MPW設置形成N型之電晶體構造之記憶體閘極構造體4、形成N型之MOS電晶體構造之第1選擇閘極構造體5、及同樣形成N型之MOS電晶體構造之第2選擇閘極構造體6之情形進行敍述，但本發明並非限定於此，亦可使用N型之記憶井，設置形成P型之電晶體構造之記憶體閘極構造體、形成P型之MOS電晶體構造之第1選擇閘極構造體、及同樣形成P型之MOS電晶體構造之第2選擇閘極構造體。
於該情形時，由於在上述實施形態中說明之記憶胞2a係N型及P型之極性相反，故施加至記憶體閘極構造體、或第1選擇閘極構造體、第2選擇閘極構造體、位元線、源極線之各電壓亦隨之變化。然而，於該情形時，亦與上述實施形態相同，不受對記憶體閘極電極施加之電荷儲存閘極電壓限制，可將對位元線及源極線施加之電壓降低至在第1選擇閘極構造體及第2選擇閘極構造體之區域中使記憶井成為非導通狀態所需之電壓值。因此，於該情形時，由於可降低該等位元線及源極線之電壓值，故亦可將第1選擇閘極構造體之第1選擇閘極絕緣膜、或第2選擇閘極構造體之第2選擇閘極絕緣膜之膜厚設置為較薄，能相應地實現高速動作，又，亦可減小周邊電路之面積。
例如，於N型之記憶井MPW上，設置形成P型之電晶體構造之記憶體閘極構造體4、第1選擇閘極構造體5、及第2選擇閘極構造體6之情形時，對記憶體閘極電極MG施加之載子排除電壓係以供於與記憶體閘極電極MG對向之記憶井MPW形成通道層之閾值電壓(Vth)為基準而規定，與上述之實施形態相同，選定為於資料之寫入狀態時與資料之抹除狀態時位移之閾值電壓(Vth)之範圍外之電壓值、且於施加於記憶體閘極電極MG時未形成通道層之電壓值。
藉此，於該情形時，亦與上述實施形態相同，於記憶胞中，藉由自記憶體閘極電極MG施加之載子排除電壓，能將通道層形成載子 區域之載子(於該情形時為電洞)送出至與該通道層形成載子區域導通連接之汲極區域31或源極區域34，而自通道層形成載子區域排除載子，且能設置為於與記憶體閘極電極MG對向之記憶井MPW未形成通道層而形成空乏層之狀態。
再者，形成於N型之記憶井MPW上之記憶體閘極構造體4之閾值電壓係在電荷儲存層EC未儲存電荷(電洞)時(資料之抹除狀態時)高(淺)於在電荷儲存層EC儲存有電荷(電洞)時(資料之寫入狀態時)。因此，載子排除電壓係以於電荷儲存層EC未儲存電荷(電洞)時之閾值電壓為基準而選定為較該閾值電壓更高(淺)，藉此，不論於電荷儲存層EC是否儲存有電荷，均可自通道層形成載子區域排除載子。
進而，於上述實施形態中，針對藉由將電荷注入至記憶胞2a之電荷儲存層EC而寫入資料且藉由提取該電荷儲存層EC之電荷而抹除資料之情形進行敍述，但本發明並非限定於此，亦可與此相反，藉由提取記憶胞2a之電荷儲存層EC內之電荷而寫入資料，藉由將電荷注入至該電荷儲存層EC內而抹除資料。
進而，本發明之非揮發性半導體記憶裝置1並非限定於上述之圖4所示之電壓值，只要能於記憶體閘極構造體4藉由量子穿隧效應將電荷注入至電荷儲存層EC，或於第1選擇閘極構造體5及第2選擇閘極構造體6之區域將記憶井MPW設置為非導通狀態，於自記憶體閘極構造體4正下方之記憶井MPW之通道層形成載子區域排除載子之狀態下，阻止向電荷儲存層EC之電荷注入，則亦可使用其他各種電壓值。又，關於資料讀出動作時之各部位之電壓值，只要能讀出於記憶胞2a、2b、2c、2d之電荷儲存層EC是否儲存有電荷之資訊，則亦可使用其他各種電壓值。
2a‧‧‧記憶胞
2b‧‧‧記憶胞4記憶體閘極構造體
5‧‧‧第1選擇閘極構造體
6‧‧‧第2選擇閘極構造體
20‧‧‧絕緣基板
24a‧‧‧下部閘極絕緣膜
24b‧‧‧上部閘極絕緣膜
28a‧‧‧側壁間隔件
28b‧‧‧側壁間隔件
30‧‧‧第1選擇閘極絕緣膜
31‧‧‧汲極區域
33‧‧‧第2選擇閘極絕緣膜
34‧‧‧源極區域
BL1‧‧‧位元線
BL2‧‧‧位元線
D‧‧‧空乏層
DG‧‧‧第1選擇閘極電極
DGL1‧‧‧第1選擇閘極線
DNW‧‧‧N型之深井層
EC‧‧‧電荷儲存層
MG‧‧‧記憶體閘極電極
MGL‧‧‧記憶體閘極線
MPW‧‧‧記憶井
SG‧‧‧第2選擇閘極電極
SGL‧‧‧第2選擇閘極線
SL‧‧‧源極線

Claims (10)

  1. 一種記憶胞，其特徵在於：其係包含：汲極區域，其係形成於記憶井表面，且連接有位元線；源極區域，其係形成於上述記憶井表面，且連接有源極線；記憶體閘極構造體，其形成於上述汲極區域及上述源極區域間，於上述記憶井上依序積層形成有下部記憶體閘極絕緣膜、電荷儲存層、上部記憶體閘極絕緣膜及記憶體閘極電極；第1選擇閘極構造體，其具有於上述汲極區域及上述記憶體閘極構造體間之上述記憶井上介隔第1選擇閘極絕緣膜形成有第1選擇閘極電極之構成，且介隔一側壁間隔件而與上述記憶體閘極構造體之一側壁相鄰；及第2選擇閘極構造體，其具有於上述源極區域及上述記憶體閘極構造體間之上述記憶井上介隔第2選擇閘極絕緣膜形成有第2選擇閘極電極之構成，且介隔另一側壁間隔件而與上述記憶體閘極構造體之另一側壁相鄰；且於將藉由量子穿隧效應對上述電荷儲存層注入電荷所需之電荷儲存閘極電壓施加至上述記憶體閘極電極時，要阻止向上述電荷儲存層注入電荷時，執行將1.5[V]以下之電壓施加至上述第1選擇閘極電極且將0[V]之電壓施加至上述位元線而使與上述第1選擇閘極電極對向之記憶井表面成為導通狀態之動作、及將1.5[V]以下之電壓施加至上述第2選擇閘極電極且將0[V]之電壓施加至上述源極線而使與上述第2選擇閘極電極對向之記憶井表面成為導通狀態之動作中之至少一者，且將選定為較於上述電荷儲存層未儲存有電子時之上述記憶胞之閾值電壓低之電壓值之載子排除電壓施加至 上述記憶體閘極電極，藉此於自與上述記憶體閘極電極對向之上述記憶井內之通道層形成載子區域將形成通道層之載子排除後，藉由將1.5[V]以下之第1選擇閘極電壓施加至上述第1選擇閘極電極，並將1.5[V]以下之斷開電壓施加至上述位元線，而使與上述第1選擇閘極電極對向之記憶井成為非導通狀態，以阻斷與上述記憶體閘極電極對向之區域之上述記憶井與上述汲極區域之電性連接，且，藉由將0[V]之閘極斷開電壓施加至上述第2選擇閘極電極，並將0[V]之源極斷開電壓施加至上述源極線，而使與上述第2選擇閘極電極對向之記憶井成為非導通狀態，以阻斷與上述記憶體閘極電極對向之區域之上述記憶井與上述源極區域之電性連接，於與上述記憶體閘極電極對向之區域之上述記憶井不形成上述通道層，而形成空乏層；且執行如下動作：基於上述電荷儲存閘極電壓，使上述記憶井表面之電位上升，減小上述記憶體閘極電極及上述記憶井表面間之電壓差，阻止向上述電荷儲存層內之電荷注入，並且藉由上述空乏層，阻止上述記憶井表面之電位到達至上述第1選擇閘極絕緣膜及上述第2選擇閘極絕緣膜；上述第1選擇閘極電極與上述第2選擇閘極電極之間之上述記憶井係選定為較上述汲極區域及上述源極區域之雜質濃度更低之雜質濃度，且為於形成上述空乏層時，藉由該空乏層而阻止電位自與上述記憶體閘極構造體對向之上述記憶井表面到達至上述第1選擇閘極絕緣膜及上述第2選擇閘極絕緣膜之雜質濃度。
  2. 如請求項1之記憶胞，其中於將電荷注入至上述電荷儲存層時，藉由上述第2選擇閘極構造體，阻斷自上述源極線向上述通道 層形成載子區域之電壓施加，另一方面，藉由上述第1選擇閘極構造體，自上述位元線向上述通道層形成載子區域施加位元電壓，藉由上述電荷儲存閘極電壓與上述位元電壓之電壓差，將電荷注入至上述電荷儲存層。
  3. 如請求項1之記憶胞，其中上述電荷儲存層僅形成於上述記憶體閘極電極與上述記憶井對向之區域，於上述記憶體閘極構造體及上述第1選擇閘極構造體間之上述一側壁間隔件、與上述記憶體閘極構造體及上述第2選擇閘極構造體間之上述另一側壁間隔件，未形成上述電荷儲存層。
  4. 如請求項1之記憶胞，其中上述第1選擇閘極電極及上述第2選擇閘極電極相對於上述記憶體閘極電極形成為側牆狀。
  5. 如請求項1之記憶胞，其中上述第1選擇閘極電極與上述第2選擇閘極電極之間之記憶井其自表面至50[nm]之區域之雜質濃度為1E19/cm3以下，上述第1選擇閘極絕緣膜及上述第2選擇閘極絕緣膜之膜厚為9[nm]以下。
  6. 如請求項1之記憶胞，其中上述第1選擇閘極電極與上述第2選擇閘極電極之間之記憶井其自表面至50[nm]之區域之雜質濃度為3E18/cm3以下，上述第1選擇閘極絕緣膜及上述第2選擇閘極絕緣膜之膜厚為3[nm]以下。
  7. 一種非揮發性半導體記憶裝置，其特徵在於：其係將連接有位元線及源極線之記憶胞配置成矩陣狀者，且上述記憶胞係如請求項1至6中任一項之記憶胞。
  8. 如請求項7之非揮發性半導體記憶裝置，其中於上述記憶胞之周邊設置有周邊電路，且形成於上述記憶胞之上述第1選擇閘極絕緣膜及上述第2選擇閘極絕緣膜之膜厚係選定為構成上述周邊電路之場效電晶體之 閘極絕緣膜之膜厚中最薄之膜厚以下，且上述第1選擇閘極絕緣膜及上述第2選擇閘極絕緣膜之膜厚係形成為與構成連接於上述位元線之位元電壓施加電路之場效電晶體之閘極絕緣膜、及構成連接於上述源極線之源極電壓施加電路之場效電晶體之閘極絕緣膜之膜厚相同之膜厚。
  9. 一種記憶胞之寫入方法，其特徵在於：該記憶胞係包含：汲極區域，其係形成於記憶井表面，且連接有位元線；源極區域，其係形成於上述記憶井表面，且連接有源極線；記憶體閘極構造體，其形成於上述汲極區域及上述源極區域間，於上述記憶井上依序積層形成有下部記憶體閘極絕緣膜、電荷儲存層、上部記憶體閘極絕緣膜及記憶體閘極電極；第1選擇閘極構造體，其具有於上述汲極區域及上述記憶體閘極構造體間之上述記憶井上介隔第1選擇閘極絕緣膜形成有第1選擇閘極電極之構成，且介隔一側壁間隔件而與上述記憶體閘極構造體之一側壁相鄰；及第2選擇閘極構造體，其具有於上述源極區域及上述記憶體閘極構造體間之上述記憶井上介隔第2選擇閘極絕緣膜形成有第2選擇閘極電極之構成，且介隔另一側壁間隔件而與上述記憶體閘極構造體之另一側壁相鄰；且該記憶胞之寫入方法係：於將藉由量子穿隧效應對上述電荷儲存層注入電荷所需之電荷儲存閘極電壓施加至上述記憶體閘極電極時，要阻止向上述電荷儲存層注入電荷時，於自與上述記憶體閘極電極對向之上述記憶井內之通道層形成載子區域將形成通道層之載子排除之狀態下， 藉由將第1選擇閘極電壓施加至上述第1選擇閘極電極，並將斷開電壓施加至上述位元線，而使與上述第1選擇閘極電極對向之記憶井成為非導通狀態，以阻斷與上述記憶體閘極電極對向之區域之上述記憶井與上述汲極區域之電性連接，且，藉由將閘極斷開電壓施加至上述第2選擇閘極電極，並將源極斷開電壓施加至上述源極線，而使與上述第2選擇閘極電極對向之記憶井成為非導通狀態，以阻斷與上述記憶體閘極電極對向之區域之上述記憶井與上述源極區域之電性連接，於與上述記憶體閘極電極對向之上述記憶井不形成上述通道層，而形成空乏層；且基於上述電荷儲存閘極電壓，使上述記憶井表面之電位上升，減小上述記憶體閘極電極及上述記憶井表面間之電壓差，阻止向上述電荷儲存層內之電荷注入，並且藉由上述空乏層，阻止上述記憶井表面之電位到達至上述第1選擇閘極絕緣膜及上述第2選擇閘極絕緣膜。
  10. 如請求項9之記憶胞之寫入方法，其中執行將電壓施加至上述第1選擇閘極電極且將0[V]之電壓施加至上述位元線而使與上述第1選擇閘極電極對向之記憶井表面成為導通狀態之動作、及將電壓施加至上述第2選擇閘極電極且將0[V]之電壓施加至上述源極線而使與上述第2選擇閘極電極對向之記憶井表面成為導通狀態之動作中之至少一者，且將選定為較於上述電荷儲存層未儲存有電子時之上述記憶胞之閾值電壓低之電壓值之載子排除電壓施加至上述記憶體閘極電極，藉此自上述通道層形成載子區域將上述載子排除。
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