JP2016127104A - メモリセル、不揮発性半導体記憶装置およびメモリセルの書き込み方法 - Google Patents
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Abstract
【解決手段】量子トンネル効果によって電荷蓄積層ECに電荷を注入するのに必要な電荷蓄積ゲート電圧に拘束されることなく、メモリゲート電極MGと対向した領域のメモリウェルMPWと、ビット線BL1との電気的な接続を第1選択ゲート構造体5により遮断するのに必要な電圧値や、メモリゲート電極MGと対向した領域のメモリウェルMPWと、ソース線SLとの電気的な接続を第2選択ゲート構造体6により遮断するのに必要な電圧値にまで、ビット線BL1およびソース線SLの電圧値を下げることができるので、これらビット線BL1およびソース線SLでの電圧低減に合わせて、第1選択ゲート構造体5の第1選択ゲート絶縁膜30や、第2選択ゲート構造体6の第2選択ゲート絶縁膜33の各膜厚を薄くできる。
【選択図】図2
Description
1.不揮発性半導体記憶装置の全体構成
2.メモリセルの詳細構成
3.データの書き込み動作前に行われるキャリア排除動作について
4.書き込み選択メモリセルにおいて電荷蓄積層に電荷を注入させる動作原理について
5.高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおいて、電荷蓄積層に電荷が注入されない動作原理について
6.不揮発性半導体記憶装置における各種動作時における電圧について
7.本発明のメモリセルにおける電荷蓄積層の構成について
8.作用および効果
9.他の実施の形態
図1において、1は不揮発性半導体記憶装置を示し、本発明によるメモリセル2a,2b,2c,2dが行列状に配置された構成を有する。不揮発性半導体記憶装置1は、これらメモリセル2a,2b,2c,2dのうち、一方向(この場合、列方向)に並ぶメモリセル2a,2c(2b,2d)で1本のビット線BL1(BL2)を共有しており、ビット電圧印加回路10によって各ビット線BL1,BL2毎に所定のビット電圧が一律に印加され得る。また、不揮発性半導体記憶装置1は、一方向と直交する他方向(この場合、行方向)に配置されたメモリセル2a,2b(2c,2d)で1本の第1選択ゲート線DGL1(DGL2)を共有しており、第1選択ゲート電圧印加回路11によって各第1選択ゲート線DGL1,DGL2毎に所定の第1選択ゲート電圧が一律に印加され得る。
ここで、図2Aはメモリセル2a(2b)の側断面構成を示す断面図である。実際上、図2Aに示すように、例えばメモリセル2aは、SiO2等の絶縁基板20上にN型のディープウェル層DNWを介してP型のメモリウェルMPWが形成されており、N型のトランジスタ構造を形成するメモリゲート構造体4と、N型のMOS(Metal-Oxide-Semiconductor)トランジスタ構造を形成する第1選択ゲート構造体5と、同じくN型のMOSトランジスタ構造を形成する第2選択ゲート構造体6とが当該メモリウェルMPWに形成されている。
ここで、本発明の不揮発性半導体記憶装置1では、例えば1行1列目のメモリセル2aの電荷蓄積層ECに電荷を注入してデータを書き込み、他のメモリセル2b,2c,2dの電荷蓄積層ECに電荷を注入させずにデータを書き込まない、データの書き込み動作を実行する際、当該データの書き込み動作を実行するのに先立って、後述するキャリア排除動作を実行し得るようになされている。
不揮発性半導体記憶装置1は、上述したキャリア排除動作によって、各メモリセル2a,2b,2c,2dにおいてメモリゲート構造体4直下にあるメモリウェルMPWのチャネル層形成キャリア領域内からキャリアを排除させた後、例えば所望のメモリセル2aの電荷蓄積層ECに電荷を蓄積させるデータの書き込み動作を実行し得るようになされている。
ここで、図1に示す不揮発性半導体記憶装置1では、メモリゲート線MGLを全てのメモリセル2a,2b,2c,2cで共有していることから、例えば1行1列目にあるメモリセル2aの電荷蓄積層ECにのみ電荷を注入する際、メモリゲート線MGLに高電圧の電荷蓄積ゲート電圧を印加すると、電荷蓄積層ECに電荷を注入しない他のメモリセル(書き込み非選択メモリセルとも呼ぶ)2b,2c,2dにもメモリゲート線MGLを介して各メモリゲート電極MGに高電圧の電荷蓄積ゲート電圧が印加されてしまう。
ここで、図4は、本発明の不揮発性半導体記憶装置1において、例えばメモリセル2aの電荷蓄積層ECに電荷を注入するデータ書き込み動作時(「Prog」)、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かのデータ読み出し動作時(「Read」)、およびメモリセル2a,2cの電荷蓄積層EC内の電荷を引き抜くデータ消去動作時(「Erase」)における各部位の電圧値について纏めた表である。
ここで、図2Aとの対応部分に同一符号を付して示す図5Aは、比較例1であるメモリセル100を示し、メモリゲート電極MGおよび第1選択ゲート電極DG間にある側壁スペーサ102内にも電荷蓄積層EC1が形成されている点で、図2Aに示した本発明のメモリセル2aとは相違している。なお、図5Aは、メモリゲート電極MGおよび第1選択ゲート電極DG間の電荷蓄積層EC1だけを図示しているが、メモリゲート電極MGおよび第2選択ゲート電極SG(図5Aでは図示せず)間の側壁スペーサ内にも同様に電荷蓄積層が形成されている。
以上の構成において、メモリセル2aでは、ドレイン領域31およびソース領域34間のメモリウェルMPW上に、下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24bおよびメモリゲート電極MGの順で積層形成されたメモリゲート構造体4を備え、メモリゲート構造体4の一の側壁に側壁スペーサ28aを介して第1選択ゲート構造体5を有し、当該メモリゲート構造体4の他の側壁に側壁スペーサ28bを介して第2選択ゲート構造体6を有する。
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば、メモリウェルにおいて、メモリゲート構造体4直下のメモリウェルMPW表面領域の不純物濃度を3E18/cm3以下としてもよく、この場合でも、上述した実施の形態と同様の効果を得ることができる。
2a,2b,2c,2d メモリセル
4 メモリゲート構造体
5 第1選択ゲート構造体
6 第2選択ゲート構造体
30 第1選択ゲート絶縁膜
31 ドレイン領域
33 第2選択ゲート絶縁膜
34 ソース領域
D 空乏層
BL1,BL2 ビット線
SL ソース線
MGL メモリゲート線
DGL1,DGL2 第1選択ゲート線
SGL 第2選択ゲート線
MPW,MPW1 メモリウェル
MG メモリゲート電極
DG 第1選択ゲート電極
SG 第2選択ゲート電極
EC 電荷蓄積層
Claims (10)
- メモリウェル表面に形成され、ビット線が接続されたドレイン領域と、
前記メモリウェル表面に形成され、ソース線が接続されたソース領域と、
前記ドレイン領域および前記ソース領域間に形成され、前記メモリウェル上に下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜およびメモリゲート電極の順で積層形成されたメモリゲート構造体と、
前記ドレイン領域および前記メモリゲート構造体間の前記メモリウェル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、
前記ソース領域および前記メモリゲート構造体間の前記メモリウェル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体とを備えており、
量子トンネル効果によって前記電荷蓄積層に電荷を注入するのに必要な電荷蓄積ゲート電圧が前記メモリゲート電極に印加された際に、前記電荷蓄積層への電荷の注入を阻止するときには、
前記メモリゲート電極と対向した前記メモリウェル内のチャネル層形成キャリア領域から、チャネル層を形成するキャリアが排除された状態で、前記第1選択ゲート構造体によって、前記メモリゲート電極と対向した領域の前記メモリウェルと、前記ドレイン領域との電気的な接続を遮断し、かつ、前記第2選択ゲート構造体によって、前記メモリゲート電極と対向した領域の前記メモリウェルと、前記ソース領域との電気的な接続を遮断して、前記メモリゲート電極と対向した領域の前記メモリウェルに、前記チャネル層を形成させずに空乏層を形成し、
前記電荷蓄積ゲート電圧に基づいて前記メモリウェル表面の電位を上昇させ、前記メモリゲート電極および前記メモリウェル表面間の電圧差を小さくして前記電荷蓄積層内への電荷注入を阻止しつつ、前記空乏層によって、前記メモリウェル表面における電位が前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜へと到達することを阻止する
ことを特徴とするメモリセル。 - 前記チャネル層形成キャリア領域が、少なくとも、前記第1選択ゲート構造体によって前記ドレイン領域と電気的に接続されるか、或いは、前記第2選択ゲート構造体によって前記ソース領域と電気的に接続されて、前記メモリゲート電極と対向した領域の前記メモリウェルに前記チャネル層を形成させる閾値電圧を目安に規定されたキャリア排除電圧が、前記メモリゲート電極に印加されることにより、前記チャネル層形成キャリア領域内のキャリアを、前記ドレイン領域およびまたは前記ソース領域へ送出させ、前記チャネル層形成キャリア領域から前記キャリアを排除する
ことを特徴とする請求項1記載のメモリセル。 - 前記第1選択ゲート電極と前記第2選択ゲート電極との間の前記メモリウェルは、前記ドレイン領域および前記ソース領域の不純物濃度よりも低く、かつ前記空乏層が形成された際に、該空乏層によって、前記メモリゲート構造体と対向する前記メモリウェル表面から前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜へ電位の到達を阻止する不純物濃度に選定されている
ことを特徴とする請求項1または2記載のメモリセル。 - 前記電荷蓄積層に電荷を注入する際には、
前記第2選択ゲート構造体により、前記ソース線から前記チャネル層形成キャリア領域への電圧印加を遮断する一方で、前記第1選択ゲート構造体により前記ビット線から前記チャネル層形成キャリア領域へビット電圧を印加し、前記電荷蓄積ゲート電圧と前記ビット電圧との電圧差により前記電荷蓄積層に電荷を注入する
ことを特徴とする請求項1〜3のうちいずれか1項記載のメモリセル。 - 前記電荷蓄積層は、前記メモリゲート電極と前記メモリウェルとが対向した領域にのみ形成されており、前記メモリゲート構造体および前記第1選択ゲート構造体間の前記一の側壁スペーサと、前記メモリゲート構造体および前記第2選択ゲート構造体間の前記他の側壁スペーサとには、前記電荷蓄積層が非形成である
ことを特徴とする請求項1〜4のうちいずれか1項記載のメモリセル。 - 前記第1選択ゲート電極および前記第2選択ゲート電極が前記メモリゲート電極に対してサイドウォール状に形成されている
ことを特徴とする請求項1〜5のうちいずれか1項記載のメモリセル。 - 前記第1選択ゲート電極と前記第2選択ゲート電極との間のメモリウェルは、表面から50[nm]までの領域の不純物濃度が1E19/cm3以下であり、前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が9[nm]以下である
ことを特徴とする請求項1〜6のうちいずれか1項記載のメモリセル。 - 前記第1選択ゲート電極と前記第2選択ゲート電極との間のメモリウェルは、表面から50[nm]までの領域の不純物濃度が3E18/cm3以下であり、前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が3[nm]以下である
ことを特徴とする請求項1〜6のうちいずれか1項記載のメモリセル。 - ビット線およびソース線が接続されたメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
前記メモリセルが請求項1〜8のうちいずれか1項記載のメモリセルである
ことを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルの周辺には周辺回路が設けられており、
前記メモリセルに形成されている前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が、前記周辺回路を構成する電界効果トランジスタのゲート絶縁膜の膜厚のうち、最も薄い膜厚以下に選定されており、かつ、前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が、前記ビット線に接続されたビット電圧印加回路を構成する電界効果トランジスタのゲート絶縁膜と、前記ソース線に接続されたソース電圧印加回路を構成する電界効果トランジスタのゲート絶縁膜との膜厚と同じ膜厚に形成されている
ことを特徴とする請求項9記載の不揮発性半導体記憶装置。
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