TWI595602B - 記憶胞及非揮發性半導體記憶裝置 - Google Patents

記憶胞及非揮發性半導體記憶裝置 Download PDF

Info

Publication number
TWI595602B
TWI595602B TW105117078A TW105117078A TWI595602B TW I595602 B TWI595602 B TW I595602B TW 105117078 A TW105117078 A TW 105117078A TW 105117078 A TW105117078 A TW 105117078A TW I595602 B TWI595602 B TW I595602B
Authority
TW
Taiwan
Prior art keywords
memory
layer
gate structure
sidewall
gate electrode
Prior art date
Application number
TW105117078A
Other languages
English (en)
Other versions
TW201644007A (zh
Inventor
谷口泰弘
大和田福夫
川嶋泰彥
吉田信司
奧山幸祐
Original Assignee
芙洛提亞股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 芙洛提亞股份有限公司 filed Critical 芙洛提亞股份有限公司
Publication of TW201644007A publication Critical patent/TW201644007A/zh
Application granted granted Critical
Publication of TWI595602B publication Critical patent/TWI595602B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

記憶胞及非揮發性半導體記憶裝置
本發明係關於一種記憶胞及非揮發性半導體記憶裝置。
先前，在日本特開2011-129816號公報(專利文獻1)中，揭示有一種於2個選擇閘極構造體間配置有記憶體閘極構造體的記憶胞(參照專利文獻1之圖15)。實際上，該記憶胞中具備連接有位元線之汲極區域、及連接有源極線之源極區域，於該等汲極區域及源極區域間之記憶體井上，依次配置形成有一個選擇閘極構造體、記憶體閘極構造體及另一個選擇閘極構造體。在由上述之構成形成之記憶胞中，於記憶體閘極構造體設置有電荷蓄積層，可藉由將電荷注入該電荷蓄積層而寫入資料，或者，可藉由將電荷蓄積層內之電荷抽除而消去資料。
實際上，在如此之記憶胞中，在將電荷注入電荷蓄積層時，利用連接於源極線之另一個選擇閘極構造體將電壓遮斷下，將來自位元線之低電壓的位元電壓經由一個選擇閘極構造體施加至記憶體閘極構造體之通道層。此時，於記憶體閘極構造體中，高電壓之記憶體閘極電壓被施加至記憶體閘極電極，而可藉由因位元電壓與記憶體閘極電壓之電壓差所產生的量子穿隧效應將電荷注入電荷蓄積層。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2011-129816號公報
然而，在如此之記憶胞中，在將電荷注入電荷蓄積層時，或在阻止朝電荷蓄積層之電荷注入時，因亦會對記憶體閘極電極施加高電壓之記憶體閘極電壓，故提高記憶體閘極電極周邊之破壞耐壓是所企盼者。
又，在如此之記憶胞中，在將電荷注入電荷蓄積層時，假定在位於記憶體閘極電極正下方之電荷蓄積層以外的部位亦蓄積有電荷，例如若記憶體閘極構造體及選擇閘極構造體間之記憶體井受到電荷之影響而成為高電阻，則在資料之讀出動作時記憶體電流會降低，而讀出性能難以提高，並且亦會產生難以進行高速動作此一動作不良情況。
因此，本發明係考量以上之點而完成者，其目的在於提出一種提高記憶體閘極電極周邊之破壞耐壓，且可防止因在電荷蓄積層以外之部位蓄積電荷所導致之動作不良情況的記憶胞及非揮發性半導體記憶裝置。
為解決上述之課題，本發明之記憶胞之特徵在於具備：汲極區域，其形成於記憶體井表面，並連接有位元線；源極區域，其形成於前述記憶體井表面，並連接有源極線；記憶體閘極構造體，其形成於前述汲極區域及前述源極區域間，且在前述記憶體井上以下部記憶體閘極絕緣膜、電荷蓄積層、上部記憶體閘極絕緣膜及記憶體閘極電極之順序積層形成；第1選擇閘極構造體，其具有在前述汲極區域及前述記憶體閘極構造體間之前述記憶體井上介隔以第1選擇閘極絕緣膜而形成有第1選擇閘極電極的構成，且介隔以一個側壁間隔壁與前述 記憶體閘極構造體之一個側壁相鄰；及第2選擇閘極構造體，其具有在前述源極區域及前述記憶體閘極構造體間之前述記憶體井上介隔以第2選擇閘極絕緣膜而形成有第2選擇閘極電極的構成，且介隔以另一個側壁間隔壁與前述記憶體閘極構造體之另一個側壁相鄰；並且前述一個側壁間隔壁及前述另一個側壁間隔壁具有將側壁層設置在絕緣層內之構成，該側壁層相對於前述記憶體閘極構造體設定特定距離而沿該記憶體閘極構造體之側壁形成；並且前述側壁層係由與前述絕緣層不同之絕緣部件形成，在前述側壁間隔壁內與前述電荷蓄積層相分離，且自前述記憶體井表面起直至下端面為止之距離，較前述下部記憶體閘極絕緣膜之膜厚大。
又，本發明之非揮發性半導體記憶裝置之特徵在於：其係將連接有位元線及源極線的記憶胞行列狀地配置者，其中前述記憶胞為上述之記憶胞。
在本發明中，藉由以將記憶體閘極構造體及第1選擇閘極構造體間、以及記憶體閘極構造體及第2選擇閘極構造體間予以隔開之方式，在一個側壁間隔壁內及另一個側壁間隔壁內形成氮化側壁層，藉此與僅由絕緣性氧化膜形成一個側壁間隔壁及另一個側壁間隔壁之情形相比，可提高一個側壁間隔壁及另一個側壁間隔壁之破壞耐壓，相應地較先前可提高記憶體閘極電極周邊之破壞耐壓。
另外，在本發明中，由於氮化側壁層與電荷蓄積層分離，且自記憶體井表面起直至氮化側壁層之下端面為止的距離較下部閘極絕緣膜之膜厚大，故在將電荷自記憶體井注入電荷蓄積層時，電荷不易被注入至氮化側壁層，從而可防止因在電荷蓄積層以外之部位蓄積電荷所導致之動作不良情況。
2‧‧‧記憶胞
4‧‧‧記憶體閘極構造體
5‧‧‧第1選擇閘極構造體
6‧‧‧第2選擇閘極構造體
20‧‧‧基板
24a‧‧‧下部閘極絕緣膜
24b‧‧‧上部閘極絕緣膜
28a‧‧‧側壁間隔壁
28b‧‧‧側壁間隔壁
29‧‧‧絕緣層
30‧‧‧第1選擇閘極絕緣膜
31‧‧‧汲極區域
32a‧‧‧氮化側壁層
32b‧‧‧氮化側壁層
33‧‧‧第2選擇閘極絕緣膜
34‧‧‧源極區域
41‧‧‧記憶胞
42a‧‧‧側壁間隔壁
42b‧‧‧側壁間隔壁
44‧‧‧絕緣層
45a‧‧‧氮化側壁層
45b‧‧‧氮化側壁層
51‧‧‧記憶胞
52a‧‧‧側壁間隔壁
52b‧‧‧側壁間隔壁
54‧‧‧絕緣層
55a‧‧‧氮化側壁層
55b‧‧‧氮化側壁層
56a‧‧‧壁部
56b‧‧‧壁部
57a‧‧‧下端部
57b‧‧‧下端部
100‧‧‧記憶胞
102‧‧‧側壁間隔壁
104‧‧‧氮化側壁層
BL‧‧‧位元線
CH‧‧‧通道層
D‧‧‧空乏層
DG‧‧‧第1選擇閘極電極
DGL‧‧‧第1選擇閘極線
DW‧‧‧深井層
EC‧‧‧電荷蓄積層
EC1‧‧‧電荷蓄積層
ER1‧‧‧區域
ER2‧‧‧區域
LS‧‧‧下端面
MG‧‧‧記憶體閘極電極
MGL‧‧‧記憶體閘極線
MW‧‧‧記憶體井
SG‧‧‧第2選擇閘極電極
SGL‧‧‧第2選擇閘極線
SL‧‧‧源極線
T1‧‧‧膜厚
T2‧‧‧距離
W1‧‧‧距離
圖1係顯示記憶胞之側剖面構成之剖視圖。
圖2係顯示下部閘極絕緣膜之膜厚T1、自記憶體井起直至氮化側壁層為止之距離T2、與自記憶體閘極構造體起直至氮化側壁層為止之距離W1的概略圖。
圖3A係供在不形成通道層之情形下阻止朝電荷蓄積層之電荷注入時之說明的剖視圖；圖3B係供在形成通道層而阻止朝電荷蓄積層之電荷注入時之說明的剖視圖。
圖4A係顯示在記憶體閘極電極及第1選擇閘極電極間之側壁間隔壁內的氮化側壁層與電荷蓄積層相連通之比較例1之記憶胞中，將電荷注入電荷蓄積層後緊接著之情形的概略圖；圖4B係顯示在圖4A之將電荷注入電荷蓄積層之後，伴隨著時間流逝，電荷蓄積層內之電荷擴散至氮化側壁層之情形的概略圖。
圖5係顯示在本發明之記憶胞中將電荷注入電荷蓄積層時之情形的概略圖。
圖6A係顯示另一實施形態之側壁間隔壁之側剖面構成(1)的剖視圖；圖6B係顯示又一實施形態之側壁間隔壁之側剖面構成(2)的剖視圖。
以下，說明用於實施本發明之形態。又，說明係按照以下所示之順序進行。
<1.記憶胞之構成>
<2.資料之寫入方法>
2-1.第1寫入方法
2-2.第2寫入方法
<3.其他之動作>
<4.關於本發明之記憶胞之電荷蓄積層及氮化側壁層之構成>
<5.作用及效果>
<6.其他實施形態>
(1)記憶胞之構成
非揮發性半導體記憶裝置具有將連接有位元線及源極線之本發明之記憶胞行列狀地配置之構成，藉由調整位元線及源極線等之電壓值，可對所期望之記憶胞進行資料之寫入、資料之讀出、或資料之消去。此處，對非揮發性半導體記憶裝置之整體構成之說明予以省略，而著眼於本發明之記憶胞作如下說明。
在圖1中，2表示本發明之記憶胞，記憶胞2具有在由例如P型Si等形成之基板20上介隔以N型之深井層DW形成有P型之記憶體井MW之構成，且於該記憶體井MW上形成有：記憶體閘極構造體4，其形成N型之電晶體構造；第1選擇閘極構造體5，其形成N型之MOS(Metal-Oxide-Semiconductor，金屬氧化物半導體)電晶體構造；及第2選擇閘極構造體6，其同樣地形成N型之MOS電晶體構造。
於記憶體井MW之表面處，隔以特定距離形成有位於第1選擇閘極構造體5之一端的汲極區域31、與位於第2選擇閘極構造體6之一端的源極區域34，於汲極區域31連接有位元線BL，且於源極區域34連接有源極線SL。並且，在本實施形態之情形下，汲極區域31及源極區域34之雜質濃度選定為1.0E21/cm3以上，另一方面，後述之側壁間隔壁28a、28b正下方之記憶體井MW，係將與在記憶體閘極構造體4正下方形成有通道層之表面區域(例如自表面起至50[nm]為止的區域)相同的表面區域處之雜質濃度選定為1.0E19/cm3以下，較佳者為3.0E18/cm3以下。
記憶體閘極構造體4係於汲極區域31及源極區域34間之記憶體井MW上，介隔以包含SiO2等之絕緣部件的下部閘極絕緣膜24a，具有由例如氮化矽(Si3N4)、氧氮化矽(SiON)、氧化鋁(Al2O3)、氧化鉿(HfO2) 等形成之電荷蓄積層EC，進而，於該電荷蓄積層EC上，同樣地介隔以由絕緣部件形成之上部閘極絕緣膜24b，而具有記憶體閘極電極MG。藉此，記憶體閘極構造體4具有下述構成：電荷蓄積層EC因下部閘極絕緣膜24a及上部閘極絕緣膜24b，而自記憶體井MW及記憶體閘極電極MG絕緣。並且，於記憶體閘極電極MG處，連接有記憶體閘極線MGL，自該記憶體閘極線MGL可被施加特定之電壓。
於記憶體閘極構造體4中，沿一個側壁形成有由SiO2等之絕緣部件構成之一個側壁間隔壁28a，第1選擇閘極構造體5介隔以該側壁間隔壁28a與記憶體閘極構造體4相鄰。於如此之記憶體閘極構造體4與第1選擇閘極構造體5之間所形成的一個側壁間隔壁28a，係由特定之膜厚而形成，設置為可將記憶體閘極構造體4與第1選擇閘極構造體5絕緣。
此處，若記憶體閘極構造體4及第1選擇閘極構造體5間之一個側壁間隔壁28a的寬度未達5[nm]時，在特定電壓被施加至記憶體閘極電極MG或第1選擇閘極電極DG時，會有在側壁間隔壁28a處發生耐壓不良之虞，另一方面，若記憶體閘極構造體4及第1選擇閘極構造體5間超過40[nm]時，在記憶體閘極電極MG及第1選擇閘極電極DG間之記憶體井MW之表面區域(例如自表面起直至50[nm]為止之區域)處的電阻會升高，從而在資料讀出時，於記憶體閘極構造體4及第1選擇閘極構造體5間難以產生讀出電流。因此，在本實施形態之情形下，將記憶體閘極構造體4及第1選擇閘極構造體5間之側壁間隔壁28a選定為5[nm]以上40[nm]以下之寬度為較佳。
除了上述之構成以外，一個側壁間隔壁28a具有在由例如SiO2等形成之絕緣層29內，形成有由SiN形成之氮化側壁層32a之構成。氮化側壁層32a呈壁狀，與記憶體閘極構造體4設定特定距離而沿該記憶體閘極構造體4之側壁形成，以將記憶體閘極電極MG與第1選擇閘極電 極DG隔開之方式而豎立設置。
又，在本實施形態之情形下，氮化側壁層32a係以特定之膜厚(例如5~20[nm])形成，從而亦與第1選擇閘極構造體5設定特定距離而沿該第1選擇閘極構造體5之側壁形成。於側壁間隔壁28a處，在氮化側壁層32a與第1選擇閘極構造體5之間形成有絕緣層29，自記憶體閘極構造體4起朝第1選擇閘極構造體5以絕緣層29、氮化側壁層32a及絕緣層29之順序形成有絕緣層29及氮化側壁層32a。
第1選擇閘極構造體5具有在側壁間隔壁28a與汲極區域31間之記憶體井MW上，形成有由絕緣部件構成，且膜厚為9[nm]以下，較佳為3[nm]以下之第1選擇閘極絕緣膜30之構成，且於該第1選擇閘極絕緣膜30上，形成有與第1選擇閘極線DGL連接之第1選擇閘極電極DG。
另一方面，於記憶體閘極構造體4之另一個側壁處，亦形成有由絕緣部件構成之側壁間隔壁28b，第2選擇閘極構造體6介隔以該側壁間隔壁28b與記憶體閘極構造體4相鄰。於如此之記憶體閘極構造體4與第2選擇閘極構造體6之間所形成的側壁間隔壁28b，亦形成為與一個側壁間隔壁28a相同的膜厚，設置為可將記憶體閘極構造體4與第2選擇閘極構造體6絕緣。
此處，若記憶體閘極構造體4與第2選擇閘極構造體6之間未達5[nm]時，在特定電壓被施加至記憶體閘極電極MG或第2選擇閘極電極SG時，會有在側壁間隔壁28b處發生耐壓不良之虞，另一方面，若記憶體閘極構造體4與第2選擇閘極構造體6間超過40[nm]時，在記憶體閘極電極MG及第2選擇閘極電極SG間之記憶體井MW之表面區域處的電阻會升高，從而在後述之資料讀出時，於記憶體閘極構造體4及第2選擇閘極構造體6間難以產生讀出電流。因此，在本實施形態之情形下，亦將記憶體閘極構造體4及第2選擇閘極構造體6間之側壁間隔壁 28b選定為5[nm]以上40[nm]以下之寬度為較佳。
除了上述之構成以外，另一個側壁間隔壁28b亦具有在由例如SiO2等形成之絕緣層29內，形成有由SiN形成之另一個氮化側壁層32b的構成。該氮化側壁層32b呈壁狀，與記憶體閘極構造體4設定特定距離而沿該記憶體閘極構造體4之側壁形成，以將記憶體閘極電極MG與第2選擇閘極電極SG隔開之方式而豎立設置。
又，在本實施形態之情形下，另一個氮化側壁層32b係以與一個氮化側壁層32a相同之膜厚形成，亦與第2選擇閘極構造體6設定特定距離而沿該第2選擇閘極構造體6之側壁形成。於側壁間隔壁28b處，在氮化側壁層32b與第2選擇閘極構造體6之間形成有絕緣層29，自記憶體閘極構造體4起朝第2選擇閘極構造體6以絕緣層29、氮化側壁層32b及絕緣層29之順序形成有絕緣層29及氮化側壁層32a。
第2選擇閘極構造體6具有在側壁間隔壁28b與汲極區域34間之記憶體井MW上，形成有由絕緣部件構成，且膜厚為9[nm]以下，較佳為3[nm]以下之第2選擇閘極絕緣膜33之構成，且於該第2選擇閘極絕緣膜33上，形成有與第2選擇閘極線SGL連接之第2選擇閘極電極SG。
此外，在本實施形態之情形下，介隔以側壁間隔壁28a、28b沿記憶體閘極電極MG之側壁所形成之第1選擇閘極電極DG及第2選擇閘極電極SG，分別形成為隨著遠離於記憶體閘極電極MG，頂上部朝記憶體井MW下降之邊牆狀。又，在上述實施形態中，係就第1選擇閘極構造體5及第2選擇閘極構造體6之自記憶體井MW起之高度與記憶體閘極構造體4之高度一致之情形予以闡述，但本發明並不限於此，第1選擇閘極構造體5及第2選擇閘極構造體6之自記憶體井MW起之高度只要在記憶體閘極構造體4之高度以下，即可將第1選擇閘極構造體5及第2選擇閘極構造體6之高度選定為各種高度。
此處，如同對與圖1之對應部分標示相同符號來顯示之圖2所示 般，於側壁間隔壁28a、28b處，自記憶體閘極構造體4之側壁起設定特定之距離W1形成氮化側壁層32a、32b，且將記憶體閘極構造體4之電荷蓄積層EC與氮化側壁層32a、32b分離。該情形下，氮化側壁層32a、32b之自記憶體閘極構造體4之側壁起之距離W1係選定為3[nm]以上，選定為5[nm]以上為較佳。在將記憶體閘極構造體4之側壁與氮化側壁層32a、32b之距離W1設定為3[nm]以上之情形下，在寫入動作時或消去動作時，能夠防止電荷自記憶體閘極電極MG朝氮化側壁層32a、32b之流入。另一方面，在將記憶體閘極構造體4之側壁與氮化側壁層32a、32b之距離W1設定為5[nm]以上之情形下，在寫入動作時或消去動作時，能夠降低因第1選擇閘極電極DG及記憶體閘極電極MG間所加之電場而有產生之虞之電極間的短路不良、以及因第2選擇閘極電極SG及記憶體閘極電極MG間所加之電場而有產生之虞之電極間的短路不良。
此外，在該記憶胞2中，藉由設置具有由與絕緣層29不同之絕緣部件形成之氮化側壁層32a、32b的複層構造的側壁間隔壁28a、28b，假定即便存在下述狀況，即：沿記憶體閘極構造體4之側壁的絕緣層29之膜質有問題，而在資料之改寫動作時電流流動至絕緣層29之狀況，氮化側壁層32a、32b亦可遮斷流動至絕緣層29之電流，相應地而能夠抑制第1選擇閘極電極DG及記憶體閘極電極MG間、以及第2選擇閘極電極SG及記憶體閘極電極MG間的短路不良。
此處，本發明係針對將由氮化矽膜或氧氮化矽膜等形成之氮化側壁層32a、32b應用於包含絕緣部件之側壁層之情形予以闡述，但本發明並非限定於此者，亦可將由包含矽及氧以外之材料的絕緣部件(例如鉿等)形成之側壁層作為氮化側壁層32a、32b設置在側壁間隔壁28a、28b內。如此般，即便在由介電係數與矽氧化膜不同的各種絕緣部件形成側壁層之情形下，亦與上述相同，能夠利用側壁層抑制第1 選擇閘極電極DG及記憶體閘極電極MG間、以及第2選擇閘極電極SG及記憶體閘極電極MG間之短路不良。
又，氮化側壁層32a、32b之自記憶體井MW表面起直至下端面LS為止之距離T2，較設置於記憶體閘極構造體4之下部閘極絕緣膜24a的膜厚T1大，從而氮化側壁層32a、32b在較電荷蓄積層EC更遠離記憶體井MW之位置形成，與此相應，在將電荷自記憶體井MW之通道層注入電荷蓄積層EC時，可防止朝氮化側壁層32a、32b之電荷注入。
進而，假定即便電荷已被注入氮化側壁層32a、32b之情形下，自記憶體井MW表面起直至氮化側壁層32a、32b之下端面LS為止的距離T2亦較下部閘極絕緣膜24a之膜厚T1大，而與電荷蓄積層EC相比在遠離記憶體井MW之位置形成氮化側壁層32a、32b，因此可將記憶體閘極電極MG及第1選擇閘極電極DG間之記憶體井MW、以及記憶體閘極電極MG及第2選擇閘極電極SG間之記憶體井MW維持為低電阻狀態，從而可防止在資料之讀出動作時之記憶體電流的降低。
此處，在本實施形態之情形下，自記憶體井MW表面起直至氮化側壁層32a、32b之下端面LS為止的各距離T2，從阻止自記憶體井MW朝氮化側壁層32a、32b之電荷注入的觀點而言，設為5[nm]以上為較佳，進而從在電荷被注入氮化側壁層32a、32b之情形下亦防止讀出電流之降低的觀點而言，設為10[nm]以上為較佳。
並且，由於具有如此之構成的記憶胞2係藉由利用光微影技術、氧化或CVD等之成膜技術、蝕刻技術及離子注入法等之一般的半導體製造製程而形成，故在此處省略其說明。此外，作為具有如此之側壁間隔壁28a、28b的記憶胞2之製造方法，係例如在記憶體閘極構造體4之形成後，藉由依次經過絕緣層形成、氮化層形成、回蝕、絕緣層形成、及回蝕之步驟，而能夠形成由絕緣層29夾著氮化側壁層32a、32b之側壁間隔壁28a、28b。
又，作為如此之記憶胞2之製造方法，例如於在記憶體井MW上以覆蓋記憶體閘極電極MG周邊之側壁間隔壁28a、28b之方式形成層狀之導電層之後，藉由將該導電層予以回蝕，而可沿記憶體閘極電極MG之側壁之側壁間隔壁28a、28b形成呈邊牆狀之第1選擇閘極電極DG及第2選擇閘極電極SG。
換言之，記憶體閘極電極MG較第1選擇閘極電極DG及第2選擇閘極電極SG為先形成，而於側壁處介隔以側壁間隔壁28a、28b可分別形成邊牆狀之第1選擇閘極電極DG及第2選擇閘極電極SG。如此般，第1選擇閘極電極DG及第2選擇閘極電極SG係採用較形成記憶體閘極電極MG之半導體製造製程為後之步驟，利用有別於記憶體閘極電極MG之導電層形成。
(2)資料之寫入方法
此外，具有如此之構成的記憶胞2，採用第1寫入方法與第2寫入方法之任一者進行資料之寫入動作，該第1寫入方法係在執行資料之寫入動作之前，在對向於記憶體閘極電極MG之記憶體井MW處，從形成通道層之載子所存在之區域(以下稱為通道層形成載子區域)將該載子予以排除(以下將該動作稱為載子排除動作)，其後，執行資料之寫入動作；該第2寫入方法與其不同，係在不進行載子排除動作下執行資料之寫入動作。
(2-1)第1寫入方法
此處，例如在第1寫入方法中，在執行載子排除動作時，在圖1所示之第1選擇閘極構造體5處，例如可將1.5[V]之第1選擇閘極電壓自第1選擇閘極線DGL施加至第1選擇閘極電極DG，可將0[V]之位元電壓自位元線BL施加至汲極區域31。藉此，第1選擇閘極構造體5在對向於第1選擇閘極電極DG之記憶體井MW表面處成為導通狀態，連接有位元線BL之汲極區域31與對向於記憶體閘極構造體4之記憶體井 MW的通道層形成載子區域可電性連接。
又，在本實施形態之情形下，在第2選擇閘極構造體6處，例如可將1.5[V]之第2選擇閘極電壓自第2選擇閘極線SGL施加至第2選擇閘極電極SG，可將0[V]之源極電壓自源極線SL施加至源極區域34。藉此，第2選擇閘極構造體6在對向於第2選擇閘極電極SG之記憶體井MW表面處成為導通狀態，連接有源極線BL之源極區域34與對向於記憶體閘極構造體4之記憶體井MW的通道層形成載子區域可電性連接。
除此以外，在記憶胞2中，例如可將與位元電壓及源極電壓相同之0[V]之基板電壓施加至記憶體井MW，且可將-2[V]之載子排除電壓自記憶體閘極線MGL施加至記憶體閘極構造體4之記憶體閘極電極MG。此處，被施加至記憶體閘極電極MG之載子排除電壓係以在對向於記憶體閘極構造體4之記憶體井MW處形成通道層之臨限電壓(Vth)為基準予以規定。該情形下，載子排除電壓係選定為在資料之寫入狀態時與資料之消去狀態時變位之臨限電壓(Vth)之範圍外的電壓值，且在被朝記憶體閘極電極MG施加時，不會形成通道層之電壓值。
藉此，在記憶胞2中，利用施加至記憶體閘極電極MG的載子排除電壓，將在通道層形成載子區域處所誘發之載子(此時為電子)自該通道層形成載子區域朝汲極區域31及/或源極區域34引導，而將載子自該通道層形成載子區域逐出。藉此，在記憶胞2中，如同對與圖1之對應部分標示相同符號來顯示之圖3A所示般，可成為在記憶體閘極構造體4正下方之記憶體井MW處未形成通道層下少數載子已枯竭之狀態。
並且，在記憶胞2中，藉由將與在電荷蓄積層EC處未蓄積有電子(或蓄積有電洞)時之較低(較淺)之臨限電壓相比為低(淺)的載子排除電壓施加至記憶體閘極電極MG，即便記憶胞2處於耗盡狀態，亦可將 在記憶體閘極構造體4正下方之記憶體井MW之通道層形成載子區域處所誘發之載子從該通道層形成載子區域排除，從而可成為在未形成通道層下少數載子已枯竭之狀態。
其後，在將電荷注入記憶胞2之電荷蓄積層EC時，可將12[V]之電荷蓄積閘極電壓自記憶體閘極線MGL施加至記憶體閘極構造體4之記憶體閘極電極MG。此時，在第2選擇閘極構造體6處，將0[V]之閘極斷開電壓自第2選擇閘極線SGL施加至第2選擇閘極電極SG，將0[V]之源極斷開電壓自源極線SL施加至源極區域34，而將連接有源極線SL的源極區域34與記憶體閘極構造體4之通道層形成載子區域的電性連接予以遮斷，從而可阻止自源極線SL朝記憶體閘極構造體4之通道層形成載子區域的電壓施加。
另一方面，在第1選擇閘極構造體5處，將1.5[V]之第1選擇閘極電壓自第1選擇閘極線DGL施加至第1選擇閘極電極DG，將0[V]之電荷蓄積位元電壓自位元線BL施加至汲極區域31，而可將連接有位元線BL之汲極區域31與記憶體閘極構造體4之通道層形成載子區域電性連接。並且，此時，可將與電荷蓄積位元電壓相同之0[V]之基板電壓施加至記憶體井MW。
在記憶體閘極構造體4中，記憶體井MW之通道層形成載子區域係與汲極區域31電性連接，故載子在通道層形成載子區域處被誘發，而在記憶體井MW表面可利用載子形成與電荷蓄積位元電壓相同之0[V]之通道層。如此，在記憶體閘極構造體4中，在記憶體閘極電極MG及通道層間產生12[V]之大電壓差(12[V])，利用因此而發生之量子穿隧效應可將電荷注入電荷蓄積層EC內，從而可成為資料已被寫入之狀態。
另一方面，在將高電壓之電荷蓄積閘極電壓施加至記憶體閘極電極MG時，在不使電荷注入記憶胞2之電荷蓄積層EC之情形下，如 同先前般，無需配合高電壓之電荷蓄積閘極電壓而將高電壓之位元電壓施加至位元線BL，僅利用第1選擇閘極構造體5將位元線BL與記憶體閘極構造體4正下方之記憶體井MW之通道層形成載子區域的電性連接予以遮斷，且利用第2選擇閘極構造體6將源極線SL與記憶體閘極構造體4正下方之該通道層形成載子區域的電性連接予以遮斷，即可阻止朝記憶體閘極構造體4之電荷蓄積層EC的電荷注入。
該情形下，在不寫入資料之記憶胞2中，例如將1.5[V]之第1選擇閘極電壓自第1選擇閘極線DGL施加至第1選擇閘極電極DG，將1.5[V]之斷開電壓自位元線BL施加至汲極區域31，而第1選擇閘極構造體5成為非導通狀態(斷開狀態)。藉此，在該記憶胞2中，可將連接有位元線BL之汲極區域31與記憶體閘極構造體4正下方之記憶體井MW之通道層形成載子區域的電性連接予以遮斷。
又，此時，在不寫入資料之記憶胞2中，例如將0[V]之閘極斷開電壓自第2選擇閘極線SGL施加至第2選擇閘極電極SG，將0[V]之源極斷開電壓自源極線SL施加至源極區域34，而第2選擇閘極構造體6成為非導通狀態(斷開狀態)。藉此，在該記憶胞2中，可將連接有源極線SL之源極區域34與記憶體閘極構造體4正下方之記憶體井MW之通道層形成載子區域的電性連接予以遮斷。並且，將與電荷蓄積位元電壓相同之0[V]之基板電壓施加至記憶體井MW。
此時，在記憶胞2之記憶體閘極構造體4處，利用載子排除動作預先成為在通道層形成載子區域內不存在有載子之狀態，由於在該狀態下，在兩側之第1選擇閘極構造體5及第2選擇閘極構造體6之正下方處記憶體井MW成為非導通狀態，故在記憶體閘極構造體4正下方之記憶體井MW處形成有不存在電荷之空乏層D。
因此，在不寫入資料之記憶胞2中，於上部閘極絕緣膜24b、電荷蓄積層EC、及下部閘極絕緣膜24a之3層之構成部分處電壓下降， 而在記憶體閘極電極MG及記憶體井MW表面產生電壓差，進而在自記憶體井MW表面起直至特定之深度為止所形成之空乏層D中，電壓值不斷下降，最終可形成0[V]之基板電壓。
在本實施形態之情形下，在記憶胞2之記憶體閘極構造體4中，即便將12[V]之電荷蓄積閘極電壓施加至記憶體閘極電極MG，記憶體閘極電極MG及記憶體井MW表面之電壓差亦大約為3.5[V](例如在平帶電壓Vfb為0[V]、記憶體閘極電壓Vg為12[V]、記憶體井MW之受體濃度Na為2.0E17[cm-3]、上部閘極絕緣膜24b之膜厚為2[nm]、電荷蓄積層EC之膜厚為12[nm]、下部閘極絕緣膜之膜厚為2[nm]時)，在記憶體閘極電極MG及記憶體井MW表面間無需產生為發揮量子穿隧效應所必要之大的電壓差，而可阻止朝電荷蓄積層EC之電荷注入。
除此以外，在記憶胞2中，由於在記憶體閘極構造體4與第1選擇閘極構造體5之間的記憶體井MW之區域處，未形成有雜質濃度為高之雜質擴散區域，故在記憶體閘極構造體4及第1選擇閘極構造體5間之記憶體井MW處可確實地形成空乏層D，利用該空乏層D可阻止記憶體閘極構造體4正下方之記憶體井MW表面的電位到達第1選擇閘極絕緣膜30，從而可防止因記憶體井MW表面之電位所導致之對第1選擇閘極絕緣膜30的絕緣破壞。
又，除此以外，由於在記憶體閘極構造體4與第2選擇閘極構造體6之間的記憶體井MW之區域處，未形成有雜質濃度為高之雜質擴散區域，故在記憶體閘極構造體4及第2選擇閘極構造體6間之記憶體井MW處可確實地形成空乏層D，利用該空乏層D可阻止記憶體閘極構造體4正下方之記憶體井MW表面的電位到達第2選擇閘極絕緣膜33，從而可防止因記憶體井MW表面之電位所導致之對第2選擇閘極絕緣膜33的絕緣破壞。
並且，在上述之載子排除動作中，例如亦可藉由利用第2選擇閘極構造體6將通道層形成載子區域與源極區域34之電性連接予以遮斷，而將通道層形成載子區域內之載子僅送出至汲極區域31，或者是，利用第1選擇閘極構造體5將通道層形成載子區域與汲極區域31之電性連接予以遮斷，而將通道層形成載子區域內之電荷僅送出至源極區域34，從而將載子從通道層形成載子區域排除而形成空乏層D。
(2-2)第2寫入方法
在第2寫入方法中，在將資料寫入記憶胞2時，由於除了不進行載子排除動作以外與上述之「(2-1)第1寫入方法」相同，故將寫入資料時的說明予以省略。另一方面，在將高電壓之電荷蓄積閘極電壓施加至記憶體閘極電極MG時，在阻止朝記憶胞2之電荷蓄積層EC之電荷注入的情形下，由於將12[V]之電荷蓄積閘極電壓自記憶體閘極線MGL施加至記憶體閘極電極MG，故電荷蓄積閘極電壓會傳遞至記憶體井MW。藉此，在記憶胞2中，如同對與圖1之對應部分標示相同符號來顯示之圖3B所示般，可沿對向於記憶體閘極電極MG之記憶體井MW的表面形成通道層CH。
在該記憶胞2之第2選擇閘極構造體6處，例如，將0[V]之閘極斷開電壓自第2選擇閘極線SGL施加至第2選擇閘極電極SG，將0[V]之源極斷開電壓自源極線SL施加至源極區域34，而在對向於第2選擇閘極電極SG之記憶體井MW處成為非導通狀態，從而可將連接有源極線SL之源極區域34與記憶體閘極構造體4之通道層CH的電性連接予以遮斷。
又，除此以外，在該記憶胞2之第1選擇閘極構造體5處，例如可將1.5[V]之第1選擇閘極電壓自第1選擇閘極線DGL施加至第1選擇閘極電極DG，可將1.5[V]之斷開電壓自位元線BL施加至汲極區域31。藉此，該第1選擇閘極構造體5之對向於第1選擇閘極電極DG之記憶體 井MW成為非導通狀態，而可將連接有位元線BL之汲極區域31與記憶體閘極構造體4之通道層CH的電性連接予以遮斷。
此時，在記憶胞2之記憶體閘極構造體4處，由於在兩側之第1選擇閘極構造體5及第2選擇閘極構造體6之下部，記憶體井MW成為非導通狀態，故於記憶體井MW表面由記憶體閘極電極MG形成之通道層CH成為與汲極區域31及源極區域34的電性連接被遮斷之狀態，從而在該通道層CH之周邊可形成空乏層D。
此處，針對因上部閘極絕緣膜24b、電荷蓄積層EC、及下部閘極絕緣膜24a之3層之構成而獲得之電容(閘極絕緣膜電容)與形成於記憶體井MW內、且圍著通道層CH之空乏層D之電容(空乏層電容)，可視為將閘極絕緣膜電容與空乏層電容串聯連接之構成，例如若假定將閘極絕緣膜電容設為空乏層電容之3倍之電容，則通道層CH通道電位為9[V]。
藉此，在記憶體閘極構造體4中，即便12[V]之電荷蓄積閘極電壓被施加至記憶體閘極電極MG，由於在記憶體井MW處圍著空乏層D之通道層CH之通道電位為9[V]，故記憶體閘極電極MG及通道層CH間之電壓差減小為3[V]，其結果為，在不發生量子穿隧效應下，即可阻止朝電荷蓄積層EC之電荷注入。
並且，記憶胞2在執行上述動作時，於動作開始時點之通道電位存在有因在記憶胞2處之電荷之蓄積狀態而發生變化之虞。因此，在資料之寫入動作前將位元線BL或源極線SL之電位設為例如0[V]，將第1選擇閘極電極DG或第2選擇閘極電極SG設為例如1.5[V]，進而將記憶體閘極電極MG設為例如1.5[V]，且加上使記憶胞2之通道電位與位元線BL或源極線SL之電位一致之動作為更佳。該情形下，在使通道電位一致後，使第1選擇閘極電極DG或第2選擇閘極電極SG返回0[V]之閘極斷開電壓後再轉到寫入動作即可。
(3)其他之動作
並且，在讀出動作中，將連接於成為讀出之對象的記憶胞2之位元線BL預先充電為例如1.5[V]，並將源極線SL設為0[V]，藉由根據電流是否流動至記憶胞2來檢測位元線BL之電位之變化，而可判斷在電荷蓄積層EC處是否蓄積有電荷。具體而言，在讀出資料時，在記憶體閘極構造體4之電荷蓄積層EC處蓄積有電荷之情形下(資料被寫入之情形下)，在記憶體閘極構造體4正下方之記憶體井MW處成為非導通狀態，而可將汲極區域31與源極區域34之電性連接予以遮斷。藉此，在讀出資料之記憶胞2中，在連接於與第1選擇閘極構造體5相鄰之汲極區域31的位元線BL處之1.5[V]的讀出電壓可原樣維持。
另一方面，在讀出資料時，在記憶體閘極構造體4之電荷蓄積層EC處未蓄積有電荷之情形下(資料未被寫入之情形下)，記憶體閘極構造體4正下方之記憶體井MW成為導通狀態，汲極區域31與源極區域34電性連接，其結果為0[V]之源極線SL與1.5[V]之位元線BL經由記憶胞2電性連接。因此，在讀出資料之記憶胞2中，藉由將位元線BL之讀出電壓施加至0[V]之源極線SL，而降低施加至位元線BL之1.5[V]之讀出電壓。如此，在配置有複數個記憶胞2之非揮發性半導體記憶裝置中，藉由檢測位元線BL之讀出電壓是否變化而可讀出在記憶胞2之電荷蓄積層EC處是否蓄積有電荷之資料。
此外，在將記憶胞2之電荷蓄積層EC內的電荷予以抽除之資料的消去動作時，藉由將-12[V]之記憶體閘極電壓自記憶體閘極線MGL施加至記憶體閘極電極MG，電荷蓄積層EC內之電荷朝0[V]之記憶體井MW被抽除而可將資料消去。
(4)本發明之記憶胞中電荷蓄積層及氮化側壁層之構成
此處，對與圖1之對應部分標示相同符號來顯示之圖4A係顯示了比較例1之記憶胞100，於在記憶體閘極電極MG及第1選擇閘極電極 DG間之側壁間隔壁102內亦形成有電荷蓄積層EC1此點上，與圖1所示之本發明之記憶胞2不同。並且，圖4A係僅將記憶體閘極電極MG及第1選擇閘極電極DG間之側壁間隔壁102予以圖示，但在記憶體閘極電極MG及第2選擇閘極電極SG(在圖4A中未圖示)間之側壁間隔壁內亦同樣形成有電荷蓄積層EC1。
實際上，比較例1所顯示之記憶胞100，係將設置於側壁間隔壁102內之電荷蓄積層EC1的一端部在設置於記憶體閘極電極MG之下部之區域ER1的電荷蓄積層EC之末端一體形成。該情形下，電荷蓄積層EC1係與記憶體閘極構造體4正下方之電荷蓄積層EC相同地，以與記憶體井MW表面並行之方式而配置，且直至記憶體閘極電極MG及第1選擇閘極電極DG間之側壁間隔壁102內的特定位置為止而配置。於電荷蓄積層EC1之另一端部，豎立設置有壁狀之氮化側壁層104。
此處，比較例1之氮化側壁層104，其下端部與側壁間隔壁102內之電荷蓄積層EC1為一體形成，以沿記憶體閘極電極MG及第1選擇閘極電極DG之各側壁之方式朝上方延伸。又，氮化側壁層104係與第1選擇閘極構造體5設定特定距離而配置，以與該第1選擇閘極構造體5非接觸之方式而形成。
在如此之電荷蓄積層EC、EC1及氮化側壁層104為一體形成之比較例1之記憶胞100中，如圖4A所示般，利用因記憶體閘極電極MG與記憶體井MW表面之通道層(未圖示)的電壓差而發生之量子穿隧效應，可將電荷自記憶體井MW注入電荷蓄積層EC內。然而，在比較例1之記憶胞100中，由於自記憶體井MW起直至側壁間隔壁102內之電荷蓄積層EC1為止的距離，與自記憶體井MW起直至記憶體閘極電極MG正下方之電荷蓄積層EC為止的距離為相同，故在將電荷自記憶體井MW注入電荷蓄積層EC內時，存在有電荷亦會被注入側壁間隔壁102內之電荷蓄積層EC1內之虞。
又，如同對與圖4A之對應部分標示相同符號來顯示之圖4B所示般，比較例1之記憶胞100若被放置在例如高溫狀態下，則伴隨著時間之流逝，電荷蓄積層EC內之電荷會逐漸地擴散到位於記憶體閘極電極MG及第1選擇閘極電極DG間的側壁間隔壁102內之電荷蓄積層EC1。因此，在比較例1之記憶胞100中，不僅在電荷蓄積層EC，甚至在位於記憶體閘極電極MG及第1選擇閘極電極DG間之記憶體井MW的區域ER2正上方之電荷蓄積層EC1內、或氮化側壁層104內都會有成為蓄積有電荷之狀態之虞。
如此般，在比較例1之記憶胞100中，在位於記憶體閘極電極MG及第1選擇閘極電極DG間之記憶體井MW之區域ER2正上方之電荷蓄積層EC1內，進而甚至在氮化側壁層104內容易成為蓄積有電荷之狀態，若其蓄積電荷量變多，或者一旦連電荷蓄積層EC1或氮化側壁層104內亦成為蓄積有電荷之狀態，則由於電荷蓄積層EC1下部之絕緣層102之膜厚為薄，故所蓄積電荷之電荷重心會靠近於基板。因此，在比較例1之記憶胞100中，由於在記憶體閘極電極MG及第1選擇閘極電極DG間之記憶體井MW的區域ER2處之電阻升高，而導致讀出動作之記憶體電流會降低，故存在讀出性能難以提昇而難以進行高速動作此一問題。
另一方面，在本發明之記憶胞2中，如同對與圖1之對應部分標示相同符號來顯示之圖5所示般，記憶體閘極電極MG僅在對向於記憶體井MW之區域ER1處設置電荷蓄積層EC，從而側壁間隔壁28a內之氮化側壁層32a係以與電荷蓄積層EC分離之方式形成，進而氮化側壁層32a較電荷蓄積層EC更遠離記憶體井MW。
藉此，記憶胞2在電荷被注入電荷蓄積層EC時，可阻止朝氮化側壁層32a之電荷注入，進而在將電荷注入電荷蓄積層EC內後即便經過特定時間，亦能夠將電荷僅保持在位於記憶體閘極電極MG之下部之 區域ER1內的電荷蓄積層EC處，而電荷不會自電荷蓄積層EC移動至側壁間隔壁28a、28b內。
如此，在記憶胞2中，由於可防止在位於記憶體閘極電極MG及第1選擇閘極電極DG間的記憶體井MW之區域ER2正上方之電荷蓄積，進而，即便假定在側壁間隔壁28a內之氮化側壁層34a內處出現蓄積有電荷之狀態，因其蓄積電荷之電荷重心遠離於基板，故仍可將記憶體閘極電極MG及第1選擇閘極電極DG(第2選擇閘極電極SG)間之記憶體井MW的區域ER2維持為低電阻狀態，從而可提昇讀出性能而進行高速動作。
(5)作用及效果
針對以上之構成，本發明之記憶胞2具備記憶體閘極構造體4，其係在汲極區域31及源極區域34間之記憶體井MW上，以下部閘極絕緣膜24a、電荷蓄積層EC、上部閘極絕緣膜24b及記憶體閘極電極MG之順序積層而形成者；且具有第1選擇閘極構造體5，其係在記憶體閘極構造體4之一個側壁處介隔以側壁間隔壁28a呈邊牆狀者；及具有第2選擇閘極構造體6，其係在該記憶體閘極構造體4之另一個側壁處介隔以側壁間隔壁28b呈邊牆狀者。
第1選擇閘極構造體5具有第1選擇閘極電極DG，其係在連接有位元線BL之汲極區域31與設置於記憶體閘極構造體4之側壁之一個側壁間隔壁28a之間的記憶體井MW上，介隔以第1選擇閘極絕緣膜30呈邊牆狀者。另一方面，第2選擇閘極構造體6具有第2選擇閘極電極SG，其係在連接有源極線SL之源極區域34與設置於記憶體閘極構造體4之側壁之另一個側壁間隔壁28b之間的記憶體井MW上，介隔以第2選擇閘極絕緣膜33呈邊牆狀者。
如此般，在本發明之記憶胞2中，由於係將第1選擇閘極電極DG與第2選擇閘極電極SG沿記憶體閘極構造體4之側壁形成為邊牆狀， 從而可在記憶體閘極構造體4不騎於第1選擇閘極電極DG及第2選擇閘極電極SG之上的情況下，使記憶體閘極構造體4、第1選擇閘極構造體5及第2選擇閘極構造體6之高度為一致，因此相應於記憶體閘極構造體4自第1選擇閘極電極DG及第2選擇閘極電極SG不突出之部分，記憶胞2與以記憶胞2以外之MOS電晶體構造形成之周邊電路的閘極高度為一致，故可容易地進行製造步驟中之配線步驟的平坦化。
另外，在本發明之記憶胞2中，在記憶體閘極構造體4及第1選擇閘極構造體5間之一個側壁間隔壁28a內，具有與記憶體閘極構造體4設定特定距離W1而沿該記憶體閘極構造體4之側壁延伸的氮化側壁層32a，另一方面，在記憶體閘極構造體4及第2選擇閘極構造體6間之另一個側壁間隔壁28b內，亦具有與記憶體閘極構造體4設定特定距離W1而沿該記憶體閘極構造體4之側壁延伸的氮化側壁層32b。
如此般在記憶胞2中，以將記憶體閘極構造體4及第1選擇閘極構造體5間、以及將記憶體閘極構造體4及第2選擇閘極構造體6間予以隔開之方式而在一個側壁間隔壁28a內及另一個側壁間隔壁28b內分別形成氮化側壁層32a、32b，藉此與僅由絕緣性氧化膜形成一個側壁間隔壁28a及另一個側壁間隔壁28b之情形相比，可提高一個側壁間隔壁28a及另一個側壁間隔壁28b之破壞耐壓，相應地較之先前可提高記憶體閘極電極MG周邊之破壞耐壓。
進而，在該記憶胞2中，由於氮化側壁層32a、32b係與設置於記憶體閘極構造體4之電荷蓄積層EC為分離，且自記憶體井MW表面起直至氮化側壁層32a、32b之下端面LS為止的各距離T2，與設置於記憶體閘極構造體4之下部閘極絕緣膜24a之膜厚T1相比設定為大，因此使氮化側壁層32a、32b與電荷蓄積層EC相比更遠離記憶體井MW，在將電荷自記憶體井MW注入電荷蓄積層EC時，電荷不易被注入至氮化側壁層32a、32b，從而可防止因在電荷蓄積層EC以外之部位蓄積有 電荷而導致之動作不良情況。
又，在該記憶胞2中，因包含氮化側壁層32a、32b之配置位置的一個側壁間隔壁28a與另一個側壁間隔壁28b，係以記憶體閘極構造體4為中心左右對稱地形成，故在一個側壁間隔壁28a內及另一個側壁間隔壁28b內之特定位置處形成氮化側壁層32a、32b時，無需經過特別複雜的製造步驟即可容易地製造。
並且，在該記憶胞2中，在為將電荷注入電荷蓄積層EC所必要之電荷蓄積閘極電壓被施加至記憶體閘極電極MG時，在採用第1寫入方法阻止朝電荷蓄積層EC之電荷之注入時，在將對向於記憶體閘極電極MG之記憶體井MW之通道層形成載子區域所誘發之載子已從通道層形成載子區域排除之狀態下，係利用第1選擇閘極構造體5，將對向於記憶體閘極電極MG之區域的記憶體井MW與汲極區域31之電性連接予以遮斷，且利用第2選擇閘極構造體6將對向於記憶體閘極電極MG之區域的記憶體井MW與源極區域34的電性連接予以遮斷。
藉此，在記憶胞2中，成為於通道層形成載子區域不形成通道層而形成空乏層D之狀態(圖3A)，基於電荷蓄積閘極電壓記憶體井MW表面之電位上升，記憶體閘極電極MG及記憶體井MW表面之電壓差變小，而可阻止朝電荷蓄積層EC內之電荷注入，且，利用空乏層D可阻止記憶體閘極構造體4正下方之記憶體井MW表面之電位到達第1選擇閘極絕緣膜30或第2選擇閘極絕緣膜33。
因此，在記憶胞2中，無需受為了利用量子穿隧效應將電荷注入電荷蓄積層EC所必要之高電壓的電荷蓄積閘極電壓拘束，即可將位元線BL及源極線SL之電壓值降低至利用第1選擇閘極構造體5將對向於記憶體閘極電極MG之區域之記憶體井MW與位元線BL之電性連接予以遮斷所必要之電壓值、以及利用第2選擇閘極構造體6將對向於記憶體閘極電極MG之區域之記憶體井MW與源極線SL之電性連接予以 遮斷所必要之電壓值。如此，在記憶胞2中，配合該等位元線BL及源極線SL之電壓降低，第1選擇閘極構造體5之第1選擇閘極絕緣膜30的膜厚、及第2選擇閘極構造體6之第2選擇閘極絕緣膜33之膜厚亦可減薄，而相應地可實現高速動作。
此外，在記憶胞2中，在採用第2寫入方法阻止朝電荷蓄積層EC之電荷注入時，即便朝電荷蓄積層EC電荷注入所必要之電荷蓄積閘極電壓被施加至記憶體閘極電極MG，在對向於記憶體閘極電極MG之記憶體井MW表面處形成通道層CH(圖3B)，仍是利用第1選擇閘極構造體5將汲極區域31及通道層CH之電性連接予以遮斷，且利用第2選擇閘極構造體6將源極區域34及通道層CH之電性連接予以遮斷。
藉此，在記憶胞2中，在對向於記憶體閘極構造體4之記憶體井MW之通道層CH周邊形成有空乏層D，且通道層CH之通道電位基於電荷蓄積閘極電壓而上升，記憶體閘極電極MG及通道層CH間之電壓差變小，而可阻止朝電荷蓄積層EC內之電荷注入，且同時可利用空乏層D將自通道層CH朝第1選擇閘極絕緣膜30及第2選擇閘極絕緣膜33之電壓施加予以遮斷。
因此，在記憶胞2中，無需受為了利用量子穿隧效應將電荷注入蓄積層EC所必要之高電壓的電荷蓄積閘極電壓拘束，即可將位元線BL及源極線SL之電壓值降低至利用第1選擇閘極構造體5及第2選擇閘極構造體6，將位元線BL及通道層CH之電性連接、以及將源極線SL及通道層CH之電性連接予以遮斷所必要之電壓值。如此，在記憶胞2中，配合該等位元線BL及源極線SL之電壓降低，第1選擇閘極構造體5之第1選擇閘極絕緣膜30的膜厚、及第2選擇閘極構造體6之第2選擇閘極絕緣膜33之膜厚亦可減薄，而相應地可實現高速動作。
(6)其他之實施形態
另外，本發明並非限定於本實施形態者，在本發明之要旨之範 圍內可進行各種變化。例如在上述之實施形態中，係針對自第1選擇閘極構造體5設定特定距離而形成一個氮化側壁層32a，且自第2選擇閘極構造體6設定特定距離而形成另一個氮化側壁層32b的記憶胞2予以闡述，但本發明並非限定於此，如同對與圖1之對應部分標示相同符號來顯示之圖6A所示般，亦可應用於記憶胞41，其係在一個側壁間隔壁42a內以與第1選擇閘極構造體5之側壁相接之方式形成一個氮化側壁層45a，且在另一個側壁間隔壁42b內以與第2選擇閘極構造體6之側壁相接之方式形成另一個氮化側壁層45b者。
該情形下，在側壁間隔壁42a、42b內，形成為壁狀之氮化側壁層45a、45b係相對於記憶體閘極構造體4設定特定距離而配置，而各氮化側壁層45a、45b可沿該記憶體閘極構造體4之側壁形成。並且，於側壁間隔壁42a、42b內之氮化側壁層45a、45b以外的區域，可形成有例如含有SiO2等之絕緣層44。
又，作為其他之實施形態，如同對與圖1之對應部分標示相同符號來顯示之圖6B所示般，亦可為如下記憶胞51，此記憶胞51係在側壁間隔壁52a、52b之絕緣層54內設置形成為L字狀之氮化側壁層55a、55b者。該情形下，一個氮化側壁層55a具備壁部56a，其沿記憶體閘極構造體4之側壁延伸；及下端部57a，其於壁部56a之下端一體形成，且沿記憶體井MW表面朝第1選擇閘極電極DG延伸。又，另一個氮化側壁層55b亦具備：壁部56b，其沿記憶體閘極構造體4之側壁延伸；及下端部57b，其於壁部56b之下端一體形成，且沿記憶體井MW表面朝第2選擇閘極電極SG延伸。
該情形下，氮化側壁層55a、55b係與電荷蓄積層EC分離，且與記憶體閘極構造體4設定特定距離而沿記憶體閘極構造體4之側壁形成有壁部56a、56b，並且以下述方式形成：自記憶體井MW表面起直至下端部57a、57b之下端面為止的距離與下部閘極絕緣膜24a之膜厚相 比為大。又，於氮化側壁層32a之壁部56a與第1選擇閘極構造體5之間、以及氮化側壁層32b之壁部56b與第2選擇閘極構造體6之間，分別形成有絕緣層54。
另外，在上述實施形態中，係針對下述之情形予以闡述，即：利用P型之記憶體井MW設置：記憶體閘極構造體4，其形成N型之電晶體構造；第1選擇閘極構造體5，其形成N型之MOS電晶體構造；及第2選擇閘極構造體6，其同樣地形成之N型之MOS電晶體構造；但本發明並不限於此，亦可利用N型之記憶體井設置：記憶體閘極構造體，其形成P型之電晶體構造；第1選擇閘極構造體，其形成P型之MOS電晶體構造；及第2選擇閘極構造體，其同樣地形成P型之MOS電晶體構造。
該情形下，由於上述之實施形態所說明之記憶胞2係N型及P型之導電型成為相反之情形，故施加至記憶體閘極構造體、第1選擇閘極構造體、第2選擇閘極構造體、位元線、源極線的各電壓亦與其相應而變化。然而，該情形下亦然，與上述之實施形態相同，無需受施加至記憶體閘極電極的電荷蓄積閘極電壓拘束，而可將施加至位元線及源極線的電壓降低至在第1選擇閘極構造體及第2選擇閘極構造體之區域使記憶體井成為非導通狀態所必要之電壓值。因此，在該情形下亦然，亦能降低該等位元線及源極線的電壓值，故可將第1選擇閘極構造體之第1選擇閘極絕緣膜及第2選擇閘極構造體之第2選擇閘極絕緣膜的膜厚減薄，相應地可實現高速動作，且周邊電路之面積亦可減小。
進而，在上述之實施形態中，針對下述情形，即：藉由將電荷注入記憶胞2之電荷蓄積層EC而寫入資料，且藉由將該電荷蓄積層EC之電荷抽除而消去資料予以闡述，但本發明並不限於此，亦可與其相反地，藉由將記憶胞2之電荷蓄積層EC內之電荷抽除而寫入資料，藉 由將電荷注入該電荷蓄積層EC內而消去資料。
2‧‧‧記憶胞
4‧‧‧記憶體閘極構造體
5‧‧‧第1選擇閘極構造體
6‧‧‧第2選擇閘極構造體
20‧‧‧基板
24a‧‧‧下部閘極絕緣膜
24b‧‧‧上部閘極絕緣膜
28a‧‧‧側壁間隔壁
28b‧‧‧側壁間隔壁
29‧‧‧絕緣層
30‧‧‧第1選擇閘極絕緣膜
31‧‧‧汲極區域
32a‧‧‧氮化側壁層
32b‧‧‧氮化側壁層
33‧‧‧第2選擇閘極絕緣膜
34‧‧‧源極區域
BL‧‧‧位元線
DG‧‧‧第1選擇閘極電極
DGL‧‧‧第1選擇閘極線
DW‧‧‧深井層
EC‧‧‧電荷蓄積層
MG‧‧‧記憶體閘極電極
MGL‧‧‧記憶體閘極線
MW‧‧‧記憶體井
SG‧‧‧第2選擇閘極電極
SGL‧‧‧第2選擇閘極線
SL‧‧‧源極線

Claims (7)

  1. 一種記憶胞，其特徵在於具備：汲極區域，其形成於記憶體井表面，並連接有位元線；源極區域，其形成於前述記憶體井表面，並連接有源極線；記憶體閘極構造體，其形成於前述汲極區域及前述源極區域間，且在前述記憶體井上以下部記憶體閘極絕緣膜、電荷蓄積層、上部記憶體閘極絕緣膜及記憶體閘極電極之順序積層形成；第1選擇閘極構造體，其具有在前述汲極區域及前述記憶體閘極構造體間之前述記憶體井上介隔以第1選擇閘極絕緣膜而形成有第1選擇閘極電極的構成，且介隔以一個側壁間隔壁與前述記憶體閘極構造體之一個側壁相鄰；及第2選擇閘極構造體，其具有在前述源極區域及前述記憶體閘極構造體間之前述記憶體井上介隔以第2選擇閘極絕緣膜而形成有第2選擇閘極電極的構成，且介隔以另一個側壁間隔壁與前述記憶體閘極構造體之另一個側壁相鄰；且前述一個側壁間隔壁及前述另一個側壁間隔壁，具有將側壁層設置在絕緣層內之構成，該側壁層係相對於前述記憶體閘極構造體設定特定距離而沿該記憶體閘極構造體之側壁形成；並且前述側壁層，係由與前述絕緣層不同之絕緣部件形成，在前述側壁間隔壁內與前述電荷蓄積層相分離，且自前述記憶體井表面起直至下端面為止之距離，較前述下部記憶體閘極絕緣膜之膜厚大。
  2. 如請求項1之記憶胞，其中於前述一個側壁間隔壁內，以將前述 記憶體閘極電極與前述第1選擇閘極電極隔開之方式形成一個前述側壁層，且於前述另一個側壁間隔壁內，以將前述記憶體閘極電極與前述第2選擇閘極電極隔開之方式形成另一個前述側壁層。
  3. 如請求項1之記憶胞，其中前述側壁層具備：壁部，其沿前述記憶體閘極構造體之側壁延伸；及下端部，其與前述壁部之下端一體形成，且沿前述記憶體井表面朝前述第1選擇閘極電極或前述第2選擇閘極電極延伸。
  4. 如請求項1之記憶胞，其中自前述記憶體井表面起直至前述側壁層之下端面為止的距離為10nm以上。
  5. 如請求項1之記憶胞，其中前述第1選擇閘極構造體及前述第2選擇閘極構造體自前述記憶體井起之高度係形成為前述記憶體閘極構造體之高度以下。
  6. 如請求項1之記憶胞，其中前述側壁層為氮化側壁層。
  7. 一種非揮發性半導體記憶裝置，其特徵在於：其係將連接有位元線及源極線的記憶胞行列狀地配置者，其中前述記憶胞為請求項1~6中任一項之記憶胞。
TW105117078A 2015-06-01 2016-05-31 記憶胞及非揮發性半導體記憶裝置 TWI595602B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015111190A JP5934416B1 (ja) 2015-06-01 2015-06-01 メモリセルおよび不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
TW201644007A TW201644007A (zh) 2016-12-16
TWI595602B true TWI595602B (zh) 2017-08-11

Family

ID=56120514

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105117078A TWI595602B (zh) 2015-06-01 2016-05-31 記憶胞及非揮發性半導體記憶裝置

Country Status (9)

Country Link
US (1) US10381446B2 (zh)
EP (1) EP3300103B1 (zh)
JP (1) JP5934416B1 (zh)
KR (1) KR20180014692A (zh)
CN (1) CN107750397B (zh)
IL (1) IL255820A (zh)
SG (1) SG11201709669TA (zh)
TW (1) TWI595602B (zh)
WO (1) WO2016194827A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112712602B (zh) * 2020-12-11 2022-09-02 陇东学院 一种基于智能交通的自动收费装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020074594A1 (en) * 2000-11-29 2002-06-20 Hitachi, Ltd. Nonvolatile memory device
JP2005142354A (ja) * 2003-11-06 2005-06-02 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその駆動方法及びその製造方法
JP2010278314A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
TW201511011A (zh) * 2013-09-11 2015-03-16 Toshiba Kk 非揮發性半導體記憶裝置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6432773B1 (en) * 1999-04-08 2002-08-13 Microchip Technology Incorporated Memory cell having an ONO film with an ONO sidewall and method of fabricating same
JP4477886B2 (ja) 2003-04-28 2010-06-09 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004342276A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置およびそのプログラム方法
JP4601316B2 (ja) * 2004-03-31 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7547941B2 (en) * 2006-05-04 2009-06-16 Elite Semiconductor Memory Technology, Inc. NAND non-volatile two-bit memory and fabrication method
JP2011129816A (ja) * 2009-12-21 2011-06-30 Renesas Electronics Corp 半導体装置
KR101979299B1 (ko) * 2012-12-26 2019-09-03 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
US9111866B2 (en) * 2013-03-07 2015-08-18 Globalfoundries Singapore Pte. Ltd. Method of forming split-gate cell for non-volative memory devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020074594A1 (en) * 2000-11-29 2002-06-20 Hitachi, Ltd. Nonvolatile memory device
JP2005142354A (ja) * 2003-11-06 2005-06-02 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその駆動方法及びその製造方法
JP2010278314A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
TW201511011A (zh) * 2013-09-11 2015-03-16 Toshiba Kk 非揮發性半導體記憶裝置

Also Published As

Publication number Publication date
JP5934416B1 (ja) 2016-06-15
KR20180014692A (ko) 2018-02-09
TW201644007A (zh) 2016-12-16
EP3300103A4 (en) 2018-06-27
EP3300103B1 (en) 2022-01-12
CN107750397A (zh) 2018-03-02
JP2016225487A (ja) 2016-12-28
CN107750397B (zh) 2019-02-19
WO2016194827A1 (ja) 2016-12-08
SG11201709669TA (en) 2017-12-28
US20180197958A1 (en) 2018-07-12
US10381446B2 (en) 2019-08-13
EP3300103A1 (en) 2018-03-28
IL255820A (en) 2018-01-31

Similar Documents

Publication Publication Date Title
JP4370104B2 (ja) 半導体記憶装置
JP5985293B2 (ja) 半導体装置および半導体装置の製造方法
US20040164359A1 (en) Semiconductor storage device, its manufacturing method and operating method, and portable electronic apparatus
US8114742B2 (en) Nonvolatile semiconductor memory and method of manufacturing the same
US20110260228A1 (en) Semiconductor device
KR20110058631A (ko) 반도체 메모리 장치
US10192879B2 (en) Semiconductor device and manufacturing method thereof
JP2004186663A (ja) 半導体記憶装置
KR20210015148A (ko) 음의 캐패시턴스를 구비하는 강유전층을 포함하는 비휘발성 메모리 장치
JP2019117913A (ja) 半導体装置およびその製造方法
TWI612523B (zh) 記憶體單元及非揮發性半導體記憶裝置
US8592889B1 (en) Memory structure
TWI595602B (zh) 記憶胞及非揮發性半導體記憶裝置
US10312254B2 (en) Semiconductor device and a manufacturing method thereof
JP6069569B1 (ja) メモリセル、および不揮発性半導体記憶装置
JP5982055B1 (ja) メモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法
CN110277399B (zh) Sonos存储器及其制造方法
KR20050091871A (ko) 반도체 소자 및 그 제조 방법
TWI597784B (zh) 記憶胞、非揮發性半導體記憶裝置及記憶胞之寫入方法
TWI529864B (zh) 記憶體結構
JP2016174166A (ja) メモリセルおよび不揮発性半導体記憶装置