JP2016225487A - メモリセルおよび不揮発性半導体記憶装置 - Google Patents

メモリセルおよび不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2016225487A
JP2016225487A JP2015111190A JP2015111190A JP2016225487A JP 2016225487 A JP2016225487 A JP 2016225487A JP 2015111190 A JP2015111190 A JP 2015111190A JP 2015111190 A JP2015111190 A JP 2015111190A JP 2016225487 A JP2016225487 A JP 2016225487A
Authority
JP
Japan
Prior art keywords
memory
gate structure
side wall
gate electrode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015111190A
Other languages
English (en)
Other versions
JP5934416B1 (ja
Inventor
谷口　泰弘
Yasuhiro Taniguchi
泰弘 谷口
福夫 大和田
Fukuo Owada
福夫 大和田
泰彦 川嶋
Yasuhiko Kawashima
泰彦 川嶋
信司 吉田
Shinji Yoshida
信司 吉田
奥山　幸祐
Kosuke Okuyama
幸祐 奥山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Floadia Corp
Original Assignee
Floadia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2015111190A priority Critical patent/JP5934416B1/ja
Application filed by Floadia Corp filed Critical Floadia Corp
Priority to PCT/JP2016/065758 priority patent/WO2016194827A1/ja
Priority to EP16803262.1A priority patent/EP3300103B1/en
Priority to US15/577,147 priority patent/US10381446B2/en
Priority to KR1020177031908A priority patent/KR20180014692A/ko
Priority to CN201680025435.9A priority patent/CN107750397B/zh
Priority to SG11201709669TA priority patent/SG11201709669TA/en
Priority to TW105117078A priority patent/TWI595602B/zh
Application granted granted Critical
Publication of JP5934416B1 publication Critical patent/JP5934416B1/ja
Publication of JP2016225487A publication Critical patent/JP2016225487A/ja
Priority to IL255820A priority patent/IL255820A/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】メモリゲート電極周辺における破壊耐圧を向上させつつ、電荷蓄積層以外の箇所に電荷が蓄積されることによる動作不具合を防止するメモリセル及び不揮発性半導体記憶装置を提供する。【解決手段】メモリゲート電極MG及び第1選択ゲート電極DG間や、メモリゲート電極MG及び第2選択ゲート電極SG間を隔てるようにして側壁スペーサ28a内及び28b内に窒化側壁層32a、32bをそれぞれ形成して、一の側壁スペーサ28a及び他の側壁スペーサ28bを単に絶縁性酸化膜で形成した場合に比して、メモリゲート電極MG周辺における破壊耐圧を向上させる。また、電荷蓄積層ECよりも窒化側壁層32a、32bをメモリウエルMWから遠ざけ、メモリウエルMWから電荷蓄積層ECに電荷を注入する際、窒化側壁層32a、32bへ電荷が注入され難くし、電荷蓄積層EC以外の箇所に電荷が蓄積される動作不具合を防止する。【選択図】図１

Description

本発明は、メモリセルおよび不揮発性半導体記憶装置に関する。
従来、特開2011-129816号公報（特許文献1）には、2つの選択ゲート構造体間にメモリゲート構造体が配置されたメモリセルが開示されている（特許文献1、図１５参照）。実際上、このメモリセルでは、ビット線が接続されたドレイン領域と、ソース線が接続されたソース領域とを備え、これらドレイン領域およびソース領域間のメモリウエル上に、一の選択ゲート構造体、メモリゲート構造体および他の選択ゲート構造体が順に配置形成されている。かかる構成でなるメモリセルには、メモリゲート構造体に電荷蓄積層が設けられており、当該電荷蓄積層に電荷を注入することでデータが書き込まれたり、或いは、電荷蓄積層内の電荷を引き抜くことでデータが消去され得るようになされている。
実際上、このようなメモリセルでは、電荷蓄積層に電荷を注入する場合、ソース線に接続された他の選択ゲート構造体で電圧を遮断しつつ、ビット線からの低電圧のビット電圧を一の選択ゲート構造体を介してメモリゲート構造体のチャネル層に印加する。この際、メモリゲート構造体には、メモリゲート電極に高電圧のメモリゲート電圧が印加され、ビット電圧とメモリゲート電圧との電圧差により生じる量子トンネル効果によって電荷蓄積層に電荷を注入し得る。
特開2011-129816号公報
しかしながら、このようなメモリセルでは、電荷蓄積層に電荷を注入する際や、電荷蓄積層への電荷注入を阻止する際、メモリゲート電極に高電圧のメモリゲート電圧が印加されることもあり、メモリゲート電極周辺での破壊耐圧を向上させることが望まれている。
また、このようなメモリセルでは、電荷蓄積層に電荷を注入する際、仮にメモリゲート電極直下にある電荷蓄積層以外の箇所にも電荷が蓄積され、例えばメモリゲート構造体および選択ゲート構造体間のメモリウエルが電荷の影響を受けて高抵抗になってしまうと、データの読み出し動作時にメモリ電流が低下してしまい、読み出し性能が向上し難く、また高速動作し難くなるといった動作不具合も生じてしまう。
そこで、本発明は以上の点を考慮してなされたもので、メモリゲート電極周辺における破壊耐圧を向上させつつ、電荷蓄積層以外の箇所に電荷が蓄積されてしまうことによる動作不具合を防止し得るメモリセルおよび不揮発性半導体記憶装置を提案することを目的とする。
かかる課題を解決するため本発明のメモリセルは、メモリウエル表面に形成され、ビット線が接続されたドレイン領域と、前記メモリウエル表面に形成され、ソース線が接続されたソース領域と、前記ドレイン領域および前記ソース領域間に形成され、前記メモリウエル上に下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜およびメモリゲート電極の順で積層形成されたメモリゲート構造体と、前記ドレイン領域および前記メモリゲート構造体間の前記メモリウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、前記ソース領域および前記メモリゲート構造体間の前記メモリウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体とを備え、前記一の側壁スペーサおよび前記他の側壁スペーサは、前記メモリゲート構造体に対して所定距離を設けて該メモリゲート構造体の側壁に沿って形成された側壁層が、絶縁層内に設けられた構成を有しており、前記側壁層は、前記絶縁層とは異なる絶縁部材により形成されており、前記側壁スペーサ内で前記電荷蓄積層と分離し、かつ前記メモリウエル表面から下端面までの距離が、前記下部ゲート絶縁膜の膜厚よりも大きいことを特徴とする。
また、本発明の不揮発性半導体記憶装置は、ビット線およびソース線が接続されたメモリセルが行列状に配置された不揮発性半導体記憶装置であって、前記メモリセルが上述したメモリセルであることを特徴とする。
本発明では、メモリゲート構造体および第1選択ゲート構造体間や、メモリゲート構造体および第2選択ゲート構造体間を隔てるように、一の側壁スペーサ内および他の側壁スペーサ内に窒化側壁層を形成したことにより、一の側壁スペーサおよび他の側壁スペーサを単に絶縁性酸化膜で形成した場合に比して、一の側壁スペーサおよび他の側壁スペーサにおける破壊耐圧が向上し得、その分、従来よりもメモリゲート電極周辺における破壊耐圧を向上し得る。
また、本発明では、窒化側壁層が電荷蓄積層と分離し、かつメモリウエル表面から窒化側壁層の下端面までの距離が、下部ゲート絶縁膜の膜厚よりも大きくなっていることにより、メモリウエルから電荷蓄積層に電荷を注入する際、窒化側壁層へ電荷が注入され難く、電荷蓄積層以外の箇所に電荷が蓄積されてしまうことによる動作不具合を防止し得る。
メモリセルの側断面構成を示す断面図である。 下部ゲート絶縁膜の膜厚T1と、メモリウエルから窒化側壁層までの距離T2と、メモリゲート構造体から窒化側壁層までの距離W1とを示す概略図である。 図３Ａは、チャネル層を形成せずに電荷蓄積層への電荷注入を阻止するときの説明に供する断面図であり、図３Ｂは、チャネル層を形成して電荷蓄積層への電荷注入を阻止するときの説明に供する断面図である。 図４Ａは、メモリゲート電極および第1選択ゲート電極間の側壁スペーサ内の窒化側壁層と、電荷蓄積層とが連通した比較例1のメモリセルにおいて、電荷蓄積層に電荷を注入した直後の様子を示す概略図であり、図４Ｂは、図４Ａの電荷蓄積層に電荷を注入した後、時間経過に伴い、電荷蓄積層内の電荷が窒化側壁層にまで拡散していったときの様子を示す概略図である。 本発明によるメモリセルにおいて電荷蓄積層に電荷を注入したときの様子を示す概略図である。 図６Ａは、他の実施の形態による側壁スペーサの側断面構成（１）を示す断面図であり、図６Ｂは、他の実施の形態による側壁スペーサの側断面構成（２）を示す断面図である。
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
＜１．メモリセルの構成＞
＜２．データの書き込み手法＞
２−１．第1の書き込み手法
２−２．第2の書き込み手法
＜３．その他の動作＞
＜４．本発明のメモリセルにおける電荷蓄積層および窒化側壁層の構成について＞
＜５．作用および効果＞
＜６．他の実施の形態＞
（１）メモリセルの構成
不揮発性半導体記憶装置は、ビット線およびソース線が接続された本発明のメモリセルが行列状に配置され構成を有しており、ビット線やソース線等の電圧値が調整されることにより、所望のメモリセルに対してデータの書き込みや、データの読み出し、データの消去を行え得るようになされている。ここでは、不揮発性半導体記憶装置の全体構成についての説明は省略し、本発明のメモリセルに着目して以下説明する。
図１において、2は本発明のメモリセルを示し、メモリセル2は、例えばP型Si等でなる基板20上にN型のディープウエル層DWを介してP型のメモリウエルMWが形成された構成を有しており、N型のトランジスタ構造を形成するメモリゲート構造体4と、N型のMOS（Metal-Oxide-Semiconductor）トランジスタ構造を形成する第1選択ゲート構造体5と、同じくN型のMOSトランジスタ構造を形成する第2選択ゲート構造体6とが当該メモリウエルMW上に形成されている。
メモリウエルMWの表面には、第1選択ゲート構造体5の一端にあるドレイン領域31と、第2選択ゲート構造体6の一端にあるソース領域34とが所定距離を空けて形成されており、ドレイン領域31にビット線BLが接続されているとともに、ソース領域34にソース線SLが接続されている。なお、この実施の形態の場合、ドレイン領域31およびソース領域34は、不純物濃度が1.0E21/cm3以上に選定されており、一方、後述する側壁スペーサ28a,28b直下のメモリウエルMWは、メモリゲート構造体4直下でチャネル層が形成される表面領域（例えば、表面から50［nm］までの領域）と同じ表面領域での不純物濃度が1.0E19/cm3以下、好ましくは3.0E18/cm3以下に選定されている。
メモリゲート構造体4は、ドレイン領域31およびソース領域34間のメモリウエルMW上に、SiO2等の絶縁部材からなる下部ゲート絶縁膜24aを介して、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)、ハフニア(HfO2)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、同じく絶縁部材でなる上部ゲート絶縁膜24bを介してメモリゲート電極MGを有している。これによりメモリゲート構造体4は、下部ゲート絶縁膜24aおよび上部ゲート絶縁膜24bによって、電荷蓄積層ECがメモリウエルMWおよびメモリゲート電極MGから絶縁された構成を有する。なお、メモリゲート電極MGには、メモリゲート線MGLが接続されており、当該メモリゲート線MGLから所定の電圧が印加され得る。
メモリゲート構造体4には、SiO2等の絶縁部材でなる一の側壁スペーサ28aが一の側壁に沿って形成されており、当該側壁スペーサ28aを介して第1選択ゲート構造体5が隣接されている。このようなメモリゲート構造体4と第1選択ゲート構造体5との間に形成された一の側壁スペーサ28aは、所定の膜厚により形成されており、メモリゲート構造体4と、第1選択ゲート構造体5とを絶縁し得るようになされている。
ここで、メモリゲート構造体4および第1選択ゲート構造体5間における一の側壁スペーサ28aの幅が5[nm]未満のときには、メモリゲート電極MGや、第1選択ゲート電極DGに所定電圧が印加された際に側壁スペーサ28aに耐圧不良が生じる虞があり、一方、メモリゲート構造体4および第1選択ゲート構造体5間が40[nm]を超えたときには、メモリゲート電極MGおよび第1選択ゲート電極DG間でメモリウエルMWの表面領域（例えば、表面から50［nm］までの領域）での抵抗が上がり、データ読み出し時に、メモリゲート構造体4および第1選択ゲート構造体5間で読み出し電流が生じ難くなる。よって、この実施の形態の場合、メモリゲート構造体4および第1選択ゲート構造体5間の側壁スペーサ28aは、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。
かかる構成に加えて、一の側壁スペーサ28aは、例えばSiO2等でなる絶縁層29内に、SiNでなる窒化側壁層32aが形成された構成を有する。窒化側壁層32aは、壁状でなり、メモリゲート構造体4と所定距離を設けて当該メモリゲート構造体4の側壁に沿って形成されており、メモリゲート電極MGと第1選択ゲート電極DGとを隔てるように立設されている。
また、この実施の形態の場合、窒化側壁層32aは、所定の膜厚（例えば5〜20［nm］）でなり、第1選択ゲート構造体5とも所定距離を設けて当該第1選択ゲート構造体5の側壁に沿って形成されている。側壁スペーサ28aには、窒化側壁層32aと第1選択ゲート構造体5との間に絶縁層29が形成されており、メモリゲート構造体4から第1選択ゲート構造体5に向けて絶縁層29、窒化側壁層32aおよび絶縁層29の順に絶縁層29および窒化側壁層32aが形成されている。
第1選択ゲート構造体5は、側壁スペーサ28aとドレイン領域31間のメモリウエルMW上に、絶縁部材でなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなる第1選択ゲート絶縁膜30が形成された構成を有しており、当該第1選択ゲート絶縁膜30上に、第1選択ゲート線DGLが接続された第1選択ゲート電極DGが形成されている。
一方、メモリゲート構造体4の他の側壁にも、絶縁部材でなる側壁スペーサ28bが形成されており、当該側壁スペーサ28bを介して第2選択ゲート構造体6が隣接されている。このようなメモリゲート構造体4と、第2選択ゲート構造体6との間に形成された側壁スペーサ28bも、一方の側壁スペーサ28aと同じ膜厚に形成されており、メモリゲート構造体4と、第2選択ゲート構造体6とを絶縁し得るようになされている。
ここで、メモリゲート構造体4と第2選択ゲート構造体6との間が5[nm]未満のときには、メモリゲート電極MGや、第2選択ゲート電極SGに所定電圧が印加された際に側壁スペーサ28bに耐圧不良が生じる虞があり、一方、メモリゲート構造体4と第2選択ゲート構造体6間が40[nm]を超えたときには、メモリゲート電極MGおよび第2選択ゲート電極SG間でメモリウエルMWの表面領域での抵抗が上がり、後述するデータ読み出し時に、メモリゲート構造体4および第2選択ゲート構造体6間で読み出し電流が生じ難くなる。よって、この実施の形態の場合、メモリゲート構造体4および第2選択ゲート構造体6間の側壁スペーサ28bも、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。
かかる構成に加えて、他の側壁スペーサ28bも、例えばSiO2等でなる絶縁層29内に、SiNでなる他の窒化側壁層32bが形成された構成を有する。この窒化側壁層32bは、壁状でなり、メモリゲート構造体4と所定距離を設けて当該メモリゲート構造体4の側壁に沿って形成されており、メモリゲート電極MGと第2選択ゲート電極SGとを隔てるように立設されている。
また、この実施の形態の場合、他の窒化側壁層32bは、一の窒化側壁層32aと同じ膜厚でなり、第2選択ゲート構造体6とも所定距離を設けて当該第2選択ゲート構造体6の側壁に沿って形成されている。側壁スペーサ28bには、窒化側壁層32bと第2選択ゲート構造体6との間に絶縁層29が形成されており、メモリゲート構造体4から第2選択ゲート構造体6に向けて絶縁層29、窒化側壁層32bおよび絶縁層29の順に絶縁層29および窒化側壁層32bが形成されている。
第2選択ゲート構造体6は、側壁スペーサ28bとソース領域34間のメモリウエルMW上に、絶縁部材でなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなる第2選択ゲート絶縁膜33が形成された構成を有しており、当該第2選択ゲート絶縁膜33上に、第2選択ゲート線SGLが接続された第2選択ゲート電極SGが形成されている。
因みに、この実施の形態の場合、側壁スペーサ28a,28bを介してメモリゲート電極MGの側壁に沿って形成された第1選択ゲート電極DGおよび第2選択ゲート電極SGは、それぞれメモリゲート電極MGから離れるに従って頂上部がメモリウエルMWに向けて下降してゆくようなサイドウォール状に形成されている。なお、上述した実施の形態において、第1選択ゲート構造体5および第2選択ゲート構造体6は、メモリウエルMWからの高さがメモリゲート構造体4の高さと揃っている場合について述べたが、本発明はこれに限らず、第1選択ゲート構造体5および第2選択ゲート構造体6のメモリウエルMWからの高さがメモリゲート構造体4の高さ以下となっていれば、第1選択ゲート構造体5および第2選択ゲート構造体6の高さを種々の高さに選定してもよい。
ここで、図１との対応部分に同一符号を付して示す図２のように、側壁スペーサ28a,28bでは、メモリゲート構造体4の側壁から所定の距離W1を設けて窒化側壁層32a,32bが形成されており、メモリゲート構造体4の電荷蓄積層ECと窒化側壁層32a,32bとが分離されている。この場合、窒化側壁層32a,32bは、メモリゲート構造体4の側壁からの距離W1が3［nm］以上、好ましくは5［nm］以上に選定することが望ましい。メモリゲート構造体4の側壁と窒化側壁層32a,32bとの距離W1を3［nm］以上とした場合には、書き込み動作時または消去動作時に、メモリゲート電極MGから窒化側壁層32a,32bへの電荷の流入を防止することができる。一方、メモリゲート構造体4の側壁と窒化側壁層32a,32bとの距離W1を5［nm］以上とした場合には、書き込み動作時または消去動作時に、第1選択ゲート電極DGおよびメモリゲート電極MG間にかかる電界によって生じる恐れがある電極間のショート不良や、第2選択ゲート電極SGおよびメモリゲート電極MG間にかかる電界によって生じる恐れのある電極間のショート不良を低減できる。
因みに、このメモリセル2では、絶縁層29とは異なる絶縁部材でなる窒化側壁層32a,32bを有した複層構造の側壁スペーサ28a,28bを設けたことにより、仮にメモリゲート構造体4の側壁に沿った絶縁層29の膜質に問題があってデータの書き換え動作時に絶縁層29に電流が流れてしまう状況にあっても、窒化側壁層32a,32bが絶縁層29に流れた電流を遮断し得、その分、第1選択ゲート電極DGおよびメモリゲート電極MG間や、第2選択ゲート電極SGおよびメモリゲート電極MG間のショート不良を抑制できる。
ここで、本発明は絶縁部材を含む側壁層として、シリコン窒化膜やシリコン酸窒化膜等でなる窒化側壁層32a,32bを適用した場合について述べたが、本発明はこれに限定されるものではなく、シリコンおよび酸素以外の材料を含む絶縁部材（例えばハフニウム等）により形成した側壁層を、窒化側壁層32a,32bとして側壁スペーサ28a,28b内に設けるようにしてもよい。このように、誘電率がシリコン酸化膜とは異なる種々の絶縁部材により側壁層を形成した場合であっても、上述と同様に、側壁層によって、第1選択ゲート電極DGおよびメモリゲート電極MG間や、第2選択ゲート電極SGおよびメモリゲート電極MG間のショート不良を抑制できる。
また、窒化側壁層32a,32bは、メモリウエルMW表面から下端面LSまでの距離T2が、メモリゲート構造体4に設けられた下部ゲート絶縁膜24aの膜厚T1よりも大きく、電荷蓄積層ECよりもメモリウエルMWから遠ざかった位置に形成されている分、メモリウエルMWのチャネル層から電荷蓄積層ECに電荷を注入する際、窒化側壁層32a,32bへの電荷注入が防止され得るようになされている。
さらに、仮に窒化側壁層32a,32bに電荷が注入されてしまった場合であっても、メモリウエルMW表面から窒化側壁層32a,32bの下端面LSまでの距離T2が下部ゲート絶縁膜24aの膜厚T1よりも大きく、電荷蓄積層ECよりもメモリウエルMWから遠ざかった位置に窒化側壁層32a,32bが形成されていることから、メモリゲート電極MGおよび第1選択ゲート電極DG間のメモリウエルMWや、メモリゲート電極MGおよび第2選択ゲート電極SG間のメモリウエルMWを低抵抗状態に維持し得、データの読み出し動作におけるメモリ電流の低下を防止し得るようになされている。
ここで、この実施の形態の場合、メモリウエルMW表面から窒化側壁層32a,32bの下端面LSまでの各距離T2は、メモリウエルMWから窒化側壁層32a,32bへの電荷注入を阻止する観点から、5［nm］以上であることが望ましく、更には窒化側壁層32a,32bに電荷が注入された場合にも読み出し電流の低下を防止する観点から10［nm］以上であることが望ましい。
なお、このような構成を有するメモリセル2は、フォトリソグラフィ技術、酸化やCVD等の成膜技術、エッチング技術およびイオン注入法等を利用した一般的な半導体製造プロセスにより形成できるため、ここではその説明は省略する。因みに、このような側壁スペーサ28a,28bを有したメモリセル2の製造方法としては、例えばメモリゲート構造体4の形成後に、絶縁層形成、窒化層形成、エッチバック、絶縁層形成、およびエッチバックの工程を順に経ることにより、窒化側壁層32a,32bが絶縁層29で挟まれた側壁スペーサ28a,28bを形成できる。
また、このようなメモリセル2の製造方法としては、例えば、メモリゲート電極MG周辺の側壁スペーサ28a,28bを覆うようにメモリウエルMW上に層状の導電層を形成した後、当該導電層をエッチバックすることにより、メモリゲート電極MGの側壁の側壁スペーサ28a,28bに沿ってサイドウォール状でなる第1選択ゲート電極DGおよび第2選択ゲート電極SGを形成できる。
すなわち、メモリゲート電極MGは、第1選択ゲート電極DGおよび第2選択ゲート電極SGよりも先に形成され、側壁に側壁スペーサ28a,28bを介してサイドウォール状の第1選択ゲート電極DGおよび第2選択ゲート電極SGがそれぞれ形成され得る。このように、第1選択ゲート電極DGおよび第2選択ゲート電極SGは、メモリゲート電極MGを形成する半導体製造プロセスよりも後の工程によって、メモリゲート電極MGとは別の導電層を用いて形成されている。
（２）データの書き込み手法
因みに、このような構成を有するメモリセル2は、データの書き込み動作を実行するのに先立って、メモリゲート電極MGと対向するメモリウエルMWにおいて、チャネル層を形成するキャリアが存在している領域（以下、チャネル層形成キャリア領域と呼ぶ）から当該キャリアを排除し（以下、この動作をキャリア排除動作と呼ぶ）、その後、データの書き込み動作を実行する第1の書き込み手法と、これとは別に、キャリア排除動作を行わずにデータの書き込み動作を実行する第2の書き込み手法とのいずれかにより、データの書き込み動作が行われる。
（２−１）第1の書き込み手法
ここで、例えば第1の書き込み手法では、キャリア排除動作を実行する際、図１に示した第1選択ゲート構造体5に、例えば、第1選択ゲート線DGLから第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BLからドレイン領域31に0［V］のビット電圧が印加され得る。これにより第1選択ゲート構造体5は、第1選択ゲート電極DGと対向したメモリウエルMW表面で導通状態となり、ビット線BLが接続されたドレイン領域31と、メモリゲート構造体4と対向したメモリウエルMWのチャネル層形成キャリア領域とが電気的に接続し得る。
また、この実施の形態の場合、第2選択ゲート構造体6には、例えば第2選択ゲート線SGLから第2選択ゲート電極SGに1.5[V]の第2選択ゲート電圧が印加され、ソース線SLからソース領域34に0［V］のソース電圧が印加され得る。これにより第2選択ゲート構造体6は、第2選択ゲート電極SGと対向したメモリウエルMW表面で導通状態となり、ソース線SLが接続されたソース領域34と、メモリゲート構造体4と対向したメモリウエルMWのチャネル層形成キャリア領域とが電気的に接続し得る。
これに加えて、メモリセル2では、例えば、ビット電圧およびソース電圧と同じ0[V]の基板電圧がメモリウエルMWに印加されるとともに、メモリゲート線MGLからメモリゲート構造体4のメモリゲート電極MGに-2[V]のキャリア排除電圧が印加され得る。ここで、メモリゲート電極MGに印加されるキャリア排除電圧は、メモリゲート構造体4と対向したメモリウエルMWにおいてチャネル層が形成される閾値電圧（Vth）を基準に規定されている。この場合、キャリア排除電圧は、データの書き込み状態のときと、データの消去状態のときとで変位する閾値電圧（Vth）の範囲外の電圧値であって、かつメモリゲート電極MGへ印加された際にチャネル層が形成されない電圧値に選定されている。
これにより、メモリセル2では、メモリゲート電極MGに印加されたキャリア排除電圧によって、チャネル層形成キャリア領域に誘起されているキャリア（この場合、電子）を、当該チャネル層形成キャリア領域から、ドレイン領域31およびまたはソース領域34へと導き、当該チャネル層形成キャリア領域からキャリアを追い出す。これにより、メモリセル2では、図１との対応部分に同一符号を付して示す図３Ａのように、メモリゲート構造体4直下のメモリウエルMWにチャネル層が形成されずに少数キャリアが枯渇した状態となり得る。
なお、メモリセル2では、電荷蓄積層ECに電子が蓄積されていない（または正孔が蓄積している）ときの低い方（浅い方）の閾値電圧よりも低い（浅い）キャリア排除電圧がメモリゲート電極MGに印加されることにより、メモリセル2がディプリート状態であったとしても、メモリゲート構造体4直下のメモリウエルMWのチャネル層形成キャリア領域に誘起されているキャリアを、当該チャネル層形成キャリア領域から排除して、チャネル層が形成されず少数キャリアが枯渇した状態となり得る。
その後、メモリセル2の電荷蓄積層ECに電荷を注入する場合には、メモリゲート線MGLからメモリゲート構造体4のメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加され得る。この際、第2選択ゲート構造体6には、第2選択ゲート線SGLから第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加され、ソース線SLからソース領域34に0[V]のソースオフ電圧が印加され、ソース線SLが接続されたソース領域34と、メモリゲート構造体4のチャネル層形成キャリア領域との電気的な接続を遮断し、ソース線SLからメモリゲート構造体4のチャネル層形成キャリア領域への電圧印加を阻止し得る。
一方、第1選択ゲート構造体5には、第1選択ゲート線DGLから第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BLからドレイン領域31に0［V］の電荷蓄積ビット電圧が印加され、ビット線BLが接続されたドレイン領域31と、メモリゲート構造体4のチャネル層形成キャリア領域とが電気的に接続し得る。なお、この際、メモリウエルMWには、電荷蓄積ビット電圧と同じ0[V]の基板電圧が印加され得る。
メモリゲート構造体4では、メモリウエルMWのチャネル層形成キャリア領域がドレイン領域31と電気的に接続することで、チャネル層形成キャリア領域にキャリアが誘起され、電荷蓄積ビット電圧と同じ0[V]でなるチャネル層がキャリアによってメモリウエルMW表面に形成され得る。かくして、メモリゲート構造体4では、メモリゲート電極MGおよびチャネル層間に12[V]の大きな電圧差（12[V]）が生じ、これにより発生する量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
一方、高電圧の電荷蓄積ゲート電圧がメモリゲート電極MGに印加されたときに、メモリセル2の電荷蓄積層ECに電荷を注入させない場合には、従来のように、高電圧の電荷蓄積ゲート電圧に合わせてビット線BLに高電圧のビット電圧を印加する必要がなく、第1選択ゲート構造体5によって、ビット線BLと、メモリゲート構造体4直下のメモリウエルMWのチャネル層形成キャリア領域との電気的な接続を遮断し、かつ第2選択ゲート構造体6によって、ソース線SLと、メモリゲート構造体4直下の当該チャネル層形成キャリア領域との電気的な接続を遮断するだけで、メモリゲート構造体4の電荷蓄積層ECへの電荷注入を阻止し得るようになされている。
この場合、データを書き込まないメモリセル2では、例えば、第1選択ゲート線DGLから第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BLからドレイン領域31に1.5[V]のオフ電圧が印加され、第1選択ゲート構造体5が非導通状態（オフ状態）となる。これにより、このメモリセル2では、ビット線BLが接続されたドレイン領域31と、メモリゲート構造体4直下のメモリウエルMWのチャネル層形成キャリア領域との電気的な接続が遮断され得る。
また、この際、データを書き込まないメモリセル2では、例えば、第2選択ゲート線SGLから第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加され、ソース線SLからソース領域34に0[V]のソースオフ電圧が印加され、第2選択ゲート構造体6が非導通状態（オフ状態）となる。これにより、このメモリセル2では、ソース線SLが接続されたソース領域34と、メモリゲート構造体4直下のメモリウエルMWのチャネル層形成キャリア領域との電気的な接続が遮断され得る。なお、メモリウエルMWには、電荷蓄積ビット電圧と同じ0[V]の基板電圧が印加されている。
この際、メモリセル2のメモリゲート構造体4では、キャリア排除動作によって予めチャネル層形成キャリア領域内にキャリアが存在していない状態となっており、この状態で両側の第1選択ゲート構造体5および第2選択ゲート構造体6の直下でメモリウエルMWが非導通状態となっていることから、メモリゲート構造体4直下のメモリウエルMWに電荷が存在しない空乏層Dが形成されている。
これにより、データを書き込まないメモリセル2では、上部ゲート絶縁膜24b、電荷蓄積層EC、および下部ゲート絶縁膜24aの3層の構成部分にて電圧が下がり、メモリゲート電極MGおよびメモリウエルMW表面に電圧差が生じ、さらにメモリウエルMW表面から所定の深さまで形成された空乏層D中で電圧値が下がってゆき、最終的に0[V]の基板電圧となり得る。
この実施の形態の場合、メモリセル2におけるメモリゲート構造体4では、メモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されても、メモリゲート電極MGおよびメモリウエルMW表面の電圧差が約3.5[V]となり（例えば、フラットバンド電圧Vfbが0［V］、メモリゲート電圧Vgが12［V］、メモリウエルMWのアクセプタ濃度Naが2.0E17[cm-3]、上部ゲート絶縁膜24bの膜厚が2[nm]、電荷蓄積層ECの膜厚が12[nm]、下部ゲート絶縁膜の膜厚が2[nm]のとき）、メモリゲート電極MGおよびメモリウエルMW表面間に量子トンネル効果が発生するのに必要な大きな電圧差が生じず、電荷蓄積層ECへの電荷注入を阻止し得る。
これに加えて、メモリセル2では、メモリゲート構造体4と、第1選択ゲート構造体5との間のメモリウエルMWの領域に、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリゲート構造体4および第1選択ゲート構造体5間のメモリウエルMWに空乏層Dを確実に形成し得、当該空乏層Dによって、メモリゲート構造体4直下のメモリウエルMW表面における電位が第1選択ゲート絶縁膜30へ到達することを阻止し、メモリウエルMW表面の電位による第1選択ゲート絶縁膜30の絶縁破壊を防止し得る。
また、これに加えて、メモリゲート構造体4と第2選択ゲート構造体6との間のメモリウエルMWの領域にも、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリゲート構造体4および第2選択ゲート構造体6間のメモリウエルMWに空乏層Dを確実に形成し得、当該空乏層Dによって、メモリゲート構造体4直下のメモリウエルMW表面の電位が第2選択ゲート絶縁膜33へ到達することを阻止し、メモリウエルMW表面の電位による第2選択ゲート絶縁膜33の絶縁破壊を防止し得る。
なお、上述したキャリア排除動作については、例えば、第2選択ゲート構造体6によってチャネル層形成キャリア領域とソース領域34との電気的な接続を遮断して、チャネル層形成キャリア領域内のキャリアをドレイン領域31にだけ送出したり、或いは、第1選択ゲート構造体5によってチャネル層形成キャリア領域とドレイン領域31との電気的な接続を遮断し、チャネル層形成キャリア領域内の電荷をソース領域34にだけ送出したりすることで、チャネル層形成キャリア領域からキャリアを排除し、空乏層Dを形成するようにしてもよい。
（２−２）第2の書き込み手法
第2の書き込み手法では、メモリセル2にデータを書き込む際、キャリア排除動作を行わない以外は上述した「（２−１）第1の書き込み手法」と同じであるため、データを書き込む際の説明は省略する。一方、高電圧の電荷蓄積ゲート電圧がメモリゲート電極MGに印加されたときに、メモリセル2の電荷蓄積層ECへの電荷注入を阻止する場合には、メモリゲート線MGLからメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されることから、電荷蓄積ゲート電圧がメモリウエルMWまで伝わる。これによりメモリセル2には、図１との対応部分に同一符号を付して示す図３Ｂのように、メモリゲート電極MGと対向するメモリウエルMWの表面に沿ってチャネル層CHが形成され得る。
このメモリセル2の第2選択ゲート構造体6には、例えば、第2選択ゲート線SGLから第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加され、ソース線SLからソース領域34に0[V]のソースオフ電圧が印加され、第2選択ゲート電極SGに対向したメモリウエルMWで非導通状態となり、ソース線SLが接続されたソース領域34と、メモリゲート構造体4のチャネル層CHとの電気的な接続を遮断し得る。
また、これに加えて、このメモリセル2の第1選択ゲート構造体5には、例えば、第1選択ゲート線DGLから第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BLからドレイン領域31に1.5[V]のオフ電圧が印加され得る。これにより、この第1選択ゲート構造体5は、第1選択ゲート電極DGに対向したメモリウエルMWが非導通状態となり、ビット線BLが接続されたドレイン領域31と、メモリゲート構造体4のチャネル層CHとの電気的な接続を遮断し得る。
この際、メモリセル2のメモリゲート構造体4では、両側の第1選択ゲート構造体5および第2選択ゲート構造体6の下部でメモリウエルMWが非導通状態となることから、メモリゲート電極MGによってメモリウエルMW表面に形成されたチャネル層CHが、ドレイン領域31およびソース領域34との電気的な接続が遮断された状態となり、当該チャネル層CHの周辺に空乏層Dが形成され得る。
ここで、上部ゲート絶縁膜24b、電荷蓄積層EC、および下部ゲート絶縁膜24aの3層の構成により得られる容量（ゲート絶縁膜容量）と、メモリウエルMW内に形成され、かつチャネル層CHを囲う空乏層Dの容量（空乏層容量）とについては、ゲート絶縁膜容量と、空乏層容量とが直列接続された構成と見なすことができ、例えばゲート絶縁膜容量が空乏層容量の3倍の容量であると仮定すると、チャネル層CHチャネル電位は9[V]となる。
これにより、メモリゲート構造体4では、メモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されても、メモリウエルMWで空乏層Dに囲まれたチャネル層CHのチャネル電位が9[V]となることから、メモリゲート電極MGおよびチャネル層CH間の電圧差が3［V］と小さくなり、その結果、量子トンネル効果が発生することなく、電荷蓄積層ECへの電荷注入を阻止し得る。
なお、メモリセル2において上記動作を実行する際には、動作が開始される時点でのチャネル電位が、メモリセル2での電荷の蓄積状態によって変化する虞がある。そのため、データの書き込み動作前にビット線BLまたはソース線SLの電位を例えば0[V]とし、第1選択ゲート電極DGまたは第2選択ゲート電極SGを例えば1.5［V］とし、さらにメモリゲート電極MGを例えば1.5［V］として、メモリセル2のチャネル電位をビット線BLまたはソース線SLの電位に揃える動作を加えることがより望ましい。その場合はチャネル電位を揃えた後、第1選択ゲート電極DGまたは第2選択ゲート電極SGを0［V］のゲートオフ電圧に戻してから書き込み動作に移れば良い。
（３）その他の動作
なお、読み出し動作では、読み出しの対象となるメモリセル2に接続されたビット線BLを例えば1.5[V]にプリチャージし、ソース線SLを0[V]にしてメモリセル2に電流が流れるか否かによってビット線BLの電位の変化を検知することにより、電荷蓄積層ECに電荷が蓄積されているか否かを判断し得る。具体的には、データを読み出す際、メモリゲート構造体4の電荷蓄積層ECに電荷が蓄積されている場合（データが書き込まれている場合）、メモリゲート構造体4直下のメモリウエルMWで非導通状態となり、ドレイン領域31とソース領域34との電気的な接続が遮断され得る。これにより、データを読み出すメモリセル2では、第1選択ゲート構造体5と隣接するドレイン領域31に接続されたビット線BLでの1.5［V］の読み出し電圧がそのまま維持され得る。
一方、データを読み出す際、メモリゲート構造体4の電荷蓄積層ECに電荷が蓄積されていない場合（データが書き込まれていない場合）には、メモリゲート構造体4直下のメモリウエルMWが導通状態となり、ドレイン領域31とソース領域34とが電気的に接続され、その結果、メモリセル2を介して0［V］のソース線SLと、1.5[V]のビット線BLとが電気的に接続する。これにより、データを読み出すメモリセル2では、ビット線BLの読み出し電圧が、0［V］のソース線SLに印加されることにより、ビット線BLに印加されている1.5［V］の読み出し電圧が低下する。かくして、複数のメモリセル2が配置された不揮発性半導体記憶装置では、ビット線BLの読み出し電圧が変化したか否かを検知することにより、メモリセル2の電荷蓄積層ECに電荷が蓄積されているか否かのデータを読み出すことができる。
因みに、メモリセル2の電荷蓄積層EC内の電荷を引き抜くデータの消去動作時には、メモリゲート線MGLからメモリゲート電極MGに、-12［V］のメモリゲート電圧が印加されることで、0［V］のメモリウエルMWに向けて電荷蓄積層EC内の電荷が引き抜かれてデータが消去され得る。
（４）本発明のメモリセルにおける電荷蓄積層および窒化側壁層の構成について
ここで、図１との対応部分に同一符号を付して示す図４Ａは、比較例1であるメモリセル100を示し、メモリゲート電極MGおよび第1選択ゲート電極DG間にある側壁スペーサ102内にも電荷蓄積層EC1が形成されている点で、図１に示した本発明のメモリセル2とは相違している。なお、図４Ａは、メモリゲート電極MGおよび第1選択ゲート電極DG間の側壁スペーサ102だけを図示しているが、メモリゲート電極MGおよび第2選択ゲート電極SG（図４Ａでは図示せず）間の側壁スペーサ内にも同様に電荷蓄積層EC1が形成されている。
実際上、比較例1として示すメモリセル100は、側壁スペーサ102内に設けた電荷蓄積層EC1の一端部が、メモリゲート電極MGの下部の領域ER1に設けられた電荷蓄積層ECの末端に一体形成されている。この場合、電荷蓄積層EC1は、メモリゲート構造体4直下の電荷蓄積層ECと同様に、メモリウエルMW表面と並行するように配置され、メモリゲート電極MGおよび第1選択ゲート電極DG間の側壁スペーサ102内の所定位置まで配置されている。電荷蓄積層EC1の他端部には、壁状の窒化側壁層104が立設されている。
ここで、比較例1の窒化側壁層104は、側壁スペーサ102内の電荷蓄積層EC1と下端部が一体形成されており、メモリゲート電極MGおよび第1選択ゲート電極DGの各側壁に沿うようにして上方に延びている。また、窒化側壁層104は、第1選択ゲート構造体5と所定距離を設けて配置され、当該第1選択ゲート構造体5と非接触になるように形成されている。
このような電荷蓄積層EC,EC1および窒化側壁層104が一体形成された比較例1のメモリセル100では、図４Ａに示すように、メモリゲート電極MGと、メモリウエルMW表面のチャネル層（図示せず）との電圧差によって生じる量子トンネル効果により、メモリウエルMWから電荷蓄積層EC内に電荷が注入され得る。しかしながら、比較例1のメモリセル100では、メモリウエルMWから側壁スペーサ102内の電荷蓄積層EC1までの距離が、メモリウエルMWからメモリゲート電極MG直下の電荷蓄積層ECまでの距離と同じであることから、メモリウエルMWから電荷蓄積層EC内に電荷が注入される際、側壁スペーサ102内の電荷蓄積層EC1内にも電荷が注入されてしまう恐れがある。
また、図４Ａとの対応部分に同一符号を付して示す図４Ｂのように、比較例1のメモリセル100では、例えば高温状態で放置されると、時間の経過に伴い、電荷蓄積層EC内の電荷が、メモリゲート電極MGおよび第1選択ゲート電極DG間にある側壁スペーサ102内の電荷蓄積層EC1にまで次第に拡散してゆく。そのため、比較例1のメモリセル100では、電荷蓄積層ECだけでなく、メモリゲート電極MGおよび第1選択ゲート電極DG間のメモリウエルMWの領域ER2直上にある電荷蓄積層EC1内や、窒化側壁層104内にまで電荷が蓄積された状態となる恐れがある。
このように、比較例1のメモリセル100では、メモリゲート電極MGおよび第1選択ゲート電極DG間のメモリウエルMWの領域ER2直上にある電荷蓄積層EC1内や、さらには窒化側壁層104内にまで電荷が蓄積された状態になり易くその蓄積電荷量が多くなってしまったり、また一旦、電荷蓄積層EC1や窒化側壁層104内にまで電荷が蓄積された状態になってしまうと電荷蓄積層EC1下部の絶縁層102の膜厚が薄いために蓄積電荷の電荷重心が基板に近くなってしまう。これにより、比較例1のメモリセル100では、メモリゲート電極MGおよび第1選択ゲート電極DG間におけるメモリウエルMWの領域ER2での抵抗が上がってしまい、読み出し動作においてメモリ電流が低下してしまうことから、読み出し性能が向上し難く高速動作させ難いという問題があった。
一方、本発明のメモリセル2では、図１との対応部分に同一符号を付して示す図５のように、メモリゲート電極MGがメモリウエルMWと対向している領域ER1にだけ電荷蓄積層ECを設け、側壁スペーサ28a内の窒化側壁層32aが電荷蓄積層ECと分離するように形成されており、さらには窒化側壁層32aが電荷蓄積層ECよりもメモリウエルMWから遠ざけられている。
これにより、メモリセル2は、電荷蓄積層ECに電荷が注入される際に、窒化側壁層32aへの電荷注入を阻止し得、さらには電荷蓄積層EC内に電荷を注入した後に所定時間が経過しても、電荷蓄積層ECから側壁スペーサ28a,28b内に電荷が移動することがなく、メモリゲート電極MGの下部の領域ER1内にある電荷蓄積層ECにだけ電荷を留めることができる。
かくして、メモリセル2では、メモリゲート電極MGおよび第1選択ゲート電極DG間におけるメモリウエルMWの領域ER2直上での電荷蓄積を防止でき、更には、仮に側壁スペーサ28a内の窒化側壁層34a内に電荷が蓄積される状態が起きたとしても、その蓄積電荷の電荷重心が基板から遠いため、メモリゲート電極MGおよび第1選択ゲート電極DG（第2選択ゲート電極SG）間におけるメモリウエルMWの領域ER2を低抵抗状態に維持し得、読み出し性能を向上させ高速動作させることができる。
（５）作用および効果
以上の構成において、本発明のメモリセル2は、ドレイン領域31およびソース領域34間のメモリウエルMW上に、下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24bおよびメモリゲート電極MGの順で積層形成されたメモリゲート構造体4を備え、メモリゲート構造体4の一の側壁に側壁スペーサ28aを介してサイドウォール状の第1選択ゲート構造体5を有し、当該メモリゲート構造体4の他の側壁に側壁スペーサ28bを介してサイドウォール状の第2選択ゲート構造体6を有する。
第1選択ゲート構造体5は、ビット線BLが接続されたドレイン領域31と、メモリゲート構造体4の側壁に設けた一の側壁スペーサ28aとの間のメモリウエルMW上に、第1選択ゲート絶縁膜30を介してサイドウォール状の第1選択ゲート電極DGを有する。一方、第2選択ゲート構造体6は、ソース線SLが接続されたソース領域34と、メモリゲート構造体4の側壁に設けた他の側壁スペーサ28bとの間のメモリウエルMW上に、第2選択ゲート絶縁膜33を介してサイドウォール状の第2選択ゲート電極SGを有する。
このように、本発明のメモリセル2では、第1選択ゲート電極DGと第2選択ゲート電極SGとを、メモリゲート構造体4の側壁に沿ってサイドウォール状に形成したことから、第1選択ゲート電極DGおよび第2選択ゲート電極SGにメモリゲート構造体4が乗り上げずに、メモリゲート構造体4、第1選択ゲート構造体5および第2選択ゲート構造体6の高さを揃えることができるので、第1選択ゲート電極DGおよび第2選択ゲート電極SGからメモリゲート構造体4が突出しない分、メモリセル2と、メモリセル2以外のMOSトランジスタ構造でなる周辺回路とのゲートの高さが揃うため、製造工程における配線工程の平坦化が容易に行い得る。
また、本発明のメモリセル2では、メモリゲート構造体4および第1選択ゲート構造体5間の一の側壁スペーサ28a内に、メモリゲート構造体4と所定距離W1を設けて当該メモリゲート構造体4の側壁に沿って延びる窒化側壁層32aを有しており、一方、メモリゲート構造体4および第2選択ゲート構造体6間の他の側壁スペーサ28b内にも、メモリゲート構造体4と所定距離W1を設けて当該メモリゲート構造体4の側壁に沿って延びる窒化側壁層32bを有している。
このようにメモリセル2では、メモリゲート構造体4および第1選択ゲート構造体5間や、メモリゲート構造体4および第2選択ゲート構造体6間を隔てるようにして一の側壁スペーサ28a内および他の側壁スペーサ28b内に窒化側壁層32a,32bをそれぞれ形成したことにより、一の側壁スペーサ28aおよび他の側壁スペーサ28bを単に絶縁性酸化膜で形成した場合に比して、一の側壁スペーサ28aおよび他の側壁スペーサ28bにおける破壊耐圧を向上し得、その分、従来よりもメモリゲート電極MG周辺における破壊耐圧を向上し得る。
さらに、このメモリセル2では、窒化側壁層32a,32bがメモリゲート構造体4に設けた電荷蓄積層ECと分離し、かつメモリウエルMW表面から、窒化側壁層32a,32bの下端面LSまでの各距離T2が、メモリゲート構造体4に設けた下部ゲート絶縁膜24aの膜厚T1よりも大きくしたことにより、電荷蓄積層ECよりも窒化側壁層32a,32bをメモリウエルMWから遠ざけ、メモリウエルMWから電荷蓄積層ECに電荷を注入する際、窒化側壁層32a,32bへ電荷が注入され難くなり、電荷蓄積層EC以外の箇所に電荷が蓄積されてしまうことによる動作不具合を防止し得る。
また、このメモリセル2では、窒化側壁層32a,32bの配置位置を含め一の側壁スペーサ28aと他の側壁スペーサ28bとが、メモリゲート構造体4を中心に左右対称に形成されていることから、一の側壁スペーサ28a内および他の側壁スペーサ28b内の所定位置に窒化側壁層32a,32bを形成する際に、特に複雑な製造工程を経ることなく、容易に製造できる。
なお、このメモリセル2では、電荷蓄積層ECに電荷を注入するのに必要な電荷蓄積ゲート電圧がメモリゲート電極MGに印加された際に、第1の書き込み手法を用いて電荷蓄積層ECへの電荷の注入を阻止するとき、メモリゲート電極MGと対向したメモリウエルMWのチャネル層形成キャリア領域に誘起されているキャリアをチャネル層形成キャリア領域から排除した状態で、第1選択ゲート構造体5によって、メモリゲート電極MGと対向した領域のメモリウエルMWと、ドレイン領域31との電気的な接続を遮断し、かつ、第2選択ゲート構造体6によって、メモリゲート電極MGと対向した領域のメモリウエルMWと、ソース領域34との電気的な接続を遮断するようにした。
これにより、メモリセル2では、チャネル層形成キャリア領域にチャネル層が形成されずに空乏層Dが形成された状態となり（図３Ａ）、電荷蓄積ゲート電圧に基づきメモリウエルMW表面の電位が上昇して、メモリゲート電極MGおよびメモリウエルMW表面の電圧差が小さくなり、電荷蓄積層EC内への電荷注入を阻止でき、また、空乏層Dによって、メモリゲート構造体4直下のメモリウエルMW表面の電位が、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33へ到達することを阻止できる。
従って、メモリセル2では、量子トンネル効果によって電荷蓄積層ECに電荷を注入するのに必要な高電圧の電荷蓄積ゲート電圧に拘束されることなく、メモリゲート電極MGと対向した領域のメモリウエルMWと、ビット線BLとの電気的な接続を第1選択ゲート構造体5により遮断するのに必要な電圧値や、メモリゲート電極MGと対向した領域のメモリウエルMWと、ソース線SLとの電気的な接続を第2選択ゲート構造体6により遮断するのに必要な電圧値にまで、ビット線BLおよびソース線SLの電圧値を下げることができる。かくして、メモリセル2では、これらビット線BLおよびソース線SLでの電圧低減に合せて、第1選択ゲート構造体5の第1選択ゲート絶縁膜30の膜厚や、第2選択ゲート構造体6の第2選択ゲート絶縁膜33の膜厚も薄くでき、その分、高速動作を実現し得る。
また、メモリセル2では、第2の書き込み手法を用いて電荷蓄積層ECへの電荷注入を阻止するとき、電荷蓄積層ECへの電荷注入に必要な電荷蓄積ゲート電圧がメモリゲート電極MGに印加され、メモリゲート電極MGが対向したメモリウエルMW表面にチャネル層CHが形成されても（図３Ｂ）、第1選択ゲート構造体5によりドレイン領域31およびチャネル層CHの電気的な接続を遮断し、かつ、第2選択ゲート構造体6によりソース領域34およびチャネル層CHの電気的な接続も遮断するようにした。
これにより、メモリセル2では、メモリゲート構造体4と対向したメモリウエルMWのチャネル層CH周辺に空乏層Dが形成されるとともに、電荷蓄積ゲート電圧に基づいてチャネル層CHのチャネル電位が上昇し、メモリゲート電極MGおよびチャネル層CH間の電圧差が小さくなり、電荷蓄積層EC内への電荷注入を阻止しつつ、空乏層Dによってチャネル層CHから第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33への電圧印加を遮断できる。
従って、メモリセル2では、量子トンネル効果によって電荷蓄積層ECに電荷を注入するのに必要な高電圧の電荷蓄積ゲート電圧に拘束されることなく、第1選択ゲート構造体5および第2選択ゲート構造体6で、ビット線BLおよびチャネル層CHの電気的な接続や、ソース線SLおよびチャネル層CHの電気的な接続を遮断するのに必要な電圧値にまで、ビット線BLおよびソース線SLの電圧値を下げることができる。かくして、メモリセル2では、これらビット線BLおよびソース線SLでの電圧低減に合せて、第1選択ゲート構造体5の第1選択ゲート絶縁膜30の膜厚や、第2選択ゲート構造体6の第2選択ゲート絶縁膜33の膜厚も薄くでき、その分、高速動作を実現し得る。
（６）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施の形態においては、第1選択ゲート構造体5から所定距離も設けて一の窒化側壁層32aを形成し、また、第2選択ゲート構造体6から所定距離を設けて他の窒化側壁層32bを形成したメモリセル2について述べたが、本発明はこれに限らず、図１との対応部分に同一符号を付して示す図６Ａのように、第1選択ゲート構造体5の側壁と接するようにして一の側壁スペーサ42a内に一の窒化側壁層45aを形成し、また、第2選択ゲート構造体6の側壁と接するようにして他の側壁スペーサ42b内に他の窒化側壁層45bを形成したメモリセル41を適用してもよい。
この場合、側壁スペーサ42a,42b内では、壁状でなる窒化側壁層45a,45bがメモリゲート構造体4に対しては所定距離を設けて配置され、各窒化側壁層45a,45bが当該メモリゲート構造体4の側壁に沿って形成され得る。なお、側壁スペーサ42a,42b内の窒化側壁層45a,45b以外の領域には、例えばSiO2等でなる絶縁層44が形成され得る。
また、他の実施の形態としては、図１との対応部分に同一符号を付して示す図６Ｂのように、側壁スペーサ52a,52bの絶縁層54内にL字状に形成された窒化側壁層55a,55bを設けたメモリセル51であってもよい。この場合、一の窒化側壁層55aは、メモリゲート構造体4の側壁に沿って延びる壁部56aと、壁部56aの下端に一体形成され、メモリウエルMW表面に沿って第1選択ゲート電極DGに向けて延びる下端部57aとを備えている。また、他の窒化側壁層55bも、メモリゲート構造体4の側壁に沿って延びる壁部56bと、壁部56bの下端に一体形成され、メモリウエルMW表面に沿って第2選択ゲート電極SGに向けて延びる下端部57bとを備えている。
この場合、窒化側壁層55a,55bは、電荷蓄積層ECと分離しており、メモリゲート構造体4と所定距離を設けてメモリゲート構造体4の側壁に沿うように壁部56a,56bが形成され、かつメモリウエルMW表面から下端部57a,57bの下端面までの距離が、下部ゲート絶縁膜24aの膜厚よりも大きくなるように形成されている。なお、窒化側壁層32aの壁部56aと第1選択ゲート構造体5との間や、窒化側壁層32bの壁部56bと第2選択ゲート構造体6との間には、絶縁層54がそれぞれ形成されている。
また、上述した実施の形態においては、P型のメモリウエルMWを用いて、N型のトランジスタ構造を形成するメモリゲート構造体4と、N型のMOSトランジスタ構造を形成する第1選択ゲート構造体5と、同じくN型のMOSトランジスタ構造を形成する第2選択ゲート構造体6と設けるようにした場合について述べたが、本発明はこれに限らず、N型のメモリウエルを用いて、P型のトランジスタ構造を形成するメモリゲート構造体と、P型のMOSトランジスタ構造を形成する第1選択ゲート構造体と、同じくP型のMOSトランジスタ構造を形成する第2選択ゲート構造体と設けるようにしてよい。
この場合、上述した実施の形態にて説明したメモリセル2はN型およびP型の導電型が逆になることから、メモリゲート構造体や、第1選択ゲート構造体、第2選択ゲート構造体、ビット線、ソース線に印加する各電圧もそれに応じて変化する。しかしながら、この場合でも、上述した実施の形態と同様に、メモリゲート電極に印加される電荷蓄積ゲート電圧に拘束されることなく、ビット線およびソース線に印加する電圧を、第1選択ゲート構造体および第2選択ゲート構造体の領域でメモリウエルを非導通状態とさせるのに必要な電圧値にまで下げることができる。よって、この場合でも、これらビット線およびソース線の電圧値を低減できるので、第1選択ゲート構造体の第1選択ゲート絶縁膜や、第2選択ゲート構造体の第2選択ゲート絶縁膜の膜厚を薄くでき、その分、高速動作を実現し得、また、周辺回路の面積も小さくできる。
さらに、上述した実施の形態においては、メモリセル2の電荷蓄積層ECに電荷を注入することでデータを書き込み、当該電荷蓄積層ECの電荷を引き抜くことでデータを消去する場合について述べたが、本発明はこれに限らず、これとは逆に、メモリセル2の電荷蓄積層EC内の電荷を引き抜くことでデータを書き込み、当該電荷蓄積層EC内に電荷を注入することでデータを消去するようにしてもよい。
2 メモリセル
4 メモリゲート構造体
5 第1選択ゲート構造体
6 第2選択ゲート構造体
28a,28b,42a,42b,52a,52b 側壁スペーサ
31 ドレイン領域
32a,32b,45a,45b,55a,55b 窒化側壁層（側壁層）
34 ソース領域
56a,56b 壁部
57a,57b 下端部
D 空乏層
BL ビット線
SL ソース線
MGL メモリゲート線
MW メモリウエル
MG メモリゲート電極
DG 第1選択ゲート電極
SG 第2選択ゲート電極
EC 電荷蓄積層
SL 下端面
かかる課題を解決するため本発明のメモリセルは、メモリウエル表面に形成され、ビット線が接続されたドレイン領域と、前記メモリウエル表面に形成され、ソース線が接続されたソース領域と、前記ドレイン領域および前記ソース領域間に形成され、前記メモリウエル上に下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜およびメモリゲート電極の順で積層形成されたメモリゲート構造体と、前記ドレイン領域および前記メモリゲート構造体間の前記メモリウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、前記ソース領域および前記メモリゲート構造体間の前記メモリウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体とを備え、前記一の側壁スペーサおよび前記他の側壁スペーサは、前記メモリゲート構造体に対して所定距離を設けて該メモリゲート構造体の側壁に沿って形成された側壁層が、絶縁層内に設けられた構成を有しており、前記側壁層は、前記絶縁層とは異なる絶縁部材により形成されており、前記側壁スペーサ内で前記電荷蓄積層と分離し、かつ前記メモリウエル表面から下端面までの距離が、前記下部メモリゲート絶縁膜の膜厚よりも大きいことを特徴とする。

Claims (7)

  1. メモリウエル表面に形成され、ビット線が接続されたドレイン領域と、
    前記メモリウエル表面に形成され、ソース線が接続されたソース領域と、
    前記ドレイン領域および前記ソース領域間に形成され、前記メモリウエル上に下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜およびメモリゲート電極の順で積層形成されたメモリゲート構造体と、
    前記ドレイン領域および前記メモリゲート構造体間の前記メモリウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、
    前記ソース領域および前記メモリゲート構造体間の前記メモリウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体とを備え、
    前記一の側壁スペーサおよび前記他の側壁スペーサは、
    前記メモリゲート構造体に対して所定距離を設けて該メモリゲート構造体の側壁に沿って形成された側壁層が、絶縁層内に設けられた構成を有しており、
    前記側壁層は、
    前記絶縁層とは異なる絶縁部材により形成されており、前記側壁スペーサ内で前記電荷蓄積層と分離し、かつ前記メモリウエル表面から下端面までの距離が、前記下部ゲート絶縁膜の膜厚よりも大きい
    ことを特徴とするメモリセル。
  2. 前記一の側壁スペーサ内には、前記メモリゲート電極と前記第1選択ゲート電極とを隔てるように一の前記側壁層が形成されており、
    前記他の側壁スペーサ内には、前記メモリゲート電極と前記第2選択ゲート電極とを隔てるように他の前記側壁層が形成されている
    ことを特徴とする請求項１に記載のメモリセル。
  3. 前記側壁層は、前記メモリゲート構造体の側壁に沿って延びる壁部と、前記壁部の下端に一体形成され、前記メモリウエル表面に沿って前記第1選択ゲート電極または前記第2選択ゲート電極に向けて延びる下端部とを備えている
    ことを特徴とする請求項１または２に記載のメモリセル。
  4. 前記メモリウエル表面から前記側壁層の下端面までの距離が10［nm］以上である
    ことを特徴とする請求項１〜３のいずれか１項に記載のメモリセル。
  5. 前記第1選択ゲート構造体および前記第2選択ゲート構造体は、前記メモリウエルからの高さが前記メモリゲート構造体の高さ以下に形成されている
    ことを特徴とする請求項１〜４のいずれか１項に記載のメモリセル。
  6. 前記側壁層は、窒化側壁層である
    ことを特徴とする請求項１〜５のいずれか１項に記載のメモリセル。
  7. ビット線およびソース線が接続されたメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
    前記メモリセルが請求項１〜６のいずれか１項に記載のメモリセルである
    ことを特徴とする不揮発性半導体記憶装置。
JP2015111190A 2015-06-01 2015-06-01 メモリセルおよび不揮発性半導体記憶装置 Active JP5934416B1 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2015111190A JP5934416B1 (ja) 2015-06-01 2015-06-01 メモリセルおよび不揮発性半導体記憶装置
EP16803262.1A EP3300103B1 (en) 2015-06-01 2016-05-27 Memory cell and non-volatile semiconductor storage device
US15/577,147 US10381446B2 (en) 2015-06-01 2016-05-27 Memory cell and non-volatile semiconductor storage device
KR1020177031908A KR20180014692A (ko) 2015-06-01 2016-05-27 메모리 셀 및 불휘발성 반도체 기억 장치
PCT/JP2016/065758 WO2016194827A1 (ja) 2015-06-01 2016-05-27 メモリセルおよび不揮発性半導体記憶装置
CN201680025435.9A CN107750397B (zh) 2015-06-01 2016-05-27 存储器单元及非易失性半导体存储装置
SG11201709669TA SG11201709669TA (en) 2015-06-01 2016-05-27 Memory cell and non-volatile semiconductor storage device
TW105117078A TWI595602B (zh) 2015-06-01 2016-05-31 記憶胞及非揮發性半導體記憶裝置
IL255820A IL255820A (en) 2015-06-01 2017-11-21 Memory cell and non-volatile semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015111190A JP5934416B1 (ja) 2015-06-01 2015-06-01 メモリセルおよび不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP5934416B1 JP5934416B1 (ja) 2016-06-15
JP2016225487A true JP2016225487A (ja) 2016-12-28

Family

ID=56120514

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015111190A Active JP5934416B1 (ja) 2015-06-01 2015-06-01 メモリセルおよび不揮発性半導体記憶装置

Country Status (9)

Country Link
US (1) US10381446B2 (ja)
EP (1) EP3300103B1 (ja)
JP (1) JP5934416B1 (ja)
KR (1) KR20180014692A (ja)
CN (1) CN107750397B (ja)
IL (1) IL255820A (ja)
SG (1) SG11201709669TA (ja)
TW (1) TWI595602B (ja)
WO (1) WO2016194827A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112712602B (zh) * 2020-12-11 2022-09-02 陇东学院 一种基于智能交通的自动收费装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164449A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置、ｉｃカード及び半導体装置の製造方法
JP2005142354A (ja) * 2003-11-06 2005-06-02 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその駆動方法及びその製造方法
JP2010278314A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011129816A (ja) * 2009-12-21 2011-06-30 Renesas Electronics Corp 半導体装置
US20140175533A1 (en) * 2012-12-26 2014-06-26 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6432773B1 (en) * 1999-04-08 2002-08-13 Microchip Technology Incorporated Memory cell having an ONO film with an ONO sidewall and method of fabricating same
JP4477886B2 (ja) 2003-04-28 2010-06-09 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004342276A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置およびそのプログラム方法
JP4601316B2 (ja) * 2004-03-31 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7547941B2 (en) * 2006-05-04 2009-06-16 Elite Semiconductor Memory Technology, Inc. NAND non-volatile two-bit memory and fabrication method
US9111866B2 (en) * 2013-03-07 2015-08-18 Globalfoundries Singapore Pte. Ltd. Method of forming split-gate cell for non-volative memory devices
JP5911834B2 (ja) * 2013-09-11 2016-04-27 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164449A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置、ｉｃカード及び半導体装置の製造方法
JP2005142354A (ja) * 2003-11-06 2005-06-02 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその駆動方法及びその製造方法
JP2010278314A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011129816A (ja) * 2009-12-21 2011-06-30 Renesas Electronics Corp 半導体装置
US20140175533A1 (en) * 2012-12-26 2014-06-26 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same

Also Published As

Publication number Publication date
JP5934416B1 (ja) 2016-06-15
KR20180014692A (ko) 2018-02-09
TW201644007A (zh) 2016-12-16
EP3300103A4 (en) 2018-06-27
EP3300103B1 (en) 2022-01-12
CN107750397A (zh) 2018-03-02
TWI595602B (zh) 2017-08-11
CN107750397B (zh) 2019-02-19
WO2016194827A1 (ja) 2016-12-08
SG11201709669TA (en) 2017-12-28
US20180197958A1 (en) 2018-07-12
US10381446B2 (en) 2019-08-13
EP3300103A1 (en) 2018-03-28
IL255820A (en) 2018-01-31

Similar Documents

Publication Publication Date Title
JP5985293B2 (ja) 半導体装置および半導体装置の製造方法
JP5524632B2 (ja) 半導体記憶装置
US7292478B2 (en) Non-volatile memory including charge-trapping layer, and operation and fabrication of the same
JP2009212398A (ja) 不揮発性半導体記憶装置及びその製造方法
US10192879B2 (en) Semiconductor device and manufacturing method thereof
JP2018056422A (ja) 半導体装置
CN109994542B (zh) 半导体器件及其制造方法
JP5934324B2 (ja) メモリセルおよび不揮発性半導体記憶装置
JP5934416B1 (ja) メモリセルおよび不揮発性半導体記憶装置
US10312254B2 (en) Semiconductor device and a manufacturing method thereof
JP2006310564A (ja) 不揮発性半導体記憶装置およびその製造方法
JP6266688B2 (ja) 不揮発性半導体記憶装置
JP5961681B2 (ja) メモリセル、不揮発性半導体記憶装置およびメモリセルの書き込み方法
JP2006245415A (ja) 半導体記憶装置及びその製造方法、並びに携帯電子機器
JP2005260164A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2014160846A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160323

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160412

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160506

R150 Certificate of patent or registration of utility model

Ref document number: 5934416

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250