JP2003197751A - 半導体装置及び半導体記憶装置の検査方法 - Google Patents

半導体装置及び半導体記憶装置の検査方法

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gate transistor
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Kyoji Yamashita
恭司 山下
Kazuhiro Otani
一弘 大谷
Hiroyuki Umimoto
博之 海本
Mutsumi Kobayashi
睦 小林
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Abstract

(57)【要約】 【課題】 精度よく容量値を測定できるCBCM用回路
を有する半導体装置を得る。 【解決手段】 CBCM用回路を構成するMOSトラン
ジスタは以下の構造を有する。すなわち、ボディー領域
16の表面内に選択的にソース・ドレイン領域4,4′
が形成され、互いに対向するソース・ドレイン領域4,
4′の先端部から延びてエクステンション領域5,5′
がそれぞれ形成される。エクステンション領域5,5′
を含むソース・ドレイン領域4,4′間上にゲート絶縁
膜7が形成され、ゲート絶縁膜7上にゲート電極8が形
成される。ただし、チャネル領域の不純物濃度よりも高
い従来構造のポケット領域6(6′)に相当する領域は
エクステンション領域5(5′)の先端部及びエクステ
ンション領域5の周辺部に形成されない。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、一般に配線容
量、ゲート容量、接合容量等の各種容量の測定を行う機
能を有する半導体装置に関し、より特定的には、容量測
定方法としてCBCM(Charge Based Capacitance Mea
surement)法を用いるCBCM用回路を有する半導体装
置に関する。
【0002】
【従来の技術】(CBCM法の原理)図33は従来のC
BCM法を採用した半導体装置におけるCBCM用回路
の構成を示す回路図である。同図に示すように、PMO
SトランジスタMP1及びNMOSトランジスタMN1
が直列に接続され、PMOSトランジスタMP2及びN
MOSトランジスタMN2が直列に接続される。そし
て、PMOSトランジスタMP1のソースがパッド52
に、PMOSトランジスタMP2のソースがパッド54
に接続され、NMOSトランジスタMN1及びMN2の
ソースが共通にパッド55に接続される。また、PMO
SトランジスタMP1及びMP2のゲートにはパッド5
3が、バックゲートとなるウェル領域にはパッド51が
それぞれ接続され、NMOSトランジスタMN1及びM
N2のゲートにはパッド56が接続される。
【0003】また、パッド51,52,53,54,5
5,及び56には、電位NW,基準電位Ref,PMO
Sゲート電位Gp,テスト電位Tst,電位Gnd,及
びNMOSゲート電位Gnがそれぞれ付与される。電位
NWはPMOSトランジスタMP1,MP2のウェル領
域の電位設定用の電位であり、電位GndはNMOSト
ランジスタMN1,MN2の活性領域(図示せず)とソ
ースに電位を与える。
【0004】PMOSトランジスタMP1及びMP2並
びにNMOSトランジスタMN1及びMN2はそれぞれ
ゲート長、ゲート幅、ゲート絶縁膜厚とも同じ対のトラ
ンジスタである。
【0005】そして、NMOSトランジスタMN1のド
レイン(ノードN1),ソース間に基準容量Cref(容
量値=Cm(ダミー容量))が設けられ、NMOSトラ
ンジスタMN2のドレイン(ノードN2),ソース間に
テスト容量Ctst(容量値=Cm+Ct(ターゲット容
量))が設けられる。図33で示すCBCM用回路の目
的は、ターゲット容量Ctを測定することである。
【0006】図34は図33で示したCBCM用回路動
作を示すタイミング図である。以下、同図を参照して、
従来のCBCM用回路による容量値測定動作を説明す
る。
【0007】同図に示すように、基準電位Ref、テス
ト電位Tst、電位NWは電源電位Vddに固定され、
電位Gndは接地電位Vssに固定される。PMOSゲ
ート電位Gp及びNMOSゲート電位Gnの入力電圧波
形は、どの時間においても、NMOSトランジスタMN
1,MN2及びPMOSトランジスタMP1,MP2の
うち、どちらか一方のみがオンするように与えられる。
したがって、同一時間において、PMOSトランジスタ
MP1からNMOSトランジスタMN1へ、あるいは、
PMOSトランジスタMP2からNMOSトランジスタ
MN2へ流れる貫通電流は生じない。
【0008】図34に示すように、時間t1〜t2の
間、PMOSトランジスタMP1及びMP2がオンし
て、パッド52及び54から電流I1,I2を供給する
ことにより、基準容量Cref及びテスト容量Ctstを充電
する。この間、NMOSトランジスタMN1及びMN2
は共にオフ状態であるため、基準容量Cref,テスト容
量Ctstと接続しているノードN1,N2の電位は電源
電位Vddに達する。
【0009】時間t2〜t3間は、PMOSトランジス
タMP1,MP2,NMOSトランジスタMN1,MN
2の全てがオフになる。理想的には、基準容量Cref,
テスト容量Ctstに充電された電荷は保存されるため、
ノードN1,N2の電位は電源電位Vddを維持する。
【0010】時間t3〜t4間は、NMOSトランジス
タMN1及びMN2のみオンするため、基準容量Cre
f,テスト容量Ctstに充電された電荷はパッド56から
放電され、ノードN1,N2の電位は接地電位Vssに
達する。
【0011】時間t4〜t5間は、全てのMOSトラン
ジスタがオフ状態になる。理想的には、基準容量Cre
f,テスト容量Ctstは放電が完了したときの電位接地電
位Vssを維持する。
【0012】以上が動作の1周期T(t1〜t5までの
時間)で、以降、この動作を繰り返す。測定装置で観測
するのは、電流I1,I2の時間平均値である。今、ゲ
ート入力波形(Gp,Gn)の周波数をf(=1/T)
とすると、次の(1)式が成り立つ。
【0013】
【数1】
【0014】したがって、ターゲット容量値Ctが次の
(2)式で与えられる。
【0015】
【数2】
【0016】CBCM法の長所は、(1)式に示すように
ダミー容量(寄生容量)Cmをキャンセルして、所望の
ターゲット容量Ctを得ることができることである。
【0017】(CBCM法の誤差要因)CBCM法の誤
差要因は、1)測定装置の精度、2)オフ時のトランジ
スタのリーク成分、3)対になるトランジスタのミスマ
ッチがある。以下では2)及び3)について詳述する。
【0018】2)図35はトランジスタのオフリークに
よる電位変動を示す説明図である。図35は図34で示
したタイミング図の一部(Gp(実線),Gn(点
線),N1,N2)を拡大して示している。
【0019】同図に示すように、時間t3〜t4でNM
OSトランジスタMN1,MN2がオンしてノードN
1、N2の電位が接地電位Vssに達した後、時間t4
〜t5では、PMOSトランジスタMP1,MP2,N
MOSトランジスタMN1,MN2の全てがオフにな
る。
【0020】理想的にオフリーク電流がないので、ノー
ドN1,N2の電位は接地電位Vssに保持されるが、
実際にはオフリーク電流が存在する。基準容量Crefや
テスト容量Ctstに保持されている電荷量が、時間t4
〜t5間にオフリーク電流で与えられる電荷量の分だけ
減少すると、図35に示すように、ノードN1,N2の
電位が接地電位Vssからスタンバイ時電位変動ΔVS
2分、浮き上がってしまう現象が起きる。なお、スタン
バイ時電位変動ΔVS1は電源電位Vddからの電位低
下を示している。
【0021】この現象は特に基準容量Crefとテスト容
量Ctstが0.01fF〜1pFのオーダーの場合に顕
著である。したがって、時間t5以降に充電するときに
は、電源電位Vddの電位差で充電するのではなく、浮
き上がりのためVe(=Vdd−ΔVS2)の電位差で
充電することになる。ノードN1,N2に接続している
容量値は異なるため、この電位差Veの値もノードN1
とノードN2との間で異なる。(2)式より、電位差Ve
のところを電源電位Vddで計算するため、ターゲット
容量Ctの見積もりが小さめに測定される。すなわち、
オフリークに起因するノードN1,N2の電位変動が測
定誤差要因になることを意味している。
【0022】3)対になるトランジスタのミスマッチと
は、PMOSトランジスタMP1,MP2間、NMOS
トランジスタMN1,MN2間がそれぞれマスク上では
同じサイズのトランジスタであっても、プロセスばらつ
きに起因して閾値電圧、ドレイン電流、ゲートオフリー
ク電流、ゲートトンネル電流、接合容量、ゲートオーバ
ーラップ容量等が変わることを意味する。(2)式に示す
ように、対になるトランジスタの電流の差を利用して、
ターゲット容量Ctを測定するため、対になるトランジ
スタの電気特性の同一性が測定精度を決める一因にな
る。
【0023】
【発明が解決しようとする課題】図35に示したよう
に、NMOSトランジスタMN1,MN2がオンして、
基準容量Cref,テスト容量Ctstに蓄えられた電荷を放
電した後、PMOSトランジスタMP1,MP2,NM
OSトランジスタMN1,MN2の全てがオフのスタン
バイ状態時に、ゲートオフリーク電流の影響で、ノード
N1,N2の電位が浮き上がるため、ターゲット容量C
tの測定精度が下がる問題点があった。
【0024】また、高集積化のために、トランジスタの
ゲート長やゲート絶縁膜厚が小さくなる傾向にある。酸
化シリコン膜や酸窒化シリコン膜より形成されたゲート
絶縁膜厚が2nm近辺になると、電子や正孔がソースか
らチャネルを走行し、ドレインに達する間にゲート絶縁
膜をトンネルするゲートトンネル現象が観測されてい
る。トランジスタがオンのときは、ゲート電圧と一番電
位差が大きいソース領域からのトンネルが多く、オフの
ときは、ドレイン領域からのトンネルが多くなる。ゲー
トトンネル電流はゲート電流として観測される。ゲート
トンネル電流があると、同トンネル電流がない場合に比
べて、オン時にはドレイン電流が減少し、オフ時にはゲ
ートオフ電流が増える。したがって、ゲート絶縁膜厚を
薄くしても、オン時のドレイン電流の増加が見込めな
い。CBCM法にゲート絶縁膜厚が2nm近辺のトラン
ジスタを用いると、ゲートオフリークが大きいので、図
35と同じ現象が生じ、ターゲット容量Ctの測定精度
が低減する問題点があった。
【0025】この発明は以上の問題点を解消するために
されたもので、精度よく容量値を測定できるCBCM用
回路を有する半導体装置を得ることを目的とする。
【0026】
【課題を解決するための手段】この発明に係る請求項1
記載の半導体装置は、半導体基板に作り込まれ、CBC
M(Charge Based Capacitance Measurement)用回路を
構成する絶縁ゲート型トランジスタを有する半導体装置
であって、前記絶縁ゲート型トランジスタは、前記半導
体基板上に選択的に形成されるゲート絶縁膜と、前記ゲ
ート絶縁膜上に形成されるゲート電極と、前記半導体基
板の表面内における前記ゲート電極下の第1の導電型の
ボディー領域を挟んで形成される第2の導電型のソース
・ドレイン領域とを含み、前記ボディー領域は、前記ソ
ース・ドレイン領域の近傍領域において、非近傍領域と
同じ不純物濃度を有している。
【0027】また、請求項2の発明は、請求項1記載の
半導体装置であって、前記ソース・ドレイン領域は、不
純物濃度が1018/cm3以下のソース・ドレイン領域
を含む。
【0028】また、請求項3の発明は、請求項1記載の
半導体装置であって、前記ソース・ドレイン領域は、第
1の形成深さを有する第1の部分ソース・ドレイン領域
と、前記第1の形成深さよりも深い第2の形成深さを有
する第2の部分ソース・ドレイン領域とを含み、前記第
1及び第2の部分ソース・ドレイン領域は前記ボディー
領域との間に第1及び第2のPN接合を形成し、前記第
2のPN接合における不純物濃度が前記第1のPN接合
における不純物濃度より低く設定される。
【0029】この発明に係る請求項4記載の半導体装置
は、半導体基板に作り込まれ、CBCM用回路を構成す
る絶縁ゲート型トランジスタを有する半導体装置であっ
て、前記絶縁ゲート型トランジスタは、前記半導体基板
上に形成される所定の導電型のボトム層と、前記ボトム
層上の形成される第1の導電型のウェル領域と、前記ウ
ェル領域上に選択的に形成されるゲート絶縁膜と、前記
ゲート絶縁膜上に形成されるゲート電極と、前記ウェル
領域の表面内において、前記ゲート電極下のウェル領域
を挟んで形成される第2の導電型のソース・ドレイン領
域とを含む。
【0030】また、請求項5の発明は、請求項1記載の
半導体装置であって、前記半導体基板に作り込まれ、論
理回路を構成する第2の絶縁ゲート型トランジスタとを
さらに有し、前記絶縁ゲート型トランジスタは第2の絶
縁ゲート型トランジスタに比べ、CBCM法による容量
値測定精度が高い電気的特性を有している。
【0031】この発明に係る請求項6記載の半導体装置
は、半導体基板に作り込まれ、CBCM回路を構成する
第1の絶縁ゲート型トランジスタと論理回路を構成する
第2の絶縁ゲート型トランジスタとを有する半導体装置
であって、前記第1の絶縁ゲート型トランジスタは第2
の絶縁ゲート型トランジスタに比べ、CBCM法による
容量値測定精度が高い電気的特性を有している。
【0032】また、請求項7の発明は、請求項6記載の
半導体装置であって、前記第1の絶縁ゲート型トランジ
スタは前記第2の絶縁ゲート型トランジスタと異なる電
位の電源供給を受ける。
【0033】また、請求項8の発明は、請求項6記載の
半導体装置であって、半導体記憶装置を構成する第3の
絶縁ゲート型トランジスタをさらに有し、前記第1の絶
縁ゲート型トランジスタは前記第3の絶縁ゲート型トラ
ンジスタとトランジスタサイズが同じである。
【0034】また、請求項9の発明は、請求項6あるい
は請求項8記載の半導体装置であって、入出力回路用の
第4の絶縁ゲート型トランジスタをさらに有し、前記第
1の絶縁ゲート型トランジスタは前記第4の絶縁ゲート
型トランジスタとトランジスタサイズが同じである。
【0035】また、請求項10の発明は、請求項6ない
し請求項9のうち、いずれか1項に記載の半導体装置で
あって、前記第1の絶縁ゲート型トランジスタは前記第
2の絶縁ゲート型トランジスタに比べてゲート絶縁膜の
膜厚が厚い。
【0036】また、請求項11の発明は、請求項9記載
の半導体装置であって、前記第1の絶縁ゲート型トラン
ジスタは前記第4の絶縁ゲート型トランジスタに比べて
ゲート絶縁膜の膜厚が厚い。
【0037】また、請求項12の発明は、請求項6ない
し請求項9のうち、いずれか1項に記載の半導体装置で
あって、前記第1の絶縁ゲート型トランジスタは前記第
2の絶縁ゲート型トランジスタに比べてゲート電極のゲ
ート長が長い。
【0038】この発明に係る請求項13記載の半導体装
置は、半導体基板に作り込まれ、CBCM用回路を構成
する、第1の導電型の第1の絶縁ゲート型トランジスタ
と第2の導電型の第2の絶縁ゲート型トランジスタとテ
スト用容量とを有する半導体装置であって、前記第1の
絶縁ゲート型トランジスタは、一方電極側が第1の電源
に接続され他方電極が前記テスト用容量に接続され、充
電期間中にオン状態となり、第1の電源によって前記テ
スト用容量を充電し、前記第2の絶縁ゲート型トランジ
スタは、一方電極側は第2の電源に接続され他方電極が
前記テスト用容量に接続され、放電期間中にオン状態と
なり、第2の電源によって前記テスト用容量を放電し、
前記半導体装置は、前記充電期間及びその近傍期間にお
いてのみ前記第1の電源を前記第1の絶縁ゲート型トラ
ンジスタの一方電極に電気的に接続し、前記放電期間及
びその近傍期間においてのみ前記第2の電源を前記第2
の絶縁ゲート型トランジスタの一方電極に電気的に接続
する、電源接続切り換え部をさらに備えている。
【0039】また、請求項14の発明は、請求項13記
載の半導体装置であって、前記電源接続切り換え部は
前記第1の電源と前記第1の絶縁ゲート型トランジスタ
の一方電極との間に介挿され、制御電極に付与される第
1の制御信号によってオン,オフする第1の電源接続用
絶縁ゲート型用トランジスタと、前記第2の電源と前記
第2の絶縁ゲート型トランジスタの一方電極との間に介
挿され、制御電極に付与される第2の制御信号によって
オン,オフする第2の電源接続用絶縁ゲート型トランジ
スタとを含む。
【0040】また、請求項15の発明は、請求項14記
載の半導体装置であって、前記第1及び第2の絶縁ゲー
ト型トランジスタの他方電極である充放電端子に接続さ
れ、前記充放電端子の電位を保持するレベル保持回路を
さらに備える。
【0041】また、請求項16の発明は、請求項15記
載の半導体装置であって、前記第1及び第2の電源接続
用絶縁ゲート型トランジスタは前記第1の絶縁ゲート型
トランジスタに比べ閾値電圧の絶対値が大きく設定され
る。
【0042】また、請求項17の発明は、請求項15記
載の半導体装置であって、前記レベル保持回路はレベル
保持用絶縁ゲート型トランジスタを有し、前記レベル保
持用絶縁ゲート型トランジスタは前記第1の絶縁ゲート
型トランジスタに比べ閾値電圧の絶対値が大きく設定さ
れる。
【0043】この発明に係る請求項18記載の半導体装
置は、CBCM用回路を構成するテスト用容量と基準容
量とを有する半導体装置であって、前記テスト用容量は
前記基準容量よりも容量値が大きく、前記CBCM用回
路は、前記テスト用容量側に前記テスト用容量の少なく
とも一部の容量値をCBCM法以外の容量値測定方法に
よって測定可能な測定用パッドを設けている。
【0044】また、請求項19の発明は、請求項18記
載の半導体装置であって、前記CBCM用回路は、前記
基準容量側に前記測定用パッドと等価なダミーパッドを
設けている。
【0045】また、請求項20の発明は、請求項18あ
るいは請求項19記載の半導体装置であって、前記CB
CM用回路は、前記基準容量側に前記テスト用容量に接
続される配線パターンと少なくとも一部が等価なダミー
配線パターンを設けている。
【0046】この発明に係る請求項21記載の半導体装
置は、CBCM用回路と前記CBCM用回路の動作を制
御する制御回路とを1チップ内に内蔵している。
【0047】また、請求項22の発明は、請求項21記
載の半導体装置であって、前記CBCM回路は複数の部
分CBCM用回路を含み、前記半導体装置は、前記複数
の部分CBCM用回路それぞれの活性状態を個別制御す
るイネーブル回路をさらに備える。
【0048】この発明に係る請求項23記載の半導体装
置の検査方法は、請求項21記載の半導体装置を用いた
半導体記憶装置の検査方法であって、(a) 前記半導体装
置を用いて、半導体記憶装置を構成するメモリセルに接
続される接続配線の配線容量を測定するステップと、
(b) 前記ステップ(a) の測定結果に基づき前記接続配線
の良・不良を判定するステップと、を備えている。
【0049】また、請求項24の発明は、請求項23記
載の半導体記憶装置の検査方法であって、前記測定結果
は不良箇所を示す情報を含み、前記検査方法は、(c) 前
記測定結果及び前記ステップ(b) の判定結果に基づき、
不良が判定された接続配線を修繕するステップを、さら
に備えている。
【0050】
【発明の実施の形態】<実施の形態1>この発明の実施
の形態1によるCBCM用半導体装置は、ゲートオフリ
ーク電流が同一チップに搭載されている他のロジックト
ランジスタに比べて小さいことを特徴とする。また半導
体基板やゲート絶縁膜との界面に起因するノイズを低減
する構造を特徴とする。
【0051】以下で詳述するように、この発明の実施の
形態1によるCBCM用半導体装置は、従来の構造に比
べてゲートオフリーク電流やノイズが少ないため、ター
ゲット容量の測定精度が向上する効果を奏する。
【0052】(従来構造)図1は従来のCBCM用半導
体装置用のMOSトランジスタの断面構造を示す断面図
である。同図に示すように、シリコン基板1上にウェル
領域2が形成され、ウェル領域2上にチャネルストッパ
ー層3が形成され、チャネルストッパー層3上のウェル
領域2がSTI層15によって素子分離される。本明細
書ではSTI層15で素子分離されたチャネルストッパ
ー層3上のウェル領域2をボディー領域16として述べ
る。
【0053】ボディー領域16の表面内に選択的にソー
ス・ドレイン領域4(4′)が形成され、互いに対向す
るソース・ドレイン領域4,4′の先端部から延びてエ
クステンション領域5,5′がそれぞれ形成され、エク
ステンション領域5,5′の周辺領域にポケット領域
6,6′がそれぞれ形成される。
【0054】エクステンション領域5,5′を含むソー
ス・ドレイン領域4,4′間上にゲート絶縁膜7が形成
され、ゲート絶縁膜7上にゲート電極8が形成される。
すなわち、ゲート電極8下のボディー領域16(チャネ
ル領域)を挟んで、エクステンション領域5,5′及び
ソース・ドレイン領域4,4′が形成されることにな
る。
【0055】ゲート電極8の両側面に第1のオフセット
絶縁膜11,11′が形成され、第1のオフセット絶縁
膜11,11′の側面及びソース・ドレイン領域4,
4′の一部上に第2のオフセット絶縁膜12,12′が
形成され、第2のオフセット絶縁膜12,12′の側面
及び表面上にサイドウォール13,13′が形成され
る。また、ソース・ドレイン領域4,4′の表面にコバ
ルトシリサイド領域10,10が形成され、ゲート電極
8の上層部にコバルトシリサイド領域9が形成される。
【0056】第1のオフセット絶縁膜11(11′)の
材質は酸化シリコン膜や酸窒化シリコン膜、TEOS膜
等である。また、第2のオフセット絶縁膜12(1
2′)の材質は酸化シリコン膜や酸窒化シリコン膜、T
EOS膜等である。サイドウォール13(13′)の材
質は酸化シリコン膜、酸窒化シリコン膜、TEOS膜、
窒化シリコン膜等である。
【0057】なお、図1では、導電型を具体的に示して
いないが、ウェル領域2及びポケット領域6(6′)が
第1の導電型であり、ソース・ドレイン領域4,エクス
テンション領域5が第2の導電型であり、第1及び第2
の導電型の一方がN型、他方P型である構造に適用され
る。
【0058】ゲートオフリークの要因は、(1)ポケッ
ト領域6,エクステンション領域5間の接合リーク、
(2)ソース・ドレイン領域4(エクステンション領域
5)とボディー領域16(ウェル領域2,シリコン基板
1)間の接合リーク、(3)ドレイン−ゲート間のゲー
トトンネル電流が挙げられる。以下、これらのリークを
低減するMOSFETの構造について説明する。
【0059】(第1の態様)図2はこの発明の実施の形
態1であるCBCM用半導体装置用のMOSトランジス
タにおける第1の態様の構造を示す断面図である。図2
で示すMOSトランジスタは図33のPMOSトランジ
スタMP1,MP2及びNMOSトランジスタMN1,
MN2の少なくとも一つとして用いられる。
【0060】同図に示すように、第1の態様の構造は、
図1で示した従来構造のポケット領域6の存在を無くし
ている。すなわち、ボディー領域16は、ソース・ドレ
イン領域4(エクステンション領域5)の近傍領域にお
いて、非近傍領域と同じ不純物濃度を有していることを
特徴とする。
【0061】ポケット領域6の不純物濃度は、ゲート絶
縁膜7下のボディー領域16の表面領域であるチャネル
領域の不純物濃度よりも高いため、ポケット領域6を無
くすことによりとボディー領域16の表面領域であるチ
ャネル領域とエクステンション領域5との間の接合濃度
が低減し、接合にかかる電界強度が低減される。ポケッ
ト−エクステンション間の接合リークである、BTBT
(band to band tunnel)やTAT(trap assisted tun
nel)等は上記電界強度が低減するに伴い抑制され、そ
の結果、リーク電流が低減する効果を奏する。
【0062】(第2の態様)図3はこの発明の実施の形
態1であるCBCM用半導体装置用のMOSトランジス
タにおける第2の態様の構造を示す断面図である。同図
に示すように、第2の態様は単一領域でソース・ドレイ
ン領域14を形成している。すなわち、第1の態様のよ
うにエクステンション領域5を設けていないことを特徴
とする。
【0063】図3で示す第2の態様の構造は、ソース・
ドレイン領域14は、NMOSFETに対してはN
-層、PMOSFETに対してはP-層として一領域で形
成する。
【0064】ソース・ドレイン領域14となるN-層、
-層は、図2で示した第1の態様のエクステンション
領域5よりも不純物濃度が薄い層であり、1018/cm
3以下の不純物濃度が望ましい。
【0065】不純物濃度の大小関係は、ソース・ドレイ
ン領域14がN型,P型のいずれの場合においても、
(ソース・ドレイン領域14)<(エクステンション領
域5の)<(ソース・ドレイン領域4とエクステンショ
ン領域5とが重複する領域の不純物濃度;1020/cm
3程度)となる。
【0066】ソース・ドレイン領域14の不純物濃度を
低く抑えることにより、ソース・ドレイン領域14とボ
ディー領域16間の空乏層幅が伸びるので、接合電界が
緩和する。接合電界が緩和すると、TAT(trap-assis
ted-tunnel)に起因するリーク電流を低減する効果を奏
する。
【0067】なお、図3に示すように、ソース・ドレイ
ン領域14の表面にコバルトシリサイド領域を設けない
ことにより、ソース・ドレイン領域14を流れるリーク
電流の低減化を図る効果も有する。
【0068】(第3の態様)図4はこの発明の実施の形
態1であるCBCM用半導体装置用のMOSトランジス
タにおける第3の態様の構造を示す断面図である。
【0069】同図に示すように、第3の態様の構造は、
第1の部分ソース・ドレイン領域21及び第2の部分ソ
ース・ドレイン領域22からなる2重拡散によりソース
・ドレイン領域を形成している。第1,第2の部分ソー
ス・ドレイン領域21,22は、NMOSFETに対し
ては第1,第2のN-領域となり、PMOSFETに対
しては第1,第2のP-領域となる。
【0070】ただし、第1の部分ソース・ドレイン領域
21は図3で示した第2の態様のソース・ドレイン領域
14と同じように形成され、第2の部分ソース・ドレイ
ン領域22は第1の部分ソース・ドレイン領域21の形
成時より注入エネルギーを高くして不純物イオンを注入
することにより、第2の部分ソース・ドレイン領域22
の形成深さを第1の部分ソース・ドレイン領域21より
深くチャネルストッパー層3領域に近くまで形成してい
る。
【0071】図5は図4のA−A断面における不純物濃
度分布を示す説明図である。図5の例ではNMOSトラ
ンジスタの場合を例に挙げている。すなわち、第1,第
2の部分ソース・ドレイン領域21,22はN型、ウェ
ル領域2(ボディー領域16)及びシリコン基板1はP
型である。また第1のN型不純物濃度CN1は第3の態
様の第1の部分ソース・ドレイン領域21(=第2の態
様のソース・ドレイン領域14)の不純物濃度を示し、
第2のN型不純物濃度CN2は本態様の第2の部分ソー
ス・ドレイン領域22の不純物濃度を示している。な
お、P型不純物濃度CPは、シリコン基板1、ウェル領
域2、チャネルストッパー層3及びボディー領域16に
おけるP型不純物濃度である。
【0072】同図に示すように、ソース・ドレイン領域
14のみでソース・ドレイン領域を形成する第2の態様
における場合(図3の構造)の接合JC1に比べて、第
2の部分ソース・ドレイン領域22を形成する第3の態
様における場合(図4の構造)の接合JC2の接合濃度
が低くなっている。それゆえ、ソース・ドレイン領域と
基板間に逆バイアスが印加されたときには、接合JC2
のまわりの空乏層幅が接合JC1のまわりよりも拡が
り、接合付近の電界強度も低減される。接合電界が低減
すると、TAT(trap-assisted-tunnel)に起因するリ
ーク電流が低減する効果を奏する。
【0073】(第4の態様)図6はこの発明の実施の形
態1であるCBCM用半導体装置用のMOSトランジス
タにおける第4の態様の構造を示す断面図である。同図
に示すように、ソース・ドレイン領域14,14′間の
活性領域の表面にポケット領域6,6′を介してカウン
タドープ領域23が形成されている。また、ソース・ド
レイン領域14,14′間のポケット領域6及びカウン
タドープ領域23の下層にパンチスルーストッパー領域
24が設けられる。他の構造は図2で示した第1の態様
と同様である。
【0074】なお、上記構造において、NMOSトラン
ジスタの場合、カウンタドープ領域23はN型、ポケッ
ト領域6はP型、パンチスルーストッパー領域24はP
型、チャネルストッパー層3はP型となる。PMOSト
ランジスタの場合、導電型はその逆となる。
【0075】図6で示す第4の態様の構造は、CBCM
用のMOSFETの少なくとも一つが、埋め込みチャネ
ル型である。埋め込みチャネル型のトランジスタの利点
は、ノイズの影響(特にフリッカノイズ)が少ないこと
である。CBCMのトランジスタに流れる電流は、0.
1nA〜0.1mAの範囲の微小電流であるので、ノイ
ズの影響は小さい方が望ましい。
【0076】また、ポケット領域6はあってもなくても
よいが、ポケット領域6とカウンタドープ領域23との
間のリーク電流を低減するためには、無いほうが望まし
い。
【0077】(第5の態様)図7はこの発明の実施の形
態1であるCBCM用半導体装置用のMOSトランジス
タにおける第5の態様の構造を示す断面図である。
【0078】同図に示すように、シリコン基板1上にボ
トムN層17を形成する。そして、NMOS領域45に
おいて、ボトムN層17上にPウェル領域2p、チャネ
ルストッパー層3pを形成し、チャネルストッパー層3
p上に図1で示した構造と同様にNMOSトランジスタ
を形成する。一方、PMOS領域46において、ボトム
N層17上にNウェル領域2n,N型チャネルストッパ
ー層3nを形成し、N型チャネルストッパー層3n上に
図1で示した構造と同様なPMOSトランジスタを形成
する。
【0079】図7で示す第5の態様の構造は、CBCM
用のトランジスタの活性領域のPウェル領域2p,Nウ
ェル領域2nの下にボトムN層17を形成し、ボトムN
層17によって正の(例えば、Pウェル領域2pとのP
N接合に逆バイアスが生じる程度に)電位固定すること
を特徴とする。また、Nウェル領域2nの電位をボトム
N層17を介して行うことを特徴とする。この場合、ボ
トムN層17には電源電位Vddが付与される。
【0080】ボトムN層17を形成しない構造に比べ
て、ボトムN層17によってシリコン基板1からのノイ
ズをシールドする効果を奏する。それゆえ、トランジス
タを流れる微小な電流(0.1nA〜1mA)を測定す
る場合に、ノイズが低減されるため、精度よく容量値を
測定できる効果を奏する。また、Nウェル領域2nの電
位をボトムN層17からとるので、ウエハ表面にNウェ
ル領域2nの電位を固定するためのコンタクト領域を設
ける必要がなく、その分だけ占有面積を低減できる効果
を奏する。また、図7のMOSトランジスタ構造は、図
1のMOSトランジスタ構造を用いたが、この構造に限
定されない。図2〜図6で示した第2〜第4のMOSト
ランジスタ構造に第5の態様のボトムN層17を配設し
てもよい。
【0081】また、Nウェル領域2nはボトムN層17
を介して電位固定されてもよく、Nウェル領域2nの電
位を固定するためのコンタクトを設け、そのコンタクト
から電位固定されていてもよい。
【0082】(第6の態様)図8はこの発明の実施の形
態1であるCBCM用半導体装置用のMOSトランジス
タにおける第6の態様の構造を示す断面図である。同図
に示すように、PMOS領域46のみにボトムN層17
aを設けており、NMOS領域45においてはシリコン
基板1上に直接Pウェル領域2pを形成している。他の
構造は図7で示した第5の態様と同様である。
【0083】図8で示す第6の態様の構造は、CBCM
用のトランジスタの活性領域なるNウェル領域2nのみ
の下方にボトムN層17aを形成し、ボトムN層17a
によって正に電位固定することを特徴としている。第6
の態様の構造はボトムN層17aを形成しない構造に比
べて、シリコン基板1からのノイズをシールドする効果
を奏する。それゆえ、トランジスタを流れる微小電流
(0.1nA〜0.1mA)を測定する場合に、ノイズ
が低減されるため、精度よく容量値を測定できる効果を
奏する。
【0084】また、第6の態様の場合の、Pウェル領域
2pの電位は、シリコン基板(p型基板)1を介して電
位固定をしても、しなくてもよい。また、Nウェル領域
2nの電位はボトムN層17aを介して電位固定をして
も、しなくてもよい。電位固定した場合は、シリコン基
板1の表面にウエルを電位固定するためのコンタクトを
配設しなくても済むので、占有面積がその分低減できる
効果を奏する。
【0085】(第7の態様)図9はこの発明の実施の形
態1であるCBCM用半導体装置用のMOSトランジス
タにおける第7の態様の構造を示す断面図である。同図
に示すように、NMOS領域45のみにボトムN層17
bを設けており、PMOS領域46においてはシリコン
基板1上にNウェル領域2nを形成している。他の構造
は図7で示した第5の態様と同様である。
【0086】図9で示す第7の態様の構造は、CBCM
用のトランジスタの活性領域なるPウェル領域2pのみ
の下方にボトムN層17bを形成し、ボトムN層17b
によってPウェル領域2pとのPN接合が逆バイアスと
なるように電位固定することを特徴としている。第7の
態様の構造はボトムN層17bを形成しない構造に比べ
て、シリコン基板1からのノイズをシールドする効果を
奏するため、第6の態様と同様に精度よく容量値を測定
できる効果を奏する。
【0087】なお、第5〜第7の態様においてボトムN
層17,17a,17bに置き換えてボトムP層を形成
する構成も勿論可能である。
【0088】(第8の態様)実施の形態1の第8の態様
は、CBCMトランジスタのゲートトンネルリーク電流
を低減することを目的にしている。ゲート絶縁膜厚2n
m以下になると、直接トンネル電流が顕著になる。この
ゲートトンネルリーク電流は、CBCMの測定精度を低
減させるので望ましくない。したがって、種々の論理ゲ
ートからなる論理回路を構成するロジックトランジスタ
に比べて、ゲート絶縁膜厚の大きなトランジスタをCB
CM用に用いた方が望ましい。一例として、入出力用の
I/Oトランジスタのゲート絶縁膜厚は、ロジックトラ
ンジスタのゲート絶縁膜厚よりも厚いので、CBCM用
のI/Oトランジスタとして用いることが考えられる。
【0089】I/Oトランジスタとロジックトランジス
タとメモリセルトランジスタ(SRAM,DRAM,fl
ash memory)の3種類のトランジスタを同一チップ上に
形成した半導体装置の場合、各トランジスタのゲート絶
縁膜厚をそれぞれ、tox(I/O)、tox(Logic)、tox
(M/C)とすると、{tox(Logic)<tox(I/O)
<tox(M/C)}あるいは{tox(Logic)≦tox(M/
C)<tox(I/O)}の関係に設計される場合があ
る。上記のように3種類のゲート絶縁膜厚があるので、
トリプルオキサイドと呼ばれている。
【0090】図10は第8の態様の一例を模式的に示す
説明図である。同図に示すように、ロジックトランジス
タ81、I/Oトランジスタ82、メモリセルトランジ
スタ83及びCBCM用トランジスタ84によってトリ
プルオキサイド半導体装置80を形成する場合、CBC
M用トランジスタ84として、tox(I/O)やtox(M
/C)の膜厚をもつトランジスタ(I/Oトランジスタ
あるいはメモリセルトランジスタと同等のゲート絶縁膜
を有するトランジスタ)を用いることにより、CBCM
の測定精度の向上が期待できる。
【0091】(第9の態様)実施の形態1の第9の態様
は、CBCMトランジスタのミスマッチを低減すること
を目的にしている。ミスマッチの原因の一つは、転写工
程や加工工程等のプロセス工程時に、ゲート長の仕上が
りがばらつくことである。トランジスタの電気的特性の
ばらつきは、ゲート長のばらつきのゲート長に対する割
合が大きいほど増加する。それゆえ、CBCM用のトラ
ンジスタのゲート長はロジックトランジスタのゲート長
よりも長い方が望ましい。一例としてI/Oトランジス
タをCBCM用として用いることが考えられる。
【0092】また、閾値電圧の絶対値が大きい方が、ば
らつきの割合も低減するので、CBCM用のトランジス
タの閾値電圧は、ロジックトランジスタの閾値電圧より
高い方が望ましい。
【0093】(第10の態様)図11は実施の形態1の
第10の態様を示す説明図である。同図に示すように、
大容量測定用CBCM用回路93は内部電源電圧Int
Vddより高い高電源電圧HVddを動作電源として受
け、小容量測定用CBCM用回路94は内部電源電圧I
ntVddより低い低電源電圧LVddを動作電源とし
て受けている。
【0094】内部電源電圧IntVddは、外部電源入
力部85及び外部Gnd入力部86から電源電位Vdd
及び接地電位Gndを受けるI/O回路87から出力さ
れる。高電源電圧HVddは内部電源電圧IntVdd
を昇圧する昇圧回路91から出力され、低電源電圧LV
ddは内部電源電圧IntVddを降圧する降圧回路9
2から出力される。
【0095】ROM88、論理回路89は内部電源電圧
IntVddを動作電源として動作し、読み書き可能メ
モリ90は内部電源電圧IntVdd及び高電源電圧H
Vddを動作電源として動作する。読み書き可能メモリ
90としてはSRAM、DRAM、フラッシュメモリ、
FeRAM(Ferroelectric RAM)、MRAM(magn
etic RAM)等が考えられる。
【0096】このように、実施の形態1の第10の態様
における大容量測定用CBCM用回路93は高電源電圧
HVddを動作電源としてCBCM法による容量測定を
行うことにより大容量の容量値が測定でき、小容量測定
用CBCM用回路94は低電源電圧LVddをを動作電
源としてCBCM法による容量測定を行うことによりリ
ーク電流を効果的に抑制し精度の高い容量測定が可能と
なる。なお、ここで大容量とは、例えば、100pF以
上を意味する。
【0097】<実施の形態2>この発明の実施の形態2
は、CBCM用トランジスタのソースに、ソース電圧切
り換え部を接続することを特徴とする。ソース切り換え
部でソース電位を調節することにより、スタンバイ時の
保持電流を低減できる利点を奏する。
【0098】(第1の態様)図12はこの発明の実施の
形態2であるCBCM用半導体装置の1の態様の構成を
示す断面図である。
【0099】同図に示すように、第1の態様は、CBC
MTEG(Test Element Group)25の各NMOSトラ
ンジスタのソースに、電源接続切り換え部であるソース
電圧切り換え部31〜34が配設されている半導体装置
を示している。
【0100】ソース電圧切り換え部31は、PMOSト
ランジスタMP1のソース電圧を、ソース電圧切り換え
部32は、NMOSトランジスタMN1のソース電圧
を、ソース電圧切り換え部33は、PMOSトランジス
タMP2のソース電圧を、ソース電圧切り換え部34
は、NMOSトランジスタMN2のソース電圧を切り換
え制御する。クロックφ1はソース電圧切り換え部3
1,33を制御し、クロックφ2はソース電圧切り換え
部32,34を制御する。クロックφ1,φ2はタイミ
ングが同一でも、異なっていてもよい。
【0101】ソース電圧切り換え部31〜34を設ける
ことにより、CBCM回路がスタンバイ状態にある期間
(PMOSトランジスタMP1及びMP2、NMOSト
ランジスタMN1及びMN2が全てオフすべき期間)中
にサブスレッショルド電流を低減する効果とCBCMに
よる測定精度向上の効果が期待される。
【0102】図13は図12のソース電圧切り換え部3
1〜34を具体的に示した第1の態様の構成を示す回路
図である。同図に示すように、ソース電圧切り換え部3
1〜34として電源接続用MOSトランジスタである、
PMOSトランジスタMP3、NMOSトランジスタM
N3、PMOSトランジスタMP4、NMOSトランジ
スタMN4を設けている。
【0103】PMOSトランジスタMP3はソースが電
源電位Vddを受け、ドレインがPMOSトランジスタ
MP1のドレインに接続され、ゲートにクロックφ1を
受ける。PMOSトランジスタMP4はソースが電源電
位Vddを受け、ドレインがPMOSトランジスタMP
2のドレインに接続され、ゲートにクロックφ1を受け
る。
【0104】NMOSトランジスタMN3はソースが接
地され、ドレインがNMOSトランジスタMN1のドレ
インに接続され、ゲートにクロックφ2を受ける。NM
OSトランジスタMN4はソースが接地され、ドレイン
がNMOSトランジスタMN2のドレインに接続され、
ゲートにクロックφ2を受ける。
【0105】図14は図13で示した実施の形態2の第
1の態様の動作を示すタイミング図である。図14では
クロックφ1、φ2が同一クロックである場合を例に、
時刻t0〜t5における動作を説明する。
【0106】時刻t0〜t1の間は、トランジスタPM
OSトランジスタMP1,MP2,NMOSトランジス
タMN1,MN2が全てオフである。この時刻の間にφ
1,φ2は、“H”(=電源電位Vdd)から“L”
(=接地電位Vss)に転じ、PMOSトランジスタM
P3,MP4がオン、NMOSトランジスタMN3,M
N4がオフになる。
【0107】PMOSトランジスタMP3,MP4がオ
ンになるため、CBCMTEG25を構成するPMOS
トランジスタMP1,MP2のソース電圧は電源電位V
ddに切り換えられる。
【0108】時刻t1〜t2の間は、PMOSゲート電
位Gpが“H”から“L”へ転じ、PMOSトランジス
タMP1,MP2が共にオンになる。また、NMOSゲ
ート電位Gnとクロックφ1,φ2は“L”のままであ
るので、基準容量Cref(=Cm)とテスト容量Ctst
(=Ct+Cm)へ電流I1,I2により充電が行われ
る。
【0109】その結果、ノードN1,N2は電源電位V
ddと同電位になる。時刻t2になる前に、PMOSゲ
ート電位Gpは“L”から“H”になり、PMOSトラ
ンジスタMP1,MP2がオフになる。
【0110】時刻t2〜t3の間は、CBCMTEG2
5を構成するPMOSトランジスタMP1,MP2,N
MOSトランジスタMN1,MN2がともにオフであ
る。このとき、クロックφ1,φ2は、“L”から
“H”に転じ、PMOSトランジスタMP3,MP4は
オフ、NMOSトランジスタMN3,MN4はオンにな
る。しかしながら、NMOSトランジスタMN1,MN
2がオフであるので、この時間帯で、基準容量Crefと
テスト容量Ctstに蓄えられた電荷が放電されることは
ない。
【0111】時刻t3〜t4の間は、NMOSゲート電
位Gnがまず“L”から“H”に立ち上がる。このと
き、NMOSトランジスタMN1,MN2がオンにな
る。この間、クロックφ1,φ2は“H”であるので、
NMOSトランジスタMN3,NMOSトランジスタM
N4はオンのままである。また、PMOSゲート電位G
pは“H”のままであるので、PMOSトランジスタM
P1,MP2はオフのままである。したがって、基準容
量Crefとテスト容量Ctstに蓄えられた電荷が放電さ
れ、ノードN1,N2の電位は接地電位Vssになる。
放電完了後、NMOSゲート電位Gnは“H”から
“L”へ変化し、NMOSトランジスタMN1,MN2
がオフになる。
【0112】時刻t4〜t5の間は、クロックφ1,φ
2が“H”から“L”に変化し、NMOSトランジスタ
MN3,MN4がオフ、PMOSトランジスタMP3,
MP4がオンになる。この間、PMOSゲート電位Gp
は“H”、NMOSゲート電位Gnは“L”のままであ
るので、NMOSトランジスタMN1,MN2,PMO
SトランジスタMP1,MP2はオフのままである。
【0113】このように、PMOSトランジスタMP3
及びMP4のオン,オフ切り換え動作によって、PMO
SトランジスタMP1及びMP2のソース電位が電源電
位Vddに設定されるのは充電期間及びその近傍期間の
みで、他の期間はフローティング状態に設定され、NM
OSトランジスタMN3及びMN4のオン,オフ切り換
え動作によって、NMOSトランジスタMN1及びMN
2のソース電位は接地電位Vssに設定されるのは放電
期間及びその近傍期間のみで、他の期間はフローティン
グ状態に設定されることにより、スタンバイ状態時の保
持電流を低減できる効果を奏する。また、ソース電圧切
り換え部31〜34はそれぞれ1個のMOSトランジス
タを設けるという比較的簡単な構成で実現できる。
【0114】(第2の態様)図15は実施の形態2の第
2の態様を示す回路図である。同図に示すように、M
(≧2)個のCBCMTEG25−1〜25−Mが存在
する場合に、ソース電圧切り換え部であるPMOSトラ
ンジスタMP5,MP6及びNMOSトランジスタMN
5,MN6をNMOS側とPMOS側でそれぞれ共通化
している。
【0115】すなわち、PMOSトランジスタMP5は
ソースが電源電位Vddを受け、ゲートにクロックφ1
を受ける。PMOSトランジスタMP6はソースが電源
電位Vddを受け、ゲートにクロックφ1を受ける。そ
して、PMOSトランジスタMP5,MP6ドレインが
CBCMTEG25−1〜25−Mそれぞれ内のPMO
SトランジスタMP1のソース(電流I11〜Im1が
流れる),及びMP2のソース(電流I12〜Im2が
流れる)に接続される。
【0116】NMOSトランジスタMN5はソースが接
地され、ゲートにクロックφ2を受ける。NMOSトラ
ンジスタMN6はソースが接地され、ゲートにクロック
φ2を受ける。そして、NMOSトランジスタMN5,
MN6のドレインがCBCMTEG25−1〜25−M
それぞれ内のNMOSトランジスタMN1,MN2のソ
ースに接続される。
【0117】このように第2の態様は、複数のCBCM
TEG25に対し、ソース電圧切り換え部の共通化を図
ることにより、ソース電圧切り換え部に用いるトランジ
スタの数が低減化が図れるため、占有面積低減の効果を
奏する。なお、図15の構成は一例であり、ソース電圧
切り換え部を複数のCBCMTEGで共通化している回
路であれば、他の回路でもよい。
【0118】(第3の態様)図16はこの発明の実施の
形態2の第3の態様である半導体装置の構成を示す回路
図である。同図に示すように、レベルホルダ回路35を
ノードN1に接続し、レベルホルダ回路36をノードN
2(充放電端子)に接続している。なお、レベルホルダ
回路35,36はそれぞれ電源電位Vdd及び接地電位
Vssが付与される。
【0119】レベルホルダー回路35,36の役割は、
CBCM回路がスタンバイ時(NMOSトランジスタM
N1,NMOSトランジスタMN2,PMOSトランジ
スタMP1,PMOSトランジスタMP2が全てオフ
時)に、ノードN1,N2の電位を保持し、サブスレッ
ショルド電流に起因して、ノードN1,N2の電位が変
動することを抑制する働きをする。
【0120】測定時にPMOSゲート電位GpとNMO
Sゲート電位Gnの周波数を100kHz〜数MHz程
度に設定する場合、トランジスタの追随性は、閾値電圧
の絶対値が低い方がよいが、レベル保持時にサブスレッ
ショルド電流は大きくなる問題がある。この問題を解決
するのが、第3の態様である。
【0121】図17は図16で示した半導体装置のレベ
ルホルダ回路を具体化した構成を示す回路図である。
【0122】同図に示すように、レベルホルダ回路35
はPMOSトランジスタQ11,NMOSトランジスタ
Q21からなる第1のインバータとPMOSトランジス
タQ12,NMOSトランジスタQ22からなる第2の
インバータとを交叉接続することにより構成され、PM
OSトランジスタQ11,Q12のソースに電源電位V
ddを受け、NMOSトランジスタQ21,Q22のソ
ースが接地される。そして、PMOSトランジスタQ1
1,NMOSトランジスタQ21のドレイン間のノード
N35がノードN1に接続される。
【0123】同様に、レベルホルダ回路36はPMOS
トランジスタQ13,NMOSトランジスタQ23から
なる第1のインバータとPMOSトランジスタQ14,
NMOSトランジスタQ24からなる第2のインバータ
とを交叉接続することにより構成され、PMOSトラン
ジスタQ13,Q14のソースに電源電位Vddを受
け、NMOSトランジスタQ23,Q24のソースが接
地される。そして、PMOSトランジスタQ13,NM
OSトランジスタQ23のドレイン間のノードN36が
ノードN2に接続される。
【0124】また、ソース電圧切り換え部31〜34と
して、図13で示した第2の態様と同様に、PMOSト
ランジスタMP3、NMOSトランジスタMN3、PM
OSトランジスタMP4及びNMOSトランジスタMN
4を用いている。
【0125】図17に示すように、第1及び第2のイン
バータによるインバータラッチ(フリップフロップ)で
構成されるレベルホルダー回路35,36を第2の態様
に組み合わせた構成となっている。電源(電源電位Vd
d,接地電位Vss)に直列に接続されたNMOSトラ
ンジスタMN3,NMOSトランジスタMN4,PMO
SトランジスタMP3,PMOSトランジスタMP4
は、スイッチの役割をする。
【0126】以下、図17で示す回路の動作を説明す
る。なお、PMOSゲート電位Gp、NMOSゲート電
位Gn及びクロックφ1,φ2のタイミングは図14で
示す第1の態様と同様である。
【0127】まず、クロックφ1(及びφ2)を“L”
にして、PMOSトランジスタMP3,PMOSトラン
ジスタMP4をオンにし、それに同期させて、PMOS
ゲート電位Gpを“L”にする。直列のPMOSがとも
にオンになるので、基準容量Cref,テスト容量Ctstに
電流が充電され、ノードN1,N2の電位はともに電源
電位Vddになる。つぎに、クロックφ1が“H”にな
り、電源を切る。つぎに、PMOSゲート電位Gpも
“H”にする。クロックφ1が“H”になるまで間、N
MOSゲート電位Gnは“L”,クロックφ2も“L”
であるので、NMOSトランジスタMN1〜MN4はオ
フである。
【0128】ここで、NMOSトランジスタMN1,M
N2,PMOSトランジスタMP1,MP2のトランジ
スタの閾値電圧の絶対値に比べて、NMOSトランジス
タMN3,MN4,PMOSトランジスタMP3,MP
4のトランジスタの閾値電圧の絶対値をサブスレッショ
ルド電流が無視できるほど高く設定しておけば、すべて
のトランジスタがオフの状態であるスタンバイ状態(レ
ベル保持期間)に、この回路に流れるサブスレッショル
ド電流は無視できるほど小さくなる。
【0129】また、レベルホルダ回路35,36を構成
するPMOSトランジスタQ11〜Q14及びNMOS
トランジスタQ21〜Q24の閾値電圧の絶対値をNM
OSトランジスタMN1,MN2,PMOSトランジス
タMP1,MP2のトランジスタの閾値電圧より大きく
設定しておくことにより、レベル保持期間中にレベルホ
ルダ回路35,36に流れるサブスレッショルド電流を
抑制することができる。
【0130】また、レベルホルダー回路35,36は、
レベルを“H”あるいは“L”に保持するだけなので、
最小寸法のトランジスタ(ロジックトランジスタ)が使
えて小型になる。
【0131】つぎにクロックφ2を“L”から“H”に
し、NMOSトランジスタMN3,MN4をオンして、
NMOSトランジスタMN1,MN2のソースに電源
(接地電位Vss)を接続する。つぎに、NMOSゲー
ト電位Gnを“L”から“H”にしてNMOSトランジ
スタMN1,MN2をオンすると、ノードN1,N2の
電位は、テスト容量Ctst,基準容量Crefに蓄えられた
電荷が放電して接地電位Vssになる。
【0132】つぎに、クロックφ2を“L”にして、N
MOSトランジスタMN3,MN4をオフにしNMOS
トランジスタMN1,NMOSトランジスタMN2の電
源を切る。つぎに、NMOSゲート電位Gnを“H”か
ら“L”にして、NMOSトランジスタMN1,MN2
をオフにして、スタンバイ状態になる。クロックφ2が
“L”なるまでの間、クロックφ1は“H”のまま、P
MOSゲート電位Gpも“H”のままであり、PMOS
トランジスタMP1〜MP4はオフのままである。
【0133】上記のように、ソース電圧切り換え部を構
成するMOSトランジスタMP3,MP4,MN3,M
N4の閾値電圧の絶対値がCBCM回路を構成するトラ
ンジスタの閾値電圧の絶対値よりも大きくすることで、
レベルホルダ回路35、36によるレベル保持期間中の
サブスレッショルド電流を低減でき、消費電力を低減で
きる効果を奏する。
【0134】また、測定周波数が高くなった場合の追随
性をよくするためには、ソース電圧切り換え部31〜3
4のトランジスタのゲート幅をCBCM回路を構成する
トランジスタのゲート幅よりも大きくすればよい。
【0135】図17の構成の場合、PMOSトランジス
タMN3,MN4のゲート幅は、NMOSトランジスタ
MN1,MN2のゲート幅よりも大きく、PMOSトラ
ンジスタMP3,PMOSトランジスタMP4のゲート
幅は、PMOSトランジスタMP1,PMOSトランジ
スタMP2のゲート幅よりも大きくすればよい。
【0136】なお、図12,図13,図15〜図17に
おいて、ノードN3(N3′,N3m),N4(N
4′,N4m)共通に電源電位Vddが付与される構成
を示しているが、各ノードN3,N4毎に別々の電源電
位Vdd用端子を設けるように構成してもよい。
【0137】<実施の形態3>この発明の実施の形態3
による半導体装置は、同一配線がCBCM回路とLCR
メータ測定用パッドと接続していることを特徴とする。
【0138】実施の形態3による半導体装置によれば、
同一配線の容量をCBCMとLCRメータの両方で測定
できるので、プロセス起因のばらつきを排除して、両者
の相関を取ることができる。
【0139】従来、レイアウト上で同じ容量になるよう
に、2つの配線パターンを準備し、それぞれ独立にCB
CM用回路とLCRメータ用のパッドに接続していた。
レイアウト上では同じ配線容量でも、ウエハプロセス完
了後の仕上がりの配線構造はプロセス起因のばらつきの
ため、若干、配線容量が異なる場合が多い。それゆえ、
CBCMとLCRメータでレイアウト上では同じ配線容
量の配線構造を測定しても値が異なる場合があり、この
差がプロセス起因であるのか、測定方法の差によるもの
であるのか、識別することが困難であった。
【0140】実施の形態3による半導体装置は、同じ配
線構造をCBCMとLCRメータで測定できるので、両
者の測定を比較する上で、プロセス起因によるばらつき
を排除でき、測定方法に起因する誤差を精度よく評価で
きる効果を奏する。
【0141】(第1の態様)図18は、この発明の実施
の形態3の半導体装置である配線容量測定回路の第1の
態様を模式的に示す説明図である。同図に示すように、
電位Vhと電位Vlowを受けるパット57,58はL
CRメータ用のパッドであり、電位NW、基準電位Re
f,PMOSゲート電位Gp,テスト電位Tst,電位
Gnd、NMOSゲート電位Gnを受けるパッド51〜
56はCBCM回路部26のパッドである。
【0142】第1の態様におけるCBCM回路部26
は、ノードN2から配線容量パターン27までのパター
ン寸法s1と同じパターン寸法s1のダミー配線容量パ
ターン37aをノードN1に設けることにより、配線容
量パターン27以外の容量を測定対象から除外して容量
値の測定精度の向上を図っている。他の構成は図33で
示した構成と同様である。
【0143】図19は図18の各容量の接続関係の等価
回路を示す回路図である。また、図20は図18のB−
B断面を示す説明図である。配線容量パターン27は、
部分配線容量パターン27a及び27bによって、上面
からみて櫛形の構造をしている。櫛形の配線構造を図1
8のB−Bの断面で切ると、図20のように部分配線容
量パターン27a,27bが交互に切り出される。櫛形
レイアウト27a,27bの下層には、プレート(ある
いは、メッシュ状)の下層配線28が配設してあり、上
層には配線がない。また、図20では図示省略されてい
るが、配線間は絶縁体で覆われている。この構造は、ラ
イン アンド スペース("line and space")の配線容
量を測定することができる。
【0144】図18に戻って、部分配線容量パターン2
7a,27bによる櫛形配線と下層配線28の容量をC
lg1、LCRメータ用のパッド57及び58と下層配
線28との容量をそれぞれChg及びClg2、CBC
M回路部26部のPMOSトランジスタMP2とNMO
SトランジスタMN2のドレインまわりの容量をCcbc
m、LCRメータ用パッド57,58を介して測定した
ときの配線容量をChl2とすると、図19で示す等価
回路図のように各容量が接続されることになる。
【0145】すなわち、容量Chg及び容量Clg2の
他方電極端Vgからみて、容量Clg1と容量Clg2
と並列関係であり、その総和であるClg=Clg1+
Clg2が成立する。また、LCRメータ用パット57
見て、容量Chl2、容量Chg及び容量Ccbcmは並列
であり、容量Chgと容量Clgは直列である。なお、
図19に示すように、容量Ccbcmは容量Cpdb(PMO
SトランジスタMP2のドレイン−基板間容量)、容量
Cpgd(PMOSトランジスタMP2のゲート−ドレイ
ン間容量)、容量Cndb(NMOSトランジスタMN2
のドレイン−基板間容量)、及び容量Cngd(NMOS
トランジスタMN2のゲート−ドレイン間容量)の和と
なる。
【0146】したがって、CBCM法で測定される配線
容量Chl1と上述した容量との間には次の(3)式の関
係が成り立つ。
【0147】
【数3】
【0148】また、この(3)式では、下層配線28(他
方電極端Vg)はフローティングであることを想定して
いる。なお、図20において、下層配線28を電位固定
してもよい。
【0149】図21は他の配線構造を示す説明図であ
り、図20同様、図18のB−B断面を示している。同
図に示すように、下層配線28に加え、部分配線容量パ
ターン27a,27bの上層に上層配線29を形成して
いる。このような上下層の電極プレート(あるいは、メ
ッシュ状の配線)を配線してもよい。
【0150】(第2の態様)図22は実施の形態3の第
2の態様を示す説明図である。図22で示す第2の態様
では部分配線容量パターン27aのパターン寸法s1
に、部分配線容量パターン27aからLCRメータ用パ
ット57までのパターン寸法s3に加えた寸法(s1+
s3)のダミー配線容量パターン37b及びLCRメー
タ用パット57と等価なダミーパット59を設けるとに
より、配線容量パターン27以外の容量を測定対象から
除外して容量値の測定精度のさらなる向上を図ってい
る。
【0151】(第3の態様)図23は実施の形態3の第
3の態様を示す説明図である。図23で示す第3の態様
ではパターン寸法(s1+s3)のダミー配線容量パタ
ーン37b及びダミーパット59に加え、部分配線容量
パターン27bからLCRメータ用パット58までのパ
ターン寸法s3のダミー配線容量パターン38a及びL
CRメータ用パット58と等価なダミーパット60を設
けるとにより、配線容量パターン27以外の容量を測定
対象から除外して容量値の測定精度のより一層の向上を
図っている。
【0152】(第4の態様)図24は実施の形態3の第
4の態様を示す説明図である。図24で示す第4の態様
では、配線容量パターン27aの部分サイズ(パターン
寸法s2×s4)を含むパターン寸法s1〜s4が部分
配線容量パターン27aと共通のダミー配線容量パター
ン37cを設けるとともに、部分配線容量パターン27
bの部分サイズ(パターン寸法s2×s5)を含むパタ
ーン寸法s2,s2,s5が部分配線容量パターン27
bと共通のダミー配線容量パターン38bを設けること
により、配線容量パターン27以外の容量を測定対象か
ら除外して、第3の態様以上に、容量値の測定精度のよ
り一層の向上を図っている。
【0153】(第5の態様)図25は実施の形態3の第
5の態様を示す説明図である。図25で示す第5の態様
では、第4の態様に加え、部分配線容量パターン27b
と実質等価なダミー配線容量パターン38cを設けるこ
とにより、第4の態様以上に、容量値の測定精度のより
一層の向上を図っている。
【0154】(第6の態様)図26は実施の形態3の第
6の態様である寄生容量測定回路を示す説明図である。
第6の態様の寄生容量測定回路はLCRメータ用パット
61まわりの寄生容量を測定する回路である。
【0155】図26で示す第6の態様ではノードN2〜
LCRメータ用パット61間のパターン寸法s1と同じ
寸法のダミー配線容量パターン40aを設けるとによ
り、LCRメータ用パット61の寄生容量以外の容量を
測定対象から除外して容量値の測定精度のさらなる向上
を図っている。
【0156】(第7の態様)図27は実施の形態3の第
7の態様である寄生容量測定回路を示す説明図である。
第7の態様の寄生容量測定回路はLCRメータ用パット
61まわりの寄生容量を測定する回路である。
【0157】図27で示す第7の態様ではノードN2〜
LCRメータ用パット61間の部分配線容量パターン3
9のパターン寸法(s1+s3)のうち、パターン寸法
s1のダミー配線容量パターン40aを設けるとによ
り、LCRメータ用パット61の寄生容量以外の容量の
一部を測定対象から除外して容量値の測定精度の向上を
図っている。なお、LCRメータ用パット62にパター
ン寸法(s1+s3)の部分配線容量パターン39bが
形成されている。
【0158】(第8の態様)図28は実施の形態3の第
8の態様である寄生容量測定回路を示す説明図である。
第8の態様の寄生容量測定回路はLCRメータ用パット
61まわりの寄生容量を測定する回路である。
【0159】図28で示す第8の態様では、パターン寸
法(s1+s3)の部分配線容量パターン39と等価な
ダミー配線容量パターン41aを設けるとともに、パタ
ーン寸法(s1+s3)の部分配線容量パターン39b
及びLCRメータ用パット62と等価なダミー配線容量
パターン41b及びダミーパット64を設けることによ
り、LCRメータ用パット61の寄生容量以外の容量を
測定対象から除外して容量値の測定精度のより一層の向
上を図っている。
【0160】以上の説明では、LCRメータによる測定
とCBCMによる測定で共有する容量をline and space
配線とパッドに付随する容量を例に挙げたが、ゲート容
量、配線プラグ(ビアプラグ)の容量、拡散容量等、容
量を測定する構成であればよく、これらに限定されな
い。
【0161】<実施の形態4>図29はこの発明の実施
の形態4による半導体装置の構成を模式的に示すブロッ
ク図である。同図に示すように、実施の形態4の半導体
装置であるCBCMBISTチップ70は、PLL(Ph
ase Locked Loop)回路71、波形整形回路72、CB
CM回路(TEG)73、論理回路74、記憶領域7
5、ROM76、及びI/O回路77から構成されるB
IST(Built-in Self Test)機能を有することを特徴
とする。
【0162】BIST機能を有するCBCMTEG73
をチップに組み込むことにより、例えば、相対容量の精
度が必要なアナログ回路用の容量アレイの検査用の模擬
パターンの容量値測定や、SRAM,DRAM、フラッ
シュメモリ、FeRAM、MRAM等のビット線容量を
測定し、同一ウエハ面内、あるいは、同一ロット内、あ
るいは、量産ロットの基準値(TYPICAL値)に対して規
定の精度外の容量を有するチップやそのチップ内のメモ
リのアドレスを把握することができる。
【0163】(図29の説明)PLL回路71は、規定
の周波数である少なくとも1つのパルスを発振する回路
であり、波形整形回路72は、PLL回路71で発生し
た波形を規定の波形に整形する回路である。CBCM用
回路であるCBCMTEG73は、CBCM法により容
量を測定するTEG(Test Element Group)である。R
OM(Read Only Memory)76は、CBCM法による測
定を制御するコマンド群を記憶しており、電源電圧、測
定周波数等、CBCM法による測定に必要な必要な条件
を設定する。I/O回路77は外部との情報のやりとり
をする。論理回路74は、記憶領域75から測定条件等
の情報(コマンドを含む)を読み出し、PLL回路71
を制御して規定の周波数を発生させ、波形整形回路72
を制御して規定のパルスを生成させる。このパルスが、
CBCMTEG73内でCBCMを構成するトランジス
タのNMOSゲート電位Gn、PMOSゲート電位Gp
や、ソース切り換えのクロックφ1、φ2等に相当す
る。
【0164】CBCMTEG73は、従来の回路構成で
もよいし、この発明で開示した回路構成でもよいし、そ
の他のCBCM法による容量測定回路であれば、何でも
よい。
【0165】CBCMTEG73は、少なくとも一つの
CBCM法による容量測定回路を含み、複数のCBCM
法による容量測定回路が配設されていてもよい。論理回
路74は、CBCMTEG73の電源電位Vdd,接地
電位Vss,電源からの書き込み電流を測定し、測定周
波数(NMOSゲート電位Gn,PMOSゲート電位G
pに入れるパルスの周波数)を測定し、例えば、(1)〜
(3)式等にしたがって計算して、測定容量を算出し、C
BCMTEGのロット番号、TEG番号、チップ番号、
測定時間、測定条件、測定容量等の情報を記憶領域75
格納し、外部からの読み出し信号により、I/O回路7
7を介して、外部へ記憶領域75に格納された情報を転
送することができる。
【0166】このように、CBCMBISTチップ70
は、CBCMTEG73とPLL回路71、波形整形回
路72、論理回路74等の制御回路とを1チップ化する
ことにより、外部からの制御信号を必要とすることな
く、CBCMBISTチップ70自身でCBCM法によ
る容量値測定を行うことができる。
【0167】(CBCMBISTチップ70の利用例)
例えば、CBCMBISTチップ70内のCBCMTE
G73によりDRAM、SRAM、フラッシュメモリ
(flash memory)等のビット線やワード線の容量を測定
する場合、ビット線の容量の測定値から大きく外れる場
合には、ビット線やワード線の断線やビット線(あるい
は、ワード線)の他の配線とのショート(短絡)等から
考えられる。その際には、そのビット線(あるいは、ワ
ード線)のアドレスとその容量値から、不良個所を特定
することができる。それらの情報は、不良解析を効率よ
く行う上で有益である。また、断線、短絡等があるアド
レス等の情報をレーザートリマーに転送して、DRAM
やSRAM等のメモリセルの配線をレーザートリミング
し、メモリセルアレイのリペアを効率よく行うことが可
能である。
【0168】図30はCBCMBISTチップ70を用
いたメモリの検査方法示すフローチャートである。
【0169】同図を参照して、ステップST1で、CB
CMBISTチップ70を用いて、DRAM、SRA
M、フラッシュメモリ、FeRAM、MRAM等のメモ
リのビット線、ワード線等の接続配線の配線容量を測定
する。
【0170】そして、ステップST2で、ステップS1
の測定結果に基づき接続配線の良・不良を判定する。こ
のように、微小な配線容量を測定することにより、接続
配線の良・不良を正確に判定することができる。
【0171】その後、ステップST3で、ステップS1
の測定結果及びステップS2の判定結果に基づき、不良
が判定された接続配線の不良箇所を特定し、不良が判定
された接続配線のリペアを従来の方法で行う。したがっ
て、不良な接続配線を適切に修繕することができる。な
お、リペアの方法は限定されない。
【0172】なお、パルスを発振する回路であれば、P
LL回路71中のVCO(VoltageControl Oscillato
r)回路は、限定されない。例えば、PLLを構成する
VCOには、LやCの共振を利用したオーシレーター
や、CMOS等のトランジスタを用いてリングオーシレ
ータを用いてもよい。リングオーシレータの場合はリン
グの段数は奇数に設定し、特に高調波の影響を抑制をす
る場合は素数であることが望ましい。
【0173】(CBCMTEGの具体例)図31は、図
29のCBCMTEG73の一例を示す模式図である。
同図に示すように、CBCMTEG73の特徴は、複数
の部分CBCMTEG50−1〜50−Nの電源端子を
共通とし、制御信号を個別にイネーブル制御することに
より、電流測定(電源)端子を固定したままで、連続し
て複数のCBCM評価を可能にすることである。イネー
ブル回路63−1〜63−Nはイネーブル信号EN1〜
ENnをイネーブル信号端子から受け、イネーブル信号
EN1〜ENnがオンを指示するときイネーブル回路6
3−1〜63−Nがアクティブになり、CBCMTEG
50−1〜50−NのNMOSゲート電位Gn,PMO
Sゲート電位Gp用の端子GP1〜GPn,GN1〜G
Nnへパルスを入力し、電流測定端子(パッド52,5
4)を介して容量を測定する。図31で示すCBCMT
EG73では、例えば、N個の部分CBCM回路があ
り、イネーブル信号EN1〜ENnのうち一のイネーブ
ル信号だけオンを指示し、一つのCBCM回路が容量測
定を行うことができる。すなわち、N個の部分CBCM
回路を選択的に利用することができる。
【0174】図32は、図31のイネーブル回路の詳細
の一例を示した回路図である。同図に示すように、NA
NDゲートG11及びANDゲートG12とを組み合わ
せてイネーブル回路63−1を構成している。すなわ
ち、NANDゲートG11はPMOSゲート電位Gpの
反転信号を一方入力に受け、ANDゲートG12はNM
OSゲート電位Gnを一方入力に受け、NANDゲート
G11及びANDゲートG12の他方入力にイネーブル
信号EN1を受ける。イネーブル回路63−2〜63−
Nも同様にして、NANDゲートG21,ANDゲート
G22〜NANDゲートGn1,ANDゲートGn2に
よって構成される。
【0175】図32で示したイネーブル回路63−1〜
63−Nの構成は、あくまでも一例であり、公知の論理
回路を組み合わせて実現してもよく、図32の例に限定
されない。
【0176】また、図32で示した回路構成は、必ずし
も、BIST内のCBCMTEGで構成されていなくて
もよく、単独のCBCMTEGに入れても、同様の効果
を奏する。
【0177】この発明の実施の形態で示した図面の電源
電位Vdd,接地電位Vssは、チップ内部の電源電位
Vdd,接地電位Vssであり、チップ外部の電源電位
Vdd,接地電位Vssと一致していても、していなく
てもどちらでもよい。
【0178】また、この発明の実施の形態で示した半導
体装置は、通常のシリコン基板の他に、SOI(Silico
n On Insulator)基板やSON(Silicon On Nothing)
基板の主表面に形成しても、同様の効果を得ることがで
きる。
【0179】
【発明の効果】以上説明したように、この発明における
請求項1記載の半導体装置の絶縁ゲート型トランジスタ
において、ボディー領域はソース・ドレイン領域の近傍
領域において、非近傍領域と同じ不純物濃度を有する。
【0180】したがって、ボディー領域とソース・ドレ
イン領域との間の接合濃度が低減し、当該接合にかかる
電界強度が抑制されることにより、絶縁ゲート型トラン
ジスタのオフ時のリーク電流が低減するため、CBCM
法による容量値測定精度が向上する。
【0181】請求項2記載の半導体装置は、ソース・ド
レイン領域の不純物濃度を十分低く抑えることにより、
ソース・ドレイン領域とボディー領域との接合にかかる
電界を緩和することができ、その結果、絶縁ゲート型ト
ランジスタのオフ時のリーク電流を抑制することができ
る。
【0182】請求項3記載の半導体装置は、第2の部分
ソース・ドレイン領域とボディー領域との第2のPN接
合の不純物濃度が、第1の部分ソース・ドレイン領域と
ボディー領域との第1のPN接合の不純物濃度より低く
設定されるため、第2のPN接合近傍の空乏層が第1の
PN接合近傍よりも拡がって形成される。
【0183】その結果、全体としてのPN接合付近の電
界強度が低減されるため、絶縁ゲート型トランジスタの
オフ時のリーク電流を抑制することができる。
【0184】この発明における請求項4記載の半導体装
置は、第1の導電型と所定の導電型とが同じ場合はボト
ム層によってウェル領域を電位固定することにより、異
なる場合はボトム層とウェル領域とで形成されるPN接
合が逆バイアスされるようにボトム層の電位設定を行う
ことにより、半導体基板からのウェル領域へのノイズを
シールドすることができ、その結果、測定精度の向上を
図ることができる。
【0185】請求項5記載の半導体装置において、CB
CM回路用の絶縁ゲート型トランジスタは論理回路を構
成する第2の絶縁ゲート型トランジスタに比べ、CBC
M法による容量値測定精度の高い電気的特性を有するた
め、その分、容量値測定精度の向上を図ることができ
る。
【0186】この発明における請求項6記載の半導体装
置において、CBCM回路用の第1の絶縁ゲート型トラ
ンジスタは論理回路用の第2の絶縁ゲート型トランジス
タに比べ、CBCM法による容量値測定精度の高い電気
的特性を有するため、その分、容量値測定精度の向上を
図ることができる。
【0187】請求項7記載の半導体装置において、CB
CM回路用の第1の絶縁ゲート型トランジスタは論理回
路用の第2の絶縁ゲート型トランジスタと異なる電位で
電源供給を受けることにより、リーク電流を効果的に抑
制したり、比較的大きな容量値を測定したりすることが
できる。
【0188】請求項8記載のCBCM回路用の第1の絶
縁ゲート型トランジスタは比較的トランジスタサイズの
大きな半導体記憶装置用の第3の絶縁ゲート型トランジ
スタのトランジスタサイズと同じトランジスタサイズを
有することにより、オフリーク電流が抑制できる分、容
量値測定精度の向上を図ることができる。
【0189】請求項9記載のCBCM回路用の第1の絶
縁ゲート型トランジスタは比較的トランジスタサイズの
大きな入出力回路用の第4の絶縁ゲート型トランジスタ
のトランジスタサイズと同じトランジスタサイズを有す
ることにより、オフリーク電流が抑制できる分、容量値
測定精度の向上を図ることができる。
【0190】請求項10記載の半導体装置において、C
BCM回路用の第1の絶縁ゲート型トランジスタは論理
回路用の第2の絶縁ゲート型トランジスタに比べてゲー
ト絶縁膜の膜厚を厚くすることにより、ゲートトンネル
リーク電流を抑制できる。
【0191】請求項11記載の半導体装置において、C
BCM回路用の第1の絶縁ゲート型トランジスタは、比
較的トランジスタサイズが大きい入出力回路用の第4の
絶縁ゲート型トランジスタに比べてゲート絶縁膜の膜厚
を厚くすることにより、ゲートトンネルリーク電流を大
きく抑制できる。
【0192】請求項12記載の半導体装置において、C
BCM回路用の第1の絶縁ゲート型トランジスタは論理
回路用の第2の絶縁ゲート型トランジスタに比べてゲー
ト電極のゲート長を長くすることにより、製造工程時に
トランジスタの電気的特性のバラツキを抑制することが
できる。
【0193】請求項13記載の半導体装置は電源接続切
り換え部によって、充電期間及びその近傍期間において
のみ第1の電源を有効にし、放電期間及びその近傍期間
においてのみ第2の電源を有効にするように切り換える
ため、第1及び第2の絶縁ゲート型トランジスタがオフ
のスタンバイ時のオフ電流を効果的に抑制することがで
きる。
【0194】請求項14記載の半導体装置は、第1及び
第2の電源接続用絶縁ゲート型トランジスタのオン,オ
フによって第1及び第2の電源の第1及び第2の絶縁ゲ
ート型トランジスタの一方電極への電気的に接続/遮断
を行うことにより、比較的簡単な構成で電源接続切り換
え部を実現している。
【0195】請求項15記載の半導体装置は、レベル保
持回路によって、第1及び第2の絶縁ゲート型トランジ
スタがオフすべきスタンバイ状態時の充放電端子の電位
の変動を抑制することができる。
【0196】請求項16記載の半導体装置において、第
1及び第2の電源接続用絶縁ゲート型トランジスタはC
BCM回路用の第1の絶縁ゲート型トランジスタに比べ
閾値電圧の絶対値が大きく設定されるため、上記スタン
バイ状態時のリーク電流を抑制することができる。
【0197】請求項17記載の半導体装置において、レ
ベル保持用絶縁ゲート型トランジスタはCBCM回路用
の第1の絶縁ゲート型トランジスタに比べ閾値電圧の絶
対値が大きく設定されるため、上記スタンバイ状態時の
レベル保持回路を流れるリーク電流を抑制することがで
きる。
【0198】請求項18記載の半導体装置は、測定用パ
ッドを設けることにより、CBCM法以外の測定方法に
よっても、テスト用容量の少なくとも一部の容量値を測
定することができる。
【0199】請求項19記載の半導体装置は、測定用パ
ッドと等価なダミーパッドを設けることにより、測定用
パッドに付随する容量を除いた、より正確なテスト用容
量の容量値をCBCM法により測定することができる。
【0200】請求項20記載の半導体装置は、基準容量
側にテスト用容量に接続される配線パターンと少なくと
も一部が等価なダミー配線パターンを設けることによ
り、配線パターンに付随する容量の少なくとも一部を除
いた、より正確なテスト用容量の容量値をCBCM法に
より測定することができる。
【0201】この発明における請求項21記載の半導体
装置はCBCM用回路と制御回路とを1チップ化するこ
とにより、外部から制御信号を与えることなく、CBC
M法による容量値測定を行うことができる。
【0202】請求項22記載の半導体装置は、イネーブ
ル回路によって複数の部分CBCM用回路を選択的に利
用することができる。
【0203】請求項23記載の半導体記憶装置の検査方
法は、CBCM用回路を有する半導体装置による微小な
配線容量を測定することにより、接続配線の良・不良を
正確に判定することができる。
【0204】請求項24記載の半導体記憶装置の検査方
法は、CBCM用回路を有する半導体装置による接続配
線の不良箇所を特定することにより、不良な接続配線を
適切に修繕することができる。
【図面の簡単な説明】
【図1】 従来のCBCM用半導体装置用のMOSトラ
ンジスタの断面構造を示す断面図である。
【図2】 この発明の実施の形態1であるCBCM用半
導体装置用のMOSトランジスタにおける第1の態様の
構造を示す断面図である。
【図3】 実施の形態1であるMOSトランジスタにお
ける第2の態様の構造を示す断面図である。
【図4】 実施の形態1であるMOSトランジスタにお
ける第3の態様の構造を示す断面図である。
【図5】 図4のA−A断面における不純物濃度分布を
示す説明図である。
【図6】 実施の形態1であるMOSトランジスタにお
ける第4の態様の構造を示す断面図である。
【図7】 実施の形態1であるMOSトランジスタにお
ける第5の態様の構造を示す断面図である。
【図8】 実施の形態1であるMOSトランジスタにお
ける第6の態様の構造を示す断面図である。
【図9】 実施の形態1であるMOSトランジスタにお
ける第7の態様の構造を示す断面図である。
【図10】 実施の形態1の第8の態様の一例を模式的
に示す説明図である。
【図11】 実施の形態1の第10の態様の一例を模式
的に示す説明図である。
【図12】 実施の形態2のCBCM用回路を有する半
導体装置の第1の態様の構成を示す断面図である。
【図13】 図12のソース電圧切り換え部を具体的に
示した第1の態様の構成を示す回路図である。
【図14】 図13で示した実施の形態2の第1の態様
の動作を示すタイミング図である。
【図15】 実施の形態2の第2の態様を示す回路図で
ある。
【図16】 実施の形態2の第3の態様である半導体装
置の構成を示す回路図である。
【図17】 図16で示した半導体装置のレベルホルダ
回路を具体化した構成を示す回路図である。
【図18】 実施の形態3の半導体装置である配線容量
測定回路の第1の態様を模式的に示す説明図である。
【図19】 図16で示す回路における容量間の等価回
路を示す回路図である。
【図20】 図18のB−B断面を示す説明図である。
【図21】 他の配線構造を示す説明図である。
【図22】 実施の形態3の第2の態様を示す説明図で
ある。
【図23】 実施の形態3の第3の態様を示す説明図で
ある。
【図24】 実施の形態3の第4の態様を示す説明図で
ある。
【図25】 実施の形態3の第5の態様を示す説明図で
ある。
【図26】 実施の形態3の第6の態様を示す説明図で
ある。
【図27】 実施の形態3の第7の態様を示す説明図で
ある。
【図28】 実施の形態3の第8の態様を示す説明図で
ある。
【図29】 実施の形態4であるBIST機能を有する
半導体装置の構成を示すブロック図である。
【図30】 CBCMBISTチップによるメモリの検
査方法を示すフローチャートである。
【図31】 図29のCBCMTEGの内部構成を示す
説明図である。
【図32】 図31の詳細構成を示す説明図である。
【図33】 従来のCBCM用回路の構成を示す回路図
である。
【図34】 図33のCBCM用回路の動作を示すタイ
ミング図である。
【図35】 図34のCBCM用回路の動作の詳細を示
すタイミング図である。
【符号の説明】
1 シリコン基板、2 ウェル領域、2n Nウェル領
域、2p Pウェル領域、3 チャネルストッパー層、
3n N型チャネルストッパー層、3p チャネルスト
ッパー層、4,4′,14,14′ ソース・ドレイン
領域、5,5′エクステンション領域、6,6′ ポケ
ット領域、7 ゲート絶縁膜、8 ゲート電極、9,1
0 コバルトシリサイド領域、11,11′ 第1のオ
フセット絶縁膜、12,12′ 第2のオフセット絶縁
膜、13,13′ サイドウォール、15,15′ S
TI層、16 ボディー領域、17,17a,17bボ
トムN層、21,21′ 第1の部分ソース・ドレイン
領域、22,22′第2の部分ソース・ドレイン領域、
23 カウンタドープ領域、24 パンチスルーストッ
パー領域、25 CBCMTEG、27 配線容量パタ
ーン、27a,27b,39a,39b 部分配線容量
パターン、31〜34 ソース電圧切り換え部、35,
36 レベルホルダ回路、37a〜37c,38a〜3
8c,40a,41a,41b ダミー配線容量パター
ン、50−1〜50−N 部分CBCMTEG、63−
1〜63−N イネーブル回路、70 CBCMBIS
Tチップ、73 CBCMTEG、MN1〜MN6 N
MOSトランジスタ、MP1〜MP6 PMOSトラン
ジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/08 331 H01L 27/08 321E 27/092 21/76 L 27/10 491 S 27/108 27/08 321B 29/78 27/10 691 (72)発明者 永久 克己 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 (72)発明者 山下 恭司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 大谷 一弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 海本 博之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小林 睦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5F032 AA35 AA44 AC01 CA17 DA78 5F038 AC03 AC04 AC05 AC08 AV03 BG03 CD06 CD10 DF01 DF05 DT08 DT10 DT12 DT18 EZ06 EZ08 EZ20 5F048 AB01 AB03 AC03 BB05 BB08 BB16 BC05 BC06 BC07 BE01 BE03 BF06 5F083 AD00 BS00 CR01 EP00 ER00 LA12 LA16 ZA20 5F140 AA37 AB03 AC09 AC32 AC33 BA01 BB06 BB13 BF04 BF11 BF18 BG10 BG11 BG12 BG14 BH14 BH15 BH34 BH35 BH49 BJ08 BK02 CB02 CB04 CB06 CB08 CF04

Claims (24)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板に作り込まれ、CBCM(Ch
    arge Based Capacitance Measurement)用回路を構成す
    る絶縁ゲート型トランジスタを有する半導体装置であっ
    て、 前記絶縁ゲート型トランジスタは、 前記半導体基板上に選択的に形成されるゲート絶縁膜
    と、 前記ゲート絶縁膜上に形成されるゲート電極と、 前記半導体基板の表面内における前記ゲート電極下の第
    1の導電型のボディー領域を挟んで形成される第2の導
    電型のソース・ドレイン領域とを含み、 前記ボディー領域は、前記ソース・ドレイン領域の近傍
    領域において、非近傍領域と同じ不純物濃度を有するこ
    とを特徴とする、半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置であって、 前記ソース・ドレイン領域は、不純物濃度が1018/c
    3以下のソース・ドレイン領域を含む、半導体装置。
  3. 【請求項3】 請求項1記載の半導体装置であって、 前記ソース・ドレイン領域は、第1の形成深さを有する
    第1の部分ソース・ドレイン領域と、前記第1の形成深
    さよりも深い第2の形成深さを有する第2の部分ソース
    ・ドレイン領域とを含み、 前記第1及び第2の部分ソース・ドレイン領域は前記ボ
    ディー領域との間に第1及び第2のPN接合を形成し、
    前記第2のPN接合における不純物濃度が前記第1のP
    N接合における不純物濃度より低く設定される、半導体
    装置。
  4. 【請求項4】 半導体基板に作り込まれ、CBCM用回
    路を構成する絶縁ゲート型トランジスタを有する半導体
    装置であって、 前記絶縁ゲート型トランジスタは、 前記半導体基板上に形成される所定の導電型のボトム層
    と、 前記ボトム層上の形成される第1の導電型のウェル領域
    と、 前記ウェル領域上に選択的に形成されるゲート絶縁膜
    と、 前記ゲート絶縁膜上に形成されるゲート電極と、 前記ウェル領域の表面内において、前記ゲート電極下の
    ウェル領域を挟んで形成される第2の導電型のソース・
    ドレイン領域とを含む、半導体装置。
  5. 【請求項5】 請求項1記載の半導体装置であって、 前記半導体基板に作り込まれ、論理回路を構成する第2
    の絶縁ゲート型トランジスタとをさらに有し、 前記絶縁ゲート型トランジスタは第2の絶縁ゲート型ト
    ランジスタに比べ、CBCM法による容量値測定精度が
    高い電気的特性を有することを特徴とする、半導体装
    置。
  6. 【請求項6】 半導体基板に作り込まれ、CBCM回路
    を構成する第1の絶縁ゲート型トランジスタと論理回路
    を構成する第2の絶縁ゲート型トランジスタとを有する
    半導体装置であって、 前記第1の絶縁ゲート型トランジスタは第2の絶縁ゲー
    ト型トランジスタに比べ、CBCM法による容量値測定
    精度が高い電気的特性を有することを特徴とする、半導
    体装置。
  7. 【請求項7】 請求項6記載の半導体装置であって、 前記第1の絶縁ゲート型トランジスタは前記第2の絶縁
    ゲート型トランジスタと異なる電位の電源供給を受け
    る、半導体装置。
  8. 【請求項8】 請求項6記載の半導体装置であって、 半導体記憶装置を構成する第3の絶縁ゲート型トランジ
    スタをさらに有し、 前記第1の絶縁ゲート型トランジスタは前記第3の絶縁
    ゲート型トランジスタとトランジスタサイズが同じであ
    る、半導体装置。
  9. 【請求項9】 請求項6あるいは請求項8記載の半導体
    装置であって、 入出力回路用の第4の絶縁ゲート型トランジスタをさら
    に有し、 前記第1の絶縁ゲート型トランジスタは前記第4の絶縁
    ゲート型トランジスタとトランジスタサイズが同じであ
    る、半導体装置。
  10. 【請求項10】 請求項6ないし請求項9のうち、いず
    れか1項に記載の半導体装置であって、 前記第1の絶縁ゲート型トランジスタは前記第2の絶縁
    ゲート型トランジスタに比べてゲート絶縁膜の膜厚が厚
    いことを特徴とする、半導体装置。
  11. 【請求項11】 請求項9記載の半導体装置であって、 前記第1の絶縁ゲート型トランジスタは前記第4の絶縁
    ゲート型トランジスタに比べてゲート絶縁膜の膜厚が厚
    いことを特徴とする、半導体装置。
  12. 【請求項12】 請求項6ないし請求項9のうち、いず
    れか1項に記載の半導体装置であって、 前記第1の絶縁ゲート型トランジスタは前記第2の絶縁
    ゲート型トランジスタに比べてゲート電極のゲート長が
    長いことを特徴とする、半導体装置。
  13. 【請求項13】 半導体基板に作り込まれ、CBCM用
    回路を構成する、第1の導電型の第1の絶縁ゲート型ト
    ランジスタと第2の導電型の第2の絶縁ゲート型トラン
    ジスタとテスト用容量とを有する半導体装置であって、 前記第1の絶縁ゲート型トランジスタは、一方電極側が
    第1の電源に接続され他方電極が前記テスト用容量に接
    続され、充電期間中にオン状態となり、第1の電源によ
    って前記テスト用容量を充電し、 前記第2の絶縁ゲート型トランジスタは、一方電極側は
    第2の電源に接続され他方電極が前記テスト用容量に接
    続され、放電期間中にオン状態となり、第2の電源によ
    って前記テスト用容量を放電し、 前記半導体装置は、 前記充電期間及びその近傍期間においてのみ前記第1の
    電源を前記第1の絶縁ゲート型トランジスタの一方電極
    に電気的に接続し、前記放電期間及びその近傍期間にお
    いてのみ前記第2の電源を前記第2の絶縁ゲート型トラ
    ンジスタの一方電極に電気的に接続する、電源接続切り
    換え部をさらに備えることを特徴とする、半導体装置。
  14. 【請求項14】 請求項13記載の半導体装置であっ
    て、 前記電源接続切り換え部は 前記第1の電源と前記第1の絶縁ゲート型トランジスタ
    の一方電極との間に介挿され、制御電極に付与される第
    1の制御信号によってオン,オフする第1の電源接続用
    絶縁ゲート型用トランジスタと、 前記第2の電源と前記第2の絶縁ゲート型トランジスタ
    の一方電極との間に介挿され、制御電極に付与される第
    2の制御信号によってオン,オフする第2の電源接続用
    絶縁ゲート型トランジスタとを含む、半導体装置。
  15. 【請求項15】 請求項14記載の半導体装置であっ
    て、 前記第1及び第2の絶縁ゲート型トランジスタの他方電
    極である充放電端子に接続され、前記充放電端子の電位
    を保持するレベル保持回路をさらに備える、半導体装
    置。
  16. 【請求項16】 請求項15記載の半導体装置であっ
    て、 前記第1及び第2の電源接続用絶縁ゲート型トランジス
    タは前記第1の絶縁ゲート型トランジスタに比べ閾値電
    圧の絶対値が大きく設定される、半導体装置。
  17. 【請求項17】 請求項15記載の半導体装置であっ
    て、 前記レベル保持回路はレベル保持用絶縁ゲート型トラン
    ジスタを有し、 前記レベル保持用絶縁ゲート型トランジスタは前記第1
    の絶縁ゲート型トランジスタに比べ閾値電圧の絶対値が
    大きく設定される、半導体装置。
  18. 【請求項18】 CBCM用回路を構成するテスト用容
    量と基準容量とを有する半導体装置であって、前記テス
    ト用容量は前記基準容量よりも容量値が大きく、 前記CBCM用回路は、 前記テスト用容量側に前記テスト用容量の少なくとも一
    部の容量値をCBCM法以外の容量値測定方法によって
    測定可能な測定用パッドを設けたことを特徴とする、半
    導体装置。
  19. 【請求項19】 請求項18記載の半導体装置であっ
    て、 前記CBCM用回路は、 前記基準容量側に前記測定用パッドと等価なダミーパッ
    ドを設けたことを特徴とする、半導体装置。
  20. 【請求項20】 請求項18あるいは請求項19記載の
    半導体装置であって、 前記CBCM用回路は、 前記基準容量側に前記テスト用容量に接続される配線パ
    ターンと少なくとも一部が等価なダミー配線パターンを
    設けたことを特徴とする、半導体装置。
  21. 【請求項21】 CBCM用回路と前記CBCM用回路
    の動作を制御する制御回路とを1チップ内に内蔵した半
    導体装置。
  22. 【請求項22】 請求項21記載の半導体装置であっ
    て、 前記CBCM回路は複数の部分CBCM用回路を含み、 前記半導体装置は、 前記複数の部分CBCM用回路それぞれの活性状態を個
    別制御するイネーブル回路をさらに備える、半導体装
    置。
  23. 【請求項23】 請求項21記載の半導体装置を用いた
    半導体記憶装置の検査方法であって、 (a) 前記半導体装置を用いて、半導体記憶装置を構成す
    るメモリセルに接続される接続配線の配線容量を測定す
    るステップと、 (b) 前記ステップ(a) の測定結果に基づき前記接続配線
    の良・不良を判定するステップと、を備える半導体記憶
    装置の検査方法。
  24. 【請求項24】 請求項23記載の半導体記憶装置の検
    査方法であって、 前記測定結果は不良箇所を示す情報を含み、 前記検査方法は、 (c) 前記測定結果及び前記ステップ(b) の判定結果に基
    づき、不良が判定された接続配線を修繕するステップ
    を、さらに備える半導体記憶装置の検査方法。
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