JP2003197751A - 半導体装置及び半導体記憶装置の検査方法 - Google Patents

半導体装置及び半導体記憶装置の検査方法

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Kyoji Yamashita
恭司 山下
Kazuhiro Otani
一弘 大谷
Hiroyuki Umimoto
博之 海本
Mutsumi Kobayashi
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Abstract

(57)【要約】 【課題】 精度よく容量値を測定できるＣＢＣＭ用回路
を有する半導体装置を得る。 【解決手段】 ＣＢＣＭ用回路を構成するＭＯＳトラン
ジスタは以下の構造を有する。すなわち、ボディー領域
１６の表面内に選択的にソース・ドレイン領域４，４′
が形成され、互いに対向するソース・ドレイン領域４，
４′の先端部から延びてエクステンション領域５，５′
がそれぞれ形成される。エクステンション領域５，５′
を含むソース・ドレイン領域４，４′間上にゲート絶縁
膜７が形成され、ゲート絶縁膜７上にゲート電極８が形
成される。ただし、チャネル領域の不純物濃度よりも高
い従来構造のポケット領域６（６′）に相当する領域は
エクステンション領域５（５′）の先端部及びエクステ
ンション領域５の周辺部に形成されない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般に配線容
量、ゲート容量、接合容量等の各種容量の測定を行う機
能を有する半導体装置に関し、より特定的には、容量測
定方法としてＣＢＣＭ（Charge Based Capacitance Mea
surement）法を用いるＣＢＣＭ用回路を有する半導体装
置に関する。
【０００２】
【従来の技術】（ＣＢＣＭ法の原理）図３３は従来のＣ
ＢＣＭ法を採用した半導体装置におけるＣＢＣＭ用回路
の構成を示す回路図である。同図に示すように、ＰＭＯ
ＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１
が直列に接続され、ＰＭＯＳトランジスタＭＰ２及びＮ
ＭＯＳトランジスタＭＮ２が直列に接続される。そし
て、ＰＭＯＳトランジスタＭＰ１のソースがパッド５２
に、ＰＭＯＳトランジスタＭＰ２のソースがパッド５４
に接続され、ＮＭＯＳトランジスタＭＮ１及びＭＮ２の
ソースが共通にパッド５５に接続される。また、ＰＭＯ
ＳトランジスタＭＰ１及びＭＰ２のゲートにはパッド５
３が、バックゲートとなるウェル領域にはパッド５１が
それぞれ接続され、ＮＭＯＳトランジスタＭＮ１及びＭ
Ｎ２のゲートにはパッド５６が接続される。
【０００３】また、パッド５１，５２，５３，５４，５
５，及び５６には、電位ＮＷ，基準電位Ｒｅｆ，ＰＭＯ
Ｓゲート電位Ｇｐ，テスト電位Ｔｓｔ，電位Ｇｎｄ，及
びＮＭＯＳゲート電位Ｇｎがそれぞれ付与される。電位
ＮＷはＰＭＯＳトランジスタＭＰ１，ＭＰ２のウェル領
域の電位設定用の電位であり、電位ＧｎｄはＮＭＯＳト
ランジスタＭＮ１，ＭＮ２の活性領域（図示せず）とソ
ースに電位を与える。
【０００４】ＰＭＯＳトランジスタＭＰ１及びＭＰ２並
びにＮＭＯＳトランジスタＭＮ１及びＭＮ２はそれぞれ
ゲート長、ゲート幅、ゲート絶縁膜厚とも同じ対のトラ
ンジスタである。
【０００５】そして、ＮＭＯＳトランジスタＭＮ１のド
レイン（ノードＮ１），ソース間に基準容量Ｃref（容
量値＝Ｃｍ（ダミー容量））が設けられ、ＮＭＯＳトラ
ンジスタＭＮ２のドレイン（ノードＮ２），ソース間に
テスト容量Ｃtst（容量値＝Ｃｍ＋Ｃt（ターゲット容
量））が設けられる。図３３で示すＣＢＣＭ用回路の目
的は、ターゲット容量Ｃｔを測定することである。
【０００６】図３４は図３３で示したＣＢＣＭ用回路動
作を示すタイミング図である。以下、同図を参照して、
従来のＣＢＣＭ用回路による容量値測定動作を説明す
る。
【０００７】同図に示すように、基準電位Ｒｅｆ、テス
ト電位Ｔｓｔ、電位ＮＷは電源電位Ｖｄｄに固定され、
電位Ｇｎｄは接地電位Ｖｓｓに固定される。ＰＭＯＳゲ
ート電位Ｇｐ及びＮＭＯＳゲート電位Ｇｎの入力電圧波
形は、どの時間においても、ＮＭＯＳトランジスタＭＮ
１，ＭＮ２及びＰＭＯＳトランジスタＭＰ１，ＭＰ２の
うち、どちらか一方のみがオンするように与えられる。
したがって、同一時間において、ＰＭＯＳトランジスタ
ＭＰ１からＮＭＯＳトランジスタＭＮ１へ、あるいは、
ＰＭＯＳトランジスタＭＰ２からＮＭＯＳトランジスタ
ＭＮ２へ流れる貫通電流は生じない。
【０００８】図３４に示すように、時間ｔ１〜ｔ２の
間、ＰＭＯＳトランジスタＭＰ１及びＭＰ２がオンし
て、パッド５２及び５４から電流Ｉ１，Ｉ２を供給する
ことにより、基準容量Ｃref及びテスト容量Ｃtstを充電
する。この間、ＮＭＯＳトランジスタＭＮ１及びＭＮ２
は共にオフ状態であるため、基準容量Ｃref，テスト容
量Ｃtstと接続しているノードＮ１，Ｎ２の電位は電源
電位Ｖｄｄに達する。
【０００９】時間ｔ２〜ｔ３間は、ＰＭＯＳトランジス
タＭＰ１，ＭＰ２，ＮＭＯＳトランジスタＭＮ１，ＭＮ
２の全てがオフになる。理想的には、基準容量Ｃref，
テスト容量Ｃtstに充電された電荷は保存されるため、
ノードＮ１，Ｎ２の電位は電源電位Ｖｄｄを維持する。
【００１０】時間ｔ３〜ｔ４間は、ＮＭＯＳトランジス
タＭＮ１及びＭＮ２のみオンするため、基準容量Ｃre
f，テスト容量Ｃtstに充電された電荷はパッド５６から
放電され、ノードＮ１，Ｎ２の電位は接地電位Ｖｓｓに
達する。
【００１１】時間ｔ４〜ｔ５間は、全てのＭＯＳトラン
ジスタがオフ状態になる。理想的には、基準容量Ｃre
f，テスト容量Ｃtstは放電が完了したときの電位接地電
位Ｖｓｓを維持する。
【００１２】以上が動作の１周期Ｔ（ｔ１〜ｔ５までの
時間）で、以降、この動作を繰り返す。測定装置で観測
するのは、電流Ｉ１，Ｉ２の時間平均値である。今、ゲ
ート入力波形（Ｇｐ，Ｇｎ）の周波数をｆ（＝１／Ｔ）
とすると、次の(1)式が成り立つ。
【００１３】
【数１】
【００１４】したがって、ターゲット容量値Ｃtが次の
(2)式で与えられる。
【００１５】
【数２】
【００１６】ＣＢＣＭ法の長所は、(1)式に示すように
ダミー容量（寄生容量）Ｃｍをキャンセルして、所望の
ターゲット容量Ｃtを得ることができることである。
【００１７】（ＣＢＣＭ法の誤差要因）ＣＢＣＭ法の誤
差要因は、１）測定装置の精度、２）オフ時のトランジ
スタのリーク成分、３）対になるトランジスタのミスマ
ッチがある。以下では２）及び３）について詳述する。
【００１８】２）図３５はトランジスタのオフリークに
よる電位変動を示す説明図である。図３５は図３４で示
したタイミング図の一部（Ｇｐ（実線），Ｇｎ（点
線），Ｎ１，Ｎ２）を拡大して示している。
【００１９】同図に示すように、時間ｔ３〜ｔ４でＮＭ
ＯＳトランジスタＭＮ１，ＭＮ２がオンしてノードＮ
１、Ｎ２の電位が接地電位Ｖｓｓに達した後、時間ｔ４
〜ｔ５では、ＰＭＯＳトランジスタＭＰ１，ＭＰ２，Ｎ
ＭＯＳトランジスタＭＮ１，ＭＮ２の全てがオフにな
る。
【００２０】理想的にオフリーク電流がないので、ノー
ドＮ１，Ｎ２の電位は接地電位Ｖｓｓに保持されるが、
実際にはオフリーク電流が存在する。基準容量Ｃrefや
テスト容量Ｃtstに保持されている電荷量が、時間ｔ４
〜ｔ５間にオフリーク電流で与えられる電荷量の分だけ
減少すると、図３５に示すように、ノードＮ１，Ｎ２の
電位が接地電位Ｖｓｓからスタンバイ時電位変動ΔＶＳ
２分、浮き上がってしまう現象が起きる。なお、スタン
バイ時電位変動ΔＶＳ１は電源電位Ｖｄｄからの電位低
下を示している。
【００２１】この現象は特に基準容量Ｃrefとテスト容
量Ｃtstが０．０１ｆＦ〜１ｐＦのオーダーの場合に顕
著である。したがって、時間ｔ５以降に充電するときに
は、電源電位Ｖｄｄの電位差で充電するのではなく、浮
き上がりのためＶｅ（＝Ｖｄｄ−ΔＶＳ２）の電位差で
充電することになる。ノードＮ１，Ｎ２に接続している
容量値は異なるため、この電位差Ｖｅの値もノードＮ１
とノードＮ２との間で異なる。(2)式より、電位差Ｖｅ
のところを電源電位Ｖｄｄで計算するため、ターゲット
容量Ｃtの見積もりが小さめに測定される。すなわち、
オフリークに起因するノードＮ１，Ｎ２の電位変動が測
定誤差要因になることを意味している。
【００２２】３）対になるトランジスタのミスマッチと
は、ＰＭＯＳトランジスタＭＰ１，ＭＰ２間、ＮＭＯＳ
トランジスタＭＮ１，ＭＮ２間がそれぞれマスク上では
同じサイズのトランジスタであっても、プロセスばらつ
きに起因して閾値電圧、ドレイン電流、ゲートオフリー
ク電流、ゲートトンネル電流、接合容量、ゲートオーバ
ーラップ容量等が変わることを意味する。(2)式に示す
ように、対になるトランジスタの電流の差を利用して、
ターゲット容量Ｃtを測定するため、対になるトランジ
スタの電気特性の同一性が測定精度を決める一因にな
る。
【００２３】
【発明が解決しようとする課題】図３５に示したよう
に、ＮＭＯＳトランジスタＭＮ１，ＭＮ２がオンして、
基準容量Ｃref，テスト容量Ｃtstに蓄えられた電荷を放
電した後、ＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＮＭ
ＯＳトランジスタＭＮ１，ＭＮ２の全てがオフのスタン
バイ状態時に、ゲートオフリーク電流の影響で、ノード
Ｎ１，Ｎ２の電位が浮き上がるため、ターゲット容量Ｃ
tの測定精度が下がる問題点があった。
【００２４】また、高集積化のために、トランジスタの
ゲート長やゲート絶縁膜厚が小さくなる傾向にある。酸
化シリコン膜や酸窒化シリコン膜より形成されたゲート
絶縁膜厚が２ｎｍ近辺になると、電子や正孔がソースか
らチャネルを走行し、ドレインに達する間にゲート絶縁
膜をトンネルするゲートトンネル現象が観測されてい
る。トランジスタがオンのときは、ゲート電圧と一番電
位差が大きいソース領域からのトンネルが多く、オフの
ときは、ドレイン領域からのトンネルが多くなる。ゲー
トトンネル電流はゲート電流として観測される。ゲート
トンネル電流があると、同トンネル電流がない場合に比
べて、オン時にはドレイン電流が減少し、オフ時にはゲ
ートオフ電流が増える。したがって、ゲート絶縁膜厚を
薄くしても、オン時のドレイン電流の増加が見込めな
い。ＣＢＣＭ法にゲート絶縁膜厚が２ｎｍ近辺のトラン
ジスタを用いると、ゲートオフリークが大きいので、図
３５と同じ現象が生じ、ターゲット容量Ｃtの測定精度
が低減する問題点があった。
【００２５】この発明は以上の問題点を解消するために
されたもので、精度よく容量値を測定できるＣＢＣＭ用
回路を有する半導体装置を得ることを目的とする。
【００２６】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、半導体基板に作り込まれ、ＣＢＣ
Ｍ（Charge Based Capacitance Measurement）用回路を
構成する絶縁ゲート型トランジスタを有する半導体装置
であって、前記絶縁ゲート型トランジスタは、前記半導
体基板上に選択的に形成されるゲート絶縁膜と、前記ゲ
ート絶縁膜上に形成されるゲート電極と、前記半導体基
板の表面内における前記ゲート電極下の第１の導電型の
ボディー領域を挟んで形成される第２の導電型のソース
・ドレイン領域とを含み、前記ボディー領域は、前記ソ
ース・ドレイン領域の近傍領域において、非近傍領域と
同じ不純物濃度を有している。
【００２７】また、請求項２の発明は、請求項１記載の
半導体装置であって、前記ソース・ドレイン領域は、不
純物濃度が１０18／ｃｍ3以下のソース・ドレイン領域
を含む。
【００２８】また、請求項３の発明は、請求項１記載の
半導体装置であって、前記ソース・ドレイン領域は、第
１の形成深さを有する第１の部分ソース・ドレイン領域
と、前記第１の形成深さよりも深い第２の形成深さを有
する第２の部分ソース・ドレイン領域とを含み、前記第
１及び第２の部分ソース・ドレイン領域は前記ボディー
領域との間に第１及び第２のＰＮ接合を形成し、前記第
２のＰＮ接合における不純物濃度が前記第１のＰＮ接合
における不純物濃度より低く設定される。
【００２９】この発明に係る請求項４記載の半導体装置
は、半導体基板に作り込まれ、ＣＢＣＭ用回路を構成す
る絶縁ゲート型トランジスタを有する半導体装置であっ
て、前記絶縁ゲート型トランジスタは、前記半導体基板
上に形成される所定の導電型のボトム層と、前記ボトム
層上の形成される第１の導電型のウェル領域と、前記ウ
ェル領域上に選択的に形成されるゲート絶縁膜と、前記
ゲート絶縁膜上に形成されるゲート電極と、前記ウェル
領域の表面内において、前記ゲート電極下のウェル領域
を挟んで形成される第２の導電型のソース・ドレイン領
域とを含む。
【００３０】また、請求項５の発明は、請求項１記載の
半導体装置であって、前記半導体基板に作り込まれ、論
理回路を構成する第２の絶縁ゲート型トランジスタとを
さらに有し、前記絶縁ゲート型トランジスタは第２の絶
縁ゲート型トランジスタに比べ、ＣＢＣＭ法による容量
値測定精度が高い電気的特性を有している。
【００３１】この発明に係る請求項６記載の半導体装置
は、半導体基板に作り込まれ、ＣＢＣＭ回路を構成する
第１の絶縁ゲート型トランジスタと論理回路を構成する
第２の絶縁ゲート型トランジスタとを有する半導体装置
であって、前記第１の絶縁ゲート型トランジスタは第２
の絶縁ゲート型トランジスタに比べ、ＣＢＣＭ法による
容量値測定精度が高い電気的特性を有している。
【００３２】また、請求項７の発明は、請求項６記載の
半導体装置であって、前記第１の絶縁ゲート型トランジ
スタは前記第２の絶縁ゲート型トランジスタと異なる電
位の電源供給を受ける。
【００３３】また、請求項８の発明は、請求項６記載の
半導体装置であって、半導体記憶装置を構成する第３の
絶縁ゲート型トランジスタをさらに有し、前記第１の絶
縁ゲート型トランジスタは前記第３の絶縁ゲート型トラ
ンジスタとトランジスタサイズが同じである。
【００３４】また、請求項９の発明は、請求項６あるい
は請求項８記載の半導体装置であって、入出力回路用の
第４の絶縁ゲート型トランジスタをさらに有し、前記第
１の絶縁ゲート型トランジスタは前記第４の絶縁ゲート
型トランジスタとトランジスタサイズが同じである。
【００３５】また、請求項１０の発明は、請求項６ない
し請求項９のうち、いずれか１項に記載の半導体装置で
あって、前記第１の絶縁ゲート型トランジスタは前記第
２の絶縁ゲート型トランジスタに比べてゲート絶縁膜の
膜厚が厚い。
【００３６】また、請求項１１の発明は、請求項９記載
の半導体装置であって、前記第１の絶縁ゲート型トラン
ジスタは前記第４の絶縁ゲート型トランジスタに比べて
ゲート絶縁膜の膜厚が厚い。
【００３７】また、請求項１２の発明は、請求項６ない
し請求項９のうち、いずれか１項に記載の半導体装置で
あって、前記第１の絶縁ゲート型トランジスタは前記第
２の絶縁ゲート型トランジスタに比べてゲート電極のゲ
ート長が長い。
【００３８】この発明に係る請求項１３記載の半導体装
置は、半導体基板に作り込まれ、ＣＢＣＭ用回路を構成
する、第１の導電型の第１の絶縁ゲート型トランジスタ
と第２の導電型の第２の絶縁ゲート型トランジスタとテ
スト用容量とを有する半導体装置であって、前記第１の
絶縁ゲート型トランジスタは、一方電極側が第１の電源
に接続され他方電極が前記テスト用容量に接続され、充
電期間中にオン状態となり、第１の電源によって前記テ
スト用容量を充電し、前記第２の絶縁ゲート型トランジ
スタは、一方電極側は第２の電源に接続され他方電極が
前記テスト用容量に接続され、放電期間中にオン状態と
なり、第２の電源によって前記テスト用容量を放電し、
前記半導体装置は、前記充電期間及びその近傍期間にお
いてのみ前記第１の電源を前記第１の絶縁ゲート型トラ
ンジスタの一方電極に電気的に接続し、前記放電期間及
びその近傍期間においてのみ前記第２の電源を前記第２
の絶縁ゲート型トランジスタの一方電極に電気的に接続
する、電源接続切り換え部をさらに備えている。
【００３９】また、請求項１４の発明は、請求項１３記
載の半導体装置であって、前記電源接続切り換え部は
前記第１の電源と前記第１の絶縁ゲート型トランジスタ
の一方電極との間に介挿され、制御電極に付与される第
１の制御信号によってオン，オフする第１の電源接続用
絶縁ゲート型用トランジスタと、前記第２の電源と前記
第２の絶縁ゲート型トランジスタの一方電極との間に介
挿され、制御電極に付与される第２の制御信号によって
オン，オフする第２の電源接続用絶縁ゲート型トランジ
スタとを含む。
【００４０】また、請求項１５の発明は、請求項１４記
載の半導体装置であって、前記第１及び第２の絶縁ゲー
ト型トランジスタの他方電極である充放電端子に接続さ
れ、前記充放電端子の電位を保持するレベル保持回路を
さらに備える。
【００４１】また、請求項１６の発明は、請求項１５記
載の半導体装置であって、前記第１及び第２の電源接続
用絶縁ゲート型トランジスタは前記第１の絶縁ゲート型
トランジスタに比べ閾値電圧の絶対値が大きく設定され
る。
【００４２】また、請求項１７の発明は、請求項１５記
載の半導体装置であって、前記レベル保持回路はレベル
保持用絶縁ゲート型トランジスタを有し、前記レベル保
持用絶縁ゲート型トランジスタは前記第１の絶縁ゲート
型トランジスタに比べ閾値電圧の絶対値が大きく設定さ
れる。
【００４３】この発明に係る請求項１８記載の半導体装
置は、ＣＢＣＭ用回路を構成するテスト用容量と基準容
量とを有する半導体装置であって、前記テスト用容量は
前記基準容量よりも容量値が大きく、前記ＣＢＣＭ用回
路は、前記テスト用容量側に前記テスト用容量の少なく
とも一部の容量値をＣＢＣＭ法以外の容量値測定方法に
よって測定可能な測定用パッドを設けている。
【００４４】また、請求項１９の発明は、請求項１８記
載の半導体装置であって、前記ＣＢＣＭ用回路は、前記
基準容量側に前記測定用パッドと等価なダミーパッドを
設けている。
【００４５】また、請求項２０の発明は、請求項１８あ
るいは請求項１９記載の半導体装置であって、前記ＣＢ
ＣＭ用回路は、前記基準容量側に前記テスト用容量に接
続される配線パターンと少なくとも一部が等価なダミー
配線パターンを設けている。
【００４６】この発明に係る請求項２１記載の半導体装
置は、ＣＢＣＭ用回路と前記ＣＢＣＭ用回路の動作を制
御する制御回路とを１チップ内に内蔵している。
【００４７】また、請求項２２の発明は、請求項２１記
載の半導体装置であって、前記ＣＢＣＭ回路は複数の部
分ＣＢＣＭ用回路を含み、前記半導体装置は、前記複数
の部分ＣＢＣＭ用回路それぞれの活性状態を個別制御す
るイネーブル回路をさらに備える。
【００４８】この発明に係る請求項２３記載の半導体装
置の検査方法は、請求項２１記載の半導体装置を用いた
半導体記憶装置の検査方法であって、(a) 前記半導体装
置を用いて、半導体記憶装置を構成するメモリセルに接
続される接続配線の配線容量を測定するステップと、
(b) 前記ステップ(a) の測定結果に基づき前記接続配線
の良・不良を判定するステップと、を備えている。
【００４９】また、請求項２４の発明は、請求項２３記
載の半導体記憶装置の検査方法であって、前記測定結果
は不良箇所を示す情報を含み、前記検査方法は、(c) 前
記測定結果及び前記ステップ(b) の判定結果に基づき、
不良が判定された接続配線を修繕するステップを、さら
に備えている。
【００５０】
【発明の実施の形態】＜実施の形態１＞この発明の実施
の形態１によるＣＢＣＭ用半導体装置は、ゲートオフリ
ーク電流が同一チップに搭載されている他のロジックト
ランジスタに比べて小さいことを特徴とする。また半導
体基板やゲート絶縁膜との界面に起因するノイズを低減
する構造を特徴とする。
【００５１】以下で詳述するように、この発明の実施の
形態１によるＣＢＣＭ用半導体装置は、従来の構造に比
べてゲートオフリーク電流やノイズが少ないため、ター
ゲット容量の測定精度が向上する効果を奏する。
【００５２】（従来構造）図１は従来のＣＢＣＭ用半導
体装置用のＭＯＳトランジスタの断面構造を示す断面図
である。同図に示すように、シリコン基板１上にウェル
領域２が形成され、ウェル領域２上にチャネルストッパ
ー層３が形成され、チャネルストッパー層３上のウェル
領域２がＳＴＩ層１５によって素子分離される。本明細
書ではＳＴＩ層１５で素子分離されたチャネルストッパ
ー層３上のウェル領域２をボディー領域１６として述べ
る。
【００５３】ボディー領域１６の表面内に選択的にソー
ス・ドレイン領域４（４′）が形成され、互いに対向す
るソース・ドレイン領域４，４′の先端部から延びてエ
クステンション領域５，５′がそれぞれ形成され、エク
ステンション領域５，５′の周辺領域にポケット領域
６，６′がそれぞれ形成される。
【００５４】エクステンション領域５，５′を含むソー
ス・ドレイン領域４，４′間上にゲート絶縁膜７が形成
され、ゲート絶縁膜７上にゲート電極８が形成される。
すなわち、ゲート電極８下のボディー領域１６（チャネ
ル領域）を挟んで、エクステンション領域５，５′及び
ソース・ドレイン領域４，４′が形成されることにな
る。
【００５５】ゲート電極８の両側面に第１のオフセット
絶縁膜１１，１１′が形成され、第１のオフセット絶縁
膜１１，１１′の側面及びソース・ドレイン領域４，
４′の一部上に第２のオフセット絶縁膜１２，１２′が
形成され、第２のオフセット絶縁膜１２，１２′の側面
及び表面上にサイドウォール１３，１３′が形成され
る。また、ソース・ドレイン領域４，４′の表面にコバ
ルトシリサイド領域１０，１０が形成され、ゲート電極
８の上層部にコバルトシリサイド領域９が形成される。
【００５６】第１のオフセット絶縁膜１１（１１′）の
材質は酸化シリコン膜や酸窒化シリコン膜、ＴＥＯＳ膜
等である。また、第２のオフセット絶縁膜１２（１
２′）の材質は酸化シリコン膜や酸窒化シリコン膜、Ｔ
ＥＯＳ膜等である。サイドウォール１３（１３′）の材
質は酸化シリコン膜、酸窒化シリコン膜、ＴＥＯＳ膜、
窒化シリコン膜等である。
【００５７】なお、図１では、導電型を具体的に示して
いないが、ウェル領域２及びポケット領域６（６′）が
第１の導電型であり、ソース・ドレイン領域４，エクス
テンション領域５が第２の導電型であり、第１及び第２
の導電型の一方がＮ型、他方Ｐ型である構造に適用され
る。
【００５８】ゲートオフリークの要因は、（１）ポケッ
ト領域６，エクステンション領域５間の接合リーク、
（２）ソース・ドレイン領域４（エクステンション領域
５）とボディー領域１６（ウェル領域２，シリコン基板
１）間の接合リーク、（３）ドレイン−ゲート間のゲー
トトンネル電流が挙げられる。以下、これらのリークを
低減するＭＯＳＦＥＴの構造について説明する。
【００５９】（第１の態様）図２はこの発明の実施の形
態１であるＣＢＣＭ用半導体装置用のＭＯＳトランジス
タにおける第１の態様の構造を示す断面図である。図２
で示すＭＯＳトランジスタは図３３のＰＭＯＳトランジ
スタＭＰ１，ＭＰ２及びＮＭＯＳトランジスタＭＮ１，
ＭＮ２の少なくとも一つとして用いられる。
【００６０】同図に示すように、第１の態様の構造は、
図１で示した従来構造のポケット領域６の存在を無くし
ている。すなわち、ボディー領域１６は、ソース・ドレ
イン領域４（エクステンション領域５）の近傍領域にお
いて、非近傍領域と同じ不純物濃度を有していることを
特徴とする。
【００６１】ポケット領域６の不純物濃度は、ゲート絶
縁膜７下のボディー領域１６の表面領域であるチャネル
領域の不純物濃度よりも高いため、ポケット領域６を無
くすことによりとボディー領域１６の表面領域であるチ
ャネル領域とエクステンション領域５との間の接合濃度
が低減し、接合にかかる電界強度が低減される。ポケッ
ト−エクステンション間の接合リークである、ＢＴＢＴ
（band to band tunnel）やＴＡＴ（trap assisted tun
nel）等は上記電界強度が低減するに伴い抑制され、そ
の結果、リーク電流が低減する効果を奏する。
【００６２】（第２の態様）図３はこの発明の実施の形
態１であるＣＢＣＭ用半導体装置用のＭＯＳトランジス
タにおける第２の態様の構造を示す断面図である。同図
に示すように、第２の態様は単一領域でソース・ドレイ
ン領域１４を形成している。すなわち、第１の態様のよ
うにエクステンション領域５を設けていないことを特徴
とする。
【００６３】図３で示す第２の態様の構造は、ソース・
ドレイン領域１４は、ＮＭＯＳＦＥＴに対してはＮ
-層、ＰＭＯＳＦＥＴに対してはＰ-層として一領域で形
成する。
【００６４】ソース・ドレイン領域１４となるＮ-層、
Ｐ-層は、図２で示した第１の態様のエクステンション
領域５よりも不純物濃度が薄い層であり、１０18／ｃｍ
3以下の不純物濃度が望ましい。
【００６５】不純物濃度の大小関係は、ソース・ドレイ
ン領域１４がＮ型，Ｐ型のいずれの場合においても、
（ソース・ドレイン領域１４）＜（エクステンション領
域５の）＜（ソース・ドレイン領域４とエクステンショ
ン領域５とが重複する領域の不純物濃度；１０20／ｃｍ
3程度）となる。
【００６６】ソース・ドレイン領域１４の不純物濃度を
低く抑えることにより、ソース・ドレイン領域１４とボ
ディー領域１６間の空乏層幅が伸びるので、接合電界が
緩和する。接合電界が緩和すると、ＴＡＴ（trap-assis
ted-tunnel）に起因するリーク電流を低減する効果を奏
する。
【００６７】なお、図３に示すように、ソース・ドレイ
ン領域１４の表面にコバルトシリサイド領域を設けない
ことにより、ソース・ドレイン領域１４を流れるリーク
電流の低減化を図る効果も有する。
【００６８】（第３の態様）図４はこの発明の実施の形
態１であるＣＢＣＭ用半導体装置用のＭＯＳトランジス
タにおける第３の態様の構造を示す断面図である。
【００６９】同図に示すように、第３の態様の構造は、
第１の部分ソース・ドレイン領域２１及び第２の部分ソ
ース・ドレイン領域２２からなる２重拡散によりソース
・ドレイン領域を形成している。第１，第２の部分ソー
ス・ドレイン領域２１，２２は、ＮＭＯＳＦＥＴに対し
ては第１，第２のＮ-領域となり、ＰＭＯＳＦＥＴに対
しては第１，第２のＰ-領域となる。
【００７０】ただし、第１の部分ソース・ドレイン領域
２１は図３で示した第２の態様のソース・ドレイン領域
１４と同じように形成され、第２の部分ソース・ドレイ
ン領域２２は第１の部分ソース・ドレイン領域２１の形
成時より注入エネルギーを高くして不純物イオンを注入
することにより、第２の部分ソース・ドレイン領域２２
の形成深さを第１の部分ソース・ドレイン領域２１より
深くチャネルストッパー層３領域に近くまで形成してい
る。
【００７１】図５は図４のＡ−Ａ断面における不純物濃
度分布を示す説明図である。図５の例ではＮＭＯＳトラ
ンジスタの場合を例に挙げている。すなわち、第１，第
２の部分ソース・ドレイン領域２１，２２はＮ型、ウェ
ル領域２（ボディー領域１６）及びシリコン基板１はＰ
型である。また第１のＮ型不純物濃度ＣＮ１は第３の態
様の第１の部分ソース・ドレイン領域２１（＝第２の態
様のソース・ドレイン領域１４）の不純物濃度を示し、
第２のＮ型不純物濃度ＣＮ２は本態様の第２の部分ソー
ス・ドレイン領域２２の不純物濃度を示している。な
お、Ｐ型不純物濃度ＣＰは、シリコン基板１、ウェル領
域２、チャネルストッパー層３及びボディー領域１６に
おけるＰ型不純物濃度である。
【００７２】同図に示すように、ソース・ドレイン領域
１４のみでソース・ドレイン領域を形成する第２の態様
における場合（図３の構造）の接合ＪＣ１に比べて、第
２の部分ソース・ドレイン領域２２を形成する第３の態
様における場合（図４の構造）の接合ＪＣ２の接合濃度
が低くなっている。それゆえ、ソース・ドレイン領域と
基板間に逆バイアスが印加されたときには、接合ＪＣ２
のまわりの空乏層幅が接合ＪＣ１のまわりよりも拡が
り、接合付近の電界強度も低減される。接合電界が低減
すると、ＴＡＴ（trap-assisted-tunnel）に起因するリ
ーク電流が低減する効果を奏する。
【００７３】（第４の態様）図６はこの発明の実施の形
態１であるＣＢＣＭ用半導体装置用のＭＯＳトランジス
タにおける第４の態様の構造を示す断面図である。同図
に示すように、ソース・ドレイン領域１４，１４′間の
活性領域の表面にポケット領域６，６′を介してカウン
タドープ領域２３が形成されている。また、ソース・ド
レイン領域１４，１４′間のポケット領域６及びカウン
タドープ領域２３の下層にパンチスルーストッパー領域
２４が設けられる。他の構造は図２で示した第１の態様
と同様である。
【００７４】なお、上記構造において、ＮＭＯＳトラン
ジスタの場合、カウンタドープ領域２３はＮ型、ポケッ
ト領域６はＰ型、パンチスルーストッパー領域２４はＰ
型、チャネルストッパー層３はＰ型となる。ＰＭＯＳト
ランジスタの場合、導電型はその逆となる。
【００７５】図６で示す第４の態様の構造は、ＣＢＣＭ
用のＭＯＳＦＥＴの少なくとも一つが、埋め込みチャネ
ル型である。埋め込みチャネル型のトランジスタの利点
は、ノイズの影響（特にフリッカノイズ）が少ないこと
である。ＣＢＣＭのトランジスタに流れる電流は、０．
１ｎＡ〜０．１ｍＡの範囲の微小電流であるので、ノイ
ズの影響は小さい方が望ましい。
【００７６】また、ポケット領域６はあってもなくても
よいが、ポケット領域６とカウンタドープ領域２３との
間のリーク電流を低減するためには、無いほうが望まし
い。
【００７７】（第５の態様）図７はこの発明の実施の形
態１であるＣＢＣＭ用半導体装置用のＭＯＳトランジス
タにおける第５の態様の構造を示す断面図である。
【００７８】同図に示すように、シリコン基板１上にボ
トムＮ層１７を形成する。そして、ＮＭＯＳ領域４５に
おいて、ボトムＮ層１７上にＰウェル領域２ｐ、チャネ
ルストッパー層３ｐを形成し、チャネルストッパー層３
ｐ上に図１で示した構造と同様にＮＭＯＳトランジスタ
を形成する。一方、ＰＭＯＳ領域４６において、ボトム
Ｎ層１７上にＮウェル領域２ｎ，Ｎ型チャネルストッパ
ー層３ｎを形成し、Ｎ型チャネルストッパー層３ｎ上に
図１で示した構造と同様なＰＭＯＳトランジスタを形成
する。
【００７９】図７で示す第５の態様の構造は、ＣＢＣＭ
用のトランジスタの活性領域のＰウェル領域２ｐ，Ｎウ
ェル領域２ｎの下にボトムＮ層１７を形成し、ボトムＮ
層１７によって正の（例えば、Ｐウェル領域２ｐとのＰ
Ｎ接合に逆バイアスが生じる程度に）電位固定すること
を特徴とする。また、Ｎウェル領域２ｎの電位をボトム
Ｎ層１７を介して行うことを特徴とする。この場合、ボ
トムＮ層１７には電源電位Ｖｄｄが付与される。
【００８０】ボトムＮ層１７を形成しない構造に比べ
て、ボトムＮ層１７によってシリコン基板１からのノイ
ズをシールドする効果を奏する。それゆえ、トランジス
タを流れる微小な電流（０．１ｎＡ〜１ｍＡ）を測定す
る場合に、ノイズが低減されるため、精度よく容量値を
測定できる効果を奏する。また、Ｎウェル領域２ｎの電
位をボトムＮ層１７からとるので、ウエハ表面にＮウェ
ル領域２ｎの電位を固定するためのコンタクト領域を設
ける必要がなく、その分だけ占有面積を低減できる効果
を奏する。また、図７のＭＯＳトランジスタ構造は、図
１のＭＯＳトランジスタ構造を用いたが、この構造に限
定されない。図２〜図６で示した第２〜第４のＭＯＳト
ランジスタ構造に第５の態様のボトムＮ層１７を配設し
てもよい。
【００８１】また、Ｎウェル領域２ｎはボトムＮ層１７
を介して電位固定されてもよく、Ｎウェル領域２ｎの電
位を固定するためのコンタクトを設け、そのコンタクト
から電位固定されていてもよい。
【００８２】（第６の態様）図８はこの発明の実施の形
態１であるＣＢＣＭ用半導体装置用のＭＯＳトランジス
タにおける第６の態様の構造を示す断面図である。同図
に示すように、ＰＭＯＳ領域４６のみにボトムＮ層１７
ａを設けており、ＮＭＯＳ領域４５においてはシリコン
基板１上に直接Ｐウェル領域２ｐを形成している。他の
構造は図７で示した第５の態様と同様である。
【００８３】図８で示す第６の態様の構造は、ＣＢＣＭ
用のトランジスタの活性領域なるＮウェル領域２ｎのみ
の下方にボトムＮ層１７ａを形成し、ボトムＮ層１７ａ
によって正に電位固定することを特徴としている。第６
の態様の構造はボトムＮ層１７ａを形成しない構造に比
べて、シリコン基板１からのノイズをシールドする効果
を奏する。それゆえ、トランジスタを流れる微小電流
（０．１ｎＡ〜０．１ｍＡ）を測定する場合に、ノイズ
が低減されるため、精度よく容量値を測定できる効果を
奏する。
【００８４】また、第６の態様の場合の、Ｐウェル領域
２ｐの電位は、シリコン基板（ｐ型基板）１を介して電
位固定をしても、しなくてもよい。また、Ｎウェル領域
２ｎの電位はボトムＮ層１７ａを介して電位固定をして
も、しなくてもよい。電位固定した場合は、シリコン基
板１の表面にウエルを電位固定するためのコンタクトを
配設しなくても済むので、占有面積がその分低減できる
効果を奏する。
【００８５】（第７の態様）図９はこの発明の実施の形
態１であるＣＢＣＭ用半導体装置用のＭＯＳトランジス
タにおける第７の態様の構造を示す断面図である。同図
に示すように、ＮＭＯＳ領域４５のみにボトムＮ層１７
ｂを設けており、ＰＭＯＳ領域４６においてはシリコン
基板１上にＮウェル領域２ｎを形成している。他の構造
は図７で示した第５の態様と同様である。
【００８６】図９で示す第７の態様の構造は、ＣＢＣＭ
用のトランジスタの活性領域なるＰウェル領域２ｐのみ
の下方にボトムＮ層１７ｂを形成し、ボトムＮ層１７ｂ
によってＰウェル領域２ｐとのＰＮ接合が逆バイアスと
なるように電位固定することを特徴としている。第７の
態様の構造はボトムＮ層１７ｂを形成しない構造に比べ
て、シリコン基板１からのノイズをシールドする効果を
奏するため、第６の態様と同様に精度よく容量値を測定
できる効果を奏する。
【００８７】なお、第５〜第７の態様においてボトムＮ
層１７，１７ａ，１７ｂに置き換えてボトムＰ層を形成
する構成も勿論可能である。
【００８８】（第８の態様）実施の形態１の第８の態様
は、ＣＢＣＭトランジスタのゲートトンネルリーク電流
を低減することを目的にしている。ゲート絶縁膜厚２ｎ
ｍ以下になると、直接トンネル電流が顕著になる。この
ゲートトンネルリーク電流は、ＣＢＣＭの測定精度を低
減させるので望ましくない。したがって、種々の論理ゲ
ートからなる論理回路を構成するロジックトランジスタ
に比べて、ゲート絶縁膜厚の大きなトランジスタをＣＢ
ＣＭ用に用いた方が望ましい。一例として、入出力用の
Ｉ／Ｏトランジスタのゲート絶縁膜厚は、ロジックトラ
ンジスタのゲート絶縁膜厚よりも厚いので、ＣＢＣＭ用
のＩ／Ｏトランジスタとして用いることが考えられる。
【００８９】Ｉ／Ｏトランジスタとロジックトランジス
タとメモリセルトランジスタ（ＳＲＡＭ，ＤＲＡＭ，fl
ash memory）の３種類のトランジスタを同一チップ上に
形成した半導体装置の場合、各トランジスタのゲート絶
縁膜厚をそれぞれ、tox（Ｉ／Ｏ）、tox（Logic）、tox
（Ｍ／Ｃ）とすると、｛tox（Logic）＜tox（Ｉ／Ｏ）
＜tox（Ｍ／Ｃ）｝あるいは｛tox（Logic）≦tox（Ｍ／
Ｃ）＜tox（Ｉ／Ｏ）｝の関係に設計される場合があ
る。上記のように３種類のゲート絶縁膜厚があるので、
トリプルオキサイドと呼ばれている。
【００９０】図１０は第８の態様の一例を模式的に示す
説明図である。同図に示すように、ロジックトランジス
タ８１、Ｉ／Ｏトランジスタ８２、メモリセルトランジ
スタ８３及びＣＢＣＭ用トランジスタ８４によってトリ
プルオキサイド半導体装置８０を形成する場合、ＣＢＣ
Ｍ用トランジスタ８４として、tox（Ｉ／Ｏ）やtox（Ｍ
／Ｃ）の膜厚をもつトランジスタ（Ｉ／Ｏトランジスタ
あるいはメモリセルトランジスタと同等のゲート絶縁膜
を有するトランジスタ）を用いることにより、ＣＢＣＭ
の測定精度の向上が期待できる。
【００９１】（第９の態様）実施の形態１の第９の態様
は、ＣＢＣＭトランジスタのミスマッチを低減すること
を目的にしている。ミスマッチの原因の一つは、転写工
程や加工工程等のプロセス工程時に、ゲート長の仕上が
りがばらつくことである。トランジスタの電気的特性の
ばらつきは、ゲート長のばらつきのゲート長に対する割
合が大きいほど増加する。それゆえ、ＣＢＣＭ用のトラ
ンジスタのゲート長はロジックトランジスタのゲート長
よりも長い方が望ましい。一例としてＩ／Ｏトランジス
タをＣＢＣＭ用として用いることが考えられる。
【００９２】また、閾値電圧の絶対値が大きい方が、ば
らつきの割合も低減するので、ＣＢＣＭ用のトランジス
タの閾値電圧は、ロジックトランジスタの閾値電圧より
高い方が望ましい。
【００９３】（第１０の態様）図１１は実施の形態１の
第１０の態様を示す説明図である。同図に示すように、
大容量測定用ＣＢＣＭ用回路９３は内部電源電圧Ｉｎｔ
Ｖｄｄより高い高電源電圧ＨＶｄｄを動作電源として受
け、小容量測定用ＣＢＣＭ用回路９４は内部電源電圧Ｉ
ｎｔＶｄｄより低い低電源電圧ＬＶｄｄを動作電源とし
て受けている。
【００９４】内部電源電圧ＩｎｔＶｄｄは、外部電源入
力部８５及び外部Ｇｎｄ入力部８６から電源電位Ｖｄｄ
及び接地電位Ｇｎｄを受けるＩ／Ｏ回路８７から出力さ
れる。高電源電圧ＨＶｄｄは内部電源電圧ＩｎｔＶｄｄ
を昇圧する昇圧回路９１から出力され、低電源電圧ＬＶ
ｄｄは内部電源電圧ＩｎｔＶｄｄを降圧する降圧回路９
２から出力される。
【００９５】ＲＯＭ８８、論理回路８９は内部電源電圧
ＩｎｔＶｄｄを動作電源として動作し、読み書き可能メ
モリ９０は内部電源電圧ＩｎｔＶｄｄ及び高電源電圧Ｈ
Ｖｄｄを動作電源として動作する。読み書き可能メモリ
９０としてはＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、
ＦｅＲＡＭ（Ferroelectric ＲＡＭ）、ＭＲＡＭ（magn
etic ＲＡＭ）等が考えられる。
【００９６】このように、実施の形態１の第１０の態様
における大容量測定用ＣＢＣＭ用回路９３は高電源電圧
ＨＶｄｄを動作電源としてＣＢＣＭ法による容量測定を
行うことにより大容量の容量値が測定でき、小容量測定
用ＣＢＣＭ用回路９４は低電源電圧ＬＶｄｄをを動作電
源としてＣＢＣＭ法による容量測定を行うことによりリ
ーク電流を効果的に抑制し精度の高い容量測定が可能と
なる。なお、ここで大容量とは、例えば、１００ｐＦ以
上を意味する。
【００９７】＜実施の形態２＞この発明の実施の形態２
は、ＣＢＣＭ用トランジスタのソースに、ソース電圧切
り換え部を接続することを特徴とする。ソース切り換え
部でソース電位を調節することにより、スタンバイ時の
保持電流を低減できる利点を奏する。
【００９８】（第１の態様）図１２はこの発明の実施の
形態２であるＣＢＣＭ用半導体装置の１の態様の構成を
示す断面図である。
【００９９】同図に示すように、第１の態様は、ＣＢＣ
ＭＴＥＧ（Test Element Group）２５の各ＮＭＯＳトラ
ンジスタのソースに、電源接続切り換え部であるソース
電圧切り換え部３１〜３４が配設されている半導体装置
を示している。
【０１００】ソース電圧切り換え部３１は、ＰＭＯＳト
ランジスタＭＰ１のソース電圧を、ソース電圧切り換え
部３２は、ＮＭＯＳトランジスタＭＮ１のソース電圧
を、ソース電圧切り換え部３３は、ＰＭＯＳトランジス
タＭＰ２のソース電圧を、ソース電圧切り換え部３４
は、ＮＭＯＳトランジスタＭＮ２のソース電圧を切り換
え制御する。クロックφ１はソース電圧切り換え部３
１，３３を制御し、クロックφ２はソース電圧切り換え
部３２，３４を制御する。クロックφ１，φ２はタイミ
ングが同一でも、異なっていてもよい。
【０１０１】ソース電圧切り換え部３１〜３４を設ける
ことにより、ＣＢＣＭ回路がスタンバイ状態にある期間
（ＰＭＯＳトランジスタＭＰ１及びＭＰ２、ＮＭＯＳト
ランジスタＭＮ１及びＭＮ２が全てオフすべき期間）中
にサブスレッショルド電流を低減する効果とＣＢＣＭに
よる測定精度向上の効果が期待される。
【０１０２】図１３は図１２のソース電圧切り換え部３
１〜３４を具体的に示した第１の態様の構成を示す回路
図である。同図に示すように、ソース電圧切り換え部３
１〜３４として電源接続用ＭＯＳトランジスタである、
ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭ
Ｎ３、ＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジ
スタＭＮ４を設けている。
【０１０３】ＰＭＯＳトランジスタＭＰ３はソースが電
源電位Ｖｄｄを受け、ドレインがＰＭＯＳトランジスタ
ＭＰ１のドレインに接続され、ゲートにクロックφ１を
受ける。ＰＭＯＳトランジスタＭＰ４はソースが電源電
位Ｖｄｄを受け、ドレインがＰＭＯＳトランジスタＭＰ
２のドレインに接続され、ゲートにクロックφ１を受け
る。
【０１０４】ＮＭＯＳトランジスタＭＮ３はソースが接
地され、ドレインがＮＭＯＳトランジスタＭＮ１のドレ
インに接続され、ゲートにクロックφ２を受ける。ＮＭ
ＯＳトランジスタＭＮ４はソースが接地され、ドレイン
がＮＭＯＳトランジスタＭＮ２のドレインに接続され、
ゲートにクロックφ２を受ける。
【０１０５】図１４は図１３で示した実施の形態２の第
１の態様の動作を示すタイミング図である。図１４では
クロックφ１、φ２が同一クロックである場合を例に、
時刻ｔ０〜ｔ５における動作を説明する。
【０１０６】時刻ｔ０〜ｔ１の間は、トランジスタＰＭ
ＯＳトランジスタＭＰ１，ＭＰ２，ＮＭＯＳトランジス
タＭＮ１，ＭＮ２が全てオフである。この時刻の間にφ
１，φ２は、“Ｈ”（＝電源電位Ｖｄｄ）から“Ｌ”
（＝接地電位Ｖｓｓ）に転じ、ＰＭＯＳトランジスタＭ
Ｐ３，ＭＰ４がオン、ＮＭＯＳトランジスタＭＮ３，Ｍ
Ｎ４がオフになる。
【０１０７】ＰＭＯＳトランジスタＭＰ３，ＭＰ４がオ
ンになるため、ＣＢＣＭＴＥＧ２５を構成するＰＭＯＳ
トランジスタＭＰ１，ＭＰ２のソース電圧は電源電位Ｖ
ｄｄに切り換えられる。
【０１０８】時刻ｔ１〜ｔ２の間は、ＰＭＯＳゲート電
位Ｇｐが“Ｈ”から“Ｌ”へ転じ、ＰＭＯＳトランジス
タＭＰ１，ＭＰ２が共にオンになる。また、ＮＭＯＳゲ
ート電位Ｇｎとクロックφ１，φ２は“Ｌ”のままであ
るので、基準容量Ｃref（＝Ｃｍ）とテスト容量Ｃtst
（＝Ｃt＋Ｃｍ）へ電流Ｉ１，Ｉ２により充電が行われ
る。
【０１０９】その結果、ノードＮ１，Ｎ２は電源電位Ｖ
ｄｄと同電位になる。時刻ｔ２になる前に、ＰＭＯＳゲ
ート電位Ｇｐは“Ｌ”から“Ｈ”になり、ＰＭＯＳトラ
ンジスタＭＰ１，ＭＰ２がオフになる。
【０１１０】時刻ｔ２〜ｔ３の間は、ＣＢＣＭＴＥＧ２
５を構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２，Ｎ
ＭＯＳトランジスタＭＮ１，ＭＮ２がともにオフであ
る。このとき、クロックφ１，φ２は、“Ｌ”から
“Ｈ”に転じ、ＰＭＯＳトランジスタＭＰ３，ＭＰ４は
オフ、ＮＭＯＳトランジスタＭＮ３，ＭＮ４はオンにな
る。しかしながら、ＮＭＯＳトランジスタＭＮ１，ＭＮ
２がオフであるので、この時間帯で、基準容量Ｃrefと
テスト容量Ｃtstに蓄えられた電荷が放電されることは
ない。
【０１１１】時刻ｔ３〜ｔ４の間は、ＮＭＯＳゲート電
位Ｇｎがまず“Ｌ”から“Ｈ”に立ち上がる。このと
き、ＮＭＯＳトランジスタＭＮ１，ＭＮ２がオンにな
る。この間、クロックφ１，φ２は“Ｈ”であるので、
ＮＭＯＳトランジスタＭＮ３，ＮＭＯＳトランジスタＭ
Ｎ４はオンのままである。また、ＰＭＯＳゲート電位Ｇ
ｐは“Ｈ”のままであるので、ＰＭＯＳトランジスタＭ
Ｐ１，ＭＰ２はオフのままである。したがって、基準容
量Ｃrefとテスト容量Ｃtstに蓄えられた電荷が放電さ
れ、ノードＮ１，Ｎ２の電位は接地電位Ｖｓｓになる。
放電完了後、ＮＭＯＳゲート電位Ｇｎは“Ｈ”から
“Ｌ”へ変化し、ＮＭＯＳトランジスタＭＮ１，ＭＮ２
がオフになる。
【０１１２】時刻ｔ４〜ｔ５の間は、クロックφ１，φ
２が“Ｈ”から“Ｌ”に変化し、ＮＭＯＳトランジスタ
ＭＮ３，ＭＮ４がオフ、ＰＭＯＳトランジスタＭＰ３，
ＭＰ４がオンになる。この間、ＰＭＯＳゲート電位Ｇｐ
は“Ｈ”、ＮＭＯＳゲート電位Ｇｎは“Ｌ”のままであ
るので、ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＰＭＯ
ＳトランジスタＭＰ１，ＭＰ２はオフのままである。
【０１１３】このように、ＰＭＯＳトランジスタＭＰ３
及びＭＰ４のオン，オフ切り換え動作によって、ＰＭＯ
ＳトランジスタＭＰ１及びＭＰ２のソース電位が電源電
位Ｖｄｄに設定されるのは充電期間及びその近傍期間の
みで、他の期間はフローティング状態に設定され、ＮＭ
ＯＳトランジスタＭＮ３及びＭＮ４のオン，オフ切り換
え動作によって、ＮＭＯＳトランジスタＭＮ１及びＭＮ
２のソース電位は接地電位Ｖｓｓに設定されるのは放電
期間及びその近傍期間のみで、他の期間はフローティン
グ状態に設定されることにより、スタンバイ状態時の保
持電流を低減できる効果を奏する。また、ソース電圧切
り換え部３１〜３４はそれぞれ１個のＭＯＳトランジス
タを設けるという比較的簡単な構成で実現できる。
【０１１４】（第２の態様）図１５は実施の形態２の第
２の態様を示す回路図である。同図に示すように、Ｍ
（≧２）個のＣＢＣＭＴＥＧ２５−１〜２５−Ｍが存在
する場合に、ソース電圧切り換え部であるＰＭＯＳトラ
ンジスタＭＰ５，ＭＰ６及びＮＭＯＳトランジスタＭＮ
５，ＭＮ６をＮＭＯＳ側とＰＭＯＳ側でそれぞれ共通化
している。
【０１１５】すなわち、ＰＭＯＳトランジスタＭＰ５は
ソースが電源電位Ｖｄｄを受け、ゲートにクロックφ１
を受ける。ＰＭＯＳトランジスタＭＰ６はソースが電源
電位Ｖｄｄを受け、ゲートにクロックφ１を受ける。そ
して、ＰＭＯＳトランジスタＭＰ５，ＭＰ６ドレインが
ＣＢＣＭＴＥＧ２５−１〜２５−Ｍそれぞれ内のＰＭＯ
ＳトランジスタＭＰ１のソース（電流Ｉ１１〜Ｉｍ１が
流れる），及びＭＰ２のソース（電流Ｉ１２〜Ｉｍ２が
流れる）に接続される。
【０１１６】ＮＭＯＳトランジスタＭＮ５はソースが接
地され、ゲートにクロックφ２を受ける。ＮＭＯＳトラ
ンジスタＭＮ６はソースが接地され、ゲートにクロック
φ２を受ける。そして、ＮＭＯＳトランジスタＭＮ５，
ＭＮ６のドレインがＣＢＣＭＴＥＧ２５−１〜２５−Ｍ
それぞれ内のＮＭＯＳトランジスタＭＮ１，ＭＮ２のソ
ースに接続される。
【０１１７】このように第２の態様は、複数のＣＢＣＭ
ＴＥＧ２５に対し、ソース電圧切り換え部の共通化を図
ることにより、ソース電圧切り換え部に用いるトランジ
スタの数が低減化が図れるため、占有面積低減の効果を
奏する。なお、図１５の構成は一例であり、ソース電圧
切り換え部を複数のＣＢＣＭＴＥＧで共通化している回
路であれば、他の回路でもよい。
【０１１８】（第３の態様）図１６はこの発明の実施の
形態２の第３の態様である半導体装置の構成を示す回路
図である。同図に示すように、レベルホルダ回路３５を
ノードＮ１に接続し、レベルホルダ回路３６をノードＮ
２（充放電端子）に接続している。なお、レベルホルダ
回路３５，３６はそれぞれ電源電位Ｖｄｄ及び接地電位
Ｖｓｓが付与される。
【０１１９】レベルホルダー回路３５，３６の役割は、
ＣＢＣＭ回路がスタンバイ時（ＮＭＯＳトランジスタＭ
Ｎ１，ＮＭＯＳトランジスタＭＮ２，ＰＭＯＳトランジ
スタＭＰ１，ＰＭＯＳトランジスタＭＰ２が全てオフ
時）に、ノードＮ１，Ｎ２の電位を保持し、サブスレッ
ショルド電流に起因して、ノードＮ１，Ｎ２の電位が変
動することを抑制する働きをする。
【０１２０】測定時にＰＭＯＳゲート電位ＧｐとＮＭＯ
Ｓゲート電位Ｇｎの周波数を１００ｋＨｚ〜数ＭＨｚ程
度に設定する場合、トランジスタの追随性は、閾値電圧
の絶対値が低い方がよいが、レベル保持時にサブスレッ
ショルド電流は大きくなる問題がある。この問題を解決
するのが、第３の態様である。
【０１２１】図１７は図１６で示した半導体装置のレベ
ルホルダ回路を具体化した構成を示す回路図である。
【０１２２】同図に示すように、レベルホルダ回路３５
はＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタ
Ｑ２１からなる第１のインバータとＰＭＯＳトランジス
タＱ１２，ＮＭＯＳトランジスタＱ２２からなる第２の
インバータとを交叉接続することにより構成され、ＰＭ
ＯＳトランジスタＱ１１，Ｑ１２のソースに電源電位Ｖ
ｄｄを受け、ＮＭＯＳトランジスタＱ２１，Ｑ２２のソ
ースが接地される。そして、ＰＭＯＳトランジスタＱ１
１，ＮＭＯＳトランジスタＱ２１のドレイン間のノード
Ｎ３５がノードＮ１に接続される。
【０１２３】同様に、レベルホルダ回路３６はＰＭＯＳ
トランジスタＱ１３，ＮＭＯＳトランジスタＱ２３から
なる第１のインバータとＰＭＯＳトランジスタＱ１４，
ＮＭＯＳトランジスタＱ２４からなる第２のインバータ
とを交叉接続することにより構成され、ＰＭＯＳトラン
ジスタＱ１３，Ｑ１４のソースに電源電位Ｖｄｄを受
け、ＮＭＯＳトランジスタＱ２３，Ｑ２４のソースが接
地される。そして、ＰＭＯＳトランジスタＱ１３，ＮＭ
ＯＳトランジスタＱ２３のドレイン間のノードＮ３６が
ノードＮ２に接続される。
【０１２４】また、ソース電圧切り換え部３１〜３４と
して、図１３で示した第２の態様と同様に、ＰＭＯＳト
ランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ３、ＰＭ
ＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ
４を用いている。
【０１２５】図１７に示すように、第１及び第２のイン
バータによるインバータラッチ（フリップフロップ）で
構成されるレベルホルダー回路３５，３６を第２の態様
に組み合わせた構成となっている。電源（電源電位Ｖｄ
ｄ，接地電位Ｖｓｓ）に直列に接続されたＮＭＯＳトラ
ンジスタＭＮ３，ＮＭＯＳトランジスタＭＮ４，ＰＭＯ
ＳトランジスタＭＰ３，ＰＭＯＳトランジスタＭＰ４
は、スイッチの役割をする。
【０１２６】以下、図１７で示す回路の動作を説明す
る。なお、ＰＭＯＳゲート電位Ｇｐ、ＮＭＯＳゲート電
位Ｇｎ及びクロックφ１，φ２のタイミングは図１４で
示す第１の態様と同様である。
【０１２７】まず、クロックφ１（及びφ２）を“Ｌ”
にして、ＰＭＯＳトランジスタＭＰ３，ＰＭＯＳトラン
ジスタＭＰ４をオンにし、それに同期させて、ＰＭＯＳ
ゲート電位Ｇｐを“Ｌ”にする。直列のＰＭＯＳがとも
にオンになるので、基準容量Ｃref，テスト容量Ｃtstに
電流が充電され、ノードＮ１，Ｎ２の電位はともに電源
電位Ｖｄｄになる。つぎに、クロックφ１が“Ｈ”にな
り、電源を切る。つぎに、ＰＭＯＳゲート電位Ｇｐも
“Ｈ”にする。クロックφ１が“Ｈ”になるまで間、Ｎ
ＭＯＳゲート電位Ｇｎは“Ｌ”，クロックφ２も“Ｌ”
であるので、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４はオ
フである。
【０１２８】ここで、ＮＭＯＳトランジスタＭＮ１，Ｍ
Ｎ２，ＰＭＯＳトランジスタＭＰ１，ＭＰ２のトランジ
スタの閾値電圧の絶対値に比べて、ＮＭＯＳトランジス
タＭＮ３，ＭＮ４，ＰＭＯＳトランジスタＭＰ３，ＭＰ
４のトランジスタの閾値電圧の絶対値をサブスレッショ
ルド電流が無視できるほど高く設定しておけば、すべて
のトランジスタがオフの状態であるスタンバイ状態（レ
ベル保持期間）に、この回路に流れるサブスレッショル
ド電流は無視できるほど小さくなる。
【０１２９】また、レベルホルダ回路３５，３６を構成
するＰＭＯＳトランジスタＱ１１〜Ｑ１４及びＮＭＯＳ
トランジスタＱ２１〜Ｑ２４の閾値電圧の絶対値をＮＭ
ＯＳトランジスタＭＮ１，ＭＮ２，ＰＭＯＳトランジス
タＭＰ１，ＭＰ２のトランジスタの閾値電圧より大きく
設定しておくことにより、レベル保持期間中にレベルホ
ルダ回路３５，３６に流れるサブスレッショルド電流を
抑制することができる。
【０１３０】また、レベルホルダー回路３５，３６は、
レベルを“Ｈ”あるいは“Ｌ”に保持するだけなので、
最小寸法のトランジスタ（ロジックトランジスタ）が使
えて小型になる。
【０１３１】つぎにクロックφ２を“Ｌ”から“Ｈ”に
し、ＮＭＯＳトランジスタＭＮ３，ＭＮ４をオンして、
ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソースに電源
（接地電位Ｖｓｓ）を接続する。つぎに、ＮＭＯＳゲー
ト電位Ｇｎを“Ｌ”から“Ｈ”にしてＮＭＯＳトランジ
スタＭＮ１，ＭＮ２をオンすると、ノードＮ１，Ｎ２の
電位は、テスト容量Ｃtst，基準容量Ｃrefに蓄えられた
電荷が放電して接地電位Ｖｓｓになる。
【０１３２】つぎに、クロックφ２を“Ｌ”にして、Ｎ
ＭＯＳトランジスタＭＮ３，ＭＮ４をオフにしＮＭＯＳ
トランジスタＭＮ１，ＮＭＯＳトランジスタＭＮ２の電
源を切る。つぎに、ＮＭＯＳゲート電位Ｇｎを“Ｈ”か
ら“Ｌ”にして、ＮＭＯＳトランジスタＭＮ１，ＭＮ２
をオフにして、スタンバイ状態になる。クロックφ２が
“Ｌ”なるまでの間、クロックφ１は“Ｈ”のまま、Ｐ
ＭＯＳゲート電位Ｇｐも“Ｈ”のままであり、ＰＭＯＳ
トランジスタＭＰ１〜ＭＰ４はオフのままである。
【０１３３】上記のように、ソース電圧切り換え部を構
成するＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＮ３，Ｍ
Ｎ４の閾値電圧の絶対値がＣＢＣＭ回路を構成するトラ
ンジスタの閾値電圧の絶対値よりも大きくすることで、
レベルホルダ回路３５、３６によるレベル保持期間中の
サブスレッショルド電流を低減でき、消費電力を低減で
きる効果を奏する。
【０１３４】また、測定周波数が高くなった場合の追随
性をよくするためには、ソース電圧切り換え部３１〜３
４のトランジスタのゲート幅をＣＢＣＭ回路を構成する
トランジスタのゲート幅よりも大きくすればよい。
【０１３５】図１７の構成の場合、ＰＭＯＳトランジス
タＭＮ３，ＭＮ４のゲート幅は、ＮＭＯＳトランジスタ
ＭＮ１，ＭＮ２のゲート幅よりも大きく、ＰＭＯＳトラ
ンジスタＭＰ３，ＰＭＯＳトランジスタＭＰ４のゲート
幅は、ＰＭＯＳトランジスタＭＰ１，ＰＭＯＳトランジ
スタＭＰ２のゲート幅よりも大きくすればよい。
【０１３６】なお、図１２，図１３，図１５〜図１７に
おいて、ノードＮ３（Ｎ３′，Ｎ３ｍ），Ｎ４（Ｎ
４′，Ｎ４ｍ）共通に電源電位Ｖｄｄが付与される構成
を示しているが、各ノードＮ３，Ｎ４毎に別々の電源電
位Ｖｄｄ用端子を設けるように構成してもよい。
【０１３７】＜実施の形態３＞この発明の実施の形態３
による半導体装置は、同一配線がＣＢＣＭ回路とＬＣＲ
メータ測定用パッドと接続していることを特徴とする。
【０１３８】実施の形態３による半導体装置によれば、
同一配線の容量をＣＢＣＭとＬＣＲメータの両方で測定
できるので、プロセス起因のばらつきを排除して、両者
の相関を取ることができる。
【０１３９】従来、レイアウト上で同じ容量になるよう
に、２つの配線パターンを準備し、それぞれ独立にＣＢ
ＣＭ用回路とＬＣＲメータ用のパッドに接続していた。
レイアウト上では同じ配線容量でも、ウエハプロセス完
了後の仕上がりの配線構造はプロセス起因のばらつきの
ため、若干、配線容量が異なる場合が多い。それゆえ、
ＣＢＣＭとＬＣＲメータでレイアウト上では同じ配線容
量の配線構造を測定しても値が異なる場合があり、この
差がプロセス起因であるのか、測定方法の差によるもの
であるのか、識別することが困難であった。
【０１４０】実施の形態３による半導体装置は、同じ配
線構造をＣＢＣＭとＬＣＲメータで測定できるので、両
者の測定を比較する上で、プロセス起因によるばらつき
を排除でき、測定方法に起因する誤差を精度よく評価で
きる効果を奏する。
【０１４１】（第１の態様）図１８は、この発明の実施
の形態３の半導体装置である配線容量測定回路の第１の
態様を模式的に示す説明図である。同図に示すように、
電位Ｖｈと電位Ｖｌｏｗを受けるパット５７，５８はＬ
ＣＲメータ用のパッドであり、電位ＮＷ、基準電位Ｒｅ
ｆ，ＰＭＯＳゲート電位Ｇｐ，テスト電位Ｔｓｔ，電位
Ｇｎｄ、ＮＭＯＳゲート電位Ｇｎを受けるパッド５１〜
５６はＣＢＣＭ回路部２６のパッドである。
【０１４２】第１の態様におけるＣＢＣＭ回路部２６
は、ノードＮ２から配線容量パターン２７までのパター
ン寸法ｓ１と同じパターン寸法ｓ１のダミー配線容量パ
ターン３７ａをノードＮ１に設けることにより、配線容
量パターン２７以外の容量を測定対象から除外して容量
値の測定精度の向上を図っている。他の構成は図３３で
示した構成と同様である。
【０１４３】図１９は図１８の各容量の接続関係の等価
回路を示す回路図である。また、図２０は図１８のＢ−
Ｂ断面を示す説明図である。配線容量パターン２７は、
部分配線容量パターン２７ａ及び２７ｂによって、上面
からみて櫛形の構造をしている。櫛形の配線構造を図１
８のＢ−Ｂの断面で切ると、図２０のように部分配線容
量パターン２７ａ，２７ｂが交互に切り出される。櫛形
レイアウト２７ａ，２７ｂの下層には、プレート（ある
いは、メッシュ状）の下層配線２８が配設してあり、上
層には配線がない。また、図２０では図示省略されてい
るが、配線間は絶縁体で覆われている。この構造は、ラ
イン アンド スペース（"line and space")の配線容
量を測定することができる。
【０１４４】図１８に戻って、部分配線容量パターン２
７ａ，２７ｂによる櫛形配線と下層配線２８の容量をＣ
ｌｇ１、ＬＣＲメータ用のパッド５７及び５８と下層配
線２８との容量をそれぞれＣｈｇ及びＣｌｇ２、ＣＢＣ
Ｍ回路部２６部のＰＭＯＳトランジスタＭＰ２とＮＭＯ
ＳトランジスタＭＮ２のドレインまわりの容量をＣcbc
m、ＬＣＲメータ用パッド５７，５８を介して測定した
ときの配線容量をＣｈｌ２とすると、図１９で示す等価
回路図のように各容量が接続されることになる。
【０１４５】すなわち、容量Ｃｈｇ及び容量Ｃｌｇ２の
他方電極端Ｖｇからみて、容量Ｃｌｇ１と容量Ｃｌｇ２
と並列関係であり、その総和であるＣｌｇ＝Ｃｌｇ１＋
Ｃｌｇ２が成立する。また、ＬＣＲメータ用パット５７
見て、容量Ｃｈｌ２、容量Ｃｈｇ及び容量Ｃcbcmは並列
であり、容量Ｃｈｇと容量Ｃｌｇは直列である。なお、
図１９に示すように、容量Ｃcbcmは容量Ｃpdb（ＰＭＯ
ＳトランジスタＭＰ２のドレイン−基板間容量）、容量
Ｃpgd（ＰＭＯＳトランジスタＭＰ２のゲート−ドレイ
ン間容量）、容量Ｃndb（ＮＭＯＳトランジスタＭＮ２
のドレイン−基板間容量）、及び容量Ｃngd（ＮＭＯＳ
トランジスタＭＮ２のゲート−ドレイン間容量）の和と
なる。
【０１４６】したがって、ＣＢＣＭ法で測定される配線
容量Ｃｈｌ１と上述した容量との間には次の(3)式の関
係が成り立つ。
【０１４７】
【数３】
【０１４８】また、この(3)式では、下層配線２８（他
方電極端Ｖｇ）はフローティングであることを想定して
いる。なお、図２０において、下層配線２８を電位固定
してもよい。
【０１４９】図２１は他の配線構造を示す説明図であ
り、図２０同様、図１８のＢ−Ｂ断面を示している。同
図に示すように、下層配線２８に加え、部分配線容量パ
ターン２７ａ，２７ｂの上層に上層配線２９を形成して
いる。このような上下層の電極プレート（あるいは、メ
ッシュ状の配線）を配線してもよい。
【０１５０】（第２の態様）図２２は実施の形態３の第
２の態様を示す説明図である。図２２で示す第２の態様
では部分配線容量パターン２７ａのパターン寸法ｓ１
に、部分配線容量パターン２７ａからＬＣＲメータ用パ
ット５７までのパターン寸法ｓ３に加えた寸法（ｓ１＋
ｓ３）のダミー配線容量パターン３７ｂ及びＬＣＲメー
タ用パット５７と等価なダミーパット５９を設けるとに
より、配線容量パターン２７以外の容量を測定対象から
除外して容量値の測定精度のさらなる向上を図ってい
る。
【０１５１】（第３の態様）図２３は実施の形態３の第
３の態様を示す説明図である。図２３で示す第３の態様
ではパターン寸法（ｓ１＋ｓ３）のダミー配線容量パタ
ーン３７ｂ及びダミーパット５９に加え、部分配線容量
パターン２７ｂからＬＣＲメータ用パット５８までのパ
ターン寸法ｓ３のダミー配線容量パターン３８ａ及びＬ
ＣＲメータ用パット５８と等価なダミーパット６０を設
けるとにより、配線容量パターン２７以外の容量を測定
対象から除外して容量値の測定精度のより一層の向上を
図っている。
【０１５２】（第４の態様）図２４は実施の形態３の第
４の態様を示す説明図である。図２４で示す第４の態様
では、配線容量パターン２７ａの部分サイズ（パターン
寸法ｓ２×ｓ４）を含むパターン寸法ｓ１〜ｓ４が部分
配線容量パターン２７ａと共通のダミー配線容量パター
ン３７ｃを設けるとともに、部分配線容量パターン２７
ｂの部分サイズ（パターン寸法ｓ２×ｓ５）を含むパタ
ーン寸法ｓ２，ｓ２，ｓ５が部分配線容量パターン２７
ｂと共通のダミー配線容量パターン３８ｂを設けること
により、配線容量パターン２７以外の容量を測定対象か
ら除外して、第３の態様以上に、容量値の測定精度のよ
り一層の向上を図っている。
【０１５３】（第５の態様）図２５は実施の形態３の第
５の態様を示す説明図である。図２５で示す第５の態様
では、第４の態様に加え、部分配線容量パターン２７ｂ
と実質等価なダミー配線容量パターン３８ｃを設けるこ
とにより、第４の態様以上に、容量値の測定精度のより
一層の向上を図っている。
【０１５４】（第６の態様）図２６は実施の形態３の第
６の態様である寄生容量測定回路を示す説明図である。
第６の態様の寄生容量測定回路はＬＣＲメータ用パット
６１まわりの寄生容量を測定する回路である。
【０１５５】図２６で示す第６の態様ではノードＮ２〜
ＬＣＲメータ用パット６１間のパターン寸法ｓ１と同じ
寸法のダミー配線容量パターン４０ａを設けるとによ
り、ＬＣＲメータ用パット６１の寄生容量以外の容量を
測定対象から除外して容量値の測定精度のさらなる向上
を図っている。
【０１５６】（第７の態様）図２７は実施の形態３の第
７の態様である寄生容量測定回路を示す説明図である。
第７の態様の寄生容量測定回路はＬＣＲメータ用パット
６１まわりの寄生容量を測定する回路である。
【０１５７】図２７で示す第７の態様ではノードＮ２〜
ＬＣＲメータ用パット６１間の部分配線容量パターン３
９のパターン寸法（ｓ１＋ｓ３）のうち、パターン寸法
ｓ１のダミー配線容量パターン４０ａを設けるとによ
り、ＬＣＲメータ用パット６１の寄生容量以外の容量の
一部を測定対象から除外して容量値の測定精度の向上を
図っている。なお、ＬＣＲメータ用パット６２にパター
ン寸法（ｓ１＋ｓ３）の部分配線容量パターン３９ｂが
形成されている。
【０１５８】（第８の態様）図２８は実施の形態３の第
８の態様である寄生容量測定回路を示す説明図である。
第８の態様の寄生容量測定回路はＬＣＲメータ用パット
６１まわりの寄生容量を測定する回路である。
【０１５９】図２８で示す第８の態様では、パターン寸
法（ｓ１＋ｓ３）の部分配線容量パターン３９と等価な
ダミー配線容量パターン４１ａを設けるとともに、パタ
ーン寸法（ｓ１＋ｓ３）の部分配線容量パターン３９ｂ
及びＬＣＲメータ用パット６２と等価なダミー配線容量
パターン４１ｂ及びダミーパット６４を設けることによ
り、ＬＣＲメータ用パット６１の寄生容量以外の容量を
測定対象から除外して容量値の測定精度のより一層の向
上を図っている。
【０１６０】以上の説明では、ＬＣＲメータによる測定
とＣＢＣＭによる測定で共有する容量をline and space
配線とパッドに付随する容量を例に挙げたが、ゲート容
量、配線プラグ（ビアプラグ）の容量、拡散容量等、容
量を測定する構成であればよく、これらに限定されな
い。
【０１６１】＜実施の形態４＞図２９はこの発明の実施
の形態４による半導体装置の構成を模式的に示すブロッ
ク図である。同図に示すように、実施の形態４の半導体
装置であるＣＢＣＭＢＩＳＴチップ７０は、ＰＬＬ（Ph
ase Locked Loop）回路７１、波形整形回路７２、ＣＢ
ＣＭ回路（ＴＥＧ）７３、論理回路７４、記憶領域７
５、ＲＯＭ７６、及びＩ／Ｏ回路７７から構成されるＢ
ＩＳＴ（Built-in Self Test）機能を有することを特徴
とする。
【０１６２】ＢＩＳＴ機能を有するＣＢＣＭＴＥＧ７３
をチップに組み込むことにより、例えば、相対容量の精
度が必要なアナログ回路用の容量アレイの検査用の模擬
パターンの容量値測定や、ＳＲＡＭ，ＤＲＡＭ、フラッ
シュメモリ、ＦｅＲＡＭ、ＭＲＡＭ等のビット線容量を
測定し、同一ウエハ面内、あるいは、同一ロット内、あ
るいは、量産ロットの基準値（TYPICAL値）に対して規
定の精度外の容量を有するチップやそのチップ内のメモ
リのアドレスを把握することができる。
【０１６３】（図２９の説明）ＰＬＬ回路７１は、規定
の周波数である少なくとも１つのパルスを発振する回路
であり、波形整形回路７２は、ＰＬＬ回路７１で発生し
た波形を規定の波形に整形する回路である。ＣＢＣＭ用
回路であるＣＢＣＭＴＥＧ７３は、ＣＢＣＭ法により容
量を測定するＴＥＧ（Test Element Group）である。Ｒ
ＯＭ（Read Only Memory）７６は、ＣＢＣＭ法による測
定を制御するコマンド群を記憶しており、電源電圧、測
定周波数等、ＣＢＣＭ法による測定に必要な必要な条件
を設定する。Ｉ／Ｏ回路７７は外部との情報のやりとり
をする。論理回路７４は、記憶領域７５から測定条件等
の情報（コマンドを含む）を読み出し、ＰＬＬ回路７１
を制御して規定の周波数を発生させ、波形整形回路７２
を制御して規定のパルスを生成させる。このパルスが、
ＣＢＣＭＴＥＧ７３内でＣＢＣＭを構成するトランジス
タのＮＭＯＳゲート電位Ｇｎ、ＰＭＯＳゲート電位Ｇｐ
や、ソース切り換えのクロックφ１、φ２等に相当す
る。
【０１６４】ＣＢＣＭＴＥＧ７３は、従来の回路構成で
もよいし、この発明で開示した回路構成でもよいし、そ
の他のＣＢＣＭ法による容量測定回路であれば、何でも
よい。
【０１６５】ＣＢＣＭＴＥＧ７３は、少なくとも一つの
ＣＢＣＭ法による容量測定回路を含み、複数のＣＢＣＭ
法による容量測定回路が配設されていてもよい。論理回
路７４は、ＣＢＣＭＴＥＧ７３の電源電位Ｖｄｄ，接地
電位Ｖｓｓ，電源からの書き込み電流を測定し、測定周
波数（ＮＭＯＳゲート電位Ｇｎ，ＰＭＯＳゲート電位Ｇ
ｐに入れるパルスの周波数）を測定し、例えば、(1)〜
(3)式等にしたがって計算して、測定容量を算出し、Ｃ
ＢＣＭＴＥＧのロット番号、ＴＥＧ番号、チップ番号、
測定時間、測定条件、測定容量等の情報を記憶領域７５
格納し、外部からの読み出し信号により、Ｉ／Ｏ回路７
７を介して、外部へ記憶領域７５に格納された情報を転
送することができる。
【０１６６】このように、ＣＢＣＭＢＩＳＴチップ７０
は、ＣＢＣＭＴＥＧ７３とＰＬＬ回路７１、波形整形回
路７２、論理回路７４等の制御回路とを１チップ化する
ことにより、外部からの制御信号を必要とすることな
く、ＣＢＣＭＢＩＳＴチップ７０自身でＣＢＣＭ法によ
る容量値測定を行うことができる。
【０１６７】（ＣＢＣＭＢＩＳＴチップ７０の利用例）
例えば、ＣＢＣＭＢＩＳＴチップ７０内のＣＢＣＭＴＥ
Ｇ７３によりＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ
（flash memory）等のビット線やワード線の容量を測定
する場合、ビット線の容量の測定値から大きく外れる場
合には、ビット線やワード線の断線やビット線（あるい
は、ワード線）の他の配線とのショート（短絡）等から
考えられる。その際には、そのビット線（あるいは、ワ
ード線）のアドレスとその容量値から、不良個所を特定
することができる。それらの情報は、不良解析を効率よ
く行う上で有益である。また、断線、短絡等があるアド
レス等の情報をレーザートリマーに転送して、ＤＲＡＭ
やＳＲＡＭ等のメモリセルの配線をレーザートリミング
し、メモリセルアレイのリペアを効率よく行うことが可
能である。
【０１６８】図３０はＣＢＣＭＢＩＳＴチップ７０を用
いたメモリの検査方法示すフローチャートである。
【０１６９】同図を参照して、ステップＳＴ１で、ＣＢ
ＣＭＢＩＳＴチップ７０を用いて、ＤＲＡＭ、ＳＲＡ
Ｍ、フラッシュメモリ、ＦｅＲＡＭ、ＭＲＡＭ等のメモ
リのビット線、ワード線等の接続配線の配線容量を測定
する。
【０１７０】そして、ステップＳＴ２で、ステップＳ１
の測定結果に基づき接続配線の良・不良を判定する。こ
のように、微小な配線容量を測定することにより、接続
配線の良・不良を正確に判定することができる。
【０１７１】その後、ステップＳＴ３で、ステップＳ１
の測定結果及びステップＳ２の判定結果に基づき、不良
が判定された接続配線の不良箇所を特定し、不良が判定
された接続配線のリペアを従来の方法で行う。したがっ
て、不良な接続配線を適切に修繕することができる。な
お、リペアの方法は限定されない。
【０１７２】なお、パルスを発振する回路であれば、Ｐ
ＬＬ回路７１中のＶＣＯ（VoltageControl Oscillato
r）回路は、限定されない。例えば、ＰＬＬを構成する
ＶＣＯには、ＬやＣの共振を利用したオーシレーター
や、ＣＭＯＳ等のトランジスタを用いてリングオーシレ
ータを用いてもよい。リングオーシレータの場合はリン
グの段数は奇数に設定し、特に高調波の影響を抑制をす
る場合は素数であることが望ましい。
【０１７３】（ＣＢＣＭＴＥＧの具体例）図３１は、図
２９のＣＢＣＭＴＥＧ７３の一例を示す模式図である。
同図に示すように、ＣＢＣＭＴＥＧ７３の特徴は、複数
の部分ＣＢＣＭＴＥＧ５０−１〜５０−Ｎの電源端子を
共通とし、制御信号を個別にイネーブル制御することに
より、電流測定（電源）端子を固定したままで、連続し
て複数のＣＢＣＭ評価を可能にすることである。イネー
ブル回路６３−１〜６３−Ｎはイネーブル信号ＥＮ１〜
ＥＮｎをイネーブル信号端子から受け、イネーブル信号
ＥＮ１〜ＥＮｎがオンを指示するときイネーブル回路６
３−１〜６３−Ｎがアクティブになり、ＣＢＣＭＴＥＧ
５０−１〜５０−ＮのＮＭＯＳゲート電位Ｇｎ，ＰＭＯ
Ｓゲート電位Ｇｐ用の端子ＧＰ１〜ＧＰｎ，ＧＮ１〜Ｇ
Ｎｎへパルスを入力し、電流測定端子（パッド５２，５
４）を介して容量を測定する。図３１で示すＣＢＣＭＴ
ＥＧ７３では、例えば、Ｎ個の部分ＣＢＣＭ回路があ
り、イネーブル信号ＥＮ１〜ＥＮｎのうち一のイネーブ
ル信号だけオンを指示し、一つのＣＢＣＭ回路が容量測
定を行うことができる。すなわち、Ｎ個の部分ＣＢＣＭ
回路を選択的に利用することができる。
【０１７４】図３２は、図３１のイネーブル回路の詳細
の一例を示した回路図である。同図に示すように、ＮＡ
ＮＤゲートＧ１１及びＡＮＤゲートＧ１２とを組み合わ
せてイネーブル回路６３−１を構成している。すなわ
ち、ＮＡＮＤゲートＧ１１はＰＭＯＳゲート電位Ｇｐの
反転信号を一方入力に受け、ＡＮＤゲートＧ１２はＮＭ
ＯＳゲート電位Ｇｎを一方入力に受け、ＮＡＮＤゲート
Ｇ１１及びＡＮＤゲートＧ１２の他方入力にイネーブル
信号ＥＮ１を受ける。イネーブル回路６３−２〜６３−
Ｎも同様にして、ＮＡＮＤゲートＧ２１，ＡＮＤゲート
Ｇ２２〜ＮＡＮＤゲートＧｎ１，ＡＮＤゲートＧｎ２に
よって構成される。
【０１７５】図３２で示したイネーブル回路６３−１〜
６３−Ｎの構成は、あくまでも一例であり、公知の論理
回路を組み合わせて実現してもよく、図３２の例に限定
されない。
【０１７６】また、図３２で示した回路構成は、必ずし
も、ＢＩＳＴ内のＣＢＣＭＴＥＧで構成されていなくて
もよく、単独のＣＢＣＭＴＥＧに入れても、同様の効果
を奏する。
【０１７７】この発明の実施の形態で示した図面の電源
電位Ｖｄｄ，接地電位Ｖｓｓは、チップ内部の電源電位
Ｖｄｄ，接地電位Ｖｓｓであり、チップ外部の電源電位
Ｖｄｄ，接地電位Ｖｓｓと一致していても、していなく
てもどちらでもよい。
【０１７８】また、この発明の実施の形態で示した半導
体装置は、通常のシリコン基板の他に、ＳＯＩ（Silico
n On Insulator）基板やＳＯＮ（Silicon On Nothing）
基板の主表面に形成しても、同様の効果を得ることがで
きる。
【０１７９】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置の絶縁ゲート型トランジスタ
において、ボディー領域はソース・ドレイン領域の近傍
領域において、非近傍領域と同じ不純物濃度を有する。
【０１８０】したがって、ボディー領域とソース・ドレ
イン領域との間の接合濃度が低減し、当該接合にかかる
電界強度が抑制されることにより、絶縁ゲート型トラン
ジスタのオフ時のリーク電流が低減するため、ＣＢＣＭ
法による容量値測定精度が向上する。
【０１８１】請求項２記載の半導体装置は、ソース・ド
レイン領域の不純物濃度を十分低く抑えることにより、
ソース・ドレイン領域とボディー領域との接合にかかる
電界を緩和することができ、その結果、絶縁ゲート型ト
ランジスタのオフ時のリーク電流を抑制することができ
る。
【０１８２】請求項３記載の半導体装置は、第２の部分
ソース・ドレイン領域とボディー領域との第２のＰＮ接
合の不純物濃度が、第１の部分ソース・ドレイン領域と
ボディー領域との第１のＰＮ接合の不純物濃度より低く
設定されるため、第２のＰＮ接合近傍の空乏層が第１の
ＰＮ接合近傍よりも拡がって形成される。
【０１８３】その結果、全体としてのＰＮ接合付近の電
界強度が低減されるため、絶縁ゲート型トランジスタの
オフ時のリーク電流を抑制することができる。
【０１８４】この発明における請求項４記載の半導体装
置は、第１の導電型と所定の導電型とが同じ場合はボト
ム層によってウェル領域を電位固定することにより、異
なる場合はボトム層とウェル領域とで形成されるＰＮ接
合が逆バイアスされるようにボトム層の電位設定を行う
ことにより、半導体基板からのウェル領域へのノイズを
シールドすることができ、その結果、測定精度の向上を
図ることができる。
【０１８５】請求項５記載の半導体装置において、ＣＢ
ＣＭ回路用の絶縁ゲート型トランジスタは論理回路を構
成する第２の絶縁ゲート型トランジスタに比べ、ＣＢＣ
Ｍ法による容量値測定精度の高い電気的特性を有するた
め、その分、容量値測定精度の向上を図ることができ
る。
【０１８６】この発明における請求項６記載の半導体装
置において、ＣＢＣＭ回路用の第１の絶縁ゲート型トラ
ンジスタは論理回路用の第２の絶縁ゲート型トランジス
タに比べ、ＣＢＣＭ法による容量値測定精度の高い電気
的特性を有するため、その分、容量値測定精度の向上を
図ることができる。
【０１８７】請求項７記載の半導体装置において、ＣＢ
ＣＭ回路用の第１の絶縁ゲート型トランジスタは論理回
路用の第２の絶縁ゲート型トランジスタと異なる電位で
電源供給を受けることにより、リーク電流を効果的に抑
制したり、比較的大きな容量値を測定したりすることが
できる。
【０１８８】請求項８記載のＣＢＣＭ回路用の第１の絶
縁ゲート型トランジスタは比較的トランジスタサイズの
大きな半導体記憶装置用の第３の絶縁ゲート型トランジ
スタのトランジスタサイズと同じトランジスタサイズを
有することにより、オフリーク電流が抑制できる分、容
量値測定精度の向上を図ることができる。
【０１８９】請求項９記載のＣＢＣＭ回路用の第１の絶
縁ゲート型トランジスタは比較的トランジスタサイズの
大きな入出力回路用の第４の絶縁ゲート型トランジスタ
のトランジスタサイズと同じトランジスタサイズを有す
ることにより、オフリーク電流が抑制できる分、容量値
測定精度の向上を図ることができる。
【０１９０】請求項１０記載の半導体装置において、Ｃ
ＢＣＭ回路用の第１の絶縁ゲート型トランジスタは論理
回路用の第２の絶縁ゲート型トランジスタに比べてゲー
ト絶縁膜の膜厚を厚くすることにより、ゲートトンネル
リーク電流を抑制できる。
【０１９１】請求項１１記載の半導体装置において、Ｃ
ＢＣＭ回路用の第１の絶縁ゲート型トランジスタは、比
較的トランジスタサイズが大きい入出力回路用の第４の
絶縁ゲート型トランジスタに比べてゲート絶縁膜の膜厚
を厚くすることにより、ゲートトンネルリーク電流を大
きく抑制できる。
【０１９２】請求項１２記載の半導体装置において、Ｃ
ＢＣＭ回路用の第１の絶縁ゲート型トランジスタは論理
回路用の第２の絶縁ゲート型トランジスタに比べてゲー
ト電極のゲート長を長くすることにより、製造工程時に
トランジスタの電気的特性のバラツキを抑制することが
できる。
【０１９３】請求項１３記載の半導体装置は電源接続切
り換え部によって、充電期間及びその近傍期間において
のみ第１の電源を有効にし、放電期間及びその近傍期間
においてのみ第２の電源を有効にするように切り換える
ため、第１及び第２の絶縁ゲート型トランジスタがオフ
のスタンバイ時のオフ電流を効果的に抑制することがで
きる。
【０１９４】請求項１４記載の半導体装置は、第１及び
第２の電源接続用絶縁ゲート型トランジスタのオン，オ
フによって第１及び第２の電源の第１及び第２の絶縁ゲ
ート型トランジスタの一方電極への電気的に接続／遮断
を行うことにより、比較的簡単な構成で電源接続切り換
え部を実現している。
【０１９５】請求項１５記載の半導体装置は、レベル保
持回路によって、第１及び第２の絶縁ゲート型トランジ
スタがオフすべきスタンバイ状態時の充放電端子の電位
の変動を抑制することができる。
【０１９６】請求項１６記載の半導体装置において、第
１及び第２の電源接続用絶縁ゲート型トランジスタはＣ
ＢＣＭ回路用の第１の絶縁ゲート型トランジスタに比べ
閾値電圧の絶対値が大きく設定されるため、上記スタン
バイ状態時のリーク電流を抑制することができる。
【０１９７】請求項１７記載の半導体装置において、レ
ベル保持用絶縁ゲート型トランジスタはＣＢＣＭ回路用
の第１の絶縁ゲート型トランジスタに比べ閾値電圧の絶
対値が大きく設定されるため、上記スタンバイ状態時の
レベル保持回路を流れるリーク電流を抑制することがで
きる。
【０１９８】請求項１８記載の半導体装置は、測定用パ
ッドを設けることにより、ＣＢＣＭ法以外の測定方法に
よっても、テスト用容量の少なくとも一部の容量値を測
定することができる。
【０１９９】請求項１９記載の半導体装置は、測定用パ
ッドと等価なダミーパッドを設けることにより、測定用
パッドに付随する容量を除いた、より正確なテスト用容
量の容量値をＣＢＣＭ法により測定することができる。
【０２００】請求項２０記載の半導体装置は、基準容量
側にテスト用容量に接続される配線パターンと少なくと
も一部が等価なダミー配線パターンを設けることによ
り、配線パターンに付随する容量の少なくとも一部を除
いた、より正確なテスト用容量の容量値をＣＢＣＭ法に
より測定することができる。
【０２０１】この発明における請求項２１記載の半導体
装置はＣＢＣＭ用回路と制御回路とを１チップ化するこ
とにより、外部から制御信号を与えることなく、ＣＢＣ
Ｍ法による容量値測定を行うことができる。
【０２０２】請求項２２記載の半導体装置は、イネーブ
ル回路によって複数の部分ＣＢＣＭ用回路を選択的に利
用することができる。
【０２０３】請求項２３記載の半導体記憶装置の検査方
法は、ＣＢＣＭ用回路を有する半導体装置による微小な
配線容量を測定することにより、接続配線の良・不良を
正確に判定することができる。
【０２０４】請求項２４記載の半導体記憶装置の検査方
法は、ＣＢＣＭ用回路を有する半導体装置による接続配
線の不良箇所を特定することにより、不良な接続配線を
適切に修繕することができる。
【図面の簡単な説明】
【図１】 従来のＣＢＣＭ用半導体装置用のＭＯＳトラ
ンジスタの断面構造を示す断面図である。
【図２】 この発明の実施の形態１であるＣＢＣＭ用半
導体装置用のＭＯＳトランジスタにおける第１の態様の
構造を示す断面図である。
【図３】 実施の形態１であるＭＯＳトランジスタにお
ける第２の態様の構造を示す断面図である。
【図４】 実施の形態１であるＭＯＳトランジスタにお
ける第３の態様の構造を示す断面図である。
【図５】 図４のＡ−Ａ断面における不純物濃度分布を
示す説明図である。
【図６】 実施の形態１であるＭＯＳトランジスタにお
ける第４の態様の構造を示す断面図である。
【図７】 実施の形態１であるＭＯＳトランジスタにお
ける第５の態様の構造を示す断面図である。
【図８】 実施の形態１であるＭＯＳトランジスタにお
ける第６の態様の構造を示す断面図である。
【図９】 実施の形態１であるＭＯＳトランジスタにお
ける第７の態様の構造を示す断面図である。
【図１０】 実施の形態１の第８の態様の一例を模式的
に示す説明図である。
【図１１】 実施の形態１の第１０の態様の一例を模式
的に示す説明図である。
【図１２】 実施の形態２のＣＢＣＭ用回路を有する半
導体装置の第１の態様の構成を示す断面図である。
【図１３】 図１２のソース電圧切り換え部を具体的に
示した第１の態様の構成を示す回路図である。
【図１４】 図１３で示した実施の形態２の第１の態様
の動作を示すタイミング図である。
【図１５】 実施の形態２の第２の態様を示す回路図で
ある。
【図１６】 実施の形態２の第３の態様である半導体装
置の構成を示す回路図である。
【図１７】 図１６で示した半導体装置のレベルホルダ
回路を具体化した構成を示す回路図である。
【図１８】 実施の形態３の半導体装置である配線容量
測定回路の第１の態様を模式的に示す説明図である。
【図１９】 図１６で示す回路における容量間の等価回
路を示す回路図である。
【図２０】 図１８のＢ−Ｂ断面を示す説明図である。
【図２１】 他の配線構造を示す説明図である。
【図２２】 実施の形態３の第２の態様を示す説明図で
ある。
【図２３】 実施の形態３の第３の態様を示す説明図で
ある。
【図２４】 実施の形態３の第４の態様を示す説明図で
ある。
【図２５】 実施の形態３の第５の態様を示す説明図で
ある。
【図２６】 実施の形態３の第６の態様を示す説明図で
ある。
【図２７】 実施の形態３の第７の態様を示す説明図で
ある。
【図２８】 実施の形態３の第８の態様を示す説明図で
ある。
【図２９】 実施の形態４であるＢＩＳＴ機能を有する
半導体装置の構成を示すブロック図である。
【図３０】 ＣＢＣＭＢＩＳＴチップによるメモリの検
査方法を示すフローチャートである。
【図３１】 図２９のＣＢＣＭＴＥＧの内部構成を示す
説明図である。
【図３２】 図３１の詳細構成を示す説明図である。
【図３３】 従来のＣＢＣＭ用回路の構成を示す回路図
である。
【図３４】 図３３のＣＢＣＭ用回路の動作を示すタイ
ミング図である。
【図３５】 図３４のＣＢＣＭ用回路の動作の詳細を示
すタイミング図である。
【符号の説明】
１ シリコン基板、２ ウェル領域、２ｎ Ｎウェル領
域、２ｐ Ｐウェル領域、３ チャネルストッパー層、
３ｎ Ｎ型チャネルストッパー層、３ｐ チャネルスト
ッパー層、４，４′，１４，１４′ ソース・ドレイン
領域、５，５′エクステンション領域、６，６′ ポケ
ット領域、７ ゲート絶縁膜、８ ゲート電極、９，１
０ コバルトシリサイド領域、１１，１１′ 第１のオ
フセット絶縁膜、１２，１２′ 第２のオフセット絶縁
膜、１３，１３′ サイドウォール、１５，１５′ Ｓ
ＴＩ層、１６ ボディー領域、１７，１７ａ，１７ｂボ
トムＮ層、２１，２１′ 第１の部分ソース・ドレイン
領域、２２，２２′第２の部分ソース・ドレイン領域、
２３ カウンタドープ領域、２４ パンチスルーストッ
パー領域、２５ ＣＢＣＭＴＥＧ、２７ 配線容量パタ
ーン、２７ａ，２７ｂ，３９ａ，３９ｂ 部分配線容量
パターン、３１〜３４ ソース電圧切り換え部、３５，
３６ レベルホルダ回路、３７ａ〜３７ｃ，３８ａ〜３
８ｃ，４０ａ，４１ａ，４１ｂ ダミー配線容量パター
ン、５０−１〜５０−Ｎ 部分ＣＢＣＭＴＥＧ、６３−
１〜６３−Ｎ イネーブル回路、７０ ＣＢＣＭＢＩＳ
Ｔチップ、７３ ＣＢＣＭＴＥＧ、ＭＮ１〜ＭＮ６ Ｎ
ＭＯＳトランジスタ、ＭＰ１〜ＭＰ６ ＰＭＯＳトラン
ジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/08 ３２１Ｅ 27/092 21/76 Ｌ 27/10 ４９１ Ｓ 27/108 27/08 ３２１Ｂ 29/78 27/10 ６９１ (72)発明者 永久 克己 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 山下 恭司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 大谷 一弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 海本 博之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小林 睦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F032 AA35 AA44 AC01 CA17 DA78 5F038 AC03 AC04 AC05 AC08 AV03 BG03 CD06 CD10 DF01 DF05 DT08 DT10 DT12 DT18 EZ06 EZ08 EZ20 5F048 AB01 AB03 AC03 BB05 BB08 BB16 BC05 BC06 BC07 BE01 BE03 BF06 5F083 AD00 BS00 CR01 EP00 ER00 LA12 LA16 ZA20 5F140 AA37 AB03 AC09 AC32 AC33 BA01 BB06 BB13 BF04 BF11 BF18 BG10 BG11 BG12 BG14 BH14 BH15 BH34 BH35 BH49 BJ08 BK02 CB02 CB04 CB06 CB08 CF04

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に作り込まれ、ＣＢＣＭ（Ch
    arge Based Capacitance Measurement）用回路を構成す
    る絶縁ゲート型トランジスタを有する半導体装置であっ
    て、 前記絶縁ゲート型トランジスタは、 前記半導体基板上に選択的に形成されるゲート絶縁膜
    と、 前記ゲート絶縁膜上に形成されるゲート電極と、 前記半導体基板の表面内における前記ゲート電極下の第
    １の導電型のボディー領域を挟んで形成される第２の導
    電型のソース・ドレイン領域とを含み、 前記ボディー領域は、前記ソース・ドレイン領域の近傍
    領域において、非近傍領域と同じ不純物濃度を有するこ
    とを特徴とする、半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置であって、 前記ソース・ドレイン領域は、不純物濃度が１０18／ｃ
    ｍ3以下のソース・ドレイン領域を含む、半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置であって、 前記ソース・ドレイン領域は、第１の形成深さを有する
    第１の部分ソース・ドレイン領域と、前記第１の形成深
    さよりも深い第２の形成深さを有する第２の部分ソース
    ・ドレイン領域とを含み、 前記第１及び第２の部分ソース・ドレイン領域は前記ボ
    ディー領域との間に第１及び第２のＰＮ接合を形成し、
    前記第２のＰＮ接合における不純物濃度が前記第１のＰ
    Ｎ接合における不純物濃度より低く設定される、半導体
    装置。
  4. 【請求項４】 半導体基板に作り込まれ、ＣＢＣＭ用回
    路を構成する絶縁ゲート型トランジスタを有する半導体
    装置であって、 前記絶縁ゲート型トランジスタは、 前記半導体基板上に形成される所定の導電型のボトム層
    と、 前記ボトム層上の形成される第１の導電型のウェル領域
    と、 前記ウェル領域上に選択的に形成されるゲート絶縁膜
    と、 前記ゲート絶縁膜上に形成されるゲート電極と、 前記ウェル領域の表面内において、前記ゲート電極下の
    ウェル領域を挟んで形成される第２の導電型のソース・
    ドレイン領域とを含む、半導体装置。
  5. 【請求項５】 請求項１記載の半導体装置であって、 前記半導体基板に作り込まれ、論理回路を構成する第２
    の絶縁ゲート型トランジスタとをさらに有し、 前記絶縁ゲート型トランジスタは第２の絶縁ゲート型ト
    ランジスタに比べ、ＣＢＣＭ法による容量値測定精度が
    高い電気的特性を有することを特徴とする、半導体装
    置。
  6. 【請求項６】 半導体基板に作り込まれ、ＣＢＣＭ回路
    を構成する第１の絶縁ゲート型トランジスタと論理回路
    を構成する第２の絶縁ゲート型トランジスタとを有する
    半導体装置であって、 前記第１の絶縁ゲート型トランジスタは第２の絶縁ゲー
    ト型トランジスタに比べ、ＣＢＣＭ法による容量値測定
    精度が高い電気的特性を有することを特徴とする、半導
    体装置。
  7. 【請求項７】 請求項６記載の半導体装置であって、 前記第１の絶縁ゲート型トランジスタは前記第２の絶縁
    ゲート型トランジスタと異なる電位の電源供給を受け
    る、半導体装置。
  8. 【請求項８】 請求項６記載の半導体装置であって、 半導体記憶装置を構成する第３の絶縁ゲート型トランジ
    スタをさらに有し、 前記第１の絶縁ゲート型トランジスタは前記第３の絶縁
    ゲート型トランジスタとトランジスタサイズが同じであ
    る、半導体装置。
  9. 【請求項９】 請求項６あるいは請求項８記載の半導体
    装置であって、 入出力回路用の第４の絶縁ゲート型トランジスタをさら
    に有し、 前記第１の絶縁ゲート型トランジスタは前記第４の絶縁
    ゲート型トランジスタとトランジスタサイズが同じであ
    る、半導体装置。
  10. 【請求項１０】 請求項６ないし請求項９のうち、いず
    れか１項に記載の半導体装置であって、 前記第１の絶縁ゲート型トランジスタは前記第２の絶縁
    ゲート型トランジスタに比べてゲート絶縁膜の膜厚が厚
    いことを特徴とする、半導体装置。
  11. 【請求項１１】 請求項９記載の半導体装置であって、 前記第１の絶縁ゲート型トランジスタは前記第４の絶縁
    ゲート型トランジスタに比べてゲート絶縁膜の膜厚が厚
    いことを特徴とする、半導体装置。
  12. 【請求項１２】 請求項６ないし請求項９のうち、いず
    れか１項に記載の半導体装置であって、 前記第１の絶縁ゲート型トランジスタは前記第２の絶縁
    ゲート型トランジスタに比べてゲート電極のゲート長が
    長いことを特徴とする、半導体装置。
  13. 【請求項１３】 半導体基板に作り込まれ、ＣＢＣＭ用
    回路を構成する、第１の導電型の第１の絶縁ゲート型ト
    ランジスタと第２の導電型の第２の絶縁ゲート型トラン
    ジスタとテスト用容量とを有する半導体装置であって、 前記第１の絶縁ゲート型トランジスタは、一方電極側が
    第１の電源に接続され他方電極が前記テスト用容量に接
    続され、充電期間中にオン状態となり、第１の電源によ
    って前記テスト用容量を充電し、 前記第２の絶縁ゲート型トランジスタは、一方電極側は
    第２の電源に接続され他方電極が前記テスト用容量に接
    続され、放電期間中にオン状態となり、第２の電源によ
    って前記テスト用容量を放電し、 前記半導体装置は、 前記充電期間及びその近傍期間においてのみ前記第１の
    電源を前記第１の絶縁ゲート型トランジスタの一方電極
    に電気的に接続し、前記放電期間及びその近傍期間にお
    いてのみ前記第２の電源を前記第２の絶縁ゲート型トラ
    ンジスタの一方電極に電気的に接続する、電源接続切り
    換え部をさらに備えることを特徴とする、半導体装置。
  14. 【請求項１４】 請求項１３記載の半導体装置であっ
    て、 前記電源接続切り換え部は 前記第１の電源と前記第１の絶縁ゲート型トランジスタ
    の一方電極との間に介挿され、制御電極に付与される第
    １の制御信号によってオン，オフする第１の電源接続用
    絶縁ゲート型用トランジスタと、 前記第２の電源と前記第２の絶縁ゲート型トランジスタ
    の一方電極との間に介挿され、制御電極に付与される第
    ２の制御信号によってオン，オフする第２の電源接続用
    絶縁ゲート型トランジスタとを含む、半導体装置。
  15. 【請求項１５】 請求項１４記載の半導体装置であっ
    て、 前記第１及び第２の絶縁ゲート型トランジスタの他方電
    極である充放電端子に接続され、前記充放電端子の電位
    を保持するレベル保持回路をさらに備える、半導体装
    置。
  16. 【請求項１６】 請求項１５記載の半導体装置であっ
    て、 前記第１及び第２の電源接続用絶縁ゲート型トランジス
    タは前記第１の絶縁ゲート型トランジスタに比べ閾値電
    圧の絶対値が大きく設定される、半導体装置。
  17. 【請求項１７】 請求項１５記載の半導体装置であっ
    て、 前記レベル保持回路はレベル保持用絶縁ゲート型トラン
    ジスタを有し、 前記レベル保持用絶縁ゲート型トランジスタは前記第１
    の絶縁ゲート型トランジスタに比べ閾値電圧の絶対値が
    大きく設定される、半導体装置。
  18. 【請求項１８】 ＣＢＣＭ用回路を構成するテスト用容
    量と基準容量とを有する半導体装置であって、前記テス
    ト用容量は前記基準容量よりも容量値が大きく、 前記ＣＢＣＭ用回路は、 前記テスト用容量側に前記テスト用容量の少なくとも一
    部の容量値をＣＢＣＭ法以外の容量値測定方法によって
    測定可能な測定用パッドを設けたことを特徴とする、半
    導体装置。
  19. 【請求項１９】 請求項１８記載の半導体装置であっ
    て、 前記ＣＢＣＭ用回路は、 前記基準容量側に前記測定用パッドと等価なダミーパッ
    ドを設けたことを特徴とする、半導体装置。
  20. 【請求項２０】 請求項１８あるいは請求項１９記載の
    半導体装置であって、 前記ＣＢＣＭ用回路は、 前記基準容量側に前記テスト用容量に接続される配線パ
    ターンと少なくとも一部が等価なダミー配線パターンを
    設けたことを特徴とする、半導体装置。
  21. 【請求項２１】 ＣＢＣＭ用回路と前記ＣＢＣＭ用回路
    の動作を制御する制御回路とを１チップ内に内蔵した半
    導体装置。
  22. 【請求項２２】 請求項２１記載の半導体装置であっ
    て、 前記ＣＢＣＭ回路は複数の部分ＣＢＣＭ用回路を含み、 前記半導体装置は、 前記複数の部分ＣＢＣＭ用回路それぞれの活性状態を個
    別制御するイネーブル回路をさらに備える、半導体装
    置。
  23. 【請求項２３】 請求項２１記載の半導体装置を用いた
    半導体記憶装置の検査方法であって、 (a) 前記半導体装置を用いて、半導体記憶装置を構成す
    るメモリセルに接続される接続配線の配線容量を測定す
    るステップと、 (b) 前記ステップ(a) の測定結果に基づき前記接続配線
    の良・不良を判定するステップと、を備える半導体記憶
    装置の検査方法。
  24. 【請求項２４】 請求項２３記載の半導体記憶装置の検
    査方法であって、 前記測定結果は不良箇所を示す情報を含み、 前記検査方法は、 (c) 前記測定結果及び前記ステップ(b) の判定結果に基
    づき、不良が判定された接続配線を修繕するステップ
    を、さらに備える半導体記憶装置の検査方法。
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